[go: up one dir, main page]

CN104916320A - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

Info

Publication number
CN104916320A
CN104916320A CN201410453781.XA CN201410453781A CN104916320A CN 104916320 A CN104916320 A CN 104916320A CN 201410453781 A CN201410453781 A CN 201410453781A CN 104916320 A CN104916320 A CN 104916320A
Authority
CN
China
Prior art keywords
voltage
word line
memory cell
cell transistor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410453781.XA
Other languages
English (en)
Other versions
CN104916320B (zh
Inventor
白川政信
二山拓也
阿部健一
中村宽
米浜敬祐
佐藤敦祥
篠原广
马场康幸
南稔郁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to CN201910159871.0A priority Critical patent/CN110047536A/zh
Publication of CN104916320A publication Critical patent/CN104916320A/zh
Application granted granted Critical
Publication of CN104916320B publication Critical patent/CN104916320B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。

Description

非易失性半导体存储装置
[相关申请案] 
本申请案享受以日本专利申请案2014-52746号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。 
技术领域
本发明的实施方式涉及一种非易失性半导体存储装置。 
背景技术
存储单元呈三维排列而成的NAND(Not AND，与非)型闪速存储器已众所周知。 
发明内容
本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。 
实施方式的非易失性半导体存储装置包括：第一存储单元；第二存储单元，其积层在所述第一存储单元的上方；第三存储单元，其积层在所述第二存储单元的上方；第四存储单元，其积层在所述第三存储单元的上方；第一字线，其电连接于所述第一存储单元的栅极；第二字线，其电连接于所述第二存储单元的栅极；第三字线，其电连接于所述第三存储单元的栅极；第四字线，其电连接于所述第四存储单元的栅极；以及控制部，其对所述第一存储单元至所述第四存储单元统一进行删除动作；并且所述控制部在进行删除动作时，将第一电压施加给所述第一字线，将比所述第一电压高的第二电压施加给所述第二字线，将第三电压施加给所述第三字线，将比所述第三电压高的第四电压施加给所述第四字线，并且所述第三电压比所述第二电压高。 
附图说明
图1是第一实施方式的存储系统的框图。 
图2是第一实施方式的非易失性半导体存储装置的框图。 
图3是第一实施方式的存储单元阵列的电路图。 
图4是第一实施方式的存储单元阵列的剖视图。 
图5是表示第一实施方式的存储单元晶体管的阈值分布的曲线图。 
图6是表示第一实施方式的存储系统的验证动作时所使用的区域的图。 
图7是表示第一实施方式的存储系统的删除动作的流程图。 
图8(a)是第一实施方式的存储单元阵列的电路图，图8(b)是图8(a)所示的存储单元晶体管的剖视图，图8(c)是表示图8(a)及图8(b)的存储单元晶体管的阈值分布的曲线图。另外，图8(b)表示图4中的A-A线的截面、B-B线的截面、C-C线的截面、D-D线的截面、E-E线的截面、F-F线的截面。 
图9是表示施加给第一实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图10是表示第二实施方式的存储系统的删除动作的流程图。 
图11(a)及图11(b)是表示施加给第二实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图12(a)是第三实施方式的存储单元阵列的电路图，图12(b)是图12(a)所示的存储单元晶体管的剖视图，图12(c)是表示图12(a)及图12(b)的存储单元晶体管的阈值分布的曲线图。 
图13是表示施加给第三实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图14(a)及图14(b)是表示第四实施方式的存储系统的删除动作的一例的图。 
图15(a)及图15(b)是表示第四实施方式的存储系统的删除动作的另一例的图。 
图16是表示第五实施方式的存储系统的删除动作的一例的图。 
图17是表示第六实施方式的存储系统的删除动作的一例的图。 
图18是第七实施方式的存储单元阵列的剖视图。 
图19(a)是第七实施方式的存储单元阵列的电路图，图19(b)是图19(a)所示的存储单元晶体管的剖视图，图19(c)是表示图19(a)及图19(b)的存储单元晶体管的阈值分布的曲线图。 
图20是表示施加给第七实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图21是表示施加给第七实施方式的变化例1的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图22是表示施加给第七实施方式的变化例2的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。 
图23是表示第七实施方式的变化例3的存储系统的删除动作的一例的图。 
图24是表示第七实施方式的变化例3的存储系统的删除动作的一例的图。 
图25是表示第七实施方式的变化例4的存储系统的删除动作的一例的图。 
图26是表示第七实施方式的变化例5的存储系统的删除动作的一例的图。 
具体实施方式
下面，参照附图对所构成的实施方式进行说明。另外，在下面的说明中，对于具有大致相同的功能及构成的构成要素标注相同的符号，并且之在必要时进行重复说明。 
附图为示意性图，应注意的是，厚度与平面尺寸的关系、各层的厚度的比率等与实物有所不同。因此，具体的厚度或尺寸应参酌下面的说明而进行判断。而且，当然，附图相互间也包含相互的尺寸的关系或比率不同的部分。 
(第一实施方式) 
对第一实施方式的非易失性半导体存储装置进行说明。下面，作为非易失性半导体存储装置，列举存储单元晶体管积层于半导体基板上方而成的三维积层型NAND型闪速存储器为例加以说明。 
<关于存储系统的构成> 
首先，使用图1，对包含本实施方式的非易失性半导体存储装置的存储系统的构成进行说明。 
如图所示，存储系统1包括NAND型闪速存储器100及存储控制器200。可以通过将存储控制器200及NAND型闪速存储器100例如组合而构成一个半导体装置，作为其例，可列举如SDTM卡的存储卡、或SSD(solid state drive，固态硬盘)等。 
NAND型闪速存储器100包括多个存储单元晶体管(也可以简称为存储单元等)，非易失性地存储数据。NAND型闪速存储器100的构成的详情在下文中叙述。 
存储控制器200响应来自外部的主机机器300等的命令，对NAND型闪速存储器100下达读出、写入、删除等命令。而且，存储控制器200管理NAND型闪速存储器100的存储空间。 
存储控制器200包括主机接口电路210、内置存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理单元))230、缓冲 存储器240、NAND接口电路250及ECC(Error Checking and Correcting，错误检查与校正)电路260。 
主机接口电路210经由控制器总线与主机机器300连接，掌管与主机机器300的通信。并且，主机接口电路210将从主机机器300接收到的命令及数据分别传送给CPU230及缓冲存储器240。而且，主机接口电路210响应CPU230的命令，将缓冲存储器240内的数据传送给主机机器300。 
NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，掌管与NAND型闪速存储器100的通信。并且，NAND接口电路250将从CPU230接收到的命令传送给NAND型闪速存储器100，并且在写入时将缓冲存储器240内的写入数据传送给NAND型闪速存储器100。进而在读出时，NAND接口电路250将从NAND型闪速存储器100读出的数据传送给缓冲存储器240。 
CPU230控制整个存储控制器200的动作。例如，在从主机机器300接收到写入命令时，该CPU230响应该写入命令而发布基于NAND接口电路250的写入命令。读出及删除时也一样。而且，CPU230执行耗损平均等用来管理NAND型闪速存储器100的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。 
ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting)处理。也就是说，ECC电路260在写入数据时基于写入数据而产生奇偶性，在读出时根据奇偶性产生校正子而检测错误，并订正该错误。另外，CPU230也可以具有ECC电路260的功能。 
内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，被用作CPU230的工作区。并且，内置存储器220保持用来管理NAND型闪速存储器100的固件、或各种控制表等。 
<关于非易失性半导体存储装置的构成> 
接下来，使用图2来说明第一实施方式的非易失性半导体存储装置100的构成。 
如图所示，NAND型闪速存储器100大致包括核心部110以及周边电路120。 
核心部110包括存储单元阵列111、列解码器112、感应放大器113、失效比特计数器电路115以及数据锁存电路116。 
存储单元阵列111包括多个(图2的例中为三个)区块BLK(BLK0、BLK1、BLK2、…)，这些区块BLK是分别与字线及比特线相关联的多个非易失性存储单元晶体管的集合。区块BLK包括共用字线WL的多个存储单元晶体管。而且，例如统一删除同一区块BLK内的数据。各个区块BLK包括多个串单元SU(SU0、SU1、SU2、…)，这些串单元SU是存储单元晶体管串联而成的NAND串114的集合。当然，存储单元阵列111内的区块 数或1个区块BLK内的串单元数为任意。而且，在非易失性半导体存储装置100中，删除单位并不限于区块BLK，例如可以只将多个串作为删除单位，也可以将串单元作为删除单位。 
列解码器112对区块地址或页面地址进行解码，而将对应的区块设为选择状态。接着，列解码器112根据选择区块所选择的页面地址对选择串单元及非选择串单元的选择栅极以及选择字线及非选择字线施加适当的电压。 
感应放大器113在读出数据时，感应或者放大从存储单元晶体管读出到比特线的数据。而且，感应放大器126在写入数据时，将写入数据传送给存储单元晶体管。数据读出及写入存储单元阵列111是以多个存储单元晶体管为单位进行，该单位为页。 
数据锁存电路116存储由感应放大器113检测出的验证结果等。 
失效比特计数器电路115根据存储在数据锁存电路116中的验证结果来计数编程尚未完成的比特数。接着，失效比特计数器电路115将编程尚未完成的比特数与已设定的允许失效比特数进行比较，判断编程动作是通过还是失效，并且将判断结果通知给定序器121。 
周边电路120包括定序器121、电荷泵122、寄存器123、驱动器124以及计数器125。 
驱动器124将数据的写入、读出及删除所需的电压供给给列解码器112、感应放大器113、失效比特计数器电路115以及未图示的源极线驱动器等。由列解码器112、感应放大器113及源极线驱动器将该电压施加给存储单元晶体管(下述的字线、选择栅极线、背栅线、比特线以及源极线)。 
电荷泵122将从外部施加的电源电压升压，并将所需的电压供给给驱动器124。 
寄存器123保持各种信号。例如，保持数据的写入或删除动作的状态，由此将动作是否已正常结束的情况通知给控制器。或者，寄存器123也可以保持各种表格。 
计数器125是计数以及保持删除时的电压的施加次数(循环次数)的寄存器。 
定序器121是控制整个NAND型闪速存储器100的动作的控制部。 
<关于存储单元阵列> 
接下来，使用图3及图4来说明第一实施方式的存储单元阵列111的构成的详情。 
在区块BLK0中，沿着纸面垂直方向设置着多个如图3所示的行的构成。而且，如图3所示，区块BLK0例如包含四个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串114。其他区块BLK也具有与区块BLK0相同的构成。 
各NAND串114例如包含48个存储单元晶体管MT(MT0～MT47)及选择晶体管 ST1、ST2。存储单元晶体管MT具备包含控制栅极及电荷存储层的积层栅极，非易失性地保持数据。另外，存储单元晶体管MT的个数并不限于48个，也可以为8个、或16个或32个、64个、128个等，其数量并无限定。而且，在不区分存储单元晶体管MT0～MT47的情况下，存储单元晶体管MT0～MT47简称为存储单元晶体管MT。 
存储单元晶体管MT以各自的电流路径串联的方式配置在选择晶体管ST1、ST2之间。该串联的一端侧的存储单元晶体管MT47的电流路径连接在选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接在选择晶体管ST2的电流路径的一端。 
各串单元SU0～SU3的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3，选择晶体管ST2的栅极分别连接在选择栅极线SGS0～SGS3。相对于此，处于同一区块BLK0内的存储单元晶体管MT0～MT47的控制栅极分别共用地连接在字线WL0～WL47。另外，在不区分字线WL0～WL47的情况下，字线WL0～WL47简称为字线WL。 
也就是说，字线WL0～WL47在同一区块BLK0内的多个串单元SU0～SU3之间共用地连接，相对于此，选择栅极线SGD、SGS即便是在同一区块BLK0内也是独立于各串单元SU0～SU3。 
而且，存储单元阵列111内呈矩阵状配置的NAND串114中的处于同一列的NAND串114的选择晶体管ST1的电流路径的另一端共用地连接在任一条比特线BL(BL0～BL(L-1)，(L-1)为大于等于1的自然数)。也就是说，比特线BL在多个区块BLK之间共用地连接NAND串114。而且，选择晶体管ST2的电流路径的另一端共用地连接在源极线SL。源极线SL例如在多个区块之间共用地连接NAND串114。 
如上所述，处于同一区块BLK内的存储单元晶体管MT的数据被统一删除。相对于此，对于共用地连接在任一个区块BLK的任一个串单元SU中的任一条字线WL的多个存储单元晶体管MT统一进行数据的读出及写入。例如将这种统一写入的单位称为“页”。 
接着，使用图4简单地说明存储单元阵列111的一个构成例。沿着记载图4的纸面的纵深方向(D2方向)排列多个图4所示的构造，这些构造共用字线WL、选择栅极线SGD及SGS而形成一个串单元SU。 
在未图示的半导体基板上形成例如感应放大器113等周边电路，也可以在该周边电路上形成存储单元阵列111。接着，在半导体基板上方形成源极线SL31。 
如图4所示，在源极线SL31上方形成作为选择栅极线SGS发挥功能的导电膜27a。 而且，在导电膜(例如多晶硅膜)27a上形成作为字线WL发挥功能的多个导电膜(例如多晶硅膜)23。进而在导电膜23上方形成作为选择栅极线SGD发挥功能的导电膜(例如多晶硅膜)27b。接着，以将各导电膜23、27a及27b分别在D3方向上电分离的方式，在各导电膜23、27a及27b之间形成电极间绝缘膜。更具体来说，导电膜23与电极间绝缘膜在D3方向上交替积层。 
接着，在所述导电膜23、27a、27b及电极间绝缘膜内形成沿着相对于半导体基板表面垂直的方向(D3方向：与D2方向正交的方向)延伸的存储孔(Memory hole)。在本说明书中，将平行于D1方向(与D2方向及D3方向正交的方向)及D2方向的平面中的存储孔的直径称为MH径。在本实施方式中，在作为导电膜23、27a、27b与电极间绝缘膜等的积层构造的多层膜上形成存储孔。在此情况下，多层膜中的上层区域被蚀刻的程度比下层区域大。因此，上层区域的存储孔的MH径大于下层区域的存储孔的MH径。有存储孔的蚀刻距离(D3方向)变得越长，该MH径的差越显著的情况。在第一实施方式中，形成在所述导电膜23内的存储孔例如分两次形成。更具体来说，在成为字线WL0～23的导电膜23上形成第一存储孔之后，在成为字线WL24～47的导电膜23上形成第二存储孔。 
在该第一及第二存储孔的内壁依序形成区块绝缘膜25a、电荷存储层(绝缘膜)25b及栅极绝缘膜25c、半导体层26，并且形成柱状构造。半导体层26为如下区域，即，作为NAND串114的电流路径发挥功能，在存储单元晶体管MT动作时形成通道。 
在本说明书中，将平行于D1方向(与D2方向及D3方向正交的方向)及D2方向的平面中的存储孔内所埋入的该柱状构造的直径称为PS径。而且，在本说明书中，将PS径的长度表达为dPS等。 
此处，存储单元晶体管MT0中的PS径为dPS0，存储单元晶体管MTm(m为大于等于1且小于23的整数)中的PS径为dPSm(dPS0＜dPSm)，存储单元晶体管MT23中的PS径为dPS23(dPS0＜dPSm＜dPS23)。也就是说，存储单元晶体管MT的PS径是随着从存储单元晶体管MT0向存储单元晶体管MT23而依序增大(dPSi＜dPSj(i＜j)i，j：大于等于0且小于等于23的整数)。而且，存储单元晶体管MT24中的PS径为dPS24，存储单元晶体管MTn(n为大于等于25且小于47的整数)中的PS径为dPSn(dPS24＜dPSn)，存储单元晶体管MT47中的PS径为dPS47(dPS24＜dPSn＜dPS47)。也就是说，存储单元晶体管MT的PS径是随着从MT24向MT47而依序增大(dPSy＜dPSz(y＜z)y，z：大于等于24且小于等于47的整数)。而且，在本实施方式中，存储单元晶体管MT23的PS径dPS23大于存储单元晶体管MT24的PS径dPS24。 
在本实施方式中，为了简单地表示，而处理为存储单元晶体管MT0与MT24具有相同PS径、存储单元晶体管MTm与MTn具有相同PS径、存储单元晶体管MT23与MT47具有相同PS径。但并非必须限定于此，例如存储单元晶体管MT0与MT24也可以具有不同的PS径。 
进而，在导电膜26上形成导电膜30b，在导电膜30b上形成比特线层33。 
<关于存储单元晶体管的阈值分布> 
接下来，使用图5说明本实施方式的存储单元晶体管的阈值分布。如图5所示，存储单元晶体管MT根据其阈值例如可保持2比特的数据。该2比特数据从低阈值数据起例如依序为“E”电平、“A”电平、“B”电平及“C”电平。 
“E”电平是数据已删除状态下的阈值，例如具有负值(也可以具有正值)，它低于删除验证电平(亦称为验证电平或验证电压等)EV。“A”～“C”电平是在电荷存储层内注入有电荷的状态的阈值，“A”电平表示高于读出电平“AR”且低于读出电平“BR”的阈值。“B”电平表示高于读出电平“BR”且低于读出电平“CR”的阈值。“C”电平表示高于读出电平“CR”的阈值。 
这样一来，可获得四个阈值电平，由此各个存储单元晶体管MT能够存储2比特的数据(4-level data，4电平数据)。 
<关于区域> 
接下来，说明本实施方式的存储系统1的验证动作时所使用的区域。 
如图6所示，在第一实施方式中，在验证动作时将字线WL0～WL47分割成六个区域(zone)。具体来说，将字线WL0～WL7设定为区域0，将字线WL8～WL15设定为区域1，将字线WL16～WL23设定为区域2，将字线WL24～WL31设定为区域3，将字线WL32～WL39设定为区域4，将字线WL40～WL47设定为区域5。 
在第一实施方式的存储系统1中，在验证动作时例如针对每一个区域设定验证电压。 
<关于数据的删除动作> 
接下来，使用图7～图9说明第一实施方式的存储系统1的删除动作。 
删除动作是将存储单元晶体管MT的阈值电压设定为低侧的状态的动作。而且，删除动作中包含如下动作，即，定序器121对存储单元晶体管MT施加电压及进行删除验证。 
[步骤S101] 
定序器121对各字线WL施加电压VSWL以进行删除动作。下面，使用图4、图8(a)～图8(c)及图9来说明本实施方式的删除电压的具体例。 
如图4及图8(a)～图8(c)所示，每一个存储单元晶体管MT的PS径不同。如所述所说明般，存储单元晶体管MT0、MTm、MT23中的PS径的关系为dPS0＜dPSm＜dPS23的关系，存储单元晶体管MT24、MTn、MT47中的PS径的关系为dPS24＜dPSn＜dPS47的关系。 
此处，说明对各字线WL施加电压VSWL的方法。如上所述，每一个存储单元晶体管MT的PS径不同，结果，每一个存储单元晶体管MT的特性不同。例如，存储单元晶体管MT0的PS径dPS0小于存储单元晶体管MT1的PS径dPS1。因此，存储单元晶体管MT0与存储单元晶体管MT1相比容易被删除(删除速度快)。换言之，如果存储单元晶体管MT的PS径小，则容易被删除(删除速度快)，如果存储单元晶体管MT的PS径大，则不易删除(删除速度慢)。因此，在本实施方式中，对每一条字线WL选择施加适当的电压VSWL。具体来说，使定序器121施加给对应于存储单元晶体管MT0的字线WL0的电压VSWL_WL0大于施加给对应于存储单元晶体管MT1的字线WL1的电压VSWL_WL1(VSWL_WL0＞VSWL_WL1)。同样地，使电压VSWL从存储单元晶体管MT0到存储单元晶体管MT23依序减小(VSWL_WL0＞VSWL_WL1＞…＞VSWL_WLm＞…＞VSWL_WL23)。 
并且，施加给对应于存储单元晶体管MT23的字线WL23的电压VSWL_WL23小于施加给对应于存储单元晶体管MT24的字线WL24的电压VSWL_WL24。原因在于，存储单元晶体管MT23的PS径dPS23大于存储单元晶体管MT24的PS径dPS24。 
而且，使定序器121施加给对应于存储单元晶体管MT24的字线WL24的电压VSWL_WL24(VSWL_WL24＝VSWL_WL0＞…＞VSWL_WL23)大于施加给对应于存储单元晶体管MT25的字线WL25的电压VSWL_WL25(VSWL_WL24＞VSWL_WL25)。同样地，使电压VSWL从存储单元晶体管MT24到存储单元晶体管MT47依序减小(VSWL_WL24＞VSWL_WL25＞…＞VSWL_WLn＞…＞VSWL_WL47＝VSWL_WL23)。 
这样一来，根据存储单元晶体管MT的PS径而施加删除电压。 
[步骤S102] 
接着，定序器121如下面的步骤S102～S106所示，在执行区块删除之后，例如对所述每一个区域进行删除验证。首先，定序器121选择区域0(i＝0)作为最先进行删除验证的区域i(i为大于等于0的整数)。 
[步骤S103] 
定序器121确认字线WLi是否已通过删除验证。 
[步骤S104] 
当在步骤S103中定序器121判断区域i尚未通过删除验证时，对区域i执行删除验证。 
[步骤S105] 
定序器121判定区域i是否为进行删除的区块中的最后区域。 
[步骤S106] 
当定序器121判定区域i并非进行删除的区块中的最后区域时，将i更新为i+1，并再次执行步骤S103～S105。 
[步骤S107] 
在步骤S107中，定序器121判定区域i为进行删除的区块中的最后区域时，判定删除对象区块的所有区域是否已通过删除验证。 
此处，当定序器121判定删除对象区块的所有区域未通过删除验证时，返回到步骤S101。 
当返回到步骤S101时，为了进行删除动作，定序器121以已通过删除验证的字线WL未删除、并且以尚未通过删除验证的字线WL被删除的方式对各字线WL施加电压VSWL或电压VUWL(VUWL＞VSWL)。 
当定序器121判定删除对象区块的所有区域已通过删除验证时，结束区块删除。 
通过进行如上删除动作，如图8(a)～图8(c)所示，在PS径各不相同的存储单元晶体管MT0～MT47中，删除电平(“E”-level)的偏差得到抑制。 
<第一实施方式的作用效果> 
如上所述，根据第一实施方式的存储系统，形成在存储单元晶体管MT0上的存储单元晶体管MT1的PS径dPS1大于存储单元晶体管MT0的PS径dPS0。在本实施方式中，PS径从存储单元晶体管MT0到存储单元晶体管MT23依序增大。但是，形成在存储单元晶体管MT23上的存储单元晶体管MT24的PS径dPS24小于存储单元晶体管MT23的PS径dPS23。并且，PS径从存储单元晶体管MT24到存储单元晶体管MT47依序增大。 
本实施方式的定序器121根据这种存储单元晶体管MT的PS径的差，将删除动作时的字线WL施加电压施加给各字线WL0～WL47。 
关于本实施方式的定序器121，在删除动作时存储单元晶体管MT的PS径越小，越增大施加给该存储单元晶体管MT的字线WL的电压VSWL，存储单元晶体管MT的PS径越大，越减小施加给该存储单元晶体管MT的字线WL的电压VSWL。 
由此，在PS径互不相同的存储单元晶体管MT中，可使删除动作后的删除电平一 致。 
通过进行如第一实施方式中所说明的删除动作，而如图8(a)～图8(c)所示，PS径各不相同，结果，在删除速度互不相同的存储单元晶体管MT中，可以抑制删除动作后的删除电平(“E”-level)的偏差。结果，可以抑制如图10(a)～图10(c)中所说明的PS径小(删除速度快)的存储单元晶体管MT中的过度删除。 
换言之，根据如第一实施方式中所说明的删除动作，可通过基于层间的PS径而对电压VSWL设置差来抑制存储单元晶体管MT变差等。结果，可以提供高品质的存储系统1。 
另外，根据所述第一实施方式，将NAND串114的形成时的加工分成2次。但未必限定于此，也能够通过一次加工形成NAND串114，还能够通过大于等于三次的加工形成NAND串114。 
(第二实施方式) 
接下来，说明第二实施方式的存储系统1的删除动作。第二实施方式与第一实施方式的删除动作的不同点在于：在重复进行所需次数的删除动作之后，增加施加给特定字线WL的电压VSWL。另外，由于第二实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第二实施方式的数据的删除动作> 
使用图10及图11，说明第二实施方式的存储系统1的删除动作。 
[步骤S201] 
定序器121对比特线BL施加删除电压，并对各字线WL施加电压。接着，定序器121之后例如对字线WL0～WL47进行删除验证。 
在第二实施方式中，步骤S201中施加给字线WL的电压VSWL与所述第一实施方式的图7的步骤S101中所说明的电压VSWL相同。 
[步骤S202] 
定序器121判定删除对象区块的所有区域是否已通过删除验证。此处，当定序器121判定删除对象区块的所有区域未通过删除验证时，进入到步骤S203。 
当定序器121判定删除对象区块的所有区域已通过删除验证时，结束区块删除动作。 
[步骤S203] 
定序器121判定对比特线BL施加删除电压及对字线WL施加电压VSWL以及删除验证是否只进行了第一特定次数。当定序器121判定对比特线BL施加删除电压及对字线WL施加电压VSWL以及删除验证并非只进行第一特定次数时，返回到步骤S201。 另外，对比特线BL施加删除电压及对字线WL施加电压VSWL以及删除验证(删除动作)的循环是利用计数器125等加以计数。并且，定序器121是通过参照计数器125而进行所述判定。 
[步骤S204] 
当定序器121判定对比特线BL施加删除电压及对字线WL施加电压VSWL以及删除验证只进行了第一特定次数时，使特定字线WL的电压VSWL增加。 
如上所述，因为存储单元晶体管MT的PS径越小越容易被删除，因此如图11所示，使属于PS径小的存储单元晶体管MT(例如MT0、MT24等)的字线WL(例如WL0、WL24等)的电压VSWL_WL0、VSWL_WL24增加。增加后的电压只要为存储单元晶体管MT不易被删除的程度的电压(例如电压VUWL(VUWL＞VSWL))，则可进行各种变更。而且，在本步骤中，对被增加电压的字线WL仅为字线WL0及WL24这两条字线WL的情况进行了说明，但并不限定于此，可酌情进行变更。 
[步骤S205] 
在步骤S205中，定序器121在增加了特定字线WL的电压VSWL之后，与步骤S201同样地进行删除动作。 
[步骤S206] 
定序器121参照计数器125等而判定删除动作是否只进行了第二特定次数(第一特定次数<第二特定次数(最大循环))。当定序器121判定删除动作并非只进行第二特定次数时，返回到步骤S205。 
[步骤S207] 
当在步骤S206中定序器121判定删除动作只进行了第二特定次数时，判定删除对象区块的所有区域是否已通过删除验证。 
此处，当定序器121判定删除对象区块的所有区域未通过删除验证时，判定删除对象区块的删除动作失效。 
而且，当定序器121判定删除对象区块的所有区域已通过删除验证时，结束区块删除动作。 
<第二实施方式的作用效果> 
如上所述，根据第二实施方式的存储系统，定序器121在只进行了特定次数的删除动作之后，使属于PS径小的存储单元晶体管MT的字线WL的电压VSWL增加。 
通过进行这种删除动作，可以抑制过度删除。结果，可以抑制存储单元晶体管MT变差等，从而能够提供高品质的存储系统1。 
另外，第二实施方式在所述第一实施方式中也可以加以应用。 
而且，在第二实施方式中，也可以在定序器121判定删除动作只进行了第一特定次数时，使第一字线WL的电压VSWL增加，进而在判定删除动作只进行了第二特定次数时，使第二字线WL的电压VSWL增加。 
而且，在第二实施方式中，也可以如图11(b)所示，在每次定序器121进行特定次数的删除动作时，使施加给属于PS径小的存储单元晶体管MT的字线WL的电压VSWL递增。 
(第三实施方式) 
接下来，说明第三实施方式的存储系统1的删除动作。第三实施方式与第一及第二实施方式的删除动作的不同点在于：针对每一个区域设定不同的验证电平，定序器121检测PS径小(删除速度快)的存储单元晶体管MT的删除验证的通过情况，并且使施加给属于已通过的存储单元晶体管MT的字线WL的电压VSWL增加。另外，由于第三实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第三实施方式的数据的删除动作> 
使用图12及图13，说明第三实施方式的存储系统1的删除动作。 
[步骤S301] 
定序器121进行与所述第二实施方式的图10的步骤S201中所说明的删除动作相同的删除动作。 
[步骤S302] 
此外，在本实施方式的存储系统1中，基于存储单元晶体管MT的PS径而针对每一个区域设定各不相同的验证电平。 
如图12(a)～(c)所示，在本实施方式的存储系统1中，对存储单元晶体管MT0～MT7所属的区域0及存储单元晶体管MT24～MT31所属的区域3设定验证电平EV1。而且，在存储系统1中，对存储单元晶体管MT8～MT15所属的区域1及存储单元晶体管MT32～MT39所属的区域4设定验证电平EV2(EV1＞EV2)。而且，在存储系统1中，对存储单元晶体管MT16～MT23所属的区域2及存储单元晶体管MT40～MT47所属的区域5设定验证电平EV3(EV1＞EV2＞EV3)。 
另外，此处，对准备三个验证电平作为分配到存储单元晶体管MT的验证电平的情况进行了说明。并不限定为三个，只要验证电平大于等于两个，则可准备任意个。 
定序器121判定被设定验证电平(EVL1)的区域是否已通过删除验证。当定序器121 判定被设定验证电平(EVL1)的区域未通过删除验证时，重复步骤S301的动作。 
[步骤S303] 
当定序器121判定被设定验证电平(EVL1)的区域已通过删除验证时，如图13所示，使施加给属于被设定验证电平(EVL1)的区域的存储单元晶体管MT的字线WL的电压VSWL增加。 
更具体来说，使属于PS径小的存储单元晶体管MT(例如MT0、MT24等)的字线WL(例如WL0、WL24等)的电压VSWL_WL0、VSWL_WL24增加。增加后的电压只要为存储单元晶体管MT不易被删除的程度的电压(例如电压VUWL(VUWL＞VSWL))，则可进行各种变更。而且，在本步骤中，对被增加电压的字线WL仅为字线WL0及WL24这两条字线WL的情况进行了说明，但并不限定于此，可酌情进行变更。 
[步骤S304] 
当定序器121在步骤S303中增加了特定字线WL的电压VSWL之后，与步骤S301同样地进行删除动作。 
[步骤S305] 
定序器121判定删除对象区块的所有区域是否已通过删除验证。 
此处，当定序器121判定删除对象区块的所有区域未通过删除验证时，重复步骤S304的动作。 
当定序器121判定删除对象区块的所有区域已通过删除验证时，结束区块删除动作。 
<第三实施方式的作用效果> 
如上所述，根据第三实施方式的存储系统，针对每一个区域而设定不同的验证电平。并且，当被设定验证电平(EVL1)的区域已通过验证时，定序器121使施加给属于该区域的存储单元晶体管MT的字线WL的电压VSWL增加。 
通过进行这种删除动作，可与所述第二实施方式同样地抑制PS径小的存储单元晶体管MT中的过度删除。结果，可以抑制存储单元晶体管MT变差等，从而能够提供高品质的存储系统1。 
另外，第三实施方式在所述第一、第二实施方式中也可以加以应用。 
(第四实施方式) 
接下来，说明第四实施方式的存储系统1的删除动作。另外，由于第四实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第四实施方式的数据的删除动作> 
使用图14及图15，说明第四实施方式的存储系统的删除动作。 
如图14、及图15所示，在第四实施方式中，将字线WL0～WL47分割成六个区域(Zone)。具体来说，将字线WL0～WL7设定为区域0，将字线WL8～WL15设定为区域1，将字线WL16～WL23设定为区域2，将字线WL24～WL31设定为区域3，将字线WL32～WL39设定为区域4，将字线WL40～WL47设定为区域5。此外，如第一实施方式中所说明那样，PS径从字线WL0向字线WL23而变大。而且，PS径从字线WL24向字线WL47而变大。 
如图14所示，在第四实施方式的存储系统1中，当进行删除动作时，例如针对每一个区域而设定电压VSWL。例如，对区域0及区域1施加比施加给区域2的电压VSWL高的电压VSWL。而且，对区域3及区域4施加比施加给区域5的电压VSWL高的电压VSWL。 
更具体来说，例如，在图14中，在区域0、1、3及4，将电压VSWL设为2V，在区域2及5，将电压VSWL设为0.5V。 
而且，如图15所示，在第四实施方式的存储系统1中，当进行删除动作时，例如，对区域0施加比施加给区域1及区域2的电压VSWL高的电压VSWL。而且，对区域3施加比施加给区域4及区域5的电压VSWL高的电压VSWL。 
更具体来说，例如，在图14中，在区域0及3，将电压VSWL设为2V，在区域1、2、4及5，将电压VSWL设为0.5V。 
<第四实施方式的作用效果> 
如上所述，根据第四实施方式的存储系统，针对字线WL的每一个区域(zone)而设定电压VSWL。 
并且，如上所述，通过针对每一个区域而控制电压VSWL，与针对每一条字线WL而控制电压VSWL的方法相比，能以更少的电荷泵驱动器获得与第一实施方式相同的效果。结果，可以抑制存储单元晶体管MT变差等，从而能够提供高品质的存储系统1。 
另外，根据所述第四实施方式，准备了六个区域，但并不限定于此，只要区域数量为能够区分PS径小的存储单元晶体管MT群与PS径大的存储单元晶体管MT群的程度即可。而且，区域的定义方法可进行各种变更。进而，虽然所述第四实施方式中明确地记载了施加给各配线的电压，但其仅为示例，施加给各区域的电压VSWL或施加给各配线的电压可以进行各种变更。关于该情况，其他实施方式也相同。 
另外，第四实施方式在所述第二、第三实施方式中也可以加以应用。 
而且，在图14(a)及图15(a)中，使示出了通过GIDL(Gate-Induced Drain Leakage  Current，栅极感应漏极漏电流)删除而进行删除的三维积层型NAND闪速存储器。但如图14(b)及图15(b)所示，也可以应用于通过井删除(Well erase)而进行删除的三维积层型NAND闪速存储器。 
而且，所述区域的定义只为一例，并不限定于此，可酌情进行变更。 
(第五实施方式) 
接下来，说明第五实施方式的存储系统1的删除动作。在第五实施方式中，将字线WL分成特定的区域(zone)，针对每一个区域进行删除动作。并且，与第一至第四实施方式的删除动作的不同点在于：根据进行删除动作的区域而改变比特线BL的设定，以不同的时序进行删除动作。另外，由于第五实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第五实施方式的数据的删除动作> 
使用图16，说明第五实施方式的存储系统的删除动作。如图16所示，第五实施方式与第四实施方式同样地将字线WL0～WL47分割成六个区域(zone)。区域的定义的方法等同于与第四实施方式相同的区域，因此省略说明。 
于第五实施方式的存储系统1的删除动作中，分两次施加电压VSWL。具体来说，如图16所示，定序器121首先对比特线BL施加删除电压(23V)，并对删除速度快(PS径小)的存储单元晶体管MT所属的区域施加电压VUWL(7V)，对删除速度慢(PS径大)的存储单元晶体管MT所属的区域施加电压VSWL(0.5V)(第一脉冲)。接着，定序器121使施加给比特线BL的删除电压低于第一次的电压(21V)，并对PS径小的存储单元晶体管MT所属的区域施加电压VSWL(0.5V)，对PS径大的存储单元晶体管MT所属的区域施加电压VUWL(7V)(第二脉冲)。其后，定序器121进行删除验证。 
<第五实施方式的作用效果> 
如上所述，根据第五实施方式的存储系统，与删除速度快的存储单元晶体管MT相比，先将删除速度慢的存储单元晶体管MT删除。具体来说，对字线WL划分区域(zone)，并以不同的时序删除所划分的区域。并且，对PS径小的存储单元晶体管MT所属的区域施加电压VSWL的情况与对PS径大的存储单元晶体管MT所属的区域施加电压VSWL的情况相比，可以通过降低比特线电压而减少PS径小的存储单元晶体管MT中的电位差。 
由此，与所述第四实施方式同样地，与针对每一条字线WL而控制电压VSWL的情况相比，容易控制电压VSWL，并且在PS径各不相同的存储单元晶体管MT中，可以抑制删除电平的偏差，从而可以抑制过度删除。结果，可以抑制存储单元晶体管MT变 差等，从而能够提供高品质的存储系统1。 
另外，在所述第五实施方式的存储系统1的删除动作中，分两次施加电压VSWL，但并不限定于此，也可以分成大于等于三次而进行。 
而且，在所述第五实施方式的存储系统1的删除动作中，在第一脉冲对PS径大的存储单元晶体管MT群施加电压VSWL，在第二脉冲对PS径小的存储单元晶体管MT群施加电压VSWL，但并不限定于此。更具体来说，也可以在电压VSWL施加动作时，作为第一脉冲，对PS径小的存储单元晶体管MT所属的区域施加电压VSWL，并且对PS径大的存储单元晶体管MT所属的区域施加电压VUWL，作为第二脉冲，对PS径小的存储单元晶体管MT所属的区域施加电压VUWL，并且对PS径大的存储单元晶体管MT所属的区域施加电压VSWL。 
而且，当进行所述第五实施方式的删除动作时，施加给比特线BL的电压只要选择不会在进行PS径小的存储单元晶体管MT的删除动作时产生过度删除的值，则可酌情进行变更。例如，当定序器121在第一脉冲对PS径小的存储单元晶体管MT群施加电压VSWL、在第二脉冲对PS径大的存储单元晶体管MT群施加电压VSWL时，在电压VSWL施加动作的第二脉冲时施加给比特线BL的电压也可以比第一脉冲时的电压上升。 
而且，在所述第五实施方式中，将电压VUWL设为7V，但并不限定于此。同样地，虽然将电压VSWL设为0.5V，但并不限定于此。 
而且，第五实施方式在所述第一至第三实施方式中也可以加以应用。 
(第六实施方式) 
接下来，说明第六实施方式的存储系统1的删除动作。第六实施方式与第一至第五实施方式的删除动作的不同点在于：将字线WL分成特定的区域(zone)，以不同的电压条件且不同的时序删除PS径小的存储单元晶体管MT群及PS径大的存储单元晶体管MT群。另外，由于第六实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第六实施方式的数据的删除动作> 
使用图17，说明第六实施方式的存储系统的删除动作。 
如图17所示，第六实施方式与第四实施方式同样地将字线WL0～WL47分割成六个区域(zone)。区域的定义的方法等同于与第四实施方式相同的区域，因此省略说明。 
在第六实施方式的存储系统1的删除动作中，分两次施加电压VSWL。具体来说，如图17所示，定序器121首先对区域0、1、3及4施加电压VUWL(7V)，对区域2及 5施加电压VSWL(0.5V)(第一脉冲)。接着，定序器121对区域0、1、3及4施加比第一脉冲中的电压VSWL(0.5V)高的电压VSWL(1.5V)，对区域2及5施加电压VUWL(7V)(第二脉冲)。其后，定序器121进行删除验证。 
<第六实施方式的作用效果> 
如上所述，根据第六实施方式的存储系统，对字线WL划分区域(zone)，并以不同的时序删除所划分的区域。并且，对PS径小的存储单元晶体管MT所属的区域施加电压VSWL的情况与对PS径大的存储单元晶体管MT所属的区域施加电压VSWL的情况相比，可以通过提升电压VSWL而减轻对PS径小的存储单元晶体管MT的应力。由此，可以与第一实施方式同样地提供高品质的存储系统1。 
另外，第六实施方式在第二、第三及第五实施方式中也可以加以应用。 
而且，在第六实施方式中，设定六个区域，但并不限定于此，只要能够区分PS径小的存储单元晶体管MT与PS径大的存储单元晶体管MT，则可对区域进行各种变更。 
进而，在第六实施方式中，当进行删除动作时，对区域2及5施加0.5V的电压VSWL，对区域0、1、3及4施加1.5V的电压VSWL，但并不限定于此，只要施加给PS径小的存储单元晶体管MT所属的区域的电压VSWL高于施加给PS径大的存储单元晶体管MT所属的区域的电压VSWL，则可进行各种变更。 
(第七实施方式) 
接下来，说明第七实施方式。在第七实施方式中，存储单元阵列111的形状不同于第一至第五实施方式的存储单元阵列111。另外，由于第七实施方式的存储系统1的基本构成等与所述第一实施方式中所说明的存储系统1相同，因此省略详细说明。 
<关于第七实施方式的存储单元阵列> 
使用图18，说明第七实施方式的存储单元阵列。 
在D2方向上排列多个图18所示的构造，并且这些构造共用字线WL、选择栅极线SGD及SGS以及背栅线BG，从而形成一个串单元SU。 
如图18所示，在半导体基板上形成例如感应放大器113等周边电路，并且在该周边电路上形成存储单元阵列111。也就是说，如图18所示，在半导体基板上方形成作为背栅线BG发挥功能的导电膜(例如多晶硅层)41。进而在导电膜41上形成作为字线WL发挥功能的复数个导电膜(例如多晶硅层)43。进而在导电膜43上形成作为选择栅极线SGD及SGS发挥功能的导电膜(例如多晶硅层)47a及47b。 
接着，在所述导电膜47a、47b及43内形成存储孔(未图示)。在该存储孔的内壁依序形成区块绝缘膜45a、电荷存储层(绝缘膜)45b及栅极绝缘膜45c，进而在存储孔内埋 入导电膜46。导电膜46为如下区域，即，作为NAND串114的电流路径发挥功能，并且在存储单元晶体管MT动作时形成通道。 
进而，在导电膜46上形成导电膜50a及50b，在导电膜50a上形成源极线层51，在导电膜50b上隔着导电膜52而形成比特线层53。 
另外，如在第一实施方式中已说明那样，当在多层膜上形成存储孔时，由于上层区域被蚀刻的程度比下层区域大，因此上层区域的存储孔的MH径大于下层区域的存储孔的MH径。 
此处，例如存储单元晶体管MT0中的PS径dPS0大于存储单元晶体管MT1中的PS径dPS1(dPS0＞dPS1)。而且，存储单元晶体管MTs(s为大于等于2且小于23的整数)中的PS径dPSs(dPS0＞dPS1＞dPSs)大于存储单元晶体管MTs+1中的PS径dPSs+1(dPS0＞dPS1＞dPSs＞dPSs+1)。而且，存储单元晶体管MT22中的PS径dPS22(dPS0＞dPS1＞dPSs＞dPSs+1＞dPS22)大于存储单元晶体管MT23中的PS径dPS23(dPS0＞dPS1＞dPSs＞dPSs+1＞dPS22＞dPS23)。也就是说，PS径从存储单元晶体管MT0向存储单元晶体管MT23依序变小(dPSw＞dPSx(w＜x)w、x：大于等于0且小于等于23的整数)。 
而且，存储单元晶体管MT24中的PS径dPS24(dPS24＝dPS23)小于存储单元晶体管MT25中的PS径dPS25(dPS24＜dPS25)。而且，存储单元晶体管MTt(t为大于等于26且小于47的整数)中的PS径dPSt(dPSt＞dPS25＞dPS24)小于存储单元晶体管MTt+1中的PS径dPSt+1(dPSt+1＞dPSt＞dPS25＞dPS24)。而且，存储单元晶体管MT46中的PS径dPS46(dPS46＞dPSt+1＞dPSt＞dPS2s＞dPS24)小于存储单元晶体管MT47中的PS径dPS47(dPS47＞dPS46＞dPSt+1＞dPSt＞dPS25＞dPS24)。也就是说，PS径从存储单元晶体管MT24向存储单元晶体管MT47依序增大(dPSu＜dPSv(u＜v)u、v：大于等于24且小于等于47的整数)。 
下面，为了简单地表示，而处理为存储单元晶体管MT0与MT47具有相同PS径，存储单元晶体管MTs与MTt具有相同PS径，存储单元晶体管MT23与MT24具有相同PS径。但并非必须限定于此。 
另外，关于存储单元阵列111的构成，例如记载在叫做“三维积层非易失性半导体存储器”的在2009年3月19日申请的美国专利申请案12/407,403号中。而且，记载在叫做“三维积层非易失性半导体存储器”的在2009年3月18日申请的美国专利申请案12/406,524号、叫做“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请案12/679,991号及叫做“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请案12/532,030号中。在本申请案说明书中，通过参照 而引用这些专利申请案的全部内容。 
<关于第七实施方式的数据的删除动作> 
接下来，使用图18、图19(a)～图19(c)及图20，说明第七实施方式的存储系统1的删除动作。 
另外，基本删除动作与所述第一实施方式的动作相同。也就是说，第七实施方式的定序器121是PS径越小越增大电压VSWL、PS径越大越减小电压VSWL。 
如图18中所说明那样，在第七实施方式的NAND串114中，PS径从字线WL0向字线WL23变小，PS径从字线WL24向字线WL47增大。 
因此，定序器121进行与所述第一实施方式的步骤S101相同的动作。使用图18、图19(a)～图19(c)、图20，说明第七实施方式的定序器121的具体动作。 
如图18、图19(a)～图19(c)所示，每一个存储单元晶体管MT的PS径不同。如所述所说明那样，存储单元晶体管MT0、MTs、MT23中的PS径的关系为dPS0＞dPSs＞dPS23的关系，存储单元晶体管MT24、MTt、MT47中的PS径的关系为dPS24＜dPSt＜dPS47的关系。 
接着，如图20所示，定序器121对字线WL0施加电压VSWL_WL0，对字线WLs施加电压VSWL_WLs(VSWL_WL0＜VSWL_WLs)，对字线WL23施加电压VSWL_WL23(VSWL_WL0＜VSWL_WLs＜VSWL_WL23)。而且，定序器121对字线WL24施加电压VSWL_WL24(VSWL_WL23＝VSWL_WL24)，对字线WLt施加电压VSWL_WLt(VSWL_WL24＞VSWL_WLt＝VSWL_WLs)，对字线WL47施加电压VSWL_WL47(VSWL_WL24＞VSWL_WLt＞VSWL_WL47＝VSWL_WL0)。这样一来，根据存储单元晶体管MT的PS径而施加电压VSWL。 
<第七实施方式的作用效果> 
如上所述，根据第七实施方式的存储系统，与第一实施方式相同，存储单元晶体管MT的PS越小，定序器121越增大施加给该存储单元晶体管MT的字线WL的电压VSWL，存储单元晶体管MT的PS径越大，定序器121越减小施加给该存储单元晶体管MT的字线WL的电压VSWL。 
结果，与第一实施方式相同，可以抑制存储单元晶体管MT变差等，从而能够提供高品质的存储系统1。 
(第七实施方式的变化例1) 
另外，也可以将第七实施方式中所说明的存储单元阵列111应用到第二实施方式。基本删除动作与使用第二实施方式而说明的动作相同，但在步骤S204中，定序器121 例如只要如图21所示那样使属于PS径小的存储单元晶体管MT(例如MT23、MT24等)的字线WL(例如WL23、WL24等)的电压VSWL增加即可。 
(第七实施方式的变化例2) 
而且，也可以将第七实施方式中所说明的存储单元阵列111应用到第三实施方式。基本删除动作与使用第三实施方式的图11而说明的动作相同，但在图11所示的步骤S303中，定序器121例如只要如图22所示那样使属于PS径小的存储单元晶体管MT(例如MT23、MT24等)的字线WL(例如WL23、WL24等)的电压VSWL增加即可。 
(第七实施方式的变化例3) 
而且，也可以将第七实施方式中所说明的存储单元阵列111应用到第四实施方式。在此情况下，例如，如图23、图24所示，将字线WL0～WL47分割成三个区域(zone)。具体来说，将字线WL0～WL7及字线WL40～WL47设定为区域0，将字线WL8～WL15及字线WL32～WL39设定为区域1，将字线WL16～WL23及字线WL24～WL31设定为区域2。根据本例，区域数可少于第四实施方式，因此比第四实施方式更容易控制。 
(第七实施方式的变化例4) 
而且，也可以将第七实施方式中所说明的存储单元阵列111应用到第五实施方式。在此情况下，如使用图23及图24而说明那样，可以通过如图25所示那样定义区域及电压VSWL而加以应用。 
(第七实施方式的变化例5) 
而且，也可以将第七实施方式中所说明的存储单元阵列111应用到第六实施方式。在此情况下，如使用图23及图24而说明那样，可以通过如图26所示那样定义区域及电压VSWL而加以应用。 
(其他变化例) 
另外，在所述各实施方式等中，定序器121通过控制施加给字线WL或比特线BL的电压，而抑制PS径小的存储单元晶体管MT的过度删除。但是，定序器121例如也可以通过使施加给PS径小的存储单元晶体管MT的电压VSWL的脉宽短于施加给PS径大的存储单元晶体管MT的电压VSWL的脉宽，而获得与所述各实施方式相同的效果。 
而且，在所述第一实施方式等中，以如下情况为前提进行了说明，但未必限定于此，即，因存储孔加工时的处理而使存储孔的延伸方向变得越长，则存储孔的直径(MH径)及柱状构造的直径(PS径)越小。 
进而，存储单元阵列111的构成并不限定于所述实施方式中所说明的构成。只要为存储单元晶体管MT的PS径存在偏差的存储装置，则可广泛加以应用。因此，上面所 说明的实施方式并不限定于NAND型闪速存储器，可应用于所有其他存储装置。而且，虽然各实施方式可单独实施，但也可以将能进行组合的多种实施方式加以组合而实施。 
另外，虽然所述各实施方式是使用GIDL进行删除动作，但并不限于此种方法，例如在2009年3月19日申请的美国专利申请案12/407,403号的非易失性半导体存储中，有当删除存储单元的数据时对图6的井区域23施加20V左右的电压的方法(所谓井删除方式)。在此情况下，对井区域23例如施加20V至23V的电压，源极区域24及比特线设为浮动，对选择栅极晶体管SGS、SGD的各栅极例如施加15V、10V左右的电压。施加给选择栅极晶体管SGD的栅极的电压被设定为低于施加给选择栅极晶体管SGS的栅极的电压。可在各实施方式中应用井删除方式。 
另外，在各实施方式中， 
(1)在读出动作中， 
施加给A电平的读出动作所选择的字线的电压例如为0V～0.55V之间。但并不限定于此，也可以设为0.1V～0.24V之间、0.21V～0.31V之间、0.31V～0.4V之间、0.4V～0.5V之间、0.5V～0.55V之间的任一种。 
施加给B电平的读出动作所选择的字线的电压例如为1.5V～2.3V之间。但并不限定于此，也可以设为1.65V～1.8V之间、1.8V～1.95V之间、1.95V～2.1V之间、2.1V～2.3V之间的任一种。 
施加给C电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。但并不限定于此，也可以设为3.0V～3.2V之间、3.2V～3.4V之间、3.4V～3.5V之间、3.5V～3.6V之间、3.6V～4.0V之间的任一种。 
作为读出动作的时间(tR)，例如也可以设为25μs～38μs之间、38μs～70μs之间、70μs～80μs之间。 
(2)写入动作如上所述包含编程动作及验证动作。在写入动作中， 
首先施加给编程动作所选择的字线的电压例如为13.7V～14.3V之间。但并不限定于此，例如也可以设为13.7V～14.0V之间、14.0V～14.6V之间的任一种。 
也可以改变写入奇数的字线时的首先施加给所选择的字线的电压、及写入偶数的字线时的首先施加给所选择的字线的电压。 
在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为阶段性地增加的电压，例如可列举0.5V左右。 
作为施加给非选择的字线的电压，例如也可以设为6.0V～7.3V之间。但并不限定于该情况，例如也可以设为7.3V～8.4V之间，还可以设为小于等于6.0V。 
也可以根据非选择的字线为奇数的字线抑或为偶数的字线而改变所要施加的通过电压。 
作为写入动作的时间(tProg)，例如也可以设为1700μs～1800μs之间、1800μs～1900μs之间、1900μs～2000μs之间。 
(3)在删除动作中， 
首先施加给形成在半导体基板上部且上方配置着所述存储单元的井的电压例如为12V～13.6V之间。但并不限定于该情况，例如也可以为13.6V～14.8V之间、14.8V～19.0V之间、19.0～19.8V之间、19.8V～21V之间。 
作为删除动作的时间(tErase)，例如也可以设为3000μs～4000μs之间、4000μs～5000μs之间、4000μs～9000μs之间。 
(4)关于存储单元的构造， 
具有隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体基板(硅基板)上的电荷存储层。该电荷存储层可设为由膜厚为2～3nm的SiN或SiON等绝缘膜、与膜厚为3～8nm的多晶硅积层而成的构造。而且，也可以在多晶硅中添加Ru等金属。在电荷存储层上具有绝缘膜。该绝缘膜例如具有夹在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。而且，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用材料而形成膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化物膜、TaN等金属氮化物膜。控制电极可使用w等。 
而且，可在存储单元间形成气隙。 
而且，在所述实施方式中，关于构成非易失性半导体存储装置的基板、电极膜、绝缘膜、积层构造体、存储层、电荷存储层、半导体柱、字线、比特线、源极线、配线、存储单元晶体管、选择栅极晶体管等各要素的具体构成，当本领域技术人员可通过从公知的范围酌情选择而以相同方式实施本发明并获得相同的效果时，包含在所述各实施方式的范围内。 
而且，将所述各实施方式的任意两个以上的要素在技术上可行的范围内加以组合而成的实施方式只要包含各实施方式的主旨，则也包含在本发明的范围内。 
上面，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，可在不脱离其主旨的范围内进行各种变化而加以实施。进而，在所述实施方式中包含各种阶段的发明，可通过适当组合所揭示的构成要件而抽出各种发明。例如，只要为即便从所揭示的构成要件删除几种构成要件也能够获得特定效果的情况，则可以作为发明而抽 出。 
[符号的说明] 
1    存储系统 
23   导电膜 
25a  区块绝缘膜 
25b  电荷存储层 
25c  栅极绝缘膜 
26   半导体层 
27a  导电膜 
27b  导电膜 
30b  导电膜 
31   源极线SL 
33   比特线层 
41   导电膜 
43   导电膜 
45a  区块绝缘膜 
45b  电荷存储层 
45c  栅极绝缘膜 
46   导电膜 
47a  导电层 
47b  导电层 
50a  导电膜 
50b  导电膜 
51   源极线层 
52   导电膜 
53   比特线层 
100  NAND型闪速存储器 
110  核心部 
111  存储单元阵列 
112  列解码器 
113  感应放大器 
114  NAND串 
115  失效比特计数器电路 
120  周边电路 
121  定序器 
122  电荷泵 
123  寄存器 
124  驱动器 
125  计数器 
200  存储控制器 
210  主机接口电路 
220  内置存储器 
230  CPU 
240  缓冲存储器 
250  NAND接口电路 
260  ECC电路 
300  主机机器。 

Claims (9)

1.一种非易失性半导体存储装置，其特征在于包括：
第一存储单元；
第二存储单元，其积层在所述第一存储单元的上方；
第三存储单元，其积层在所述第二存储单元的上方；
第四存储单元，其积层在所述第三存储单元的上方；
第一字线，其电连接于所述第一存储单元的栅极；
第二字线，其电连接于所述第二存储单元的栅极；
第三字线，其电连接于所述第三存储单元的栅极；
第四字线，其电连接于所述第四存储单元的栅极；以及
控制部，其对所述第一存储单元至所述第四存储单元统一进行删除动作；并且
所述控制部在进行删除动作时，将第一电压施加给所述第一字线，将比所述第一电压高的第二电压施加给所述第二字线，将比所述第二电压高的第三电压施加给所述第三字线，将比所述第三电压高的第四电压施加给所述第四字线。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
所述控制部
在进行所述删除动作时，
在多个电压中，在对所述第一字线施加第一次数的所述第一电压后，在所述第一字线施加比所述第一电压高的第五电压。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述控制部
在进行所述删除动作时，
在多个电压中，在对所述第三字线施加第二次数的所述第三电压后，在所述第三字线施加比所述第三电压高的第六电压。
4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
在所述第一存储单元的下方具有基板，
所述控制部在进行删除动作时，
包含在施加所述第一、第二、第三及第四电压后进行的删除验证，并且
所述控制部在删除验证时，
将基于所述基板与所述第一字线的距离而得到的第一删除验证电压、基于所述基板与所述第二字线的距离而得到的第二删除验证电压、基于所述基板与所述第三字线的距离而得到的第三删除验证电压、以及基于所述基板与所述第四字线的距离而得到的第四删除验证电压分别施加到上述第一至第四存储单元。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：
所述控制部是：
在所述第一字线的所述验证已通过的情况下，
将比所述第一电压高的第七电压施加至所述第一字线。
6.根据权利要求4所述的非易失性半导体存储装置，其特征在于：
所述控制部是：
在所述第三字线的所述验证已通过的情况下，
将比所述第三电压高的第八电压施加至所述第三字线。
7.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述第一、第二、第三及第四存储单元分别包含多个存储单元。
8.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述控制部是：
在进行所述删除动作时，
以不同时序对所述第一字线及所述第三字线、所述第二字线及所述第四字线施加电压。
9.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
对所述第四存储单元的一端电连接配线层，
所述控制部是：
在进行所述删除动作时，
对所述第一字线及所述第三字线施加电压的情况与对所述第二字线及所述第四字线施加电压的情况相比，降低施加给所述配线层的电压。
CN201410453781.XA 2014-03-14 2014-09-05 非易失性半导体存储装置 Active CN104916320B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910159871.0A CN110047536A (zh) 2014-03-14 2014-09-05 非易失性半导体存储装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014052746A JP2015176624A (ja) 2014-03-14 2014-03-14 半導体記憶装置
JP2014-052746 2014-03-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910159871.0A Division CN110047536A (zh) 2014-03-14 2014-09-05 非易失性半导体存储装置

Publications (2)

Publication Number Publication Date
CN104916320A true CN104916320A (zh) 2015-09-16
CN104916320B CN104916320B (zh) 2019-04-02

Family

ID=54069567

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910159871.0A Pending CN110047536A (zh) 2014-03-14 2014-09-05 非易失性半导体存储装置
CN201410453781.XA Active CN104916320B (zh) 2014-03-14 2014-09-05 非易失性半导体存储装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910159871.0A Pending CN110047536A (zh) 2014-03-14 2014-09-05 非易失性半导体存储装置

Country Status (4)

Country Link
US (9) US9361988B2 (zh)
JP (1) JP2015176624A (zh)
CN (2) CN110047536A (zh)
TW (8) TWI678701B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176624A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
CN105304133A (zh) * 2015-09-25 2016-02-03 北京兆易创新科技股份有限公司 一种3D NAND flash的电压控制方法和装置
US9991280B2 (en) 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
JP2018045752A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体装置
TWI611409B (zh) * 2016-12-08 2018-01-11 旺宏電子股份有限公司 記憶體裝置與其相關的控制方法
CN108206039B (zh) * 2016-12-19 2020-09-11 旺宏电子股份有限公司 存储器装置与其相关的控制方法
JP2018160295A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
KR102469539B1 (ko) * 2017-12-22 2022-11-22 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치
JP2020013889A (ja) * 2018-07-18 2020-01-23 キオクシア株式会社 半導体記憶装置
JP2020035985A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020087495A (ja) 2018-11-29 2020-06-04 キオクシア株式会社 半導体メモリ
JP2020123412A (ja) 2019-01-30 2020-08-13 キオクシア株式会社 半導体記憶装置
JP2020202002A (ja) * 2019-06-11 2020-12-17 キオクシア株式会社 半導体記憶装置
JP2021197193A (ja) 2020-06-15 2021-12-27 キオクシア株式会社 半導体記憶装置およびその制御方法
CN112466368B (zh) * 2020-11-26 2021-09-24 长江存储科技有限责任公司 三维存储器及其控制方法
CN114063906B (zh) * 2021-10-15 2022-05-17 北京得瑞领新科技有限公司 Nand闪存中物理块的管理方法、装置及ssd设备
JP2025009214A (ja) * 2023-07-07 2025-01-20 キオクシア株式会社 メモリデバイス

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200708B1 (en) * 2003-12-31 2007-04-03 Intel Corporation Apparatus and methods for storing data which self-compensate for erase performance degradation
CN101183562A (zh) * 2006-11-17 2008-05-21 夏普株式会社 非易失性半导体存储装置的擦除电路
US20090303790A1 (en) * 2008-06-10 2009-12-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
US20130127803A1 (en) * 2011-11-23 2013-05-23 Hon Hai Precision Industry Co., Ltd. Device for exiting screen saver mode

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2647027B2 (ja) * 1994-10-31 1997-08-27 日本電気株式会社 消去可能な不揮発性半導体記憶装置
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7274596B2 (en) * 2004-06-30 2007-09-25 Micron Technology, Inc. Reduction of adjacent floating gate data pattern sensitivity
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
WO2008048798A1 (en) * 2006-10-13 2008-04-24 Sandisk Corporation Partitioned erase and erase verification in non-volatile memory
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
ITRM20070107A1 (it) * 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
KR100854914B1 (ko) * 2007-04-06 2008-08-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 동작 방법
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP2011029234A (ja) 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
US8199579B2 (en) * 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4975794B2 (ja) 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP5297342B2 (ja) 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP5378255B2 (ja) * 2010-02-02 2013-12-25 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法
KR101605911B1 (ko) * 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
JP5468489B2 (ja) 2010-07-29 2014-04-09 株式会社東芝 半導体記憶装置の動作方法
KR101739059B1 (ko) 2011-02-09 2017-05-24 삼성전자주식회사 불휘발성 메모리 장치
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP5542737B2 (ja) 2011-05-12 2014-07-09 株式会社東芝 不揮発性半導体記憶装置
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US8599615B2 (en) * 2011-10-18 2013-12-03 Elpida Memory, Inc. Memory device in particular extra array configured therein for configuration and redundancy information
KR20130084834A (ko) * 2012-01-18 2013-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2014013634A (ja) 2012-07-03 2014-01-23 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
JP2015176624A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7200708B1 (en) * 2003-12-31 2007-04-03 Intel Corporation Apparatus and methods for storing data which self-compensate for erase performance degradation
CN101183562A (zh) * 2006-11-17 2008-05-21 夏普株式会社 非易失性半导体存储装置的擦除电路
US20090303790A1 (en) * 2008-06-10 2009-12-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
US20130127803A1 (en) * 2011-11-23 2013-05-23 Hon Hai Precision Industry Co., Ltd. Device for exiting screen saver mode

Also Published As

Publication number Publication date
US9361988B2 (en) 2016-06-07
TW201810284A (zh) 2018-03-16
US10854298B2 (en) 2020-12-01
TWI604456B (zh) 2017-11-01
TW201535391A (zh) 2015-09-16
TWI822383B (zh) 2023-11-11
US11270773B2 (en) 2022-03-08
TWI628661B (zh) 2018-07-01
TW202013381A (zh) 2020-04-01
TWI783800B (zh) 2022-11-11
TW202324423A (zh) 2023-06-16
US9799403B2 (en) 2017-10-24
JP2015176624A (ja) 2015-10-05
US20250182828A1 (en) 2025-06-05
TWI751652B (zh) 2022-01-01
TWI705448B (zh) 2020-09-21
US20230317173A1 (en) 2023-10-05
TW202113852A (zh) 2021-04-01
US20220148657A1 (en) 2022-05-12
US11705204B2 (en) 2023-07-18
US20210082519A1 (en) 2021-03-18
TW202230380A (zh) 2022-08-01
TWI545577B (zh) 2016-08-11
US20150262685A1 (en) 2015-09-17
US20180342300A1 (en) 2018-11-29
US10074434B2 (en) 2018-09-11
US20180108418A1 (en) 2018-04-19
CN110047536A (zh) 2019-07-23
TW201833934A (zh) 2018-09-16
US20190348128A1 (en) 2019-11-14
US12254929B2 (en) 2025-03-18
TWI678701B (zh) 2019-12-01
US20160358659A1 (en) 2016-12-08
CN104916320B (zh) 2019-04-02
US10381084B2 (en) 2019-08-13
TW201642269A (zh) 2016-12-01

Similar Documents

Publication Publication Date Title
US11705204B2 (en) Semiconductor memory device
CN110085272B (zh) 半导体存储装置
US20150262674A1 (en) Semiconductor memory device and memory controller
US10409499B2 (en) NAND flash memory device and system including SLC and MLC write modes
JP2017168155A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170817

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Toshiba Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220130

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right