CN104600064A - 封装件上芯片结构和方法 - Google Patents

Abstract

本发明提供了一种用于封装半导体器件的系统和方法。实施例包括：在载体晶圆上方形成通孔，以及在载体晶圆上方并且在第一两个通孔之间附接第一管芯。在载体晶圆上方并且在第二两个通孔之间附接第二管芯。封装第一管芯和第二管芯，以形成第一封装件，并且至少一个第三管芯连接至第一管芯或第二管芯。第二封装件在至少一个第三管芯上方连接到第一封装件。本发明还提供了封装件上芯片结构和方法。

Description

封装件上芯片结构和方法

相关申请的交叉引用

本申请要求于2013年10月30日提交的标题为“InFO-Chip on PackageStructure and Method”的美国临申请第61/897,695号的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其封装方法。

背景技术

自发明集成电路（IC）以来，由于各种电子部件（即，晶体管、二极管、电阻器、电容器等）的集成度的持续提高，半导体工业经历了快速发展。在大多数情况下，集成密度的这种提高来自最小部件尺寸的不断减小，这允许更多组件被集成到给定区域中。

事实上，这些集成度提高基本是二维（2D）的，这是因为集成部件所占用的体积基本位于半导体晶圆的表面上。虽然光刻中的显著提高已导致了2D IC形成过程中的相当大的提高，但是存在对以二维可以实现的密度的物理限制。这些限制之一是制造这些部件所需要的最小尺寸。而且，当更多器件置于一个芯片内时，要求更复杂的设计。

在进一步增加电路密度的尝试中，已经研究了三维（3D）IC。在典型的3D IC形成工艺中，两个管芯接合在一起，并且在每个管芯和衬底上的接触焊盘之间形成电连接。例如，一种尝试涉及将两个管芯中的一个接合至另一个的顶部上。然后，将堆叠的管芯接合至载体衬底上，并且接合引线将每个管芯上的接触焊盘电连接至载体衬底上的接触焊盘。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一半导体器件，具有硅通孔；第二半导体器件，不具有硅通孔；再分布层，与所述第一半导体器件、所述第二半导体器件、和所述通孔电连接；第三半导体器件，位于所述第一半导体器件上方，所述第三半导体器件包括连接至所述硅通孔的电连接件；以及封装件，连接至所述通孔，其中，所述第三半导体器件位于所述第一半导体器件和所述封装件之间。

在该半导体器件中，所述第三半导体器件是第一存储器件。

在该半导体器件中，所述封装件进一步包括带宽小于所述第一存储器件的带宽的第二存储器件。

在该半导体器件中，所述第三半导体器件进一步包括多个存储器管芯。

该半导体器件进一步包括：第四半导体器件，连接至所述第二半导体器件，并且位于所述第二半导体器件和所述封装件之间。

在该半导体器件中，所述第一半导体器件包括存储控制器。

根据本发明的另一方面，提供了一种用于封装半导体器件的方法，所述方法包括：在载体晶圆上方形成通孔；在所述载体晶圆上方附接第一管芯，所述第一管芯包括多个硅通孔；在所述载体晶圆上方附接第二管芯；密封所述第一管芯、所述第二管芯、和所述通孔，以形成第一封装件；去除所述载体晶圆；将第三管芯连接至所述第一封装件的第一面，其中，所述第三管芯电连接至所述多个硅通孔；以及将第二封装件连接至所述第一封装件的第一面，其中，所述第三管芯位于所述第一管芯和所述第二封装件之间。

该方法进一步包括：将第四管芯连接至所述第一封装件的所述第一面，其中，所述第四管芯电连接至所述第二管芯。

在该方法中，连接所述第三管芯进一步包括：将管芯的叠层连接至所述第一封装件的第一面。

该方法进一步包括：将第四管芯连接至所述第一封装件的第一面，其中，所述第四管芯电连接至所述第二管芯。

在该方法中，所述第三管芯是第一存储器件。

在该方法中，所述第二封装件包括第二存储器件，并且所述第二存储器件具有比所述第一存储器件更小的带宽。

在该方法中，所述第一存储器件是宽幅I/O存储器件。

在该方法中，所述第二管芯是数字管芯，并且所述第一管芯包括模拟部分。

根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：将第一半导体器件连接至第一封装件，所述第一封装件包括：第二半导体器件，所述第二半导体器件包括多个硅通孔，其中，所述第一半导体器件位于所述第二半导体器件上方；第三半导体器件，所述第三半导体器件电连接至所述第二半导体器件，并且不具有硅通孔；密封剂，密封所述第二半导体器件和所述第三半导体器件；和通孔，在所有路径都延伸穿过所述密封剂；以及将第二封装件连接至所述通孔，其中，所述第二封装件位于所述第一半导体器件和所述第二半导体器件上方。

该方法进一步包括：形成与所述第二半导体器件、所述第三半导体器件、和所述通孔电连接的再分布层，其中，形成所述再分布层包括在所述第二半导体器件的与所述第一半导体器件相对的面上形成所述再分布层。

在该方法中，所述第一半导体器件包括存储器件。

在该方法中，所述存储器件是宽幅I/O存储器件。

在该方法中，所述第二封装件包括带宽小于所述第一半导体器件的带宽的第一存储器件。

在该方法中，所述第一存储器件是闪存器件，并且所述第一半导体器件是宽幅I/O器件。

附图说明

为了更完整地理解本发明及其优点，现在结合附图所进行的以下描述作为参考，其中：

图1至图15描述了根据实施例封装半导体器件的方法和结构；以及

图16A至图16C公开了根据实施例的封装上芯片布置的附加实施例。

除非另外指出，否则不同附图中相应的标号和字符通常指的是相应的部件。绘制视图，以清楚地示出实施例的相关方面，并且不必须按比例绘制。

具体实施方式

以下详细地论述本发明的优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的创造性构思。所论述的具体实施例仅示出制造和使用本发明的具体方式，并且不限制本发明的范围。

结合特定环境中的优选实施例，即，封装件上芯片（Chip on Package，CoP）结构内的半导体器件，来描述本发明。然而，本发明还可以应用于其他封装件。

现在参考图1，示出了具有粘合层103和位于粘合层103上方的聚合物层105的载体衬底101。例如，载体衬底101包括诸如玻璃或氧化硅的硅基材料、或者诸如氧化铝的其他材料、或者这些材料的任意组合等。载体衬底101是平坦的，以提供与诸如第一半导体器件601和第二半导体器件603（在图1中未示出，但是以下结合图6示出和论述）的半导体器件的附接。

将粘合层103放置在载体衬底101上，以帮助粘附上面的结构（例如，聚合物层105）。在实施例中，粘合层103可以包括紫外线胶，当该紫外线胶暴露至紫外线光时，会失去其粘合性。然而，还可以使用其他类型的粘合剂，诸如，压敏粘合剂、辐射固化粘合剂、环氧树脂、它们的组合等。粘合层103可以以半流体或凝胶的形式放置在载体衬底101上，其在压力下容易变形。

聚合物层105放置在粘合层103上方，并且一旦附接第一半导体器件601和第二半导体器件603，就利用该聚合物层以提供对例如第一半导体器件601和第二半导体器件603的保护。在实施例中，聚合物层105可以是聚苯并恶唑（PBO），但是可以可选地利用任何合适材料，诸如聚酰亚胺或聚酰亚胺衍生物。例如，可以使用旋涂工艺将聚合物层105布置为介于约2μm和约15μm之间的厚度，诸如，约5μm，但是可以可选地使用任何的合适方法和厚度。

图2示出了在聚合物层105上方的晶种层201的布置。晶种层201是在后续工艺步骤期间帮助形成较厚层的导电材料的薄层。晶种层201可以包括约厚的钛层，和之后的约厚的铜层。根据期望的材料，可以使用诸如溅射、蒸发、或PECVD工艺的工艺来创建晶种层201。可以将晶种层201形成为具有介于约0.3μm和约1μm之间的厚度，诸如，约0.5μm。

图3示出晶种层201上方的光刻胶301的布置和图案化。在实施例中，例如，可以使用旋涂技术将光刻胶301放置在晶种层201上，以达到介于约50μm和约250μm之间的高度，诸如约120μm。一旦光刻胶301处于适当的位置，就可以通过使光刻胶301曝光于图案化的能源（例如，图案化的光源）来图案化光刻胶301，以引起化学反应，从而在曝光于图案化的光源的光刻胶301的那些部分中引起物理变化。然后，将显影剂施加至曝光的光刻胶301，以充分利用物理变化，并且根据期望图案，选择性地去除光刻胶301的曝光部分或者光刻胶301的未曝光部分。

在实施例中，在光刻胶301中所形成的图案是用于通孔401的图案（在图3中未示出，但是以下结合图4示出和论述）。以位于诸如第一半导体器件601和第二半导体器件603的随后附接的器件的不同侧上的这种布置来形成通孔401。然而，诸如通过被定位为使得第一半导体器件601和第二半导体器件放置在通孔401的相对侧上，可以可选地利用通孔401的图案的任何合适的布置。

图4示出了在光刻胶301内的通孔401的形成。在实施例中，通孔401包括一种或多种导电材料，诸如铜、钨、其他导电金属等，并且可以例如通过电镀、化学镀等来形成。在实施例中，使用电镀工艺，其中，将晶种层201和光刻胶301浸没或者浸入电镀溶液中。晶种层201表面电连接至外部DC电源的负极侧，使得晶种层201在电镀工艺中用作阴极。也将诸如铜阳极的固体导电阳极浸入该溶液中，并且附接至电源的正极侧。来自阳极的原子溶解到该溶液内，阴极（例如，晶种层201）从该溶液内获取溶解的原子，从而电镀晶种层201的在光刻胶301的开口内的暴露的导电区域。

图5示出一旦使用光刻胶301和晶种层201已形成通孔401，就可以使用合适的去除工艺去除光刻胶301。在实施例中，可以使用等离子体灰化工艺去除光刻胶301，从而光刻胶301的温度可以升高，直到光刻胶301经历热分解并且可以被去除。然而，可以可选地利用任何其他合适的工艺，诸如湿式剥离。光刻胶301的去除可以暴露晶种层201的下面的部分。

图5另外示出了晶种层201的暴露部分的去除。在实施例中，可以通过例如湿或干蚀刻工艺来去除晶种层201的暴露部分（例如，未被通孔401覆盖的那些部分）。例如，在干蚀刻工艺中，使用通孔401作为掩模，可以将反应物导向晶种层201。可选地，蚀刻剂可以喷射或者以其他方式与晶种层201接触，以去除晶种层201的暴露部分。在晶种层201的暴露部分已被蚀刻掉之后，暴露聚合物层105的处于通孔401之间的部分。

图6示出了第一半导体器件601和第二半导体器件603布置在聚合物层105上以及通孔401内或通孔401之间。在实施例中，第一半导体器件601和第二半导体器件603通过例如再分布层（RDL）901（在图6中未示出，但是以下结合图9示出和论述）电连接，并且可以一起被利用，以向端部用户提供期望的功能。在实施例中，第一半导体器件601和第二半导体器件603可以使用例如粘合材料附接至聚合物层105，但是可以可选地利用任何合适的附接方法。

在特定实施例中，第二半导体器件603可以由比第一半导体器件601更先进的技术节点形成。通过利用不同技术节点，可以在第二半导体器件603中使用更先进技术节点的更小尺寸和更快能力，而不要求在每个部件中都使用更昂贵的制造工艺。例如，在一个实施例中，可以使用16nm技术节点制造第二半导体器件603，而可以通过28nm技术节点制造第一半导体器件601。然而，可以可选地利用技术节点的任何合适的组合，还包括使用用于第一半导体器件601和第二半导体器件603的相同技术节点。

通过使用更先进的技术节点，相，第二半导体器件603可以以比第一半导体器件601更高的速度和更大的加工能力运行。在特定实施例中，第二半导体器件603可以具有大于或等于约3GHz的运行速度。另外，第二半导体器件603可以具有大于或等于约32位的总线尺寸。

另外，可以利用第一半导体器件601和第二半导体器件603之间的其他差别，以有效地利用每个器件的益处（例如，速度、成本、尺寸等）。在另一个实施例中，第二半导体器件603可以是例如用于执行逻辑功能的数字逻辑器件。然而，可以将第一半导体器件601划分为两个区域（在图6中未单独示出），诸如，数字区域和模拟区域。通过使用这种混合配置，可以将第一半导体器件601和第二半导体器件603修改为提供用于期望功能的最佳结构。

第二半导体器件603可以包括第一衬底、第一有源器件、第一金属化层、第一接触焊盘、第一钝化层、以及第一外部连接器。第一衬底可以包括掺杂或未掺杂的块状硅、或者绝缘体上硅（SOI）衬底的有源层。通常，SOI衬底包括半导体材料（诸如，硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）、或它们的组合）层。可以使用的其他衬底包括多层衬底、梯度衬底、或混合取向衬底。

第一有源器件包括多种有源器件和诸如电容器、电阻器、电感器等的无源器件，其可以用于生成第二半导体器件603的设计的期望结构和功能需求。可以使用任何合适方法在第一衬底内或上形成第一有源器件。

第一金属化层形成在第一衬底和第一有源器件上方，并且被设计成连接各种有源器件，以形成功能电路。在实施例中，第一金属化层由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺（诸如，沉积、镶嵌、双镶嵌等）形成。在实施例中，可以存在通过至少一个层间介电层（ILD）与第一衬底分离的四个金属化层，但是第一金属化层的精确数目取决于第二半导体器件603的设计。

第一接触焊盘可以形成在第一金属化层上方并且与其电接触。第一接触焊盘可以包括铝，但是可以可选地使用诸如铜的其他材料。可以形成第一接触焊盘，通过使用诸如溅射的沉积工艺以形成材料层（未示出），然后通过合适工艺（诸如，光刻掩蔽和蚀刻）去除该材料层的部分以形成第一接触焊盘。然而，可以利用任何其他合适的工艺以形成第一接触焊盘。可以将第一接触焊盘形成为具有介于约0.5μm和约4μm之间的厚度，诸如约1.45μm。

可以在第一衬底上形成位于第一金属化层和第一接触焊盘上方的第一钝化层。第一钝化层可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、诸如掺碳氧化物的低k电介质、诸如掺杂多孔碳的二氧化硅的极低k电介质、它们的组合等。第一钝化层可以通过诸如化学汽相沉积（CVD）的工艺而形成，但是可以利用任何合适的工艺，并且可以具有介于约0.5μm和约5μm之间的厚度，诸如约

可以形成第一外部连接器以提供用于第一接触焊盘和例如再分布层901（在图6中未示出，但是以下结合图9示出和描述）之间的接触的导电区域。在实施例中，第一外部连接器可以是导电柱，并且可以通过首先在第一钝化层上方形成介于约5μm至约20μm之间的厚度（诸如，约10μm）的光刻胶（未示出）而形成。可以图案化光刻胶，以暴露导电柱延伸通过的第一钝化层的部分。一旦光刻胶被图案化，然后，就可以将光刻胶用作掩模，以去除第一钝化层的期望部分，从而暴露导电柱将接触的下面的第一接触焊盘的那些部分。

可以在第一钝化层层和光刻胶这两者的开口内形成导电柱。导电柱可以由诸如铜的导电材料形成，但是还可以使用其他导电材料，诸如镍、金、或金属合金、它们的组合等。另外，可以使用诸如电镀的工艺来形成导电柱，其中，电流流过期望形成导电柱的第一接触焊盘的导电部分，并且将第一接触焊盘浸入溶液中。溶液和电流在开口内沉积例如铜，以填充和/或过填充光刻胶和第一钝化层的开口，从而形成导电柱。然后，可以使用例如灰化工艺、化学机械抛光（CMP）工艺、或它们的组合等来去除第一钝化层的开口外部的多余导电材料和光刻胶。

然而，本领域普通技术人员将认识到，形成导电柱的上述工艺仅是一种这样的描述，并不意味着将实施例限于该确切工艺。相反，所描述的工艺仅是示意性的，可以可选地利用用于形成第一外部连接器的任何合适的工艺。所有合适的工艺预期完全包括在本实施例的范围内。

在实施例中，第一半导体器件601包括第二衬底、第二有源器件、第二金属化层、第二接触焊盘、第二钝化层、以及第二外部连接器。这些元件中的每个都类似于以上结合第二半导体器件603所描述的第一衬底、第一有源器件、第一金属化层、第一接触焊盘、第一钝化层、以及第一外部连接器，但是必要时，它们可以可选地不同。

除了可能类似的这些元件之外，第一半导体器件601额外地包括延伸穿过第一半导体器件601的衬底的多个硅通孔（TSV）605，以提供从第三半导体器件1301（在图6中未示出，但是以下结合图13示出和论述）到第二半导体器件603的数字信号的快速通道。在实施例中，第一半导体器件605可以具有例如大于约1200个TSV，但是可以可选地利用任何合适的数目。

在实施例中，可以通过首先在第二衬底内形成硅通孔（TSV）开口来形成硅通孔。可以通过施加并显影合适的光刻胶（未示出），并且去除暴露至期望深度的第二衬底的部分而形成TSV开口。可以形成TSV开口，以至少比在第二衬底内和/或上所形成的第二有源器件更远地延伸至第二衬底内，并且可以延伸至大于最终期望的第二衬底的高度的深度。因此，虽然深度取决于总体设计，但是距离第二衬底上的第二有源器件的深度可以介于约20μm和约200μm之间，诸如距离第二衬底上的第二有源器件约50μm的深度。

一旦已在第二衬底内形成TSV开口，就可以利用衬里来加内衬于TSV开口。衬里可以是例如由正硅酸乙酯（TEOS）或氮化硅所形成的氧化物，但是还可以可选地使用任何合适的介电材料。可以使用等离子体增强的化学汽相沉积（PECVD）工艺来形成衬里，但是还可以可选地使用其他合适的工艺，诸如，物理汽相沉积或热处理。另外，衬里可以形成为介于约0.1μm和约5μm之间的厚度，诸如约1μm。

一旦沿着TSV开口的侧壁和底部形成衬里，就可以形成势垒层（也未单独示出），并且可以用第一导电材料填充TSV开口的剩余部分。第一导电材料可以包括铜，但是还可以可选地利用其他合适的材料，诸如铝、合金、掺杂的多晶硅、它们的组合等。可以通过将铜电镀到晶种层（未示出）上，填充和过填充TSV开口来形成第一导电材料。一旦TSV开口被填满，就可以通过诸如化学机械抛光（CMP）的平坦化工艺，去除TSV开口外部的多余的衬里、势垒层、晶种层、以及第一导电材料，但是可以使用任何合适的去除工艺。

一旦TSV开口被填满，就可以减薄第二衬底的背面，以暴露TSV开口并且形成TSV605。在实施例中，使用例如CMP和研磨工艺去除第二衬底的材料来减薄第二衬底，以及一旦TSV605被暴露，就平坦化第二衬底和TSV605。可选地，还可以使用一种或多种蚀刻工艺或其他去除工艺，以去除第二衬底的材料并且暴露TSV605。

一旦TSV605被暴露，就可以形成与现在暴露的TSV605连接的第三接触焊盘。在实施例中，第三接触焊盘可以包括铝，但是可以可选地使用其他材料，诸如铜。可以形成第三接触焊盘，通过使用诸如溅射的沉积工艺以形成材料层（未示出），然后可以通过合适的工艺（诸如，光刻掩蔽和蚀刻）去除该材料层的部分以形成第三接触焊盘。然而，可以利用任何其他合适的工艺形成第三接触焊盘。第三接触焊盘可以形成为具有介于约0.5μm和约7μm之间的厚度，诸如约4.5μm。

图7示出了第一半导体器件601、第二半导体器件603、以及通孔401的密封。可以在模制器件（在图7中未单独示出）中进行密封，该模制器件可以包括顶部模制部分和与顶部模制部分分离的底部模制部分。当顶部模制部分降低为邻近底部模制部分时，可以形成用于载体衬底101、通孔401、第一半导体器件601、以及第二半导体器件603的模制腔。

在封装工艺期间，顶部模制部分可以被置为邻近底部模制部分，从而将载体衬底101、通孔401、第一半导体器件601、以及第二半导体器件603封入模制腔内。一旦被封入，顶部模制部分和底部模制部分可以形成气密性密封，以控制气体从模制腔的流入和流出。一旦被密封，可以将密封剂701放置在模制腔内。密封剂701可以是模塑料树脂，诸如聚酰亚胺、PPS、PEEK、PES、耐热结晶型树脂、或它们的组合等。可以在顶部模制部分和底部模制部分对准之前，将密封剂701放置在模制腔内，或者可以通过注入端口密封剂701注入至模制腔内。

一旦将密封剂701放置到模制腔内，使得密封剂701密封载体衬底101、通孔401、第一半导体器件601、以及第二半导体器件603，就可以固化密封剂701，以使密封剂701硬化而用于最优保护。虽然精确固化工艺至少部分地取决于被选择用于密封剂701的特定材料，但是在将模塑料选择作为密封剂701的实施例中，可以通过将密封剂701加热至诸如介于约100℃和约130℃之间（诸如约125℃）持续约60秒至约3000秒（诸如约600秒）的工艺，可以进行固化。另外，引发剂和/或催化剂可以包含在密封剂701内，以更好地控制固化工艺。

然而，本领域普通技术人员将认识到，上述固化工艺仅是示例性工艺，并且不意味着限制本实施例。可以可选地使用诸如照射的其他固化工艺，或者甚至允许密封剂701在环境温度下硬化。可以使用任何合适的固化工艺，并且所有这种工艺预期完全包括在本文论述的本实施例的范围内。

图8示出减薄密封剂701以暴露通孔401、第一半导体器件601、以及第二半导体器件603，用于进一步进行处理。可以例如使用机械研磨或CMP工艺来实施减薄，由此利用化学蚀刻剂和研磨剂，以发生反应并且研磨掉密封剂701，直到暴露通孔401、第一接触焊盘（位于第一半导体器件601上）、和第二接触焊盘（位于第二半导体器件603上）。同样地，第一半导体器件601、第二半导体器件603、和通孔401可以具有与密封剂701平齐的平坦表面。

然而，虽然上述机械研磨或CMP工艺被表示为一个示例性实施例，但是不意欲限于该实施例。可以可选地使用任何其他合适的去除工艺，以减薄密封剂701并且暴露通孔401。例如，可以可选地利用一系列化学蚀刻。可以可选地利用该工艺和任何其他合适的工艺，以减薄密封剂701，并且所有这种工艺全部包括在本实施例的范围内。

图9示出再分布层（RDL）901的形成，以互连第一半导体器件601、第二半导体器件603、通孔401和第三外部连接器1001（在图9中未示出，但是以下结合图10示出和描述）。通过使用RDL901互连第一半导体器件601和第二半导体器件603，第一半导体器件601和第二半导体器件603可以具有大于1000的引线数（pin count）。

在实施例中，通过诸如CVD或溅射的合适的形成工艺首先形成钛铜合金的晶种层（未示出），可以形成RDL901。然后，可以形成光刻胶（也未示出）以覆盖晶种层，并且然后可以图案化光刻胶，以暴露位于期望RDL901将被定位的位置处的晶种层的那些部分。

一旦形成并且图案化光刻胶，就可以通过诸如镀的沉积工艺，在晶种层上形成诸如铜的导电材料。可以将导电材料形成为具有介于约1μm和约10μm之间的厚度，诸如约5μm，并具有沿着第一衬底102的介于约5μm和约300μm之间的宽度，诸如约5μm。然而，虽然所论述的材料和方法适于形成导电材料，但是这些材料仅是示例性的。可以可选地使用诸如AlCu或Au的任何其他合适的材料、以及诸如CVD或PVD的任何其他合适的形成工艺，以形成RDL901。

一旦已经形成导电材料，就可以通过诸如灰化的合适的去除工艺来去除光刻胶。另外，在去除光刻胶之后，可以例如使用导电材料作为掩模通过合适的蚀刻工艺来去除被光刻胶覆盖的晶种层的那些部分。

图9还示出在RDL901上方形成第三钝化层903，以向RDL901和其他下面的结构提供保护和隔离。在实施例中，第三钝化层903可以是聚苯并恶唑（PBO），但是可以可选地利用任何合适的材料，诸如聚酰亚胺、或聚酰亚胺衍生物。可以使用例如旋涂工艺将第三钝化层903置为介于约5μm和约25μm之间的厚度，诸如约7μm，但是可以可选地使用任何合适的方法和厚度。

在实施例中，从第三钝化层903至聚合物层105的结构的厚度可以小于或等于约200μm。通过使该厚度尽可能小，可以在诸如手机等的不同的小尺寸应用件中利用总体结构，同时仍然保持期望的功能。然而，本领域普通技术人员将认识到，结构的精确厚度可以至少部分地取决于用于该单元的总体设计，并且同样地，可以可选地利用任何合适的厚度。

图10示出了第三外部连接器1001的形成，以与RDL901电接触。在实施例中，在已形成第三钝化层903之后，可以通过去除第三钝化层903的部分以暴露下面的RDL901的至少一部分，来制造穿过第三钝化层903的开口。开口允许RDL901和第三外部连接器1001之间的接触。可以使用合适的光刻掩模和蚀刻工艺形成开口，但是可以使用暴露RDL901的部分的任何合适的工艺。

在一个实施例中，第三外部连接器1001可以通过第三钝化层903被放置在RDL901上，并且可以包括诸如焊料的共晶材料，但是可以可选地使用任何合适材料。在第三外部连接器1001是焊球的实施例中，可以使用诸如直接球落工艺的落球法来形成第三外部连接器1001。可选地，可以通过诸如蒸发、电镀、压印、焊料转移的任何合适方法首先形成锡层，然后优选地执行回流以将材料成形为期望的凸块形状来形成焊球。

在该阶段，可以执行电路探针测试，以检验缺陷或封装件。在电路探针测试的实施例中，一个或多个探针（未单独示出）电连接至第三外部连接器1001，并且将信号发送至第三外部连接器1001内以及例如第一半导体器件601和第二半导体器件603内。如果不存在明显缺陷，则探针将从第三外部连接器1001接收预定输出，并且可以识别出缺陷结构。一旦识别出，在进一步进行处理之前可以去除缺陷结构，以使总体工艺更有效。

图11示出使第一半导体器件601和第二半导体器件603与载体衬底101脱离（debond）。在实施例中，第三外部连接器1001，并且因此包括第一半导体器件601和第二半导体器件603的结构可以附接至环形结构1101。环形结构1101可以是预期在脱离工艺期间和之后向该结构提供支持和稳定性的金属环。在实施例中，使用例如紫外线胶，将第三外部连接器1001、第一半导体器件601、以及第二半导体器件603附接至环形结构，但是可以可选地使用任何其他合适的粘合剂或附接物。

一旦第三外部连接器1001，并且因此包括第一半导体器件601和第二半导体器件603的结构附接至环形结构1101，就可以使用例如热处理来改变粘合层103的粘合性，使载体衬底101脱离包括第一半导体器件601和第二半导体器件603的结构。在特定实施例中，利用诸如紫外线（UV）激光、二氧化碳（CO₂）激光、或红外线（IR）激光的能源来辐照并且加热粘合层103，直到粘合层103失去其至少一些粘合性。一旦执行以上步骤，载体衬底101和粘合层103可以与包括第三外部连接器1001、第一半导体器件601、以及第二半导体器件603的结构物理分离并且从该结构中去除。

图12示出了一旦去除载体衬底101和粘合层103以暴露聚合物层105，就可以图案化聚合物层105，以暴露通孔401以及第一半导体器件601内的TSV605。在实施例中，可以使用例如激光打孔方法来图案化聚合物层105，通过该方法，激光被导向期望去除的聚合物层105的那些部分，以暴露下面的RDL901或通孔401。在实施例中，可以执行图案化，以在通孔401上方形成第一开口1201，并且在第一半导体器件601上方还形成第二开口1203，第一开口1201具有介于约100μm和约300μm之间的第一宽度，诸如约200μm，第二开口1203具有介于约15μm和约30μm之间的第二宽度，诸如约20μm。

可选地，可以通过首先将光刻胶（在图12中未单独示出）施加至聚合物层105，并且然后使光刻胶曝光于图案化的能源（例如，图案化的光源）中以引起化学反应，从而在曝光于图案化的光源中的光刻胶的那些部分中引起物理改变来图案化聚合物层105。然后，根据期望图案，将显影剂施加至曝光的光刻胶，以充分利用物理改变，并且选择性地去除光刻胶的曝光部分或者光刻胶的未曝光部分，并且通过例如干蚀刻工艺，去除下面的聚合物层105的暴露部分。然而，可以可选地使用用于图案化聚合物层105的任何其他合适的方法。

图13示出了将第三半导体器件1301通过聚合物层105放置和接合至第一半导体器件601。在实施例中，第三半导体器件1301用于与第一半导体器件601和第二半导体器件603协同工作，以向端部用户提供期望功能。

在特定实施例中，第三半导体器件1301可以是可以用于将所存储的数据提供给第一半导体器件601和第二半导体器件603中的任一个或两个的存储器件。在这样的实施例中，除了由第一半导体器件601所提供的其他功能之外，第一半导体器件601可以包括向第三半导体器件1301提供控制功能的存储器控制单元（在图13中未单独示出）。然而，在其他实施例中，第三半导体器件1301可以包括它自己的存储器控制单元。

在第三半导体器件1301是存储器件的特定实施例中，第三半导体器件1301可以是具有高数据传输速率的存储器件，诸如具有介于约0.2Gb/s和约3.2Gb/s之间的第一数据传输速率，诸如约0.8Gb/s。例如，第三半导体器件1301可以是具有诸如多于256个接口的大量I/O接口的宽幅I/O RAM，使得即使以较低的时钟速率，也可以实现将大带宽数据存入第三半导体器件1301和从第三半导体器件1301取出。同样地，第三半导体器件1301可以用作第一半导体器件601的高速缓冲存储器，同时帮助降低第一半导体器件601和第二半导体器件603的总体温度。然而，第三半导体器件1301可以可选地为具有高数据传输速率的任何合适类型的存储器件，诸如具有存入第三半导体器件1301并且从第三半导体器件1301取出的高数据传输速率的LPDDRn存储器件等。

另外，因为第一半导体器件601具有TSV605，所以第三半导体器件1301也同样可以用作第二半导体器件603的缓冲存储器。具体地，在第一半导体器件601的控制下，第三半导体器件1301可以将信号输出到位于第一半导体器件601内的TSV605，并且通过RDL901到达第二半导体器件603。通过使用TSV605，可以利用更短和更快路径以获得从第三半导体器件1301到第二半导体器件603的数据，使得整体器件更快和更有效。

在实施例中，第三半导体器件1301包括第三衬底、第三有源器件（诸如DRAM器件的阵列）、第三金属化层、以及第三接触焊盘（为了清楚的目的，在图13中均未示出），从而可以类似于第一衬底、第一有源器件、第一金属化层、以及第一接触焊盘（以上结合图6进行了描述）。在实施例中，第三半导体器件1301还包括可以形成为第三半导体器件1301的一部分的第四外部连接件1303，以提供第三半导体器件1301和第一半导体器件601之间的连接。在实施例中，第四外部连接件1303可以是例如铜柱或铜杆。然而，该实施例不限于这些，并且可以可选地为焊料凸块、铜凸块、或可以被制成提供电连接的其他合适的第四外部连接件1303。所有这样的外部接触件预期均包括在本实施例的范围内。

在第四外部连接件1303是铜柱的实施例中，可以通过在第三半导体器件上方首先形成晶种层（在图13中未单独示出）来形成第四外部连接件1303。晶种层是帮助在随后处理步骤期间形成较厚层的导电材料的薄层，并且可以包括约厚的钛层，和之后的约厚的铜层。可以根据期望的材料使用诸如溅射、蒸发或PECVD工艺的工艺创建厚度介于约0.1μm和约1μm之间（诸如，约0.3μm）的晶种层。

第四外部连接件1303包括一种或多种导电材料，诸如铜、锡、钨、其他导电金属等，并且可以例如通过电镀、化学镀等形成。在实施例中，使用电镀工艺，其中，将第三半导体器件1301浸没或浸入电镀溶液中。第三半导体器件1301表面电连接至外部DC电源的负极侧，使得第三半导体器件1301在电镀工艺中用作阴极。还将诸如铜阳极的固态导电阳极浸入该溶液中，并且附接至电源的正极侧。来自阳极的原子溶解到该溶液中，例如第三半导体器件1301的阴极从该溶液中获取溶解的原子，从而电镀第三半导体器件1301的暴露的导电区域，例如，开口内的晶种层的暴露部分。

一旦形成第四外部连接件1303，就可以首先将第四外部连接件1303与通过第三钝化层903的开口对准，并且将第四外部连接件1303放置成与RDL层901物理接触，来将第三半导体器件1301接合至第一半导体器件601。一旦接触，就可以使用诸如热压接合的工艺，将第四外部连接件1303接合至第一半导体器件601。然而，可以可选地利用诸如铜-铜、锡-铜接合的任何合适的接合方法，来将第一半导体器件601接合至第三半导体器件1301。

图14示出从包括第一半导体器件601的第二部分和第二半导体器件603的第二部分的第二部分中分割为（singulation）包括第一半导体器件601的第一部分和第二半导体器件603的第一部分的一部分。在实施例中，通过使用锯片（未示出）切割通孔401之间的密封剂701和聚合物层105，来进行分割，从而使一部分与另一部分分离，以形成第一封装件1401和连接至第一封装件1401的第三半导体器件1301。

然而，本领域普通技术人员将认识到，利用锯片分割第一封装件1401仅是一个示例性实施例，并且不用于限制。可以可选地利用用于分割第一封装件1401的可选方法，诸如利用一种或多种蚀刻分离第一封装件1401。可以可选地利用这些方法和任何其他合适的方法来分割第一封装件1401。

图15示出了接合的第二封装件1501与第一封装件1401。在实施例中，第二封装件1501可以是包括使用例如引线接合技术接合至封装衬底1507上的第四半导体器件1503和第五半导体器件1505的封装件。在实施例中，第四半导体器件1503和第五半导体器件1505中的每个都可以包括衬底、有源器件、金属化层、以及接触焊盘，并且这些元件可以类似于以上结合第一半导体器件601所描述的第一衬底、第一有源器件、第一金属化层、以及第一接触焊盘。

在特定实施例中，第四半导体器件1503和第五半导体器件1505是将连接至第一封装件1401的器件，使得第四半导体器件1503和第五半导体器件1505与第一半导体器件601和第二半导体器件603协同使用，以提供期望的功能。在特定实施例中，第四半导体器件1503和第五半导体器件1505是可以用于从和向第一半导体器件601和第二半导体器件603接收和提供数据信号的存储器件。

另外，在第三半导体器件1301提供高数据传输速率的实施例中，第四半导体器件1503和第五半导体器件1505可以提供比第三半导体器件1301较低的数据传输速率。在第三半导体器件1301是宽幅I/O RAM或LPDDRn存储器件的特定实施例中，第四半导体器件1503和第五半导体器件1505可以是LPDDR存储器件或NAND闪存器件，但是可以可选地利用任何其他合适类型的存储器件。

例如，在第三半导体器件1301提供约51.2GB/s的第一带宽的实施例中，第四半导体器件1503和第五半导体器件1505可以提供介于约6.4GB/s和约25.6GB/s之间的第二带宽，诸如约12.8GB/s。同样地，第四半导体器件1503和第五半导体器件1505可以用于存储数据，其中的速度要求可以更宽松，同时整个系统可以通过选择（通过第一半导体器件601中的控制器）将更多速度敏感数据存储在第三半导体器件1301中来保持期望的高速度。

然而，虽然第四半导体器件1503和第五半导体器件1505可以具有低于第一带宽的第二数据传输速率，但是在实施例中，第四半导体器件1503和第五半导体器件1505还具有比第三半导体器件1301更大的存储容量。例如，在第三半导体器件1301具有介于约128KB和约16MB之间的第一容量（诸如，约256KB）的实施例中，第四半导体器件1503和第五半导体器件1505（共同地）具有比第一容量更大的第二容量，诸如介于约1GB和约16GB之间，例如约2GB。同样地，在操作期间，在第一半导体器件601可以利用第三半导体器件1301（例如，速度）、第四半导体器件1503（例如，容量）和第五半导体器件1505（例如，容量）的最佳方面，以更有效地利用总体更有效的器件的多种资源。

在实施例中，第四半导体器件1503和第五半导体器件1505可以物理地接合在一起，并且它们两者均可以接合至封装衬底1507。在实施例中，例如，封装衬底1507包括一层或多层非导电材料，诸如，涂覆有电绝缘树脂并且夹置在两层铜箔之间的包括玻璃纤维织物的覆铜层压板（CCL）、双马来酰亚胺三嗪（BT）树脂、环氧基树脂，或层压材料，诸如由Ajinomoto所提供的Ajinomoto累积膜（ABF）叠层。可选地，封装衬底1507可以包括其他材料。封装衬底1507可以包括其中形成有导电布线的一个或多个再分布层（RDL）（未示出）。在一些实施例中，RDL可以包括提供用于封装件的水平连接的输出布线（未示出）。在一些实施例中，RDL不包括在封装衬底1507中。

一旦第四半导体器件1503和第五半导体器件1505物理接合至封装衬底1507，第四半导体器件1503和第五半导体器件1505就可以电连接至封装衬底1507。在实施例中，可以通过例如引线接合工艺电连接第四半导体器件1503和第五半导体器件1505，从而第四半导体器件1503和第五半导体器件1505上的接触焊盘连接至封装衬底1507上的接触焊盘。然而，还可以利用将第四半导体器件1503和第五半导体器件1505电连接至诸如倒装芯片布置的封装衬底1507的任何合适的方法。

一旦连接，就可以通过第二密封剂1511封装第四半导体器件1503和第五半导体器件1505。在实施例中，可以以类似于第一半导体器件601和第二半导体器件603（以上参考图7描述）的密封的方法来密封第四半导体器件1503和第五半导体器件1505。然而，还可以以不同方法来密封第四半导体器件1503和第五半导体器件1505。

在实施例中，第二封装件1501包括第五外部连接件1509，以提供通过通孔401连接在第二封装件1501和第一封装件1401之间。第五外部连接件1509可以是接触凸块，诸如微凸块或可控塌陷芯片连接（C4）凸块，并且可以包括诸如锡的材料、或者诸如银或铜的其他合适的材料。在第五外部连接件1509是锡焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、压印、焊料转移、植球等的任何合适方法而形成约100μm的优选厚度的锡层来形成第五外部连接件1509。一旦在该结构上形成锡层，就优选地实施回流，以使材料成形为期望的凸块形状。

一旦已形成第五外部连接件1509，就可以通过首先将第五外部连接件1509与穿过第三钝化层903的暴露通孔401的开口对准，并且将第五外部连接件1509放置成与通孔401物理接触，来将第二封装件1501接合至第一封装件1401。一旦接触，就可以实施回流，以使第五外部连接件1509的材料回流并且接合至通孔401。然而，可以可选地利用诸如铜-铜接合的任何合适的接合方法，以将第二封装件1501接合至第一封装件1401。

在操作中，第一半导体器件601可以用于控制向和从第三半导体器件1301和第二封装件1501的存储和取回数据。例如，对于期望快速地存储和取出这些数据的第一数据组，第一半导体器件601可以决定将这些数据存储在第三半导体器件1301内。相反，对于速度可能不关键的第二数据组，第一半导体器件601可以决定将第二数据组存储在第二封装件1501中并且从其中取回。这允许第一半导体器件601有效地发送和控制在和从存储器件中的存储和取出数据。

图16A至图16C示出封装件上芯片结构的附加实施例。图16A示出类似于以上结合图15所描述的实施例的实施例。然而，除了位于第一封装件1401和第二封装件1501之间的第三半导体器件1301之外，第六半导体器件1601可以另外地连接至第一封装件1401和第二封装件1501之间的第二半导体器件603。

在该实施例中，第六半导体器件1601可以类似于第三半导体器件1301，诸如为具有介于约128KB和约16MB之间的容量（诸如约256KB）的宽幅I/O RAM或LPDDRn存储器件。以类似于第三半导体器件1301连接至第一半导体器件601（例如，通过穿过聚合物层105的激光打孔开口）的方式，将第六半导体器件1601可以连接至第二半导体器件603，并且然后通过聚合物层105将第六半导体器件1601接合到第二半导体器件603。然而，在该实施例中，除了从第三半导体器件1301接收信号之外，第二半导体器件603还可以直接从第六半导体器件1601接收高速信号，由此允许甚至更有效的存储功能的分配。

图16B示出了代替单个第三半导体器件1301附接至第一半导体器件601，多个第三半导体器件以管芯堆叠结构的方式附接至第一半导体器件601的另一个实施例。在该实施例中，多个第三半导体器件1301可以彼此互连，并且使用例如延伸穿过多个第三半导体器件1301的第二衬底通孔1603连接至第一半导体器件601，使得可以在多个第三半导体器件1301之间传递以及在多个第三半导体器件1301和第一半导体器件601之间传递功率、地电位（ground）和信号。在实施例中，可以以类似于在第一半导体器件601内形成TSV605（以上结合图6描述）的方式来形成第二TSV1603，但是可以可选地以与TSV605不同的方式来形成第二TSV1603。

图16C示出了与以上结合图16B描述的实施例相类似的实施例，其中，多个第三半导体器件1301堆叠在一起并且连接至第一半导体器件601。然而，在该实施例中，除了多个第三半导体器件1301之外，与以上结合图16A的描述的一样，第六半导体器件1601另外连接至第二半导体器件603。

通过封装如在以上段落中所提供的半导体器件，可以通过低工艺成本，改进从应用处理器到存储器的通信速度。另外，为集成的输出封装（Integrated fan out package，InFO）结构的第一封装件1401可以是“封装体功能检测（Known-Good-Package）”，其比具有TSV结构的3D-IC中的应用处理器更好。这还提供了比倒装芯片叠层封装（FC_POP）结构（类似于3D-IC）更小的形状因数，并且提供了更高速度的应用处理器。最终，该工艺和结构减少部件的总数量，并且提高可靠性。

根据实施例，提供一种用于封装半导体器件的方法，该方法包括：在载体晶圆上方形成通孔，并且在载体晶圆上方附接第一管芯，第一管芯包括多个硅通孔。将第二管芯附接在载体晶圆上方，并且密封第一管芯、第二管芯和通孔，以形成第一封装件。去除载体晶圆，并且将第三管芯连接至第一封装件的第一面，其中，第三管芯电连接至多个硅通孔。将第二封装连接至第一封装件的第一面，其中，第三管芯位于第一管芯和第二封装件之间。

根据另一个实施例，提供一种制造半导体器件的方法，该方法包括将第一半导体器件连接至第一封装件。第一封装件包括：第二半导体器件，第二半导体器件包括多个硅通孔，其中，第一半导体器件位于第二半导体器件上方；第三半导体器件，其中，第三半导体器件电连接至第二半导体器件，并且不具有硅通孔；密封剂，密封第二半导体器件和第三半导体器件；以及通孔，在所有路径（way）都延伸穿过密封剂。第二封装件连接至通孔，其中，第二封装件位于第一半导体器件和第二半导体器件上方。

根据又一个实施例，提供一种半导体器件，该半导体器件包括：第一半导体器件，具有硅通孔，其中，第一半导体器件具有第一高度；和第二半导体器件，不具有硅通孔；以及通孔，具有至少与第一高度一样大的第二高度。再分布层与第一半导体器件、第二半导体器件和通孔电连接。第三半导体器件位于第一半导体器件上方，第三半导体器件包括连接至硅通孔的电连接件，并且封装件连接至通孔，其中，第三半导体器件位于第一半导体器件和封装件之间。

虽然已经详细地描述了本发明及其优点，但是应该理解，可以在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明作出多种改变、替换和更改。例如，多种芯片可以将任何合适或期望功能可选地提供给本文描述的功能。

而且，本申请的范围不旨在限于在说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。本领域普通技术人员从本发明的公开内容可以容易地理解，根据本发明，可以利用现有的或今后将开发的、与本发明所述相应实施例执行基本相同功能或者实现基本相同结果的工艺、机器、制造、物质组成、工具、方法或步骤。从而，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的保护范围内。

Claims (10)

1.一种半导体器件，包括：

第一半导体器件，具有硅通孔；

第二半导体器件，不具有硅通孔；

再分布层，与所述第一半导体器件、所述第二半导体器件、和所述通孔电连接；

第三半导体器件，位于所述第一半导体器件上方，所述第三半导体器件包括连接至所述硅通孔的电连接件；以及

封装件，连接至所述通孔，其中，所述第三半导体器件位于所述第一半导体器件和所述封装件之间。

2.根据权利要求1所述的半导体器件，其中，所述第三半导体器件是第一存储器件。

3.根据权利要求2所述的半导体器件，其中，所述封装件进一步包括带宽小于所述第一存储器件的带宽的第二存储器件。

4.根据权利要求1所述的半导体器件，其中，所述第三半导体器件进一步包括多个存储器管芯。

5.根据权利要求1所述的半导体器件，进一步包括：第四半导体器件，连接至所述第二半导体器件，并且位于所述第二半导体器件和所述封装件之间。

6.根据权利要求1所述的半导体器件，其中，所述第一半导体器件包括存储控制器。

7.一种用于封装半导体器件的方法，所述方法包括：

在载体晶圆上方形成通孔；

在所述载体晶圆上方附接第一管芯，所述第一管芯包括多个硅通孔；

在所述载体晶圆上方附接第二管芯；

密封所述第一管芯、所述第二管芯、和所述通孔，以形成第一封装件；

去除所述载体晶圆；

将第三管芯连接至所述第一封装件的第一面，其中，所述第三管芯电连接至所述多个硅通孔；以及

将第二封装件连接至所述第一封装件的第一面，其中，所述第三管芯位于所述第一管芯和所述第二封装件之间。

8.根据权利要求7所述的方法，进一步包括：将第四管芯连接至所述第一封装件的所述第一面，其中，所述第四管芯电连接至所述第二管芯。

9.根据权利要求7所述的方法，其中，连接所述第三管芯进一步包括：将管芯的叠层连接至所述第一封装件的第一面。

10.一种制造半导体器件的方法，所述方法包括：

将第一半导体器件连接至第一封装件，所述第一封装件包括：

第二半导体器件，所述第二半导体器件包括多个硅通孔，其中，所述第一半导体器件位于所述第二半导体器件上方；

第三半导体器件，所述第三半导体器件电连接至所述第二半导体器件，并且不具有硅通孔；

密封剂，密封所述第二半导体器件和所述第三半导体器件；和

通孔，在所有路径都延伸穿过所述密封剂；以及

将第二封装件连接至所述通孔，其中，所述第二封装件位于所述第一半导体器件和所述第二半导体器件上方。