CN104576576B - 半导体封装件及其制造方法 - Google Patents

Abstract

一种半导体封装件及其制造方法。半导体封装件包括芯片、导电层、负型介电层及电性接点。芯片具有主动面。导电层电性连接于主动面。负型介电层覆盖导电层且具有开孔，开孔露出导电层的一部分，开孔具有最小内径、顶部内径及底部内径，最小内径位于底部内径与顶部内径之间。电性接点形成于开孔内。

Description

半导体封装件及其制造方法

技术领域

本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种其开孔具有突出内侧壁的半导体封装件及其制造方法。

背景技术

传统的半导体封装件至少包括数个输出/入接点，可使半导体封装件通过此些输出/入接点电性连接于一外部电路板。然而，半导体封装件设于外部电路板过程中，输出/入接点会受力而导致输出/入接点容易破坏，如龟裂、断裂或损伤。

发明内容

本发明有关于一种半导体封装件及其制造方法，可改善半导体封装件设于另一电子元件的过程中，其输出/入接点容易破坏的问题。

根据本发明，提出一种半导体封装件。半导体封装件包括一芯片、一导电层、一负型介电层及一电性接点。芯片具有一主动面。导电层电性连接于主动面。负型介电层覆盖导电层且具有一开孔，开孔露出导电层的一部分，开孔具有一最小内径、一顶部内径及一底部内径，最小内径位于底部内径与顶部内径之间。电性接点形成于开孔内。

根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一芯片，芯片具有一主动面，且芯片的主动面上方形成有一导电层，导电层电性连接于主动面；形成一负型介电材料覆盖导电层；提供一光罩，光罩包括一遮光部及一灰阶透光部，灰阶透光部的透光率从遮光部往远离遮光部的方向渐增，灰阶透光部定义一开孔的外形；使用光线透过光罩照射负型介电材料，以于该负型介电材料中定义该开孔的外形；对该负型介电材料进行显影制程，以形成一具有开孔的负型介电层，其中开孔露出导电层的一部分，且开孔具有一最小内径、一顶部内径及一底部内径，最小内径位于底部内径与顶部内径之间，开孔的最小内径的区域对应遮光部的区域，而开孔的底部内径的区域对应遮光部与灰阶透光部的共同区域；以及，形成一电性接点于开孔内。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体封装件的剖视图。

图2绘示依照本发明另一实施例的半导体封装件的剖视图。

图3绘示依照本发明另一实施例的半导体封装件的剖视图。

图4绘示依照本发明另一实施例的半导体封装件的剖视图。

图5A至5E绘示图1的半导体封装件的制造过程图。

图6绘示图3的半导体封装件的制造过程图。

图7绘示依照本发明另一实施例的光罩的透光率曲线图。

【主要元件符号说明】

100、200、300、400：半导体封装件

10：光罩

11：遮光部

12：灰阶透光部

110：芯片

110u：主动面

120：导电层

130：负型介电层

130’：负型介电材料

130a：开孔

130a1：开口

130w：内侧壁

130u：上表面

131、331：开孔突出部

131’、132’：部分材料

132：卡合凹部

140：电性接点

141：卡合部

142：突出部

C1、C2：虚线

Db'：区域

DL：下部内径

Dm：最小内径

Dt：顶部内径

Db：底部内径

H1、H2：突出长度

L：光线

S1：透光率曲线

ST1、ST2：应力分布

T₀：初始透光率

X₀、X_L：距离

具体实施方式

请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括芯片110、导电层120、负型介电层130及至少一电性接点140。

芯片110具有主动面110u，导电层120形成并电性连接于主动面110u。导电层120包括至少一接垫及/或至少一走线。一实施例中，导电层120可以是重布线路层（Redistribution Layer,RDL），其为单一化后的芯片110重新分布于载板(未绘示)上后形成。另一实施例中，导电层120亦可于芯片单一化前就形成于晶圆(wafer)上。

负型介电层130是半导体封装件100的最外层结构或最外层介电层，其覆盖导电层120且具有至少一开孔130a。开孔130a露出导电层120的一部分，可使电性接点140电性连接于露出的导电层120。

由于负型介电层130的负型光阻特性，故可形成具有曲面轮廓的内侧壁的开孔130a。本实施例中，开孔130a的内侧壁130w往开孔130a的中间区域突出，而形成开孔突出部131。往俯视方向看去，开孔突出部131呈封闭环形。开孔突出部131与底部内径Db之间形成卡合凹部132，电性接点140的部分材料卡住于卡合凹部132内，可避免电性接点140轻易脱离开孔130a，进而避免造成电性接点140断裂，进一步提升可靠度。

开孔130a具有最小内径Dm、顶部内径Dt及底部内径Db。最小内径Dm位于底部内径Db与顶部内径Dt之间，其为开孔突出部131的最小内径。底部内径Db指的是开孔130a的最底部的内径，或可说是开孔130a中露出导电层120的区域的内径。本实施例中，开孔130a的内径从底部内径Db之处往最小内径Dm之处的方向渐缩，而构成开孔突出部131，其具有一突出长度H1。

此外，在显影制程或烘烤制程中，负型介电层130中邻近开孔130a的开口130a1的材料收缩下陷，使开孔130a的内径从最小内径Dm之处往顶部内径Dt之处的方向渐扩。由于负型介电层130中邻近开口130a1的材料收缩下陷，使开口130a1的面积扩大。如此一来，在形成电性接点140的制程中，呈流动态的电性接点140可通过此扩大的开口130a1容易进入开孔130a内。本实施例中，顶部内径Dt大致上等于底部内径Db；另一实施例中，可藉由设计光罩10(图5B或图7)的透光率曲线S1，使顶部内径Dt大于或小于底部内径Db。

电性接点140为半导体封装件100的输出或输入接点。电性接点140例如是焊球。在电性接点140的制作工艺中，可采用例如是植球技术形成球状的锡焊料于开孔130a内，然后再藉由回焊制程(reflow)固化锡焊料，而形成电性接点140。另一实施例中，电性接点140也可以是导电柱及凸块。

电性接点140通过开孔130a电性连接于导电层120。电性接点140包括卡合部141及突出部142，其中卡合部141形成于开孔130a内，而突出部142突出于开孔130a。卡合部141的部分材料卡合于卡合凹部132内，使电性接点140受到负型介电层130的开孔突出部131的拘束，而更稳固地形成于开孔130a内。就应力分布而言，若省略开孔突出部131，则电性接点140承受的最大应力分布ST1相当接近电性接点140与导电层120之间的接触面。反观本发明实施例，当电性接点140受力时(例如是半导体封装件100以电性接点140设于另一半导体封装件、基板或电路板过程中)，开孔突出部131可分担电性接点140的受力，使电性接点140承受的最大应力分布ST2往开孔突出部131的方向分布，进而可降低电性接点140与导电层120的接触面的应力。如此，可避免电性接点140受力后容易破坏且可提升电性接点140的可靠度。

虽然本实施例的半导体封装件100的电性接点140的数量是以一个为例说明，然其数量亦可以是二个或超过二个。

请参照图2，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层130具有至少一开孔130a，开孔130a露出部分导电层120。

开孔130a的内侧壁130w往开孔130a的中间区域突出，而形成开孔突出部131。相较于图1，本实施例的开孔突出部131的突出长度H2比图2的开孔突出部131的突出长度H1短，如此可增加开孔130a的容积，以容纳更多电性接点140的材料。本实施例的较短的开孔突出部131可藉由设计光罩透光率完成，此容后于制程说明中描述。

请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层130具有至少一开孔130a，开孔130a露出部分导电层120。

本实施例中，开孔130a具有下部内径D_L，其介于底部内径Db之处与最小内径Dm之处之间。开孔130a的内径从底部内径Db往下部内径D_L的方向渐扩，然后从下部内径D_L往最小内径Dm的方向渐缩，如此使开孔130a的内侧壁130w形成二开孔突出部131及331，其中开孔突出部131与331之间形成卡合凹部132。电性接点140的卡合部141形成于卡合凹部132内，使电性接点140更稳固地形成于开孔130a内。

请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括芯片110、导电层120、负型介电层130及电性接点140。负型介电层130具有至少一开孔130a露出导电层120。

本实施例中，开孔130a的内侧壁130w为一平面壁，其往负型介电层130的上表面130u的方向延伸。开孔130a具有最小内径Dm、顶部内径Dt及底部内径Db。开孔130a的内径从底部内径Db之处往最小内径Dm的方向渐缩，而形成开孔突出部131。于显影工艺或烘烤工艺中，负型介电层130中邻近开孔130a的开口130a1的材料收缩下陷，使开孔130a内径从最小内径Dm之处往顶部内径Dt之处的方向渐扩。

另一实施例中，开孔130a的内侧壁130w可以是具有拋物线轮廓的内侧壁。然而，只要是利用负型介电层130所形成的具有开孔突出部131的开孔130a，其内侧壁130w可以具有任意几何轮廓，如由平面、曲面或其组合所组成的几何轮廓。

请参照图5A至5E，其绘示图1的半导体封装件的制造过程图。

如图5A所示，提供芯片110，芯片110具有主动面110u。芯片110的主动面110u上方形成有导电层120，导电层120电性连接于主动面110u。

采用例如是涂布技术，形成负型介电材料130’覆盖导电层120。负型介电材料130’为一光敏材料，其照光的部分材料会保留在产品上，而未照光的另一部分材料于显影制程中被移除。上述涂布技术例如是印刷（printing）、旋涂（spinning）或喷涂（spraying）。

如图5B所示，提供光罩10。光罩10例如是灰阶光罩，其具有变化的透光率。具体来说，光罩10包括遮光部11及灰阶透光部12，其中灰阶透光部12连接遮光部11。以光罩10的遮光部11的中心作为起始点(x=0)来说，x介于-X₀至X₀的部分定义成光罩10的遮光部11，而x介于X₀至X_L的部分定义成光罩10的灰阶透光部12。灰阶透光部12的透光率变化可定义开孔130a(第5C图)的外形。

灰阶透光部12的至少二局部的透光率不同。例如，本实施例的灰阶透光部12的透光率从遮光部11往远离遮光部11的方向渐增，然本发明实施例不受此限。本实施例中，初始透光率T₀(x=X₀处)约40%，且愈远离遮光部11则灰阶透光部12的透光率愈大，一直到x=X_L之处，其透光率为100%。另一实施例中，初始透光率T₀可以小于或大于40%。此外，x介于+X_L与-X_L之间的区域Db’(遮光部11与灰阶透光部12的组合区域)定义开孔130a的底部内径Db(图5D)的范围。也就是说，可通过设计光罩10的区域Db’的尺寸，去定义开孔130a的底部内径Db的尺寸。

本实施例中，光罩10的灰阶透光部12的透光率曲线S1相对遮光部11的中心位置对称，如此使据以形成的开孔130a的内侧壁轮廓相对开孔130a的中心位置大致上呈对称。然此非用以限制本发明实施例，另一实施例中，灰阶透光部12的透光率曲线S1相对遮光部11的中心位置非对称，即，位于遮光部11二侧的二灰阶透光部12具有不同透光率曲线S1，如此，据以形成的开孔130a的内侧壁轮廓相对开孔130a的中心位置亦非对称。

如图5C所示，以光线L透过光罩10照射负型介电材料130’。如图5C的虚线C1所示，负型介电材料130’的部分材料131’受到光线L照射，而另一部分材料132’(虚线内部的区域)未受到光线L照射，其中未受到光线L照射的部分材料132’可于后续的显影制程中去除，而受到光线L照射的部分材料131’则于显影制程中保留。此外，灰阶透光部12的透光率愈大的区域，可让愈强的光线通过，而照射到更多或更深的负型介电材料130’的材料。

如图5D所示，可采用例如是显影制程，去除负型介电材料130’的未受到光线照射的部分材料132’(图5C)，以形成负型介电层130，其中被去除的部分材料132’之处形成开孔130a。在显影制程中，负型介电材料130’中邻近开孔130a的开口130a1的上表面130u会因为收缩而下陷，因而导致开孔130a的开口130a1的顶部内径Dt’扩大。如此一来，在形成电性接点140的制程中，呈流动态的电性接点140可通过此扩大的开口130a1容易进入开孔130a内。

如图5E所示，烘烤负型介电层130，以固化负型介电层130。在烘烤制程中，负型介电层130的邻近开孔130a的开口130a1的材料会再度收缩，负型介电材料130’中邻近开孔130a的开口130a1的上表面130u会因为再度收缩而下陷，进而导致开孔130a的开口130a1再次扩大。例如，从虚线C2收缩到实线的开孔130a的内侧壁130w，而顶部内径Dt’(图)扩大至Dt。

然后，可形成电性接点140于开孔130a内。

图2的半导体封装件200的制造方法与半导体封装件100的制造方法相似，不同的是，形成半导体封装件200的开孔130a所采用的光罩10的初始透光率T₀(x=L₀处)比形成半导体封装件100的开孔130a所采用的光罩10的初始透光率T₀高，因此可形成较短的开孔突出部131。进一步地说，可藉由设计初始透光率T₀的值来形成不同突出长度的开孔突出部131。此外，藉由设计光罩10的透光率分布曲线，可使开孔130a的内侧壁130w形成不同几何轮廓。

请参照图6，其绘示图3的半导体封装件的制造过程图。本实施例中，导电层120范围大于光罩10的灰阶透光部12的范围(x=0～X_L，x绘示于图5B)，使照射到导电层120的光线L在被导电层120反射后照射到的负型介电材料130’，进而使被反射光照射到的负型介电材料于显影制程后保留下来，而形成开孔突出部331(图3)。

请参照图7，其绘示依照本发明另一实施例的光罩的透光率曲线图。光罩10的透光率曲线S1可以由直线、曲线或其组合所组成，以形成具有对应轮廓的内侧壁130w的开孔130a，如上述半导体封装件300及400的开孔130a。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (11)

1.一种半导体封装件，包括：

一芯片，具有一主动面；

一导电层，电性连接于该主动面；

一具有负型光阻特性的负型介电层，覆盖该导电层且具有一开孔，该开孔露出该导电层的一部分，该开孔具有一最小内径、一顶部内径及一底部内径，该最小内径位于该底部内径与该顶部内径之间，该开孔以显影或烘烤方式形成于具有负型光阻特性的一负型介电层中；以及

一电性接点，形成于该开孔内。

2.如权利要求1所述的半导体封装件，其特征在于，该开孔的内径从该底部内径之处往该最小内径之处的方向渐缩。

3.如权利要求1所述的半导体封装件，其特征在于，该开孔的内径从该最小内径之处往该顶部内径之处的方向渐扩。

4.如权利要求1所述的半导体封装件，其特征在于，该开孔具有一下部内径，该下部内径之处介于该底部内径之处与该最小内径之处之间，该开孔的内径从该底部内径往该下部内径的方向渐扩且从该下部内径往该最小内径的方向渐缩。

5.如权利要求1所述的半导体封装件，其特征在于，该顶部内径大于该底部内径。

6.如权利要求1所述的半导体封装件，其特征在于，该开孔的内侧壁为一平面壁。

7.如权利要求1所述的半导体封装件，其特征在于，该开孔的内侧壁为一曲面壁。

8.一种半导体封装件的制造方法，包括：

提供一芯片，该芯片具有一主动面，且该芯片的该主动面上方形成有一导电层，该导电层电性连接于该主动面；

形成一负型介电材料覆盖该导电层；

提供一光罩，该光罩包括一遮光部及一灰阶透光部，该灰阶透光部的透光率从该遮光部往远离该遮光部的方向渐增，该灰阶透光部定义一开孔的外形；

使用光线透过该光罩照射该负型介电材料，以于该负型介电材料中定义该开孔的外形；

对该负型介电材料进行显影制程，以形成一具有该开孔的负型介电层，其中该开孔露出该导电层的一部分，且该开孔具有一最小内径、一顶部内径及一底部内径，该最小内径位于该底部内径与该顶部内径之间，该开孔的该最小内径的区域对应该遮光部的区域，而该开孔的该底部内径的区域对应该遮光部与该灰阶透光部的组合区域；以及

形成一电性接点于该开孔内。

9.如权利要求8所述的制造方法，其特征在于，该导电层的范围大于该灰阶透光部的范围；于使用光线透过该光罩照射该负型介电材料的步骤中，照射到该导电层的该光线在反射后照射到的该负型介电材料，使得于对该负型介电材料进行显影制程的步骤中，该开孔形成一下部内径，该下部内径之处介于该底部内径之处与该最小内径之处之间，该开孔的内径从该底部内径往该下部内径的方向渐扩且从该下部内径往该最小内径的方向渐缩。

10.如权利要求8所述的制造方法，其特征在于，更包括：

烘烤该负型介电层，而扩大该顶部内径。

11.如权利要求8所述的制造方法，其特征在于，该光罩的透光率曲线由直线、曲线或其组合所组成。