[go: up one dir, main page]

CN104303307A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104303307A
CN104303307A CN201380021928.1A CN201380021928A CN104303307A CN 104303307 A CN104303307 A CN 104303307A CN 201380021928 A CN201380021928 A CN 201380021928A CN 104303307 A CN104303307 A CN 104303307A
Authority
CN
China
Prior art keywords
conductive
type semiconductor
region
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380021928.1A
Other languages
English (en)
Other versions
CN104303307B (zh
Inventor
岩室宪幸
星保幸
原田祐一
原田信介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN104303307A publication Critical patent/CN104303307A/zh
Application granted granted Critical
Publication of CN104303307B publication Critical patent/CN104303307B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

在活性区(100a)中，在n+半导体基板(1)上的n-漂移层(2)的表面层，选择性地设置p+区(3)。在n-漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p-区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p-区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为控制高耐压、大电流的功率半导体装置的构成材料，采用的是硅(Si)单晶。功率半导体装置有双极性晶体管、IGBT(绝缘栅极型双极性晶体管)、MOSFET(绝缘栅极型场效应晶体管)、SBD(肖特基势垒二极管)、PiN(P-intrinsic-N)二极管等的多个种类，它们按照用途来区别使用。
例如，双极性晶体管、IGBT较之于MOSFET，虽然电流密度高、且可实现大电流化，但是却无法高速地开关。具体而言，双极性晶体管在几kHz程度的开关频率下的使用是界限，IGBT在20kHz程度的开关频率下的使用是界限。另一方面，功率MOSFET较之于双极性晶体管、IGBT，虽然电流密度低、且难以实现大电流化，但是却可以实现直至几MHz程度为止的高速开关动作。
然而，在市场上对于兼备大电流和高速性的功率半导体装置的要求较为强烈，IGBT、功率MOSFET在其改良方面注入力量，当前推进开发直至几乎接近于材料界限为止。关于这种功率半导体装置之中现有的MOSFET的截面构造来进行说明。图17是表示现有的MOSFET的构成的截面图。如图17所示，现有的MOSFET在成为n+漏极层的n+半导体基板101的正面堆积n-漂移层102，在n-漂移层102的表面层选择性地设置p基极区103。
在p基极区103的表面层选择性地设置n+源极区104。在p基极区103的、被n-漂移层102和n+源极区104夹持的部分的表面，隔着栅极绝缘膜105而设有栅极电极106。源极电极107与p基极区103以及n+源极区104相接。漏极电极108设置在n+半导体基板101的背面。进而，最近将漂移层设为交替地反复接合p型区和n型区的构成的排列pn层这样的超结型MOSFET引起了关注(参照下述非专利文献1、2。)。
已知超结型MOSFET如下述非专利文献1所示那样由藤平等在1997年提出其理论，如下述非专利文献2所示那样由Deboy等在1998年作为CoolMOSFET被产品化。超结型MOSFET的特征在于，通过在n-漂移层内于基板深度方向上以给定间隔配置具有长条形状的柱状的p型区，从而不会使源极-漏极间的耐压特性劣化，能够使得导通电阻格外提高。
此外，从功率半导体装置的观点出发而研究取代硅的半导体材料，作为可以制作(制造)在低导通、高速特性、高温特性方面优越的下一代的功率半导体装置这样的半导体材料，碳化硅(SiC)已经引起了关注(参照下述非专利文献3。)。其理由在于，碳化硅是在化学性上非常稳定的半导体材料，带隙宽达3eV，即便是高温也能极其稳定地作为半导体来使用。此外，由于碳化硅的最大电场强度也大于硅的最大电场强度达1个数量级以上，因此能充分地减小导通电阻。
这样，碳化硅作为具有超过硅的物性界限的高可能性的半导体材料，在功率半导体装置用途、尤其是MOSFET中可较大程度期待今后的拓展。碳化硅所具有的特点之中尤其是针对低导通电阻化的期待高，在维持高耐压特性的同时谋求更近一步的低导通电阻化的纵型SiC-MOSFET的实现值得期待。一般的纵型SiC-MOSFET的截面构造与作为半导体材料而使用了硅的纵型MOSFET的截面构造同样，成为图17所示的截面构造。
这种纵型SiC-MOSFET，作为低导通电阻且可实现高速开关的开关器件，向电机控制用逆变器、无停电电源装置(UPS)等的电力变换装置的运用值得期待。然而，在向源极-漏极间施加高电压的情况下，不仅仅是导通时在流动电流的活性区，在设于活性区的周边部来保持耐压的耐压构造区中也被施加高电压。在高电压施加时，由于在耐压构造区中耗尽层于横向(与基板主面平行的方向)扩展，因此易受到基板表面的电荷的影响。其结果，存在耐压特性变得不稳定的顾虑。
作为消除这种问题的构造，按照包围p基极区的角部的方式形成p型区从而使耐压构造区的电场缓和或分散，以使半导体装置整体的耐压提高的结终端(JTE：Junction Termination Extension)构造是公知的(例如，参照下述非专利文献4、5。)，也可向作为半导体材料而使用了碳化硅的半导体装置进行应用(例如，参照下述专利文献1～3。)。
在先技术文献
专利文献
专利文献1：美国专利第6002159号说明书
专利文献2：美国专利第5712502号说明书
专利文献3：日本专利第3997551号公报
非专利文献
非专利文献1：テイ一·フジヒラ(T.Fujihira)、セオリ一オブセミコンダクタ一ス一パ一ジヤンクションズデバイシズ(Theory ofSemiconductor Superjunctions Devices)、ジヤパニ一ズジヤ一ナルオブアプライドフイジクス(Japanese Journal of Applied Physics)、1997年、第36卷、第1部、第10号、p.6254-6262
非专利文献2：ジ一·デボイ(G.Deboy)、其余5名、アニュ一ジエネレイションオブハイボルテ一ジMOSFETズブレイクスザリミツトラインオブシリコン(A New Generation of HighVoltage MOSFETs Breaks The Limit Line of Silicon)、アイ·トリプル·イ一インタ一ナショナルエレクトロンデバイシズミ一テインダ(IEEE International Electron Devices Meeting(IEDM))、(美国)、1998年12月、p.683-685
非专利文献3：ケイ·シエナイ(K.Shenai)、其余2名、オプテイウムセミコンダクタ一ズフオ一ハイパワ一エレクトロニクス(Optimum Semiconductors for High-Power Electronics)、アイ·トリプル·イ一トランザクションズオンエレクトロンデバイシズ(IEEE Transactionson Electron Devices)、1989年9月、第36卷、第9号、p.1811-1823
非专利文献4：テイ一·ケイ·ワンゲ(T.K.Wang)、其余3名、エフエクトオブコンタクトレジステイビイテイ一ズアンドインタ一フエイスプロパテイ一ズオンザパフオ一マンスオブSiCパワ一デバイシズ(Effect of Contact Resistivi ties and InterfaceProperties on The Performance of SiC Power Devices)、アイ·トリプル·イ一インタ一ナショナルシンポジウムオンパワ一セミコンダクタ一デバイシズアンドICs.(IEEE International Symposium onPower Semiconductor Devices and ICs.(ISPSD))、1992年、p.303-308
非专利文献5：ビ一·エ一·ケイテンプル(V.A.K Temple)、ジヤンクションタ一ミネイションエクステンションフオアニア一アイデイ一ル，ブレイクダウンボルテイジインp-nジヤンクションズ(Junction Termination Extension for Near-Ideal，BreakdownVoltage in p-n Junctions)、アイ·トリプル·イ一トランザクションズオンエレクトロンデバイシズ(IEEE Transactions on ElectronDevices)、1986年10月、第33卷、第10号、p.1601-1608
发明内容
发明要解决的课题
然而，JTE构造存在着耐压特性随着按照包围p基极区的角部的方式形成的p型区的杂质浓度的偏差而大幅下降这样的问题。该问题自从向作为半导体材料而使用了硅的半导体装置的适用时起便成为问题，故推测出即便在作为半导体材料而使用了碳化硅的半导体装置中也会产生同样的问题。
本发明为了消除上述的现有技术所引起的问题点，其目的在于提供一种具有稳定性地表示高耐压特性的元件构造的半导体装置。此外，本发明为了消除上述的现有技术所引起的问题点，其目的在于提供一种导通电阻低的半导体装置。
用于解决课题的手段
为了解决上述的课题，并达成目的，本发明所涉及的半导体装置是一种具有设置在半导体基板的活性区、和按照包围所述活性区的方式设置在所述半导体基板的耐压构造区的半导体装置，具有如下特征。所述活性区具备：第1导电型半导体层，设置在所述半导体基板上、且杂质浓度比所述半导体基板低；第1的第2导电型半导体区，按照达所述活性区和所述耐压构造区的边界的方式选择性地设置在所述第1导电型半导体层的相对于所述半导体基板侧为相反侧的表面层；输入电极，与所述第1的第2导电型半导体区电连接；正面元件构造，至少由所述第1的第2导电型半导体区以及所述输入电极构成；输出电极，设置在所述半导体基板的背面；和第2的第2导电型半导体区，在除了设有所述正面元件构造的区之外的区，与所述第1的第2导电型半导体区相接，且设置至所述活性区和所述耐压构造区的边界位置为止。所述耐压构造区具备：多个第3的第2导电型半导体区，在所述第1导电型半导体层的相对于所述半导体基板侧为相反侧的表面层，设置为与所述活性区和所述耐压构造区的边界远离、且杂质浓度比所述第1的第2导电型半导体区低。所述第2的第2导电型半导体区与所述输入电极相接。多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区，在所述活性区和所述耐压构造区的边界附近，与所述第2的第2导电型半导体区电连接。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述正面元件构造构成为还包括：第2导电型半导体层，设置在所述第1导电型半导体层以及所述第1的第2导电型半导体区之上、且杂质浓度比所述第1的第2导电型半导体区低；第4的第1导电型半导体区，选择性地形成在所述第2导电型半导体层的相对于所述第1的第2导电型半导体区侧为相反侧的表面层；第5的第1导电型半导体区，在深度方向贯通所述第2导电型半导体层并到达所述第1导电型半导体层；栅极电极，隔着栅极绝缘膜而设置在所述第2导电型半导体层的、被所述第4的第1导电型半导体区和所述第5的第1导电型半导体区夹着的部分的表面；和所述输入电极，与所述第4的第1导电型半导体区以及所述第2导电型半导体层相接。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，多个所述第3的第2导电型半导体区设置为与所述第1的第2导电型半导体区以及所述第2导电型半导体层远离。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区的所述活性区侧的端部、和所述第1的第2导电型半导体区的所述耐压构造区的端部之间的距离为20μm以下。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区的所述活性区侧的端部、和所述第2导电型半导体层的所述耐压构造区的端部之间的距离为20μm以下。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第2导电型半导体层是通过外延生长法形成的外延层。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第1导电型半导体层是通过外延生长法形成的外延层。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述第1的第2导电型半导体区、所述第4的第1导电型半导体区、所述第5的第1导电型半导体区是通过离子注入法形成的杂质扩散区。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述半导体基板为碳化硅。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述半导体基板的正面是与(000-1)面平行的面、或者相对于(000-1)面具有10度以内的倾斜度的面。
此外，本发明所涉及的半导体装置在上述的发明中其特征在于，所述半导体基板的正面是与(0001)面平行的面、或者相对于(0001)面具有10度以内的倾斜度的面。
根据上述的发明，仅在活性区和耐压构造区的边界附近的、栅极焊盘下以及栅极通道下等的未形成正面元件构造的部分，使多个第3的第2导电型半导体区之中至少最靠活性区侧的第3的第2导电型半导体区、和第2的第2导电型半导体区接触，从而元件耐压不会被活性区的第1的第2导电型半导体区以及第2导电型半导体层的杂质浓度、构造所影响，且与构成JTE构造的多个第3的第2导电型半导体区的杂质浓度的偏差无关地能够稳定地获得高耐压特性。即，纵使由JTE构造决定的元件耐压随着多个第3的第2导电型半导体区的杂质浓度的偏差而下降，也能够利用活性区的第1的第2导电型半导体区以及第2导电型半导体层和第1导电型半导体层的pn结来决定元件耐压，从而维持高耐压。
此外，根据本发明，通过外延生长法来形成第2导电型半导体层，从而能使第2导电型半导体层的表面变得大体平坦，几乎不会发生表面粗糙，因此能够极力增大由第2导电型半导体层、栅极绝缘膜以及栅极电极构成的MOS构造部的沟道移动度。此外，根据本发明，即便是作为半导体材料而使用了碳化硅的情况，也能够通过将半导体基板的主面设定为与(000-1)面平行的面、相对于(000-1)面具有10度以内的倾斜度的面、与(0001)面平行的面、或相对于(0001)面具有10度以内的倾斜度的面，从而降低栅极绝缘膜和碳化硅半导体之间界面的界面能级密度。因而，能够使得MOS构造部的沟道移动度进一步提高。
发明效果
根据本发明所涉及的半导体装置，起到能够提供具有稳定地表现出高耐压特性的元件构造的半导体装置这样的效果。此外，根据本发明所涉及的半导体装置，起到能够提供导通电阻低的半导体装置这样的效果。
附图说明
图1是表示实施方式1所涉及的半导体装置的构成的截面图。
图2是表示实施方式1所涉及的半导体装置的构成的俯视图。
图3是表示图2的切断线A-A′以及切断线B-B′处的截面构造的截面图。
图4是表示图2的切断线C-C′处的截面构造的截面图。
图5是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图6是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图7是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图8是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图9是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图10是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图11是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图12是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。
图13是表示实施例1所涉及的SiC-MOSFET的耐压特性的图表。
图14是表示比较例的SiC-MOSFET的耐压特性的图表。
图15是表示实施例1所涉及的SiC-MOSFET的负载短路耐量的特性图。
图16是表示实施例1所涉及的SiC-MOSFET的截止击穿耐量的特性图。
图17是表示现有的MOSFET的构成的截面图。
具体实施方式
以下参照附图来详细地说明本发明所涉及的半导体装置的优选实施方式。在本说明书以及附图中，在标记n或p的层、区中，电子或空穴分别意味着多数载流子。此外，赋予n、p的+以及-分别意味着较之于未赋予其的层、区而言为高杂质浓度以及低杂质浓度。另外，在以下的实施方式的说明以及附图中，对于同样的构成赋予同一符号，并省略重复说明。此外，在本说明书中，在米勒指数的载明中，″-″意味着其紧后面的指数所带的杠，通过在指数的前面赋予″-″来表征负的指数。
(实施方式1)
关于实施方式1所涉及的半导体装置，以作为半导体材料而使用了碳化硅(SiC)的纵型平面栅极构造的SiC-MOSFET为例来进行说明。图1是表示实施方式1所涉及的半导体装置的构成的截面图。在图1(a)中示出导通时流动电流的活性区100a中的一个元件构造的截面构造。虽然省略图示，但是在活性区100a中图1(a)所示的元件构造排列设有多个。在图1(b)中示意性地示出包围活性区100a的最外周部来保持耐压的耐压构造区100b的截面构造(以下，在图5～12中也是同样的)。
如图1所示，实施方式1所涉及的半导体装置，在由碳化硅构成的成为n+漏极层的n+半导体基板1的正面，堆积有由外延层构成的n-漂移层(第1导电型半导体层)2。在活性区100a中，在n-漂移层2的相对于n+半导体基板1侧为相反侧的表面层，选择性地设置p+区(第1的第2导电型半导体区)3。设于最靠耐压构造区100b侧的p+区3被设置为耐压构造区100b侧的端部到达活性区100a和耐压构造区100b的边界。即，p+区3未设置在耐压构造区100b。
p+区3具有例如六边形状或矩形状(以下设为蜂窝(cell)状)的平面形状，多个p+区3具有例如矩阵状地配置的平面布局。此外，p+区3也可以具有在与多个p+区3排列的方向正交的方向上延伸的带状的平面布局。在n-漂移层2以及p+区3的表面，堆积由外延层构成的p基极层(第2导电型半导体层)4。p基极层4被设置为耐压构造区100b侧的端部到达活性区100a和耐压构造区100b的边界。在p基极层4的p+区3上的部分，在相对于p+区3侧为相反侧的表面层，选择性地设置n+源极区(第4的第1导电型半导体区)5以及p+接触区6。
p+接触区6设置在n+源极区5的、相对于后述的n阱区7侧为相反侧，并与n+源极区5相接。在p基极层4的n-漂移层2上的部分，设置有在深度方向上贯通p基极层4并到达n-漂移层2的n阱区(第5的第1导电型半导体区)7。在p基极层4的、被n+源极区5和n阱区7夹持的部分的表面，隔着栅极绝缘膜8而设有栅极电极9。源极电极(输入电极)10与n+源极区5以及p+接触区6相接。此外，源极电极10通过层间绝缘膜11而与栅极电极9电绝缘。
在耐压构造区100b中，在n-漂移层2的相对于n+半导体基板1侧为相反侧的表面层，按照包围活性区100a的方式设置杂质浓度比p+区3低的一个以上的p-区(第3的第2导电型半导体区)，从而构成JTE构造13。JTE构造13的一部分与p+区3(或后述的p++区33、或者这两者)相接(未图示)，剩余的大部分与p+区3以及p基极层4远离。在JTE构造13上设有层间绝缘膜11。关于JTE构造13的详细说明将在后面叙述。
源极电极10的端部通过钝化保护膜12来覆盖。在n+半导体基板1与n-漂移层2之间，按照与n+半导体基板1以及n-漂移层2相接的方式设置n层14。n层14的杂质浓度比n-漂移层2的杂质浓度高、且比n+半导体基板1的杂质浓度低。n层14作为抑制耗尽层的扩展的场终止(FS)层来发挥作用。在n+半导体基板1的背面设有成为漏极电极的背面电极(输出电极)15。
接下来，关于JTE构造13的构成，参照图2～4来详细地说明。图2是表示实施方式1所涉及的半导体装置的构成的俯视图。图3是表示图2的切断线A-A以及切断线B-B′处的截面构造的截面图。图4是表示图2的切断线C-C′处的截面构造的截面图。在图2中示出活性区100a以及耐压构造区100b的平面布局。图3例如是将具有蜂窝状的平面形状的p+区3配置为矩阵状的情况下的截面构造，在切断线A-A′和切断线B-B′处成为同样的截面构造。
如图2所示，活性区100a例如配置在半导体芯片100的中央部。耐压构造区100b设置在半导体芯片100的外周部，并包围活性区100a的周边部。半导体芯片100是在n+半导体基板1的正面堆积由外延层构成的n-漂移层2而成。在图2中示出从n-漂移层2侧观看到的活性区100a以及耐压构造区100b的平面布局。在半导体芯片100的中央部附近，在n-漂移层2的上方、即源极电极10上，夹着厚的绝缘膜(未图示)而配置栅极焊盘以及栅极通道(gate runner)。
栅极焊盘例如配置在半导体芯片100的中央部。在栅极焊盘经由栅极通道而电连接着栅极电极9。栅极焊盘是连接着栅极电极9取出用的焊线的铝电极露出部。栅极通道与栅极焊盘连接，从栅极焊盘朝向耐压构造区100b呈直线状布线。栅极通道是从栅极焊盘向各栅极电极9传递栅极信号的铝电极线。
活性区100a通过栅极焊盘下100c以及栅极通道下100d的部分而被分割成多个。在图3中示出通过栅极焊盘下100c以及栅极通道下100d的部分而将活性区100a分割为4个的状态。在被分割的各活性区100a中形成有多个由n+源极区5、p+接触区6、n阱区7、栅极绝缘膜8以及栅极电极9构成的MOS(由金属-氧化膜-半导体构成的绝缘栅极)构造(正面元件构造)。
另一方面，在栅极焊盘下100c以及栅极通道下100d的部分未形成MOS构造。此外，在栅极焊盘下100c以及栅极通道下100d的部分，设置有在深度方向贯通p基极层4并到达p+区3的p+区(第2的第2导电型半导体区)33。p+区33具有与例如栅极焊盘下100c以及栅极通道下100d的部分相同的平面形状，具有从栅极焊盘下100c直至活性区100a和耐压构造区100b的边界位置为止的例如直线状的平面形状。p+区33的一部分与源极电极10相接(未图示)。p+区33是构成后述的JTE构造的p-区21和源极电极10的接触区。
如图3、4所示，在耐压构造区100b中，在n-漂移层2的相对于n+半导体基板1侧为相反侧的表面层设有p-区21以及p--区22，构成JTE构造。p-区21设置在最靠活性区100a侧，并包围活性区100a。p-区21的杂质浓度比p基极层4的杂质浓度低。p--区22设置在较之p-区21而远离活性区100a的位置，并包围p-区21。p--区22与p-区21相接，并覆盖p-区21的下侧(n+半导体基板1侧)的区。p--区22的杂质浓度比p-区21的杂质浓度低。
此外，如图3所示，p-区21以及p--区22设置为与p+区3以及p基极层4远离。在活性区100a和耐压构造区100b的边界，优选p-区21的活性区100a侧的端部与p+区3以及p基极层4的耐压构造区100b侧的端部之间的距离t为例如20μm以下。由此，本发明的效果显著地表现。
另一方面，如图4所示，在活性区100a和耐压构造区100b的边界附近的、栅极焊盘下100c以及栅极通道下100d的部分，p-区21的活性区100a侧的端部与p+区3或p+区33的端部相接、或者与这两方的端部相接。p-区21经由p+区3或p+区33、或者这两方而与源极电极10电连接，从而半导体装置动作时的电位稳定。在活性区100a和耐压构造区100b的边界附近的、栅极焊盘下100c以及栅极通道下100d的部分，也可p--区22的活性区100a侧的端部与p+区3或p+区33的端部相接、或者与这双方的端部相接。
接下来，关于实施方式1所涉及的半导体装置的制造方法进行说明。图5～12是表示实施方式1所涉及的半导体装置的制造中途的状态的截面图。例如，以制作(制造)额定电流25A且具有1200V的耐压的SiC-MOSFET的情况为例来进行说明。首先，如图5所示，准备由碳化硅(SiC)构成的n+半导体基板1。n+半导体基板1例如是作为杂质而包含2×1019cm-3程度的氮(N)的低电阻的碳化硅单晶基板。n+半导体基板1是由例如碳化硅的四层周期六方晶(4H-SiC)构成的碳化硅单晶基板。
此外，n+半导体基板1的主面是在例如<11-20>方向上具有4度程度的倾斜角的(000-1)C面。在n+半导体基板1的主面(正面)，作为场终止层发挥作用的n层14是通过外延生长法或离子注入法形成的。接下来，在n+半导体基板1的n层14上，使n-漂移层2以例如10μm程度的厚度外延生长。n-漂移层2例如可以按照作为杂质而包含1.8×1016cm-3程度的氮的方式外延生长。
接下来，如图6所示，通过离子注入法，在活性区的n-漂移层2的表面层以例如0.5μm程度的深度选择性地形成p+区3。该离子注入可以作为掺杂物而使用例如铝，按照p+区3的杂质浓度成为例如1.0×1018cm-3的方式设定剂量。相邻的p+区3间的宽度可以为例如2μm。多个p+区3排列的方向的p+区3的宽度可以为例如13μm程度。
接下来，如图7所示，从活性区至耐压构造区，在n-漂移层2以及p+区3的表面，使p基极层4以例如0.5μm的厚度外延生长。该外延生长可以将杂质设为例如铝，按照p基极层4的杂质浓度成为例如2.0×1016cm-3的方式设定杂质的导入量。接下来，如图8所示，在耐压构造区中，使p基极层4的一部分以例如0.7μm的深度进行蚀刻而使n-漂移层2露出。由此，在耐压构造区形成锥(bevel)结构，p+区3以及p基极层4的各端部露出。
接下来，如图9所示，通过离子注入法，形成使p基极层4的n-漂移层2上的部分的导电型反转，在深度方向贯通p基极层4并到达n-漂移层2的n阱区7。该离子注入可以将例如掺杂物设为氮，按照n阱区7的杂质浓度成为例如5.0×1016cm-3的方式设定剂量。此外，n阱区7的深度可以是设置至n-漂移层2的内部为止的深度。n阱区7的深度以及宽度可以为例如1.5μm以及2.0μm。
接下来，如图10所示，通过离子注入法，在p基极层4的p+区3上的部分的表面层，分别选择性地形成n+源极区5以及p+接触区6。此外，与p+接触区6同时地，在p基极层4的、成为栅极焊盘下100c以及栅极通道下100d的部分，形成p+区33。p+接触区6以及p+区33按照在深度方向贯通p基极层4并与n-漂移层2相接的方式形成。形成n+源极区5、p+接触区6以及n阱区7的次序可以进行各种变更。接下来，实施活性化退火。活性化退火可以例如1620℃的温度进行2分钟。
接下来，如图11所示，通过离子注入法，在耐压构造区形成JTE构造13。具体而言，在通过蚀刻去除p基极层4而露出的n-漂移层2的表面层，离子注入铝，选择性地形成p-区21。该离子注入的剂量可以为例如6.0×1013cm-2。此时，在活性区100a和耐压构造区的边界附近的、成为栅极焊盘下100c以及栅极通道下100d的部分，按照与p+区3或p+区33相接、或者与这两方相接的方式形成p-区21。另一方面，在活性区100a和耐压构造区的边界、即除了成为栅极焊盘下100c以及栅极通道下100d的部分以外的部分，在与p+区3以及p基极层4相距0.2μm左右的位置形成p-区21。
进而，通过离子注入法，在p-区21的外侧选择性地形成与p-区21相接的p--区22。该离子注入可以将掺杂物设为铝，将剂量设为比p-区21形成时的剂量低的例如1.0×1013cm-2。与p-区21同样地，可以在活性区和耐压构造区的边界附近的、成为栅极焊盘下100c以及栅极通道下100d的部分，按照与p+区3或p+区33相接、或者与这两方相接的方式形成p--区22。接下来，实施活性化退火。活性化退火可以在例如1620℃的温度进行2分钟。
接下来，如图12所示，使在n+半导体基板1的正面侧露出的SiC半导体热氧化，以100nm的厚度来形成栅极绝缘膜8。接下来，在氢(H2)氛围气中以1000℃程度的温度来进行退火。接下来，形成掺杂了磷(P)的多晶硅层作为栅极电极9。接下来，在栅极电极9的图案化之后，以1.0μm的厚度使磷玻璃成膜作为层间绝缘膜11。接下来，使层间绝缘膜11图案化而形成了接触孔之后，进行热处理。
接下来，通过溅射法，在活性区的层间绝缘膜11上，按照埋入到接触孔的方式，以例如5μm的厚度成膜以1％的比例包含了硅(Si)的铝(Al-Si，以下设为铝硅)膜，来形成源极电极10。可以在接触孔内埋入了镍(Ni)膜之后，堆积铝硅膜，来形成层叠镍膜以及铝硅膜而成的源极电极10。
接下来，在n+半导体基板1的背面成膜镍膜，以970℃的温度进行了热处理之后，在镍膜上依次成膜钛(Ti)膜、镍膜以及金(Au)膜，来形成层叠镍膜、钛膜、镍膜以及金膜而成的背面电极15。然后，以钝化保护膜12覆盖正面元件构造，从而完成了图1所示的SiC-MOSFET。
接下来，关于构成JTE构造的p-区21以及p--区22的离子注入浓度偏差与耐压之间的关系进行了验证。图13是表示实施例1所涉及的SiC-MOSFET的耐压特性的图表。图14是表示比较例的SiC-MOSFET的耐压特性的图表。首先，遵照上述的实施方式1所涉及的半导体装置的制造方法，以实施方式1所涉及的半导体装置的制造方法中例示的条件，制作了SiC-MOSFET(以下设为实施例1)。即，在实施例1中，仅在活性区和耐压构造区的边界附近的、栅极焊盘下100c以及栅极通道下100d的部分，p-区21与p+区3以及p++区3的各端部相接。
此外，为了验证p-区21以及p--区22的离子注入浓度偏差所引起的耐压下降，使剂量从实施方式1所涉及的半导体装置的制造方法中例示的p-区21以及p--区22的各剂量(以下设为基准剂量)至±50％发生变化，制作了多个实施例1。具体而言，p-区21以及p--区22的各基准剂量分别为6.0×1013cm-2以及1.0×1013cm-2。基准剂量为制作具有例如1400V以上的耐压的SiC-MOSFET之际的最佳剂量。
作为比较，制作了第1JTE区(p-区)的内周整体与p+区3以及p基极层4相接的SiC-MOSFET(以下设为比较例)。即便在比较例中，为了验证第1JTE区以及第2JTE区(p--区)的离子注入浓度偏差所引起的耐压下降，也使剂量在与实施例1的p-区21以及p--区22同样的范围内进行各种变更来制作了多个。
具体而言，用于形成p-区21(第1JTE区)的离子注入的剂量在3.0×1013cm-2～1.2×1014cm-2的范围内进行各种变更。用于形成p--区22(第2JTE区)的离子注入的剂量，在4.0×1012cm-2～2.0×1013cm-2的范围内，按照成为比用于形成第1JTE区的离子注入的剂量低的剂量的方式进行各种变更。此外，实施例1以及比较例均将芯片尺寸设为3mm×3mm，将活性区的面积设为5.73mm2，将额定电流设为25A。
而且，将制作出的实施例1以及比较例的耐压测量结果分别示出在图13以及图14中。即便在图13中，也将p-区21表示为第1JTE区，将p--区22表示为第2JTE区。
根据图13、14所示的结果，实施例1以及比较例均确认出：基准剂量中的元件耐压分别成为1450V以及1451V，不发生耐压变动。此外，实施例1确认出：即便分别以与基准剂量远离的剂量来形成p-区21(第1JTE区)以及p--区22(第2JTE区)的情况下，耐压也几乎未从1450V发生变化。相对于此，在比较例中确认出：在分别以与基准剂量远离的剂量来形成第1JTE区以及第2JTE区的情况下，当剂量的偏离量距基准剂量为20％时，耐压从基准剂量下的耐压1451V下降100V程度。
在比较例中耐压下降的理由在于：由于尤其是第1JTE区以及第2JTE区通过离子注入法以低的杂质浓度形成，因此在各区内中易产生杂质浓度的偏差。因此，确认出：如实施例1那样，仅在栅极焊盘下100c以及栅极通道下100d的部分，按照与p+区3以及p++区33的各端部相接的方式形成第1JTE区，从而与第1JTE区以及第2JTE区的杂质浓度的偏离量无关地能够获得足够的元件耐压。
接下来，关于本发明所涉及的半导体装置中的负载短路耐量以及截止耐量进行了验证。图15是表示实施例1所涉及的SiC-MOSFET的负载短路耐量的特性图。图16是表示实施例1所涉及的SiC-MOSFET的截止击穿耐量的特性图。测量了以实施方式1所涉及的半导体装置的制造方法中例示的条件制作出的上述实施例1的负载短路耐量以及截止耐量。
所谓负载短路耐量的测量，是指按照成为电源电压Vcc＝源极-漏极间电压Vds的方式在源极-漏极间直接施加电源电压Vcc，在该状态下对栅极电极施加栅极电压Vg＝20V，评价几μsec不击穿。设在源极-漏极间施加的电源电压Vcc＝800V，设测量开始时的半导体装置附近的温度Tj＝175℃，测量了实施例1的负载短路耐量的结果在图15中示出。
图15所示的测量波形是源极-漏极间电压Vds波形以及源极-漏极间电流Ids波形的简要图。在图15中，横轴为时间(μs)，用虚线划分的1块为2μs(Time：2μs/div.)。纵轴为源极-漏极间电流Ids的电流值，将箭头A1所示的位置设为原点，用虚线划分的1块为25A(Ids：25A/div.)。此外，纵轴为源极-漏极间电压Vds的电压值，源极-漏极间电压Vds波形大致表示作为电源电压Vcc的800V。根据图15所示的结果确认出：即便将最大电流Ip为元件额定电流25A的5倍即125A设为导通，也不会发生击穿。进而确认出：即便自变为导通之时(Ids>0A)起经过了15μsec也不会发生击穿，能够使之截止(Ids＝0A)。
此外，在图16中示出测量了实施例1的截止耐量的结果。图16所示的测量波形是栅极-源极间电压Vgs波形、源极-漏极间电压Vds波形、以及漏极电流Id波形。在图16中，横轴为时间(μs)，用虚线划分的1块为5μs(Time：5μs/div.)。纵轴为栅极-源极间电压Vgs、源极-漏极间电压Vds或漏极电流Id。栅极-源极间电压Vgs波形将箭头A2所示的位置设为原点，用虚线划分的1块为10A(Vgs：10A/div.)。此外，源极-漏极间电压Vds波形将箭头A3设为原点，用虚线划分的1块为500V(Vds：500V/div.)。漏极电流Id波形将箭头A3设为原点，用虚线划分的1块为25A(Id：25A/div.)。
根据图16所示的结果，在实施例1的截止时、即栅极-源极间电压Vgs从10V变为0V以下时，源极-漏极间电压Vds被箝拉为1650V(图16中的Vdsclamp)。而且确认出，实施例1不会击穿，能够使漏极电流Id＝100A(额定电流25A的4倍)在150℃的温度环境下截止(Ids＝0A)。因此确认出，实施例1不仅仅是静态的耐压特性，即便是针对于负载短路耐量、截止耐量等动态的耐量也能够获得几乎不受到工艺偏差影响且极大的击穿耐量。
在实施例1中，确认出：n+碳化硅基板1的主面在例如<11-20>方向具有0度、2度、8度或10度程度的倾斜角的(000-1)面上，制作了实施方式1所涉及的半导体装置的情况下，也能够与实施例1同样地表示良好的特性。
(实施方式2)
实施方式2所涉及的半导体装置与实施方式1所涉及的半导体装置不同之处在于，n+碳化硅基板1的主面是在例如<1120>方向具有4度程度的倾斜角的(0001)面。实施方式2所涉及的半导体装置的其构成以外的构成与实施方式1所涉及的半导体装置相同。实施方式2所涉及的半导体装置的制造方法与实施方式1所涉及的半导体装置的制造方法相同。
遵照上述的实施方式2所涉及的半导体装置的制造方法，以实施方式2所涉及的半导体装置的制造方法中记载的条件制作了SiC-MOSFET(以下设为实施例2)。而且，针对实施例2，与实施例1同样地，关于元件的耐压特性、负载短路耐量、以及截止耐量进行了验证。其结果，确认出实施例2示出与实施例1几乎相同的特性。
在实施例2中，确认出：n+碳化硅基板1的主面在例如<1120>方向具有0度、2度、8度或10度程度的倾斜角的0001)面上，制作了实施方式2所涉及的半导体装置的情况下，也与实施例2同样地示出良好的特性。
(实施方式3)
实施方式3所涉及的半导体装置与实施方式1所涉及的半导体装置不同之处在于，取代p+区3，在n-漂移层2的表面层选择性地形成p基极层(第1的第2导电型半导体区)4。p基极层4通过离子注入法选择性地形成在n-漂移层2的表面层。即，在实施方式3所涉及的半导体装置中，未设有p+区3以及n阱区7。此外，实施方式3所涉及的半导体装置的其构成以外的构成与实施方式1所涉及的半导体装置相同。
接下来，关于实施方式3所涉及的半导体装置的制造方法进行说明。首先，与实施方式1所涉及的半导体装置同样地，准备在正面形成有n层14的n+半导体基板1，使n-漂移层2在n+半导体基板1的n层14上外延生长。接下来，通过离子注入法，在活性区的n-漂移层2的表面层，使p基极层4以例如0.5μm程度的深度选择性地形成。该离子注入可以作为掺杂物而使用例如铝，按照p基极层4的杂质浓度成为例如1.0×1016cm-3的方式设定剂量。多个p基极层4排列的方向的p基极层4的宽度可以为例如13μm程度。
接下来，与实施方式1同样地，通过离子注入法，在p基极层4的表面层分别选择性地形成n+源极区5以及p+接触区6。接下来，以与实施方式1相同的条件来实施活性化退火。接下来，在较之p基极层4更靠外侧的n-漂移层2的表面层，与实施方式1同样选择性地形成p-区21以及p--区22。接下来，以与实施方式1同样的条件来实施活性化退火。然后，与实施方式1同样地依次形成栅极绝缘膜8、栅极电极9、层间绝缘膜11、源极电极10、背面电极15以及钝化保护膜12，从而完成了实施方式3所涉及的半导体装置。
接下来，关于构成JTE构造的p-区21以及p--区22的离子注入浓度偏差与耐压之间的关系进行了验证。首先，遵循上述的实施方式3所涉及的半导体装置的制造方法，以实施方式3所涉及的半导体装置的制造方法中例示的条件制作了SiC-MOSFET(以下设为实施例3)。此外，使剂量在与实施例1的p-区21以及p--区22同样的范围内进行各种变更，制作了多个实施例3。其他条件与实施例1相同。
其结果，确认出实施例3示出与实施例1同样的耐压特性。此外，确认出：实施例3与实施例1同样地，即便导通最大电流为额定电流的5倍即125A也不会击穿，进而即便为15μsec也不会击穿。进而确认出：实施例3将源极·漏极间电压箝拉为1610V，不会发生击穿，能够使100A(额定电流25A的4倍)在150℃的温度环境下截止。因此确认出，实施例3与实施例1同样地，不仅仅是静态的耐压特性，即便是针对于负载短路耐量、截止耐量等动态的耐量也能够获得几乎不受到工艺偏差影响且极大的击穿耐量。
在实施例3中，确认出：n+碳化硅基板1的主面在例如<11-20>方向具有0度、2度、8度或10度程度的倾斜角的(000-1)面上，在制作了实施方式3所涉及的半导体装置的情况下，也能够与实施例3同样地示出良好的特性。
(实施方式4)
实施方式4所涉及的半导体装置与实施方式3所涉及的半导体装置不同之处在于，n+碳化硅基板1的主面是在例如<1120>方向具有4度程度的倾斜角的(0001)面。实施方式4所涉及的半导体装置的其构成以外的构成与实施方式3所涉及的半导体装置相同。实施方式4所涉及的半导体装置的制造方法与实施方式3所涉及的半导体装置的制造方法相同。
遵照上述的实施方式4所涉及的半导体装置的制造方法，以实施方式4所涉及的半导体装置的制造方法中记载的条件制作了SiC-MOSFET(以下设为实施例4)。而且，针对实施例4，与实施例3同样地，关于元件的耐压特性、负载短路耐量、以及截止耐量进行了验证。其结果，确认出实施例4表示与实施例3几乎相同的特性。
在实施例4中，确认出：n+碳化硅基板1的主面在例如<1120>方向具有0度、2度、8度或10度程度的倾斜角的(0001)面上，制作了实施方式4所涉及的半导体装置的情况下，也与实施例4同样地示出良好的特性。
如以上所说明过的那样，根据本发明，仅在活性区和耐压构造区的边界附近的、栅极焊盘下以及栅极通道下的部分，使构成JTE构造的p-区(第1JTE区)与活性区的p+区或p+区接触、或者与这两方接触，从而元件耐压不会被活性区的p+区、p基极层的杂质浓度、构造所影响，且能够与构成JTE构造的第1JTE区以及第2JTE区的杂质浓度的偏差无关地稳定获得高耐压特性。即，即便由JTE构造决定的元件耐压随着第1JTE区以及第2JTE区的杂质浓度的偏差而下降，也能够由活性区的p+区、p基极层和n-漂移层的pn结来决定元件耐压。因而，可以提供不会受元件制作工艺偏差影响，能够以高耐压的状态维持元件整体的耐压，具有稳定地示出高耐压特性的元件构造的半导体装置。
此外，根据本发明，通过外延生长法来形成p基极层，从而能使p基极层的表面变得大体平坦，几乎不会发生表面粗糙，因此能够极力增大由p基极层、栅极绝缘膜以及栅极电极构成的MOS构造部的沟道移动度。由此，能够进一步减小导通电阻。此外，根据本发明，即便是作为半导体材料而使用了碳化硅的情况，也能够通过将n型半导体基板的主面设定为与(000-1)面平行的面、相对于(000-1)面具有10度以内的倾斜度的面、与(0001)面平行的面、或相对于(0001)面具有10度以内的倾斜度的面，从而降低栅极绝缘膜和碳化硅半导体之间界面的界面能级密度。因而，能够使得MOS构造部的沟道移动度进一步提高。因此，能够极力降低导通电阻。
在以上，在本发明中，虽然以MOSFET为例进行说明，但是并不限于上述的各实施方式，也可以适用于IGBT、肖特基势垒二极管(SBD)以及PiN二极管。例如，在将本发明适用于IGBT的情况下，只要取代n+半导体基板而使用p+半导体基板即可。此外，在将本发明适用于IGBT、肖特基势垒二极管以及PiN二极管的情况下，仅在栅极焊盘下以及栅极通道下，使与输入电极电连接的p型区、和构成JTE构造的p-区(第1JTE区)相连接即可。
此外，在本发明中，虽然将第1导电型设为n型，将第2导电型设为p型，但是本发明即便将第1导电型设为p型，将第2导电型设为n型，也同样成立。此外，在本发明中，虽然以作为半导体材料而使用了碳化硅的情况为例进行说明，但是并不限于此，既可以使用碳化硅以外的带隙比硅宽的半导体材料(宽带隙半导体)，也可以使用硅。
产业上的可利用性
如以上，本发明所涉及的半导体装置对于控制高耐压、大电流的功率半导体装置而言是有用的，尤其是适于作为半导体材料而使用宽带隙半导体之一的碳化硅来进行制作的纵型高耐压半导体装置。
符号说明
1 n+半导体基板
2 n-漂移层
3 p+区
4 p基极层
5 n+源极区
6p+接触区
7 n阱区
8 栅极绝缘膜
9 栅极电极
10 源极电极
11 层间绝缘膜
12 钝化保护膜
13 JTE构造
100a 活性区
100b 耐压构造区

Claims (11)

1.一种半导体装置，其具有：设置在半导体基板的活性区、和按照包围所述活性区的方式设置在所述半导体基板的耐压构造区，所述半导体装置的特征在于，
所述活性区具备：
第1导电型半导体层，设置在所述半导体基板上，且杂质浓度比所述半导体基板低；
第1的第2导电型半导体区，选择性地设置在所述第1导电型半导体层的与所述半导体基板侧相反的一侧的表面层，使得到达所述活性区与所述耐压构造区的边界；
输入电极，与所述第1的第2导电型半导体区电连接；
正面元件构造，至少由所述第1的第2导电型半导体区以及所述输入电极构成；
输出电极，设置在所述半导体基板的背面；和
第2的第2导电型半导体区，在除了设有所述正面元件构造的区域之外的区域，与所述第1的第2导电型半导体区相接，且设置至所述活性区与所述耐压构造区的边界位置为止，
所述耐压构造区具备：多个第3的第2导电型半导体区，在所述第1导电型半导体层的与所述半导体基板侧相反的一侧的表面层，与所述活性区和所述耐压构造区之间的边界远离而设置，其杂质浓度比所述第1的第2导电型半导体区低，
所述第2的第2导电型半导体区与所述输入电极相接，
多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区，在所述活性区和所述耐压构造区的边界附近，与所述第2的第2导电型半导体区电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述正面元件构造构成为还包括：
第2导电型半导体层，设置在所述第1导电型半导体层以及所述第1的第2导电型半导体区之上，且杂质浓度比所述第1的第2导电型半导体区低；
第4的第1导电型半导体区，选择性地形成在所述第2导电型半导体层的与所述第1的第2导电型半导体区侧相反的一侧的表面层；
第5的第1导电型半导体区，在深度方向上贯通所述第2导电型半导体层并到达所述第1导电型半导体层；
栅极电极，隔着栅极绝缘膜而设置在所述第2导电型半导体层的被所述第4的第1导电型半导体区和所述第5的第1导电型半导体区夹着的部分的表面；和
所述输入电极，与所述第4的第1导电型半导体区以及所述第2导电型半导体层相接。
3.根据权利要求1所述的半导体装置，其特征在于，
多个所述第3的第2导电型半导体区与所述第1的第2导电型半导体区以及所述第2导电型半导体层远离而设置。
4.根据权利要求1所述的半导体装置，其特征在于，
多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区的所述活性区侧的端部、和所述第1的第2导电型半导体区的所述耐压构造区的端部之间的距离为20μm以下。
5.根据权利要求2所述的半导体装置，其特征在于，
多个所述第3的第2导电型半导体区之中至少最靠所述活性区侧的所述第3的第2导电型半导体区的所述活性区侧的端部、和所述第2导电型半导体层的所述耐压构造区的端部之间的距离为20μm以下。
6.根据权利要求2所述的半导体装置，其特征在于，
所述第2导电型半导体层是通过外延生长法形成的外延层。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第1导电型半导体层是通过外延生长法形成的外延层。
8.根据权利要求2所述的半导体装置，其特征在于，
所述第1的第2导电型半导体区、所述第4的第1导电型半导体区、所述第5的第1导电型半导体区是通过离子注入法形成的杂质扩散区。
9.根据权利要求1所述的半导体装置，其特征在于，
所述半导体基板为碳化硅。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
所述半导体基板的正面是与(000-1)面平行的面、或者相对于(000-1)面具有10度以内的倾斜度的面。
11.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
所述半导体基板的正面是与(0001)面平行的面、或者相对于(0001)面具有10度以内的倾斜度的面。
CN201380021928.1A 2012-04-27 2013-03-18 半导体装置 Active CN104303307B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012104230A JP5818099B2 (ja) 2012-04-27 2012-04-27 半導体装置
JP2012-104230 2012-04-27
PCT/JP2013/057745 WO2013161451A1 (ja) 2012-04-27 2013-03-18 半導体装置

Publications (2)

Publication Number Publication Date
CN104303307A true CN104303307A (zh) 2015-01-21
CN104303307B CN104303307B (zh) 2019-01-29

Family

ID=49482788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380021928.1A Active CN104303307B (zh) 2012-04-27 2013-03-18 半导体装置

Country Status (5)

Country Link
US (1) US9627486B2 (zh)
JP (1) JP5818099B2 (zh)
CN (1) CN104303307B (zh)
DE (1) DE112013002213T5 (zh)
WO (1) WO2013161451A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514155A (zh) * 2015-12-02 2016-04-20 株洲南车时代电气股份有限公司 一种功率半导体器件及其制作方法
CN105990334A (zh) * 2015-03-18 2016-10-05 富士电机株式会社 半导体装置及半导体装置的试验方法
CN115832057A (zh) * 2022-12-15 2023-03-21 南京芯干线科技有限公司 一种碳化硅mosfet器件以及制备方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579322B (zh) * 2013-11-13 2016-09-21 国家电网公司 一种增强开关速度和开关均匀性的igbt器件及其制造方法
JP6318721B2 (ja) * 2014-03-10 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6589263B2 (ja) * 2014-09-11 2019-10-16 富士電機株式会社 半導体装置
DE112015005654T5 (de) * 2014-12-18 2017-08-31 Mitsubishi Electric Corporation Isolierte Leiterplatte, Leistungsmodul und Leistungseinheit
JP2016174030A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6550869B2 (ja) * 2015-04-01 2019-07-31 富士電機株式会社 半導体装置
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード
JP6690198B2 (ja) 2015-11-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
JP6862781B2 (ja) * 2016-11-16 2021-04-21 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6903942B2 (ja) * 2017-02-23 2021-07-14 富士電機株式会社 半導体装置の製造方法
JP7026314B2 (ja) * 2018-02-07 2022-02-28 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
JP7099369B2 (ja) 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法
JP7099158B2 (ja) * 2018-08-09 2022-07-12 富士電機株式会社 模擬素子及び抵抗素子の不良検査方法
US11158703B2 (en) 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
JP7728204B6 (ja) * 2022-03-04 2025-09-19 株式会社東芝 半導体装置
US20240274660A1 (en) * 2023-02-09 2024-08-15 Wolfspeed, Inc. Power semiconductor devices having non-rectangular semiconductor die for enhanced mechanical robustness and reduced stress and electric field concentrations

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060231917A1 (en) * 2005-04-07 2006-10-19 Kabushiki Kaisha Toshiba Semiconductor device
US20070170436A1 (en) * 2004-02-06 2007-07-26 Yoshitaka Sugawara High-withstand voltage wide-gap semiconductor device and power device
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
US20080050876A1 (en) * 2006-08-23 2008-02-28 General Electric Company Method for fabricating silicon carbide vertical mosfet devices
US20090173949A1 (en) * 2006-03-02 2009-07-09 National Institute Of Adv. Industrial Sci. & Tech. Silicon carbide mos field effect transistor with built-in schottky diode and method for manufacturing such transistor
CN102194883A (zh) * 2010-03-19 2011-09-21 株式会社东芝 半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW286435B (zh) 1994-07-27 1996-09-21 Siemens Ag
JP3997551B2 (ja) 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
CN102782804B (zh) * 2010-05-18 2015-02-25 松下电器产业株式会社 半导体芯片以及半导体芯片的制造方法
JP2012033618A (ja) * 2010-07-29 2012-02-16 Kansai Electric Power Co Inc:The バイポーラ半導体素子
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170436A1 (en) * 2004-02-06 2007-07-26 Yoshitaka Sugawara High-withstand voltage wide-gap semiconductor device and power device
US20060231917A1 (en) * 2005-04-07 2006-10-19 Kabushiki Kaisha Toshiba Semiconductor device
US20090173949A1 (en) * 2006-03-02 2009-07-09 National Institute Of Adv. Industrial Sci. & Tech. Silicon carbide mos field effect transistor with built-in schottky diode and method for manufacturing such transistor
US20080050876A1 (en) * 2006-08-23 2008-02-28 General Electric Company Method for fabricating silicon carbide vertical mosfet devices
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
CN102194883A (zh) * 2010-03-19 2011-09-21 株式会社东芝 半导体器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990334A (zh) * 2015-03-18 2016-10-05 富士电机株式会社 半导体装置及半导体装置的试验方法
CN105990334B (zh) * 2015-03-18 2020-07-14 富士电机株式会社 半导体装置及半导体装置的试验方法
CN105514155A (zh) * 2015-12-02 2016-04-20 株洲南车时代电气股份有限公司 一种功率半导体器件及其制作方法
CN105514155B (zh) * 2015-12-02 2018-10-26 株洲南车时代电气股份有限公司 一种功率半导体器件的制作方法
CN115832057A (zh) * 2022-12-15 2023-03-21 南京芯干线科技有限公司 一种碳化硅mosfet器件以及制备方法

Also Published As

Publication number Publication date
WO2013161451A1 (ja) 2013-10-31
CN104303307B (zh) 2019-01-29
DE112013002213T5 (de) 2015-04-16
US9627486B2 (en) 2017-04-18
JP2013232562A (ja) 2013-11-14
JP5818099B2 (ja) 2015-11-18
US20150108501A1 (en) 2015-04-23

Similar Documents

Publication Publication Date Title
CN104303307A (zh) 半导体装置
KR100937276B1 (ko) 반도체 디바이스 및 그 제조 방법
US10504785B2 (en) Semiconductor device
JP6066219B2 (ja) 低いソース抵抗を有する電界効果トランジスタデバイス
US7126169B2 (en) Semiconductor element
US10263105B2 (en) High voltage semiconductor device
US9362392B2 (en) Vertical high-voltage semiconductor device and fabrication method thereof
JP6074787B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2016009712A (ja) 炭化珪素半導体装置
WO2017047286A1 (ja) 半導体装置
JP5995252B2 (ja) 縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法
JP2018206873A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10930775B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US9450051B2 (en) High voltage semiconductor apparatus
JP6550869B2 (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP2003347548A (ja) 炭化珪素半導体装置
US20250280593A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant