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CN104134629A - 降低集成电路rc延迟的方法 - Google Patents

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CN104134629A
CN104134629A CN201410403716.6A CN201410403716A CN104134629A CN 104134629 A CN104134629 A CN 104134629A CN 201410403716 A CN201410403716 A CN 201410403716A CN 104134629 A CN104134629 A CN 104134629A
Authority
CN
China
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copper
dielectric constant
constant material
low dielectric
barrier layer
Prior art date
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Pending
Application number
CN201410403716.6A
Other languages
English (en)
Inventor
雷通
桑宁波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
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Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410403716.6A priority Critical patent/CN104134629A/zh
Publication of CN104134629A publication Critical patent/CN104134629A/zh
Pending legal-status Critical Current

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Classifications

    • H10W20/062—
    • H10W20/092—
    • H10W20/40—

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种降低集成电路RC延迟的方法，包括：在多孔低介电常数材料中形成铜互连结构，并且在对铜互连结构进行化学机械研磨平坦化处理；在形成铜互连结构的多孔低介电常数材料表面生长铜扩散介质阻挡层；通过光刻和刻蚀工艺将铜互连结构之外的区域的铜扩散介质阻挡层去除，保留铜互连结构上的铜扩散介质阻挡层；再次进行低介电常数材料的生长，从而在保留的铜扩散介质阻挡层和多孔低介电常数材料上形成上部多孔低介电常数材料层；对上部多孔低介电常数材料层进行表面平坦化处理。

Description

降低集成电路RC延迟的方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种降低集成电路RC延迟的方法。
背景技术
随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容(ResistorCapacitor，简称RC)延迟呈现显著增加的趋势，为了减少RC延迟，引入低介电常数材料，铜互连取代铝互连成为主流工艺。
氮掺杂碳化硅(NDC)薄膜在集成电路制造后段工艺中作为阻挡层使用，目的是为了防止铜与介电材料直接接触，发生铜扩散，导致器件失效。通常在Cu CMP(化学机械研磨)之后，低介电常数(lowk)介电材料沉积之前(如图1所示)，用PECVD(等离子体化学增强化学气相沉积)的方式进行沉积。NDC薄膜能够很好的阻挡铜扩散，但是相比低介电常数材料(k＝2.0-3.0)，其k值显得太大(5.3左右),这无疑会增加后段介质材料整体的k值。
NDC的主要作用是为了阻挡铜的扩散，所以没有和Cu直接接触的NDC薄膜并没有实际作用，反而会增加介质材料的整体k值，如图1的NDC薄膜层20所示。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够降低RC延迟的方法，其中通过去除特定区域内的k值较高NDC薄膜材料，降低铜互连隔离介质的整体k值，最终实现RC延时的降低。
为了实现上述技术目的，根据本发明，提供了一种降低集成电路RC延迟的方法，包括：在多孔低介电常数材料中形成铜互连结构，并且在对铜互连结构进行平坦化处理；在形成铜互连结构的多孔低介电常数材料表面生长铜扩散介质阻挡层；通过光刻和刻蚀工艺将铜互连结构之外的区域的铜扩散介质阻挡层去除，保留铜互连结构上的铜扩散介质阻挡层；再次进行低介电常数材料的生长，从而在保留的铜扩散介质阻挡层和多孔低介电常数材料上形成上部多孔低介电常数材料层；对上部多孔低介电常数材料层进行表面平坦化处理。
优选地，所述铜扩散介质阻挡层是氮掺杂碳化硅薄膜。
优选地，铜扩散介质阻挡层还可以是氮化硅层或者碳化硅层。
优选地，铜扩散介质阻挡层的厚度为300-800A。
优选地，低介电常数材料的k介于2.0-3.0之间。
本发明提出一种降低RC延迟的方法，通过去除特定区域内的k值较高铜扩散介质阻挡层薄膜材料，降低铜互连隔离介质的整体k值，最终实现RC延时的降低。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的NDC材料在集成电路上的使用示意。
图2至图6示意性地示出了根据本发明优选实施例的降低集成电路RC延迟的方法的各个步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图2至图6示意性地示出了根据本发明优选实施例的降低集成电路RC延迟的方法的各个步骤。
具体地说，如图2至图6所示，根据本发明优选实施例的降低集成电路RC延迟的方法包括：
在多孔低介电常数材料10中形成铜互连结构40，并且在对铜互连结构40进行化学机械研磨平坦化处理，如图2所示；例如，低介电常数材料的k介于2.0-3.0之间。
在形成铜互连结构40的多孔低介电常数材料10表面生长铜扩散介质阻挡层(例如，氮掺杂碳化硅薄膜20)，如图3所示；
然后，通过光刻和刻蚀工艺将铜互连结构40之外的区域的氮掺杂碳化硅薄膜去除，保留铜互连结构40上的氮掺杂碳化硅薄膜20(即，将非铜区域的氮掺杂碳化硅薄膜去除)，如图4所示；实际上，刻蚀之后，覆盖有氮掺杂碳化硅薄膜的区域将比没有氮掺杂碳化硅薄膜的区域高一些，也就是说此时晶圆表面此时是凸凹不平的。在这个过程中，刻蚀区域的低介电常数材料也可能被去除，但是厚度有限(通过刻蚀的工艺参数进行控制)。
然后，再次进行低介电常数材料的生长，从而在保留的氮掺杂碳化硅薄膜20和多孔低介电常数材料10上形成上部多孔低介电常数材料层50。由于特定区域氮掺杂碳化硅薄膜的去除会导致晶圆表面的不平整，所以低介电常数材料此时是凹凸不平的，需要用化学机械研磨的方式将低介电常数材料表面平坦化。
由此，最后，对上部多孔低介电常数材料层50进行表面平坦化处理，即得到需要的结构。
将图6与图1进行对比可以发现，两者的唯一区别只是非铜区域是否有氮掺杂碳化硅薄膜。在本发明提出的技术方案中，原本被氮掺杂碳化硅占据的区域变成了低介电常数材料，所以介质材料整体的k值得到降低，于是RC延迟也得到降低。
在具体实施时，除了氮掺杂碳化硅薄膜20之外，铜扩散介质阻挡层还可以是氮化硅层或者碳化硅层。
优选地，铜扩散介质阻挡层的厚度为300-800A。
对于上部多孔低介电常数材料层50的生长，由于考虑后续平坦化需要消耗一部分低介电常数材料材料，所以生长的厚度需要比期望的厚度相应增加一些。
本发明提出一种降低RC延迟的方法，通过去除特定区域内的k值较高铜扩散介质阻挡层薄膜材料，降低铜互连隔离介质的整体k值，最终实现RC延时的降低。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (5)

1.一种降低集成电路RC延迟的方法，其特征在于包括：
在多孔低介电常数材料中形成铜互连结构，并且在对铜互连结构进行平坦化处理；
在形成铜互连结构的多孔低介电常数材料表面生长铜扩散介质阻挡层；
通过光刻和刻蚀工艺将铜互连结构之外的区域的铜扩散介质阻挡层去除，保留铜互连结构上的铜扩散介质阻挡层；
再次进行低介电常数材料的生长，从而在保留的铜扩散介质阻挡层和多孔低介电常数材料上形成上部多孔低介电常数材料层；
对上部多孔低介电常数材料层进行表面平坦化处理。
2.根据权利要求1所述的降低集成电路RC延迟的方法，其特征在于，所述铜扩散介质阻挡层是氮掺杂碳化硅薄膜。
3.根据权利要求1或2所述的降低集成电路RC延迟的方法，其特征在于，铜扩散介质阻挡层还可以是氮化硅层或者碳化硅层。
4.根据权利要求1或2所述的降低集成电路RC延迟的方法，其特征在于，铜扩散介质阻挡层的厚度为300-800A。
5.根据权利要求1或2所述的降低集成电路RC延迟的方法，其特征在于，低介电常数材料的k介于2.0-3.0之间。
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CN111968911A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 铜制程平坦化的方法

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CN102364673A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 一种铜互连的形成方法

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SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20141105

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