[go: up one dir, main page]

CN104037081A - 异质结晶体管及其制造方法 - Google Patents

异质结晶体管及其制造方法 Download PDF

Info

Publication number
CN104037081A
CN104037081A CN201410086077.5A CN201410086077A CN104037081A CN 104037081 A CN104037081 A CN 104037081A CN 201410086077 A CN201410086077 A CN 201410086077A CN 104037081 A CN104037081 A CN 104037081A
Authority
CN
China
Prior art keywords
barrier layer
layer
band gap
energy band
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410086077.5A
Other languages
English (en)
Inventor
郭俊植
韩釉大
李宽铉
竹谷元伸
郑暎都
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul Semiconductor Co Ltd
Original Assignee
Seoul Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020130025204A external-priority patent/KR20140110591A/ko
Priority claimed from KR1020130025541A external-priority patent/KR20140111425A/ko
Application filed by Seoul Semiconductor Co Ltd filed Critical Seoul Semiconductor Co Ltd
Publication of CN104037081A publication Critical patent/CN104037081A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种异质结晶体管及其制造方法，其中，所述异质结晶体管借助于栅槽结构而具备常关特性，并包括：基板；沟道层，形成于基板上，并由具有第一能带间隙的第一氮化物系半导体构成；第一壁垒层，形成于沟道层上，并由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成；栅极，形成于第一壁垒层的栅极控制区域；第二壁垒层，在第一壁垒层的栅极非控制区域中独立于第一壁垒层而形成。

Description

异质结晶体管及其制造方法
技术领域
本发明涉及一种异质结晶体管及其制造方法，具体而言涉及一种具有常关（Normally-Off）特性的栅槽结构的异质结晶体管及其制造方法。
背景技术
近来，由于信息通讯技术的发达，在众多领域中需要各种晶体管，尤其是适于超高速及大容量的信号传输的可实现高速切换操作的晶体管、以及适于混合动力汽车之类的高电压环境的高耐压晶体管。然而，现有技术中的基于硅的晶体管或者GaAs系晶体管却由于材料本身的局限而难以适应如上所述的需求。
与此相反，与现有技术中的硅晶体管相比时，氮化物系晶体管（尤其是GaN系晶体管）由于能够进行高速切换操作而不仅适于超高速信号处理，而且还由于元件本身的高耐压特性而具有适于高电压环境的优点。尤其，对于利用异质结结构的高电子迁移率晶体管（HEMT：High Electron MobilityTransistor）或者异质结场效应晶体管（HFET：Heterostructure FET）之类的氮化物系晶体管而言，由于电流将通过异质材料之间的界面上产生的二维电子气（2DEG：Two-dimensional Electron Gas）而流动，因此电子的迁移率（Mobility）较高而适于高速信号传输。
将现有技术中的栅槽（Gate Recess）结构的异质结晶体管的制造方法示例性地图示于图1中。如图1的（a）～（d）中所示，现有技术中的异质结晶体管100作为一种利用栅槽的常关晶体管，具有：生长于基板110上的缓冲层120、沟道层130、障壁层140、接触垫层165、175、栅极150、源极160以及漏极170。沟道层130与障壁层140由具有不同能带间隙的半导体材料形成，从而形成被称为二维电子气的感应沟道。
在这种异质结晶体管100中，通过蚀刻障壁层140的一部分而形成栅槽区域，并在栅槽区域形成栅极150，从而在栅极150下部的二维电子气沟道中形成二维电子气的非连续区域，据此将异质结晶体管100制造成表现出常关特性。即，在现有技术中的异质结晶体管100中，为了形成栅槽结构而蚀刻障壁层140的一部分，而如果使栅极150下部的障壁层140的厚度T形成为较薄，则栅极150下部的障壁层140作用下的压电极化（PiezoelectricPolarization）效应减弱，从而在栅极上没有施加偏压的关断状态下将会形成二维电子气的非连续区域。
然而，在前述的现有技术中的异质结晶体管100的制造方法中，为了实现常关特性，需要将栅极150下部的障壁层140除去一部分而留下只有不到数纳米的厚度，而由于异质材料接合面通常不具有均匀的高度，因此在蚀刻工序中要将栅槽下部的障壁层厚度均匀控制为数纳米的大小却是极难的问题。而且，由于蚀刻工序中出现于障壁层140的蚀刻损伤而遇到电子迁移率降低的问题。
作为另一例，在图2中表示出现有技术中的栅槽结构的异质结晶体管。如图2所示，现有技术中的异质结晶体管具有基板110、沟道层130、障壁层140、P型半导体层200、栅极150、源极160以及漏极170，并构成为借助于形成在栅极150下部的P型半导体层200而使沟道层130与障壁层140之间的界面上形成的二维电子气沟道中形成非连续区域。
然而，对于前述的现有技术中的异质结晶体管而言，由于在P型半导体层200中的利用镁（Mg）的空穴（hole）掺杂浓度受限，因此可能无法充分提升导带（Conduction Band）的能级，由此遇到在二维电子气的沟道中形成非连续区域时可靠性降低的问题。
而且，在以高浓度掺镁（Mg）而使P型半导体层200的厚度生长为100nm左右的情况，或者是以Al0.25Ga0.75N的组成而将障壁层140生长为厚度在10nm左右及以上的较厚的层的情况下，现有技术中的异质结晶体管100可能不会表现出常关特性而是表现出常开（Normally-On）特性。
而且，在生长出P型半导体层200之后为了形成栅极150而需要将除了要用于形成栅极150的部分之外的其余部分进行蚀刻（Etching），在此情况下，可能会由于蚀刻工序的等离子损伤（Plasma Damage）而使障壁层的表面聚集正电荷，由此可能会促进使二维电子气特性劣化的电流崩塌（CurrentCollapse）现象。
正是这样，现有技术中的具有常关特性的栅槽结构的晶体管要通过蚀刻数十纳米（nm）而进行制造，因此元件的可靠性低，而且在大规模生产时各晶体管元件之间的特性偏差较为显著，因此存在收率下降的问题。并且，存在促进因等离子损伤而导致二维电子气特性劣化的电流崩塌现象的问题。
发明内容
本发明用于解决上述技术问题，其目的在于提供一种通过再生长技术手段而在不用蚀刻工序的条件下将栅极下方的壁垒层厚度控制为较薄的异质结晶体管及其制造方法。
本发明的另一目的在于提供基于一种实施例的在生长初级壁垒层时通过外延工序而轻易地对控制区域的铝（Al）组成比以及壁垒层厚度进行控制的异质结晶体管及其制造方法。
本发明的又一目的在于提供基于另一实施例的通过多个生长工序而轻易地控制栅极非控制区域中的壁垒层的铝（Al）组成比以及厚度的异质结晶体管及其制造方法。
本发明的又一目的在于提供基于另一实施例的在生长次级壁垒层时将形成于栅极控制区域中的绝缘掩膜利用为栅绝缘膜而简化晶体管制造工序的异质结晶体管及其制造方法。
本发明的又一目的在于提供基于另一实施例的相对于现有技术中的金属-绝缘体-半导体-异质结场效应晶体管（MIS-HFET）结构提供较为优异的漏极电流特性的异质结晶体管及其制造方法。
本发明的又一目的在于提供基于另一实施例的在栅极与沟道层之间提供良好的界面特性的异质结晶体管及其制造方法。
本发明的又一目的在于提供基于另一实施例的利用P型半导体层与绝缘屏蔽层的组合而提高阈值电压的异质结晶体管及其制造方法。
为了解决上述技术问题，根据本发明的一种异质结晶体管的制造方法，其特征在于，包括如下步骤：第一步骤，准备基板；第二步骤，在基板上形成由具有第一能带间隙的第一氮化物系半导体构成的沟道层；第三步骤，在沟道层上形成由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层；第四步骤，在第一壁垒层上的栅极控制区域中选择性形成绝缘屏蔽层；第五步骤，以等于或小于绝缘屏蔽层高度的高度在第一壁垒层上形成由具有不同于第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层；第六步骤，除去绝缘屏蔽层，并在暴露于栅极控制区域的第一壁垒层上形成栅极。其中，在第六步骤之后，还可以包括在第二壁垒层上分别形成源极和漏极的第七步骤。
在根据本发明的实施例的异质结晶体管的制造方法中，第三步骤的特征在于，以栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气（2DEG：Two-dimensional Electron Gas）沟道所需的高度形成第一壁垒层，而第五步骤的特征在于，以栅极没有偏置的状态下能够因第一壁垒层、第二壁垒层以及沟道层的接合而形成二维电子气沟道所需的高度形成第二壁垒层。
在根据本发明的另一实施例的异质结晶体管的制造方法中，第三步骤的特征在于，形成由具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层，而第五步骤的特征在于，形成由具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层。
在根据本发明的另一实施例的异质结晶体管的制造方法中，第五步骤的特征在于，以大于第一壁垒层高度的高度形成第二壁垒层，其中，第二壁垒层的特征在于，由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中第二壁垒层由具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中，第三氮化物系半导体的铝组成比大于第二氮化物系半导体的铝组成比。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其中，第三步骤的特征在于，形成第一壁垒层，该第一壁垒层由铝（Al）组成比大致为5%以上、小于25%的第二氮化物系半导体形成，且高度大致为3nm以上、15nm以下；而第五步骤的特征在于，形成第二壁垒层，该第二壁垒层由铝（Al）组成比大致为15%以上、100%以下的第三氮化物系半导体构成，且高度大致为5nm以上、30nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中大致将绝缘屏蔽层的高度形成为10nm以上、500nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其中，第二步骤的特征在于，包括如下子步骤（Sub Step）：第一子步骤，在基板上形成缓冲层；第二子步骤，在缓冲层上形成高温无掺GaN（High TemperatureUndoped GaN）层；第三子步骤，在高温无掺GaN层上形成由掺入电子俘获杂质（Electron-Trapping Impurity）的GaN构成的补偿层（Compensation Layer）；第四子步骤，在补偿层上形成由缺陷密度为5×108个/cm2以下的高品质GaN（High Quality GaN）构成的沟道层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第一步骤中，作为基板准备蓝宝石基板；在第一子步骤中，利用AlGaN单一层或者具有各不相同的铝（Al）组成比的多个AlGaN层的复合层形成缓冲层；在第二子步骤中，大致以0.01μm以上、1μm以下的高度形成高温无掺GaN层；在第三子步骤中，大致以0.01μm以上、5μm以下的高度形成补偿层，该补偿层中以1×1018～1×1019/cm3（简记为1E18～1E19/cm3）的浓度掺入了作为电子俘获杂质的铁（Fe）或碳（C）；在第四子步骤中，大致以10nm以上、100nm以下的高度形成沟道层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第四步骤包括如下子步骤：第一子步骤，在第一壁垒层上形成绝缘层；第二子步骤，在绝缘层上形成经过图案化的光阻材料层；第三子步骤，将除了栅极控制区域之外的栅极非控制区域中的一部分绝缘层除去；第四子步骤，除去光阻材料层而形成绝缘屏蔽层。
根据本发明的又一形态的一种异质结晶体管的制造方法，其特征在于，包括如下步骤：第一步骤，准备基板；第二步骤，在基板上形成由具有第一能带间隙的第一氮化物系半导体构成的沟道层；第三步骤，在沟道层上形成由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层；第四步骤，在第一壁垒层上的栅极控制区域选择性形成绝缘屏蔽层；第五步骤，以等于或小于绝缘屏蔽层高度的高度在第一壁垒层上形成由具有不同于第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层；第六步骤，在绝缘屏蔽层上形成栅极。其中，在第六步骤之后，还可以包括在第二壁垒层上分别形成源极和漏极的第七步骤。
根据本发明的实施例的一种异质结晶体管的制造方法，其特征在于，在第六步骤中，除去绝缘屏蔽层的一部分，并在残留的绝缘屏蔽层上形成栅极。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，以栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气沟道所需的高度形成第一壁垒层，而在第五步骤中，以栅极没有偏置的状态下能够因第一壁垒层、第二壁垒层以及沟道层的接合而形成二维电子气沟道所需的高度形成第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，形成由具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层，而在第五步骤中，形成由具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，以大于第一壁垒层高度的高度形成第二壁垒层，其中，第二壁垒层由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中第二壁垒层由具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中，第三氮化物系半导体的铝（Al）组成比大于第二氮化物系半导体的铝（Al）组成比。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其中，第三步骤的特征在于，形成第一壁垒层，该第一壁垒层由铝（Al）组成比大致为5%以上、小于25%的第二氮化物系半导体形成，且高度大致为3nm以上、15nm以下；而第五步骤的特征在于，形成第二壁垒层，该第二壁垒层由铝（Al）组成比大致为15%以上、100%以下的第三氮化物系半导体构成，且高度大致为5nm以上、30nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中大致将绝缘屏蔽层的高度形成为10nm以上、500nm以下。
根据本发明的一种异质结晶体管，其特征在于，包括：基板；
沟道层，形成于基板上，并由具有第一能带间隙的第一氮化物系半导体构成；第一壁垒层，形成于沟道层上，并由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成；栅极，形成于第一壁垒层的栅极控制区域；第二壁垒层，在第一壁垒层的栅极非控制区域中独立于第一壁垒层而形成。其中，第二壁垒层上可以具有源极和漏极。
根据本发明的实施例的一种异质结晶体管，其特征在于，通过夹设绝缘屏蔽层而将栅极形成于第一壁垒层的栅极控制区域。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层或第二壁垒层被掺杂为n型。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层是以栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气沟道所需的高度形成，而第二壁垒层是以栅极没有偏置的状态下能够因沟道层、第一壁垒层以及第二壁垒层的接合而形成二维电子气沟道所需的高度形成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层由具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体构成，而第二壁垒层由具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第二壁垒层由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成，并以高于第一壁垒层的高度形成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第二壁垒层由具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中,第三氮化物系半导体的铝（Al）组成比大于第二氮化物系半导体的铝（Al）组成比。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层由铝（Al）组成比大致为5%以上、小于25%的第二氮化物系半导体构成，且高度大致为3nm以上、15nm以下；而第二壁垒层由铝（Al）组成比大致为15%以上、100%以下的第三氮化物系半导体构成，且高度大致为5nm以上、30nm以下。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，绝缘屏蔽层的高度大致为10nm以上、500nm以下。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，还包括：缓冲层，形成于基板上；高温无掺GaN层，形成于缓冲层上；补偿层，由在高温无掺GaN层中掺入电子俘获杂质的GaN构成，其中，沟道层形成于补偿层上，并由缺陷密度为5×108/cm2（简记为5E8/cm2）以下的高品质GaN构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，基板为蓝宝石基板；缓冲层由AlGaN单一层或者具有各不相同的铝（Al）组成比的多个AlGaN层的复合层形成；高温无掺GaN层大致以0.01μm以上、1μm以下的高度形成；补偿层中大致以5E17～1E19/cm3的浓度掺入了作为电子俘获杂质的铁（Fe）或碳（C），并大致以0.01μm以上、5μm以下的高度形成；沟道层大致以10nm以上、100nm以下的高度形成。
根据本发明的又一形态的一种异质结晶体管的制造方法，其特征在于，包括如下步骤：第一步骤，准备基板；第二步骤，在基板上形成具有第一能带间隙的第一氮化物系半导体的沟道层；第三步骤，在沟道层上形成具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层；第四步骤，在第一壁垒层上的栅极控制区域形成P型半导体层；第五步骤，以等于或小于P型半导体层高度的高度在第一壁垒层上形成具有不同于第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层；第六步骤，在P型半导体层上形成栅极。
根据本发明的实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，以栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气沟道所需的高度形成第一壁垒层，而在第五步骤中，以栅极没有偏置的状态下能够因第一壁垒层、第二壁垒层以及沟道层的接合而形成二维电子气沟道所需的高度形成第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，形成具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层，而在第五步骤中，形成具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，以高于第一壁垒层的高度形成第二壁垒层，其中，第二壁垒层由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，形成具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中，第三氮化物系半导体的铝组成比大于第二氮化物系半导体的铝组成比。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，形成第一壁垒层，该第一壁垒层由铝组成比大致为5%以上、小于25%的第二氮化物系半导体形成，且高度大致为3nm以上、15nm以下；而在第五步骤中，形成第二壁垒层，该第二壁垒层由铝组成比为15%以上、100%以下的第三氮化物系半导体构成，且高度为5nm以上、30nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中将P型半导体层的厚度形成为10nm以上、80nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第二步骤中包括如下子步骤：步骤2-1，在基板上形成缓冲层；步骤2-2，在缓冲层上形成高温无掺GaN层；步骤2-3，在高温无掺GaN层上形成掺入了电子俘获杂质的GaN半导体补偿层；步骤2-4，在补偿层上形成缺陷密度为5E8/cm2以下的高品质GaN半导体沟道层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第一步骤中，作为基板准备蓝宝石基板；在子步骤2-1中，利用AlGaN单一层或者具有各不相同的铝（Al）组成比的多个AlGaN层的复合层形成缓冲层；在子步骤2-2中，以0.01μm以上、1μm以下的高度形成高温无掺GaN层；在子步骤2-3中，以0.01μm以上、5μm以下的高度形成补偿层，该补偿层中以1E18～1E19/cm3的浓度掺入了作为电子俘获杂质的铁（Fe）或碳（C）；在子步骤2-4中，以10nm以上、100nm以下的高度形成沟道层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第四步骤包括如下子步骤：步骤4-1，通过第一壁垒层的生长而在第一壁垒层的整个面上形成P型半导体层；步骤4-2，干式蚀刻形成于第一壁垒层的整个面上的P型半导体层而形成图案化的P型半导体层，蚀刻使图案化的P型半导体层处于栅极控制区域。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中，通过注入杂质而用具有5×1016/cm3～5×1018/cm3的空穴浓度的GaN或AlGaN半导体、或者i-AlGaN半导体形成P型半导体层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，在栅极控制区域中形成有P型半导体层的状态下通过执行始于第一壁垒层的生长工序而形成第二壁垒层。
根据本发明的又一形态的一种异质结晶体管的制造方法，其特征在于，包括如下步骤：第一步骤，准备基板；第二步骤，在基板上形成具有第一能带间隙的第一氮化物系半导体的沟道层；第三步骤，在沟道层上形成具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层；第四步骤，在第一壁垒层上的栅极控制区域形成P型半导体层；第五步骤，利用覆盖P型半导体层的图案化的绝缘屏蔽层而以等于或小于P型半导体层高度的高度在第一壁垒层上形成具有不同于第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层；第六步骤，在位于P型半导体层上部的绝缘屏蔽层上形成栅极。
根据本发明的实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，以栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气沟道所需的高度形成第一壁垒层，而在第五步骤中，以栅极没有偏置的状态下能够因第一壁垒层、第二壁垒层以及沟道层的接合而形成二维电子气沟道所需的高度形成第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，形成具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层，而在第五步骤中，形成具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，以高于第一壁垒层高度的高度形成第二壁垒层，其中，第二壁垒层由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，由具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体形成第二壁垒层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中，第三氮化物系半导体的铝组成比大于第二氮化物系半导体的铝组成比。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第三步骤中，形成第一壁垒层，该第一壁垒层由铝组成比为5%以上、小于25%的第二氮化物系半导体形成，且高度为3nm以上、15nm以下；而在第五步骤中，形成第二壁垒层，该第二壁垒层由铝组成比为15%以上、100%以下的第三氮化物系半导体构成，且高度大致为5nm以上、30nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中，将P型半导体层的高度形成为10nm以上、80nm以下。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第四步骤中，通过注入杂质而用具有5×1016/cm3～5×1018/cm3的空穴浓度的GaN或AlGaN半导体、或者i-AlGaN半导体形成P型半导体层。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，第四步骤包括如下子步骤：步骤4-1，通过第一壁垒层的生长而在第一壁垒层的整个面上形成P型半导体层；步骤4-2，干式蚀刻形成于第一壁垒层的整个面上的P型半导体层而形成图案化的P型半导体层，蚀刻使图案化的P型半导体层处于栅极控制区域。
根据本发明的另一实施例的一种异质结晶体管的制造方法，其特征在于，在第五步骤中，是在栅极控制区域中形成有P型半导体层且P型半导体层上形成有绝缘屏蔽层的状态下通过第一壁垒层的生长而形成第二壁垒层。
根据本发明的一种异质结晶体管，其特征在于，包括：基板；沟道层，形成于基板上，并由具有第一能带间隙的第一氮化物系半导体构成；第一壁垒层，形成于沟道层上，并由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成；P型半导体层，形成于第一壁垒层的栅极控制区域；第二壁垒层，以等于或小于P型半导体层高度的高度形成于第一壁垒层上；栅极，形成于P型半导体层上；源极和漏极，形成于第二壁垒层上。
根据本发明的实施例的一种异质结晶体管，其特征在于，还包括作为栅绝缘膜而位于P型半导体层与栅极之间的绝缘屏蔽层。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层或第二壁垒层被掺杂为n型。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层具有在栅极没有偏置的状态下不会因沟道层与第一壁垒层的接合而形成二维电子气沟道所需的高度，而第二壁垒层具有在栅极没有偏置的状态下能够因沟道层、第一壁垒层以及第二壁垒层的接合而形成二维电子气沟道所需的高度。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层由具有大于第一能带间隙的第二能带间隙的第二氮化物系半导体构成，而第二壁垒层由具有大于第一能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第二壁垒层由具有等于第二能带间隙的第三能带间隙的第三氮化物系半导体构成，并形成为比第一壁垒层厚。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第二壁垒层由具有大于第二能带间隙的第三能带间隙的第三氮化物系半导体构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一氮化物系半导体为GaN，第二氮化物系半导体和第三氮化物系半导体为AlxGa1-xN，其中,第三氮化物系半导体的铝组成比大于第二氮化物系半导体的铝组成比。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，第一壁垒层由铝组成比为5%以上、小于25%的第二氮化物系半导体构成，并形成为具有3nm以上、15nm以下的高度；而第二壁垒层由铝组成比为15%以上、100%以下的第三氮化物系半导体构成，并形成为具有5nm以上、30nm以下的高度。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，P型半导体层的高度为10nm以上、80nm以下。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，通过注入杂质而用具有5×1016/cm3～5×1018/cm3的空穴浓度的GaN或AlGaN半导体、或者i-AlGaN半导体形成P型半导体层。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，还包括：缓冲层，位于基板上；高温无掺GaN层，位于缓冲层上；GaN半导体补偿层，位于高温无掺GaN层上，且掺杂有电子俘获杂质，其中，沟道层位于补偿层上，并由缺陷密度为5E8/cm2以下的高品质GaN半导体构成。
根据本发明的另一实施例的一种异质结晶体管，其特征在于，基板为蓝宝石基板，缓冲层具备AlGaN单一层或者具有各不相同的铝组成比的多个AlGaN层的复合层，高温无掺GaN层的高度大致为0.01μm以上、1μm以下，补偿层中以5E17～1E19/cm3的浓度掺入作为电子俘获杂质的铁（Fe）或碳（C），且补偿层具有0.01μm以上、5μm以下的高度，而沟道层的高度为10nm以上、100nm以下。
基于上述构成的根据本发明的异质结晶体管及其制造方法，可通过再生长技术手段而在不用蚀刻工序的条件下将栅极下端的壁垒层厚度控制为较薄，据此提供防止因栅极下部表面的等离子损伤而引起栅极漏电和元件可靠性下降的问题的效果。
根据本发明的一种实施例的异质结晶体管及其制造方法，可在生长初级壁垒层时通过外延工序而轻易地控制切换控制区域的铝组成比以及厚度，并由此省去切换控制区域中的壁垒层蚀刻工序，从而提供防止因蚀刻工序而导致元件特性改变的效果。
根据本发明的另一实施例的异质结晶体管及其制造方法，可通过多个生长工序而轻易地控制切换非控制区域的壁垒层的铝（Al）组成比以及厚度，据此提供使元件的特性（包括二维电子气沟道的电子密度(Electron Density)）易于控制的效果。
根据本发明的另一实施例的异质结晶体管及其制造方法，在生长次级壁垒层时将形成于切换控制区域的绝缘屏蔽层利用为栅绝缘膜，从而提供简化晶体管制造工序的效果。
根据本发明的另一实施例的异质结晶体管及其制造方法，提供漏极电流特性相对于现有技术中的金属-绝缘体-半导体-异质结场效应晶体管（MIS-HFET）结构得到改善的效果。
根据本发明的另一实施例的异质结晶体管及其制造方法，提供改善栅极与沟道层之间的界面特性的效果。
根据本发明的另一实施例的异质结晶体管及其制造方法，提供利用P型半导体层与绝缘屏蔽层的组合而提高阈值电压的效果。
附图说明
图1为关于现有技术中的栅槽结构的异质结晶体管的制造方法的工序图。
图2为现有技术中的栅槽结构的异质结晶体管的剖面图。
图3为根据本发明的异质结晶体管的剖面图。
图4a～图4d为关于图3所示异质结晶体管的制造方法的工序图。
图5为表示在图3所示异质结晶体管中形成异质结的各半导体层的距离与能量的关系的示例图。
图6为表示基于图3所示异质结晶体管的铝组成比的壁垒层厚度与导带边缘的关系的示例图。
图7为表示图3所示异质结晶体管的壁垒层厚度与二维电子气的电子密度的关系的示例图。
图8为根据本发明的实施例的异质结晶体管的剖面图。
图9为根据本发明的另一形态的异质结晶体管的剖面图。
图10a～图10d为关于图9所示异质结晶体管的制造方法的工序图。
图11为表示在图9所示异质结晶体管中形成异质结的各半导体层的距离与能量的关系的示例图。
图12为表示基于图9所示异质结晶体管的铝组成比的壁垒层厚度与导带边缘的关系的示例图。
图13为表示图9所示异质结晶体管的壁垒层厚度与二维电子气的电子密度的关系的示例图。
图14为根据本发明的实施例的异质结晶体管的剖面图。
符号说明：
10：异质结晶体管 11：基板
12：沟道层 13：第一壁垒层
14：栅极 15：第二壁垒层
16：绝缘屏蔽层
具体实施方式
本说明书及权利要求书中使用的术语或词语不应局限于常规或词典上的含义去进行解释，而是要立足于发明者可以为了用最优的方法说明自己的发明而对术语的概念进行恰当的定义的原则，从而解释为符合本发明的技术思想的含义和概念。因此，本说明书中记载的实施例和附图中图示的构成只是本发明的一个最优实施例，其并不能代表本发明的全部技术思想，因此要理解在提出本申请的时间点可能会有可用于替代这些实施例的多种等同实施例和变形例存在。
以下，参照附图对本发明的实施例进行详细说明。
在附图中，构成要素的宽度、长度、厚度等可能出于方便的目的而被夸张地表示。并且，如果记载一个构成要素位于另一构成要素的“上部”或者“之上”，则不仅包括一个构成要素处于另一构成要素的“紧邻的上部”或“紧邻的上方”的情形，而且还包括这两个构成要素之间还存在其他构成要素的情形。在整个说明书中，相同的附图标记表示相同的构成要素。而且，在以下的实施例中虽然是对利用氮化镓（GaN）系半导体的异质结晶体管元件进行说明，然而本发明并不局限于此，只要可以适用本发明就可以利用现有技术中的其他多种氮化物系半导体来实现。
图3为根据本发明的异质结晶体管的剖面图。
参照图3，异质结晶体管10具有基板11、沟道层12、第一壁垒（barrier）层13、栅极14以及第二壁垒层15。
在根据本实施例的异质结晶体管10中，区分成第一壁垒层13与在第一壁垒层13上予以再生长的第二壁垒层15而形成壁垒层结构，从而省去蚀刻工序而在切换控制区域（或者栅极控制区域）形成凹槽（Recess），并由此消除蚀刻工序带来的问题，从而提高元件性能及可靠性的同时实现常关（Normally-Off）特性。
在此对各构成要素进行更为具体的说明。首先，只要是能够生长半导体层的基板就不对基板11进行特别限定，其可以用蓝宝石基板、AlN基板、GaN基板、SiC基板、Si基板等实现。
沟道层12配置于基板11上，并由具有第一能带间隙的第一氮化物系半导体构成。第一氮化物系半导体包含GaN。沟道层12根据施加于沟道层12的电场而形成用于电子的移动的沟道。
优选地，沟道层12的厚度约为10nm以上、100nm以下。如果沟道层12的厚度过于薄而不足10nm，则用于电子移动的沟道区域变窄而导致电子迁移率下降，而如果沟道层12的厚度超过100nm，则可能会由于晶格应力而引起龟裂。
沟道层12可以与起到减少基板11与半导体层之间的晶格失配的作用的缓冲层形成为一体。并且，沟道层12与基板11之间可以具有缓冲层等。
第一壁垒层13配置于沟道层12上，并由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成。第二氮化物系半导体包含AlxGa1-xN。
第一壁垒层13具有较薄的厚度，以使栅极14没有偏置（Bias）的状态下第一壁垒层13与沟道层12之间的界面附近不会形成二维电子气（2DEG：Two-dimensional Electron Gas）沟道。之所以将第一壁垒层13形成为较薄的厚度，是为了防止当把沟道层12与第一壁垒层13配置为形成异质结时由于相互之间形成异质结而在它们的界面上形成二维电子气沟道。本实施例的这种构成与现有技术中的异质结晶体管的壁垒层的构成存在差异，在现有技术中，为了在异质结晶体管的壁垒层与沟道层形成异质结时在它们的界面上形成二维电子气沟道而将壁垒层设置为预定厚度以上。
栅极14配置于第一壁垒层13的栅极控制区域上。栅极控制区域对应于第一壁垒层13中与栅极14正对且位于栅极14下部的区域。优选地，栅极14由与第一壁垒层13及第二壁垒层15形成肖特基结的材料构成。例如，作为栅极14的材料可以利用Ni、Pd、Au、Pt、W等。
第二壁垒层15配置于第一壁垒层13的栅极非控制区域之上。栅极非控制区域对应于第一壁垒层13当中除了前述栅极控制区域以外的区域。即，栅极非控制区域对应于第一壁垒层13上除了栅极14所处区域以外的区域。
在将第二壁垒层15配置于第一壁垒层13上时，可将第二壁垒层15配置为第二高度，所述第二高度用于使在栅极没有偏置的状态下第一壁垒层13与沟道层12之间的界面上形成二维电子气沟道。第二高度可以与第一壁垒层的第一高度相同或不同。如果第二高度大于第一高度，则第二壁垒层15的材料可以与第一壁垒层13的材料相同。实际上由于第一高度相对较小，因此为了易于控制工序，优选地，使第二高度与第一高度相同或者使第二高度大于第一高度。
第二壁垒层15上可以形成源极和漏极（参照图2的160和170）。源极与漏极将栅极夹设于中间而配置于该栅极的两侧。
根据本实施例的异质结晶体管10利用由第一壁垒层与第二壁垒层构成的再生长壁垒层结构而构成用于实现常关特性的栅槽结构，并据此解决采用蚀刻工序的现有技术中的栅槽结构中存在的问题，并有效地控制二维电子气沟道中几乎不形成二维电子气的非连续区域，从而具有提高元件可靠性、提高元件特性的均匀度、提高二维电子气的电子密度调节的方便性、简化制造工序等优点。
图4a～图4d是关于图3的异质结晶体管的制造方法的工序图。
首先，如图4a所示，在基板11上形成具有第一能带间隙的沟道层12，并在沟道层12上以第一高度H1形成具有第二能带间隙的第一壁垒层13。其中，沟道层12由从基板11生长的第一氮化物系半导体构成，而第一壁垒层13由从沟道层12以异质结的结构生长的第二氮化物系半导体构成。第一能带间隙与第二能带间隙互不相同。
在本实施例中，基板11为蓝宝石基板，沟道层12由GaN材料形成，而第一壁垒层13由AlxGa1-xN材料形成。在此情况下，第二能带间隙大于第一能带间隙。
而且，第一壁垒层13形成为在后述的工序中形成的栅极没有偏置的状态下不会由于与沟道层之间的异质结而形成二维电子气沟道所需的高度。考虑到合适的铝浓度及厚度，优选地，第一壁垒层13是以铝（Al）的组成比为5%以上、且小于25%的AlGaN材料构成，并且大致是以厚度为3nm以上、15nm以下的第一高度H1形成。
另外，可以从起到减少基板11与半导体层之间的晶格失配的作用的缓冲层开始通过连续性的薄膜生长工序形成沟道层12。并且，可通过夹设缓冲层等其他功能层而将沟道层12形成于基板11上。例如，在本实施例的变形例中，可以形成为具有：缓冲层11a，形成于基板11上；高温无掺（HighTemperature Undoped）GaN层11b，形成于缓冲层上；补偿层（CompensationLayer）11c，形成于高温无掺GaN层上；沟道层12a，形成于补偿层11c上。
在前述的情况下，缓冲层11a可以具有AlGaN单一层或者具有互不相同的铝（Al）组成比的多个AlGaN层的复合层。高温无掺GaN层11b为用于对缓冲层11a上部进行平整化的层，大致可以具有0.01μm以上、1μm以下的高度。补偿层11c为用于阻断来自沟道层12的电子的层，例如可以将铁（Fe）或碳（C）作为电子俘获杂质（Electron-Trapping Impurity）而以5E17/cm3～1E19/cm3的浓度进行掺杂，且大致可以具有0.01μm以上、5μm以下的高度。另外，沟道层12a由高品质的氮化镓层（High Quality Channel GaNLayer）形成，且可以具有0（不含）乃至100nm左右的厚度。
然后，如图4b所示，在第一壁垒层13上的栅极控制区域A1中选择性形成绝缘屏蔽层16。
作为绝缘屏蔽层16的材料可以采用氧化物或氮化物等绝缘材料。例如，作为绝缘材料可以采用硅氧化物（SiO2等）。优选地，绝缘屏蔽层16的高度约为10nm以上、500nm以下。这样的范围是通过考虑工序控制的方便性以及工序的快捷性等而设定的。
形成绝缘屏蔽层16的工序可以具有如下子步骤（Substep）：在沟道层12上形成绝缘层；在绝缘层上形成经过图案化的光阻材料层；通过湿式蚀刻工序等而将除了栅极控制区域A1之外的栅极非控制区域的一部分绝缘层除去；除去光阻材料层而形成绝缘屏蔽层16。
在第一壁垒层13为AlGaN的情况下，第一壁垒层13会由于Ga-面生长为上部表面层而即使在暴露于湿式蚀刻的情况下也不会使表面状态受到影响。即，如果为了形成绝缘屏蔽层16而采用湿式蚀刻工序，则优点在于，可以防止为了实现常关特性而利用干式蚀刻形成凹槽的现有技术中的凹槽形成工序中发生的壁垒层表面在蚀刻后损伤的情况。
然后，如图4c所示，在第一壁垒层13上形成具有第三能带间隙的第二壁垒层15。第二壁垒层15由第三氮化物系半导体构成，并以等于或小于绝缘屏蔽层16的高度的第二高度H2形成。
在本实施例中，可利用铝（Al）的组成比约为15%以上、100%以下的AlxGa1-xN材料而以约为5nm以上、30nm以下的第二高度H2形成第二壁垒层15。
如果第二壁垒层15的铝组成比与第一壁垒层13的铝组成比相同，或者第二壁垒层15的第三能带间隙与第一壁垒层13的第二能带间隙相同，则第二壁垒层15的第二高度H2大于第一壁垒层13的第一高度H1。这是为了让在高度相对较低的第一壁垒层13的第一高度H1上加上配置于第一壁垒层13上的第二壁垒层15的第二高度H2的整个壁垒层的第三高度H3成为能够在沟道层12与第一壁垒层13之间的界面上恰当地形成二维电子气沟道的高度。
然后，如图4d所示，除去绝缘屏蔽层16并在暴露于栅极控制区域A1的第一壁垒层13上形成栅极14。
作为形成栅极14的方法的一例，对光阻材料进行图案化，以使除去了绝缘屏蔽层16的栅极控制区域A1与栅极非控制区域A2上存在对应于栅极控制区域A1的开口部，并通过图案化的光阻材料而在栅极控制区域的凹槽中蒸镀金属材料，从而可以形成栅极14。
另外，在栅极14形成之前或者形成之后，第二壁垒层15上可以形成与第二壁垒层15欧姆接触的源极和漏极。
正是这样，按照根据本实施例的异质结晶体管的制造方法，在沟道层上将第一壁垒层形成为较薄的层，并只在第一壁垒层上的除了栅极控制区域以外的其余区域（栅极非控制区域）再生长出第二壁垒层，从而可以有效地实现无需利用蚀刻工序的栅槽结构的常关性异质结晶体管。
图5为表示在图3所示异质结晶体管中形成异质结的各半导体层的距离与能量的关系的示例图。
图5对应于沿着图3中的异质结晶体管的A-A线拉开的距离与异质结半导体层的能量之间的关系。
如图5所示，在由GaN半导体构成的沟道层与由AlGaN半导体构成的壁垒层形成异质结的情况下，由于两种半导体材料之间的导带（ConductionBand）Ec与价带（Valence Band）Ev的界面上的能带间隙之差而在导带边缘部分形成极化效应所引起的高浓度的二维电子气沟道。由于这种二维电子气处在低于费米能级EF的能级，因此可在晶体管等半导体元件的活性区显示出优良的电子传输特性。
在利用前述的二维电子气的同时，为了实现常关特性，根据本发明的异质结晶体管采用再生长壁垒层结构，所述再生长壁垒层结构是利用较薄的第一壁垒层而形成第二壁垒层，以实现利用二维电子气沟道的常关晶体管。即，根据本发明的异质结晶体管采用了在栅极非控制区域中选择性再生长第一壁垒层而形成第二壁垒层的再生长壁垒层结构（对应于栅槽结构），从而有效地在二维电子气沟道中形成非连续区域，由此实现常关特性良好的异质结晶体管。
图6为表示基于图3中的异质结晶体管的铝组成比的壁垒层厚度与导带边缘的关系的示例图。
如图6所示，根据铝（Al）的组成比和厚度的不同，在构成第一壁垒层和第二壁垒层的AlxGa1-xN壁垒层中导带边缘（Conduction Band Edge）的位置也在很大程度上不同。
因此，在将壁垒层的厚度形成为较薄时，由于电子浓度可能会减小，因此可以增加Al组成比而增加二维电子气的电子浓度。另外，当难以用较薄的厚度形成壁垒层时，可降低Al组成比而形成壁垒层，从而可以从厚度的限制中解脱。即，为了提供一种具有未经蚀刻工序而形成的栅槽结构的同时恰当利用基于异质结的二维电子气沟道的异质结晶体管，在本发明中将异质结晶体管构成为使生长成与沟道层形成异质结结构的壁垒层至少分为两个步骤进行再生长。
在将壁垒层分为第一壁垒层和第二壁垒层进行再生长的过程中，如果壁垒层的厚度变薄则电子浓度减小，而如果壁垒层的厚度变厚则电子浓度增大，然而有可能因晶格应力而在壁垒层中引起龟裂。例如，大致在铝（Al）浓度为25%以上的情况下，当壁垒层的厚度增大时，在发生应力松弛（Relaxation）之前将会由于晶格应力而导致出现裂隙。
因此，需要一个用于形成前述的二维电子气沟道和栅槽结构的优选条件，如果对根据本实施例的条件举例说明则如下。
首先，在由AlxGa1-xN氮化物系半导体构成的壁垒层中铝（Al）的组成比x为0.25（x=0.25，Al占25%）的情况下，当壁垒层的厚度大于3nm时，由于导带边缘处在低于费米能级EF的能级，因此在工序控制或形成均匀的壁垒层等方面考虑时要将壁垒层形成为第一壁垒层以及从第一壁垒层再生长的第二壁垒层却有困难。即，对于AlxGa1-xN壁垒层而言，如果将铝的组成比设定为25%以上、100%以下，则不仅会超过临界厚度（Critical Thickness），而且会产生裂隙（Crack），从而使二维电子气沟道的特性显著降低。
而且，对于第二壁垒层而言，如果从第一壁垒层再生长的AlxGa1-xN中的x取1，则镓（Ga）的组成比将成为0，从而使第二壁垒层成为AlN层。在此情况下，由AlN构成的第二壁垒层的厚度优选形成为大致5nm以下。这是考虑到AlN层的临界厚度而选择的范围，是因为在AlN层的厚度超过5nm时AlN层中可能会产生裂隙。并且，如果用较薄的层形成第二壁垒层，则可能会引起表面正电荷聚集问题，并存在相对而言工序控制较难的问题。
考虑到前述的铝组成比与壁垒层厚度的关系，在本发明中，将GaN沟道层上生长的第一壁垒层的铝组成比限制为小于25%。而且，第一壁垒层的铝组成比优选为大致5%以上。大致5%以上的铝组成比是在小于25%的铝组成比条件下考虑到工序控制的方便性以及厚度增加引起的晶格应力而选定的范围。
考虑到前述的铝组成比（大致5%以上、小于25%），优选地，第一壁垒层大致以3nm以上、15nm以下的厚度形成。
并且在本发明中，可根据第一壁垒层的铝组成比和厚度而确定第二壁垒层的铝组成比和厚度。优选地，第二壁垒层的铝组成比大致为15%以上、100%以下，其厚度大致为5nm以上、30nm以下。由氮化物系半导体层构成的第二壁垒层大致在高度为5nm以下的条件下会由于二维电子气的电子浓度低而出现沟道阻抗的增加，而如果高度超过30nm，则可能由于晶格应力而产生龟裂，且可能在第二壁垒层形成工序中需要大量的时间。
图7为表示图3中的异质结晶体管的壁垒层厚度与二维电子气的电子密度的关系的示例图。
如图7所示，如果由AlxGa1-xN氮化物系半导体构成的壁垒层的厚度变薄，则在特定厚度（约为3～5nm）以下的条件下二维电子气沟道的电子密度ne可能会急剧减小。即，在具有预定的铝浓度（25%等）的AlGaN壁垒层中如果将其厚度减小到比预定厚度薄，则由于在二维电子气沟道中自发极化效应和压电效应减弱，因此可能会导致没有形成二维电子气沟道的非连续区域的形成。
考虑到这一点，在本发明中，在再生长壁垒层结构中，首先将从沟道层算起的第一壁垒层的高度（或者厚度）形成为在与沟道层形成异质结时不会引起二维电子气沟道的形成的高度。然后，将在第一壁垒层的栅极非控制区域中再生长的第二壁垒层形成为当沟道层与壁垒层（第一壁垒层和第二壁垒层）形成异质结时能够形成二维电子气沟道的高度。根据本发明，采用一种将栅极下部的绝缘屏蔽层作为掩膜而在较薄的第一壁垒层上选择性生长第二壁垒层的栅槽结构，从而可以提供没有蚀刻损伤的表现出良好的常关特性的异质结晶体管。
图8为根据本发明的实施例的异质结晶体管的剖面图。
参照图8，异质结晶体管是一种具有金属-绝缘体-半导体（MIS：MetalInsulator Semiconductor）-异质结场效应晶体管（HFET：Heterojunction FieldEffect Transistor）结构的晶体管，其具有基板11、沟道层12、第一壁垒层13、栅极14、第二壁垒层15、以及绝缘屏蔽层16，并区分成第一壁垒层13与在第一壁垒层13上再生长的第二壁垒层15而形成壁垒层，从而可以不用蚀刻工序而在切换控制区域（或者栅极控制区域）形成凹槽结构，且在绝缘屏蔽层16所在的凹槽结构上配置栅极14，从而既可以防止蚀刻工序中出现的问题，而且还可以实现常关特性。
根据本实施例的异质结晶体管除了在栅槽结构中留有绝缘屏蔽层16的一点之外与先前参照图3说明的异质结晶体管实质上相同，因此省略关于重复性构成要素的详细说明。
在通过图4a～图4d中的制造方法制造的前述的异质结晶体管中，可在形成第二壁垒层15时将工序控制为并不除去位于第一壁垒层13上部的绝缘膜，从而可以获得绝缘屏蔽层16。当然，如果不考虑制造工序变得稍微复杂，则也可以在通过图4a～图4d所示的制造方法除去绝缘膜之后，利用额外的绝缘材料形成栅绝缘膜而构成绝缘屏蔽层16。
根据本实施例，在与图3的异质结晶体管相比时，由于存在位于栅极14与第一壁垒层13之间并作为栅绝缘膜发挥功能的绝缘屏蔽层16，因此表现出阈值电压较高的特性，且表现出栅极漏电较轻的特性，并省去了绝缘屏蔽层去除工序，从而具有能够简化制造工序的优点。
根据前述的实施例，将与沟道层形成异质结的第一壁垒层生长为较薄，并在较薄的第一壁垒层上选择性地再生长第二壁垒层，从而可以实现表现出可靠的常关特性的新的再生长栅槽结构的异质结晶体管，同时在壁垒层的组成比以及厚度的限制方面自由度提高，从而使工序的灵活性提高，而且元件特性表现出更为均匀，由此可以带来再现性提高的效果。
图9为根据本发明的异质结晶体管的剖面图。
参照图9，异质结晶体管1010具有基板1011、沟道层1012、第一壁垒层1013、P型半导体层1014、第二壁垒层1015以及栅极1016。
在根据本实施例的异质结晶体管1010中，在作为切换控制区域的栅极控制区域中形成从第一壁垒层1013生长的P型半导体层1014，且利用P型半导体层1014并通过在沟道层1012上的除了栅极控制区域之外的区域（栅极非控制区域）中从第一壁垒层1013再生长的第二壁垒层1015而形成凹槽壁垒层结构，从而不用蚀刻工序而在栅极控制区域形成凹槽，并由此消除蚀刻工序中出现的问题，从而既提高元件性能以及可靠性，而且还实现了常关特性。
尤其，根据本实施例的异质结晶体管1010在与现有技术中的金属-绝缘体-半导体-异质结场效应晶体管（MIS-HFET）结构相比时，可改善漏极电流特性，并能提高阈值电压，且可以改善栅极与沟道层之间的界面特性。
在此对各构成要素进行更为具体的说明。首先，只要是能够生长半导体层的基板就不对基板1011进行特别限定，其可以用蓝宝石基板、AlN基板、GaN基板、SiC基板、Si基板等实现。
沟道层1012配置于基板1011上，并由具有第一能带间隙的第一氮化物系半导体构成。第一氮化物系半导体包含GaN。沟道层1012根据施加于沟道层1012的电场而形成用于电子的移动的沟道。
优选地，沟道层1012的厚度约为10nm以上、100nm以下。如果沟道层1012的厚度过于薄而不足10nm，则用于电子移动的沟道区域变窄而导致电子迁移率下降，而如果沟道层1012的厚度超过100nm，则可能会由于晶格应力而引起龟裂。
沟道层1012可以与起到减少基板1011与半导体层之间的晶格失配的作用的缓冲层形成为一体。并且，沟道层1012与基板1011之间可以具有缓冲层等。
第一壁垒层1013配置于沟道层1012上，并由具有不同于第一能带间隙的第二能带间隙的第二氮化物系半导体构成。第二氮化物系半导体包含AlxGa1-xN。
第一壁垒层1013具有较薄的厚度，以使栅极1016没有偏置（Bias）的状态下第一壁垒层1013与沟道层1012之间的界面附近不会形成二维电子气（2DEG：Two-dimensional Electron Gas）沟道。之所以将第一壁垒层1013形成为较薄的厚度，是为了防止当把沟道层1012与第一壁垒层1013配置为形成异质结时由于相互之间形成异质结而在它们的界面上形成二维电子气沟道。本实施例的这种构成与现有技术中的异质结晶体管的壁垒层的构成存在差异，在现有技术中，为了在异质结晶体管的壁垒层与沟道层形成异质结时在它们的界面上形成二维电子气沟道而将壁垒层设置为预定厚度以上。
P型半导体层1014在第一壁垒层1013上被设置于异质结晶体管的栅极控制区域。P型半导体层1014使得由沟道层1012与第一壁垒层1013的异质结所形成的费米能级重新排布。
在P型半导体层1014的作用下，原来存在于沟道层1012与第一壁垒层1013的界面附近的价电子带的势阱将会向费米能级上迁移而处于新的状态，据此，可以在通过沟道层1012、第一壁垒层1013以及第二壁垒层1015的接合而形成于沟道层1012与第一壁垒层1013的界面附近的二维电子气沟道中生成没有形成二维电子气的非连续区域。
优选地，P型半导体层1014的高度为10nm以上、80nm以下。根据杂质的注入，P型半导体层1014可以由具有5×1016/cm3～5×1018/cm3的空穴浓度的GaN半导体、AlGaN半导体或者i-AlGaN半导体（即intrinsic(含掺)型）构成。而且，根据实施情况，P型半导体层1014可以由无掺型的GaN、InN等双组份系氮化物系半导体、InGaN等三组份系氮化物系半导体、AlInGaN等四组份系氮化物系半导体所形成。
第二壁垒层1015配置于第一壁垒层1013的栅极非控制区域上。栅极非控制区域在第一壁垒层1013上对应于除了前述的栅极控制区域以外的区域。即，栅极非控制区域在第一壁垒层1013上对应于除了栅极1016所在的区域之外的区域。
在将第二壁垒层1015配置于第一壁垒层1013上时，可将第二壁垒层1015配置为第二高度，所述第二高度用于使在栅极没有偏置的状态下第一壁垒层1013与沟道层1012之间的界面上形成二维电子气沟道。第二高度可以与第一壁垒层的第一高度相同或不同。如果第二高度大于第一高度，则第二壁垒层1015的材料可以与第一壁垒层1013的材料相同。实际上由于第一高度相对较小，因此为了易于控制工序，优选地，使第二高度与第一高度相同或者使第二高度大于第一高度。
栅极1016配置于第一壁垒层1013的栅极控制区域上。栅极控制区域对应于第一壁垒层1013中与栅极1016正对且位于栅极1016下部的区域。优选地，栅极1016由与第一壁垒层1013及第二壁垒层1015形成肖特基结的材料构成。例如，作为栅极1016的材料可以利用Ni、Pd、Au、Pt、W等。
可将栅极夹设于中间而在该栅极的两侧配置源极和漏极。可将源极和漏极（参照图8的1160和1170）形成为与第二壁垒层1015形成欧姆接触。
在根据本实施例的异质结晶体管1010中，利用形成于栅极控制区域的P型半导体层而在较薄的第一壁垒层上再生长出第二壁垒层，从而不用蚀刻工序而在栅极控制区域中形成栅槽结构，由此解决了利用蚀刻工序的现有技术中的栅槽结构中存在的问题，并可以通过P型半导体层而实现可靠性较高的常关特性，同时可以稳定地控制二维电子气沟道中几乎不形成二维电子气的非连续区域。
图10a～图10d是关于图9中的异质结晶体管的制造方法的工序图。
首先，如图10a所示，在基板1011上生长具有第一能带间隙的沟道层1012，并在沟道层1012上以第一高度H1生长具有第二能带间隙的第一壁垒层1013，然后在第一壁垒层1013上生长P型半导体层1014。
关于在基板1011上形成沟道层1012、第一壁垒层1013以及P型半导体层1014的工序，优选地，是在用于生长薄膜的处理室内通过连续工序执行。在此情况下，P型半导体层1014与第一壁垒层1013具有良好的界面特性。
其中，沟道层1012由从基板1011生长的第一氮化物系半导体构成，而第一壁垒层1013由从沟道层1012生长为异质结结构的第二氮化物系半导体构成。第一能带间隙与第二能带间隙互不相同。
例如，基板1011可以是蓝宝石基板，沟道层1012可以是GaN，第一壁垒层1013可以是AlxGa1-xN，而P型半导体层1014可以是在GaN或AlGaN中掺入Mg、Zn等少量杂质的氮化物系半导体层。在此情况下，第二能带间隙大于第一能带间隙。
并且，第一壁垒层1013形成为在后续的工序中形成的栅极没有偏置的状态下不会由于与沟道层之间的异质结而形成二维电子气沟道的高度。考虑到合适的铝浓度及厚度，优选地，第一壁垒层1013是由铝（Al）组成比为5%以上、小于25%的AlGaN材料构成，且大致是以3nm以上、15nm以下的第一高度H1形成。
另外，可以从起到减少基板1011与半导体层之间的晶格失配的作用的缓冲层开始通过连续性的薄膜生长工序形成沟道层1012。并且，可通过夹设缓冲层等其他功能层而将沟道层1012形成于基板1011上。例如，在本实施例的变形例中，可以形成为具有：缓冲层1011a，形成于基板1011上；高温无掺（High Temperature Undoped）GaN层1011b，形成于缓冲层上；补偿层（Compensation Layer）1011c，形成于高温无掺GaN层上；沟道层1012a，形成于补偿层1011c上。
在前述的情况下，缓冲层1011a可以具有AlGaN单一层或者具有互不相同的铝（Al）组成比的多个AlGaN层的复合层。高温无掺GaN层1011b为用于对缓冲层1011a上部进行平整化的层，大致可以具有0.01μm以上、1μm以下的高度。补偿层1011c为用于阻断来自沟道层1012的电子的层，例如可以将铁（Fe）或碳（C）作为电子俘获杂质（Electron-Trapping Impurity）而以5E17/cm3～1E19/cm3的浓度进行掺杂，且大致可以具有0.01μm以上、5μm以下的高度。另外，沟道层1012a由高品质的氮化镓层（High Quality ChannelGaN Layer）形成，且可以具有0（不含）乃至100nm左右的厚度。
然后，如图10b所示，在第一壁垒层1013的栅极控制区域A1形成P型半导体层1014。
可通过在涂布绝缘膜之后将覆盖位于栅极控制区域A1的P型半导体层1014的绝缘膜留下并将其余绝缘膜除去的方式进行图案化而形成P型半导体层1014。存在于P型半导体层1014上的绝缘膜对应于绝缘屏蔽层1017。
形成绝缘屏蔽层1017的工序可以具有如下子步骤（Substep）：在沟道层1012上形成绝缘层；在绝缘膜上形成经过图案化的光阻材料层；通过湿式蚀刻工序等而将除了栅极控制区域A1之外的栅极非控制区域的绝缘层除去；除去光阻材料层而形成绝缘屏蔽层1017。
在第一壁垒层1013为AlGaN的情况下，第一壁垒层1013会由于Ga-面生长为上部表面层而即使在暴露于湿式蚀刻的情况下也不会使表面状态受到影响。即，如果为了形成绝缘屏蔽层1017而采用湿式蚀刻工序，则优点在于，可以防止为了实现常关特性而利用干式蚀刻形成凹槽的现有技术中的凹槽形成工序中发生的壁垒层表面在蚀刻后损伤的情况。
作为绝缘屏蔽层1017的材料可以采用氧化物或氮化物等绝缘材料。例如，作为绝缘材料可以采用硅氧化物（SiO2等）。优选地，绝缘屏蔽层1017的高度约为10nm以上、500nm以下。这样的范围是通过考虑工序控制的方便性以及工序的快捷性等而设定的。
然后，如图10c所示，在第一壁垒层1013上形成具有第三能带间隙的第二壁垒层1015。其中，第二壁垒层1015由第三氮化物系半导体构成，并以等于或小于P型半导体层1014的高度的第二高度H2形成。
在本实施例中，第二壁垒层1015可以由铝（Al）组成比大致为15%以上、100%以下的AlxGa1-xN材料构成，并以大致为5nm以上、30nm以下的第二高度H2形成。尤其，第二壁垒层1015由掺入预定量的n型杂质（Donor）的n型氮化物系半导体形成。在此情况下，第二壁垒层1015可通过提高二维电子气沟道中的电子密度而改善元件特性。
如果第二壁垒层1015的铝组成比与第一壁垒层1013的铝组成比相同，或者第二壁垒层1015的第三能带间隙与第一壁垒层1013的第二能带间隙相同，则第二壁垒层1015的第二高度H2大于第一壁垒层1013的第一高度H1。这是为了让在高度相对较低的第一壁垒层1013的第一高度H1上加上第二壁垒层1015的第二高度H2的整个壁垒层的第三高度H3成为能够在沟道层1012与第一壁垒层1013之间的界面上恰当地形成二维电子气沟道的高度。
然后，如图10d所示，除去绝缘屏蔽层1017并在暴露于栅极控制区域A1的P型半导体层1014上形成栅极1016。
栅极1016由与P型半导体层1014形成肖特基结的材料形成。作为栅极1016的材料，可采用Ni/Au、Pd/Au等。
作为形成栅极1016的方法的一例，对光阻材料进行图案化，以使除去了绝缘屏蔽层1017的栅极控制区域A1与栅极非控制区域A2上存在对应于栅极控制区域A1的开口部，并通过图案化的光阻材料而在栅极控制区域A1的P型半导体层1014上蒸镀金属材料，从而可以形成栅极1016。
如果在栅极1016上施加适当的偏压，则栅极1016下部的沟道层1012与第一壁垒层1013的分界附近可形成二维电子气。
另外，在栅极1016形成之前或者形成之后，第二壁垒层1015上可以形成与第二壁垒层1015欧姆接触的源极和漏极。
按照根据本实施例的异质结晶体管的制造方法，通过连续工序而在处理室内的基板上生长沟道层、较薄的第一壁垒层以及P型半导体层，并将存在于第一壁垒层的栅极控制区域的P型半导体层利用为掩膜而在第一壁垒层上再生长出用于形成二维电子气的第二壁垒层，从而可以消除现有技术中的利用蚀刻工序的栅槽结构的异质结晶体管中出现的由蚀刻损伤带来的问题，并且可以通过P型半导体层而实现具有优良的漏极电流特性的可靠的常关异质结晶体管。
图11为表示在图9的异质结晶体管中形成异质结的各半导体层的距离与能量的关系的示例图。
图11对应于沿着图9中的异质结晶体管的A-A线拉开的距离与异质结半导体层的能量之间的关系。
如图11所示，在由GaN半导体构成的沟道层与由AlGaN半导体构成的壁垒层形成异质结的情况下，由于两种半导体材料之间的导带（ConductionBand）Ec与价带（Valence Band）Ev的界面上的能带间隙之差而在导带边缘部分形成极化效应所引起的高浓度的二维电子气沟道。由于这种二维电子气处在低于费米能级EF的能级，因此可在晶体管等半导体元件的活性区显示出优良的电子传输特性。
在利用前述的二维电子气的同时，为了实现常关特性，根据本发明的异质结晶体管利用P型半导体层和再生长壁垒层结构而有效地实现利用了二维电子气沟道的常关异质结晶体管，其中所述P型半导体层生长于较薄的第一壁垒层的栅极控制区域，而所述再生长壁垒层结构将P型半导体层利用为掩膜而形成第二壁垒层。即，根据本发明的异质结晶体管通过基于栅极下部的P型半导体层和再生长壁垒层结构的栅槽结构而在二维电子气沟道中有效地形成非连续区域，从而实现良好的常关特性。
图12为表示基于图9中的异质结晶体管的铝组成比的壁垒层厚度与导带边缘的关系的示例图。
如图12所示，根据铝（Al）的组成比和厚度的不同，在构成第一壁垒层和第二壁垒层的AlxGa1-xN壁垒层中导带边缘（Conduction Band Edge）的位置也在很大程度上不同。
即，如果将壁垒层的厚度形成为较薄，则可能导致电子浓度减小，因此可通过增大Al组成比而增大二维电子气的电子浓度。另外，如果难以将壁垒层形成为较薄的厚度，则可以减小Al组成比而形成壁垒层，从而可以从厚度的限制中解脱。
因此，在本发明中使生长成与沟道层形成异质结结构的壁垒层至少分为两个层进行再生长，且在再生长出壁垒层时利用设置于栅极下部的P型半导体层，从而不用蚀刻工序而有效地形成栅槽结构，并实现了在异质结所引起的二维电子气沟道中可靠地形成非连续区域的常关型异质结晶体管。
具体而言，在将壁垒层分为第一壁垒层和第二壁垒层进行再生长的过程中，如果壁垒层的厚度变薄则电子浓度减小，而如果壁垒层的厚度变厚则电子浓度增大，然而有可能因晶格应力而在壁垒层中引起龟裂。例如，大致在铝（Al）浓度为25%以上的情况下，当壁垒层的厚度增大时，在发生应力松弛（Relaxation）之前将会由于晶格应力而导致出现裂隙。因此，需要一个用于形成前述的二维电子气沟道和栅槽结构的优选条件，如果对根据本发明的条件举例说明则如下。
首先，在由AlxGa1-xN氮化物系半导体构成的壁垒层中铝（Al）的组成比x为0.25（x=0.25，Al占25%）的情况下，当壁垒层的厚度大于3nm时，由于导带边缘处在低于费米能级EF的能级，因此在工序控制或形成均匀的壁垒层等方面考虑时要将壁垒层形成为第一壁垒层以及从第一壁垒层再生长的第二壁垒层却有困难。即，对于AlxGa1-xN壁垒层而言，如果将铝的组成比设定为25%以上、100%以下，则不仅会超过临界厚度（Critical Thickness），而且会产生裂隙（Crack），从而使二维电子气沟道的特性显著降低。
而且，对于第二壁垒层而言，如果从第一壁垒层再生长的AlxGa1-xN中的x取1，则镓（Ga）的组成比将成为0，从而使第二壁垒层成为AlN层。在此情况下，由AlN构成的第二壁垒层的厚度优选形成为大致5nm以下。这是考虑到AlN层的临界厚度而选择的范围，是因为在AlN层的厚度超过5nm时AlN层中可能会产生裂隙。并且，如果用较薄的层形成第二壁垒层，则可能会引起表面正电荷聚集问题，并存在相对而言工序控制较难的问题。
考虑到前述的铝组成比与壁垒层厚度的关系，在本发明中，将GaN沟道层上生长的第一壁垒层的铝组成比限制为小于25%。而且，第一壁垒层的铝组成比优选为大致5%以上。大致5%以上的铝组成比是在小于25%的铝组成比条件下考虑到工序控制的方便性以及厚度增加引起的晶格应力而选定的范围。
考虑到前述的铝组成比（大致5%以上、小于25%），优选地，第一壁垒层大致以3nm以上、15nm以下的厚度形成。
并且在本发明中，可根据第一壁垒层的铝组成比和厚度而确定第二壁垒层的铝组成比和厚度。优选地，第二壁垒层的铝组成比大致为15%以上、100%以下，其厚度大致为5nm以上、30nm以下。由氮化物系半导体层构成的第二壁垒层大致在高度为5nm以下的条件下会由于二维电子气的电子浓度低而出现沟道阻抗的增加，而如果高度超过30nm，则可能由于晶格应力而产生龟裂，且可能在第二壁垒层形成工序中需要大量的时间。
图13为表示图9中的异质结晶体管的壁垒层厚度与二维电子气的电子密度的关系的示例图。
如图13所示，如果由AlxGa1-xN氮化物系半导体构成的壁垒层的厚度变薄，则在特定厚度（约为3～5nm）以下的条件下二维电子气沟道的电子密度ne可能会急剧减小。即，在具有预定的铝浓度（25%等）的AlGaN壁垒层中如果将其厚度减小到比预定厚度薄，则由于在二维电子气沟道中自发极化效应和压电效应减弱，因此可能会导致没有形成二维电子气沟道的非连续区域的形成。
考虑到这一点，在本发明中，在再生长壁垒层结构中，首先将从沟道层算起的第一壁垒层的高度（或者厚度）形成为在与沟道层形成异质结时不会引起二维电子气沟道的形成的高度。然后，将在第一壁垒层的栅极非控制区域中再生长的第二壁垒层形成为当沟道层与壁垒层（第一壁垒层和第二壁垒层）形成异质结时能够形成二维电子气沟道的高度。另外，在第一壁垒层上的选择性区域中生长第二壁垒层时，利用从第一壁垒层生长并位于栅极下部的P型半导体层。根据本发明，采用一种将栅极下部的P型半导体层使用为掩膜而在较薄的第一壁垒层上生长第二壁垒层的p-GaN栅槽结构，从而可以提供表现出良好的常关特性的异质结晶体管。
图14为根据本发明的实施例的异质结晶体管的剖面图。
参照图14，异质结晶体管是一种具有金属-绝缘体-半导体（MIS：MetalInsulator Semiconductor）-异质结场效应晶体管（HFET：Heterojunction FieldEffect Transistor）结构的晶体管，其具有基板1011、沟道层1012、第一壁垒层1013、P型半导体层1014、第二壁垒层1015、以及栅极1016。异质结晶体管将栅极1016下部的P型半导体层1014使用为掩膜而在第一壁垒层1013上再生长第二壁垒层1015，并通过形成这样的p-GaN栅槽结构而可以做到不用蚀刻工序而在栅极控制区域形成栅槽结构，且在栅极1016下部配置P型半导体层1014，从而可以解决蚀刻工序中出现的问题的同时能够实现良好的常关特性。
根据本实施例的异质结晶体管除了在p-GaN栅槽结构中配置能够作为栅绝缘膜起作用的绝缘屏蔽层1017的一点之外与先前参照图3说明过的异质结晶体管实质上相同，因此省略关于重复性构成要素的详细说明。
在通过图10a～图10d中的制造方法制造的前述的异质结晶体管中，可在形成第二壁垒层1015时将工序控制为并不除去位于P型半导体层1014上部的绝缘膜，从而可以获得绝缘屏蔽层1017。当然，如果不考虑制造工序变得复杂，则也可以在通过图10a～图10d所示的制造方法除去绝缘膜之后，利用额外的绝缘材料形成栅绝缘膜而构成绝缘屏蔽层1017。
根据本实施例，在与图9的异质结晶体管相比时，由于存在位于栅极1016与第一壁垒层1013之间并作为栅绝缘膜发挥功能的绝缘屏蔽层1017，因此表现出阈值电压较高的特性，且表现出栅极漏电较轻的特性，并省去了绝缘屏蔽层去除工序，从而具有能够简化制造工序的优点。
根据前述的实施例，将与沟道层形成异质结的第一壁垒层生长为较薄，并将从第一壁垒层生长的P型半导体层使用为掩膜而在第一壁垒层上选择性地再生长出第二壁垒层，从而实现了表现出良好的常关特性的p-GaN栅槽结构的新的异质结晶体管，同时还从壁垒层的组成比以及厚度的限制中解脱，从而使工序的灵活性提高，而且元件特性表现出更为均匀，由此可以带来再现性提高的效果。
如上所述，已通过优选实施例对本发明进行了图示和说明，然而本发明并不局限于所述的实施例，本发明所属技术领域中具有普通知识的人员能够在不脱离本发明思想的范围内对其加以多种变形、替换和修改，应当认为那些变形、替换和修改也属于本发明的权利要求范围内。

Claims (26)

1.一种异质结晶体管的制造方法，其特征在于，包括如下步骤：
第一步骤，准备基板；
第二步骤，在所述基板上形成由具有第一能带间隙的第一氮化物系半导体构成的沟道层；
第三步骤，在所述沟道层上形成由具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层；
第四步骤，在所述第一壁垒层上的栅极控制区域中选择性形成绝缘屏蔽层；
第五步骤，以等于或小于所述绝缘屏蔽层高度的高度在所述第一壁垒层上形成由具有不同于所述第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层；
第六步骤，除去所述绝缘屏蔽层，并在暴露于所述栅极控制区域的所述第一壁垒层上形成栅极。
2.如权利要求1所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，以所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度形成所述第一壁垒层，而在所述第五步骤中，以所述栅极没有偏置的状态下能够因所述第一壁垒层、所述第二壁垒层以及所述沟道层的接合而形成所述二维电子气沟道所需的高度形成所述第二壁垒层。
3.如权利要求2所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，形成由具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体构成的所述第一壁垒层，而在所述第五步骤中，形成由具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成的所述第二壁垒层。
4.如权利要求3所述的异质结晶体管的制造方法，其特征在于，在所述第五步骤中，以大于所述第一壁垒层高度的高度形成所述第二壁垒层，其中，所述第二壁垒层由具有等于所述第二能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成。
5.如权利要求1所述的异质结晶体管的制造方法，其特征在于，所述第四步骤包括如下子步骤：
第一子步骤，在所述第一壁垒层上形成绝缘层；
第二子步骤，在所述绝缘层上形成经过图案化的光阻材料层；
第三子步骤，将除了所述栅极控制区域之外的栅极非控制区域中的所述绝缘层除去；
第四子步骤，除去所述光阻材料层而形成所述绝缘屏蔽层。
6.一种异质结晶体管的制造方法，其特征在于，包括如下步骤：
第一步骤，准备基板；
第二步骤，在所述基板上形成由具有第一能带间隙的第一氮化物系半导体构成的沟道层；
第三步骤，在所述沟道层上形成由具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体构成的第一壁垒层；
第四步骤，在所述第一壁垒层上的栅极控制区域选择性形成绝缘屏蔽层；
第五步骤，以等于或小于所述绝缘屏蔽层高度的高度在所述第一壁垒层上形成由具有不同于所述第一能带间隙的第三能带间隙的第三氮化物系半导体构成的第二壁垒层；
第六步骤，在所述绝缘屏蔽层上形成栅极。
7.如权利要求6所述的异质结晶体管的制造方法，其特征在于，在所述第六步骤中，除去所述绝缘屏蔽层的一部分，并在残留的所述绝缘屏蔽层上形成所述栅极。
8.如权利要求6所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，以所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度形成所述第一壁垒层，而在所述第五步骤中，以所述栅极没有偏置的状态下能够因所述第一壁垒层、所述第二壁垒层以及所述沟道层的接合而形成所述二维电子气沟道所需的高度形成所述第二壁垒层。
9.如权利要求8所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，形成由具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体构成的所述第一壁垒层，而在所述第五步骤中，形成由具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成的所述第二壁垒层。
10.一种异质结晶体管，其特征在于，包括：
基板；
沟道层，形成于所述基板上，并由具有第一能带间隙的第一氮化物系半导体构成；
第一壁垒层，形成于所述沟道层上，并由具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体构成；
栅极，形成于所述第一壁垒层的栅极控制区域；
第二壁垒层，在所述第一壁垒层的栅极非控制区域中独立于所述第一壁垒层而形成；
源极和漏极，分别形成于所述第二壁垒层上。
11.如权利要求10所述的异质结晶体管，其特征在于，通过夹设绝缘屏蔽层而将所述栅极形成于所述第一壁垒层的栅极控制区域。
12.如权利要求11所述的异质结晶体管，其特征在于，所述第一壁垒层是以所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度形成，而所述第二壁垒层是以所述栅极没有偏置的状态下能够因所述沟道层、所述第一壁垒层以及所述第二壁垒层的接合而形成所述二维电子气沟道所需的高度形成。
13.如权利要求10所述的异质结晶体管，其特征在于，所述第一壁垒层由具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体构成，而所述第二壁垒层由具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成。
14.一种异质结晶体管的制造方法，其特征在于，包括如下步骤：
第一步骤，准备基板；
第二步骤，在所述基板上形成具有第一能带间隙的第一氮化物系半导体的沟道层；
第三步骤，在所述沟道层上形成具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层；
第四步骤，在所述第一壁垒层上的栅极控制区域形成P型半导体层；
第五步骤，以等于或小于所述P型半导体层高度的高度在所述第一壁垒层上形成具有不同于所述第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层；
第六步骤，在所述P型半导体层上形成栅极。
15.如权利要求14所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，以所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度形成所述第一壁垒层，而在所述第五步骤中，以所述栅极没有偏置的状态下能够因所述第一壁垒层、所述第二壁垒层以及所述沟道层的接合而形成所述二维电子气沟道所需的高度形成所述第二壁垒层。
16.如权利要求15所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，形成具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体的所述第一壁垒层，而在所述第五步骤中，形成具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体的所述第二壁垒层。
17.如权利要求14所述的异质结晶体管的制造方法，其特征在于，所述第四步骤包括如下子步骤：
步骤4-1，通过所述第一壁垒层的生长而在所述第一壁垒层的整个面上形成P型半导体层；
步骤4-2，蚀刻形成于所述第一壁垒层的整个面上的P型半导体层而形成图案化的P型半导体层，所述蚀刻使所述图案化的P型半导体层处于所述栅极控制区域。
18.一种异质结晶体管的制造方法，其特征在于，包括如下步骤：
第一步骤，准备基板；
第二步骤，在所述基板上形成具有第一能带间隙的第一氮化物系半导体的沟道层；
第三步骤，在所述沟道层上形成具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体的第一壁垒层；
第四步骤，在所述第一壁垒层上的栅极控制区域形成P型半导体层；
第五步骤，利用覆盖所述P型半导体层的图案化的绝缘屏蔽层而以等于或小于所述P型半导体层高度的高度在所述第一壁垒层上形成具有不同于所述第一能带间隙的第三能带间隙的第三氮化物系半导体的第二壁垒层；
第六步骤，在位于所述P型半导体层上部的绝缘屏蔽层上形成栅极。
19.如权利要求18所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，以所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度形成所述第一壁垒层，而在所述第五步骤中，以所述栅极没有偏置的状态下能够因所述第一壁垒层、所述第二壁垒层以及所述沟道层的接合而形成所述二维电子气沟道所需的高度形成所述第二壁垒层。
20.如权利要求19所述的异质结晶体管的制造方法，其特征在于，在所述第三步骤中，形成具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体的第一壁垒层，而在所述第五步骤中，形成具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体的第二壁垒层。
21.如权利要求20所述的异质结晶体管的制造方法，其特征在于，在所述第五步骤中，以高于所述第一壁垒层高度的高度形成所述第二壁垒层，其中，所述第二壁垒层由具有等于所述第二能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成。
22.如权利要求18所述的异质结晶体管的制造方法，其特征在于，所述第四步骤包括如下子步骤：
步骤4-1，通过所述第一壁垒层的生长而在所述第一壁垒层的整个面上形成P型半导体层；
步骤4-2，蚀刻形成于所述第一壁垒层的整个面上的P型半导体层而形成图案化的P型半导体层，所述蚀刻使所述图案化的P型半导体层处于所述栅极控制区域。
23.一种异质结晶体管，其特征在于，包括：
基板；
沟道层，形成于所述基板上，并由具有第一能带间隙的第一氮化物系半导体构成；
第一壁垒层，形成于所述沟道层上，并由具有不同于所述第一能带间隙的第二能带间隙的第二氮化物系半导体构成；
P型半导体层，形成于所述第一壁垒层的栅极控制区域；
第二壁垒层，以等于或小于所述P型半导体层高度的高度形成于所述第一壁垒层上；
栅极，形成于所述P型半导体层上；
源极和漏极，形成于所述第二壁垒层上。
24.如权利要求23所述的异质结晶体管，其特征在于，所述第一壁垒层或者所述第二壁垒层被掺杂为n型，所述第一壁垒层具有在所述栅极没有偏置的状态下不会因所述沟道层与所述第一壁垒层的接合而形成二维电子气沟道所需的高度，而所述第二壁垒层具有在所述栅极没有偏置的状态下能够因所述沟道层、所述第一壁垒层以及所述第二壁垒层的接合而形成所述二维电子气沟道所需的高度。
25.如权利要求23所述的异质结晶体管，其特征在于，所述第一壁垒层由具有大于所述第一能带间隙的所述第二能带间隙的所述第二氮化物系半导体构成，而所述第二壁垒层由具有大于所述第一能带间隙的所述第三能带间隙的所述第三氮化物系半导体构成。
26.如权利要求23所述的异质结晶体管，其特征在于，还包括：
缓冲层，位于所述基板上；
高温无掺GaN层，位于所述缓冲层上；
GaN半导体补偿层，位于所述高温无掺GaN层上，且掺杂有电子俘获杂质，
其中，所述沟道层位于所述补偿层上，并由缺陷密度为5×108/cm2以下的高品质GaN半导体构成。
CN201410086077.5A 2013-03-08 2014-03-10 异质结晶体管及其制造方法 Pending CN104037081A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020130025204A KR20140110591A (ko) 2013-03-08 2013-03-08 이종접합 트랜지스터 및 그 제조방법
KR10-2013-0025204 2013-03-08
KR10-2013-0025541 2013-03-11
KR1020130025541A KR20140111425A (ko) 2013-03-11 2013-03-11 이종접합 트랜지스터 및 그 제조방법

Publications (1)

Publication Number Publication Date
CN104037081A true CN104037081A (zh) 2014-09-10

Family

ID=51467807

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410086077.5A Pending CN104037081A (zh) 2013-03-08 2014-03-10 异质结晶体管及其制造方法

Country Status (3)

Country Link
US (1) US20140252371A1 (zh)
CN (1) CN104037081A (zh)
TW (1) TW201436008A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393045A (zh) * 2014-11-28 2015-03-04 中国科学院半导体研究所 一种新型GaN基增强型HEMT器件及其制备方法
CN104465748A (zh) * 2014-11-28 2015-03-25 中国科学院半导体研究所 一种新型GaN基增强型HEMT器件及其制备方法
CN104538308A (zh) * 2014-12-25 2015-04-22 上海芯亮电子科技有限公司 降低功率晶体管导通电阻的方法
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
CN110061053A (zh) * 2019-01-15 2019-07-26 中山大学 一种增强型半导体晶体管及其制备方法
CN110556296A (zh) * 2018-06-04 2019-12-10 半导体元件工业有限责任公司 电子器件以及形成电子器件的方法
CN112219283A (zh) * 2020-07-01 2021-01-12 英诺赛科（珠海）科技有限公司 半导体装置和其制造方法
CN116259657A (zh) * 2021-12-10 2023-06-13 瀚宇彩晶股份有限公司 氮化物晶体管及其制造方法
CN118016698A (zh) * 2024-04-09 2024-05-10 英诺赛科（珠海）科技有限公司 半导体结构和半导体结构制造方法以及半导体器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741811B2 (en) 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
TWI641133B (zh) * 2015-03-31 2018-11-11 晶元光電股份有限公司 半導體單元
CN106206297A (zh) * 2016-09-05 2016-12-07 中山大学 一种选区外延高质量的AlGaN/GaN生长方法
US10998434B2 (en) 2017-12-22 2021-05-04 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US10797153B2 (en) 2018-07-02 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
FR3084966B1 (fr) * 2018-08-13 2020-07-17 Exagan Transistor a haute mobilite electronique
CN111834439B (zh) * 2019-04-22 2025-11-04 珠海格力电器股份有限公司 一种高电子迁移率晶体管、其制备方法及电子装置
CN113937071A (zh) * 2020-07-08 2022-01-14 英诺赛科（珠海）科技有限公司 电子装置
CN112786687A (zh) * 2021-02-08 2021-05-11 厦门市三安集成电路有限公司 半导体外延结构及其制备方法、半导体器件
US20240055509A1 (en) * 2021-12-31 2024-02-15 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
CN119521709A (zh) * 2024-11-15 2025-02-25 西安电子科技大学 基于P型AlGaN背势垒结构的高耐压AlGaN HEMT器件及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099691A (ja) * 2007-10-15 2009-05-07 Sanken Electric Co Ltd 電界効果半導体装置の製造方法
US20110297961A1 (en) * 2010-05-02 2011-12-08 Visic Technologies Ltd. Field effect power transistors
CN102368501A (zh) * 2011-10-20 2012-03-07 中山大学 一种GaN基增强型MOSHFET器件及其制备方法
US20120112202A1 (en) * 2010-11-05 2012-05-10 Samsung Electronics Co., Ltd. E-Mode High Electron Mobility Transistors And Methods Of Manufacturing The Same
WO2013019329A1 (en) * 2011-07-29 2013-02-07 Hrl Laboratories, Llc Iii-nitride metal insulator semiconductor field effect transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099691A (ja) * 2007-10-15 2009-05-07 Sanken Electric Co Ltd 電界効果半導体装置の製造方法
US20110297961A1 (en) * 2010-05-02 2011-12-08 Visic Technologies Ltd. Field effect power transistors
US20120112202A1 (en) * 2010-11-05 2012-05-10 Samsung Electronics Co., Ltd. E-Mode High Electron Mobility Transistors And Methods Of Manufacturing The Same
WO2013019329A1 (en) * 2011-07-29 2013-02-07 Hrl Laboratories, Llc Iii-nitride metal insulator semiconductor field effect transistor
CN102368501A (zh) * 2011-10-20 2012-03-07 中山大学 一种GaN基增强型MOSHFET器件及其制备方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393045A (zh) * 2014-11-28 2015-03-04 中国科学院半导体研究所 一种新型GaN基增强型HEMT器件及其制备方法
CN104465748A (zh) * 2014-11-28 2015-03-25 中国科学院半导体研究所 一种新型GaN基增强型HEMT器件及其制备方法
CN104393045B (zh) * 2014-11-28 2017-04-05 中国科学院半导体研究所 一种新型GaN基增强型HEMT器件及其制备方法
CN104538308A (zh) * 2014-12-25 2015-04-22 上海芯亮电子科技有限公司 降低功率晶体管导通电阻的方法
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
CN110556296A (zh) * 2018-06-04 2019-12-10 半导体元件工业有限责任公司 电子器件以及形成电子器件的方法
CN110556296B (zh) * 2018-06-04 2024-02-02 半导体元件工业有限责任公司 电子器件以及形成电子器件的方法
CN110061053A (zh) * 2019-01-15 2019-07-26 中山大学 一种增强型半导体晶体管及其制备方法
CN110061053B (zh) * 2019-01-15 2024-07-23 中山大学 一种增强型半导体晶体管及其制备方法
CN112219283A (zh) * 2020-07-01 2021-01-12 英诺赛科（珠海）科技有限公司 半导体装置和其制造方法
CN116259657A (zh) * 2021-12-10 2023-06-13 瀚宇彩晶股份有限公司 氮化物晶体管及其制造方法
CN118016698A (zh) * 2024-04-09 2024-05-10 英诺赛科（珠海）科技有限公司 半导体结构和半导体结构制造方法以及半导体器件

Also Published As

Publication number Publication date
US20140252371A1 (en) 2014-09-11
TW201436008A (zh) 2014-09-16

Similar Documents

Publication Publication Date Title
CN104037081A (zh) 异质结晶体管及其制造方法
US9837518B2 (en) Semiconductor device
US8604486B2 (en) Enhancement mode group III-V high electron mobility transistor (HEMT) and method for fabrication
US9171946B2 (en) Nitride semiconductor device and method of manufacturing the same
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
WO2010082272A1 (ja) 半導体装置及びその製造方法
JP2010206020A (ja) 半導体装置
JP2011159795A (ja) 半導体装置およびその作製法
CN108447907A (zh) 晶体管及其制备方法
JP2017041543A (ja) 高電子移動度トランジスタ
JP5546104B2 (ja) ＧａＮ系電界効果トランジスタ
CN101621079B (zh) 场效应晶体管及其制造方法和半导体装置
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP2020167275A (ja) 半導体装置、半導体装置の製造方法及び電子装置
KR20140111425A (ko) 이종접합 트랜지스터 및 그 제조방법
JP2013239735A (ja) 電界効果トランジスタ
JP2016086108A (ja) 化合物半導体装置
US20190035922A1 (en) Semiconductor device, electronic part, electronic apparatus, and method for fabricating semiconductor device
JP2015056413A (ja) 窒化物半導体装置
JP5666992B2 (ja) 電界効果型トランジスタおよびその製造方法
JP2008227432A (ja) 窒化物化合物半導体素子およびその製造方法
JP2008004807A (ja) ヘテロ接合バイポーラトランジスタ
KR101680767B1 (ko) 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법
KR20140110591A (ko) 이종접합 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140910

WD01 Invention patent application deemed withdrawn after publication