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CN104011851A - 具有窗口插入器的3d集成电路封装 - Google Patents

具有窗口插入器的3d集成电路封装 Download PDF

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CN104011851A
CN104011851A CN201180075817.XA CN201180075817A CN104011851A CN 104011851 A CN104011851 A CN 104011851A CN 201180075817 A CN201180075817 A CN 201180075817A CN 104011851 A CN104011851 A CN 104011851A
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Abstract

描述了具有窗口插入器的3D集成电路封装和用于形成这种半导体封装的方法。例如，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。在另一示例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。

Description

具有窗口插入器的3D集成电路封装
技术领域
本发明的实施例是在半导体封装领域，并且，具体而言，是具有窗口插入器(interposer)的3D集成电路封装和用于形成这种半导体封装的方法。
背景技术
如今的消费电子产品市场经常要求需要非常复杂的电路的复杂的功能。缩放到越来越小的基本构件块(例如，晶体管)已能够随着每个渐进的代在单个管芯上纳入更加复杂的电路。半导体封装用于保护集成电路(IC)芯片或管芯，并且还用于为管芯提供到外部电路的电接口。随着对更小的电子设备的日益增长的需求，半导体封装被设计成更加紧凑并且必须支持更大的电路密度。此外，对更高性能设备的需求导致对实现与后续组件处理兼容的薄封装轮廓和低整体翘曲的改进的半导体封装的需求。
C4焊球连接已被使用了很多年，以提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控的塌陷芯片连接(C4)是用于半导体器件(诸如，集成电路(IC)芯片、MEMS或部件)的安装的类型，该安装类型使用焊料隆起焊盘代替丝焊。焊料隆起焊盘设置在位于衬底封装的顶侧的C4焊盘上。为了将半导体器件安装至衬底，半导体器件被倒装——其有源侧面朝下在安装区域上。焊料隆起焊盘用于将半导体器件直接连接至衬底。然而，该方法受安装区域的尺寸限制并且可能不容易适应堆叠的管芯。
另一方面，传统的引线接合方法可能限制可合理地包括在单个半导体封装中的半导体管芯的数量。此外，当试图将大量的半导体管芯封装到半导体封装中时，可能出现一般的结构问题。
更新的封装方法(诸如，硅通孔(TSV)和硅插入器)得到设计者的很多关注来实现高性能的多芯片模块(MCM)和系统级封装(SiP)。然而，在半导体封装的进化中需要附加的改进。
发明内容
本发明的实施例包括具有窗口插入器的3D集成电路封装和用于形成这样的半导体封装的方法。
在实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底之上。具有窗口的插入器设置在衬底与顶部半导体管芯之间并互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并互连至顶部半导体管芯。
在另一实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底之上。插入器设置在衬底与顶部半导体管芯之间并互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并互连至顶部半导体管芯。
在另一实施例中，半导体管芯对包括顶部半导体管芯。插入器设置在顶部半导体管芯下方并互连至顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中，并互连至顶部半导体管芯。
附图说明
图1A示出了根据本发明的实施例的具有窗口插入器的3D集成电路封装的平面图。
图1B示出了根据本发明的实施例的图1A的具有窗口插入器的3D集成电路封装的截面图。
图2示出了根据本发明的另一实施例的具有窗口插入器的另一3D集成电路封装的截面图。
图3A和3B分别示出了根据发明的实施例的半导体管芯对的平面图和截面图。
图4A和4B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
图5A和5B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
图6A和6B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
图7A和7B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
图8A和8B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
图9示出了根据本发明的实施例的用于制造具有窗口插入器的3D集成电路封装的方法的流程图。
图10示出了根据本发明的另一实施例的用于制造具有窗口插入器的3D集成电路封装的另一方法的流程图。
图11是根据本发明的实施例的计算机系统的示意图。
详细描述
描述了具有窗口插入器的3D集成电路和用于形成这种半导体封装的方法。在以下描述中，陈述了大量的具体细节，诸如封装体系结构和材料范围，以便提供对本发明的实施例的全面的理解。然而，将对本领域技术人员显而易见的是，没有这些特定细节也可实施本发明的实施例。在其他实例中，没有详细描述诸如集成电路设计布局之类的公知的特征，以便不会不必要地混淆本发明的实施例。此外，将理解，图中所示的多个实施例是示例性表示并且不一定按比例绘制。
本文中所描述的一个或多个实施例目的在于引入用于三维(3D)集成电路(IC)封装的窗口插入器。例如，硅插入器可用于CPU和存储器以及其他器件的3D堆叠。一个或多个实施例对10纳米节点及以上和超越产品尤其有用。一些实施例引入用于高密度互连(例如，变更路线和扇出)形成的硅插入器。可以按照与用于半导体IC管芯上的互连层的流水线处理的后端相似的方式来处理硅插入器。
常规的硅插入器通常占据在有源管芯之下的整层。而且，常规的3D堆叠的IC通常需要穿过有源管芯中的一个形成的一个或多个硅通孔(TSV)。穿过有源管芯的TSV是昂贵的。而且，在3D堆叠的IC结构中，常常需要在这种底部有源管芯的背面上的重分布层(RDL)来管理TSV和管芯到管芯互连(例如，LMI焊盘)的布局。长RDL互连线可影响高速I/O性能。因此，本文所描述的一个或多个实施例在有源管芯的任一个中没有TSV的情况下实现3D IC堆叠。而且，在实施例中，包括硅插入器并且有源管芯层中的至少一个与插入器共享相同的垂直平面，从而节省了Z高度。
在实施例中，硅插入器被包括在顶部有源管芯(T)之下并且提供在顶部管芯之下的窗口，使得底部有源管芯(B)可直接堆叠在顶部管芯的下面。底部有源管芯和插入器驻留在3D层叠结构中的相同垂直水平上。在一个这种实施例中，可在不需要有源管芯的任一个中的TSV的情况下实现两个有源管芯的3D IC堆叠。插入器通过中级互连(MLI)附连至封装衬底。插入器包括TSV，该TSV向有源管芯提供封装衬底之间的垂直电路径。在实施例中，在底部有源管芯上进一步包括MLI隆起焊盘。硅插入器的好处(诸如，隆起焊盘间距变换、无源器件集成、ILD保护等等)可在本文所描述的新架构中得以保持。在实施例中，插入器材料为硅。然而，可替代使用或也可使用玻璃、有机物或陶瓷。
本文所描述的和有关一个或多个实施例的特征包括，但不限于，(a)以提供在顶部有源管芯之下的窗口以供直接堆叠底部有源管芯到顶部有源管芯的方式被设计并组装硅插入器，(b)插入器和底部有源管芯驻留在3D层叠中的相同垂直水平上，(c)在不需要有源管芯中的任一个中的TSV的情况下实现3D IC堆叠，(d)在底部管芯上的TSV是可任选的，以及(e)(a)-(d)的置换和组合。
作为本文所覆盖的一般概念的示例，图1A示出了根据本发明的实施例的具有窗口插入器的3D集成电路封装的平面图。图1B示出了根据本发明的实施例的图1A的具有窗口插入器的3D集成电路封装的截面图。
参照图1A和1B，半导体封装100(或半导体封装的部分)包括衬底102.顶部半导体管芯104设置在衬底102上。具有窗口108的插入器106设置在衬底102和顶部半导体管芯104之间并且互连至衬底102(例如，通过中级互连(MLI)110)和顶部半导体管芯104(例如，通过第一级互连(FLI)112)。底部半导体管芯114设置在插入器106的窗口108中并且互连至顶部半导体管芯104(例如，通过互连116)。底部半导体管芯114没有硅通孔(TSV)并且不直接互连至衬底102。替代地，底部半导体管芯114的有源侧118面对顶部半导体管芯104的有源侧120，并且远离衬底102。根据本发明的实施例，底部半导体管芯114设置在插入器106的闭合的窗口108中，如图1A所示，其中窗口106完全包围底部管芯114。在实施例中，如图1A中还示出的，顶部半导体管芯104完全盖过底部半导体管芯114。因此，在实施例中，3D封装未包括有源管芯中的TSV并且包含面对面布局的顶部和底部管芯。
在实施例中，窗口插入器106由硅组成。然而，其他实施例包括由诸如，但不限于，玻璃、陶瓷、或有机材料之类的材料组成的窗口插入器。在实施例中，窗口插入器106可以或可以不包括有源器件。在实施例中，窗口插入器106具有高密度互连、硅通孔(TSV)和鳍片间距微隆起焊盘。
在实施例中，底部有源管芯114表示非堆叠的(单个芯片)或堆叠的(多个芯片)布局。在实施例中，底部管芯114是模拟或存储器器件。在实施例中，顶部有源管芯104表示单个芯片或并排(例如，多芯片封装(MCP))布局，以下关于图6A和6B更详细地描述并排布局。在实施例中，顶部有源管芯104是全厚度或被减薄(或包括堆叠的管芯)。在实施例中，底部管芯104是CPU或存储器器件。
常规的3D堆叠的IC架构通常需要穿过有源管芯中的至少一个的TSV。穿过有源管芯的TSV是昂贵的，至少部分地由于与产生TSV本身相关联的成本。而且，昂贵的管芯区域可被TSV加上TSV排除区域消耗。因此，本文中的实施例中的至少一些提供用于3D封装的无TSV的方法。
在实施例中，顶部半导体管芯104被配置成向底部半导体管芯114供电。在实施例中，顶部半导体管芯104被配置成促进底部半导体管芯114和衬底102之间的通信，例如，通过衬底102中的布线。在实施例中，底部半导体管芯104不具有硅通孔(TSV)。因此，可通过顶部管芯104上的互连线以及插入器106间接地实现底部管芯114和衬底102之间的连接。因此，参照图1A，对于3D IC，底部和顶部有源管芯面对面堆叠。然而，将理解，在替代的实施例中，如有关图2更详细描述的，可通过使用底部管芯上的TSV直接连接底部管芯。
半导体管芯104或114中的一个或两个可由半导体衬底形成，诸如单晶硅衬底。还可考虑诸如，但不限于，III-V族材料和锗或硅锗材料衬底之类的其他材料。半导体管芯104或114的有源侧(分别是120或118)可以是在其上形成半导体器件的侧。在实施例中，半导体管芯104或114的有源侧120或118分别包括多个半导体器件，诸如，但不限于晶体管、电容器和电阻器，该晶体管、电容器和电阻器通过管芯互连结构一起互连到功能电路中从而形成集成电路。如本领域的技术人员将理解的，半导体管芯的器件侧包括具有集成电路和互连的有源部分。根据若干不同实施例，半导体管芯可以是包括但不限于微处理器(单核或多核)、存储器件、芯片组、图形设备、专用集成电路之类的任何合适的集成电路器件。
堆叠的管芯装置100可尤其适合于将存储器管芯与逻辑管芯封装。例如，在实施例中，管芯104或114中的一个为存储器管芯。另一管芯为逻辑管芯。在本发明的实施例中，存储器管芯为存储器件，诸如，但不限于，静态随机存取存储器(SRAM)、动态存取存储器(DRAM)、非易失性存储器(NVM)，以及逻辑管芯为逻辑器件，诸如，但不限于，微处理器和数字信号处理器。
根据本发明的实施例，管芯互连结构112或116或插入器106到衬底102互连结构110中的一个或多个由金属隆起焊盘的阵列组成。在一个实施例中，每个金属隆起焊盘由诸如，但不限于，铜、金、或镍之类的金属组成。衬底102根据具体应用可以是柔性衬底或刚性衬底。在实施例中，衬底102具有多个设置在其中的电迹线。在实施例中，还可形成外部接触层。在一个实施例中，外部接触层包括球栅阵列(BGA)。在其他实施例中，外部接触层包括诸如，但不限于，平面网格阵列(LGA)或引脚的阵列(PGA)之类的阵列。在实施例中，使用焊球，并且焊球由导线组成或是无导线的，诸如，金和锡焊料或银和锡焊料的合金。
作为本文所覆盖的一般概念的另一实例，图2示出了根据本发明的另一实施例的具有窗口插入器的另一3D集成电路封装的截面图。
参照图2，半导体封装200(或半导体封装的部分)包括衬底202。顶部半导体管芯204设置在衬底202上。具有窗口208的插入器206设置在衬底202和顶部半导体管芯204之间并且互连至衬底202(例如，通过中级互连(MLI)210)和顶部半导体管芯204(例如，通过第一级互连(FLI)212)。底部半导体管芯214设置在插入器206的窗口208中并且互连至顶部半导体管芯204(例如，通过互连216)。底部半导体管芯214具有硅通孔(TSV)250并且例如，通过互连252直接互连至衬底202。同样，底部半导体管芯214的有源侧218背对顶部半导体管芯204的有源侧220，并且朝向衬底202。根据本发明的实施例，底部半导体管芯214设置在插入器206的闭合的窗口208中，其中窗口206完全包围底部管芯214。在实施例中，顶部半导体管芯204完全盖过底部半导体管芯214。因此，在实施例中，3D封装包括具有TSV和MLI并且相对于顶部管芯面朝背朝向的底部管芯。经封装的管芯和封装200的材料的特性和配置可以是与以上针对封装100所描述的相同或相似。
总的来说，在实施例中，再次参照图1A、1B和2，3D堆叠的IC封装中包括窗口－插入器。插入器提供在顶部有源管芯下的窗口以供顶部和底部有源管芯的3D封装。图3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B示出了具有窗口插入器的堆叠的IC顶部和底部管芯对的多个实施例。如关于图9更详细描述的，这些对最终可封装在衬底上。
在第一示例中，包括具有单个闭合的窗口(例如，完全包围的窗口)的插入器。图3A和3B分别示出了根据发明的实施例的半导体管芯对的平面图和截面图。
参照图3A和3B，半导体管芯对300包括顶部半导体管芯304。插入器306设置在顶部半导体管芯304之下并且互连至顶部半导体管芯304(例如，通过第一级互连(FLI)312)。底部半导体管芯314设置在与插入器306相同的平面中并且互连至顶部半导体管芯304(例如，通过互连316)。底部半导体管芯314设置在插入器306的闭合的窗口308中。在实施例中，如图3A所示，顶部半导体管芯304完全盖过底部半导体管芯314。管芯和管芯对300的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
在第二示例中，包括具有多个闭合的窗口(例如，完全包围的窗口)的插入器。图4A和4B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
参照图4A和4B，半导体管芯对400包括顶部半导体管芯404。插入器406设置在顶部半导体管芯404之下并且互连至顶部半导体管芯404(例如，通过第一级互连(FLI)412)。四个底部半导体管芯414、460、462和464设置在与插入器406相同的平面中并且互连至顶部半导体管芯404(例如，通过互连416)。底部半导体管芯414、460、462和464每个设置在插入器406的各自的闭合的窗口(408、470、472和474)中。在实施例中，如图4A所示，顶部半导体管芯404完全盖过底部半导体管芯414、460、462和464。管芯和管芯对400的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
在第三示例中，包括具有多个打开的窗口(例如，仅部分包围的窗口)的插入器。图5A和5B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
参照图5A和5B，半导体管芯对500包括顶部半导体管芯504。插入器506设置在顶部半导体管芯504之下并且互连至顶部半导体管芯504(例如，通过第一级互连(FLI)512)。底部半导体管芯514设置在与插入器506相同的平面中，并且互连至顶部半导体管芯504(例如，通过互连516)。底部半导体管芯514设置在插入器506的打开的窗口508中。在实施例中，如图5A所示，顶部半导体管芯504仅部分地盖过底部半导体管芯514。在实施例中(未示出)，底部管芯比顶部管芯大。管芯和管芯对500的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
在第四示例中，多个顶部管芯成对地包括在具有窗口插入器的对中。图6A和6B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
参照图6A和6B，半导体管芯对600包括顶部半导体管芯604。插入器606设置在顶部半导体管芯604之下并且互连至顶部半导体管芯604(例如，通过第一级互连(FLI)612)。底部半导体管芯614设置在与插入器606相同的平面中，并且互连至顶部半导体管芯604(例如，通过互连616)。底部半导体管芯614设置在插入器606的闭合的窗口606中。包括一个或多个附加的顶部半导体管芯680，并且一个或多个附加的顶部半导体管芯680设置在与顶部半导体管芯604相同的平面中，并且互连至插入器(例如，通过第一级互连(FLI)613)。在实施例中，如图6A所示，顶部半导体管芯604完全盖过底部半导体管芯614。管芯和管芯对600的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
在第五示例中，包括具有闭合的窗口(例如，完全包围的窗口)的多部件插入器。图7A和7B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
参照图7A和7B，半导体管芯对700包括顶部半导体管芯704。插入器706设置在顶部半导体管芯704之下并且互连至顶部半导体管芯704(例如，通过第一级互连(FLI)712)。插入器706由两个或多个分立单元(在这种情况下，四个分立单元706A、706B、706C和707D)组成。底部半导体管芯714设置在与插入器706相同的平面中，并且互连至顶部半导体管芯704(例如，通过互连716)。底部半导体管芯714设置在插入器706的闭合的窗口708中。具体而言，底部半导体管芯714设置在插入器706的两个或多个分立单元(在这种情况下，四个分立单元706A、706B、706C和707D)的闭合的窗口708中。在实施例中，如图7A所示，顶部半导体管芯704完全盖过底部半导体管芯714。管芯和管芯对700的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
在第六示例中，在与插入器相同的平面中并排地包括底部管芯。图8A和8B分别示出了根据发明的另一实施例的另一半导体管芯对的平面图和截面图。
参照图8A和8B，半导体管芯对800包括顶部半导体管芯804。插入器806设置在顶部半导体管芯804之下并且互连至顶部半导体管芯804(例如，通过第一级互连(FLI)812)。底部半导体管芯814设置在与插入器806相同的平面中，并且互连至顶部半导体管芯804(例如，通过互连816)。底部半导体管芯814毗邻插入器806设置，但不在插入器806中。在实施例中，如图8A和8B所示，顶部半导体管芯804仅部分地盖过底部半导体管芯814。管芯和管芯对800的材料的特性和配置可以是与以上针对封装100或200的管芯对所描述的相同或相似。
再次参照图3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B，在实施例中，每个对的各自的底部半导体管芯不具有硅通孔(TSV)。在实施例中，底部半导体管芯的有源侧面对顶部半导体管芯的有源侧。在另一实施例中，每个对的各自的底部半导体管芯具有硅通孔(TSV)。在实施例中，底部半导体管芯的有源侧背对顶部半导体管芯的有源侧。将理解，还可考虑关于图3A/3B、4A/B、5A/B、6A/B、7A/B和8A/B描述的管芯对的多个排列和组合。例如，在实施例中，可制造管芯对400和500、或400和600、或400、500和600、或800和400的特征的组合、或其他此类组合。
在另一方面，本文中提供一种用于制造具有窗口插入器的3D集成电路封装的方法。在第一示例中，图9示出了根据本发明的实施例的用于制造具有窗口插入器的3D集成电路封装的方法的流程图900。
参照图9的过程流程900，流程的顶部管芯902部分包括提供以胶带(tape)和卷轴(reel)格式910的顶部管芯。流程的底部管芯904部分包括提供以在胶带和卷轴格式912的底部管芯。热压缩结合(TCB)然后用于在顶部管芯914上堆叠底部管芯。流程的窗口插入器906部分可包括提供具有窗口、并且可能具有TSV、中级互连(MLI)隆起焊盘和第一级互连(FLI)焊盘的插入器。在916中，使具有TSV和重分布层(RDL)的插入器(诸如，硅插入器)从处理的晶片分离并且安装在切割胶带上。激光器和/或水射流切割可用于提供窗口。在918中，来自914的层叠(例如，通过TCB)与插入器接合。流程的封装衬底908部分包括提供例如，在如920中的托盘上的封装衬底。在922中，插入器窗口上的中级互连(MLI)的CAM和/或铜底部填充(CUF)用于将管芯对与封装衬底上的窗口插入器耦合。因此，再次参照过程流程900，首先通过底部管芯、顶部管芯和窗口插入器的3D堆叠首先形成FLI，然后MLI用于将对附连至封装衬底。将理解，底部管芯可能或可能不具有MLI隆起焊盘。此外，窗口插入器可由多个零件组成。而且，对中可包括附加的管芯。
因此，包括插入器的管芯对可制造作为封装过程的一部分。如关于图9所描述的，然后可将多种包括插入器的多个管芯对中的任一种耦合至封装衬底。因此，在实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。
在一个此类实施例中，如关于图3A所描述的，底部半导体管芯设置在插入器的闭合的窗口中。在具体此类实施例中，如也关于图3A和3B所描述的，顶部半导体管芯完全盖过底部半导体管芯。
在另一此类实施例中，包括一个或多个附加的底部半导体管芯。如关于图4A和4B所描述的，一个或多个附加的底部半导体管芯设置在插入器的一个或多个附加的闭合的窗口中。在具体此类实施例中，如也关于图4A和4B所描述的，顶部半导体管芯完全盖过底部半导体管芯以及一个或多个附加的底部半导体管芯。
在另一此类实施例中，如关于图5A和5B所描述的，底部半导体管芯设置在插入器的打开的窗口中。在具体此类实施例中，如也关于图5A和5B所描述的，顶部半导体管芯仅部分地盖过底部半导体管芯。
在另一此类实施例中，包括一个或多个附加的顶部半导体管芯。如关于图6A和6B所描述的，一个或多个附加的顶部半导体管芯在与顶部半导体管芯相同的平面中设置在衬底上并且互连至插入器。在具体此类实施例中，如也关于图6A和6B所描述的，顶部半导体管芯完全盖过底部半导体管芯。
在另一此类实施例中，插入器由两个或多个分离单元组成。如关于图7A和7B所描述的，底部半导体管芯设置在插入器的两个或多个分立单元的闭合的窗口中。在具体此类实施例中，如也关于图7A和7B所描述的，顶部半导体管芯完全盖过底部半导体管芯。
在另一实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。在一个此类实施例中，如关于图8A和8B所描述的，底部半导体管芯毗邻插入器设置，但不在插入器中。在具体此类实施例中，如也关于图8A和8B所描述的，顶部半导体管芯近部分地盖过底部半导体管芯。
再次参照以上多种管芯对，在实施例中，底部半导体管芯不具有硅通孔(TSV)并且不直接互连至衬底。在实施例中，底部半导体管芯的有源侧面对顶部半导体管芯的有源侧，并且远离衬底。在另一实施例中，底部半导体管芯具有硅通孔(TSV)并且直接互连至衬底。在实施例中，底部半导体管芯的有源侧背对顶部半导体管芯的有源侧，并且面向衬底。
在第二示例中，图10示出了根据本发明的实施例的用于制造具有窗口插入器的3D集成电路封装的方法的流程图1000。
参照图10的过程流程1000，流程的顶部管芯1002部分包括提供以胶带和卷轴格式1010的顶部管芯。流程的底部管芯1004部分包括提供以胶带和卷轴格式1012的底部管芯。热压缩结合(TCB)然后用于在顶部管芯1014上堆叠底部管芯。流程的窗口插入器1006部分可包括提供具有窗口、并且可能具有TSV、中级互连(MLI)隆起焊盘和第一级互连(FLI)焊盘的插入器。在1016中，使具有TSV和重分布层(RDL)的插入器(诸如，硅插入器)从处理的晶片分离并且安装在切割胶带上。激光器和/或水射流切割可用于提供窗口。流程的封装衬底1008部分包括提供例如，在如1018中的托盘上的封装衬底。在1020中，来自1016的窗口插入器(例如，通过TCB或CAM/CUF)与衬底接合。在1022中，来自1014的层叠例如，通过TCB或CAM和/或CUF与插入器/衬底组合(来自1020)接合。因此，再次参照过程流程1000，首先形成MLI。将理解，底部管芯可能或可能不具有MLI隆起焊盘。此外，窗口插入器可由多个零件组成。而且，对中可包括附加的管芯。
许多其他的选项可用于组装和WIP管芯对与窗口插入器以供封装。最优的选项可取决于所需的尺寸特征(诸如用于层叠的相关管芯尺寸)悬突尺寸、过程重利用等等。
对于本文所描述的实施例中的至少一些，顶部管芯热管理包括使用诸如，但不限于，直接附连至顶部管芯的背面的热沉或集成散热区(HIS)之类的特征。本文所描述的实施例可在不需要有源管芯中的TSV的情况下实现3D IC封装。而且，可包括硅插入器的传统优势。
在实施例中，执行到宽松的中级互连(MLI)间距的第一级互连(FLI)间距变换以供更低成本的封装和组装技术。在实施例中，无源部件(例如，电容器、电阻器、或电感器)被设计到插入器中。在实施例中，实现有源管芯层电介质(ILD)与封装(例如，MLI)驱动的应力的解耦。然而，在替代的实施例中，具有TSV和MLI隆起焊盘的另一有源管芯用于代替插入器。
在实施例中，用于底部管芯和窗口插入器的FLI隆起焊盘间距是不同的，例如，更精细的间距用于底部管芯/顶部管芯FLI(例如，大约40微米间距)以实现高带宽，并且宽松的间距用于窗口插入器/顶部管芯FLI(例如，大于90微米间距)以实现FLI的预期的更大面积。在一个此类实施例中，该方法产生在顶部管芯上的双模隆起焊盘高度分布。然而，由于底部管芯和窗口插入器独立地附连至对应的顶部管芯，双模隆起焊盘高度分布可能是易管理的。在具体此类实施例中，使用用于顶部管芯或底部管芯/窗口插入器层的管芯上的焊料。在实施例中，FLI底部填充选项包括，但不限于，(a)顶部管芯上的WLUF、(b)窗口插入器和底部管芯EF-TCB、(c)铜底部填料(CUF)、或(d)MUF。
本文所描述的一个或多个实施例可实现堆叠多个高宽带存储器(诸如，JEDEC宽I/O存储器)、在CPU之下的多个其他小器件(或在这个方面，任何其他逻辑管芯)。而且，在实施例中，使用硅插入器有助于减小管芯尺寸和封装成本。在实施例中，关于硅插入器的引入，容许由于存储器带宽和/或由于诸如在SoC中的新特征而具有I/O计数增长的逻辑芯片。如果逻辑管芯保持较小以实现较低成本，可能需要更高的I/O隆起焊盘密度，从而需要在封装衬底上的更精细的隆起焊盘间距和更精细的特征(例如，线/空间/通孔等等)，从而导致更高的封装成本。在实施例中，通过使用硅插入器，通过实现管芯缩小和较低成本的粗略特征衬底实现较低产品成本。
本发明的一个或多个实施例提供3D IC堆叠(诸如，低成本CPU和存储堆叠)以满足在低功率下的高产品性能。在实施例中，在有源管芯上无TSV的情况下实现CPU和eDREAM的堆叠并且有助于实现低成本。在实施例中，硅插入器用于管理逻辑管芯上的高I/O密度。类似地，实施例可能针对3D IC堆叠工作以增加CPU/GPU上的存储器。在实施例中，插入器以成本有效的方式与3D IC组合并且在有源管芯中不具有TSV的情况下使用硅插入器实现有源管芯的3D堆叠。
图11是根据本发明的实施例的计算机系统1100的示意图。所描绘的计算机系统1100(也称为电子系统1100)可具体化根据若干所公开的实施例中的任一个和在本公开中所陈述的它们的等价方案的具有窗口插入器的3D集成电路封装。计算机系统1100可以为诸如上网本计算机的移动设备。计算机系统1100可以是诸如无线智能电话的移动设备。计算机系统1100可以为台式计算机。计算机系统1100可以为手持阅读器。
在实施例中，电子系统1100为计算机系统，该计算机系统包括用以电耦合电子系统1100的多个部件的系统总线1120。系统总线1120为单个总线或根据各个实施例的总线的任何组合。电子系统1100包括向集成电路1110供电的电压源1130。在一些实施例中，电压源1130通过系统总线1120将电流提供至集成电路1110。
集成电路1110电耦合至系统总线1120并且包括任何电路，或根据实施例的电路的组合。在实施例中，集成电路1110包括可以是任何类型的处理器1112。如本文所使用的，处理器1112可意指任何类型的电路，诸如，但不限于，微处理器、微控制器、图形处理器、数字信号处理器、或其他处理器。在实施例中，处理器1112为本文所公开的具有窗口插入器的3D集成电路封装。在实施例中，SRAM实施例在处理器的存储器高速缓存中找到。可包括在集成电路1110中的其他类型的电路为定制电路或专用集成电路(ASIC)，例如，在诸如蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电装置、以及类似的电子系统之类的无线装置中使用的通信电路1114。在实施例中，处理器1110包括诸如静态随机存取存储器(SRAM)之类的管芯上存储器1116。在实施例中，处理器1110包括诸如嵌入式动态随机存取存储器(eDRAM)之类的嵌入式管芯上存储器1116。
在实施例中，集成电路1110与后来的集成电路1111互补。有用的实施例包括双处理器1113和双通信电路1115和双管芯上存储器1117(诸如SRAM)。在实施例中，双集成电路1110包括诸如eDRAM之类的嵌入式管芯上存储器1117。
在实施例中，电子系统1100还包括外部存储器1140、一个或多个硬盘驱动器1144、和/或处理可移动介质646(诸如软盘、光盘(CD)、数字可变盘(DVD)、闪存驱动器、以及本领域已知的其他可移动介质)的一个或多个驱动器，其中外部存储器1140又可包括适合于特定应用的一个或多个存储器元件(诸如以RAM形式的主存储器1142)。外部存储器1140还可以是诸如以根据实施例的具有窗口插入器的3D集成电路封装的嵌入式存储器1148。
在实施例中，电子系统1100还包括显示装置1150、音频输出1160。在实施例中，电子系统1100包括输入装置，诸如控制器1170，该控制器1170可以为键盘、鼠标、触摸板、小键盘、轨迹球、游戏控制器、话筒、语音识别装置、或将信息输入至电子系统1100的任何其他输入装置。在实施例中，输入装置1170为相机。在实施例中，输入装置1170为数字录音机。在实施例中，输入装置1170为相机和数字录音机。
如本文所示，可在诸如包括根据若干所公开的实施例和它们的等效方案中的任一个的具有窗口插入器的3D集成电路封装、电子系统、计算机系统、制造集成电路的一个或多个方法、以及制造电子组件的一种或多种方法之类的多个不同的实施例中实现集成电路1110，该电子组件包括根据本文中在多个实施例和它们的本领域公认的等价方案中所阐述的若干所公开的实施例中的任一个的具有窗口插入器的3D集成电路封装。可改变操作的元件、材料、几何形状、尺寸和顺序以适合具体的I/O耦合需要，该I/O耦合需要包括根据若干所公开的具有窗口插入器的3D集成电路封装实施例和它们的等效方案中的任何一个阵列接触计数、用于嵌入在处理器安装衬底中的微电子管芯的阵列接触配置。
因此，已经公开了具有窗口插入器的3D集成电路和用于形成这种半导体封装的方法。在实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。在另一实施例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。

Claims (30)

1.一种半导体封装，包括：
衬底；
顶部半导体管芯，所述顶部半导体管芯设置在衬底上；
具有窗口的插入器，所述插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯；以及
底部半导体管芯，所述底部半导体管芯设置在插入器的窗口中，并且互连至所述顶部半导体管芯。
2.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯不包括硅通孔(TSV)并且不直接互连至所述衬底。
3.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯的有源侧面对所述顶部半导体管芯的有源侧，并且背对所述衬底。
4.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯包括硅通孔(TSV)并且直接互连至所述衬底。
5.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯的有源侧背对所述顶部半导体管芯的有源侧，并且面向所述衬底。
6.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯设置在所述插入器的闭合的窗口中。
7.如权利要求6所述的半导体封装，其特征在于，所述顶部半导体管芯完全盖过所述底部半导体管芯。
8.如权利要求6所述的半导体封装，其特征在于，进一步包括一个或多个附加的底部半导体管芯，所述一个或多个附加的底部半导体管芯设置在所述插入器的一个或多个附加的闭合的窗口中。
9.如权利要求8所述的半导体封装，其特征在于，所述顶部半导体管芯完全盖过所述底部半导体管芯以及所述一个或多个附加的底部半导体管芯。
10.如权利要求1所述的半导体封装，其特征在于，所述底部半导体管芯设置在所述插入器的打开的窗口中。
11.如权利要求10所述的半导体封装，其特征在于，所述顶部半导体管芯仅部分地盖过所述底部半导体管芯。
12.如权利要求1所述的半导体封装，其特征在于，进一步包括一个或多个附加的顶部半导体管芯，所述一个或多个附加的顶部半导体管芯在与所述顶部半导体管芯相同的平面中设置在所述衬底上并且互连至所述插入器。
13.如权利要求12所述的半导体封装，其特征在于，所述顶部半导体管芯完全盖过所述底部半导体管芯。
14.如权利要求1所述的半导体封装，其特征在于，所述插入器包括两个或多个分立单元，并且其中所述底部半导体管芯设置在所述插入器的两个或多个分立单元的闭合的窗口中。
15.如权利要求14所述的半导体封装，其特征在于，所述顶部半导体管芯完全盖过所述底部半导体管芯。
16.一种半导体封装，包括：
衬底；
顶部半导体管芯，所述顶部半导体管芯设置在衬底上；
插入器，所述插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯；以及
底部半导体管芯，所述底部半导体管芯设置在与插入器相同的平面中，并且互连至所述顶部半导体管芯。
17.如权利要求16所述的半导体封装，其特征在于，所述底部半导体管芯毗邻所述插入器设置，并且不在所述插入器中。
18.如权利要求16所述的半导体封装，其特征在于，所述顶部半导体管芯仅部分地盖过所述底部半导体管芯。
19.如权利要求16所述的半导体封装，其特征在于，所述底部半导体管芯不包括硅通孔(TSV)并且不直接互连至所述衬底。
20.如权利要求16所述的半导体封装，其特征在于，所述底部半导体管芯的有源侧面对所述顶部半导体管芯的有源侧，并且背对所述衬底。
21.如权利要求16所述的半导体封装，其特征在于，所述底部半导体管芯包括硅通孔(TSV)并且直接互连至所述衬底。
22.如权利要求16所述的半导体封装，其特征在于，所述底部半导体管芯的有源侧背对所述顶部半导体管芯的有源侧，并且面向所述衬底。
23.一种半导体管芯对，包括：
顶部半导体管芯；
插入器，所述插入器设置在顶部半导体管芯下并且互连至顶部半导体管芯；以及
底部半导体管芯，所述底部半导体管芯设置在与插入器相同的平面中，并且互连至所述顶部半导体管芯。
24.如权利要求23所述的半导体管芯对，其特征在于，所述底部半导体管芯设置在所述插入器的闭合的窗口中。
25.如权利要求24所述的半导体管芯对，其特征在于，进一步包括一个或多个附加的底部半导体管芯，所述一个或多个附加的底部半导体管芯设置在所述插入器的一个或多个附加的闭合的窗口中。
26.如权利要求23所述的半导体管芯对，其特征在于，所述底部半导体管芯设置在所述插入器的打开的窗口中。
27.如权利要求23所述的半导体管芯对，其特征在于，进一步包括一个或多个附加的顶部半导体管芯，所述一个或多个附加的顶部半导体管芯设置在与所述顶部半导体管芯相同的平面中并且互连至所述插入器。
28.如权利要求23所述的半导体管芯对，其特征在于，所述插入器包括两个或多个分立单元，并且其中所述底部半导体管芯设置在所述插入器的两个或多个分立单元的闭合的窗口中。
29.如权利要求23所述的半导体管芯对，其特征在于，所述底部半导体管芯毗邻所述插入器设置，但不在所述插入器中。
30.如权利要求23所述的半导体管芯对，其特征在于，所述底部半导体管芯不包括硅通孔(TSV)，并且其中所述底部半导体管芯的有源侧面对所述顶部半导体管芯的有源侧。
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