BRPI1007238B1

BRPI1007238B1 - Célula de memória de acesso aleatório estática de alto desempenho e baixa fuga utilizando transistores de tecnologia dual e arranjo de memória

Info

Publication number: BRPI1007238B1
Application number: BRPI1007238-1A
Authority: BR
Inventors: Manish Garg; Chai Chiaming; Michael Thai Thanh Phan
Original assignee: Qualcomm Incorporated
Priority date: 2009-01-22
Filing date: 2010-01-21
Publication date: 2020-05-12
Also published as: WO2010085560A1; JP5656875B2; KR101293528B1; CN105427882A; CN102272843A; TW201040964A; TWI457930B; US8576612B2; BRPI1007238A2; EP2382632B1; KR20110118689A; US20110211386A1; JP2012516058A; US7961499B2; EP2382632A1; US20100182823A1

Abstract

célula de memória de acesso aleatório estática de alto desempenho e baixa fuga utilizando transistores de tecnologia dual e arranjo de memória uma célula de memória inclui um elemento de armazenamento, um circuito de gravação acoplado ao elemento de armazenamento e um circuito de leitura acoplado ao elemento de armazenamento. ao menos uma parte do elemento de armazenamento e ao menos uma parte do circuito de gravação são fabricadas utilizando-se um óxido da porta funcional mais espesso e ao menos uma parte do circuito de leitura é fabricada utilizando-se um óxido da porta funcional mais fino.

Description

“CÉLULA DE MEMÓRIA DE ACESSO ALEATÓRIO ESTÁTICA DE ALTO DESEMPENHO E BAIXA FUGA UTILIZANDO TRANSISTORES DE TECNOLOGIA DUAL E ARRANJO DE MEMÓRIA

Campo da Invenção [0001]Essa revelação se refere geralmente aos modelos de célula de Memória de Acesso Aleatório Estática (SRAM) e especificamente a um modelo que utiliza transistores de tecnologia dual para obter desempenho aperfeiçoado e características de potência.

Descrição do Estado da Técnica [0002]As células de Memória de Acesso Aleatório Estática (SRAM) são os blocos básicos de construção de muitas memórias.

Uma célula SRAM de transistor-6 (6T) convencional exemplar conforme ilustrado na Figura 1 compreende dois inversores acoplados transversais, cada inversor compreendendo um Transistor de Efeito de Campo de Canal-P (PFET) e Transistor de Efeito de Campo de Canal-N (NFET) conectados serialmente, que permitem que a célula 6T SRAM armazene um bit de dados. A célula 6T SRAM também compreende dois transistores de passagem de porta NFET que permitem a leitura dos dados a partir da célula 6T SRAM e gravação de dados na mesma. Um circuito de memória convencional pode incorporar múltiplas células individuais 6T SRAM.

[0003]As memórias utilizando células 6T SRAM são usadas comumente como memórias cache em microprocessadores, processadores de sinal digital (DSPs) e outros circuitos integrados. À medida que os processos de semicondutores são escalonados para tamanhos de características mínimas cada vez menores, o desempenho da célula 6T SRAM nem sempre é tão aperfeiçoado quanto o desempenho dos circuitos integrados que

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2/13 se baseiam em memórias que empregam a célula 6T SRAM. Portanto, é desejável aumentar o desempenho das células SRAM. Uma técnica convencional usada para aumentar o desempenho é a de substituir a célula 6T SRAM por uma célula SRAM de transistor8 (8T) conforme ilustrado na Figura 2. A célula 8T SRAM ilustrada na Figura 2 proporciona percursos de leitura e de gravação separados para o bit de dados armazenado na célula 8T SRAM. A célula 8T SRAM aumenta o desempenho à custa de potência de fuga aumentada devido aos dois transistores adicionais.

[0004]Também é desejável reduzir a potência de fuga para reduzir a utilização de energia global de um circuito integrado. Como as memórias cache comumente podem representar uma parte significativa de um circuito integrado inteiro e as células SRAM podem representar uma grande parte de uma memória cache, é especialmente desejável poder reduzir a potência de fuga das células SRAM e consequentemente, do circuito integrado como um todo.

[0005]Portanto, é desejável desenvolver técnicas que aumentem o desempenho e reduzam a fuga em células SRAM. Sumário da Invenção [0006]Em uma primeira concretização da invenção, uma célula de memória compreende um elemento de armazenamento, um circuito de gravação acoplado ao elemento de armazenamento e um circuito de leitura acoplado ao elemento de armazenamento. Ao menos uma parte do elemento de armazenamento e ao menos uma parte do circuito de gravação são fabricadas utilizando um óxido da porta funcional mais espesso e ao menos uma parte do circuito de leitura é fabricada utilizando óxido da porta funcional mais fino.

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3/13 [0007]Em uma segunda concretização da invenção, uma célula de memória compreende primeiro e segundo NFETs e primeiro e segundo PFETs. Os terminais de fonte do primeiro e do segundo NFETs são acoplados a um potencial terra e os terminais de fonte do primeiro e do segundo PFETs são acoplados a um primeiro potencial. O terminal de porta do primeiro NFET é acoplado ao terminal de porta do primeiro PFET e o terminal de porta do segundo NFET é acoplado ao terminal de porta do segundo PFET. O terminal de dreno do primeiro NFET é acoplado ao terminal de dreno do primeiro PFET e o terminal de dreno do segundo NFET é acoplado ao terminal de dreno do segundo PFET. Os terminais de porta do primeiro NFET e do primeiro PFET são acoplados aos terminais de dreno do segundo NFET e do segundo PFET e os terminais de porta do segundo NFET e do segundo PFET são acoplados aos terminais de dreno do primeiro NFET e do primeiro PFET. A célula de memória inclui, ainda, terceiro e quarto NFETs. Os terminais de porta do terceiro e do quarto NFETs são acoplados em conjunto e são adaptados para serem acoplados a uma linha de palavra de gravação. Os terminais de fonte do terceiro e do quarto NFETs são individualmente adaptados para serem acoplados a uma dentre um par de linhas de bits de gravação complementares. O terminal de dreno do terceiro NFET é acoplado aos terminais de porta do primeiro NFET e do primeiro PFET, e o terminal de dreno do quarto NFET é acoplado aos terminais de porta do segundo NFET e do segundo PFET. A célula de memória inclui ainda quinto e sexto NFETs. O terminal de fonte do quinto NFET é acoplado a um potencial terra. O terminal de porta do quinto NFET é acoplado aos terminais de dreno do primeiro NFET e do primeiro PFET. O terminal de dreno do quinto NFET é acoplado ao terminal

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4/13 de fonte do sexto NFET. O terminal de porta do sexto NFET é adaptado para ser acoplado a uma linha de palavra de leitura. O terminal de dreno do sexto NFET é adaptado para ser acoplado a uma linha de bits de leitura.

[0008]Em uma terceira concretização da invenção, um arranjo de memória compreende uma pluralidade de células de memória. Ao menos uma da pluralidade de células de memória inclui um elemento de armazenamento, um circuito de gravação acoplado ao elemento de armazenamento e um circuito de leitura acoplado ao elemento de armazenamento. Ao menos uma parte do elemento de armazenamento e ao menos uma parte do circuito de gravação são fabricados utilizando-se um óxido da porta funcional mais espesso e ao menos uma parte do circuito de leitura é fabricada utilizando-se um óxido da porta funcional mais fino.

[0009]Uma vantagem provida pelas concretizações dos ensinamentos aqui apresentados é desempenho de memória aumentado devido ao uso de transistores de alto desempenho no percurso de leitura de uma célula de memória. Outra vantagem é a potência de fuga reduzida da célula de memória devido ao uso de transistores de baixa fuga em porções da célula de memória onde alto desempenho não é tão vantajoso.

[0010]Entende-se que outras concretizações dos ensinamentos aqui apresentados se tornarão evidentes para aqueles versados na técnica a partir da descrição detalhada seguinte, em que diversas concretizações dos ensinamentos são ilustradas. Conforme será percebido, os ensinamentos aqui apresentados são capazes de outras e diferentes concretizações sem se afastar do espírito e escopo dos ensinamentos. Consequentemente, os desenhos e a descrição detalhada devem

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5/13 ser considerados como de natureza ilustrativa e não como limitação.

Breve Descrição das Figuras [0011]Diversos aspectos dos ensinamentos da presente revelação são ilustrados como exemplo, e não como limitação,

nos desenhos anexos, [0012]A Figura	em 1 é	que:
um	diagrama	esquemático	de	uma	célula
6T	SRAM convencional;
	[0013]A Figura 2	é	um	diagrama	esquemático	de	uma	célula
8T	SRAM convencional;
	[0014]A Figura	3	é	um	diagrama	esquemático	de	uma	célula

8T SRAM de acordo com os ensinamentos da presente revelação;

[0015]A Figura 4 é um diagrama de blocos de um arranjo de memória incorporando os ensinamentos da presente revelação; e [0016]A Figura 5 é um diagrama de blocos mostrando um sistema de comunicação sem fio exemplar no qual uma concretização da revelação pode ser vantajosamente empregada. Descrição Detalhada da Invenção [0017]A descrição detalhada apresentada abaixo, em conexão com os desenhos anexos, tem a finalidade de uma descrição das várias concretizações exemplares dos ensinamentos da presente revelação e não pretende representar as únicas concretizações nas quais tais ensinamentos podem ser praticados. A descrição detalhada inclui detalhes específicos com o propósito de prover um entendimento completo dos ensinamentos por intermédio de ilustração e não de limitação. Será evidente para aqueles versados na técnica que os ensinamentos da presente revelação podem ser praticados de diversas formas. Em alguns casos, estruturas e componentes bem

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6/13 conhecidos são mostrados na forma de diagrama de blocos para evitar obscurecer os conceitos da presente revelação.

[0018]A Figura 3 é um diagrama esquemático de uma célula de Memória de Acesso Aleatório Estática de Transistor-8 (8T SRAM) 300 de acordo com os ensinamentos da presente revelação. A célula 8T SRAM inclui um elemento de armazenamento 302, um circuito de gravação 304 e um circuito de leitura 306. Embora a célula 8T SRAM 300 ilustrada na Figura 3 tenha um único elemento de armazenamento 302, circuito de gravação 304 e circuito de leitura 306, aqueles versados na técnica reconhecerão que outras configurações empregando múltiplos elementos de armazenamento, circuitos de gravação e circuitos de leitura podem empregar vantajosamente os ensinamentos da presente revelação.

[0019]Em uma concretização, um processo de fabricação de óxido de porta triplo (TGO) é usado na fabricação da célula 8T SRAM 300. O processo de fabricação TGO proporciona três espessuras de óxido de porta de transistor com características de desempenho variáveis em uma pastilha (die) de circuito integrado monolítica. Um óxido de porta I/O, que é comumente o óxido de porta mais grosso disponível em uma determinada pastilha de circuito integrado, é usado para transistores em circuitos para entrada e saída a partir da pastilha de circuito integrado (dispositivos I/O). Dois óxidos de porta funcional, que são ambos comumente mais grossos do que o óxido de porta I/O, são comumente usados para o restante dos dispositivos na pastilha de circuito integrado (dispositivos funcionais). O óxido da porta funcional mais grosso proporciona baixa fuga à custa de desempenho reduzido. O óxido da porta funcional mais fino proporciona maior desempenho à custa de alta fuga.

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7/13 [0020]Enquanto a célula 8T SRAM 300 estiver operando, ao menos uma parte dos dispositivos no elemento de armazenamento 302 estará ligada e assim estará continuamente sujeita à fuga. Em uma concretização, os dispositivos no elemento de armazenamento 302 podem ser fabricados utilizandose o óxido da porta funcional mais grosso. Isso resulta em baixa fuga no elemento de armazenamento 302, reduzindo assim o consumo de potência da célula 8T SRAM 300. Como ao menos uma parte dos dispositivos no elemento de armazenamento 302 está em operação contínua, uma redução em potência de fuga em comparação com outras espessuras de óxido da porta funcional pode ser realizada.

[0021]Em uma concretização, o elemento de armazenamento 302 inclui inversores acoplados transversalmente, mostrados aqui como PFETs 350 e 352 do óxido da porta funcional mais espesso acoplado aos NFETs 354 e 356 do óxido da porta funcional mais espesso, acoplado entre um potencial terra 340 e um primeiro potencial 342. Isso possibilita que um único bit de informação e seu complemento sejam armazenados nos nós 358 e 360. Embora a presente invenção seja dirigida aos inversores transversalmente acoplados, aqueles versados na técnica reconhecerão que os ensinamentos da presente revelação também se aplicam a outros métodos de armazenar informação de forma estática.

[0022]O circuito de gravação 304 pode não precisar ser capaz de operação de alta velocidade e assim não é tão vantajoso fabricar os dispositivos no circuito de gravação 304 utilizando o óxido da porta funcional mais fino. Em uma concretização, ao menos uma parte dos dispositivos no circuito de gravação 304 é fabricada utilizando o óxido da porta

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8/13 funcional mais espesso. Consequentemente, potência de fuga consumida pelo circuito de gravação 304 é reduzida, reduzindo assim o consumo de potência da célula 8T SRAM 300. Contudo, em baixa voltagens de fornecimento, o uso de óxido da porta funcional mais espesso para ao menos uma parte dos dispositivos no circuito de gravação 304 pode levar a desempenho de gravação inaceitavelmente baixo e estabilidade de gravação degradada. Para aperfeiçoar o desempenho e a estabilidade do circuito de gravação 304 em tais modelos, uma linha de palavra de gravação 324 pode ser adaptada para ser acionada por um circuito acionador 380. O circuito acionador 380 é acoplado a um segundo potencial 390 que é superior ao primeiro potencial 342, e também é acoplado ao potencial terra 340.

[0023]Em uma concretização, o circuito de gravação 304 inclui os NFETs 326 e 328 que são fabricados utilizando-se óxido da porta funcional mais espesso. O circuito de gravação 304 inclui ainda a linha de palavra de gravação 324 adaptada para controlar os NFETs 326 e 328 de tal modo que valores nas linhas de bit de gravação complementares 320 e 322 podem ser gravados nos nós 358 e 360. Embora nessas concretizações uma configuração de circuito de gravação de passagem de porta NFET tenha sido descrita, aqueles versados na técnica reconhecerão que outros tipos de circuitos de gravação podem ser empregados sem se afastar do escopo dos ensinamentos da presente revelação.

[0024]O circuito de leitura 306 inclui os NFETs 334 e 336, os quais são acoplados ao elemento de armazenamento 302 para permitir que o bit de dados armazenado no elemento de armazenamento 302 seja lido. O circuito de leitura 306 inclui

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9/13 ainda uma linha de palavra de leitura 332 adaptada para controlar o NFET 334, e uma linha de bits de leitura 330 acoplada ao NFET 334. O NFET 336 é acoplado entre o NFET 334 e um potencial terra 340 e é controlado pelo nó 360. A linha de palavra de leitura 332 e a linha de bits de leitura 330 podem ser controladas seletivamente para permitir que o complemento lógico de um valor lógico armazenado no nó 360 esteja presente na linha de bits de leitura 330. Aqueles versados na técnica reconhecerão que outras configurações de circuito de leitura podem ser empregadas sem se afastar do escopo dos ensinamentos da presente revelação.

[0025]Em uma concretização, os NFETs 334 e 336 no circuito de leitura 306 são fabricados utilizando-se o óxido da porta funcional mais fino. Isso resulta em maior desempenho para as operações de leitura a partir da célula 8T SRAM 300, o que é vantajoso porque as operações de leitura são comumente um fator limitador no desempenho da memória. Contudo, o uso do óxido da porta funcional mais espesso no circuito de leitura 306 pode levar ao aumento de fuga. Pode ser vantajoso utilizar outras técnicas para reduzir a fuga no circuito de leitura 306. Por exemplo, uma polarização de fonte pode ser aplicada a pelo menos uma parte do circuito de leitura para desligar os dispositivos no circuito de leitura 306 mais efetivamente. Além disso, um dispositivo de footer (não mostrado) pode ser adicionado ao circuito de leitura 306 para permitir que o restante do circuito de leitura 306 seja desconectado do potencial terra 340.

[0026]Em um processo TGO de 45nm exemplar, o primeiro potencial é de 0,9 volts e o segundo potencial é de 1,1 volts. Contudo, outras voltagens podem ser usadas sem se afastar dos

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10/13 ensinamentos da presente revelação. Adicionalmente, o primeiro potencial 342 e também o segundo potencial 390 podem ser adaptados para suprimentos variáveis de voltagem. Por exemplo, o primeiro potencial 342 pode variar entre 0,6 volts e 0,9 volts dependendo de um modo de operação de um dispositivo incorporando a célula 8T SRAM 300.

[0027]Na presente concretização, todos os dispositivos no elemento de armazenamento 302 e no circuito de gravação 304 são do óxido da porta funcional mais espesso e todos os dispositivos no circuito de leitura 306 são do óxido da porta funcional mais fino. Contudo, aqueles versados na técnica reconhecerão que é possível realizar alguma vantagem no consumo de potência ou desempenho mesmo se nem todos os dispositivos no elemento de armazenamento 302 e no circuito de gravação 304 forem fabricados utilizando o óxido da porta funcional mais espesso e nem todos os dispositivos no circuito de leitura 306 forem fabricados utilizando o óxido da porta funcional mais espesso. Por exemplo, em aplicações onde é particularmente vantajoso reduzir o consumo de energia durante as operações de leitura, o NFET 336 do circuito de leitura 306 poderia ser fabricado utilizando o óxido da porta funcional mais espesso para reduzir a potência uma vez que a porta do NFET 336 é acoplada diretamente ao elemento de armazenamento e assim, a comutação frequente do NFET 336 pode ser improvável. Em tal aplicação, o NFET 334 poderia ser fabricado utilizandose o óxido da porta funcional mais fino para reter algum benefício de desempenho.

[0028]A Figura 4 é um diagrama de blocos de um arranjo de memória 400 incorporando os ensinamentos da presente revelação. O arranjo de memória inclui um arranjo de células

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11/13 de memória 402 com m fileiras e n colunas de células 8T SRAM exemplares conforme mostrado na Figura 3 que incorporam os ensinamentos da presente revelação como previamente descrito. As células 8T SRAM 450, 460 e 470 representam as células (1,n), (m,n) e (m,1) do arranjo, respectivamente. Cada fileira inclui um acionador de linha de palavra de gravação 410 acoplado a uma linha de palavra de gravação 412 e um acionador de linha de palavra de leitura 420 acoplado a uma linha de palavra de leitura 422. Ambas, linha de palavra de gravação 412 e linhas de palavra de leitura 422 são acopladas a cada uma das células de memória compreendendo a fileira; por exemplo, células 450 a 460 que representam células de memória (1,n) a (m,n). Cada coluna inclui uma linha de bits de gravação 430 e uma linha de bits de leitura 440. Ambas, linha de bits de gravação 430 e linha de bits de leitura 440 são acopladas a cada uma das células de memória compreendendo a fileira; por exemplo, células 460 a 470 que representam células de memória (m,n) a (m,1).

[0029]Exemplos de estruturas de arranjo de memória onde os ensinamentos da presente revelação podem ser empregados vantajosamente incluem, mas não são limitados a memórias cache ou memórias fora do chip (off-chip). Tais memórias cache ou memórias fora do chip podem ser incorporadas em dispositivos eletrônicos de consumidor tais como telefones celulares, assistentes digitais portáteis (PDAs) ou computadores laptop.

[0030]Quando a fuga de uma célula 8T SRAM 300 de acordo com a presente revelação é comparada com aquela de uma célula 8T SRAM conforme conhecido previamente na técnica (e supondo que os dispositivos individuais em cada célula SRAM têm as mesmas dimensões), uma redução significativa de fuga pode ser

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12/13 obtida. Em simulações, uma redução de fuga na faixa de 95-98% foi observada. Contudo, o uso de dispositivos de óxido de porta mais espessos na célula 8T SRAM 300 da presente revelação pode resultar em desempenho reduzido da célula. Para realizar não apenas as economias de potência produzidos pelos ensinamentos dessa revelação como também um nível aceitável

de desempenho	em uma	estrutura	de	memória	maior,	os
dispositivos individuais	da	célula	8T	SRAM	300	podem	ser
maiores do que	aqueles	nas	células	SrAM já	conhecidos	na

técnica. Convencionalmente, essa não é uma abordagem preferida porque à medida em que aumentam os tamanhos dos dispositivos, o tamanho de cada célula 8T SRAM individual 300 aumenta e leva a uma área de chip aumentada e consumo de potência aumentado.

Contudo, mesmo após os dispositivos individuais da célula 8T SRAM 300 terem sido redimensionados para se obter os objetivos desejados de desempenho, uma redução significativa da potência de fuga ainda pode ser realizada mediante uso dos ensinamentos da presente revelação. Em simulações considerando redimensionamento como descrito acima, uma redução de potência de fuga na faixa de 50-75% foi observada.

[0031]Os ensinamentos da presente revelação podem ser combinados vantajosamente com outras técnicas para redução de potência. Por exemplo, ambas as linhas de bits, de leitura e de gravação, podem ser desconectadas ou permitidas a flutuar enquanto elas não estiverem sendo ativamente usadas.

[0032]A Figura 5 é um diagrama de blocos mostrando um sistema de comunicação sem fio exemplar 500 no qual uma concretização da revelação pode ser vantajosamente empregada. Para fins de ilustração, a Figura 5 mostra três unidades remotas 520, 530, e 550 e duas estações base 540. Será

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13/13 reconhecido que sistemas de comunicação sem fio típicos podem ter muito mais unidades remotas e estações base. As unidades remotas 520, 530, e 550 incluem dispositivos IC 525A, 525B e

525C que incluem o conjunto de circuitos aqui revelado. Será reconhecido que qualquer dispositivo contendo um IC também pode incluir o conjunto de circuitos aqui revelados, incluindo as estações base, dispositivos de comutação, e equipamento de rede. A Figura 5 mostra sinais de link direto 580 a partir das estações base 540 para as unidades remotas 520, 530 e 550 e sinais de link reverso 590 a partir das unidades remotas 520, 530 e 550 para as estações base 540.

[0033]Na Figura 5, a unidade remota 520 é mostrada como um telefone móvel, uma unidade remota 530 é mostrada como um computador portátil, e unidade remota 550 é mostrada como uma unidade remota de localização fixa em um sistema de loop local sem fio. Por exemplo, as unidades remotas podem ser telefones celulares, unidades de sistemas de comunicação pessoais (PCS) de mão, unidades portáteis de dados tais como assistentes pessoais de dados, ou unidades de dados de localização fixa tal como um equipamento de leitura de medidor. Embora a Figura 5 ilustre unidades remotas de acordo com os ensinamentos da revelação, a revelação não é limitada a essas unidades ilustradas exemplares. A revelação pode ser empregada adequadamente em qualquer dispositivo que inclua circuitos integrados.

[0034]Embora os ensinamentos da presente revelação sejam revelados no contexto de células SRAM, será reconhecido que uma ampla variedade de implementações pode ser empregada por aqueles versados na técnica consistente com os ensinamentos aqui apresentados e as reivindicações que se seguem abaixo.

Claims

REIVINDICAÇÕES

1. Célula de memória (300) de acesso aleatório estática, SRAM, compreendendo:

um elemento de armazenamento (302);

um circuito de gravação (304) compreendendo uma linha de palavra de gravação (324) acoplada ao elemento de armazenamento (302), a linha de palavra de gravação (324) sendo adaptada para ser acoplada a um primeiro potencial; e um circuito de leitura separado (306) acoplado ao elemento de armazenamento (302);

em que ao menos uma parte do elemento de armazenamento (302) e ao menos uma parte do circuito de gravação (304) são fabricadas utilizando um óxido da porta funcional mais espesso e ao menos uma parte do circuito de leitura (306) é fabricada utilizando um óxido da porta funcional mais fino; e o óxido de porta funcional mais espesso proporciona fuga mais baixa que o óxido da porta funcional mais fino;

caracterizada pelo fato de que:

o circuito de leitura (306), o elemento de armazenamento (302) e uma porção do circuito de gravação (304) diferente da linha de palavra de gravação (324) são adaptados para serem acoplados a um segundo potencial que difere do primeiro potencial, o segundo potencial sendo adaptado para ser ativamente variado, em que o primeiro potencial (390) é superior ao segundo potencial (342), o segundo potencial sendo maior do que 0 volts, e em que o segundo potencial é adaptado para ser ativamente variado em resposta a um modo de operação de um dispositivo incorporando a célula de memória SRAM.

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2. Célula de memória (300) SRAM, de acordo com a reivindicação 1, caracterizada pelo fato de que o primeiro potencial é adaptado para ser ativamente variado.

2/4

3/4

3. Célula de memória (300) SRAM, de acordo com a reivindicação 2, caracterizada pelo fato de que o primeiro potencial é adaptado para ser ativamente variado em resposta ao modo de operação do dispositivo incorporando a célula de memória (300) SRAM.

4/4 terceiro (326) e do quarto (328) NFETs são individualmente adaptados para serem acoplados a um de um par de linhas de bits complementares, em que o terminal de dreno do terceiro NFET (326) é acoplado aos terminais de porta do primeiro NFET (354) e do primeiro PFET (350), e em que o terminal de dreno do quarto NFET (328) é acoplado aos terminais de porta do segundo NFET (356) e do segundo PFET (352); e um circuito de leitura (306) compreendendo quinto (334) e sexto (336) NFETs, em que o terminal de fonte do sexto NFET (336) é acoplado ao potencial terra, em que o terminal de porta do sexto NFET (336) é acoplado aos terminais de dreno do primeiro NFET (354) e do primeiro PFET (350), em que um terminal de dreno do sexto NFET (336) é acoplado ao terminal de fonte do quinto NFET (334), em que o terminal de porta do quinto NFET (334) é adaptado para ser acoplado a uma linha de palavra de leitura, e em que o terminal de dreno do quinto NFET (334) é adaptado para ser acoplado a uma linha de bits de leitura (330).

4. Célula de memória (300) SRAM, de acordo com qualquer uma das reivindicações 1 a 3, caracterizada pelo fato de que o óxido da porta funcional mais fino proporciona desempenho mais elevado do que o óxido da porta funcional mais espesso.

5. Célula de memória (300) SRAM, de acordo com qualquer uma das reivindicações 1 a 4, caracterizada pelo fato de que compreende adicionalmente uma linha de bits de gravação (320, 322) adaptada para flutuar quando nenhuma operação de gravação estiver sendo realizada.

6. Célula de memória (300) SRAM, de acordo com qualquer uma das reivindicações 1 a 5, caracterizada pelo fato de que o circuito de leitura (306) compreende uma linha de bits de leitura (330) adaptada para flutuar quando nenhuma operação de leitura estiver sendo realizada.

7. Célula de memória (300) SRAM, de acordo com qualquer uma das reivindicações 1 a 6, caracterizada pelo fato de que o circuito de leitura (306) compreende adicionalmente um dispositivo de footer adaptado para desconectar um restante do circuito de leitura (306) de um potencial terra (340).

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8. Célula de memória (300) SRAM, de acordo com a reivindicação 7, caracterizada pelo fato de que o dispositivo de footer é acoplado entre um potencial terra (340) e o restante do circuito de leitura (306).

9. Célula de memória (300) SRAM, de acordo com qualquer uma das reivindicações 1 a 8, caracterizada pelo fato de que:

o elemento de armazenamento (302) compreende primeiro (354) e segundo (356) NFETs e primeiro (350) e segundo (352) PFETs, em que os terminais de fonte de cada NFET (354, 356) são acoplados a um potencial terra e os terminais de fonte de cada PFET (350, 352) são acoplados ao segundo potencial, em que o terminal de porta do primeiro NFET (354) é acoplado ao terminal de porta do primeiro PFET (350), em que um terminal de porta do segundo NFET (356) é acoplado ao terminal de porta do segundo PFET (352), em que o terminal de dreno do primeiro NFET (354) é acoplado ao terminal de dreno do primeiro PFET (350), em que o terminal de dreno do segundo NFET (356) é acoplado ao terminal de dreno do segundo PFET (352), e em que os terminais de porta do primeiro NFET (354) e do primeiro PFET (350) são acoplados aos terminais de dreno do segundo NFET (356) e do segundo PFET (352) e os terminais de porta do segundo NFET (356) e do segundo PFET (352) são acoplados aos terminais de dreno do primeiro NFET (354) e do primeiro PFET (350);

um circuito de gravação (304) compreendendo terceiro (326) e quarto (328) NFETs, em que os terminais de porta do terceiro (326) e quarto (328) NFETs são acoplados em conjunto e são adaptados para serem acoplados a uma linha de palavra de gravação (324), em que os terminais de fonte do

Petição 870190121716, de 22/11/2019, pág. 27/30

10. Arranjo de memória (400) caracterizado pelo fato

de que compreende uma pluralidade de células de memória (300) SRAM conforme definidas em qualquer uma das reivindicações 1 a 9. 11. Arranjo de memória (400), de acordo com a

reivindicação 10, caracterizado pelo fato de que é disposto em um do grupo que consiste em: um microprocessador, um processador de sinal digital, e uma memória.