MXPA99007750A - Dispositivo para codificar/decodificar palabras originales de n bits en palabras de canal de m bits correspondiente, y viceversa - Google Patents

Abstract

La presente invención se refiere a un dispositivo para codificar un flujo de bits de datos de una sedal binaria original (S) en un flujo de bits de datos de una señal binaria de canal (C) donde el flujo de bits de la señal original se divide en palabras originales de n bits (XI, X2), dispositivo el cual comprende medios de conversión (CM) adaptados para convertir tales palabras originales en palabras de canal de m bits correspondientes (Y1, Y2, Y3). Los medios de conversión (CM), están adaptados además para convertir palabras originales de n bits en palabras de canal de m bits correspondientes, de modo que la conversión de cada palabra original de n bits preserva la paridad (tabla I) (Figura l). Las relaciones sostienen que m>n ( 1, p ( 1, y que p puede variar. De manera preferible, m=n + 1. E1 dispositivo estáadaptado para convertir la secuencia de bits de 8 bits"0001OOO1", en la señal original a la secuencia de bits le 12 bits"100010010010"y para convertir la secuencia de bits de 8 bits"10010001"a la secuencia de bits de 12 bits"100010010010", y para limitar la coordena diferencial de transición m1nima repetida en la sedal de canal. También otras secuencias de 8 bits requieren una codificación específica en secuencias de bits de 12 bits para limitar la restricción k de la señal de canal. Además, se describe un dispositivo decodificador para decodificar la señal de canal obtenida por medio del dispositivo decodificador.

Description

DISPOSITIVO PARA CODIFICAR/DECODIFICAR PALABRAS ORIGINALES DE n BITS EN PALABRAS DE CANAL DE m BITS CORRESPONDIENTES, Y VICEVERSA La invención se relaciona con un dispositivo para codificar un, flujo de bits de datos de una señal binaria original y un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar. La invención también s.e relaciona con un dispositivo de registro que comprende el dispositivo codificador, para registrar la señal de canal sobre un portador de registro, con el portador de registro en si, con un método de codificación, y un dispositivo para decodificar un flujo de bits de datos de una señal binaria de canal obtenida por medio de un dispositivo codificador, para obtener un flujo de bits de datos de una señal binaria original. Un dispositivo codificador mencionado anteriormente se conoce de la ÜSP 5,477,222 (PHN 14448). El documento describe un dispositivo para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, que satisface una restricción de la coordenada diferencial (1, 8). Esto significa que, en un flujo de datos en serie de la señal de canal, están presentes al menos un "cero" y un máximo de ocho "ceros" entre dos "unos" consecutivos en la señal de canal. Deberá notarse a este respecto que normalmente se aplica un paso de precodificación adicional, tal como una precodificación 1T, a la secuencia restringida (1, 8), dando como resultado una secuencia limitada en la coordenada diferencial con una coordenada diferencial minima de 2 y una coordenada diferencial máxima de 9. Se sabe que la conversión preserva la paridad. "Preservar la paridad", significa que la paridad de las palabras originales de n bits a ser convertidas iguala la paridad (después de la adición del módulo 2) de las palabras de canal de m bits correspondientes, en las cuales son convertidas. Como resultado, el dispositivo de conversión de n a m como el reclamado, no influye sobre la polaridad de la señal.

Puesto que la conversión preserva la paridad, puede aplicarse un control de DC eficiente, tal como mediante la inserción de bits de control de DC en un flujo de datos de las palabras originales. La invención tiene por su objeto proporcionar un dispositivo mejorado para codificar palabras originales de n bits en las palabras de canal de m bits correspondientes. El dispositivo de acuerdo con la invención, se caracteriza porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "00010001" en el flujo de bits de la señal binaria original en la secuencia de bits de 12 bits "100010010010" de la señal binaria de canal. El dispositivo de acuerdo con la invención, también se caracteriza por cualquiera de las reivindicaciones 2, 5, 6, 7 u 8. La invención se basó en el reconocimiento de que, la codificación de acuerdo con el dispositivo de codificación conocido, donde las secuencias relativamente largas comprenden únicamente la coordenada diferencial de transición que puede ocurrir, conduciendo a un deterioro de la detección de bits en un detector de bits en un receptor, después de la transmisión y decodificación posterior de la señal de canal en el receptor. En una señal de canal que satisface una restricción de coordenada diferencial especifica, tal como (1, 7) o (1, 8), esto significa que ocurren secuencias relativamente largas " 0101010101 ", dando como resultado secuencias relativamente largas " 001100110011 " en la secuencia después de la precodificación 1T. El dispositivo de acuerdo con la invención, restringe las longitudes de aquellas secuencias, de modo que puede obtenerse una detección de bits mejorada en un receptor. El dispositivo codificador de acuerdo con la invención puede ser utilizado en combinación con una unidad sumadora de bits, en la cual se suma un bit a las palabras código de una cierta longitud en la señal original. La señal obtenida puede ser aplicada al dispositivo codificador de la presente invención. La señal de canal del dispositivo codificador se aplica a un precodificador 1T. El propósito de la unidad sumadora de bits, es sumar un "0" o un "1" a las palabras código consecutivas incluidas en la señal de entrada del convertidor, para obtener una señal de salida del precodificador, la cual está libre de DC, o incluye una señal piloto de rastreo que tiene una cierta frecuencia. La señal de salida del precodificador es registrada sobre un portador de registro. La adición de un bit "0" en la señal de entrada del convertidor, da como resultado que la polaridad de la señal de salida el precodificador 1T siga siendo la misma.

La adición de un bit "1", da como resultado una inversión de la polaridad en la señal de salida del precodificador 1T . El convertidor, por lo tanto, tiene influencia sobre la señal de salida del precodificador 1T, de modo que el valor de la suma digital del funcionamiento de la señal de salida del precodificador 1T puede controlarse de modo que tenga un patrón deseado como función del tiempo. La invención será adicionalmente descrita en la siguiente descripción de las figuras, en la cual La figura 1 muestra una primer modalidad del dispositivo codificador, La figura 2 muestra una segunda modalidad del dispositivo codificador, La figura 3 muestra una tercer modalidad del dispositivo codificador, La figura 4 muestra una cuarta modalidad del dispositivo codificador, La figura 5 muestra la aplicación del dispositivo en un arreglo para insertar un bit en posiciones equidistantes en la señal original en serie, La figura 6 muestra una primer modalidad del dispositivo codificador, y La figura 7 muestra una segunda modalidad del dispositivo codificador.

La Figura 1 muestra un dispositivo codificador que es capaz de convertir palabras originales de 2 bits en palabras de canal de 3 bits. El dispositivo descrito aqui es, de hecho, el dispositivo también descrito en la USP 5,477,222, con modificaciones adicionales para alcanzar los objetivos de una minimización de la coordenada diferencial de transición mínima repetida. El dispositivo tiene una terminal de entrada 1, para recibir un flujo de bits de datos de una señal binaria original S. La terminal 1 está acoplada a una entrada de un registro de desplazamiento 2 que tiene ocho celdas Xi a X», en el presente ejemplo, para recibir ocho bits originales consecutivos de la señal original S. El registro de desplazamiento 2 funciona como un convertidor de en serie-en paralelo. Las salidas de las celdas están acopladas a las entradas correspondientes ii a i8, respectivamente, de un circuito lógico LC, para suministrar los valores lógicos (xx, ,xß) de los bits originales presentes en las celdas.

El circuito lógico LC forma parte de los medios de conversión CM. El dispositivo incluye, además, un segundo registro de desplazamiento 4 que tiene doce celdas Yi a Yi2. El circuito lógico LC tiene doce salidas Oí a ??2. Esas salidas del circuito lógico LC están acopladas a las entradas correspondientes de las doce celdas Yi a Y?2, respectivamente, del registro de desplazamiento 4. Una salida 6 del registro de desplazamiento 4 está acoplada a una terminal de salida 8. El registro de desplazamiento 4 funciona como un convertidor en paralelo-en serie, para obtener la señal binaria de canal C. Además, está disponible una unidad detectora 10 para detectar secuencias especificas en el flujo de datos en serie de la señal original S. Para ese propósito, las salidas de las ocho celdas Xi a X8 del registro de desplazamiento 2 están acopladas a las entradas correspondientes, denotadas como 12, de la unidad detectora 10. En la presente modalidad, la unidad detectora 10 tiene tres salidas, denotadas como Oí, 02 y o3, para generar una primera, segunda y tercera señales de control, respectivamente. Aquellas salidas están acopladas a las entradas de señal de control correspondientes Ci, c2 y C3, respectivamente, del circuito lógico LC. El funcionamiento del circuito lógico LC en respuesta a las señales de control aplicadas a sus entradas Ci, c2 y c3, es como sigue. El circuito lógico LC es capaz de convertir palabras originales de 2 bits SW en palabras de canal de 3 bits, de modo que la conversión de cada palabra original de 2 bits preserva la paridad. Esto significa que el número de "unos" en la palabra original a ser convertida es igual al número de "unos" en la palabra de canal correspondiente, se lleva a cabo una adición de módulo 2 en los "unos" en la palabra de canal. 0, dicho de otro modo: si el número de "unos" en la palabra original es par, el número de "unos" en la palabra de canal será par. Y: si el número de "unos" en la palabra original es impar, el número de "unos" en la palabra de canal será impar. Como un ejemplo, los medios de conversión LC están adaptados para convertir las palabras originales de 2 bits SW en palabras de canal de 3 bits CW de acuerdo con la siguiente tabla: TABLA I palabra original (Xl/ 2) palabra de canal (yi, y2, _/3) S i 00 CWi 101 SW2 01 CW2 100 SW3 10 cw3 001 SW4 11 CW4 000 Deberá notarse aqui, que el primer bit en la palabra original se aplicó primero al registro de desplazamiento 2 y que el primer bit en la palabra de canal se suministró primero de la salida 6 del registro de desplazamiento 4. Deberá notarse además aqui, que el circuito lógico LC convierte las palabras originales de 2 bits almacenadas en las celdas Xi, X2 en las palabras de 3 canales y almacena aquellas palabras de canal en las celdas Yi, Y2, Y3, del registro de desplazamiento 4, en respuesta a una ausencia de cualquier señal de control en las entradas de señal de control Ci, c2, y c3. Cada conversión de esta manera, es seguida por un desplazamiento de dos posiciones a la izquierda en el registro de desplazamiento 2, y un desplazamiento de tres posiciones a la izquierda del registro de desplazamiento 4. Se requiere el desplazamiento de dos posiciones en el registro de desplazamiento 2 para hacei que el registro de desplazamiento 2, y de este modo, el convertidor, esté listo para una conversión subsecuente. Se requiere el desplazamiento de tres posiciones en el registro de desplazamiento 4 para transmitir la palabra de canal de 3 bits generada. El dispositivo de la figura 1 puede ser utilizado para generar una señal de canal C en forma de una secuencia (d, ) que satisface la restricción de d=l. Esto significa que está presente al menos un "cero" entre dos "unos" subsecuentes en el flujo de datos en serie de la señal de canal. Es decir, que está prohibida una concatenación de dos o más "unos" en la señal de canal. Puede ocurrir que la conversión no modificada, tal como por medio del dispositivo de la figura 1, de combinaciones de dos palabras originales de 2 bits subsecuentes tengan la restricción d=l. Esas combinaciones son las combinaciones; "00 00", las cuales, por conversión no modificada conducirían a las dos palabras de canal de 3 bits "101 101"; "00 01", las cuales, por conversión no modificada conducirían a las dos palabras de canal" de 3 bits "101 100"; "10 00", las cuales, por conversión no modificada conducirían a las dos palabras de canal de 3 bits "001 101" y "10 01", las cuales, por conversión no modificada conducirían a las dos palabras de canal de 3 bits "001 100". La ocurrencia de tales combinaciones deberla ser detectada, de modo que puede tomar lugar una codificación modificada de los bloques de dos palabras originales de 2 bits, en bloques de dos palabras de canal de 3 bits. Por lo tanto, el dispositivo de la figura 1 es capaz, además, de codificar de manera "normal" palabras originales de 2 bits en palabras de canal de 3 bits, capaz de detectar las combinaciones identificadas anteriormente, y es capaz de realizar una codificación modificada, de modo que la restricción d=l en la señal de canal sea aún satisfecha.

Debido al hecho de que las salida de las celdas Xi a X4 del registro de desplazamiento 2 están acopladas a las entradas correspondientes de la unidad detectora 10, esta unidad detectora 10 es capaz de detectar la posición en el flujo de bits en serie de la señal original, donde la codificación de palabras originales de 2 bits únicas en el flujo de bits en las palabras de canal de 3 bits únicas correspondientes, conducirla a una violación de la restricción d=l en la señal de canal C, y están adaptadas para suministrar la señal de control a su salida oí en respuesta a tal detección. De manera más especifica, la unidad detectora 10 detecta si las celdas Xi a X4 comprenden una de las secuencias de 4 bits que se dan en la tabla II, y genera una primer señal de control en su salida oí . Tan pronto como el circuito detector 10 detecta una combinación de dos palabras originales de 2 bits presentes en las cuatro posiciones de la celda xi, x2, x , x4, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la tabla II, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada como se da en la Tabla II: TABLA II Como puede observarse a partir de la tabla, la conversión no modificada de las dos palabras originales de 2 bits conduce a una violación de la restricción d=l, dado que ocurren dos "unos" en el limite entre las dos palabras de canal obtenidas. El circuito lógico LC está, por lo tanto, adaptado para convertir en un modo de codificación modificada, los bloques de dos palabras originales de 2 bits dadas en la columna de la izquierda de la tabla anterior, en bloques de dos palabras de canal de 3 bits como se da en la columna de la derecha en la tabla II anterior. Como puede observarse, no ocurre ya una violación de la restricción d=l. Además, la codificación modificada de la misma manera preserva la paridad. Además, una de las dos palabras originales de 2 bits, la segunda de las cuales está en la tabla anterior, es codificada a una palabra de canal de 3 bits, la cual no es igual a una de las cuatro palabras de canal de la tabla I. La razón de esto es que en el lado receptor, es posible una detección de esta palabra de canal de 3 bits, que no pertenece al conjunto de cuatro palabra de canal de 3 bits de la tabla I, de modo que puede realizarse una decodificación correspondiente, la cual es inversa a la codificación definida con referencia a la tabla II. El bloque de dos palabras de canal de 3 bits obtenido por medio de la codificación de conformidad con la tabla II, es suministrado por el circuito lógico LC a sus salidas ?? a oß, palabras de canal las cuales son suministradas a las seis celdas Yi a Ye del registro de desplazamiento 4. Deberá aclararse además que, una conversión de dos palabras originales de 2 bits en dos palabras de canal de 3 bits por la unidad convertidora LC es seguida por un desplazamiento de cuatro posiciones a la izquierda en el registro de desplazamiento 2 y un desplazamiento de seis posiciones a la izquierda en el registro de desplazamiento 4. El desplazamiento de cuatro posiciones en el registro de desplazamiento 2 se requiere para hacer que el registro de desplazamiento 2, y de este modo el convertidor, esté listo para una conversión subsecuente. El desplazamiento de seis posiciones en el registro de desplazamiento 4 se requiere para transmitir las dos palabras de canal de 3 bits generadas . La restricción de k en una secuencia (d, k) significa que se permite una concatenación de a lo más k "ceros" entre dos "unos" subsecuentes en la señal de canal. Puede ocurrir que la conversión no modificada de tres palabras originales de 2 bits subsecuentes pueda violar la restricción de k. Como un ejemplo: la secuencia de palabras originales "11 11 11", conducirla por conversión no modificada a las tres palabras de canal de 3 bits "000 000 000" . Si debe obtenerse una secuencia (d, k) , donde k es igual a 6, 7 u 8, tal combinación de tres palabras de canal de 3 bits no deberá ocurrir. Otro ejemplo es la secuencia de palabras originales "11 11 10", la cual, por conversión no modificada conducirla a las tres palabras de canal de 3 bits "000 000 001". Esta combinación de tres palabras de canal de 3 bits, no satisface una restricción de k = 6 o k = 7. Además, esta combinación de tres palabras de canal de 3 bits puede seguir una palabra de canal anterior que finaliza con un "0", de modo que puede conducir a una violación de la restricción de k = 8. Además, la combinación finaliza con un "1", de modo que puede conducir a una violación de la restricción de d = 1, si la combinación es seguida por una palabra de canal de 3 bits, que comienza con un "1". Un razonamiento equivalente es válido para la secuencia de los canales originales "01 11 11" . Un ejemplo adicional, es la secuencia de palabras originales "01 11 10", la cual, por conversión no modificada conducirla a las tres palabras de canal de 3 bits "100 000 001" . Esta combinación puede, de la misma manera como se dio anteriormente, conducir a una violación de la restricción de d = 1. La ocurrencia de tal combinación, deberá ser detectada, de modo que puede tomar lugar una codificación modificada. Por lo tanto, el dispositivo de la figura 1 es, además de codificar de manera "normal" palabras originales de 2 bits en palabras de canal de 3 bits, asi como de codificar de manera modificada, de acuerdo con la tabla II, capaz de detectar las combinaciones identificadas anteriormente, y es capaz de realizar una codificación modificada, de modo que la restricción de k en la señal de canal se satisfaga aún. Debido al hecho de que las salidas de las celdas Xi a X6 del registro de desplazamiento 2 están acopladas a las entradas correspondientes de la unidad detectora 10, esta unidad detectora 10, es capaz de detectar la posición en el flujo de bits en serie de la señal original, donde la codificación no modificada conducirla a una violación de la restricción de k en la señal de canal C, y están adaptadas para suministrar una señal de control en su salida o2 en respuesta a tal detección. De manera más especifica, la unidad detectora 10, detecta si las celdas Xi a X6 comprenden una de las secuencias de 6 bits que se dan en la tabla III, y genera una segunda señal de control en su salida o2. Tan pronto como el circuito detector 10 detecta una combinación de tres palabras originales de 2 bits presentes en las seis posiciones de la celda xi, x2, x3, x4, x5, x6, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la tabla III, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada como se muestra en la tabla III: TABLA III El circuito lógico LC convierte en la segunda modificación del modo de codificación, los bloques de tres palabras originales de 2 bits dadas en la columna de la izquierda de la tabla anterior III, en los bloques de tres palabras de canal de 3 bits como se da en la columna de la derecha en la tabla anterior. Realizando la codificación modificada como para la tabla III, se ha obtenido una señal de canal, la cual satisface la restricción de k = 8. Además, la codificación modificada de la misma manera, preserva, la paridad. Esto significa en la presente situación que, si el número de "unos" en la combinación de tres palabras originales de 2 bits es impar (par), el número de "unos" en la combinación de tres palabras de canal de tres bits obtenida es impar (par) . Además, dos de las tres palabras originales de 2 bits, la segunda de las cuales está en la tabla anterior y una en la tercera, se codifica en una palabra de canal de 3 bits, la cual no es igual a una de las cuatro palabras de canal de la tabla I. La razón de esto es que sobre el lado receptor, es posible la detección de esas dos palabras de canal de 3 bits consecutivas que no pertenecen al conjunto de cuatro palabras de canal de 3 bits de la tabla I, sino que puede realizarse una decodificación correspondiente, la cual es inversa a la codificación definida con referencia a la tabla III. El bloque de tres palabras de canal de 3 bits obtenido por medio de la codificación de conformidad con la tabla III, es suministrado por el circuito lógico LC a su salida oí a 09, palabras de canal las cuales son suministradas a las nueve celdas Yi a Yg del registro de desplazamiento 4. Deberá aclararse además que, una conversión de tres palabras originales de 2 bits en tres palabras de canal de 3 bits por la unidad convertidora LC, es seguida por un desplazamiento de seis posiciones a la izquierda del registro de desplazamiento 2 y un desplazamiento de nueve posiciones a la izquierda en el registro de desplazamiento 4. El desplazamiento de seis posiciones en el registro de desplazamiento 2 se requiere para hacer que el registro de desplazamiento 2, y de este modo el convertidor, esté listo para una conversión subsecuente. El desplazamiento de nueve posiciones en el registro de desplazamiento 4 se requiere para transmitir las tres palabras de canal de 3 bits generadas. Un requerimiento más para codificar la señal original es que la coordenada diferencial de transición minima repetida en la señal de canal deberá ser limitada. La coordenada diferencial de transición minima repetida se define como la longitud de la secuencia de las transiciones subsecuentes entre "0" y "1", o: una secuencia " 01010101010...", en el caso donde la restricción de d es igual a 1. Como un ejemplo, la secuencia de bits "00 01 00 01" da como resultado, después de la conversión modificada utilizando la tabla II, la secuencia de bits "101 010 101 010". De la misma manera, la secuencia de bits "10 01 00 01" da como resultado, después de la conversión modificada utilizando la tabla II, la secuencia de bits "001 010 101 010" . Tales secuencias deterioran la detección de bits de un receptor. Se requiere asi, una restricción de la longitud de las secuencias de 01. Debido al hecho de que las salidas de las celdas Xi a X8 del registro de desplazamiento 2 están acopladas a las entradas correspondientes de la unidad detectora 10, esta unidad detectora 10 es capaz de detectar la posición en el flujo de bits en serie de la señal original donde la codificación no modificada conducirla a una violación del requerimiento de que la coordenada diferencial de transición minima repetida sea limitada y se adapte para suministrar una señal de control a su salida o3 en respuesta a tal detección. De manera más especifica, la unidad detectora 10 detecta que las celdas Xi a X8 comprenden una de las secuencias de 8 bits que se dan en la tabla IV, y generan una tercer señal de control en su salida o3. Tan pronto como el circuito detector 10 detecta una combinación de cuatro palabras originales de 2 bits presentes en las ocho posiciones de la celdas xi, x2, x3, x4, x5, x6, x7, x8, combinación la cual es igual a una de las combinaciones dadas en la columna de la izquierda de la tabla IV, el circuito lógico LC convierte la combinación de acuerdo con la codificación modificada como se da en la Tabla IV, en una secuencia de bits de 12 bits como se da en la columna de la derecha de la tabla IV.

TABLA IV La conversión modificada como para la tabla IV preserva nuevamente la paridad. Deberá notarse que el flujo de bits de las palabras de canal está en notación NRZI (sin retorno al inverso del cero) , lo cual significa que un "uno" da como resultado una transición en la escritura actual para registrar la señal de canal sobre un portador de registro magnético. En lo anterior, las situaciones donde se requería una codificación modificada son detectadas por la unidad detectora 10 de las palabras originales. Deberá notarse, sin embargo, que la detección podria llevarse a cabo sobre las palabras de canal generadas. A este respecto se hace referencia a la figura 2b en la USP 5,477,222. La figura 2 muestra otra modalidad del dispositivo codificador, en la cual la detección de las situaciones donde se requiere una codificación modificada se efectúa en base a las palabras de canal generadas por una codificación no modificada como para la tabla I. El dispositivo de la figura 2 incluye un detector 10' que tiene 12 entradas para recibir las cuatro palabras de canal de 3 bits subsecuentes obtenidas por medio de una codificación no modificada como para la tabla I en el circuito LC . El detector 10' detecta si las dos palabras de canal de 3 bits subsecuentes en las salidas oí a oe del circuito LC , obtenidas utilizando la codificación no modificada, son iguales a una de las cuatro secuencias de 6 bits dadas en la columna de en medio bajo la "codificación no modificada" de la tabla II. Si es asi, el detector 10' emite una señal de conmutación en su salida 12 y una señal de dirección AD en su salida 12' . La señal de conmutación es aplicada a una entrada de señal de conmutación 45 del registro de desplazamiento 4' . La señal de dirección AD es aplicada a una entrada de señal de dirección 46 de una ROM 47. El detector 10' genera una de cuatro señales de dirección posibles AD1 a AD4 , en respuesta a la detección de una correspondiente de las cuatro secuencias de 6 bits en la columna de en medio de la tabla II. Como un ejemplo, la señal de dirección AD1 es generada cuando el detector 10' detecta la secuencia "101101" y genera la señal de dirección AD4 después de la detección de la secuencia de 6 bits "001100". La ROM 47 tiene las secuencias de 6 bits mostradas en la columna de la derecha de la tabla II almacenada. Después de la recepción de la señal de dirección AD1, la ROM suministra la secuencia de 6 bits "100 010" a sus salidas oí a 05, y después de la recepción de la señal de dirección AD2, la ROM suministra la secuencia de 6 bits "101 010" a aquellas salidas . Después de la recepción de la señal de dirección AD3, la ROM suministra la secuencia de 6 bits "000 010" a aquellas salidas , y después de la recepción de la señal de dirección AD4, la ROM suministra la secuencia de 6 bits "001 010" a aquellas salidas . Cada localización de la memoria del registro de desplazamiento 4' tiene ahora dos entradas, una de ellas estando acoplada con una salida correspondiente del circuito lógico LC , la otra estando acoplada a una salida correspondiente de la ROM 47. En respuesta a la señal de conmutación aplicada a la entrada 45, el registro de desplazamiento acepta la información suministrada a sus entradas inferiores y desplaza su contenido seis posiciones a la izquierda. Como resultado, es suministrada una secuencia de 6 bits modificada por el registro de desplazamiento 4' a la salida 8.

El detector 10' también detecta si las tres palabras de canal de 3 bits subsecuentes en las salidas oí a Og del circuito LC , obtenidas utilizando la codificación no modificada, son iguales a una de las cuatro secuencias de 9 bits dadas en la columna de en medio bajo la "codificación no modificada" de la tabla III. Si es asi, el detector 10' expide la señal de conmutación en su salida 12 y una señal de dirección AD en su salida 12' . El detector 10' genera una de cuatro señales de dirección posibles AD5 a AD8, en respuesta a la detección de una correspondiente de las cuatro secuencias de 9 bits en la columna de en medio de la tabla III. Como un ejemplo, la señal de dirección AD5 se genera cuando el detector 10' detecta la secuencia "000 000 000" y genera la señal de dirección AD8 después de la detección de la secuencia de 9 bits "100 000 000". La ROM 47 tiene las secuencias de 9 bits mostradas en la columna de la derecha de la tabla III almacenadas. Después de la recepción de la señal de dirección AD5, la ROM suministra la secuencia de 9 bits "000 010 010" en sus salidas ?? a Og, y después de la recepción de la señal AD6, la ROM suministra la secuencia de 9 bits "001 010 010" a aquellas salidas. Después de la recepción de la señal AD7, la ROM suministra la secuencia de 9 bits "101 010 010" a aquellas salidas, y después de la recepción de la señal de dirección AD8 , la ROM suministra la secuencia de 9 bits "100 010 010" a aquellas salidas.

En respuesta a la señal de conmutación aplicada a la entrada 45, el registro de desplazamiento acepta la información suministrada a sus entradas inferiores y desplaza su contenido nueve posiciones a la izquierda. Como resultado, es suministrada una secuencia de 9 bits modificada por un registro de desplazamiento 4' a la salida 8. El detector 10' detecta, además, si las cuatro palabras de canal de 3 bits subsecuentes en las salidas oí a ??2 del circuito LC , obtenidas utilizando la codificaciói no modificada, son igual a las siguientes dos secuencias de 12 bits: "101 010 10 010" o "001 010 101 010". Si es asi, el detector 10' emite una señal de conmutación en su salida 12 y una señal de dirección AD en su salida 12' . El detector 10' genera una de las dos señales de dirección posibles AD9 y ADÍO, respectivamente. En respuesta a la detección una correspondiente de las dos secuencias de 12 bits dadas anteriormente. Como un ejemplo, la señal de dirección AD9 se genera cuando el detector 10' detecta la secuencia "101 010 101 010" y genera la señal de dirección ADÍO después de la detección de la secuencia de 12 bits "001 010 010 101". La ROM 47 tiene las secuencias de 12 bits mostradas en la columna de la derecha de la tabla IV almacenadas. Después de la recepción de la señal de dirección AD9, la ROM suministra la secuencia de 12 bits "100 010 010 010" a sus salidas o? a 0?2, y después de la recepción de la señal de dirección ADÍO, la ROM suministra la secuencia de 12 bits "000 010 010 010" a aquellas salidas. En respuesta a la señal de conmutación aplicada a la entrada 45, el registro de desplazamiento acepta la información suministrada a sus entradas inferiores y desplaza son contenido doce posiciones a la izquierda. Como resultado, es suministrada una secuencia de 12 bits suministrada por el registro de desplazamiento 4' a la salida 8. En la situación normal, cuando ninguna de las dos restricciones es violada, se lleva a cabo la conversión no modificada de acuerdo con la tabla I, y la señal de conmutación está ausente, de modo que el registro de desplazamiento acepta los bits suministrados por el circuito lógico LC , via las entradas superiores del registro de desplazamiento 4'. Se ha dicho anteriormente que son posibles otras reglas de conversión para convertir palabras originales de 2 bits únicas, en palabras de canal de 3 bits únicas. Aquellas reglas de conversión se dan en las siguientes tres tablas.

TABLA IV TABLA V TABLA VI TABLA VI (continuación) Es evidente que pueden obtenerse extensiones de aquellas reglas de conversión para codificar bloques de dos o tres palabras originales de 2 bits en bloques de dos o tres palabras de canal de 3 bits utilizando las enseñanzas dadas anteriormente . La Figura 3 muestra una modificación del dispositivo de la figura 1. El dispositivo de la figura 3 es capaz de generar una señal de canal con una restricción de k inferior, de manera más especifica, una restricción de k, k = 7. La modificación se encuentra en la adición de un registro de desplazamiento .adicional 70, que tiene tres lugares de almacenamiento 70.1, 70.2 y 70.3, los cuales tienen entradas 72 acoplada a la salida 6 del registro de desplazamiento 4 y la salida 74.1, 74.2 y 74.3, siendo las salidas de los lugares de almacenamiento 70.1, 70.2 y 70.3, respectivamente. Además, está presente un detector 76 que tiene las entradas 78.1, 78.2 y 78.3, acopladas a las salidas 74.1, 74.2 y 74.3, respectivamente, del registro de desplazamiento 70, y que tiene una salida 82. Las salidas 74.1 del registro de desplazamiento 70 está también acoplada a una entrada de control C5 del circuito de conversión LCm, y la salida 82 del detector 76 está acoplada a una entrada de control c4 del circuito de conversión LCm. Además, el detector 10 en la figura 1 está ligeramente modificado en el detector 80 en la figura 3. En tanto la conversión de palabras originales de 2 bits únicas en palabras de canal de 3 bits, la conversión de dos palabras originales de 2 bits en dos palabras de canal de 3 bits, y la conversión de tres palabras de 2 bits en tres palabras de canal de 3 bits, esté relacionada, esta conversión es la misma que se explicó anteriormente con referencia al dispositivo de la figura 1. La modificación se encuentra específicamente en la conversión de las secuencias de bits de 8 bits de una forma especifica que ocurre en la señal original. El detector 80 es, además de detectar las secuencias de bits de 4 bits de la tabla II y las secuencias de bits de 6 bits de la tabla III (como se explica con referencia a la modalidad en la figura 1), capaz de puede detectar las secuencias de bits de 8 bits dadas en la tabla VII que siguen a continuación. En respuesta a tal detección, el detector 80 genera una señal de control en su salida o3, señal de control, la cual es aplicada a la entrada de control c del circuito lógico LCm. El registro de desplazamiento 70 tiene los últimos tres bits de la señal de canal generada hasta ahora, almacenada en sus lugares de almacenamiento 70.1, 70.2 y 70.3, donde el lugar de almacenamiento 70.1 tiene el último bit de la señal de canal generada hasta ahora, almacenada en ésta. El último bit de la señal de canal, el cual es cualquiera de un bit "0" o un "1", se utilizó como una señal de control adicional para el circuito lógico LCm, y se suministró a un circuito lógico LCm via la entrada de control c . Además, el detector 76, está adaptado para generar una señal de control en su salida 82, cuando el registro de desplazamiento 70 tiene la secuencia de bits de 3 bits "010" almacenada en sus lugares de almacenamiento 70.1, 70.2 y 70.3. Esta señal de control es suministrada al circuito lógico LCm via su entrada de control c5. De acuerdo con la tabla VII, el circuito lógico LCm convierte la secuencia de bits de 8 bits "00 01 00 01" en su secuencia de bits de 12 bits correspondiente "100 010 010 010", en respuesta a la señal de control aplicada a su entrada de control c3, y sin importar las señales de control que aparezcan en sus entradas c4 y C5. Además, el circuito lógico LCm convierte la secuencia de bits de 8 bits de "10 01 00 01" en la secuencia de bits de 12 bits "100 000 010 010", en respuesta a la señal de control en su entrada c que es igual a "0", y convierte la secuencia de bits de 8 bits en la secuencia de bits de 12 bits "000 010 010 010", en respuesta a la señal de control que es igual a "1". Cuando la secuencia de bits de 8 bits "11 10 00 00" aparece en las entradas ii a i8 del circuito lógico, es generada una señal de control por el detector 80 es su salida o3. Además, cuando el contenido del registro de desplazamiento 70 es igual a la secuencia de 3 bits "010", es generada una señal de control por el detector 76. En respuesta a ambas señales de control, el circuito lógico LCm convierte esta secuencia de bits de 8 bits en la secuencia de bits de 12 bits "000 001 010 010", como se muestra en la tabla VII. Cuando la secuencia de bits de 8 bits "11 10 00 10" aparece en las entradas ii a i8 del circuito lógico, es generada una señal de control por el detector 80 en su salida o . Además, cuando el contenido del registro de desplazamiento 70 es igual a la secuencia de bits de 3 bits "010", es generada una señal de control por el detector 76. En respuesta a ambas señales de control, el circuito lógico LCm convierte esta secuencia de bits de 8 bits en la secuencia de bits de 12 bits "100 001 010 010", como se muestra en la tabla VII. Cuando la secuencia de bits de 8 bits "11 10 00 01" aparece en las entradas ii a i8 del circuito lógico, es generada una señal de control por el detector 80 en su salida o3. Además, cuando el contenido del registro de desplazamiento 70 es igual a la secuencia de bits de 3 bits "010", es generada una señal de control por el detector 76. En respuesta a ambas señales de control, el circuito lógico LCm convierte esta secuencia de bits de 8 bits en la secuencia de bits de 12 bits "001 010 010 010", como se muestra en la tabla VII. Cuando la secuencia de bits de 8 bits "11 10 00 01" aparece en las entradas ii a i8 del circuito lógico, es generada una señal de control por el detector 80 en su salida o3. Además, cuando el contenido del registro de desplazamiento 70 es igual a la secuencia de bits de 3 bits "010", es generada una señal de control por el detector 76. En respuesta a ambas señales de control, el circuito lógico LCm convierte esta secuencia de bits de 8 bits en la secuencia de bits de 12 bits "101 010 010 010", como se muestra en la tabla VII.

TABLA VII TABLA VII (Continuación) Con esta conversión, la señal de canal satisface k = 7, y limita la coordenada diferencial de transición minima repetida a 6. La Figura 4 muestra una modificación de la modalidad de la figura 2, modificada para permitir la conversión de acuerdo con la tabla VII anterior. La modalidad de la figura 2 se modificó a la modalidad de la figura 4, agregando el registro de desplazamiento 7 en la unidad detectora 76, la cual suministra sus señales de control a las entradas de control c4 y c5 de la ROM 47' . No se dará ninguna descripción adicional de la modalidad, como con la descripción anterior de la modalidad de la figura 2 con explicación de la codificación modificada de un número de secuencias de bits de 8 bits en la señal original, está claro para un experto en la técnica como desarrollar una construcción para la modalidad de la figura 4, sin emplear ninguna actividad inventiva. Como se ha dicho anteriormente, los dispositivos descritos anteriormente son muy adecuados para incluirse en el arreglo de codificación, en donde es insertado un bit después de cada q bits en un flujo de datos en serie para realizar una conversión de polaridad, o no. Cada arreglo de codificación se muestra esquemáticamente en la figura 5, donde el codificador 40 es seguido por el dispositivo codificador de acuerdo con la presente invención 41, y un precodificador 1T 42, bien conocido en la técnica. La señal de salida del precodificador 1T es aplicada a un generador de señales de control 43, el cual genera una señal de control para el convertidor 40, para controlar si se inserta un "0" o un "1" en el flujo de datos en serie aplicado al convertidor 40. El dispositivo codificador 41 puede ser insertado entre el convertidor 40 y el precodificador 1T 42 sin ninguna modificación, puesto que el codificador 41 no tiene influencia sobre la polaridad de la señal generada por el convertidor 40. Por medio del arreglo mostrado en la figura 5, es posible incluir un tono de rastreo de una cierta frecuencia en el flujo de datos en serie, o mantener el contenido de DC del flujo de datos en cero. Además, cuando el dispositivo 41 es adaptado para generar una secuencia (d, k) como se explicó anteriormente, hace que la señal del salida del arreglo de la figura 4 sea una salida (d, k) RLL. Las modalidades del convertidor 40 se dan en Bell System Technical Journal, Vol. 53, No. 6, pp. 1103-1106. La señal de salida del precodificador 42 1T es suministrada a una unidad de escritura 21 para escribir la señal en una pista sobre un portador de registro 23. El portador de registro 23 puede ser un portador de registro magnético en forma longitudinal o de disco. El portador de registro podria también ser el portador de registro óptico, tal como un disco óptico 23' . La unidad de escritura 21 comprende una cabeza de escritura 25' , la cual es una cabeza de escritura magnética, cuando la señal se registra sobre un portador de registro magnético o una cabeza de escritura óptica, cuando la señal se registra sobre un portador de registro óptico. La figura 6 muestra una modalidad de un dispositivo decodificador, para decodificar el flujo de datos en serie, obtenido mediante el dispositivo decodificador de la figura 1 ó 2, para obtener una señal binaria original. El dispositivo decodificador tiene una terminal de entrada 50 para recibir la señal de canal, terminal de entrada 50, la cual está acoplada a una entrada 56 de un registro de desplazamiento 51, que comprende doce celdas Yi a Y?2. El registro de desplazamiento 51 funciona como un convertidor de en serie-en paralelo, de modo que se aplican bloques de cuatro palabras de canal de 3 bits a las entradas ii a i?2 de un circuito lógico 52. El circuito lógico 52 comprende las cuatro partes I, II, III y IV. Las salidas Oí a o8 del circuito lógico 52 están acopladas a las entradas de las celdas Xi a X8 de un registro de desplazamiento 54, el cual tiene una salida 57 acoplada a una terminal de salida 55. Esta presente un circuito detector 53 que tiene entradas ii a i9, indicadas esquemáticamente por el número de referencia 60, acopladas a la salida de las celdas Y4 a Yi2, respectivamente, del registro de desplazamiento 51, y salidas Oí, o2 y o3 acopladas a las entradas de control Ci, c2 y c3, respectivamente, del circuito lógico 52. El circuito detector 53 es capaz de (a) detectar un patrón de bits "010 010 010" en las celdas Y a Y?2 del registro de desplazamiento 51, (b) detectar un patrón de bits "010 010" en las celdas Y4 a Y9 del registro de desplazamiento 51, mientras los bits en las celdas Y?o, n y Y12 no sean iguales a "010", y (c) detectar un patrón de bits "010" en las celdas Y4, Y5 y Y6, mientras los bits en las celdas Y7, Y8 y Y9 no sean iguales a "010". Después de la detección del patrón de bits "010 010 010", el circuito detector 53 genera una señal de control en su salida oí, después de la detección del patrón de bits "010 010" en las celdas Y4 a Y9, el circuito detector 53 genera una señal de control en su salida o2, después de la detección del patrón "010" en las celdas Y4 a Y6, el circuito detector 53 genera una señal de control en su salida o3, mientras que, cuando no existe un patrón de bits "010" en las celdas Y4 a Y12, no se genera ninguna señal de control en sus salidas. En ausencia de las señales de control, el circuito lógico 52 convierte la palabra de canal de 3 bits almacenada en las celdas Yi, Y2 y Y3 en sus palabras originales de 2 bits correspondientes, como para la tabla de conversión I, y suministra la palabra original de 2 bits en las celdas Xi y X2. En presencia de la señal de control en la entrada c3, el circuito lógico 52 convierte el bloque de dos palabras de canal de 3 bits almacenadas en las celdas Yi a Y? en un bloque de dos palabras originales de 2 bits, como para la tabla de conversión II, y suministra las dos palabras originales de 2 bits en las celdas Xi a X4. En presencia de la señal de control en la entrada c2, el circuito lógico 52 convierte el bloque de tres palabras de canal de 3 bits almacenadas en las celdas Yi a Y9 en un bloque de tres palabras originales de 2 bits, como para la tabla de conversión III, y suministra las tres palabras originales de 2 bits en las celdas Xi a X^ . En presencia de la señal de control en la entrada Ci, el circuito lógico 52 convierte el bloque de cuatro palabras de canal de 3 bits almacenadas en las celdas Yi a Y12 en un bloque de cuatro palabras originales de 2 bits, como para la tabla de conversión IV, y suministra las cuatro palabras originales de 2 bits en las celdas Xx a X8.

De esta manera, el flujo de datos en serie de la señal de canal es convertido al flujo de datos en serie de la señal original. La información codificada suministrada a la entrada 50, podria haber sido obtenida de la reproducción de la información del portador de registro, tal como un portador de registro magnético 23, o un portador de registro óptico 23' . El dispositivo en la figura 6 comprende hasta ahora una unidad de lectura 62 para leer la información de una pista sobre el portador de registro, donde la unidad 62 comprende una cabeza de lectura 64 para leer la información de tal pista. La figura 7 muestra una modalidad del decodificador para decodificar la señal de canal generada por los decodificadores de las figuras 3 ó 4. De la tabla VII, está claro que las secuencias de bits de 12 bits específicas en la señal de canal que podrían ser detectadas de acuerdo con la tabla VII, no pueden todas ser detectadas por la secuencia "010 010 010". Por lo tanto, el detector 53' requiere alimentar la secuencia de bits de 12 bits para identificar todas las siete secuencias de bits de 12 bits incluidas en la tabla VII. Aunque la invención ha sido descrita con referencia a las modalidades preferidas de la misma, debe comprenderse que esas no son ejemplos limitantes. De este modo, varias modificaciones pueden ser evidentes a aquellos expertos en la técnica, sin apartarse del alcance de la invención, como se define en las reivindicaciones. Como un ejemplo, el dispositivo decodificador de la figura 6 podria ser modificado en un dispositivo en el cual el detector 53 detecta las diferentes situaciones de decodificación modificada de la información decodificada, en lugar de la información codificada, como se describió en la figura 6. Además, la invención subyace en todas y cada una de las características o combinación de características novedosas .

Claims (36)

CAPITULO REIVINDICATORO Habiendo descrito la invención, se considera como una novedad y, por lo tanto, se reclama lo contenido en las siguientes REIVINDICACIONES :

1. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas, preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "00010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "100010010010" de la señal binaria de canal .

2. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original y un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de, la señal original binaria en la secuencia de bits de 12 bits "000010010010" de la señal binaria de canal .

3. El dispositivo de conformidad con la reivindicación 2, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000010010010" de la señal binaria de canal, en el caso de que el último bit de la señal de canal generada hasta esta secuencia de bits sea un bit "1".

4. El dispositivo de conformidad con la reivindicación 3, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "100010010010" de la señal binaria de canal, en el caso de que el último bit de la señal de canal generada hasta esta secuencia de bits sea un bit "0".

5. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son números enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "11100000" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000001010010" de la señal binaria de canal, en el. caso de que los últimos 3 bits de la señal de canal generada hasta esta secuencia de bits sea "010".

6. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "11100010" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "100001010010" de la señal binaria de canal, en el caso de que los últimos 3 bits de la señal de canal generada hasta esta secuencia de bits sea "010".

7. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original y un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la ßecuencia de bits de 8 bits "11100001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "001010010010" de la señal binaria de canal, en el caso de que los últimos 3 bits de la señal de canal generada hasta esta secuencia de bits sea "010".

8. Un dispositivo para codificar un flujo de bits de datos de una señal binaria original y un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir la secuencia de bits de 8 bits "11100011" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "101010010010" de la señal binaria de canal, en el caso de que los últimos 3 bits de la señal de canal generada hasta esta secuencia de bits sea "010".

9. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque m=n+l.

10. El dispositivo de conformidad con la reivindicación 9, caracterizado porque n=2.

11. El dispositivo de conformidad con la reivindicación 10, caracterizado porque el dispositivo está adaptado para convertir palabras originales únicas en palabras de canal únicas correspondientes, de acuerdo con la siguiente tabla

12. El dispositivo de conformidad con la reivindicación 10 u 11, donde los medios de conversión están adaptados para convertir palabras originales de 2 bits en palabras de canal de 3 bits correspondientes, para obtener una señal de canal en forma de una secuencia (d, k), donde d=l, el dispositivo comprende, además, medios para detectar la posición del flujo de bits de la señal original, donde la codificación de palabras originales de 2 bits únicas en palabras de canal únicas correspondientes, conducirla a una violación de la restricción de d en los límites de la palabra de canal para suministrar una señal de control en respuesta a la detección, caracterizado porque, en ausencia de la señal de control, los medios de conversión están adaptados para convertir palabras originales de 2 bits únicas en palabras de canal de 3 bits únicas correspondientes, de modo que la conversión de cada palabra original de 2 bits preserva la paridad.

13. El dispositivo de conformidad con la reivindicación 12, donde, en presencia de la señal de control, que ocurre durante la conversión de dos palabras originales consecutivas, los medios de conversión están adaptados para convertir un bloque de dos palabras originales de 2 bits consecutivas en un bloque de dos palabras de canal de 3 bits correspondientes, de modo que una de las dos palabras originales en el bloque de palabras originales es convertida a una palabra de canal de 3 bits, la cual no es idéntica a una de las cuatro palabras de canal C i a CW4, para preservar la restricción d=l, caracterizado porque, en presencia de la señal de control, los medios de conversión están adaptados, además, para convertir el bloque de dos palabras originales de 2 bits subsecuentes en un bloque correspondiente de dos palabras de canal de 3 bits subsecuentes, de modo que la conversión de tal bloque de dos palabra originales de 2 bits subsecuentes, preserva la paridad.

14. El dispositivo de conformidad con la reivindicación 13, caracterizado porque, los medios de conversión están adaptados para convertir los bloques de dos palabras originales de 2 bits consecutivas en los bloques de dos palabras de canal de 3 bits consecutivas, de acuerdo con la codificación dada en la siguiente tabla:

15. El dispositivo de conformidad con la reivindicación 13 ó 14, donde k tiene un valor mayor de 5, el dispositivo está provisto, además, con medios para detectar la posición en el flujo de bits de la señal original, donde la codificación de palabras originales de 2 bits únicas en palabras de canal de 3 bits únicas, conduciría a una violación de la restricción de k y para suministrar una segunda señal de control en respuesta a tal detección, caracterizado porque, en presencia de la segunda señal de control, que ocurre durante la conversión de tres palabras originales de 2 bits consecutivas, los medios de conversión están adaptados para convertir un bloque de tres palabras originales de 2 bits consecutivas en un bloque de tres palabras de canal de 2 bits consecutivas correspondientes, de modo que la conversión de tal bloque de tres palabras originales de 2 bits preserva la paridad, los medios de conversión están adaptados, además, para convertir dos de las tres palabras originales en un bloque en palabras de canal de 3 bits correspondientes no idénticas a las cuatro palabras de canal C i a CW4, para preservar la restricción de k.

16. El dispositivo de conformidad con la reivindicación 15, caracterizado porque los medios de conversión están adaptados para convertir bloques de tres palabras originales de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas, de acuerdo con la codificación dada en la siguiente tabla: bloque de 3 palabras originales bloque de 3 palabras de canal 11 11 11 000 010 010 11 11 10 0001 010 010 01 11 10 101 010 010 01 11 11 100 010 010

17. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque el dispositivo comprende, además, medios para detectar secuencias de bits de 8 bits "00010001" y "10010001" en el flujo de bits de la señal original y medios para detectar el valor del último bit de la señal de canal generada de la señal binaria original hasta la secuencia de bits de 8 bits, los medios de conversión están adaptados para convertir las secuencias de bits de 8 bits en las secuencias de bits de 12 bits de señal de canal, de acuerdo con la codificación dada en la siguiente tabla, dependiendo del valor del último bit del canal: secuencia de bits de 8 bits en la señal Secuencia de bits de original 12 bits en la señal de canal 00 01 00 01 100 010 010 010 10 01 00 01 (último bit de canal = " 0" ) 100 000 010 010 10 01 00 01 (último bit de canal = " 1" ) 000 010 010 010 para limitar una coordenada diferencial de transición minima repetida en la señal de canal.

18. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque el dispositivo comprende, además, medios para detectar una secuencia de bits de 8 bits en el flujo de bits de la señal binaria original y medios para detectar el valor de los últimos 3 bits de la señal de canal generada a partir de la señal binaria original hasta la secuencia de bits de 8 bits original a "010", los medios de conversión están adaptados para convertir las secuencias de bits de 8 bits dadas en la siguiente tabla, en secuencias de bits de 12 bits en la señal de canal después de la detección de la secuencia de 3 bits "010" en la señal de canal, de acuerdo con la codificación dada en la siguiente tabla:

19. El dispositivo de conformidad con la reivindicación 18, caracterizado porque los medios de conversión están adaptados para convertir las secuencias de 8 bits de acuerdo con la tabla, para limitar la restricción de cada sitio.

20. Un dispositivo de registro para registrar una señal de canal sobre una pista sobre un portador de registro, el dispositivo de registro se caracteriza porque comprende el dispositivo codificador de conformidad con cualquiera de las reivindicaciones precedentes y porque comprende medios de escritura para escribir la señal de canal en la pista del portador de registro.

21. El dispositivo de registro de conformidad con la reivindicación 20, caracterizado porque los medios de escritura comprenden medios de precodificadores para llevar a cabo un paso de precodificación sobre la señal de canal antes de registrar en la pista sobre el portador de registro.

22. El portador de registro, caracterizado porque se obtiene con el dispositivo de registro de conformidad con la reivindicación 20 ó 21.

23. El portador de registro de conformidad con la reivindicación 22, caracterizado porque el portador de registro es un portador de registro óptico.

24. Un dispositivo para decodificar un flujo de bits de datos de una señal binaria de canal en un flujo de bits de datos de una señal binaria original, donde el flujo de bits de la señal de canal se divide en palabras de canales de m bits, dispositivo el cual comprende medios de desconversión adaptados para desconvertir palabras de canal de m bits en palabras originales de n bits correspondientes, los medios de desconversión están adaptados para desconvertir un bloque de p palabras de canal de n bits consecutivas en un bloque de palabras originales de n bits consecutivas correspondientes, de modo que la conversión de cada bloque de p palabras de canal de m bits consecutivas preserva la paridad, donde n, m y p son número enteros, m > n = 1, p > 1, y donde p puede variar, caracterizado porque los medios de conversión están adaptados para convertir al menos una de las secuencias de bits de 12 bits en la siguiente tabla, que aparece en el flujo de bits de la señal binaria de canal en la secuencia de bits de 8 bits correspondiente de la señal binaria original, de acuerdo con la tabla:

25. El dispositivo de conformidad con la reivindicación 24, caracterizado porque el dispositivo comprende, además, medios para detectar las secuencias de bits de 12 bits como se da en la tabla.

26. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que con la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son números enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "00010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "100010010010" de la señal binaria de canal.

27. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que con la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son números enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000010010010" de la señal binaria de canal.

28. El método de conformidad con la reivindicación 27, caracterizado porque el subpaso de convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000010010010" de la señal binaria de canal, se lleva a cabo en el caso en que el último bit de la señal generada hasta esta secuencia de bits sea un bit "1".

29. El método de conformidad con la reivindicación 28, caracterizado porque el subpaso de convertir la secuencia de bits de 8 bits "10010001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000010010010" de la señal binaria de canal, se lleva a cabo en el caso en que el último bit de la señal generada nasta esta secuencia de bits sea un bit "0".

30. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "11100000" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "000001010010" de la señal binaria de canal, en el caso de que los últimos tres bits de la señal de canal generada hasta esta secuencia de bits sea "010".

31. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "11100010" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "100001010010" de la señal binaria de canal, en el caso de que los últimos tres bits de la señal de canal generada hasta esta secuencia de bits sea "010".

32. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "11100001" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "001010010010" de la señal binaria de canal, en el caso de que los últimos tres bits de la señal de canal generada hasta esta secuencia de bits sea "010".

33. Un método para codificar un flujo de bits de datos de una señal binaria original en un flujo de bits de datos de una señal binaria de canal, donde el flujo de bits de la señal original se divide en palabras originales de n bits, el método comprende el paso de convertir las palabras originales en palabras de canal de m bits correspondientes, de modo que la conversión de un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, la conversión de cada bloque de p palabras originales de n bits consecutivas preserva sustancialmente la paridad, donde n, m y p son número enteros, m > n > 1, p > 1, y donde p puede variar, caracterizado porque el paso de conversión comprende el subpaso de convertir la secuencia de bits de 8 bits "11100011" en el flujo de bits de la señal original binaria en la secuencia de bits de 12 bits "101010010010" de la señal binaria de canal, en el caso de que los últimos tres bits de la señal de canal generada hasta esta secuencia de bits sea "010".

34. El método de conformidad con cualesquiera de las reivindicaciones 26 a 33, caracterizado porque comprende, además, el paso de registrar la señal de canal en una pista en un portador de registro.

35. El método de conformidad con la reivindicación 34, caracterizado porque el portador de registro en un portador de registro óptico.

36. El método de conformidad con las reivindicaciones 34 ó 35, caracterizado porque comprende el método comprende, además, un paso de prerregistro en la señal de canal, antes del registro de la señal de canal en un portador de registro.