MXPA99006015A - Dispositivo para codificar/decodificar palabrasoriginales de n bits en palabras de canal de mbits correspondientes y viceversa - Google Patents

Abstract

Se describe un dispositivo para codificar un flujo de bits de datos de una señal original binaria (S) en un flujo de bits de datos de una señal de canal binaria (C), que satisface una restricción (d, k), en donde el flujo de bits de la señal original se divide en palabras originales de n bits (X1, X2), dispositivo el cual, comprende medios de conversión (CM) adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes (Y1, Y2, Y3). Los medios de conversión (CM) se adaptan, además, para convertir palabras originales de n bits en palabras de canal de m bits correspondientes, de modo que la conversión de cada palabra original de n bits preserva la paridad (tabla I).La relación establece que m>n>1, p>1, y que p puede variar. De manera preferible, m=n + 1. Además, estádisponible un generador de palabras de sincronización (9) para generar una palabra de sincronización de q bits que también satisface la restricción (d, k), la palabra de sincronización comienza con un bit"0"y finaliza con un bit"0", el dispositivo comprende, además, medios de fusión (19) para fundir la palabra de sincronización en el flujo de bits de datos de la señal de canal hinario, y q es un valor entero mayor que k (Figura 1). Además, se describe un dispositivo decodificador para decodificar la señal de canal obtenida por medio del dispositivo codificador.

Description

DISPOSITIVO PA A CODIFICAR/DECODIFICAR PALABRAS ORIGINALES DE N BITS EH PALABRAS DE CANAL DE M BITS CORRESPONDIENTES Y VICEVERSA La invención se relaciona con un dispositivo para codificar un flujo de bits de datos de una señal original binaria en un flujo de bits de datos de una señal de canal binaria, que satisface una restricción predeterminada (d, k) , en donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios de conversión, adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras de n bits consecutivas, en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas, • preserva sustancialmente la paridad, en donde n, m y p son enteros, m > n > 1, p > 1, y donde p puede variar. La invención también se relaciona con un dispositivo de registro que comprende el dispositivo codificador para decodificar la señal de canal en un portador de registro, al portador de registro en sí, en un método de decodificación, y a un dispositivo para decodificar un flujo de bits de datos de una señal de canal binaria, obtenida por medio del dispositivo codificador, para obtener el flujo de bits de datos de una señal original binaria.

Un dispositivo codificador mencionado en lo anterior, se conoce de la USP 5,477,222 (PHN 14448). El documento describe un dispositivo para codificar un flujo de bits de datos de una señal original binaria, en un flujo de bits de datos de una señal de canal binaria que satisface una restricción de longitud de desplazamiento (1, 8). Esto significa que, en el flujo de datos en serie de la señal de canal, están presentes al menos un "cero" y a lo más ocho "ceros" entre dos "unos" consecutivos en la señal de canal. Deberá notarse a este respecto, que normalmente se aplica una precodificación adicional, tal como una precodificación ÍT bien conocida, a la secuencia restrinqida d, k (1, 8), dando como resultado una secuencia limitada en la longitud de desplazamiento con una longitud de desplazamiento mínima de 2 y una longitud de desplazamiento máxima de 9. La conversión conocida preserva la paridad.

"Preservar la paridad" significa que la paridad de las palabras originales de n bits a ser convertidas, igualan la paridad (después de la adición del módulo 2) de las palabras de canal de m bits correspondientes a las cuales son convertidos. Como resultado, el dispositivo de conversión de n a m reclamado no influye sobre la polaridad de la señal. Cuando se preserva la conversión de la paridad, puede aplicarse un control DC eficiente, tal como insertando los bits de control Dc en el flujo de datos de las palabras originales.

La invención tiene por su objeto proporcionar -_una palabra de sincronización apropiada a ser insertada en el flujo de datos en serie de señal de canal. El dispositivo de acuerdo con la invención se caracteriza porque el dispositivo comprende medios generadores de palabras de sincronización, para generar una palabra de sincronización de q bits que también satisface la restricción (d, k) , la palabra de sincronización comienza con un bit "0", y finaliza con un bit "0", el dispositivo comprende, además, medios de fusión para fundir la palabra de sincronización en el flujo de bits de datos de la señal de canal binaria, y porque q es un valor_ entero mayor que k. Es bien sabido en la técnica agregar palabras de sincronización a un flujo de datos en serie de una señal de canal. Se hace referencia a este respecto a la WO 96/31,880. La palabra de sincronización propuesta viola la restricción k prescrita. Esto tiene sus desventajas, dado que se requiere una palabra de sincronización relativamente larga, es decir, más propensa .a errores, y~ da como resultado una sobrecarga relativamente grande. De acuerdo con la invención, se propone una palabra de sincronización de q bits, de modo que, después de combinar la secuencia de palabras de canal con la palabra de sincronización, la señal obtenida satisface la restricción (d, k) . Esto tiene la ventaja de que se requiere una palabra de sincronización más corta, dando como resultado una sobrecarga más pequeña. Además, puesto que la palabra de sincronización comienza con un bit "0" y finaliza con un bit "0", puede fusionarse entre cualquier palabra de canal de m bits, por _ej emplo, cuando se toma d igual 1. De manera preferible, la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "10". Esto hace que se satisfaga la restricción k. En una modalidad, en la cual el dispositivo codificador genera una señal de canal que satisface la restricción d = 1, se utiliza de manera preferible una palabra de sincronización de 15 bits, tal como la palabra de sincronización "010000000010010". Cuando k =-8, esta palabra de sincronización satisface la fórmula q = 2k - 1, y es muy eficiente, aún cuando se compare, por ejemplo, con otras palabras de sincronización que no violan las restricciones d, k de las señales fundidas, tal como se describe en la USP 4,501,000 (PHQ 80.007). Deberá notarse, sin embargo, que la palabra de sincronización definida anteriormente podría ser igualmente utilizada en un dispositivo codificador que proporcionará un flujo de datos de salida que satisfaga otra restricción k, tal como k = 7 o menor (de modo que la palabra de sincronización no satisfaga la restricción k de la señal codificada), o k mayor que 8.

En otra modalidad, se genera una palabra de sincronización que comienza con una secuencia de bits "01", y finaliza con una secuencia de bits "100", tal como la palabra de sincronización de 16 bits "0100000000100100". En otra modalidad, se genera una palabra de sincronización que comienza con una secuencia de bits "01" y que finaliza con una secuencia de bits de "1000", tal como la palabra de sincronización de 17 bits "01000000001001000". En una modalidad más, se genera una palabra de sincronización que comienza con una secuencia de bits "01" y que finaliza con una secuencia de bits de "10000", tal como la palabra de sincronización de 18 bits "010000000010010000". Para ciertas conversiones de n a m, la palabra de sincronización que finaliza con dos o más "ceros", pueden conducir, después de la concatenación con una palabra de canal subsecuente y con una codificación no modificada, a una violación de la restricción k. Esto puede superarse cambiando la conversión, de modo que se satisfaga la restricción k, con una violación local de la propiedad de preservación de la paridad. El dispositivo codificador de acuerdo con la invención puede ser utilizado en coordinación con una unidad sumadora de bits, en la cual se suma un bit a las palabras clave de una cierta longitud de la señal original. La señal obtenida puede ser aplicada al dispositivo codificador de la presente invención. La señal de canal del dispositivo codificador se aplica a un precodificador 1T. El propósito de la unidad sumadora de bits es agregar un "0" o un "1" a las palabras clave consecutivas incluidas en la señal de entrada del convertidor, para obtener una señal de salida del precodificador libre de DC, o que incluye una señal piloto de rastreo que tiene una cierta frecuencia. La señal de salida del precodificador es registrada sobre un portador de registro. La adición de un bit "0" en la señal de entrada del convertidor, da como resultado que la polaridad de la señal de salida del precodificador ÍT siga siendo la misma. La adición de un bit "1" da como resultado la inversión de la polaridad de la señal de salida del precodificador ÍT. El convertidor por lo tanto, tiene una influencia sobre la señal de salida del precodificador ÍT, de modo que el valor de la suma digital actual de la señal de salida del precodificador ÍT pueda ser controlada, de modo que tenga un control deseado como una función del tiempo. La .invención será descrita mejor en la siguiente descripción de las figuras, en las cuales La figura 1 muestra una modalidad del dispositivo de acuerdo con la invención, La figura 2 muestra una primer _versión elaborada del convertidor en el dispositivo, La figura 3a muestra una segunda, La figura 3b una tercera, y La figura 4 muestra una cuarta versión elaborada del convertidor en el dispositivo, La figura 5 es la aplicación del dispositivo de acuerdo con la invención en un arreglo para insertar un bit sobre posiciones equidistantes en la señal original en serie, La figura 6 es una modalidad del dispositivo codificador, y La figura 7 es una versión elaborada de la unidad convertidora del dispositivo codificador de la figura 6. La Figura 1 muestra un dispositivo para codificar un flujo de bits de datos de una señal original binaria en un flujo de bits de datos de una señal de canal binaria que satisface una restricción predeterminada (d, k) . El dispositivo tiene una terminal de entrada 3 para recibir la señal original binaria y una terminal de salida 5 para suministrar la señal de canal que satisfaga la restricción (d, k) . El dispositivo comprende un convertidor de bits n a m 7, que tiene una entrada 1 acoplada a la terminal de entrada 3 y una salida 8 acoplada a una primer terminal de un conmutador controlable 19. El convertidor 7 está adaptado para dividir el flujo de bits de entrada en palabras oriqinales de n bits y convertir las palabras originales en palabras de canal de m bits correspondientes. De manera más precisa, el convertidor^ 7 convierte un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras , de canal de m bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas, preserva la paridad. n, m y p son enteros, m > n > 1, p > 1, y p puede variar, como se aclarará más tarde. El dispositivo comprende, además, un generador de palabras de sincronización 9, para generar una palabra de sincronización de q bits que también satisface la restricción (d, k) . q es un valor entero mayor que k. Una salida 11 del generador de palabras de sincronización 9 está acoplada a una terminal b del conmutador controlable 19. Una terminal c del conmutador., 19 está acoplada a la terminal de salida 5 del dispositivo. El conmutador puede ser controlado en una de dos posiciones de conmutación, a-c y b-c, bajo la influencia de la señal de control de conmutación sobre la línea 13, generada por una unidad de proceso 17. En la posición de conmutación a-c, el dispositivo convierte la ''señal original en la señal de canal y en la posición b-c, puede insertarse una palabra de sincronización en la señal de canal. La inserción de una palabra de sincronización puede tomar lugar repetidamente en posiciones "equidistantes" en la señal de canal, en donde una palabra de sincronización se funde a la señal de canal, cada vez entre dos palabras de canal , sucesivas de m bits. Estará claro que la unidad procesadora 17 también controla el convertidor 7, de modo que detenga la conversión en el momento en el que la palabra de sincronización se funda al flujo de datos de la señal de canal. En este momento, puede decirse que la palabra de sincronización comienza con un bit "0" y finaliza con un bit "0". Primero, se explicará aún más el funcionamiento del convertidor 7. El dispositivo codificador de la fiqura 1 podría, además, ser provisto con una unidad de escritura 21 para escribir la señal de canal generada por un dispositivo codificador en una pista sobre un portador de registro 23. El portador de registro 23 puede ser un portador de regisjtro magnético u óptico. En el ejemplo de un portador de registro magnético 23, la unidad de escritura 21 está provista con al menos una cabeza magnética 25 para escribir la señal de canal en tal pista en el portador de registro 23. En el ejemplo de un portador de registro óptico 23' , la unidad de escritura 21 está provista, con una fuente de luz, tal como un láser, para escribir la información en el portador de registro 23' . La figura 2 muestra una primer versión elaborada del convertidor 7. La terminal 1 del convertidor está acoplada a una entrada de un registro desviado 2 que tiene dos celdas Xi y X2, para recibir los bits originales consecutivos de la señal original S. El registro desviado 2 funciona con un convertidor de serie a paralelo, para obtener palabras originales de 2 bits consecutivas SW. Las salidas de las dos celdas están acopladas a dos entradas ii, i2 del circuito lógico LC, para suministrar los valores lógicos (xi, x2) de los bits originales presentes en las celdas. El convertidor 7 incluye, además, un segundo registro desviado 4 que tiene tres celdas Y?f Y2 y Y3. Las salidas ci, o2 y o3 del circuito lógico LC están acopladas a las entradas de las tres células Yi, Y2 y Y3, respectivamente, al registro desviado 4, para suministrar los valores lógicos (y-./- Y , y3) de las palabras de canal. Una salida 6 del registro desviado 4 está acoplada a una terminal de salida 8.

El registro desviado 4 funciona como un convertidor de paralelo a serie, para convertir las palabras del canal de 3 bits CW suministradas por un circuito lógico LC en el flujo en serie de los bits de datos de una señal convertida a binaria Ci . El circuito lógico LC está adaptado para convertir palabras originales de 2 bits consecutivas SW en palabras de canal de 3 bits, de modo que la conversión de cada palabra original de 2 bits preserve la paridad. Esto significa que el número de "unos" en la palabra original a ser convertida sea igual al número de "unos" en la palabra de canal correspondiente, se lleva a cabo la adición de módulo 2 sobre los "unos" en la palabra de canal. O, dicho de otro modo: si el número de "unos" en la palabra original es par, el número "unos" en la palabra de canal será par. Y: si el número de "unos" en la palabra original es impar, el número de "unos" en la palabra de canal será impar. Como un ejemplo, los medios de conversión LC están adaptados para convertir las palabras originales de 2 bits SW para palabras de canal de 3 bits CW de acuerdo con la siguiente tabla: TABLA I Deberá notarse aquí, que el primer bit en la palabra original se aplica primero al registro desviado 2 y que el primer bit en la palabra de canal se suministra primero desde la salida 6 en el registro desviado 4. El flujo de bits de las palabras de canal en la notación NRZI (sin retorno al inverso del cero) , la cual significa que un "uno" da como resultado una transición en la escritura actual del registro de la señal de canal sobre un portador de registro magnético. El convertidor de la- figura 2 puede ser utilizado para generar una señal convertida Ci en forma de una secuencia (d, k) que satisface la restricción d=l. Esto significa que está presente al menos un "cero" entre dos "unos" subsecuentes en el flujo de datos en serie de la señal convertida Ci. _Es decir, que está prohibida una concatenación de dos o más "unos" en la señal convertida Ci, y de este modo en la señal de canal C. Podría ocurrir que la conversión no modificada, tal como por medio del dispositivo de la figura 1, o las combinaciones de dos palabras originales de 2 bits subsecuentes, puedan violar la restricción d=l. Esas combinaciones son las combinaciones; "00 00", las cuales por conversión no modificada, conducirían a las dos palabras de canal de 3 bits "101 101", "00 01", las cuales, por conversión no modificada conducirían a las dos palabras de canal de 3 .bits "101 100"; "10 00", las cuales, por conversión no modificada conducirían a las dos palabras de canal de 3 bits "001 101" y "10 01", las cuales por conversión no modificada conducirían a dos palabras de canal de 3 bits "001 100" . La ocurrencia de tales combinaciones deberá ser detectada, de modo que tome lugar una codificación modificada de los bloques _de dos palabras originales de 2 bits en bloques de dos palabras de canal de 3 bits. Una modalidad modificada de un convertidor de la figura 2 el cual es, además de la codificación "normal" de las palabras originales de 2 bits en palabras de canal de 3 bits, capaz de detectar las combinaciones identificadas anteriormente, y es capaz de realizar una codificación modificada, de modo que la restricción d=l en la señal convertida Ci, y de este modo en la señal de canal C, se satisfaga aún, se muestra en la figura 3a. El convertidor de la figura 3a incluye un registro desviado que tiene cuatro células xi a X para recibir cuatro bits consecutivos (xi, x2, x3, x4) del flujo de bits en serie de la señal original S. Las salidas de las cuatro celdas están acopladas a las entradas correspondientes ii a i4 respectivamente, del circuito lógico LC así como a las entradas correspondientes de una unidad detectora DI. La unidad detectora DI está adaptada para detectar la posición en la fuente de bits en serie de la señal original, en donde la codificación no modificada de una sola palabra original en el flujo de bits que corresponde a una sola palabra de canal, conduciría a una violación de la restricción d=l de la señal convertida Cx, y están adaptados para suministrar una señal de control como su entrada 10 en respuesta a tal detección. La salida 10 de la unidad detectora DI está acoplada a una entrada de señales de control 12 del circuito lógico LC' . El circuito lógico LC tiene seis salidas ?? a Os, las cuales están acopladas a las entradas de las celdas Yi a Y6 respectivamente, en el segundo registro desviado 4'. En ausencia de una señal de control en la entrada de la señal de control 12, el circuito lógico LC convierte la primer palabra original de 2 bits " i x2" en la palabra de canal de tres bits "yi y2 y3" de conformidad con la tabla I dada anteriormente. Tan pronto el circuito detector Di detecta una combinación de dos palabras originales de 2 bits (xi, 2, 3, X4) , las cuales son iguales a una de las combinaciones dadas anteriormente, el circuito lógico LC Convierte la combinación de acuerdo con la codificación modificada como se da en la siguiente tabla: TABLA II Como puede observarse a partir de la tabla, la conversión no- modificada de las dos únicas palabras originales de 2 bits, conduce a una violación de la restricción d=l, puesto que ocurren dos "unos" en el límite entre las dos palabras de canal obtenidas. El circuito lógico LC' está por lo tanto, adaptado para convertir en un modo de codificación modificado, los bloques de dos palabras originales de 2 bits, dados en la columna izquierda de la tabla anterior en los bloques de dos palabras de canal de 3 bits, dados en la columna derecha de la tabla II anterior. Como puede observarse, no ocurre ya ninguna violación de la restricción d=l . Además, la codificación modificada de la misma manera preserva la paridad. Esto significa en la presente situación que, si el número de "unos" en el bloque de dos palabras originales de 2 bits es impar (par) el número "unos" en el bloque de 2 palabras de canal de 3 bits obtenido es impar _ (par) . Además, una de las dos palabras originales de 2 bits, la cual es en la tabla anterior la segunda, es codificada en una palabra de canal de 3 bits, lo cual es diferente aXna de las cuatro palabras de canal de la tabla I. La razón de esto es que sobre el lado del receptor, una detección' de esta palabra de canal de 3 bits no pertenece al juego de cuatro palabras de canal de 3 bits de la tabla I si es posible, de modo que pueda realizarse una decodificación correspondiente, la cual es inversa de la codificación de fluido con respecto a la tabla II.

El bloque de dos palabras del canal de 3 bits obtenidas por medio de la codificación de conformidad con la tabla II, es suministrado por el circuito lógico LC a sus salidas oí a Oe, palabras de canales las cuales, son suministradas a las seis celdas Yi a Y6 del registro desviado 4' . Está claro a partir de la modalidad descrita, que las situaciones en donde se necesite una codificación modificada, se detecta por medio del detector Di utilizando las palabras originales . En la figura 3b se muestra una construcción diferente de un convertidor para llevar a cabo la conversión modificada descrita con referencia a la tabla II. En este caso, la detección de las situaciones en donde debería llevarse a cabo una codificación modificada, es decidida utilizando las palabras de canal convertidas. El dispositivo de la figura 3b incluye un detector DI' que tiene 6 entradas para recibir dos palabras de canal de 3 bits subsecuentes por medio de la codificación no modificada. El detector Di' detecta si las dos palabras de canal de 3 bits subsecuentes obtenidas utilizando la codificación no modificada, iguala a una de las cuatro secuencias de 6 bits dadas en la columna media bajo la "codificación no modificada" de la tabla II. Si es así, el detector DI' trata una señal de conmutación como su salida 10 y una señal de direccionamiento AD como su salida 10' . La señal de conmutación es aplicada a una entrada de la señal de conmutación 45 del registro desviado 4" . La señal de direccionamiento AD es aplicada a una entrada de la señal de direccionamiento 46 de una ROM 47. El detector Di' genera una de las cuatro posibles señales de direccionamiento AD1 a AD4, en respuesta a la detección de una correspondiente de las cuatro secuencias de 6 bits en una columna media de la tabla II. Como un ejemplo, la señal de direccionamiento AD1 se genera cuando el detector DI' detecta la secuencia "101101" y genera la señal de direccionamiento AD4 después de la detección de la secuencia de 6 bits "001100". La ROM 47 tiene las secuencias de 6 bits mostradas en la columna derecha de la tabla II almacenada. Después de la recepción de la señal de direccionamiento AD1, la ROM suministra la secuencia de 6 bits "101 010" en sus salidas Oí a oe, y después de la recepción de la señal de direccionamiento AD2, la ROM suministra la secuencia de 6 bits "101 010" en sus salidas. Después de la recepción de la señal de direccionamiento AD3, la ROM suministra la secuencia de 6 bits "000 010" en sus salidas, y después de la recepción de la señal de direccionamiento AD4, la ROM suministra la secuencia de 6 bits "001 010" en sus salidas. Cada localización de la memoria -del registro desviado 4" tiene dos entradas ahora, una de ellas está acoplada a una salida correspondiente del circuito lógico LC , la otra está acoplada a una salida correspondiente de la ROM 47.

En la situación normal, cuando la restricción d=l no es violada, se lleva a cabo una conversión no modificada, y la señal de conmutación está ausente, de modo que el registro desviado acepta los bits suministrador por el circuito lógico LC vía las entradas superiores del registro desviado 4" . Si se viola la restricción d=l, la señal de conmutación aplicada a la entrada de la señal de conmutación 45 da como resultado que el registro ' desviado acepte la secuencia de 6 bits, la cual es la secuencia modificada, aplicada por la ROM a las entradas inferiores del registro desviado 4" . La restricción k en una secuencia (d, k) significa que se permite una concatenación de a lo más k "ceros" entre dos "unos" subsecuentes en la señal de canal. Puede ocurrir que la conversión no modificada de tres palabras originales de 2 bits subsecuentes pueda violar la restricción k. Como un ejemplo: la secuencia de palabras originales "11-11 11" por conversión no modificada conduciría a las tres palabras de canal de tres bits "000 000 000". Si debe obtenerse una secuencia (d, k) en donde k es igual a 6 , 1 u 8, tal combinación de tres palabras de canal de 3 bits no deberá ocurrir. Otro ejemplo es la secuencia de palabras originales "11 11 10" las cuales por conversión no modificada, conducirían a las tres palabras de canal de 3 bits "000 000 001" . Esta combinación de tres palabras de canal de 3 bits no satisface una restricción de k=l o k=7. Además, esta combinación de tres palabras de canal de 3 bits puede seguir una palabra de canal previa que finaliza con un "0", de modo que puede conducir a una violación de una restricción k=8. Además, la combinación finaliza con un "1", de modo que puede conducir a una violación de la restricción d=l, si la combinación es seguida por una palabra de canal de 3 bits que comienza con un "1". Un razonamiento equivalente es válido para la secuencia de palabras originales "01 11 11". Un ejemplo más es la secuencia de palabras originales "01 11 10", las cuales por conversión sin modificación conducirían a las tres palabras de canal de 3 bits "100 000 001". Esta combinación puede, de la misma manera como se dio anteriormente, conducir a una violación de la restricción d=l . La ocurrencia de tales combinaciones sería detectada de ,-modo que pudiera tomar lugar una codificación modificada. Una modalidad de un convertidor el cual es, además de la codificación "normal" de las palabras originales de 2 bits en palabras de canal de 3 bits, capaz de detectar las combinaciones identificadas anteriormente, y es capaz de realizar una codificación modificada, se muestra en la figura 4.

El convertidor de la figura 4 incluye un registro desviado 2" que tiene seis celdas Xi a Xe de modo que recibe seis bits consecutivos del flujo de bits en serie de la señal original S. Las salidas de las seis celdas están acopladas a las entradas correspondientes ii a ±e respectivamente, del circuito lógico LC" y a las entradas correspondientes de una unidad detectora D2. La unidad detectora D2 está adaptada para detectar la posición del flujo de bits en serie de la señal original, en donde la codificación no modificada del flujo de bits conduciría a una violación de la restricción k en la señal convertida Ci, y de este modo, en la señal de canal C, y está adaptada para suministrar una señal de control en su salida 15 en respuesta a tal detección. La salida 15 de la unidad detectora D2 está acoplada a una entrada de señal de control 16 del circuito lógico LC" . El circuito lógico LC" tiene nueve salidas Oí a og, las cuales están acopladas a las entradas de las celdas i a Yg respectivamente, del segundo registro desviado 4" . En ausencia de señales de control en las entradas de la señal de control 12 y 16, el circuito lógico LC" convierte una sola palabra original de 2 bits "xi x2" en una sola palabra de canal de 3 bits "y y2 y3" de conformidad con la tabla I dada anteriormente. Tan pronto el circuito detector DI detecta un bloque de dos palabras originales de 2 bits " x2, x3 x4" , el cual es igual a una de las combinaciones dadas en la tabla II anteriormente, el circuito lógico LC" convierte la combinación de acuerdo con la regla de conversión como se da en la tabla II, para obtener un bloque de dos palabras de canal de 3 bits "yx y2 y3 y4 ys ye" - Tan pronto el detector D2 detecta un bloque de tres palabras originales de 2 bits "xx x2 x3 x4 x5 x6" , el cual es igual a una de las combinaciones dadas anteriormente, el circuito lógico LC" convierte el bloque de acuerdo con la codificación modificada como se da en la siguiente tabla, para obtener un bloque de tres palabras de canal de 3 bits: TABLA III El circuito lógico LC" está adaptado para convertir a un modo de codificación modificada, los bloques de tres palabras originales de 2 bits dadas en la columna de la izquierda de la tabla III anterior, en los bloques de tres palabras de canal de 3 bits como se da en la columna derecha de la tabla anterior. Realizando la codificación modificada como para la tabla III, se ha obtenido una señal de canal, l-a cual satisface la restricción k=8. Además, la codificación modificada de la misma manera preserva la paridad. Además, dos de las tres palabras originales de 2 bits, las cuales son en la tabla anterior, la segunda y la tercera, se codificaron en una palabra de canal de 3 bits, la cual no es igual a una de las cuatro palabras de canal de la tabla I. La razón de esto es que sobre el lado del receptor, es posible que se detecte que esas dos palabras de canal de 3 bits consecutivas no pertenezcan al conjunto de las cuatro palabras de canal de 3 bits de la tabla I, de modo que puede realizarse una decodificación correspondiente, la cual es inversa a la codificación definida con referencia a la tabla III. La combinación de tres palabras de canal de 3 bits obtenidas por medio de la codificación de conformidad con la tabla III, es suministrada por el circuito lógico LC" a sus salidas o? a 09, palabras de canal las cuales son suministradas, a las nueve celdas Yx a Yg del registro desviado 4" . El flujo de datos en serie de la señal convertida Cx es suministrado a la terminal de salida 8. Será evidente que, de la misma manera como se describió con referencia a la figura 3b, la detección de la violación de la restricción, puede efectuarse sobre el nivel de la señal convertida, en lugar del nivel de la señal original.

Se ha dicho anteriormente que son posibles otras reglas de conversión para convertir palabras originales de 2 bits únicas, en palabras de canal de 3 bits únicas. Esas reglas de conversión se dan en las siguientes tres tablas .

TABLA IV TABLA V TABLA VI Es evidente que las extensiones de esas reglas de conversión para codificar bloques de dos o tres palabras originales de 2 bits, en bloques de dos o tres palabras de canal de tres bits, pueden obtenerse utilizando las enseñanzas dadas anteriormente. Deberá notarse que, aunque los convertidores hayan sido descritos como convertidores de palabras originales de 2 bits en palabra de canal de 3 bits, la invención es igualmente aplicable con convertidores que convierten (como un ejemplo), palabras originales de 3 bits a palabras de canal de 4 bits. Para la modalidad del convertidor de 2 a 3 bits 7 que realiza una señal convertida que satisface una restricción de longitud de desplazamiento (1,8), el generador de palabras de sincronización 9 preferiblemente genera una palabra de sincronización de q bits que comienza con "01" y finaliza con "10". De manera más específica, el generador 9 genera una palabra de sincronización de 15 bits, la cual es igual a "010000000010010". Las ventajas del uso de esta palabra de sincronización son: - la palabra de sincronización satisface la restricción de la longitud de desplazamiento (1,8), de modo que el uso de la palabra de sincronización no conduce a un incremento de la restricción k del código de preservación de paridad restringida (1,8). - la palabra de sincronización es una palabra única en la secuencia de la señal de canal. puesto que la palabra de sincronización comienza y finaliza con un bit "0", esta puede siempre fundirse entre dos palabras de canal de 3 bits. - puesto que la palabra de sincronización es únicamente de 15 bits de longitud, implica una sobrecarga relativamente baja. La palabra de sincronización definida anteriormente podría igualmente ser utilizada en los codificadores que preservan la paridad que generan una secuencia de palabras de canal que no satisface una restricción k diferente, tal como k=7. En esta situación, la palabra de sincronización, como tal, viola la restricción k de la señal de canal generada. Como se ha dicho anteriormente, los dispositivos de acuerdo con la invención pueden ser utilizados de manera muy adecuada en una arreglo de codificación en donde se inserta un bit después de cada grupo de una pluralidad de bits en el flujo de datos en serie de la señal original, para realizar una conversión de polaridad, o no. Tal arreglo de codificación se muestra esquemáticamente en la figura 5, en donde el codificador 40 es seguido por el dispositivo codificador 41 de acuerdo con la presente invención, y un precodificador ÍT 42, bien conocido en la técnica. La señal de salida del precodificador ÍT 42 es aplicada a un generador de señales de control 43, el cual genera la señal de control para el convertidor 40, para controlar si es insertado un "0" o un "1" en el flujo de datos en serie aplicado al dispositivo 41. El dispositivo codificador 41 puede ser insertado entre el convertidor 40 y el precodificador ÍT 42 sin ninguna modificación. Por medio del arreglo mostrado en la figura 5, es posible incluir un tono de rastreo de una cierta frecuencia, en el flujo de datos en serie, o mantener el contenido DC del flujo de datos en cero. Además, cuando el dispositivo codificador 41 está adaptado para generar una secuencia (d, k) como se explicó anteriormente, hace que la señal de salida del arreglo de la figura 4 sea una señal de salida RLL (d, k) . Las modalidades del convertidor 40 se dan en Bell System Technical Journal, Vol 53, No. 6, pp. 1103-1106.

La figura 6 muestra un dispositivo decodificador para recodificar el flujo de datos en serie obtenido por el dispositivo codificador, para obtener una señal original binaria. El dispositivo decodificador tiene una terminal de entradas 60 para recibir la señal de canal, terminal de entrada 60, la cual está acoplada a una entrada 50 de un convertidor de m a n bits 62. Una salida 55 del convertidor 62 está acoplada a una terminal de salida 64 del dispositivo decodificador. El dispositivo comprende, además, una unidad detectadora de sincronización 66, que tiene una entrada 68 acoplada a la terminal de entrada 60 y una salida 70, la cual está acoplada a una entrada desactivable 72 del convertidor 62. El decodificador recibe la señal de canal con las palabras de canal de m bits y las palabras de sincronización vía su terminal de entrada 60. En el ejemplo de m = 3 y n = 2, las palabras de canal de 3 bits son convertidas en el convertidor 62 en las palabras originales de 2 bits y suministradas, a la terminal de salida 64. Después de la recepción de una palabra de sincronización, esta palabra de sincronización es detectada por el detector 66, y se genera una señal de desactivación vía la salida 70 para desactivar el convertidor 62 durante el intervalo de tiempo en el que la palabra de sincronización aparece en la entrada 50. A continuación, el convertidor 62 es activado, de modo que las palabras de canal de 3 bits que siquen a la palabra de sincronización, puedan ser convertidas en palabras originales de 2 bits. " El dispositivo decodificador de la figura 6 podría, además, ser .provisto con una unidad de lectura 76 para leer una señal de canal de una pista sobre el portador de registro 23, generada por el dispositivo codificador de la figura 1, provisto con la unidad de escritura 21. El portador de registro 23 puede ser un portador de registro magnético u óptico. En el ejemplo de un portador de registro magnético 23, la unidad de lectura 76 está provista con al menos una cabeza magnética 78 para leer la señal de canal de la pista sobre el portador de registro 23. La figura 7 muestra una modalidad del convertidor 62 de la figura 6. El convertidor 62 comprende un registro desviado 51, que comprende nueve celdas Y a Yg. El -registro desviado 51 funciona como un convertidor de serie a paralelo, de modo que los bloques de tres palabras de canal de 3 bits son aplicados, a las entradas ix a ig del circuito lógico 52. El circuito lógico 52 comprende las tres tablas I, II y III. Las salidas ?? a ?6 del circuito lógico 52 se acoplan a las entradas de las celdas Xx a X6 del registro desviado 54, la cual tiene una salida 57 acoplada a una terminal de salida 55. Esta presente un circuito detector 53 que tiene entradas ix a Í6 acopladas a las salidas de las celdas de Y4 a Yg respectivamente, del registro desviado 51, y salidas ?? y o2 acopladas a las entradas de control Cx y c2 respectivamente, del circuito lógico 52. El circuito detector 53 es capaz de detectar un patrón de bits "010" en las celdas Y4, Y5 y Ye del registro desviado 51, y es capaz de detectar un patrón de bits "010010" en las celdas Y4 a Yg del registro desviado 51. Después de la detección del patrón de bits "010010", el circuito detector 53 genera una señal de control sobre su salida o2, y después de la detección de un patrón de bits de "010" en las celdas Y4, Y5 y Ye, mientras no exista un patrón de bits "010" en las celdas Y7, Y8 y Yg, éste genera una señal de control sobre su salida ??. En ausencia de las señales de control, el circuito lógico 52 convierte la palabra de canal de 3 bits almacenada en las celdas Yi, Y2 y Y3 en su palabra original de 2 bits correspondiente, como para la tabla de conversión I, y suministra la palabra original de 2 bits a las celdas Xx y X2. En presencia de la señal de control en la entrada ci, el circuito lógico 52 convierte el bloque de dos palabras de canal de 3 bits almacenadas en las celdas Yi a Y en un bloque de dos palabras originales de 2 bits, como para la tabla de conversión II, y suministra las palabras originales de 2 bits a las celdas Xi a X4. En presencia de la señal de control en la entrada c2, el circuito lógico 52 convierte el bloque de tres palabras de canal de 3 bits almacenadas en las celdas Yi a Yg en un bloque de tres palabras originales de 2 bits como para la tabla de conversión III, y suministra las tres palabras originales de 2 bits a las celdas Xi a X6. De esta manera, el flujo de datos en serie de la señal de canal es convertido al flujo de datos en serie de la señal original . Otras palabras de sincronización que podrían ser utilizadas en un dispositivo codificador que preserva la paridad, tal como el dispositivo descrito anteriormente, serán discutidas más adelante. En lugar de la palabra de sincronización de 15 bits descrita anteriormente, podría ser utilizada una palabra de sincronización de 16 bits que es igual a "0100000000100100", o una palabra de sincronización de 17 bits que es igual a "01000000001001000", o una palabra de sincronización de 18 bits que es igual a "010000000010010000". Las tres palabras de sincronización descritas aquí, pueden conducir a una violación de la restricción k, cuando se concatene la palabra de sincronización con una siguiente palabra de canal de 3 bits, de manera más específica, la palabra de canal obtenida de la palabra original "11" de acuerdo con la tabla I anterior. Tal concatenación podría conducir a una secuencia : 0100000000100100 000' Supóngase que las siguientes dos palabras originales son las palabras "10 00". La concatenación de la palabra de sincronización con el grupo de palabras de canal obtenido de convertir la secuencia de la palabra original "10 00", conduciría a la siguiente secuencia: "0100000000100100 000 000 010", véase la tabla II. Esta secuencia viola la restricción k = 8. Para resolver esto, podría modificarse la tabla I, en todos los casos, cuando una palabra original "11" aparece directamente después de la palabra de sincronización, de modo que la' palabra original "11" sea convertida a la palabra de canal "010". En una solución diferente, la conversión de "11" a "010" se lleva a cabo únicamente, cuando en realidad ocurriera una violación de la restricción k con la conversión no modificada. Aunque la invención ha sido descrita con referencia a las modalidades preferidas de la misma, debe comprenderse que esas no son ejemplos limitantes. De este modo, las diferentes modificaciones pueden ser evidentes a aquellos expertos en la técnica, sin apartarse del alcance de la invención, como se definió en las reivindicaciones. Además, la invención cae en cada una y todas las características o combinaciones de características novedosas.

Claims (44)

CAPITULO REIVINDICATOR O Habiendo descrito la invención, se considera como una novedad y, por lo tanto, se reclama lo contenido en las siguientes reivindicaciones.

1. Un dispositivo para codificar un flujo de bits de datos de una señal original binaria en un flujo de bits de datos de una señal de canal binaria, que satisface una restricción predeterminada (d, k) , en donde el flujo de bits de la señal original se divide en palabras originales de n bits, dispositivo el cual comprende medios convertidores adaptados para convertir las palabras originales en palabras de canal de m bits correspondientes, los medios de conversión están adaptados para convertir un bloque de p palabras originales de n bits consecutivas en un bloque correspondiente de p palabras de canal de m bits consecutivas, de modo que la conversión por cada bloque de _p palabras originales de n bits consecutivas preserva sustancialmente la paridad, en donde n, m y p son números enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque el dispositivo comprende medios generadores de palabras de sincronización para generar una palabra de sincronización de q bits, que también satisface las restricciones (d, k) , la palabra de sincronización comienza con un bit "0" y finaliza con un bit "O", el dispositivo comprende, además, medios de fusión para fundir las palabras de sincronización en el flujo de bits de datos de la señal de canal binaria, y que q es un valor entero mayor que k.

2. El dispositivo de conformidad con la reivindicación 1, en donde d > 1, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "10".

3. El dispositivo de conformidad con la reivindicación 1 ó 2, caracterizado porque q = 2k - 1.

4. El dispositivo de conformidad con la reivindicación 1, 2 ó 3, caracterizado porque q = 15.

5. El dispositivo de conformidad con la reivindicación 1, 2, 3 ó 4, caracterizado porque la palabra de sincronización es igual a 010000000010010.

6. El dispositivo de conformidad con la reivindicación 1, en donde d > 1, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "100".

7. El dispositivo de conformidad con la reivindicación 6, caracterizado porque q = 16.

8. El dispositivo de conformidad con la reivindicación 6 ó 7, caracterizado porque la palabra de sincronización es igual a 0100000000100100.

9. El dispositivo de conformidad con la reivindicación 1, en donde d > 1, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "1000". "

10. El dispositivo de conformidad con la reivindicación 9, caracterizado porque q = 17.

11. El dispositivo de conformidad con la reivindicación 9 ó 10, caracterizado porque la palabra de sincronización es igual a 01000000001001000.

12. El dispositivo de conformidad con la reivindicación 1, en donde d > = 1, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "10000".

13. El dispositivo de conformidad con la reivindicación 12, caracterizado porque q = 18.

14. El dispositivo de conformidad con la reivindicación 12 ó 13, caracterizado porque la palabra de sincronización es igual a 010000000010010000.

15.'" El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque d = 1 y k = 8.

16. El dispositivo de conformidad con cualquiera de las reivindicaciones precedentes, caracterizado porque m = n + 1.

17. El dispositivo de conformidad con la reivindicación 15, caracterizado porque n = 2.

18. El dispositivo de conformidad con la reivindicación 17, caracterizado porque el dispositivo está adaptado para convertir palabras originales únicas en palabras de canal únicas correspondientes, de acuerdo con la siguiente tabla:

19. El dispositivo de conformidad con la reivindicación 17 ó 18, en donde los medios convertidores están adaptados para convertir palabras originales de 2 bits en palabras de canal de 3 bits correspondientes, para obtener una señal de canal en forma de una secuencia (d, k) para la cual se sostiene que d = 1, el dispositivo comprende, además, medios para detectar la posición en el flujo de bits de la señal original, en donde la codificación de palabras originales de 2 bits únicas en palabras de canal únicas correspondientes conduciría a una violación de la restricción de d en los límites de la palabra de canal y para suministrar una señal de control en respuesta a la detección, caracterizado porque, en ausencia de la señal de control, los medios convertidores están adaptados para convertir palabras originales de _-2 bits únicas, en palabras de canal de 3 bits - únicas correspondientes, de modo que la conversión por cada palabra original de 2 bits preserva la paridad.

20. El dispositivo de conformidad con la reivindicación 19, en donde, en presencia de la señal de control, que ocurre durante la conversión de dos palabras originales consecutivas, los. medios convertidores están adaptados para convertir un bloque de dos palabras originales de 2 bits consecutivas, en un bloque de dos palabras de canal de canal de 3 bits correspondientes, de modo que una de las dos palabras en el bloque de palabras originales es convertida a una palabra de canal de 3 bits, la cual no es idéntica a una de las cuatro palabras de canal C i a CW4, para preservar la restricción d = 1, caracterizado porque, en presencia de t.la señal de control, los medios convertidores están adaptados además, para convertir el bloque de las dos palabras originales de 2 bits subsecuentes, en un bloque correspondiente de dos palabras de canal de 3 bits subsecuentes, de modo que la conversión del bloque de dos palabras originales de 2 bits subsecuentes preserva la paridad.

21. ?l dispositivo de conformidad con la reivindicación 20, caracterizado porque los medios convertidores están adaptados para convertir los bloques de dos palabras originales de 2 bits consecutivas, en los bloques de dos palabras de canal de 3 bits consecutivas, de acuerdo con la codificación dada en la siguiente tabla:

22. El dispositivo de conformidad con la reivindicación 20 ó 21, en donde k tiene un valor mayor de 5, el dispositivo está provisto además, con medios para detectar la posición en el flujo de bits de la señal original, donde la codificación de las palabras originales de 2 bits únicas en palabras de canal de 3 bits únicas, conduciría a una violación de la restricción de k y suministrar una segunda señal de control en respuesta a la detección, caracterizado porque, en presencia de la segunda señal de control, que ocurre durante la conversión de tres palabras originales de 2 bits consecutivas, los medios convertidores están adaptados para convertir un bloque de tres palabras originales de 2 bits consecutivas, en un bloque de tres palabras de canal de 3 " bits consecutivas correspondientes, de modo que la conversión del bloque de tres palabras originales de 2 bits preserven la paridad, los medios convertidores están adaptados, además, para convertir dos de las tres palabras originales en el bloque en palabras de canal de 3 bits correspondientes, no idénticas a las cuatro palabras de canal C i a CW4, para preservar la restricción de k.

23. El dispositivo de conformidad con la reivindicación 22, caracterizado' porque los medios convertidores están adaptados para convertir los bloques de tres palabras originales de 2 bits consecutivas en bloques de tres palabras de canal de 3 bits consecutivas, de conformidad con el código dado en la siguiente tabla: bloque de 3 palabras originales bloque de 3 palabras de canal 11 11 11 000 010 010 11 11 10 001 010 010 01 11 10 101 010 010 01 11 11 100 010 010

24. El dispositivo de conformidad con la reivindicación 18, también dependiente de las reivindicaciones 6, 8, 9, 11, 12 ó 14, caracterizado porque, si la palabra original de 2 bits sigue directamente la palabra de sincronización insertada en el canal, la señal es igual a "11", el dispositivo está adaptado para convertir la palabra original "11" en la palabra de canal "010".

25. El dispositivo de registro para registrar una señal de canal en una pista sobre un portador de registro, el dispositivo de registro se caracteriza porque comprende el dispositivo de codificación, de conformidad con cualquiera de las reivindicaciones precedentes, y porque comprende medios de escritura para escribir la señal de canal generada por el dispositivo codificador en la pista sobre el portador- de registro.

26. El portador de registro, caracterizado porque se obtiene con el dispositivo de registro de conformidad con la reivindicación 25.

27. El portador de registro de conformidad con la reivindicación 26, caracterizado porque el portador de registro es un portador de reqistro óptico.

28. Un dispositivo para decodificar un flujo de bits de datos, de una señal de canal binario que satisface la restricción (d,k), obtenido por medio del dispositivo codificador de conformidad con cualquiera de las reivindicaciones 1 a 23, para obtener un flujo de bits de datos de una señal original binaria, el dispositivo comprende medios desconvertidores para desconvertir un bloque de p palabras de canal consecutivas, en un bloque correspondiente de p palabras originales consecutivas, de modo que la conversión por_ cada bloque conserva la paridad, donde n, m y p son números enteros, m>n, p=l, y donde p puede variar, caracterizado porque el dispositivo comprende, además, medios para detectar la presencia de una palabra de sincronización de q bits en el flujo de bits de datos, la palabra de sincronización también satisface la restricción (d, k) , la palabra de restricción comienza con un bit "0" y finaliza con un bit "0", y porque d, k y q son números enteros mayores de 0 y porque q es mayor que k.

29. El dispositivo de conformidad con la reivindicación 28, donde d=l, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "10".

30. El dispositivo de conformidad con la reivindicación 28 ó 29, caracterizado porque q=2k-l.

31. El dispositivo de conformidad con la reivindicación 28 ó 30, caracterizado porque q=15.

32. El dispositivo de conformidad con la reivindicación 28, 29, 30 ó 31, caracterizado porque la palabra de sincronización es igual a 010000000010010.

33. El dispositivo .de conformidad con la reivindicación 28, en donde d=l, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "100".

34. El dispositivo de conformidad con la reivindicación 33, caracterizado porque q=16.

35. El dispositivo de conformidad con la reivindicación 33 ó 34, caracterizado porque la palabra de sincronización es igual a 0100000000100100.

36. El dispositivo de conformidad con la reivindicación 28, donde d=l, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "1000".

37. El dispositivo de conformidad con la reivindicación 36, caracterizado porque q=17.

38. El dispositivo de conformidad con la reivindicación 36 ó 37, caracterizado porque la palabra de sincronización es igual a 01000000001001000.

39. El dispositivo de conformidad con la reivindicación 28, donde d==l, caracterizado porque la palabra de sincronización comienza con una secuencia de bits "01" y finaliza con una secuencia "10000".

40 X" El dispositivo de conformidad con la reivindicación 39, caracterizado porque q=18.

41. El dispositivo de conformidad con la reivindicación 39 ó 40, ~ caracterizado porque la palabra de sincronización es igual a 010000000010010000.

42. El dispositivo reproductor para reproducir una señal de canal de imágenes de una pista sobre un portador de registro, el dispositivo reproductor se caracteriza porque comprende un dispositivo codificador de conformidad con cualquiera de las reivindicaciones 28 a 41, y porque comprende medios de lectura para leer la señal de canal de la pista sobre el portador de registro, para suministrar la señal de canal al dispositivo decodificador para la decodificación.

43. Un método para codificar un flujo de bits de datos de una señal original binaría en un flujo de bits de datos de una señal de canal binaria que satisface una restricción (d,k) predeterminada, en donde el flujo de bits de la señal original se divide en n palabras originales de n bits, el método comprende los pasos de: convertir las palabras originales de n bits en palabras de canal de n bits correspondientes, de modo que el bloque de p palabras originales de n bits consecutiva sea convertido en un bloque correspondiente de p palabras de canal de n bits consecutivas, de modo que la conversión de cada bloque de p palabras originales de n bits consecutivas conserva la paridad, donde n, m y p son números enteros, m > n > 1, p = l, y donde p puede variar, caracterizado porque el método comprende, además, el paso de generar una palabra de sincronización de q bits que también satisface la restricción (d, k) , la palabra de sincronización comienza con un bit "0" y finaliza con un bit "0", y comprende el paso de fundir la palabra de sincronización en el flujo de bits de datos de la señal de canal binario, y porque q es un valor entero mayor que k. _

44. El método de conformidad con la reivindicación 43, caracterizado porque comprende, además, el paso de registrar la señal de canal sobre una pista sobre un portador de registro.