MXPA99001172A - Indicador de sincronizacion de frecuencia para señal desmodulada por un circuito de frecuencia y fases sincronizadas que tiene un piloto - Google Patents

Abstract

La presente invención se refiere a un FPLL bifásico estable incluye un circuito de determinación de la polaridad (36) que determina la fase de sincronización del FPLL en base a la polaridad del piloto en la señal digital. Un circuito indicador de sincronizaci6n de frecuencia (50-60) determina del piloto recuperado cuando ha ocurrido la sincronización de la frecuencia y el circuito de determinación de la polaridad responde a esto invirtiendo la fase de la señal entrante (o alternativamente de la señal en curso) de acuerdo a lo determinado para suministrar una señal de salida de polaridad predeterminada. El indicador de sincronización de frecuencia consiste de un detector de cruces por cero (50) y un cerrojo (56) que es muestreado durante un periodo de tiempo. El detector de cruces por cero (50) es un retraso (52) y una compuerta 0 exclusiva (54). Puede ser utilizado un contador confiable opcional (60) con el cerrojo (56) para determinar cuando ha ocurrido la sincronización de la frecuencia para proporcionar la señal indicadora de la sincronización.

Description

INDICADOR DE SINCRONIZACIÓN DE FRECUENCIA PARA SEÑAL DESMODULADA POR UN CIRCUITO DE FRECUENCIA Y FASES SINCRONIZADAS QUE TIENE UN PILOTO DESCRIPCIÓN DE LA INVENCIÓN Antecedentes de la Invención y Técnica Anterior Esta invención se relaciona de manera general con los sistemas de desmodulación y particularmente con un sistema de desmodulación que incorpora un FPLL (circuito de frecuencia y fases sincronizadas) para desmodular una señal digital de banda lateral residual (VSB) con un piloto. Los circuitos de desmodulación FPLL han estado en uso común durante un número de años y se describen de manera completa en las Patentes Estadounidenses Nos. 4,072,909 y 4,091,410, ambas de las cuales se otorgaron al beneficiario de esta solicitud y ambas de las cuales se incorporan aqui como referencia. Los FPLL son bifásicos estables y como tales generalmente requieren algún mecanismo para asegurar la polaridad apropiada de la señal de salida desmodulada cuando, por ejemplo, son utilizados en circuitos receptores de televisión y similares. En los circuitos de la técnica anterior, se desarrolló una señal de información (por ejemplo, una señal de datos) en la salida, la cual incluye REF. 29338 un - componente conocido que indicaba la fase de sincronización o polaridad del FPLL. Este componente era utilizado para controlar un inversor para invertir selectivamente la señal de salida del FPLL para asegurar una polaridad particular. La señal digital transmitida utilizada con la invención incluye un pequeño piloto en fase para permitir la adquisición de la señal en el receptor. El piloto se inserta en la señal de datos antes de la modulación, en forma de una contratensión de CD de banda base, y cuando se desmodula en un receptor, produce un voltaje de CD correspondiente. La invención utiliza esta voltaje de CD para determinar la polaridad de la sincronización del FPLL en el receptor y para corregir la polaridad de la señal de salida desmodulada, si se requiere.

Objetivo de la Invención Un objetivo principal de la invención es proporcionar un sistema FPLL novedoso para una señal digital que tiene un piloto. Otro objetivo de la invención es proporcionar un desmodulador mejorado para una señal digital que tiene un piloto.

Un objetivo más de la invención es proporcionar un indicador de sincronización de frecuencia novedoso para una señal desmodulada por un FPLL que tiene un piloto.

Breve Descripción de los Dibujos Esos y otros objetivos y ventajas de la invención serán evidentes después de leer la siguiente descripción en conjunto con los dibujos, en los cuales: La FIGURA 1 es un diagrama de bloques simplificado de un desmodulador FPLL de la técnica anterior; La FIGURA 2 es un diagrama de bloques de un desmodulador FPLL que incorpora la invención; Las FIGURAS 3, 4 y 5 son formas de onda mostradas en los puntos indicados en un diagrama de bloques de la FIGURA 2; La FIGURA 6 muestra un indicador de sincronización de frecuencia de la invención; y La FIGURA 7 muestra formas de onda en puntos seleccionados en el circuito de la FIGURA 6.

Descripción de la Modalidad Preferida Refiriéndose al FPLL de la técnica anterior de la FIGURA 1, un primer multiplicador 10 y un segundo multiplicador 12 son cada uno suministrados con una señal de entrada común y con las 900 señales de desmodulación de fase desfasada de un desfasador de fase 14. El desfasador de fase 14 es accionado por un oscilador controlado por voltaje (VCO) 16 que a su vez es accionado por la salida de un filtro APC 18 que es suministrado con la salida de un tercer multiplicador 20. Dos filtros de paso bajo 22 y 24 están conectados a las salidas del primer y segundo multiplicadores 10 y 12, respectivamente. El filtro de paso bajo 22 suministra la señal desmodulada a un procesador de señal. . 30 para su procesamiento adicional. La salida del filtro de paso bajo 22 es también suministrada a un filtró de paso bajo SFC 26. El filtro de paso bajo 26 está acoplado a un limitador 28, la salida del cual suministra una entrada del tercer multiplicador 20^ La otra entrada del tercer multiplicador 20 es suministrada desde el filtro de paso bajo 24. El circuito FPLL de la técnica anterior funciona para desmodular la señal entrante y suministrar ésta al procesador de señales 30. Como es bien sabido, la porción superior del diagrama de bloques generalmente comprende un circuito de control automático de frecuencia (AFC) y la porción inferior comprende un circuito de control automático de fase (APC) . Cuando ocurre la sincronización de frecuencia entre la señal VCO y la señal entrante, la polaridad de la señal desmodulada que es suministrada al procesador de señales 30 puede ser positiva o negativa, dependiendo de las relaciones de fase entre la señal de entrada y las salidas de desmodulación del desfasador de fase 14. En el circuito de la FIGURA 1, no se muestran medios para compensar la estabilidad bifásica del circuito y por lo tanto la salida desmodulada puede ser de cualquier polaridad, es decir, positiva o negativa. En el circuito de la FIGURA 2, el circuito FPLL de la FIGURA 1 es duplicado esencialmente y los elementos comunes son indicados por los mismos números de referencia. La salida del filtro de paso bajo 22 es también suministrada, en una unión marcada como A, a otro circuito del filtro de paso bajo 32, el cual tiene diferentes características (por ejemplo, ancho de banda más bajo) que el filtro de paso bajo AFC 26. La salida del filtro de paso bajo 32 está marcada como B y es suministrada a un limitador 34, la salida del cual está marcada como C. El limitador 34 está acoplado a un circuito de determinación de polaridad 36 y a un circuito indicador de sincronización de frecuencia 38. El circuito indicador de sincronización de frecuencia 38, a su vez, está acoplado al circuito de determinación de polaridad 36 y controla su operación. El circuito de determinación de polaridad 36 tiene una conexión de linea sólida a un inversor de fase 40 que está insertado entre la terminal de la señal de entrada y el primer y segundo multiplicadores 10 y 12. El circuito de determinación de la polaridad 36 también tiene una conexión de linea punteada a un inversor de fase (linea punteada) 42 que está insertado entre el filtro de paso bajo 22 y el procesador de señales 30. Deberá apreciarse que únicamente las versiones de linea punteada y linea sólida del circuito son implementadas . Después de la sincronización del FPLL, la salida del filtro de paso bajo 22 comprende una señal de datos desmodulada y un voltaje de CD que representa el piloto. Esta señal es aplicada al filtro de paso bajo 32 y el limitador 34, el cual produce un voltaje de CD en la salida del limitador 34 representativo de la polaridad del piloto. La salida del limitador 34, como se verá en relación con las FIGURAS 4 y 5, puede alternar por encima y por debajo del nivel del portador de cero antes de la sincronización y de alcanzar un nivel positivo o negativo cuando ocurra la sincronización de la frecuencia, dependiendo de la fase de sincronización del FPLL biestable. El circuito de determinación de la polaridad 36 determina el nivel de la señal piloto desmodulada si la señal de entrada o la señal de salida desmodulada deberá ser invertida en fase para suministrar una señal de polaridad predeterminada al procesador de señales 30. Dependiendo de la implementación del circuito utilizado, puede utilizarse un método de postalimentación o retroalimentación para la invención. En el circuito de linea sólida que incluye el inversor de fase 40, se utilizó el método de retroalimentación en donde la señal de entrada es invertida cuando la polaridad de la señal piloto desmodulada indica que la señal de salida desmodulada no tendrá la polaridad predeterminada. Por otro lado, el método de postalimentación indicado por el circuito de linea punteada que incluye el inversor 42 logrará el mismo resultado invirtiendo la polaridad de la señal de salida desmodulada antes de que sea suministrada al procesador de señales 30. Deberá notarse que el circuito de determinación de la polaridad 36 no es activado hasta que ha sido determinada una condición de sincronización por el circuito indicador de sincronización de frecuencia 38. Esto ocurre cuando la salida del limitador 34 se vuelve estática (sin cambio) durante un periodo de tiempo. En la práctica, si la salida del limitador no cambia de estado durante un periodo de tiempo predeterminado, puede asumirse que el FPLL está sincronizado por frecuencia o muy cerca de la sincronización de frecuencia, es decir, dentro del intervalo de sincronización de medio ciclo de la porción PLL del circuito. Bajo cualquier condición, la polaridad de la salida del desmodulador puede ser determinada y corregida, si es necesario. Puede obtenerse una mayor confianza de la sincronización de frecuencia con el uso de un contador de confianza para indicar que han ocurrido un número suficiente de intervalos predeterminados consecutivos para asegurar la condición de sincronización de frecuencia. De manera alternativa, puede utilizarse un intervalo predeterminado muy grande para verificar la salida del limitador. Por ejemplo, para un intervalo de tiempo de 1.0 milisegundos, se determinarla que una frecuencia de batido de 500 Hz o más es una señal no sincronizada. El esquema de detección de la sincronización de frecuencia (que utiliza un piloto pequeño) puede ser empleada en otras aplicaciones FPLL en donde la sincronización de frecuencia debe ocurrir antes de que pueda efectuarse el procesamiento de otra señal. Las FIGURAS 3, 4 y 5 representan formas de onda de las señales presentes en los puntos A, B y C, respectivamente, del FPLL de la FIGURA 2 durante la recepción de una señal digital VSB de nivel 8 que tiene un componente piloto en fase de CD. Las ilustraciones marcadas como Caso (1) representan la condición de la sincronización del FPLL de polaridad positiva, las ilustraciones marcadas como Caso (2), la condición de la sincronización del FPLL de polaridad negativa y las ilustraciones marcadas como Caso 3, de sincronización de la frecuencia del FPLL. Para el caso (3) (de sincronización de frecuencia) , la señal y la salida de datos del LPF 22 (FIGURA 3) alterna por encima y por debajo del nivel del portador de cero con un valor promedio de cero. Esto da como resultado una señal de batido sinusoidal a la salida del LPF 32 (FIGURA 4) que corresponde a la diferencia a la diferencia de frecuencia entre las dos señales aplicadas al multiplicador 10. Por lo tanto se genera una señal de onda cuadrada correspondiente en la salida del limitador 34 (FIGURA 5) . La señal de onda cuadrada en la salida del limitador 34 indica una condición de desincronización de frecuencia del FPLL y es detectada por el circuito indicador de sincronización de frecuencia 38 para desactivar el circuito de determinación de la polaridad 36. Una vez que se ha alcanzado la sincronización de la frecuencia, la señal de datos desmodulada desarrollada en la salida del AFC LPF 26 asumirá la forma del Caso (1) o el Caso (2) de la FIGURA 3. En el caso (1) el nivel promedio de la señal de datos es mayor que el nivel del portador de cero y los resultados en un voltaje de CD positivo en la salida del LPF 32 (FIGURA 4) . La salida del limitador 34 (FIGURA 5) es por lo tanto una señal +1, la cual es detectada por el circuito indicador de sincronización de frecuencia 38 para activar el circuito de determinación de la polaridad 36. El circuito 36, ,a su vez, detecta la salida +1 del limitador 34 para determinar que el FPLL ha alcanzado la sincronización de polaridad positiva y genera una señal de control de salida para aplicarla al inversor 40 ó 42 manteniendo el inversor en su estado actual.

Para el caso (2) de la FIGURA 3, el nivel promedio de la señal de datos en la salida del LPF 22 es inferior al nivel del portador de cero y por lo tanto da como resultado un voltaje de CD negativo en la salida del LPF 32 (FIGURA 4) . La salida del limitador 34 (FIGURA 5) es por lo tanto una señal -1 la cual también es detectada por el circuito indicador de sincronización de frecuencia 38 para activar el circuito de determinación de la polaridad 36. El circuito 36, en este caso, detecta la salida de -1 del limitador 34 para determinar que el FPLL ha alcanzado la sincronización de polaridad negativa y genera una señal de control de salida para aplicarla al inversor 40 ó 42 para cambiar el estado del inversor. Es decir, que si el inversor no estuviera en su estado de inversión, seria conmutado a su estado de inversión y viceversa. El circuito indicador de sincronización de frecuencia 38 de la invención se ilustra con mayor detalle en las FIGURAS 6 y 7. Se reprodujo una porción del FPLL de la FIGURA 1. Específicamente se muestran los LPF 22 y 24, el APC LPF 26, el limitador 28 y el tercer multiplicador 20. El circuito indicador de sincronización de frecuencia consiste de un detector de cruces por cero 50, un primer cerrojo 56, un temporizador 58 y un segundo cerrojo 62. Se ilustra un contador de confianza opcional 60 en lineas punteadas. La entrada del reloj del segundo cerrojo 62 está conectada a una terminal de reajuste del primer cerrojo 56. De este modo la salida del segundo cerrojo 62 permanece constante en tanto esté sincronizada o desincronizada. El detector de cruces por cero 50 incluye un circuito de retardo 52 y una compuerta O exclusiva (XOR) 54. La entrada es tomada de la salida del limitador 28 (marcada como F) , salida la cual también suministra al circuito de determinación de la polaridad 36. La combinación del retardo 52 y la XOR 54 sirve como un detector del límite para la salida de onda cuadrada (la cual ocurre durante la condición de sincronización de la frecuencia) del limitador 28 y genera impulsos que corresponden a los límites de la onda cuadrada. Esto se ilustra con mayor detalle en la FIGURA 7. La forma de onda E en la FIGURA 7 se tomó en la entrada del limitador 28 y es una señal de frecuencia de batido que disminuye en frecuencia a medida que se aproxima a la sincronización de frecuencia por el FPLL. En la sincronización de fase, la señal se convierte a +1 o -1, dependiendo de la fase de sincronización del FPLL. La forma de onda F, como se mencionó, es la onda cuadrada producida por el limitador 28 de la forma de onda E. Los límites de la onda cuadrada F corresponden a los cruces por cero de la señal de frecuencia de batido E. La forma de onda G es tomada en la salida de la XOR 54 y se observa como una serie de impulsos agudamente definidos que corresponden a los limites de la onda cuadrada F y de este modo ocurren en los cruces por cero de la forma de onda E. El ancho de los impulsos es determinado por el retardo del retardo 52 y no es critico. Regresando a la FIGURA 6, los impulsos de la forma de onda G se almacenan en un primer cerrojo 56 y un temporizador 58 controla el muestreo del primer cerrojo 56 via la entrada del reloj y reajusta el primer, cerrojo 56 via la entrada de reajuste. El primer cerrojo 56 puede ser arreglado convenientemente para producir una señal de nivel "1" si no han sido muestreados cruces por cero por el cerrojo 56 en el periodo de tiempo establecido por el temporizador 58. Eso seria una señal de control que indica que ha ocurrido la sincronización de frecuencia puesto que no han sido encontrados cruces por cero en el periodo de tiempo seleccionado. El periodo de tiempo seria más que prolongado, del orden de un segundo, en esta modalidad. Si, por otro lado, han sido muestreados uno o más limites por el cerrojo 56 dentro del periodo de tiempo establecido, se producirá una señal de control que indica una condición de desincronización de frecuencia en la salida del cerrojo. La salida de la señal de control del primer cerrojo 56 es suministrada, a través del segundo cerrojo 62, al circuito de determinación de la polaridad 36, el cual observa la polaridad de la señal recibida de la salida del limitador 28. En respuesta a la detección de sincronización de la frecuencia, si la polaridad es correcta, no se hacen cambios. Si, sin embargo, la polaridad es incorrecta, el circuito de determinación de la polaridad 36 produce una señal apropiada para el inversor de fase (40 ó 42) para producir una salida de datos de la polaridad apropiada. En el caso en el que sea empleado el contador de confianza opcional 60, la señal de salida del primer cerrojo 56, que seria muestreada en una base más frecuente, es suministrada, via el segundo cerrojo 62, al contador de confianza 60. Cada vez que no sean encontrados cruces por cero en el periodo de tiempo de muestreo seleccionado, el contador de confianza se incrementaría hasta que haya sido alcanzado un número predeterminado de "sin muestras de cruces por cero"'. Cuando ocurre eso (lo que corresponde a una salida de CD del limitador 28), el contador de confianza podria suministrar una señal de indicación de sincronización al circuito de determinación de la polaridad 36 y la operación procedería como se describió anteriormente. Lo que se ha descrito es un circuito indicador de sincronización de frecuencia FPLL novedoso para una señal digital que tiene un piloto. Se reconoce que los numerosos cambios en la modalidad descrita de la invención serán evidentes a aquellos expertos en la técnica sin apartarse de su espíritu y alcance verdaderos. La invención es limitada únicamente por lo definido en las reivindicaciones.

Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el convencional para la manufactura de los objetos a que la misma se refiere.

Claims (10)

REIVINDICACIONES Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes:

1. Un indicador de sincronización de frecuencia para utilizarse con un desmodulador FPLL para desmodular una señal recibida que tiene una señal piloto, caracterizado porque el indicador de sincronización incluye medios para detectar cruces por cero de la señal piloto desmodulada, medios para desarrollar una señal de control en respuesta a los medios de detección de cruces por cero, y medios que responden a la señal de control para producir una indicación de sincronización de frecuencia.

2. El indicador de sincronización de frecuencia de conformidad con la reivindicación 1, caracterizado porque los medios de detección de cruces por cero incluyen medios para detectar uno o más cruces por cero de la señal piloto desmodulada durante un intervalo de tiempo seleccionado.

3. El indicador de sincronización de frecuencia de conformidad con la reivindicación 2, caracterizado porque los medios de detección de cruces por cero incluyen medios contadores de confianza para determinar cuando la señal de control es sustancialmente de CD (Corriente Directa) .

4. El indicador de sincronización de frecuencia de conformidad con la reivindicación 2, caracterizado porque el desmodulador FPLL desarrolla una señal de onda cuadrada de frecuencia de batido durante la sincronización de frecuencia y caracterizado porque además los medios de detección de cruces por cero incluyen medios para convertir la señal de frecuencia de batido de onda cuadrada a impulsos, medios para retener los impulsos, y medios para muestrear la salida de los medios de retención.

5. El indicador de sincronización de frecuencia de conformidad con la reivindicación 4, caracterizado porque los medios contadores confiables están acoplados a los medios de muestreo para generar la señal de control cuando no han sido detectados cruces por cero para un número predeterminado de muestras.

6. El indicador de sincronización de frecuencia de conformidad con la reivindicación 4, caracterizado porque los medios de conversión incluyen una compuerta O exclusiva y un circuito de retardo, la señal de onda cuadrada de frecuencia de batido es suministrada a la compuerta O exclusiva directamente y a través del circuito de retardo.

7. Un desmodulador FPLL caracterizado por medios para desmodular una señal de entrada que tiene una señal piloto, los medios de desmodulación incluyen medios para generar un par de señales de oscilador desplazadas por fase a 90° para producir una señal de salida limitada que corresponde a la señal piloto desmodulada, medios de detección de cruces por cero que reciben la señal de salida limitada y que determinan los cruces por cero en él, medios de muestreo para determinar si uno o más de los cruces por cero han ocurrido en un intervalo de tiempo predeterminado, y medios que responden a los medios de muestreo para producir una señal de sincronización indicativa de la sincronización de frecuencia del desmodulador FPLL.

8. El desmodulador FPLL de conformidad con la reivindicación 7, caracterizado porque los medios de detección de cruces por cero incluyen medios para generar impulsos que corresponden a los cruces por cero, y en donde los medios de muestreo incluyen medios de retención para almacenar temporalmente los impulsos generados por los medios de detección de cruces por cero.

9. El desmodulador FPLL de conformidad con la reivindicación 8, caracterizado porque los medios generadores de impulsos comprenden un circuito de retardo y una compuerta O exclusiva, la señal de salida del limitador es suministrada a la compuerta O exclusiva directamente y a través del circuito de retardo.

10. El desmodulador FPLL de conformidad con la reivindicación 8, caracterizado porque los medios que producen la señal de sincronización incluyen medios contadores confiables para determinar los impulsos cuando está siendo recibida una señal de salida limitada sustancialmente por CD.