WO2026018567A1 - Power conversion device - Google Patents
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Abstract
Description
本開示は、電力変換装置に関し、より詳細には、三相インバータ回路を備える電力変換装置に関する。 This disclosure relates to a power conversion device, and more specifically to a power conversion device equipped with a three-phase inverter circuit.
特許文献１は、三相のインバータ回路を備える電力変換装置を開示している。 Patent Document 1 discloses a power conversion device equipped with a three-phase inverter circuit.
特許文献１に開示された電力変換装置は、コモンモードノイズを低減するためのノイズ低減回路を備える。 The power conversion device disclosed in Patent Document 1 is equipped with a noise reduction circuit for reducing common-mode noise.
電力変換装置では、ノイズ低減回路を追加せずにノイズを低減することが求められる場合がある。 In power conversion devices, there are cases where it is necessary to reduce noise without adding noise reduction circuits.
本開示の目的は、ノイズを低減することが可能な電力変換装置を提供することにある。 The purpose of this disclosure is to provide a power conversion device that can reduce noise.
本開示に係る一態様の電力変換装置は、三相インバータ回路と、複数のゲート駆動回路と、制御装置と、を備える。三相インバータ回路は、複数のスイッチング素子を含む。複数のスイッチング素子の各々は、ゲート端子を有する。複数のゲート駆動回路は、複数のスイッチング素子に一対一に対応する。制御装置は、複数のゲート駆動回路それぞれへ与える複数の制御信号を出力する。複数のゲート駆動回路の各々は、ゲートドライバと、第１ゲート抵抗回路と、第２ゲート抵抗回路と、を有する。第１ゲート抵抗回路は、複数のスイッチング素子のうち対応するスイッチング素子のゲート端子とゲートドライバとの間に接続されている。第１ゲート抵抗回路は、第１ゲート抵抗と、対応するスイッチング素子をオンさせるときに電流が流れる第１ダイオードと、を含む。第２ゲート抵抗回路は、第１ゲート抵抗回路に並列接続されている。第２ゲート抵抗回路は、第２ゲート抵抗と、対応するスイッチング素子をオフさせるときに電流が流れる第２ダイオードと、を含む。第１ゲート抵抗の抵抗値は、第２ゲート抵抗の抵抗値よりも大きい。 A power conversion device according to one aspect of the present disclosure includes a three-phase inverter circuit, multiple gate drive circuits, and a control device. The three-phase inverter circuit includes multiple switching elements. Each of the multiple switching elements has a gate terminal. The multiple gate drive circuits correspond one-to-one to the multiple switching elements. The control device outputs multiple control signals to each of the multiple gate drive circuits. Each of the multiple gate drive circuits includes a gate driver, a first gate resistor circuit, and a second gate resistor circuit. The first gate resistor circuit is connected between the gate driver and the gate terminal of a corresponding one of the multiple switching elements. The first gate resistor circuit includes a first gate resistor and a first diode through which current flows when the corresponding switching element is turned on. The second gate resistor circuit is connected in parallel to the first gate resistor circuit. The second gate resistor circuit includes a second gate resistor and a second diode through which current flows when the corresponding switching element is turned off. The resistance value of the first gate resistor is greater than the resistance value of the second gate resistor.
本開示の電力変換装置は、ノイズを低減することが可能となるという効果がある。 The power conversion device disclosed herein has the effect of making it possible to reduce noise.
（実施形態１）
以下では、実施形態１に係る電力変換装置１００について、図１～１８に基づいて説明する。
(Embodiment 1)
A power conversion device 100 according to the first embodiment will be described below with reference to FIGS.
（１）電力変換装置の全体構成
図１は、実施形態１に係る電力変換装置１００の回路図である。電力変換装置１００は、例えば、図１に示すように、三相インバータ回路２と、複数（図１の例では１２）のゲート駆動回路５と、制御装置４と、を備える。三相インバータ回路２は、複数（図１の例では１２）のスイッチング素子８（３つの第１スイッチング素子Ｑ１、３つの第２スイッチング素子Ｑ２、３つの第３スイッチング素子Ｑ３及び３つの第４スイッチング素子Ｑ４）を含む。複数のスイッチング素子８の各々は、ゲート端子と、第１主端子と、第２主端子と、を有する。本実施形態では、複数のスイッチング素子８の各々は、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor、ＩＧＢＴ）である。複数のスイッチング素子８の各々における、第１主端子、第２主端子は、それぞれ、コレクタ端子、エミッタ端子である。複数のゲート駆動回路５は、複数のスイッチング素子８に一対一に対応する。制御装置４は、複数のゲート駆動回路５それぞれへ与える複数（図１の例では１２）の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を出力する。複数のゲート駆動回路５の各々は、例えば、図２又は図３に示すように、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。
(1) Overall Configuration of the Power Conversion Device FIG. 1 is a circuit diagram of a power conversion device 100 according to a first embodiment. As shown in FIG. 1 , the power conversion device 100 includes, for example, a three-phase inverter circuit 2, a plurality of (12 in the example of FIG. 1 ) gate drive circuits 5, and a control device 4. The three-phase inverter circuit 2 includes a plurality of (12 in the example of FIG. 1 ) switching elements 8 (three first switching elements Q1, three second switching elements Q2, three third switching elements Q3, and three fourth switching elements Q4). Each of the switching elements 8 has a gate terminal, a first main terminal, and a second main terminal. In this embodiment, each of the switching elements 8 is an insulated gate bipolar transistor (IGBT). The first main terminal and the second main terminal of each of the switching elements 8 are a collector terminal and an emitter terminal, respectively. The gate drive circuits 5 correspond one-to-one to the switching elements 8. The control device 4 outputs a plurality of control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 (12 in the example of FIG. 1 ) to the plurality of gate drive circuits 5, respectively. Each of the plurality of gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52, as shown in, for example, FIG. 2 or 3 . The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the plurality of switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistor circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off.
また、図１に示すように、電力変換装置１００は、直流電源部３を更に備える。また、電力変換装置１００は、ＤＣ－ＤＣコンバータ６を更に備える。 As shown in FIG. 1, the power conversion device 100 further includes a DC power supply unit 3. The power conversion device 100 also includes a DC-DC converter 6.
電力変換装置１００では、三相インバータ回路２は、ダイオードクランプ型の３レベル三相インバータ回路である。電力変換装置１００では、三相インバータ回路２は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗを含み、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々が出力端子９を有している。電力変換装置１００では、３つの出力端子９に交流負荷が接続される。 In the power conversion device 100, the three-phase inverter circuit 2 is a diode-clamped three-level three-phase inverter circuit. In the power conversion device 100, the three-phase inverter circuit 2 includes three inverter circuits 1U, 1V, and 1W, each of which has an output terminal 9. In the power conversion device 100, AC loads are connected to the three output terminals 9.
交流負荷は、例えば、３相サーボモータである。電力変換装置１００では、３つのインバータ回路１Ｕ、１Ｖ、１Ｗのうちの１つのインバータ回路１Ｕが、Ｕ相の電圧を出力するインバータ回路であり、別の１つのインバータ回路１Ｖが、Ｖ相の電圧を出力するインバータ回路であり、残りの１つのインバータ回路１Ｗが、Ｗ相の電圧を出力するインバータ回路である。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の状態によって出力電圧の電位レベルが３レベルで変化する。なお、インバータ回路１Ｕの出力電圧と、インバータ回路１Ｖの出力電圧と、インバータ回路１Ｗの出力電圧とは、互いの位相が異なる。 The AC load is, for example, a three-phase servo motor. In the power conversion device 100, one inverter circuit 1U of the three inverter circuits 1U, 1V, and 1W is an inverter circuit that outputs a U-phase voltage, another inverter circuit 1V is an inverter circuit that outputs a V-phase voltage, and the remaining inverter circuit 1W is an inverter circuit that outputs a W-phase voltage. In each of the three inverter circuits 1U, 1V, and 1W, the potential level of the output voltage changes between three levels depending on the states of the first switching element Q1, second switching element Q2, third switching element Q3, and fourth switching element Q4. Note that the output voltage of inverter circuit 1U, the output voltage of inverter circuit 1V, and the output voltage of inverter circuit 1W are out of phase with each other.
（２）電力変換装置の詳細
電力変換装置１００は、例えば、図１に示すように、直流電源部３と、三相インバータ回路２と、複数のゲート駆動回路５と、制御装置４と、を備える。
(2) Details of the Power Conversion Device As shown in FIG. 1 , the power conversion device 100 includes, for example, a DC power supply unit 3, a three-phase inverter circuit 2, a plurality of gate drive circuits 5, and a control device 4.
直流電源部３は、正極Ｐ１と負極Ｎ１と中間電位点Ｍ１とを有する。「中間電位点Ｍ１」とは、直流電源部３の正極Ｐ１の電位と負極Ｎ１の電位との間の中間の電位となる点である。直流電源部３は、第１コンデンサＣ１１と、第２コンデンサＣ１２と、を有する。直流電源部３では、第１コンデンサＣ１１と第２コンデンサＣ１２とが直列接続されている。直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。直流電源部３では、第１コンデンサＣ１１の第１端が第１直流端子３１に接続されており、第１コンデンサＣ１１の第２端が第２コンデンサＣ１２の第１端に接続されており、第２コンデンサＣ１２の第２端が第２直流端子３２に接続されている。直流電源部３では、第１コンデンサＣ１１と第２コンデンサＣ１２との接続点が中間電位点Ｍ１である。第１直流端子３１と第２直流端子３２との間には、例えば、直流の出力電圧を出力する外部電源が接続される。この場合、直流電源部３の正極Ｐ１と負極Ｎ１との間には、外部電源の出力電圧が印加される。第１コンデンサＣ１１と第２コンデンサＣ１２との直列回路は、電圧分圧回路を構成している。なお、第２コンデンサＣ１２のキャパシタンスは、第１コンデンサＣ１１のキャパシタンスと同じである。「第２コンデンサＣ１２のキャパシタンスは、第１コンデンサＣ１１のキャパシタンスと同じである」とは、第２コンデンサＣ１２のキャパシタンスが第１コンデンサＣ１１のキャパシタンスに完全に一致する場合だけに限らず、第２コンデンサＣ１２のキャパシタンスが第１コンデンサＣ１１のキャパシタンスの９０％以上１１０％以下の範囲内であればよい。 The DC power supply unit 3 has a positive electrode P1, a negative electrode N1, and an intermediate potential point M1. The "intermediate potential point M1" is a point at an intermediate potential between the potential of the positive electrode P1 and the potential of the negative electrode N1 of the DC power supply unit 3. The DC power supply unit 3 has a first capacitor C11 and a second capacitor C12. In the DC power supply unit 3, the first capacitor C11 and the second capacitor C12 are connected in series. The DC power supply unit 3 further has a first DC terminal 31 connected to the positive electrode P1 and a second DC terminal 32 connected to the negative electrode N1. In the DC power supply unit 3, a first end of the first capacitor C11 is connected to the first DC terminal 31, a second end of the first capacitor C11 is connected to a first end of the second capacitor C12, and a second end of the second capacitor C12 is connected to the second DC terminal 32. In the DC power supply unit 3, the connection point between the first capacitor C11 and the second capacitor C12 is the intermediate potential point M1. For example, an external power supply that outputs a DC output voltage is connected between the first DC terminal 31 and the second DC terminal 32. In this case, the output voltage of the external power supply is applied between the positive electrode P1 and the negative electrode N1 of the DC power supply unit 3. The series circuit of the first capacitor C11 and the second capacitor C12 forms a voltage divider circuit. Note that the capacitance of the second capacitor C12 is the same as the capacitance of the first capacitor C11. "The capacitance of the second capacitor C12 is the same as the capacitance of the first capacitor C11" does not necessarily mean that the capacitance of the second capacitor C12 exactly matches the capacitance of the first capacitor C11, but may mean that the capacitance of the second capacitor C12 is within the range of 90% to 110% of the capacitance of the first capacitor C11.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２と、第３スイッチング素子Ｑ３と、第４スイッチング素子Ｑ４と、第１クランプダイオードＤ５と、第２クランプダイオードＤ６と、を有する。電力変換装置１００では、中間電位点Ｍ１の電位が、各インバータ回路１Ｕ、１Ｖ、１Ｗの第１クランプダイオードＤ５及び第２クランプダイオードＤ６によってクランプされる。 Each of the three inverter circuits 1U, 1V, and 1W has a first switching element Q1, a second switching element Q2, a third switching element Q3, a fourth switching element Q4, a first clamp diode D5, and a second clamp diode D6. In the power conversion device 100, the potential at the intermediate potential point M1 is clamped by the first clamp diode D5 and second clamp diode D6 of each of the inverter circuits 1U, 1V, and 1W.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４が、直流電源部３の正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の順に並ぶように直列接続されている。 In each of the three inverter circuits 1U, 1V, and 1W, the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are connected in series from the positive electrode P1 side to the negative electrode N1 side of the DC power supply unit 3 in the order of first switching element Q1, second switching element Q2, third switching element Q3, and fourth switching element Q4.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１の第１主端子が直流電源部３の正極Ｐ１に接続され、第１スイッチング素子Ｑ１の第２主端子が第２スイッチング素子Ｑ２の第１主端子に接続されている。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗでは、第２スイッチング素子Ｑ２の第２主端子が第３スイッチング素子Ｑ３の第１主端子に接続されている。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第３スイッチング素子Ｑ３の第２主端子が第４スイッチング素子Ｑ４の第１主端子に接続され、第４スイッチング素子Ｑ４の第２主端子が直流電源部３の負極Ｎ１に接続されている。 In each of the three inverter circuits 1U, 1V, and 1W, the first main terminal of the first switching element Q1 is connected to the positive electrode P1 of the DC power supply unit 3, and the second main terminal of the first switching element Q1 is connected to the first main terminal of the second switching element Q2. Also, in each of the three inverter circuits 1U, 1V, and 1W, the second main terminal of the second switching element Q2 is connected to the first main terminal of the third switching element Q3. Also, in each of the three inverter circuits 1U, 1V, and 1W, the second main terminal of the third switching element Q3 is connected to the first main terminal of the fourth switching element Q4, and the second main terminal of the fourth switching element Q4 is connected to the negative electrode N1 of the DC power supply unit 3.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との間の出力点１３が出力端子９に接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、出力点１３は、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点である。出力点１３は、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点に限らず、第２スイッチング素子Ｑ２の第２主端子と第３スイッチング素子Ｑ３の第１主端子との間のノードであってもよい。インバータ回路１Ｕの出力端子９には、三相サーボモータのＵ相端子が接続される。インバータ回路１Ｖの出力端子９には、三相サーボモータのＶ相端子が接続される。インバータ回路１Ｗの出力端子９には、三相サーボモータのＷ相端子が接続される。 In each of the three inverter circuits 1U, 1V, and 1W, output point 13 between the second switching element Q2 and the third switching element Q3 is connected to output terminal 9. In each of the three inverter circuits 1U, 1V, and 1W, output point 13 is the connection point between the second switching element Q2 and the third switching element Q3. Output point 13 is not limited to the connection point between the second switching element Q2 and the third switching element Q3, but may also be the node between the second main terminal of the second switching element Q2 and the first main terminal of the third switching element Q3. The U-phase terminal of a three-phase servo motor is connected to output terminal 9 of inverter circuit 1U. The V-phase terminal of a three-phase servo motor is connected to output terminal 9 of inverter circuit 1V. The W-phase terminal of a three-phase servo motor is connected to output terminal 9 of inverter circuit 1W.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、４つのダイオードＤ１～Ｄ４を更に有する。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ１は、第１スイッチング素子Ｑ１に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ２は、第２スイッチング素子Ｑ２に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ３は、第３スイッチング素子Ｑ３に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ４は、第４スイッチング素子Ｑ４に逆並列接続されている。 Each of the three inverter circuits 1U, 1V, and 1W further has four diodes D1 to D4. In each of the three inverter circuits 1U, 1V, and 1W, diode D1 is connected in anti-parallel to the first switching element Q1. In each of the three inverter circuits 1U, 1V, and 1W, diode D2 is connected in anti-parallel to the second switching element Q2. In each of the three inverter circuits 1U, 1V, and 1W, diode D3 is connected in anti-parallel to the third switching element Q3. In each of the three inverter circuits 1U, 1V, and 1W, diode D4 is connected in anti-parallel to the fourth switching element Q4.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ３は、第３スイッチング素子Ｑ３を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ４は、第４スイッチング素子Ｑ４を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。 In each of the three inverter circuits 1U, 1V, and 1W, diode D1 may be substituted with the parasitic diode of the IGBT that constitutes the first switching element Q1. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D2 may be substituted with the parasitic diode of the IGBT that constitutes the second switching element Q2. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D3 may be substituted with the parasitic diode of the IGBT that constitutes the third switching element Q3. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D4 may be substituted with the parasitic diode of the IGBT that constitutes the fourth switching element Q4.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、第１クランプダイオードＤ５は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１と、中間電位点Ｍ１との間に接続されている。より詳細には、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１クランプダイオードＤ５のカソードが、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１に接続されており、第１クランプダイオードＤ５のアノードが、直流電源部３の中間電位点Ｍ１に接続されている。 In each of the three inverter circuits 1U, 1V, and 1W, the first clamp diode D5 is connected between the first connection point 11 between the first switching element Q1 and the second switching element Q2 and the intermediate potential point M1. More specifically, in each of the three inverter circuits 1U, 1V, and 1W, the cathode of the first clamp diode D5 is connected to the first connection point 11 between the first switching element Q1 and the second switching element Q2, and the anode of the first clamp diode D5 is connected to the intermediate potential point M1 of the DC power supply unit 3.
また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、第２クランプダイオードＤ６は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２と、中間電位点Ｍ１との間に接続されている。より詳細には、第２クランプダイオードＤ６のカソードは、中間電位点Ｍ１に接続されている。第２クランプダイオードＤ６のアノードは、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２に接続されている。 Furthermore, in each of the three inverter circuits 1U, 1V, and 1W, the second clamp diode D6 is connected between the second connection point 12 between the third switching element Q3 and the fourth switching element Q4 and the intermediate potential point M1. More specifically, the cathode of the second clamp diode D6 is connected to the intermediate potential point M1. The anode of the second clamp diode D6 is connected to the second connection point 12 between the third switching element Q3 and the fourth switching element Q4.
実施形態１では、直流電源部３の正極Ｐ１と負極Ｎ１との間の電圧をＶｄｃとすると、正極Ｐ１と中間電位点Ｍ１との電位差は、略Ｖｄｃ／２であり、負極Ｎ１と中間電位点Ｍ１との電位差は、略Ｖｄｃ／２である。 In embodiment 1, if the voltage between the positive electrode P1 and negative electrode N1 of the DC power supply unit 3 is Vdc, the potential difference between the positive electrode P1 and the intermediate potential point M1 is approximately Vdc/2, and the potential difference between the negative electrode N1 and the intermediate potential point M1 is approximately Vdc/2.
複数のスイッチング素子８の各々のゲート端子と第２主端子との間には、複数のゲート駆動回路５のうち対応するゲート駆動回路５が接続されている。複数のスイッチング素子８の各々は、複数のゲート駆動回路５のうち対応するゲート駆動回路５によって駆動（オンオフ）される。 A corresponding one of the gate drive circuits 5 is connected between the gate terminal of each of the multiple switching elements 8 and the second main terminal. Each of the multiple switching elements 8 is driven (turned on and off) by a corresponding one of the multiple gate drive circuits 5.
複数のゲート駆動回路５は、制御装置４に接続されている。複数のゲート駆動回路５の各々は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子と第２主端子との間に接続されている。 The multiple gate drive circuits 5 are connected to the control device 4. Each of the multiple gate drive circuits 5 is connected between the gate terminal of a corresponding one of the multiple switching elements 8 and the second main terminal.
図１において、複数のゲート駆動回路５は、３つの第４スイッチング素子Ｑ４に一対一に対応する３つのゲート駆動回路５（以下、第１ゲート駆動回路５Ａともいう）と、３つの第１スイッチング素子Ｑ１、３つの第２スイッチング素子Ｑ２及び３つの第３スイッチング素子Ｑ３に一対一に対応する９つのゲート駆動回路５（以下、第２ゲート駆動回路５Ｂともいう）と、を含む。 In FIG. 1, the multiple gate drive circuits 5 include three gate drive circuits 5 (hereinafter also referred to as first gate drive circuits 5A) that correspond one-to-one to the three fourth switching elements Q4, and nine gate drive circuits 5 (hereinafter also referred to as second gate drive circuits 5B) that correspond one-to-one to the three first switching elements Q1, three second switching elements Q2, and three third switching elements Q3.
複数のゲート駆動回路５の各々は、与えられた制御信号に基づいて、スイッチング素子８をオンオフ制御する。より詳細には、インバータ回路１Ｕの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＵＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＵＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＵＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＵＳ４に基づいて、スイッチング素子８をオンオフ制御する。また、インバータ回路１Ｖの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＶＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＶＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＶＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＶＳ４に基づいて、スイッチング素子８をオンオフ制御する。また、インバータ回路１Ｗの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＷＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＷＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＷＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＷＳ４に基づいて、スイッチング素子８をオンオフ制御する。 Each of the multiple gate drive circuits 5 controls the on/off state of the switching element 8 based on a given control signal. More specifically, the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US4. Furthermore, the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS4. The gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS4.
複数のゲート駆動回路５の各々は、図２又は図３に示すように、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。 As shown in FIG. 2 or 3, each of the multiple gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52.
ゲートドライバ５０は、第１入力端子５０１と、第２入力端子５０２と、出力端子５０３と、正電源端子５０４と、負電源端子５０５と、を有する。ゲートドライバ５０は、第１入力端子５０１にアノードが接続され第２入力端子５０２にカソードが接続されている入力段のダイオード（図示せず）を有する。入力段のダイオードは、制御装置４から与えられる制御信号がハイレベルのときに導通状態となり、ローレベルのときに非導通状態となる。また、ゲートドライバ５０は、一対のトランジスタ（図示せず）を逆直列接続して構成された直列回路を有する。この直列回路は、正電源端子５０４と負電源端子５０５との間に接続されている。ゲートドライバ５０は、入力段のダイオードが導通状態のとき、スイッチング素子８をオンさせる電圧を出力し、入力段のダイオードが非導通状態のとき、スイッチング素子８をオフさせる電圧を出力する。 The gate driver 50 has a first input terminal 501, a second input terminal 502, an output terminal 503, a positive power supply terminal 504, and a negative power supply terminal 505. The gate driver 50 has an input stage diode (not shown) whose anode is connected to the first input terminal 501 and whose cathode is connected to the second input terminal 502. The input stage diode is conductive when the control signal provided by the control device 4 is high level and non-conductive when it is low level. The gate driver 50 also has a series circuit formed by connecting a pair of transistors (not shown) in reverse series. This series circuit is connected between the positive power supply terminal 504 and the negative power supply terminal 505. When the input stage diode is conductive, the gate driver 50 outputs a voltage that turns on the switching element 8, and when the input stage diode is non-conductive, the gate driver 50 outputs a voltage that turns off the switching element 8.
第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。本実施形態の第１ゲート抵抗回路５１では、第１ゲート抵抗５１１の第１端がゲートドライバ５０の出力端子５０３に接続されており、第１ゲート抵抗５１１の第２端が第１ダイオード５１２のアノードに接続されており、第１ダイオード５１２のカソードがスイッチング素子８のゲート端子に接続されている。 The first gate resistor circuit 51 is connected between the gate terminal of a corresponding one of the multiple switching elements 8 and the gate driver 50. The first gate resistor circuit 51 includes a first gate resistor 511 and a first diode 512 through which current flows when the corresponding switching element 8 is turned on. In the first gate resistor circuit 51 of this embodiment, a first end of the first gate resistor 511 is connected to the output terminal 503 of the gate driver 50, a second end of the first gate resistor 511 is connected to the anode of the first diode 512, and the cathode of the first diode 512 is connected to the gate terminal of the switching element 8.
第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。本実施形態の第２ゲート抵抗回路５２では、第２ゲート抵抗５２１の第１端がゲートドライバ５０の出力端子５０３に接続されており、第２ゲート抵抗５２１の第２端が第２ダイオード５２２のカソードに接続されており、第２ダイオード５２２のアノードがスイッチング素子８のゲート端子に接続されている。 The second gate resistor circuit 52 is connected in parallel to the first gate resistor circuit 51. The second gate resistor circuit 52 includes a second gate resistor 521 and a second diode 522 through which current flows when the corresponding switching element 8 is turned off. In the second gate resistor circuit 52 of this embodiment, the first end of the second gate resistor 521 is connected to the output terminal 503 of the gate driver 50, the second end of the second gate resistor 521 is connected to the cathode of the second diode 522, and the anode of the second diode 522 is connected to the gate terminal of the switching element 8.
複数のゲート駆動回路５の各々において、第１ゲート抵抗５１１の抵抗値Ｒｇ１は、第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きい。 In each of the multiple gate drive circuits 5, the resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521.
図２は、実施形態１に係る電力変換装置１００における第１ゲート駆動回路５Ａの回路図である。３つの第１ゲート駆動回路５Ａの各々は、制御信号ＵＳ４、ＶＳ４、ＷＳ４のうち対応する制御信号に基づいて、ゲートドライバ５０の出力電圧をＩＧＢＴのゲート閾値電圧よりも大きな正電圧（例えば、１５Ｖ）と負電圧（例えば、－９Ｖ）とで切り替えることができるように構成されている。３つの第１ゲート駆動回路５Ａの各々は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子と第２主端子との間に正電圧を印加でき、対応するスイッチング素子８のゲート端子と第２主端子との間に負電圧を印加できるように構成されている。より詳細には、３つの第１ゲート駆動回路５Ａの各々は、図２に示すように、ゲートドライバ５０、第１ゲート抵抗回路５１及び第２ゲート抵抗回路５２に加えて、正電圧と負電圧とを出力するバイポーラ電源回路（正負電源回路）５３を有している。バイポーラ電源回路５３は、例えば、正側入力端子５３１と、負側入力端子５３２と、基準出力端子５３３と、高電位側出力端子５３４と、低電位側出力端子５３５と、を有する。また、バイポーラ電源回路５３は、平滑コンデンサＣ５３と、抵抗５５６と、互いに直列接続された２つの平滑コンデンサＣ５４、Ｃ５５と、ツェナダイオード５５７と、抵抗５５８と、互いに直列接続された２つのコンデンサＣ５６、Ｃ５７と、を有する。バイポーラ電源回路５３は、ＤＣ－ＤＣコンバータ６の正側出力端子、負側出力端子それぞれに、正側入力端子５３１、負側入力端子５３２が接続されている。バイポーラ電源回路５３では、基準出力端子５３３の電位を基準電位として、高電位側出力端子５３４と基準出力端子５３３との間に１５Ｖの正電圧が出力される。また、バイポーラ電源回路５３では、基準出力端子５３３の電位を基準電位として、低電位側出力端子５３５と基準出力端子５３３との間に－９Ｖの負電圧が出力される。 2 is a circuit diagram of a first gate drive circuit 5A in the power conversion device 100 according to the first embodiment. Each of the three first gate drive circuits 5A is configured to switch the output voltage of the gate driver 50 between a positive voltage (e.g., 15 V) greater than the gate threshold voltage of the IGBT and a negative voltage (e.g., -9 V) based on a corresponding one of the control signals US4, VS4, and WS4. Each of the three first gate drive circuits 5A is configured to apply a positive voltage between the gate terminal of a corresponding one of the multiple switching elements 8 and the second main terminal, and to apply a negative voltage between the gate terminal of the corresponding switching element 8 and the second main terminal. More specifically, as shown in FIG. 2, each of the three first gate drive circuits 5A includes a gate driver 50, a first gate resistor circuit 51, a second gate resistor circuit 52, and a bipolar power supply circuit (positive/negative power supply circuit) 53 that outputs a positive voltage and a negative voltage. The bipolar power supply circuit 53 has, for example, a positive input terminal 531, a negative input terminal 532, a reference output terminal 533, a high-potential output terminal 534, and a low-potential output terminal 535. The bipolar power supply circuit 53 also has a smoothing capacitor C53, a resistor 556, two smoothing capacitors C54 and C55 connected in series, a Zener diode 557, a resistor 558, and two capacitors C56 and C57 connected in series. The positive input terminal 531 and the negative input terminal 532 of the bipolar power supply circuit 53 are connected to the positive output terminal and the negative output terminal of the DC-DC converter 6, respectively. In the bipolar power supply circuit 53, a positive voltage of 15 V is output between the high-potential output terminal 534 and the reference output terminal 533, with the potential of the reference output terminal 533 serving as a reference potential. In addition, in the bipolar power supply circuit 53, the potential of the reference output terminal 533 is used as the reference potential, and a negative voltage of -9V is output between the low potential side output terminal 535 and the reference output terminal 533.
３つの第１ゲート駆動回路５Ａの各々では、図２に示すように、バイポーラ電源回路５３の高電位側出力端子５３４が、ゲートドライバ５０の正電源端子５０４に接続されており、低電位側出力端子５３５が、ゲートドライバ５０の負電源端子５０５に接続されており。基準出力端子５３３がスイッチング素子８の第２主端子に接続されている。 In each of the three first gate drive circuits 5A, as shown in FIG. 2, the high-potential output terminal 534 of the bipolar power supply circuit 53 is connected to the positive power supply terminal 504 of the gate driver 50, and the low-potential output terminal 535 is connected to the negative power supply terminal 505 of the gate driver 50. The reference output terminal 533 is connected to the second main terminal of the switching element 8.
図３は、実施形態１に係る電力変換装置１００における第２ゲート駆動回路５Ｂの回路図である。９つの第２ゲート駆動回路５Ｂの各々は、制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＶＳ１、ＶＳ２、ＶＳ３、ＷＳ１、ＷＳ２、ＷＳ３のうち対応する制御信号に基づいて、ゲートドライバ５０の出力電圧をＩＧＢＴのゲート閾値電圧よりも大きな電圧（例えば、１５Ｖ）と０Ｖとで切り替えることができるように構成されている。より詳細には、９つの第２ゲート駆動回路５Ｂの各々は、図３に示すように、ゲートドライバ５０、第１ゲート抵抗回路５１及び第２ゲート抵抗回路５２を有し、ブートストラップ回路７のコンデンサＣ１の第１端がゲートドライバ５０の正電源端子５０４に接続されており、コンデンサＣ１の第２端がゲートドライバ５０の負電源端子５０５に接続されている。 FIG. 3 is a circuit diagram of a second gate drive circuit 5B in the power conversion device 100 according to the first embodiment. Each of the nine second gate drive circuits 5B is configured to switch the output voltage of the gate driver 50 between a voltage greater than the gate threshold voltage of the IGBT (e.g., 15 V) and 0 V based on a corresponding control signal from among the control signals US1, US2, US3, VS1, VS2, VS3, WS1, WS2, and WS3. More specifically, as shown in FIG. 3, each of the nine second gate drive circuits 5B includes a gate driver 50, a first gate resistor circuit 51, and a second gate resistor circuit 52. The first end of capacitor C1 of the bootstrap circuit 7 is connected to the positive power supply terminal 504 of the gate driver 50, and the second end of capacitor C1 is connected to the negative power supply terminal 505 of the gate driver 50.
ＤＣ－ＤＣコンバータ６は、例えば、第１電圧（例えば、５Ｖ）を昇圧して第２電圧（例えば、２４Ｖ）を出力する絶縁型のＤＣ－ＤＣコンバータである。第１電圧は、例えば、ＤＣ－ＤＣコンバータ６の正側入力端子と負側入力端子との間に接続される直流電源（図示せず）からＤＣ－ＤＣコンバータ６へ入力される電圧である。 The DC-DC converter 6 is, for example, an isolated DC-DC converter that boosts a first voltage (for example, 5 V) and outputs a second voltage (for example, 24 V). The first voltage is, for example, a voltage input to the DC-DC converter 6 from a DC power supply (not shown) connected between the positive and negative input terminals of the DC-DC converter 6.
ＤＣ－ＤＣコンバータ６は、９つのブートストラップ回路７及び３つの第１ゲート駆動回路５Ａに電圧を供給する。 The DC-DC converter 6 supplies voltage to the nine bootstrap circuits 7 and the three first gate drive circuits 5A.
９つのブートストラップ回路７の各々は、９つの第２ゲート駆動回路５Ｂに一対一に対応する。９つのブートストラップ回路７の各々は、９つの第２ゲート駆動回路５Ｂのうち対応する第２ゲート駆動回路５Ｂに電圧を供給する。９つのブートストラップ回路７の各々は、ダイオードＤ１と、抵抗Ｒ１と、コンデンサＣ１と、を有する。９つのブートストラップ回路７の各々では、図３に示すように、コンデンサＣ１の第１端は、対応するゲート駆動回路５におけるゲートドライバ５０の正電源端子５０４に接続されており、コンデンサＣ１の第２端は、ゲートドライバ５０の負電源端子５０５に接続されている。ブートストラップ回路７は、ゲートドライバ５０においてスイッチング素子８をオンさせるときに必要な電圧をゲートドライバ５０に供給する。 Each of the nine bootstrap circuits 7 corresponds one-to-one to the nine second gate drive circuits 5B. Each of the nine bootstrap circuits 7 supplies voltage to a corresponding one of the nine second gate drive circuits 5B. Each of the nine bootstrap circuits 7 has a diode D1, a resistor R1, and a capacitor C1. As shown in FIG. 3, in each of the nine bootstrap circuits 7, the first end of the capacitor C1 is connected to the positive power supply terminal 504 of the gate driver 50 in the corresponding gate drive circuit 5, and the second end of the capacitor C1 is connected to the negative power supply terminal 505 of the gate driver 50. The bootstrap circuit 7 supplies the gate driver 50 with the voltage required to turn on the switching element 8 in the gate driver 50.
第１スイッチング素子Ｑ１に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７では、ダイオードＤ１のアノードが、第２スイッチング素子Ｑ２に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７のダイオードＤ１及び第３スイッチング素子Ｑ３に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７のダイオードＤ１を介してＤＣ－ＤＣコンバータ６の正側端子に接続されている。 In the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the first switching element Q1, the anode of diode D1 is connected to the positive terminal of the DC-DC converter 6 via diode D1 of the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the second switching element Q2 and diode D1 of the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the third switching element Q3.
第２スイッチング素子Ｑ２に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７では、ダイオードＤ１のアノードが、第３スイッチング素子Ｑ３に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７のダイオードＤ１を介してＤＣ－ＤＣコンバータ６の正側端子に接続されている。 In the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the second switching element Q2, the anode of the diode D1 is connected to the positive terminal of the DC-DC converter 6 via the diode D1 of the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the third switching element Q3.
第３スイッチング素子Ｑ３に対応する第１ゲート駆動回路５Ａに接続されたブートストラップ回路７では、ダイオードＤ１のアノードが、ＤＣ－ＤＣコンバータ６の正側端子に接続されている。 In the bootstrap circuit 7 connected to the first gate drive circuit 5A corresponding to the third switching element Q3, the anode of the diode D1 is connected to the positive terminal of the DC-DC converter 6.
制御装置４は、例えば、インバータ回路１Ｕ、１Ｖ、１Ｗそれぞれの出力電圧に関するＵ相電圧指令、Ｖ相電圧指令、Ｗ相電圧指令に基づいてインバータ回路１Ｕの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＵＳ１～ＵＳ４、インバータ回路１Ｖの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＶＳ１～ＶＳ４、インバータ回路１Ｗの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＷＳ１～ＷＳ４を生成する。 The control device 4 generates control signals US1 to US4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1U, control signals VS1 to VS4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1V, and control signals WS1 to WS4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1W, based on, for example, a U-phase voltage command, a V-phase voltage command, and a W-phase voltage command related to the output voltages of the inverter circuits 1U, 1V, and 1W, respectively.
Ｕ相電圧指令と、Ｖ相電圧指令と、Ｗ相電圧指令とは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、Ｕ相電圧指令、Ｖ相電圧指令及びＷ相電圧指令の１周期の長さは、同じである。制御装置４は、交流負荷の状態を検出する検出部（図示せず）から出力される情報に基づいてＵ相電圧指令、Ｖ相電圧指令、Ｗ相電圧指令をＰＩ（Proportional Integral）制御してもよい。交流負荷が三相サーボモータの場合、検出部から出力される情報は、例えば、三相サーボモータのＵ相端子、Ｖ相端子及びＷ相端子それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、三相サーボモータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。 The U-phase voltage command, V-phase voltage command, and W-phase voltage command are, for example, sinusoidal signals with a phase difference of 120° from each other, and their values (voltage command values) change over time. The U-phase voltage command, V-phase voltage command, and W-phase voltage command have the same cycle length. The control device 4 may perform PI (Proportional Integral) control of the U-phase voltage command, V-phase voltage command, and W-phase voltage command based on information output from a detection unit (not shown) that detects the state of the AC load. If the AC load is a three-phase servo motor, the information output from the detection unit includes, for example, at least one of the following: information on the detection results from multiple current sensors that detect the output currents flowing through the U-phase terminals, V-phase terminals, and W-phase terminals of the three-phase servo motor; and information on the detection results from an encoder that detects the rotation speed, rotation angle, etc. of the three-phase servo motor.
制御装置４は、複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を出力する。制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４は、インバータ回路１Ｕの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。制御信号ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４は、インバータ回路１Ｖの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。制御信号ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４は、インバータ回路１Ｗの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。 The control device 4 outputs multiple control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4. The control signals US1, US2, US3, and US4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1U, respectively. The control signals VS1, VS2, VS3, and VS4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1V, respectively. The control signals WS1, WS2, WS3, and WS4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1W, respectively.
複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４の各々は、例えば、電位レベルが第１電位レベルＶ１（図４参照）と、第１電位レベルＶ１よりも高電位の第２電位レベルＶ２（図４参照）と、の間で変化する信号である。 Each of the multiple control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 is a signal whose potential level changes between, for example, a first potential level V1 (see FIG. 4) and a second potential level V2 (see FIG. 4) that is higher than the first potential level V1.
第１電位レベルＶ１は、例えば、０Ｖであり、第２電位レベルＶ２は、例えば、ゲート駆動回路５のゲートドライバ５０に含まれる入力段のダイオードを導通させることができる電位レベルである。入力段のダイオードは、例えば、フォトカプラの発光ダイオードであるが、発光ダイオードに限らない。 The first potential level V1 is, for example, 0 V, and the second potential level V2 is, for example, a potential level that can turn on the input stage diode included in the gate driver 50 of the gate drive circuit 5. The input stage diode is, for example, a light-emitting diode of a photocoupler, but is not limited to a light-emitting diode.
制御装置４は、電圧ベクトル制御を行うことによって、複数のゲート駆動回路５を制御する。 The control device 4 controls the multiple gate drive circuits 5 by performing voltage vector control.
本実施形態では、制御装置４は、電圧ベクトル制御を行う際に、空間ベクトル変調によって制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を生成する。また、制御装置４は、空間ベクトル変調によって複数のブートストラップ回路７を充電させる。以下、本実施形態における空間ベクトル変調での電圧ベクトル制御について、より詳細に説明する。 In this embodiment, when performing voltage vector control, the control device 4 generates control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 using space vector modulation. The control device 4 also charges multiple bootstrap circuits 7 using space vector modulation. The voltage vector control using space vector modulation in this embodiment will be described in more detail below.
制御装置４は、例えば、一群（２７個）の電圧ベクトル、のうち指令電圧ベクトルに隣接する複数の電圧ベクトルを選択する。一群の電圧ベクトルの各々は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗにおける３つの出力点１３の電位レベルの組み合わせで定まる。一群の電圧ベクトルは、各々の大きさが基準大きさである１２個の電圧ベクトルと、各々の大きさが基準大きさの２倍の大きさである６個の電圧ベクトルと、各々の大きさが基準大きさの３１／２倍の大きさである６個の電圧ベクトルと、３つの出力点１３の電位レベルがいずれも正極Ｐ１の電位となる組み合わせの零ベクトル（第１零ベクトル）と、３つの出力点１３の電位レベルがいずれも中間電位点Ｍ１の電位となる組み合わせの零ベクトル（第２零ベクトル）と、３つの出力点１３の電位レベルがいずれも負極Ｎ１の電位となる組み合わせの零ベクトル（第３零ベクトル）と、を含む。制御装置４は、上記複数の電圧ベクトルのうち大きさが基準大きさであり指令電圧ベクトルに最も近い２つの第１電圧ベクトルのうちの１つを、３つのインバータ回路１Ｕ、１Ｖ、１Ｗにおける３つの出力点の電位レベルが負極Ｎ１の電位となる組み合わせの零ベクトル（第３零ベクトル）と、第１電圧ベクトルと同じ向きで第１電圧ベクトルの２倍の大きさの第２電圧ベクトルと、に置換する。制御装置４は、上記複数の電圧ベクトルのうち第１電圧ベクトル以外の電圧ベクトルと、第３零ベクトルと、第２電圧ベクトルと、の合成ベクトルを指令電圧ベクトルと一致させるように、所定の制御周期内において複数（１２）のゲート駆動回路５を制御する。 The control device 4 selects, for example, a plurality of voltage vectors adjacent to the command voltage vector from a group (27 voltage vectors). Each of the group of voltage vectors is determined by a combination of the potential levels of the three output points 13 in the three inverter circuits 1U, 1V, and 1W. The group of voltage vectors includes 12 voltage vectors, each having a reference magnitude, six voltage vectors, each having twice the reference magnitude, six voltage vectors, each having 3.5 times the reference magnitude, a zero vector (first zero vector) representing a combination in which the potential levels of the three output points 13 are all at the potential of the positive pole P1, a zero vector (second zero vector) representing a combination in which the potential levels of the three output points 13 are all at the potential of the intermediate potential point M1, and a zero vector (third zero vector) representing a combination in which the potential levels of the three output points 13 are all at the potential of the negative pole N1. The control device 4 replaces one of two first voltage vectors, which have a reference magnitude and are closest to the command voltage vector, with a zero vector (third zero vector) that combines the potential levels of three output points in the three inverter circuits 1U, 1V, and 1W to the potential of the negative pole N1, and a second voltage vector that is oriented in the same direction as the first voltage vector but has twice the magnitude of the first voltage vector. The control device 4 controls the multiple (12) gate drive circuits 5 within a predetermined control period so that a composite vector of the voltage vectors other than the first voltage vector, the third zero vector, and the second voltage vector matches the command voltage vector.
制御装置４の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御装置４の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Circuit、ＩＣ）又は大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ、ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。 The executing entity of the control device 4 includes a computer system. The computer system has one or more computers. The computer system is primarily composed of a processor and memory as hardware. The processor executes a program recorded in the memory of the computer system, thereby realizing the function of the executing entity of the control device 4 in this disclosure. The program may be pre-recorded in the memory of the computer system, or may be provided via a telecommunications line, or may be recorded and provided on a non-transitory recording medium such as a memory card, optical disk, or hard disk drive (magnetic disk) readable by the computer system. The processor of the computer system is composed of one or more electronic circuits, including a semiconductor integrated circuit (IC) or a large-scale integration (LSI). Multiple electronic circuits may be integrated into a single chip, or may be distributed across multiple chips. Multiple chips may be integrated into a single device, or may be distributed across multiple devices.
（３）特性
図４は、実施形態１に係る電力変換装置１００において制御装置４から出力される制御信号とゲート駆動回路５からスイッチング素子８に印加されるゲート電圧の波形との関係の説明図である。図４は、複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４の各々と複数のスイッチング素子８の各々のゲート電圧（本実施形態では、ゲート－エミッタ間電圧）の波形との関係を模式的に示している。つまり、図４は、複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４のうち任意の１つの制御信号と、この１つの制御信号が入力されるゲート駆動回路５からスイッチング素子８のゲート端子と第２主端子（エミッタ端子）との間に印加されるゲート電圧の波形と、の関係を示している。本実施形態では、制御装置４から出力される複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４の各々は、矩形波状の電圧信号である。また、本実施形態では、第１ゲート抵抗５１１の抵抗値Ｒｇ１が第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きく、第１ゲート抵抗回路５１の抵抗値が第２ゲート抵抗回路５２の抵抗値よりも大きい。したがって、本実施形態では、ゲート電圧の波形に関して、ゲート電圧の電圧値が低電位レベルの電圧値Ｖ３から高電位レベルの電圧値Ｖ４に増加するときの電圧変化率（ｄｖ／ｄｔ）の絶対値が、ゲート電圧の電圧値が高電位レベルの電圧値Ｖ４から低電位レベルの電圧値Ｖ３に減少するときの電圧変化率（ｄｖ／ｄｔ）の絶対値よりも小さい。なお、図４で示したゲート電圧の波形は、ミラー効果によってゲート電圧がゲート閾値電圧（プラトー電圧）で一定となる部分を省略して記載してある。
(3) Characteristics Figure 4 is an explanatory diagram of the relationship between the control signal output from the control device 4 in the power conversion device 100 according to the first embodiment and the waveform of the gate voltage applied to the switching element 8 from the gate drive circuit 5. Figure 4 schematically shows the relationship between each of the plurality of control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 and the waveform of the gate voltage (in this embodiment, the gate-emitter voltage) of each of the plurality of switching elements 8. That is, Figure 4 shows the relationship between any one control signal among the plurality of control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 and the waveform of the gate voltage applied between the gate terminal and the second main terminal (emitter terminal) of the switching element 8 from the gate drive circuit 5 to which this one control signal is input. In this embodiment, each of the multiple control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 output from the control device 4 is a rectangular-wave voltage signal. Furthermore, in this embodiment, the resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521, and the resistance value of the first gate resistor circuit 51 is greater than the resistance value of the second gate resistor circuit 52. Therefore, in this embodiment, with regard to the waveform of the gate voltage, the absolute value of the voltage change rate (dv/dt) when the gate voltage increases from the low-potential-level voltage value V3 to the high-potential-level voltage value V4 is smaller than the absolute value of the voltage change rate (dv/dt) when the gate voltage decreases from the high-potential-level voltage value V4 to the low-potential-level voltage value V3. The waveform of the gate voltage shown in FIG. 4 is drawn omitting the portion where the gate voltage becomes constant at the gate threshold voltage (plateau voltage) due to the Miller effect.
図５は、実施形態１に係る電力変換装置１００の動作説明図である。図５は、インバータ回路１Ｕの第１スイッチング素子Ｑ１がターンオンするときのゲート電圧、スイッチング素子８の第１主端子と第２主端子との間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）、Ｕ相の負荷電流それぞれの波形を示している。図５の横軸は５００ｎｓ／ｄｉｖである。 Figure 5 is an explanatory diagram of the operation of the power conversion device 100 according to the first embodiment. Figure 5 shows the waveforms of the gate voltage when the first switching element Q1 of the inverter circuit 1U is turned on, the voltage between the first and second main terminals of the switching element 8 (collector-emitter voltage Vce), and the U-phase load current. The horizontal axis of Figure 5 is 500 ns/div.
図６は、実施形態１に係る電力変換装置１００の動作説明図である。図６は、インバータ回路１Ｕの第１スイッチング素子Ｑ１がターンオフするときのゲート電圧、コレクタ－エミッタ間電圧Ｖｃｅ、Ｕ相の負荷電流それぞれの波形を示している。図６の横軸は５００ｎｓ／ｄｉｖである。図６では、第１スイッチング素子Ｑ１がターンオフした後、デッドタイム期間経過後に第３スイッチング素子Ｑ３がターンオンしたことを起点として、第１スイッチング素子Ｑ１のコレクタ－エミッタ間電圧Ｖｃｅ及び負荷電流それぞれにノイズが発生している。 Figure 6 is an explanatory diagram of the operation of the power conversion device 100 according to the first embodiment. Figure 6 shows the waveforms of the gate voltage, collector-emitter voltage Vce, and U-phase load current when the first switching element Q1 of the inverter circuit 1U is turned off. The horizontal axis in Figure 6 is 500 ns/div. In Figure 6, noise occurs in the collector-emitter voltage Vce of the first switching element Q1 and in the load current, starting from the point at which the third switching element Q3 is turned on after the dead time period has elapsed after the first switching element Q1 is turned off.
図７は、実施形態１に係る電力変換装置１００の動作説明図である。図７は、インバータ回路１Ｕの第３スイッチング素子Ｑ３がターンオンするときのゲート電圧、コレクタ－エミッタ間電圧Ｖｃｅ、Ｕ相の負荷電流それぞれの波形を示している。図７の横軸は５００ｎｓ／ｄｉｖである。 Figure 7 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. Figure 7 shows the waveforms of the gate voltage, collector-emitter voltage Vce, and U-phase load current when the third switching element Q3 of the inverter circuit 1U is turned on. The horizontal axis in Figure 7 is 500 ns/div.
図８は、実施形態１に係る電力変換装置１００の動作説明図である。図８は、インバータ回路１Ｕの第３スイッチング素子Ｑ３がターンオフするときのゲート電圧、コレクタ－エミッタ間電圧Ｖｃｅ、Ｕ相の負荷電流それぞれの波形を示している。図８では、第３スイッチング素子Ｑ３がターンオフした後、デッドタイム期間経過後に第１スイッチング素子Ｑ１がターンオンしたことを起点として、第３スイッチング素子Ｑ３のコレクタ－エミッタ間電圧Ｖｃｅ及び負荷電流それぞれにノイズが発生している。 Figure 8 is an explanatory diagram of the operation of the power conversion device 100 according to the first embodiment. Figure 8 shows the waveforms of the gate voltage, collector-emitter voltage Vce, and U-phase load current when the third switching element Q3 of the inverter circuit 1U is turned off. In Figure 8, noise occurs in the collector-emitter voltage Vce of the third switching element Q3 and the load current, starting from the point when the first switching element Q1 is turned on after the dead time period has elapsed after the third switching element Q3 is turned off.
図９は、実施形態１に係る電力変換装置１００の動作説明図である。図９の上段の３つの波形は、インバータ回路１Ｕの第１スイッチング素子Ｑ１のゲート電圧（Ｖｇｅ_Ｑ１）、インバータ回路１Ｕの第２スイッチング素子Ｑ２のゲート電圧（Ｖｇｅ_Ｑ２）、電力変換装置１００からグランド導体部に流れるコモンモード電流ＩＣＭそれぞれの波形を示している。また、図９の下段の３つの波形は、図９の上段の３つの波形を含む領域Ａ１の拡大波形図である。図９の下段の波形に関し、縦軸のＶｇｅ_Ｑ１の目盛りは、２５Ｖ／ｄｉｖであり、縦軸のＶｇｅ_Ｑ２の目盛りは、２５Ｖ／ｄｉｖであり、縦軸のコモンモード電流ＩＣＭの目盛りは、２Ａ／ｄｉｖである。また、図９の下段に関し、横軸の目盛りは、２μｓ／ｄｉｖである。図１０は、実施形態１に係る電力変換装置１００の動作説明図である。図１０は、図９の横軸のレンジを２μｓ／ｄｉｖから２００ｎｓ／ｄｉｖに変更した場合の、ゲート電圧Ｖｇｅ_Ｑ１、ゲート電圧Ｖｇｅ_Ｑ２、コモンモード電流ＩＣＭそれぞれの波形を示している。図１１は、実施形態１に係る電力変換装置１００の動作説明図である。図１１は、図９の縦軸のコモンモード電流ＩＣＭの目盛りを２Ａ／ｄｉｖから１０ｍＡ／ｄｉｖに変更した場合の、ゲート電圧Ｖｇｅ_Ｑ１、ゲート電圧Ｖｇｅ_Ｑ２、コモンモード電流ＩＣＭそれぞれの波形を示している。 FIG. 9 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. The three waveforms in the upper part of FIG. 9 illustrate the waveforms of the gate voltage (Vge_Q1) of the first switching element Q1 of the inverter circuit 1U, the gate voltage (Vge_Q2) of the second switching element Q2 of the inverter circuit 1U, and the common-mode current I CM flowing from the power conversion device 100 to the ground conductor. The three waveforms in the lower part of FIG. 9 are enlarged waveform diagrams of a region A1 including the three waveforms in the upper part of FIG. 9. For the waveforms in the lower part of FIG. 9, the vertical axis for Vge_Q1 is 25 V/div, the vertical axis for Vge_Q2 is 25 V/div, and the vertical axis for the common-mode current I CM is 2 A/div. For the waveforms in the lower part of FIG. 9, the horizontal axis is 2 μs/div. FIG. 10 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. Fig. 10 shows the waveforms of the gate voltage Vge_Q1, the gate voltage Vge_Q2, and the common mode current ICM when the range of the horizontal axis in Fig. 9 is changed from 2 μs/div to 200 ns/div. Fig. 11 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. Fig. 11 shows the waveforms of the gate voltage Vge_Q1, the gate voltage Vge_Q2, and the common mode current ICM when the scale of the common mode current ICM on the vertical axis in Fig. 9 is changed from 2 A/div to 10 mA/div.
図９～図１１から、電力変換装置１００では、第１スイッチング素子Ｑ１のゲート電圧Ｖｇｅ_Ｑ１の立ち上がりに起因してコモンモード電流ＩＣＭが発生していることが分かる。第１スイッチング素子Ｑ１のゲート電圧Ｖｇｅ_Ｑ１が立ち上がり始める時点よりもデッドタイム期間（２μｓ）だけ前に第３スイッチング素子Ｑ３のゲート電圧が立ち下がっているが、ゲート電圧Ｖｇｅ_Ｑ１が立ち上がるときと比べてコモンモード電流ＩＣＭの絶対値が小さいことが分かる。 9 to 11 show that a common mode current ICM is generated due to the rising of the gate voltage Vge_Q1 of the first switching element Q1 in the power conversion device 100. The gate voltage of the third switching element Q3 falls a dead time period (2 μs) before the gate voltage Vge_Q1 of the first switching element Q1 starts to rise, but the absolute value of the common mode current ICM is smaller than when the gate voltage Vge_Q1 rises.
図１２は、実施形態１に係る電力変換装置１００の動作説明図である。図１２の上段の３つの波形は、インバータ回路１Ｕの第１スイッチング素子Ｑ１のゲート電圧（Ｖｇｅ_Ｑ１）、インバータ回路１Ｕの第２スイッチング素子Ｑ２のゲート電圧（Ｖｇｅ_Ｑ２）、電力変換装置１００からグランド導体部に流れるコモンモード電流ＩＣＭそれぞれの波形を示している。また、図１２の下段の３つの波形は、図１２の上段の３つの波形を含む領域Ａ２の拡大波形図である。図１２の下段の波形に関し、縦軸のＶｇｅ_Ｑ１の目盛りは、２５Ｖ／ｄｉｖであり、縦軸のＶｇｅ_Ｑ２の目盛りは、２５Ｖ／ｄｉｖであり、縦軸のコモンモード電流ＩＣＭの目盛りは、２Ａ／ｄｉｖである。また、図１２の下段に関し、横軸の目盛りは、２μｓ／ｄｉｖである。図１３は、実施形態１に係る電力変換装置１００の動作説明図である。図１３は、図１２の横軸のレンジを２μｓ／ｄｉｖから２００ｎｓ／ｄｉｖに変更した場合の、ゲート電圧Ｖｇｅ_Ｑ１、ゲート電圧Ｖｇｅ_Ｑ２、コモンモード電流ＩＣＭそれぞれの波形を示している。図１４は、実施形態１に係る電力変換装置１００の動作説明図である。図１４は、図１２の縦軸のコモンモード電流ＩＣＭの目盛りを２Ａ／ｄｉｖから１０ｍＡ／ｄｉｖに変更した場合の、ゲート電圧Ｖｇｅ_Ｑ１、ゲート電圧Ｖｇｅ_Ｑ２、コモンモード電流ＩＣＭそれぞれの波形を示している。 FIG. 12 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. The three waveforms in the upper part of FIG. 12 illustrate the waveforms of the gate voltage (Vge_Q1) of the first switching element Q1 of the inverter circuit 1U, the gate voltage (Vge_Q2) of the second switching element Q2 of the inverter circuit 1U, and the common-mode current I CM flowing from the power conversion device 100 to the ground conductor. The three waveforms in the lower part of FIG. 12 are enlarged waveform diagrams of an area A2 including the three waveforms in the upper part of FIG. 12. For the waveforms in the lower part of FIG. 12, the vertical axis indicates Vge_Q1 at 25 V/div, the vertical axis indicates Vge_Q2 at 25 V/div, and the vertical axis indicates the common-mode current I CM at 2 A/div. For the waveforms in the lower part of FIG. 12, the horizontal axis indicates 2 μs/div. FIG. 13 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. Fig. 13 shows the waveforms of the gate voltage Vge_Q1, the gate voltage Vge_Q2, and the common mode current ICM when the range of the horizontal axis in Fig. 12 is changed from 2 μs/div to 200 ns/div. Fig. 14 is a diagram illustrating the operation of the power conversion device 100 according to the first embodiment. Fig. 14 shows the waveforms of the gate voltage Vge_Q1, the gate voltage Vge_Q2, and the common mode current ICM when the scale of the common mode current ICM on the vertical axis in Fig. 12 is changed from 2 A/div to 10 mA/div.
図１２～図１４からは、電力変換装置１００では、第２スイッチング素子Ｑ２のゲート電圧Ｖｇｅ_Ｑ２の立ち上がりに起因してコモンモード電流ＩＣＭが発生していることが分かる。第２スイッチング素子Ｑ２のゲート電圧Ｖｇｅ_Ｑ２が立ち上がり始める時点よりもデッドタイム期間（２μｓ）だけ前に第４スイッチング素子Ｑ４のゲート電圧が立ち下がっているが、ゲート電圧Ｖｇｅ_Ｑ２が立ち上がるときと比べてコモンモード電流ＩＣＭの絶対値が小さいことが分かる。 12 to 14 show that a common mode current ICM is generated due to the rising of the gate voltage Vge_Q2 of the second switching element Q2 in the power conversion device 100. The gate voltage of the fourth switching element Q4 falls a dead time period (2 μs) before the point at which the gate voltage Vge_Q2 of the second switching element Q2 starts to rise, but the absolute value of the common mode current ICM is smaller than when the gate voltage Vge_Q2 rises.
図１５は、実施形態１に係る電力変換装置１００において、ｄｖ／ｄｔとＲｇ１／Ｒｇ２との関係を示すグラフである。図１５は、ゲート駆動回路５における第１ゲート抵抗５１１の抵抗値Ｒｇ１と第２ゲート抵抗５２１の抵抗値Ｒｇ２との比であるＲｇ１／Ｒｇ２の値を変えた場合の、Ｒｇ１／Ｒｇ２と電圧変化率（ｄｖ／ｄｔ）との関係を示すグラフである。図１５において、「Ｂ１」は、第１スイッチング素子Ｑ１のコレクタ－エミッタ間電圧Ｖｃｅのｄｖ／ｄｔを示し、「Ｂ２」は、第２スイッチング素子Ｑ２のコレクタ－エミッタ間電圧Ｖｃｅのｄｖ／ｄｔを示している。電力変換装置１００では、Ｒｇ１／Ｒｇ２を１よりも大きくすることにより、ｄｖ／ｄｔを低減することが可能となる。また、電力変換装置１００では、ｄｖ／ｄｔを低減する観点で、Ｒｇ１／Ｒｇ２の値を３倍以上とすることが好ましい。図１５から、電力変換装置１００では、Ｒｇ１／Ｒｇ２の値を大きくするほどｄｖ／ｄｔを低減できることが分かる。 Figure 15 is a graph showing the relationship between dv/dt and Rg1/Rg2 in the power conversion device 100 of embodiment 1. Figure 15 is a graph showing the relationship between Rg1/Rg2 and the voltage change rate (dv/dt) when the value of Rg1/Rg2, which is the ratio of the resistance value Rg1 of the first gate resistor 511 to the resistance value Rg2 of the second gate resistor 521 in the gate drive circuit 5, is changed. In Figure 15, "B1" indicates the dv/dt of the collector-emitter voltage Vce of the first switching element Q1, and "B2" indicates the dv/dt of the collector-emitter voltage Vce of the second switching element Q2. In the power conversion device 100, dv/dt can be reduced by making Rg1/Rg2 greater than 1. Furthermore, in the power conversion device 100, from the perspective of reducing dv/dt, it is preferable to make the value of Rg1/Rg2 three times or more. From Figure 15, it can be seen that with the power conversion device 100, the greater the value of Rg1/Rg2, the more dv/dt can be reduced.
図１６は、実施形態１に係る電力変換装置１００においてＲｇ１／Ｒｇ２の値を変えた場合のノイズレベルの周波数特性を示すグラフである。図１６からは、電力変換装置１００では、Ｒｇ１／Ｒｇ２の値を大きくすることにより、ノイズレベル（ノイズ電圧レベル）を低減できることが分かる。 Figure 16 is a graph showing the frequency characteristics of the noise level when the value of Rg1/Rg2 is changed in the power conversion device 100 according to embodiment 1. Figure 16 shows that in the power conversion device 100, the noise level (noise voltage level) can be reduced by increasing the value of Rg1/Rg2.
図１７は、実施形態１に係る電力変換装置１００において制御装置４が電圧ベクトル制御を行う場合のゲート電圧の波形図である。図１７は、キャリア信号の周波数を１２ｋＨｚとして制御装置４が電圧ベクトル制御を行った場合のゲート電圧の波形を示している。また、図１８は、実施形態１に係る電力変換装置１００において制御装置４がＰＷＭ制御を行う場合のゲート電圧の波形図である。図１８は、制御装置４において電圧ベクトル制御を行う代わりに、ＰＷＭ制御を行った場合のゲート電圧の波形を示している。図１７及び図１８から、電力変換装置１００では、制御装置４が電圧ベクトル制御を行うように構成されていることにより、制御装置４がＰＷＭ制御を行うように構成されている場合と比べて、パルス幅を広くすることができるためゲート電圧の波形の傾きを生成するための幅をより大きく確保でき、図４のような緩やかなゲート電圧変化を生成した際にＰＷＭ制御では生じる限界を大きく超えて生成できるようになる。そのため、ノイズを低減できることが分かる。 17 is a waveform diagram of the gate voltage when the control device 4 performs voltage vector control in the power conversion device 100 according to embodiment 1. FIG. 17 shows the waveform of the gate voltage when the control device 4 performs voltage vector control with the carrier signal frequency set to 12 kHz. FIG. 18 is a waveform diagram of the gate voltage when the control device 4 performs PWM control in the power conversion device 100 according to embodiment 1. FIG. 18 shows the waveform of the gate voltage when the control device 4 performs PWM control instead of voltage vector control. As can be seen from FIGS. 17 and 18, in the power conversion device 100, the control device 4 is configured to perform voltage vector control, which allows for a wider pulse width than when the control device 4 is configured to perform PWM control. This ensures a larger width for generating the slope of the gate voltage waveform, and enables the generation of a gradual gate voltage change such as that shown in FIG. 4 that far exceeds the limit imposed by PWM control. This demonstrates that noise can be reduced.
（４）利点
実施形態１に係る電力変換装置１００では、複数のゲート駆動回路５の各々は、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。第１ゲート抵抗５１１の抵抗値Ｒｇ１は、第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きい。
(4) Advantages In the power conversion device 100 according to the first embodiment, each of the multiple gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52. The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the multiple switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistance circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off. The resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521.
上記構成によれば、ノイズを低減することが可能となる。より詳細には、上記構成によれば、スイッチング素子８がターンオンするときに発生するノイズ（コモンモードノイズ）を低減でき、ノイズ低減回路を追加することなく、ノイズを低減することが可能となる。 The above configuration makes it possible to reduce noise. More specifically, the above configuration makes it possible to reduce noise (common mode noise) generated when the switching element 8 is turned on, making it possible to reduce noise without adding a noise reduction circuit.
また、実施形態１に係る電力変換装置１００は、複数（１２）のゲート駆動回路５のうち対応する９つのゲート駆動回路５（第２ゲート駆動回路５Ｂ）に電源電圧を供給する複数（９つ）のブートストラップ回路７を更に備える。制御装置４は、空間ベクトル変調によって複数のブートストラップ回路７を充電させる。 The power conversion device 100 according to embodiment 1 further includes a plurality (nine) of bootstrap circuits 7 that supply power supply voltage to corresponding nine gate drive circuits 5 (second gate drive circuits 5B) out of the plurality (twelve) of gate drive circuits 5. The control device 4 charges the plurality of bootstrap circuits 7 by space vector modulation.
上記構成によれば、電力変換装置１００の小型化を図りつつノイズを低減することが可能となる。 The above configuration makes it possible to reduce noise while miniaturizing the power conversion device 100.
（５）変形例
（５．１）変形例１
実施形態１の変形例１に係る電力変換装置１００の全体の構成は、図１と同じでなので、図示及び説明を省略する。図１９は、実施形態１の変形例１に係る電力変換装置１００における第１ゲート駆動回路５Ａの回路図である。変形例１では、図１９に示すように、第１ゲート駆動回路５Ａにおける第１ゲート抵抗回路５１の回路構成が、実施形態１の第１ゲート駆動回路５Ａ（図２参照）における第１ゲート抵抗回路５１の回路構成と相違する。また、図２０は、実施形態１の変形例１に係る電力変換装置１００における第２ゲート駆動回路５Ｂの回路図である。変形例１では、図２０に示すように、第２ゲート駆動回路５Ｂにおける第１ゲート抵抗回路５１の回路構成が、実施形態１の第２ゲート駆動回路５Ｂ（図３参照）における第１ゲート抵抗回路５１の回路構成と相違する。
(5) Modifications (5.1) Modification 1
The overall configuration of the power conversion device 100 according to Modification 1 of Embodiment 1 is the same as that shown in FIG. 1 , and therefore will not be illustrated or described again. FIG. 19 is a circuit diagram of a first gate drive circuit 5A in the power conversion device 100 according to Modification 1 of Embodiment 1. In Modification 1, as shown in FIG. 19 , the circuit configuration of the first gate resistance circuit 51 in the first gate drive circuit 5A differs from the circuit configuration of the first gate resistance circuit 51 in the first gate drive circuit 5A of Embodiment 1 (see FIG. 2 ). FIG. 20 is a circuit diagram of a second gate drive circuit 5B in the power conversion device 100 according to Modification 1 of Embodiment 1. In Modification 1, as shown in FIG. 20 , the circuit configuration of the first gate resistance circuit 51 in the second gate drive circuit 5B differs from the circuit configuration of the first gate resistance circuit 51 in the second gate drive circuit 5B of Embodiment 1 (see FIG. 3 ).
変形例１の複数のゲート駆動回路５の各々では、第１ゲート抵抗回路５１は、第１ゲート抵抗回路５１の抵抗値を可変な抵抗可変回路である。より詳細には、第１ゲート抵抗回路５１は、第１ゲート抵抗５１１に並列接続されたインピーダンス調整素子５１３を更に有しており、制御装置４によってインピーダンス調整素子５１３のインピーダンスが制御される。インピーダンス調整素子５１３は、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。 In each of the multiple gate drive circuits 5 of variant 1, the first gate resistor circuit 51 is a variable resistance circuit that changes the resistance value of the first gate resistor circuit 51. More specifically, the first gate resistor circuit 51 further has an impedance adjustment element 513 connected in parallel to the first gate resistor 511, and the impedance of the impedance adjustment element 513 is controlled by the control device 4. The impedance adjustment element 513 is, for example, a normally-off n-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
制御装置４は、複数のゲート駆動回路５の各々について、ゲート電圧の電圧値が複数のスイッチング素子８のうち対応するスイッチング素子８のゲート閾値電圧Ｖｔｈ（図２１、図２２参照）に達した後に第１ゲート抵抗回路５１の抵抗値が第１ゲート抵抗５１１の抵抗値Ｒｇ１よりも小さくなるように第１ゲート抵抗回路５１を制御する。ゲート閾値電圧Ｖｔｈは、プラトー電圧である。 The control device 4 controls the first gate resistor circuit 51 for each of the multiple gate drive circuits 5 so that the resistance value of the first gate resistor circuit 51 becomes smaller than the resistance value Rg1 of the first gate resistor 511 after the voltage value of the gate voltage reaches the gate threshold voltage Vth (see Figures 21 and 22) of the corresponding switching element 8 among the multiple switching elements 8. The gate threshold voltage Vth is a plateau voltage.
図２１は、実施形態１の変形例１に係る電力変換装置１００の動作説明図である。制御装置４は、複数のゲート駆動回路５の各々について、例えば、図２１に示すように、ゲート電圧が第３電位レベルの電圧値Ｖ３から立ち上がり始めゲート閾値電圧Ｖｔｈに達してミラー効果が発生するまでは第１ゲート抵抗回路５１の抵抗値が大きくなるようにインピーダンス調整素子５１３を制御してゲート電流を小さくし、ゲート電圧の波形のｄｖ／ｄｔを小さくする。図２１では、時点ｔ０からゲート電圧が増加し始め、時点ｔ１でゲート閾値電圧Ｖｔｈに達するとミラー効果が発生してゲート電圧が略一定となる。制御装置４は、ミラー効果の期間に入り次第、時点ｔ２において、第１ゲート抵抗回路５１の抵抗値が小さくなるようにインピーダンス調整素子５１３を制御してゲート電流を大きくして、ゲート電圧の波形の立ち上がりを急峻にする。また、制御装置４は、時点ｔ２の後の時点ｔ４において、第１ゲート抵抗回路５１の抵抗値が大きくなるようにインピーダンス調整素子５１３を制御してゲート電流を小さくして、ゲート電圧波形のｄｖ／ｄｔを小さくする。図２１の例では、ゲート電圧は、時点ｔ５で高電位レベルの電圧値Ｖ４に到達して略一定となる。ゲート電圧の波形は、時点ｔ６～時点ｔ８の期間に立ち下がる。図２１の例では、ｄｖ／ｄｔに着目すると、（Ｖ４－Ｖ３）／（時点ｔ５－時点ｔ０）の絶対値が、（Ｖ３－Ｖ４）／（時点ｔ８－時点ｔ６）の絶対値よりも小さい。 Figure 21 is an explanatory diagram of the operation of the power conversion device 100 relating to Variation 1 of Embodiment 1. For each of the multiple gate drive circuits 5, as shown in Figure 21, the control device 4 controls the impedance adjustment element 513 to increase the resistance of the first gate resistor circuit 51, thereby reducing the gate current and reducing the dv/dt of the gate voltage waveform, until the gate voltage starts to rise from the voltage value V3 of the third potential level and reaches the gate threshold voltage Vth, causing the Miller effect. In Figure 21, the gate voltage starts to increase from time t0, and when it reaches the gate threshold voltage Vth at time t1, the Miller effect occurs and the gate voltage becomes approximately constant. As soon as the Miller effect period begins, the control device 4 controls the impedance adjustment element 513 to decrease the resistance of the first gate resistor circuit 51 at time t2, thereby increasing the gate current and causing the rising edge of the gate voltage waveform to become steeper. Furthermore, at time t4, after time t2, the control device 4 controls the impedance adjustment element 513 to increase the resistance of the first gate resistor circuit 51, thereby reducing the gate current and decreasing the dv/dt of the gate voltage waveform. In the example of FIG. 21, the gate voltage reaches a high potential level voltage value V4 at time t5 and becomes approximately constant. The gate voltage waveform falls during the period from time t6 to time t8. In the example of FIG. 21, focusing on dv/dt, the absolute value of (V4 - V3) / (time t5 - time t0) is smaller than the absolute value of (V3 - V4) / (time t8 - time t6).
図２２は、実施形態１の変形例１に係る電力変換装置１００の動作説明図である。図２１は、制御装置４がゲート電圧の波形のデューティを図４から変えないようにインピーダンス調整素子５１３を制御する場合であるが、制御装置４が、ゲート電圧の波形のデューティも変えるようにインピーダンス調整素子５１３を制御してもよい。この場合、ゲート電圧の波形は、例えば、図２２に示すような波形となる。図２１及び図２２において、デューティは、Ｔ２／Ｔ１で定義される値である。Ｔ１は、ゲート電圧の波形の１周期である。Ｔ２は、ゲート電圧の波形が立ち上がるときに電圧値が（Ｖ３＋Ｖ４）／２になる時点ｔ３と、ゲート電圧の波形が立ち下がるときに電圧値が（Ｖ３＋Ｖ４）／２になる時点ｔ７との間の長さである。ゲート電圧の波形の１周期は、図２１の例では、例えば、時点ｔ３と時点ｔ９との間の期間の長さである。 22 is an explanatory diagram of the operation of the power conversion device 100 according to Variation 1 of Embodiment 1. In FIG. 21, the control device 4 controls the impedance adjustment element 513 so that the duty of the gate voltage waveform does not change from that shown in FIG. 4. However, the control device 4 may also control the impedance adjustment element 513 so that the duty of the gate voltage waveform also changes. In this case, the gate voltage waveform becomes, for example, as shown in FIG. 22. In FIGS. 21 and 22, the duty is a value defined by T2/T1. T1 is one period of the gate voltage waveform. T2 is the length between time t3 when the voltage value becomes (V3 + V4)/2 when the gate voltage waveform rises, and time t7 when the voltage value becomes (V3 + V4)/2 when the gate voltage waveform falls. In the example of FIG. 21, one period of the gate voltage waveform is, for example, the length of the period between time t3 and time t9.
変形例１に係る電力変換装置１００は、実施形態１に係る電力変換装置１００と同様、ノイズを低減することができる。 The power conversion device 100 according to Modification 1 can reduce noise, similar to the power conversion device 100 according to Embodiment 1.
（５．２）変形例２
変形例２に係る電力変換装置１００の構成は、変形例１に係る電力変換装置１００の構成と同じであり、制御装置４による第１ゲート抵抗回路５１のゲートの回路構成は、変形例１の回路構成と同じなので、図示及び説明を省略する。
(5.2) Modification 2
The configuration of the power conversion device 100 according to the second modification is the same as the configuration of the power conversion device 100 according to the first modification, and the circuit configuration of the gate of the first gate resistor circuit 51 by the control device 4 is the same as the circuit configuration of the first modification, so illustration and description are omitted.
制御装置４は、複数のゲート駆動回路５の各々について、ゲート電圧の電圧値が複数のスイッチング素子８のうち対応するスイッチング素子８のゲート閾値電圧Ｖｔｈ（図２３、図２４参照）に達する前に第１ゲート抵抗回路５１の抵抗値が第１ゲート抵抗５１１の抵抗値Ｒｇ１よりも小さくなるように第１ゲート抵抗回路５１を制御する。ゲート閾値電圧Ｖｔｈは、プラトー電圧である。 The control device 4 controls the first gate resistor circuit 51 of each of the multiple gate drive circuits 5 so that the resistance value of the first gate resistor circuit 51 becomes smaller than the resistance value Rg1 of the first gate resistor 511 before the voltage value of the gate voltage reaches the gate threshold voltage Vth (see Figures 23 and 24) of the corresponding switching element 8 among the multiple switching elements 8. The gate threshold voltage Vth is a plateau voltage.
図２３は、実施形態１の変形例２に係る電力変換装置１００の動作説明図である。変形例２では、制御装置４は、複数のゲート駆動回路５の各々について、例えば、図２３に示すように、ゲート電圧を時点ｔ０において第３電位レベルの電圧値Ｖ３から立ち上げ始めるときはインピーダンス調整素子５１３を制御してゲート電流を大きくし、ゲート電圧の波形のｄｖ／ｄｔを大きくする。制御装置４は、ゲート電圧がゲート閾値電圧Ｖｔｈ（プラトー電圧）に達する前の時点ｔ１で、インピーダンス調整素子５１３を制御してゲート電流を小さくし、ゲート電圧の波形のｄｖ／ｄｔを小さくする。制御装置４は、時点ｔ２でゲート電圧がゲート閾値電圧Ｖｔｈに達してミラー効果が発生し、時点ｔ３からゲート電圧が増加し始め、時点ｔ５でインピーダンス調整素子５１３を制御してゲート電流を大きくし、ゲート電圧の波形のｄｖ／ｄｔを大きくする。図２３の例では、ゲート電圧は、時点ｔ６で高電位レベルの電圧値Ｖ４に到達して略一定となる。ゲート電圧の波形は、時点ｔ７～時点ｔ９の期間に立ち下がる。図２３の例では、ｄｖ／ｄｔに着目すると、（Ｖ４－Ｖ３）／（時点ｔ６－時点ｔ０）の絶対値が、（Ｖ３－Ｖ４）／（時点ｔ９－時点ｔ７）の絶対値よりも小さい。 23 is an explanatory diagram of the operation of the power conversion device 100 according to Modification 2 of Embodiment 1. In Modification 2, for each of the multiple gate drive circuits 5, as shown in FIG. 23, when the gate voltage begins to rise from the third potential level voltage value V3 at time t0, the control device 4 controls the impedance adjustment element 513 to increase the gate current and increase the dv/dt of the gate voltage waveform. At time t1, before the gate voltage reaches the gate threshold voltage Vth (plateau voltage), the control device 4 controls the impedance adjustment element 513 to decrease the gate current and decrease the dv/dt of the gate voltage waveform. At time t2, the gate voltage reaches the gate threshold voltage Vth, generating the Miller effect. The gate voltage begins to increase from time t3, and at time t5, the control device 4 controls the impedance adjustment element 513 to increase the gate current and increase the dv/dt of the gate voltage waveform. In the example of FIG. 23, the gate voltage reaches the high potential level voltage value V4 at time t6 and becomes approximately constant. The gate voltage waveform falls between time t7 and time t9. In the example of Figure 23, when focusing on dv/dt, the absolute value of (V4 - V3) / (time t6 - time t0) is smaller than the absolute value of (V3 - V4) / (time t9 - time t7).
図２４は、実施形態１の変形例２に係る電力変換装置１００の動作説明図である。図２３は、制御装置４がゲート電圧の波形のデューティを図４から変えないようにインピーダンス調整素子５１３を制御する場合であるが、制御装置４が、ゲート電圧の波形のデューティも変えるようにインピーダンス調整素子５１３を制御してもよい。この場合、ゲート電圧の波形は、例えば、図２４に示すような波形となる。図２３及び図２４において、デューティは、Ｔ２／Ｔ１で定義される値である。Ｔ１は、ゲート電圧の波形の１周期である。Ｔ２は、ゲート電圧の波形が立ち上がるときに電圧値が（Ｖ３＋Ｖ４）／２になる時点ｔ４と、ゲート電圧の波形が立ち下がるときに電圧値が（Ｖ３＋Ｖ４）／２になる時点ｔ８との間の長さである。 FIG. 24 is an explanatory diagram of the operation of the power conversion device 100 according to Variation 2 of Embodiment 1. In FIG. 23, the control device 4 controls the impedance adjustment element 513 so that the duty of the gate voltage waveform does not change from that shown in FIG. 4. However, the control device 4 may also control the impedance adjustment element 513 so that the duty of the gate voltage waveform also changes. In this case, the gate voltage waveform becomes, for example, as shown in FIG. 24. In FIGS. 23 and 24, the duty is a value defined by T2/T1. T1 is one period of the gate voltage waveform. T2 is the length between time t4 when the voltage value becomes (V3 + V4)/2 when the gate voltage waveform rises, and time t8 when the voltage value becomes (V3 + V4)/2 when the gate voltage waveform falls.
変形例２に係る電力変換装置１００は、実施形態１に係る電力変換装置１００と同様、ノイズを低減することができる。 The power conversion device 100 according to Modification 2 can reduce noise, similar to the power conversion device 100 according to Embodiment 1.
（５．３）変形例３
実施形態１の変形例３に係る電力変換装置１００の全体の構成は、図１と同じでなので、図示及び説明を省略する。変形例３では、制御装置４の空間ベクトル変調の動作が実施形態１の制御装置４の空間ベクトル変調の動作と相違する。
(5.3) Modification 3
The overall configuration of the power conversion device 100 according to the third modification of the first embodiment is the same as that shown in Fig. 1 , and therefore will not be illustrated or described again. In the third modification, the operation of the space vector modulation of the control device 4 differs from that of the control device 4 according to the first embodiment.
制御装置４は、第１群の電圧ベクトルのうち、指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを選択する。第１群の電圧ベクトルの各々は、第１ベクトル空間において、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの出力点１３の電位レベルの組み合わせで定まる。制御装置４は、第１電圧ベクトルと、第２電圧ベクトルと、第３電圧ベクトルとを、第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトルと、指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更する。第２群の電圧ベクトルの各々は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの出力点の電位レベルの組み合わせで定まる。零ベクトルは、第２群の電圧ベクトルのうち、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの出力点の電位レベルが負極Ｎ１の電位となる組み合わせの電圧ベクトル及び正極Ｐ１の電位となる組み合わせの電圧ベクトルである。制御装置４は、第２ベクトル空間における、零ベクトルと、第４電圧ベクトルと、第５電圧ベクトルと、の合成ベクトルを指令電圧ベクトルと一致させるように、所定の制御周期内において複数（１２）のゲート駆動回路５を制御する。 The control device 4 selects the first voltage vector, second voltage vector, and third voltage vector from the first group of voltage vectors that are adjacent to the command voltage vector. Each of the voltage vectors in the first group is determined in a first vector space by a combination of the potential levels of the output points 13 of the three inverter circuits 1U, 1V, and 1W. The control device 4 changes the first voltage vector, second voltage vector, and third voltage vector to a combination of the zero vector and the fourth voltage vector and fifth voltage vector from the second group of voltage vectors that are adjacent to the command voltage vector in a second vector space different from the first vector space. Each of the voltage vectors in the second group is determined by a combination of the potential levels of the output points of the three inverter circuits 1U, 1V, and 1W. The zero vector is a voltage vector from the second group that is a combination where the potential levels of the output points of the three inverter circuits 1U, 1V, and 1W are the potential of the negative pole N1 and the potential of the positive pole P1. The control device 4 controls the multiple (12) gate drive circuits 5 within a predetermined control period so that the resultant vector of the zero vector, the fourth voltage vector, and the fifth voltage vector in the second vector space coincides with the command voltage vector.
変形例３に係る電力変換装置１００は、実施形態１に係る電力変換装置１００と同様、ノイズを低減することができる。 The power conversion device 100 according to Modification 3 can reduce noise, similar to the power conversion device 100 according to Embodiment 1.
（５．４）変形例４
実施形態１の変形例４に係る電力変換装置１００の全体の構成は、図１と同じなので、図示及び説明を省略する。変形例４では、制御装置４が電圧ベクトル制御ではなく、ＰＷＭ制御を行う点で、実施形態１に係る電力変換装置１００と相違する。
(5.4) Modification 4
The overall configuration of the power conversion device 100 according to the fourth modification of the first embodiment is the same as that shown in Fig. 1, and therefore will not be illustrated or described again. The fourth modification differs from the power conversion device 100 according to the first embodiment in that the control device 4 performs PWM control instead of voltage vector control.
変形例４に係る電力変換装置１００は、実施形態１に係る電力変換装置１００と同様、ノイズを低減することができる。 The power conversion device 100 according to Modification 4 can reduce noise, similar to the power conversion device 100 according to Embodiment 1.
（実施形態２）
以下では、実施形態２に係る電力変換装置１００Ａについて、図２５に基づいて説明する。なお、実施形態２に係る電力変換装置１００Ａに関し、実施形態１に係る電力変換装置１００と同様の構成要素については同一の符号を付して説明を適宜省略する。
(Embodiment 2)
A power conversion device 100A according to the second embodiment will be described below with reference to Fig. 25. Note that, with respect to the power conversion device 100A according to the second embodiment, components similar to those of the power conversion device 100 according to the first embodiment are denoted by the same reference numerals, and descriptions thereof will be omitted as appropriate.
（１）電力変換装置の全体構成
図２５は、実施形態２に係る電力変換装置１００Ａの回路図である。電力変換装置１００Ａは、例えば、図２５に示すように、三相インバータ回路２Ａと、複数（図２５の例では１２）のゲート駆動回路５と、制御装置４と、を備える。三相インバータ回路２Ａは、複数（図２５の例では１２）のスイッチング素子８（３つの第１スイッチング素子Ｑ１、３つの第２スイッチング素子Ｑ２、３つの第３スイッチング素子Ｑ３及び３つの第４スイッチング素子Ｑ４）を含む。複数のスイッチング素子８の各々は、ゲート端子と、第１主端子と、第２主端子と、を有する。本実施形態では、複数のスイッチング素子８の各々は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。複数のスイッチング素子８の各々における、第１主端子、第２主端子は、それぞれ、コレクタ端子、エミッタ端子である。複数のゲート駆動回路５は、複数のスイッチング素子８に一対一に対応する。制御装置４は、複数のゲート駆動回路５それぞれへ与える複数（図２５の例では１２）の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を出力する。複数のゲート駆動回路５の各々は、例えば、図２又は図３に示すように、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。
(1) Overall Configuration of the Power Conversion Device FIG. 25 is a circuit diagram of a power conversion device 100A according to the second embodiment. As shown in FIG. 25 , the power conversion device 100A includes, for example, a three-phase inverter circuit 2A, a plurality of (12 in the example of FIG. 25 ) gate drive circuits 5, and a control device 4. The three-phase inverter circuit 2A includes a plurality of (12 in the example of FIG. 25 ) switching elements 8 (three first switching elements Q1, three second switching elements Q2, three third switching elements Q3, and three fourth switching elements Q4). Each of the switching elements 8 has a gate terminal, a first main terminal, and a second main terminal. In this embodiment, each of the switching elements 8 is an insulated gate bipolar transistor (IGBT). The first main terminal and the second main terminal of each of the switching elements 8 are a collector terminal and an emitter terminal, respectively. The gate drive circuits 5 correspond one-to-one to the switching elements 8. The control device 4 outputs a plurality of control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 (12 in the example of FIG. 25 ) to the plurality of gate drive circuits 5, respectively. As shown in FIG. 2 or 3 , each of the plurality of gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52. The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the plurality of switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistor circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off.
また、図２５に示すように、電力変換装置１００Ａは、直流電源部３を更に備える。また、電力変換装置１００Ａは、ＤＣ－ＤＣコンバータ６を更に備える。 As shown in FIG. 25, the power conversion device 100A further includes a DC power supply unit 3. The power conversion device 100A further includes a DC-DC converter 6.
電力変換装置１００Ａでは、三相インバータ回路２Ａは、Ｔ型の３レベル三相インバータ回路である。電力変換装置１００Ａでは、三相インバータ回路２Ａは、３つのインバータ回路１Ｕ、１Ｖ、１Ｗを含み、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々が出力端子９を有している。電力変換装置１００Ａでは、３つの出力端子９に交流負荷が接続される。 In the power conversion device 100A, the three-phase inverter circuit 2A is a T-type three-level three-phase inverter circuit. In the power conversion device 100A, the three-phase inverter circuit 2A includes three inverter circuits 1U, 1V, and 1W, each of which has an output terminal 9. In the power conversion device 100A, AC loads are connected to the three output terminals 9.
交流負荷は、例えば、３相サーボモータである。電力変換装置１００Ａでは、３つのインバータ回路１Ｕ、１Ｖ、１Ｗのうちの１つのインバータ回路１Ｕが、Ｕ相の電圧を出力するインバータ回路であり、別の１つのインバータ回路１Ｖが、Ｖ相の電圧を出力するインバータ回路であり、残りの１つのインバータ回路１Ｗが、Ｗ相の電圧を出力するインバータ回路である。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の状態によって出力電圧の電位レベルが３レベルで変化する。なお、インバータ回路１Ｕの出力電圧と、インバータ回路１Ｖの出力電圧と、インバータ回路１Ｗの出力電圧とは、互いの位相が異なる。 The AC load is, for example, a three-phase servo motor. In the power conversion device 100A, one inverter circuit 1U of the three inverter circuits 1U, 1V, and 1W is an inverter circuit that outputs a U-phase voltage, another inverter circuit 1V is an inverter circuit that outputs a V-phase voltage, and the remaining inverter circuit 1W is an inverter circuit that outputs a W-phase voltage. In each of the three inverter circuits 1U, 1V, and 1W, the potential level of the output voltage changes between three levels depending on the states of the first switching element Q1, second switching element Q2, third switching element Q3, and fourth switching element Q4. The output voltage of inverter circuit 1U, the output voltage of inverter circuit 1V, and the output voltage of inverter circuit 1W are out of phase with each other.
（２）電力変換装置の詳細
直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。
(2) Details of the Power Conversion Device The DC power supply unit 3 further has a first DC terminal 31 connected to the positive electrode P1 and a second DC terminal 32 connected to the negative electrode N1.
直流電源部３では、第１コンデンサＣ１１の第１端が正極Ｐ１に接続されており、第１コンデンサＣ１１の第２端が第２コンデンサＣ１２の第１端に接続されており、第２コンデンサＣ１２の第２端が負極Ｎ１に接続されている。第１直流端子３１と第２直流端子３２との間には、例えば、直流の出力電圧を出力する外部電源が接続される。第１コンデンサＣ１１と第２コンデンサＣ１２との直列回路は、電圧分圧回路を構成している。 In the DC power supply unit 3, the first end of the first capacitor C11 is connected to the positive electrode P1, the second end of the first capacitor C11 is connected to the first end of the second capacitor C12, and the second end of the second capacitor C12 is connected to the negative electrode N1. For example, an external power supply that outputs a DC output voltage is connected between the first DC terminal 31 and the second DC terminal 32. The series circuit of the first capacitor C11 and the second capacitor C12 forms a voltage divider circuit.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４と、を有する。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、４つのダイオードＤ１～Ｄ４を更に有する。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ１は、第１スイッチング素子Ｑ１に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ２は、第２スイッチング素子Ｑ２に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ３は、第３スイッチング素子Ｑ３に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ４は、第４スイッチング素子Ｑ４に逆並列接続されている。 Each of the three inverter circuits 1U, 1V, and 1W has a first switching element Q1, a second switching element Q2, a third switching element Q3, and a fourth switching element Q4. Each of the three inverter circuits 1U, 1V, and 1W also has four diodes D1 to D4. In each of the three inverter circuits 1U, 1V, and 1W, diode D1 is connected in anti-parallel to the first switching element Q1. In each of the three inverter circuits 1U, 1V, and 1W, diode D2 is connected in anti-parallel to the second switching element Q2. In each of the three inverter circuits 1U, 1V, and 1W, diode D3 is connected in anti-parallel to the third switching element Q3. In each of the three inverter circuits 1U, 1V, and 1W, diode D4 is connected in anti-parallel to the fourth switching element Q4.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ３は、第３スイッチング素子Ｑ３を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ４は、第４スイッチング素子Ｑ４を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。 In each of the three inverter circuits 1U, 1V, and 1W, diode D1 may be substituted with the parasitic diode of the IGBT that constitutes the first switching element Q1. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D2 may be substituted with the parasitic diode of the IGBT that constitutes the second switching element Q2. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D3 may be substituted with the parasitic diode of the IGBT that constitutes the third switching element Q3. Also, in each of the three inverter circuits 1U, 1V, and 1W, diode D4 may be substituted with the parasitic diode of the IGBT that constitutes the fourth switching element Q4.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２が、正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２の順に並ぶように直列接続されている。つまり、図２５に示すように、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との直列回路が、正極Ｐ１と負極Ｎ１との間に接続されている。３つのインバータ回路１Ｕ，１Ｖ、１Ｗの各々では、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との直列回路が、中間電位点Ｍ１と出力点１３との間に接続されている。出力点１３は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点である。出力点１３は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点に限らず、第１スイッチング素子Ｑ１の第２主端子と第２スイッチング素子Ｑ２の第１主端子との間のノードであってもよい。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４とダイオードＤ３とダイオードＤ４とを含む双方向スイッチを有している。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、双方向スイッチは、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２主端子（エミッタ端子）同士が接続されているコモンエミッタの双方向スイッチである。 In each of the three inverter circuits 1U, 1V, and 1W, the first switching element Q1 and the second switching element Q2 are connected in series from the positive electrode P1 side to the negative electrode N1 side, in that order. That is, as shown in FIG. 25, the series circuit of the first switching element Q1 and the second switching element Q2 is connected between the positive electrode P1 and the negative electrode N1. In each of the three inverter circuits 1U, 1V, and 1W, the series circuit of the third switching element Q3 and the fourth switching element Q4 is connected between the intermediate potential point M1 and the output point 13. The output point 13 is the connection point between the first switching element Q1 and the second switching element Q2. The output point 13 is not limited to the connection point between the first switching element Q1 and the second switching element Q2, but may also be a node between the second main terminal of the first switching element Q1 and the first main terminal of the second switching element Q2. Each of the three inverter circuits 1U, 1V, and 1W has a bidirectional switch including a third switching element Q3, a fourth switching element Q4, and diodes D3 and D4. In each of the three inverter circuits 1U, 1V, and 1W, the bidirectional switch is a common-emitter bidirectional switch in which the second main terminals (emitter terminals) of the third switching element Q3 and the fourth switching element Q4 are connected to each other.
実施形態２では、直流電源部３の正極Ｐ１と負極Ｎ１との間の電圧をＶｄｃとすると、直流電源部３の正極Ｐ１と中間電位点Ｍ１との電位差は、略Ｖｄｃ／２であり、負極Ｎ１と中間電位点Ｍ１との電位差は、略Ｖｄｃ／２である。 In embodiment 2, if the voltage between the positive electrode P1 and negative electrode N1 of the DC power supply unit 3 is Vdc, the potential difference between the positive electrode P1 of the DC power supply unit 3 and the intermediate potential point M1 is approximately Vdc/2, and the potential difference between the negative electrode N1 and the intermediate potential point M1 is approximately Vdc/2.
複数のスイッチング素子８の各々のゲート端子と第２主端子との間には、複数のゲート駆動回路５のうち対応するゲート駆動回路５が接続されている。複数のスイッチング素子８の各々は、複数のゲート駆動回路５のうち対応するゲート駆動回路５によって駆動（オンオフ）される。 A corresponding one of the gate drive circuits 5 is connected between the gate terminal of each of the multiple switching elements 8 and the second main terminal. Each of the multiple switching elements 8 is driven (turned on and off) by a corresponding one of the multiple gate drive circuits 5.
複数のゲート駆動回路５は、制御装置４に接続されている。複数のゲート駆動回路５の各々は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子と第２主端子との間に接続されている。 The multiple gate drive circuits 5 are connected to the control device 4. Each of the multiple gate drive circuits 5 is connected between the gate terminal of a corresponding one of the multiple switching elements 8 and the second main terminal.
複数のゲート駆動回路５は、３つの第２スイッチング素子Ｑ２に一対一に対応する３つのゲート駆動回路５（以下、第１ゲート駆動回路５Ａともいう）と、３つの第１スイッチング素子Ｑ１、３つの第３スイッチング素子Ｑ３及び３つの第４スイッチング素子Ｑ４に一対一に対応する９つのゲート駆動回路５（以下、第２ゲート駆動回路５Ｂともいう）と、を含む。 The multiple gate drive circuits 5 include three gate drive circuits 5 (hereinafter also referred to as first gate drive circuits 5A) that correspond one-to-one to the three second switching elements Q2, and nine gate drive circuits 5 (hereinafter also referred to as second gate drive circuits 5B) that correspond one-to-one to the three first switching elements Q1, three third switching elements Q3, and three fourth switching elements Q4.
複数のゲート駆動回路５の各々は、与えられた制御信号に基づいて、スイッチング素子８をオンオフ制御する。より詳細には、インバータ回路１Ｕの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＵＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＵＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＵＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｕの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＵＳ４に基づいて、スイッチング素子８をオンオフ制御する。また、インバータ回路１Ｖの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＶＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＶＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＶＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｖの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＶＳ４に基づいて、スイッチング素子８をオンオフ制御する。また、インバータ回路１Ｗの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５は、制御信号ＷＳ１に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５は、制御信号ＷＳ２に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第３スイッチング素子Ｑ３に接続されているゲート駆動回路５は、制御信号ＷＳ３に基づいて、スイッチング素子８をオンオフ制御する。インバータ回路１Ｗの第４スイッチング素子Ｑ４に接続されているゲート駆動回路５は、制御信号ＷＳ４に基づいて、スイッチング素子８をオンオフ制御する。 Each of the multiple gate drive circuits 5 controls the on/off state of the switching element 8 based on a given control signal. More specifically, the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1U controls the on/off state of the switching element 8 based on a control signal US4. Furthermore, the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1V controls the on/off state of the switching element 8 based on a control signal VS4. The gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS1. The gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS2. The gate drive circuit 5 connected to the third switching element Q3 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS3. The gate drive circuit 5 connected to the fourth switching element Q4 of the inverter circuit 1W controls the on/off state of the switching element 8 based on a control signal WS4.
複数のゲート駆動回路５の回路構成は、実施形態１と同じである。したがって、複数のゲート駆動回路５の各々は、図２又は図３に示すように、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。 The circuit configuration of the multiple gate drive circuits 5 is the same as in embodiment 1. Therefore, as shown in FIG. 2 or 3, each of the multiple gate drive circuits 5 has a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52.
第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。本実施形態の第１ゲート抵抗回路５１では、第１ゲート抵抗５１１の第１端がゲートドライバ５０の出力端子５０３に接続されており、第１ゲート抵抗５１１の第２端が第１ダイオード５１２のアノードに接続されており、第１ダイオード５１２のカソードがスイッチング素子８のゲート端子に接続されている。 The first gate resistor circuit 51 is connected between the gate terminal of a corresponding one of the multiple switching elements 8 and the gate driver 50. The first gate resistor circuit 51 includes a first gate resistor 511 and a first diode 512 through which current flows when the corresponding switching element 8 is turned on. In the first gate resistor circuit 51 of this embodiment, a first end of the first gate resistor 511 is connected to the output terminal 503 of the gate driver 50, a second end of the first gate resistor 511 is connected to the anode of the first diode 512, and the cathode of the first diode 512 is connected to the gate terminal of the switching element 8.
第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。本実施形態の第２ゲート抵抗回路５２では、第２ゲート抵抗５２１の第１端がゲートドライバ５０の出力端子５０３に接続されており、第２ゲート抵抗５２１の第２端が第２ダイオード５２２のアノードに接続されており、第２ダイオード５２２のカソードがスイッチング素子８のゲート端子に接続されている。 The second gate resistance circuit 52 is connected in parallel to the first gate resistance circuit 51. The second gate resistance circuit 52 includes a second gate resistance 521 and a second diode 522 through which current flows when the corresponding switching element 8 is turned off. In the second gate resistance circuit 52 of this embodiment, the first end of the second gate resistance 521 is connected to the output terminal 503 of the gate driver 50, the second end of the second gate resistance 521 is connected to the anode of the second diode 522, and the cathode of the second diode 522 is connected to the gate terminal of the switching element 8.
複数のゲート駆動回路５の各々において、第１ゲート抵抗５１１の抵抗値Ｒｇ１は、第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きい。 In each of the multiple gate drive circuits 5, the resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521.
３つの第１ゲート駆動回路５Ａの各々は、制御信号ＵＳ２、ＶＳ２、ＷＳ２のうち対応する制御信号に基づいて、ゲートドライバ５０の出力電圧をＩＧＢＴのゲート閾値電圧よりも大きな正電圧（例えば、１５Ｖ）と負電圧（例えば、－９Ｖ）とで切り替えることができるように構成されている。３つの第１ゲート駆動回路５Ａの各々は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子と第２主端子との間に正電圧を印加でき、対応するスイッチング素子８のゲート端子と第２主端子との間に負電圧を印加できるように構成されている。より詳細には、３つの第１ゲート駆動回路５Ａの各々は、図２に示すように、ゲートドライバ５０、第１ゲート抵抗回路５１及び第２ゲート抵抗回路５２に加えて、正電圧と負電圧とを出力するバイポーラ電源回路（正負電源回路）５３を有している。バイポーラ電源回路５３は、例えば、正側入力端子５３１と、負側入力端子５３２と、基準出力端子５３３と、高電位側出力端子５３４と、低電位側出力端子５３５と、を有する。また、バイポーラ電源回路５３は、平滑コンデンサＣ５３と、抵抗５５６と、互いに直列接続された２つの平滑コンデンサＣ５４、Ｃ５５と、ツェナダイオード５５７と、抵抗５５８と、互いに直列接続された２つのコンデンサＣ５６、Ｃ５７と、を有する。バイポーラ電源回路５３は、ＤＣ－ＤＣコンバータ６の正側出力端子、負側出力端子それぞれに、正側入力端子５３１、負側入力端子５３２が接続されている。バイポーラ電源回路５３では、基準出力端子５３３の電位を基準電位として、高電位側出力端子５３４と基準出力端子５３３との間に１５Ｖの正電圧が出力される。また、バイポーラ電源回路５３では、基準出力端子５３３の電位を基準電位として、低電位側出力端子５３５と基準出力端子５３３との間に－９Ｖの負電圧が出力される。 Each of the three first gate drive circuits 5A is configured to be able to switch the output voltage of the gate driver 50 between a positive voltage (e.g., 15 V) greater than the gate threshold voltage of the IGBT and a negative voltage (e.g., -9 V) based on a corresponding one of the control signals US2, VS2, and WS2. Each of the three first gate drive circuits 5A is configured to be able to apply a positive voltage between the gate terminal of a corresponding one of the multiple switching elements 8 and the second main terminal, and to apply a negative voltage between the gate terminal of the corresponding switching element 8 and the second main terminal. More specifically, as shown in FIG. 2, each of the three first gate drive circuits 5A includes a gate driver 50, a first gate resistor circuit 51, and a second gate resistor circuit 52, as well as a bipolar power supply circuit (positive/negative power supply circuit) 53 that outputs positive and negative voltages. The bipolar power supply circuit 53 has, for example, a positive input terminal 531, a negative input terminal 532, a reference output terminal 533, a high-potential output terminal 534, and a low-potential output terminal 535. The bipolar power supply circuit 53 also has a smoothing capacitor C53, a resistor 556, two smoothing capacitors C54 and C55 connected in series, a Zener diode 557, a resistor 558, and two capacitors C56 and C57 connected in series. The positive input terminal 531 and the negative input terminal 532 of the bipolar power supply circuit 53 are connected to the positive output terminal and the negative output terminal of the DC-DC converter 6, respectively. In the bipolar power supply circuit 53, a positive voltage of 15 V is output between the high-potential output terminal 534 and the reference output terminal 533, with the potential of the reference output terminal 533 serving as a reference potential. In addition, in the bipolar power supply circuit 53, the potential of the reference output terminal 533 is used as the reference potential, and a negative voltage of -9V is output between the low potential side output terminal 535 and the reference output terminal 533.
３つの第１ゲート駆動回路５Ａの各々では、図２に示すように、バイポーラ電源回路５３の高電位側出力端子５３４が、ゲートドライバ５０の正電源端子５０４に接続されており、低電位側出力端子５３５が、ゲートドライバ５０の負電源端子５０５に接続されており。基準出力端子５３３がスイッチング素子８の第２主端子に接続されている。 In each of the three first gate drive circuits 5A, as shown in FIG. 2, the high-potential output terminal 534 of the bipolar power supply circuit 53 is connected to the positive power supply terminal 504 of the gate driver 50, and the low-potential output terminal 535 is connected to the negative power supply terminal 505 of the gate driver 50. The reference output terminal 533 is connected to the second main terminal of the switching element 8.
９つの第２ゲート駆動回路５Ｂの各々は、制御信号ＵＳ１、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ３、ＷＳ４のうち対応する制御信号に基づいて、ゲートドライバ５０の出力電圧をＩＧＢＴのゲート閾値電圧よりも大きな電圧（例えば、１５Ｖ）と０Ｖとで切り替えることができるように構成されている。より詳細には、９つの第２ゲート駆動回路５Ｂの各々は、図３に示すように、ゲートドライバ５０、第１ゲート抵抗回路５１及び第２ゲート抵抗回路５２を有し、ブートストラップ回路７のコンデンサＣ１の第１端がゲートドライバ５０の正電源端子５０４に接続されており、コンデンサＣ１の第２端がゲートドライバ５０の負電源端子５０５に接続されている。 Each of the nine second gate drive circuits 5B is configured to be able to switch the output voltage of the gate driver 50 between a voltage greater than the gate threshold voltage of the IGBT (e.g., 15 V) and 0 V based on a corresponding control signal from among the control signals US1, US3, US4, VS1, VS3, VS4, WS1, WS3, and WS4. More specifically, as shown in FIG. 3, each of the nine second gate drive circuits 5B has a gate driver 50, a first gate resistor circuit 51, and a second gate resistor circuit 52. The first end of capacitor C1 of the bootstrap circuit 7 is connected to the positive power supply terminal 504 of the gate driver 50, and the second end of capacitor C1 is connected to the negative power supply terminal 505 of the gate driver 50.
ＤＣ－ＤＣコンバータ６は、例えば、第１電圧（例えば、５Ｖ）を昇圧して第２電圧（例えば、２４Ｖ）を出力する絶縁型のＤＣ－ＤＣコンバータである。第１電圧は、例えば、ＤＣ－ＤＣコンバータ６の正側入力端子と負側入力端子との間に接続される直流電源（図示せず）からＤＣ－ＤＣコンバータ６へ入力される電圧である。 The DC-DC converter 6 is, for example, an isolated DC-DC converter that boosts a first voltage (for example, 5 V) and outputs a second voltage (for example, 24 V). The first voltage is, for example, a voltage input to the DC-DC converter 6 from a DC power supply (not shown) connected between the positive and negative input terminals of the DC-DC converter 6.
ＤＣ－ＤＣコンバータ６は、６つのブートストラップ回路７及び３つの第１ゲート駆動回路５Ａに電圧を供給する。 The DC-DC converter 6 supplies voltage to the six bootstrap circuits 7 and the three first gate drive circuits 5A.
６つのブートストラップ回路７の各々は、９つの第２ゲート駆動回路５Ｂに対応する。６つのブートストラップ回路７の各々は、９つの第２ゲート駆動回路５Ｂのうち対応する第２ゲート駆動回路５Ｂに電圧を供給する。６つのブートストラップ回路７の各々は、ダイオードＤ１と、抵抗Ｒ１と、コンデンサＣ１と、を有する。６つのブートストラップ回路７の各々では、図３に示すように、コンデンサＣ１の第１端は、対応するゲート駆動回路５におけるゲートドライバ５０の正電源端子５０４に接続されており、コンデンサＣ１の第２端は、ゲートドライバ５０の負電源端子５０５に接続されている。ブートストラップ回路７は、ゲートドライバ５０においてスイッチング素子８をオンさせるときに必要な電圧をゲートドライバ５０に供給する。 Each of the six bootstrap circuits 7 corresponds to one of the nine second gate drive circuits 5B. Each of the six bootstrap circuits 7 supplies a voltage to a corresponding one of the nine second gate drive circuits 5B. Each of the six bootstrap circuits 7 has a diode D1, a resistor R1, and a capacitor C1. As shown in FIG. 3, in each of the six bootstrap circuits 7, the first end of the capacitor C1 is connected to the positive power supply terminal 504 of the gate driver 50 in the corresponding gate drive circuit 5, and the second end of the capacitor C1 is connected to the negative power supply terminal 505 of the gate driver 50. The bootstrap circuit 7 supplies the gate driver 50 with the voltage required to turn on the switching element 8 in the gate driver 50.
第１スイッチング素子Ｑ１に対応する第２ゲート駆動回路５Ｂに接続されたブートストラップ回路７では、ダイオードＤ１のアノードがＤＣ－ＤＣコンバータ６の正側端子に接続されている。 In the bootstrap circuit 7 connected to the second gate drive circuit 5B corresponding to the first switching element Q1, the anode of the diode D1 is connected to the positive terminal of the DC-DC converter 6.
第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４とに対応する第２ゲート駆動回路５Ｂに接続されたブートストラップ回路７では、ダイオードＤ１のアノードが、ＤＣ－ＤＣコンバータ６の正側端子に接続されている。 In the bootstrap circuit 7 connected to the second gate drive circuit 5B corresponding to the third switching element Q3 and the fourth switching element Q4, the anode of the diode D1 is connected to the positive terminal of the DC-DC converter 6.
制御装置４は、例えば、インバータ回路１Ｕ、１Ｖ、１Ｗそれぞれの出力電圧に関するＵ相電圧指令、Ｖ相電圧指令、Ｗ相電圧指令に基づいてインバータ回路１Ｕの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＵＳ１～ＵＳ４、インバータ回路１Ｖの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＶＳ１～ＶＳ４、インバータ回路１Ｗの第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に対する制御信号ＷＳ１～ＷＳ４を生成する。 The control device 4 generates control signals US1 to US4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1U, control signals VS1 to VS4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1V, and control signals WS1 to WS4 for the first switching element Q1 to the fourth switching element Q4 of the inverter circuit 1W, based on, for example, a U-phase voltage command, a V-phase voltage command, and a W-phase voltage command related to the output voltages of the inverter circuits 1U, 1V, and 1W, respectively.
Ｕ相電圧指令と、Ｖ相電圧指令と、Ｗ相電圧指令とは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、Ｕ相電圧指令、Ｖ相電圧指令及びＷ相電圧指令の１周期の長さは、同じである。制御装置４は、交流負荷の状態を検出する検出部（図示せず）から出力される情報に基づいてＵ相電圧指令、Ｖ相電圧指令、Ｗ相電圧指令をＰＩ（Proportional Integral）制御してもよい。交流負荷が三相サーボモータの場合、検出部から出力される情報は、例えば、三相サーボモータのＵ相端子、Ｖ相端子及びＷ相端子それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、三相サーボモータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。 The U-phase voltage command, V-phase voltage command, and W-phase voltage command are, for example, sinusoidal signals with a phase difference of 120° from each other, and their values (voltage command values) change over time. The U-phase voltage command, V-phase voltage command, and W-phase voltage command have the same cycle length. The control device 4 may perform PI (Proportional Integral) control of the U-phase voltage command, V-phase voltage command, and W-phase voltage command based on information output from a detection unit (not shown) that detects the state of the AC load. If the AC load is a three-phase servo motor, the information output from the detection unit includes, for example, at least one of the following: information on the detection results from multiple current sensors that detect the output currents flowing through the U-phase terminals, V-phase terminals, and W-phase terminals of the three-phase servo motor; and information on the detection results from an encoder that detects the rotation speed, rotation angle, etc. of the three-phase servo motor.
制御装置４は、複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を出力する。制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４は、インバータ回路１Ｕの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。制御信号ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４は、インバータ回路１Ｕの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。制御信号ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４は、インバータ回路１Ｕの第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれに接続されたゲート駆動回路５へ与えられる。 The control device 4 outputs a plurality of control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4. The control signals US1, US2, US3, and US4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1U, respectively. The control signals VS1, VS2, VS3, and VS4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1U, respectively. The control signals WS1, WS2, WS3, and WS4 are provided to gate drive circuits 5 connected to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of the inverter circuit 1U, respectively.
複数の制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４の各々は、例えば、電位レベルが第１電位レベルＶ１（図４参照）と、第１電位レベルＶ１よりも高電位の第２電位レベルＶ２（図４参照）と、の間で変化する信号である。 Each of the multiple control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 is a signal whose potential level changes between, for example, a first potential level V1 (see FIG. 4) and a second potential level V2 (see FIG. 4) that is higher than the first potential level V1.
第１電位レベルＶ１は、例えば、０Ｖであり、第２電位レベルＶ２は、例えば、ゲート駆動回路５のゲートドライバ５０に含まれる入力段のダイオードを導通させることができる電位レベルである。入力段のダイオードは、例えば、フォトカプラの発光ダイオードであるが、発光ダイオードに限らない。 The first potential level V1 is, for example, 0 V, and the second potential level V2 is, for example, a potential level that can turn on the input stage diode included in the gate driver 50 of the gate drive circuit 5. The input stage diode is, for example, a light-emitting diode of a photocoupler, but is not limited to a light-emitting diode.
制御装置４は、電圧ベクトル制御を行うことによって、複数のゲート駆動回路５を制御する。 The control device 4 controls the multiple gate drive circuits 5 by performing voltage vector control.
本実施形態では、制御装置４は、電圧ベクトル制御を行う際に、空間ベクトル変調によって制御信号ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４を生成する。また、制御装置４は、空間ベクトル変調によって複数のブートストラップ回路７を充電させる。以下、本実施形態における空間ベクトル変調での電圧ベクトル制御について、より詳細に説明する。 In this embodiment, when performing voltage vector control, the control device 4 generates control signals US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, and WS4 using space vector modulation. The control device 4 also charges multiple bootstrap circuits 7 using space vector modulation. The voltage vector control using space vector modulation in this embodiment will be described in more detail below.
制御装置４は、例えば、一群（２７個）の電圧ベクトル、のうち指令電圧ベクトルに隣接する複数の電圧ベクトルを選択する。一群の電圧ベクトルの各々は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗにおける３つの出力点１３の電位レベルの組み合わせで定まる。一群の電圧ベクトルは、各々の大きさが基準大きさである１２個の電圧ベクトルと、各々の大きさが基準大きさの２倍の大きさである６個の電圧ベクトルと、各々の大きさが基準大きさの３１／２倍の大きさである６個の電圧ベクトルと、３つの出力点の電位レベルがいずれも正極Ｐ１の電位となる組み合わせの零ベクトル（第１零ベクトル）と、３つの出力点の電位レベルがいずれも中間電位点Ｍ１の電位となる組み合わせの零ベクトル（第２零ベクトル）と、３つの出力点１３の電位レベルがいずれも負極Ｎ１の電位となる組み合わせの零ベクトル（第３零ベクトル）と、を含む。制御装置４は、上記複数の電圧ベクトルのうち大きさが基準大きさであり指令電圧ベクトルに最も近い２つの第１電圧ベクトルのうちの１つを、３つのインバータ回路１Ｕ、１Ｖ、１Ｗにおける３つの出力点の電位レベルが負極Ｎ１の電位となる組み合わせの零ベクトル（第３零ベクトル）と、第１電圧ベクトルと同じ向きで第１電圧ベクトルの２倍の大きさの第２電圧ベクトルと、に置換する。制御装置４は、上記複数の電圧ベクトルのうち第１電圧ベクトル以外の電圧ベクトルと、第３零ベクトルと、第２電圧ベクトルと、の合成ベクトルを指令電圧ベクトルと一致させるように、所定の制御周期内において複数（１２）のゲート駆動回路５を制御する。 The control device 4 selects, for example, a plurality of voltage vectors adjacent to the command voltage vector from a group (27 voltage vectors). Each of the group of voltage vectors is determined by a combination of the potential levels of the three output points 13 in the three inverter circuits 1U, 1V, and 1W. The group of voltage vectors includes 12 voltage vectors, each having a reference magnitude, six voltage vectors, each having twice the reference magnitude, six voltage vectors, each having 3.5 times the reference magnitude, a zero vector (first zero vector) representing a combination in which the potential levels of the three output points are all at the potential of the positive pole P1, a zero vector (second zero vector) representing a combination in which the potential levels of the three output points are all at the potential of the intermediate potential point M1, and a zero vector (third zero vector) representing a combination in which the potential levels of the three output points 13 are all at the potential of the negative pole N1. The control device 4 replaces one of two first voltage vectors, which have a reference magnitude and are closest to the command voltage vector, with a zero vector (third zero vector) that combines the potential levels of three output points in the three inverter circuits 1U, 1V, and 1W to the potential of the negative pole N1, and a second voltage vector that is oriented in the same direction as the first voltage vector but has twice the magnitude of the first voltage vector. The control device 4 controls the multiple (12) gate drive circuits 5 within a predetermined control period so that a composite vector of the voltage vectors other than the first voltage vector, the third zero vector, and the second voltage vector matches the command voltage vector.
制御装置４の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御装置４の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。 The executing entity of the control device 4 includes a computer system. The computer system has one or more computers. The computer system is primarily composed of a processor and memory as hardware. The processor executes a program recorded in the memory of the computer system, thereby realizing the function of the executing entity of the control device 4 in this disclosure. The program may be pre-recorded in the memory of the computer system, provided via a telecommunications line, or provided recorded on a non-transitory recording medium such as a memory card, optical disk, or hard disk drive (magnetic disk) readable by the computer system. The processor of the computer system is composed of one or more electronic circuits, including a semiconductor integrated circuit (IC) or a large-scale integrated circuit (LSI). Multiple electronic circuits may be integrated into a single chip, or may be distributed across multiple chips. Multiple chips may be integrated into a single device, or may be distributed across multiple devices.
（３）利点
実施形態２に係る電力変換装置１００Ａでは、複数のゲート駆動回路５の各々は、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。第１ゲート抵抗５１１の抵抗値Ｒｇ１は、第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きい。
(3) Advantages In the power conversion device 100A according to the second embodiment, each of the multiple gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52. The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the multiple switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistance circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off. The resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521.
上記構成によれば、ノイズを低減することが可能となる。より詳細には、上記構成によれば、スイッチング素子８がターンオンするときに発生するノイズ（コモンモードノイズ）を低減でき、ノイズ低減回路を追加することなく、ノイズを低減することが可能となる。 The above configuration makes it possible to reduce noise. More specifically, the above configuration makes it possible to reduce noise (common mode noise) generated when the switching element 8 is turned on, making it possible to reduce noise without adding a noise reduction circuit.
また、実施形態２に係る電力変換装置１００Ａは、複数（１２）のゲート駆動回路５のうち対応する９つのゲート駆動回路５（第２ゲート駆動回路５）に電源電圧を供給する複数（６つ）のブートストラップ回路７を更に備える。制御装置４は、空間ベクトル変調によって複数のブートストラップ回路７を充電させる。 The power conversion device 100A according to the second embodiment further includes a plurality of (six) bootstrap circuits 7 that supply power supply voltage to nine corresponding gate drive circuits 5 (second gate drive circuits 5) out of the plurality of (twelve) gate drive circuits 5. The control device 4 charges the plurality of bootstrap circuits 7 by space vector modulation.
上記構成によれば、電力変換装置１００Ａの小型化を図りつつノイズを低減することが可能となる。 The above configuration makes it possible to reduce noise while miniaturizing the power conversion device 100A.
（４）変形例
実施形態２に係る電力変換装置１００Ａにおいて、実施形態１の変形例１、２と同様、図２、図３それぞれのゲート駆動回路５の代わりに、図１９、図２０のゲート駆動回路５を採用して制御装置４が、インピーダンス調整素子５１３を制御するように構成されていてもよい。
(4) Modifications In the power conversion device 100A according to the second embodiment, similarly to the first and second modifications of the first embodiment, the control device 4 may be configured to control the impedance adjustment element 513 by employing the gate drive circuits 5 of FIGS. 19 and 20 instead of the gate drive circuits 5 of FIGS. 2 and 3 , respectively.
また、実施形態２に係る電力変換装置１００Ａにおいて、制御装置４が、実施形態１の変形例３に係る電力変換装置１００の制御装置４と同様の空間ベクトル変調の動作を行うように構成されていてもよい。 Furthermore, in the power conversion device 100A according to embodiment 2, the control device 4 may be configured to perform space vector modulation operations similar to those of the control device 4 of the power conversion device 100 according to variant 3 of embodiment 1.
また、実施形態２に係る電力変換装置１００Ａにおいて、制御装置４が、電圧ベクトル制御ではなく、ＰＷＭ制御を行うように構成されていてもよい。 Furthermore, in the power conversion device 100A according to embodiment 2, the control device 4 may be configured to perform PWM control instead of voltage vector control.
（実施形態３）
以下では、実施形態３に係る電力変換装置１００Ｂについて、図２６に基づいて説明する。なお、実施形態３に係る電力変換装置１００Ｂに関し、実施形態１に係る電力変換装置１００と同様の構成要素については同一の符号を付して説明を適宜省略する。
(Embodiment 3)
A power conversion device 100B according to the third embodiment will be described below with reference to Fig. 26. Note that, with respect to the power conversion device 100B according to the third embodiment, components similar to those of the power conversion device 100 according to the first embodiment are denoted by the same reference numerals, and descriptions thereof will be omitted as appropriate.
（１）電力変換装置の全体構成
図２６は、実施形態３に係る電力変換装置１００Ｂの回路図である。電力変換装置１００Ｂは、例えば、図２６に示すように、三相インバータ回路２Ｂと、複数（図２６の例では６つ）のゲート駆動回路５と、制御装置４Ｂと、を備える。三相インバータ回路２Ｂは、複数（図２６の例では６つ）のスイッチング素子８（３つの第１スイッチング素子Ｑ１及び３つの第２スイッチング素子Ｑ２）を含む。複数のスイッチング素子８の各々は、ゲート端子と、第１主端子と、第２主端子と、を有する。本実施形態では、複数のスイッチング素子８の各々は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。複数のスイッチング素子８の各々における、第１主端子、第２主端子は、それぞれ、コレクタ端子、エミッタ端子である。複数のゲート駆動回路５は、複数のスイッチング素子８に一対一に対応する。制御装置４Ｂは、複数のゲート駆動回路５それぞれへ与える複数（図２６の例では６）の制御信号ＵＳ１、ＵＳ２、ＶＳ１、ＶＳ２、ＷＳ１、ＷＳ２を出力する。複数のゲート駆動回路５の各々は、例えば、図２に示すように、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。
(1) Overall Configuration of the Power Conversion Device FIG. 26 is a circuit diagram of a power conversion device 100B according to the third embodiment. As shown in FIG. 26 , the power conversion device 100B includes, for example, a three-phase inverter circuit 2B, a plurality of (six in the example of FIG. 26 ) gate drive circuits 5, and a control device 4B. The three-phase inverter circuit 2B includes a plurality of (six in the example of FIG. 26 ) switching elements 8 (three first switching elements Q1 and three second switching elements Q2). Each of the switching elements 8 has a gate terminal, a first main terminal, and a second main terminal. In this embodiment, each of the switching elements 8 is an insulated gate bipolar transistor (IGBT). The first main terminal and the second main terminal of each of the switching elements 8 are a collector terminal and an emitter terminal, respectively. The gate drive circuits 5 correspond one-to-one to the switching elements 8. The control device 4B outputs multiple (six in the example of FIG. 26 ) control signals US1, US2, VS1, VS2, WS1, and WS2 to the multiple gate drive circuits 5, respectively. Each of the multiple gate drive circuits 5 includes, for example, a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52, as shown in FIG. 2 . The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the multiple switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistance circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off.
また、図２６に示すように、電力変換装置１００Ｂは、第１入力端子２１及び第２入力端子２２と、コンデンサＣ１０と、を更に備える。電力変換装置１００Ｂは、例えば、第１入力端子２１と第２入力端子２２との間に直流電源（図示せず）が接続される。コンデンサＣ１０は、第１入力端子２１と第２入力端子２２との間に接続されている。 As shown in FIG. 26, the power conversion device 100B further includes a first input terminal 21, a second input terminal 22, and a capacitor C10. For example, a DC power supply (not shown) is connected between the first input terminal 21 and the second input terminal 22 of the power conversion device 100B. The capacitor C10 is connected between the first input terminal 21 and the second input terminal 22.
また、電力変換装置１００Ｂは、６つのＤＣ－ＤＣコンバータ（図示せず）を更に備える。６つのＤＣ－ＤＣコンバータは、６つのゲート駆動回路５に一対一に対応し、対応するゲート駆動回路５に直流電圧を出力する。 The power conversion device 100B also includes six DC-DC converters (not shown). The six DC-DC converters correspond one-to-one to the six gate drive circuits 5 and output DC voltages to the corresponding gate drive circuits 5.
電力変換装置１００Ｂでは、三相インバータ回路２Ｂは、３つのインバータ回路１Ｕ、１Ｖ、１Ｗを含み、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々が出力端子９を有している。電力変換装置１００Ｂでは、３つの出力端子９に交流負荷が接続される。 In the power conversion device 100B, the three-phase inverter circuit 2B includes three inverter circuits 1U, 1V, and 1W, and each of the three inverter circuits 1U, 1V, and 1W has an output terminal 9. In the power conversion device 100B, AC loads are connected to the three output terminals 9.
交流負荷は、例えば、３相サーボモータである。電力変換装置１００Ｂでは、３つのインバータ回路１Ｕ、１Ｖ、１Ｗのうちの１つのインバータ回路１Ｕが、Ｕ相の電圧を出力するインバータ回路であり、別の１つのインバータ回路１Ｖが、Ｖ相の電圧を出力するインバータ回路であり、残りの１つのインバータ回路１Ｗが、Ｗ相の電圧を出力するインバータ回路である。なお、インバータ回路１Ｕの出力電圧と、インバータ回路１Ｖの出力電圧と、インバータ回路１Ｗの出力電圧とは、互いの位相が異なる。 The AC load is, for example, a three-phase servo motor. In power conversion device 100B, of the three inverter circuits 1U, 1V, and 1W, one inverter circuit 1U is an inverter circuit that outputs a U-phase voltage, another inverter circuit 1V is an inverter circuit that outputs a V-phase voltage, and the remaining inverter circuit 1W is an inverter circuit that outputs a W-phase voltage. Note that the output voltages of inverter circuit 1U, inverter circuit 1V, and inverter circuit 1W are out of phase with each other.
（２）電力変換装置の詳細
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、互いに直列接続された第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２を有する。
(2) Details of the Power Conversion Device Each of the three inverter circuits 1U, 1V, and 1W has a first switching element Q1 and a second switching element Q2 connected in series to each other.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２を有する。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々は、２つのダイオードＤ１、Ｄ２を更に有する。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ１は、第１スイッチング素子Ｑ１に逆並列接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、ダイオードＤ２は、第２スイッチング素子Ｑ２に逆並列接続されている。 Each of the three inverter circuits 1U, 1V, and 1W has a first switching element Q1 and a second switching element Q2. Each of the three inverter circuits 1U, 1V, and 1W also has two diodes D1 and D2. In each of the three inverter circuits 1U, 1V, and 1W, the diode D1 is connected in anti-parallel to the first switching element Q1. In each of the three inverter circuits 1U, 1V, and 1W, the diode D2 is connected in anti-parallel to the second switching element Q2.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。また、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＩＧＢＴの寄生ダイオードで代用されてもよい。 In each of the three inverter circuits 1U, 1V, and 1W, diode D1 may be substituted with the parasitic diode of the IGBT that constitutes the first switching element Q1. In each of the three inverter circuits 1U, 1V, and 1W, diode D2 may be substituted with the parasitic diode of the IGBT that constitutes the second switching element Q2.
３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２が、正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２の順に並ぶように直列接続されている。つまり、図２６に示すように、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との直列回路が、正極Ｐ１と負極Ｎ１との間に接続されている。３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々の出力点１３は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点である。出力点１３は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点に限らず、第１スイッチング素子Ｑ１の第２主端子と第２スイッチング素子Ｑ２の第１主端子との間のノードであってもよい。 In each of the three inverter circuits 1U, 1V, and 1W, the first switching element Q1 and the second switching element Q2 are connected in series from the positive electrode P1 side to the negative electrode N1 side, with the first switching element Q1 and the second switching element Q2 arranged in that order. In other words, as shown in FIG. 26, the series circuit of the first switching element Q1 and the second switching element Q2 is connected between the positive electrode P1 and the negative electrode N1. The output point 13 of each of the three inverter circuits 1U, 1V, and 1W is the connection point between the first switching element Q1 and the second switching element Q2. The output point 13 is not limited to the connection point between the first switching element Q1 and the second switching element Q2, but may also be a node between the second main terminal of the first switching element Q1 and the first main terminal of the second switching element Q2.
制御装置４は、例えば、Ｕ相電流の検出値とＶ相電流の検出値とＷ相電流の検出値とに基づいて、制御信号ＵＳ１、ＵＳ２、ＶＳ１、ＶＳ２、ＷＳ１、ＷＳ２を生成して出力する。制御信号ＵＳ１、ＵＳ２、ＶＳ１、ＶＳ２、ＷＳ１、ＷＳ２の各々は、例えば、ＰＷＭ（Pulse Width Modulation）信号である。 The control device 4 generates and outputs control signals US1, US2, VS1, VS2, WS1, and WS2 based on, for example, the detected values of the U-phase current, the V-phase current, and the W-phase current. Each of the control signals US1, US2, VS1, VS2, WS1, and WS2 is, for example, a PWM (Pulse Width Modulation) signal.
制御信号ＵＳ１は、インバータ回路１Ｕの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５へ入力される。制御信号ＵＳ２は、インバータ回路１Ｕの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５へ入力される。制御信号ＶＳ１は、インバータ回路１Ｖの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５へ入力される。制御信号ＶＳ２は、インバータ回路１Ｖの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５へ入力される。制御信号ＷＳ１は、インバータ回路１Ｗの第１スイッチング素子Ｑ１に接続されているゲート駆動回路５へ入力される。制御信号ＷＳ２は、インバータ回路１Ｗの第２スイッチング素子Ｑ２に接続されているゲート駆動回路５へ入力される。 The control signal US1 is input to the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1U. The control signal US2 is input to the gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1U. The control signal VS1 is input to the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1V. The control signal VS2 is input to the gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1V. The control signal WS1 is input to the gate drive circuit 5 connected to the first switching element Q1 of the inverter circuit 1W. The control signal WS2 is input to the gate drive circuit 5 connected to the second switching element Q2 of the inverter circuit 1W.
制御装置４Ｂの実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御装置４Ｂの実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。 The executing entity of the control device 4B includes a computer system. The computer system has one or more computers. The computer system is primarily composed of a processor and memory as hardware. The processor executes a program recorded in the computer system's memory, thereby realizing the function of the executing entity of the control device 4B in this disclosure. The program may be pre-recorded in the computer system's memory, provided via a telecommunications line, or provided recorded on a non-transitory recording medium such as a memory card, optical disk, or hard disk drive (magnetic disk) readable by the computer system. The processor of the computer system is composed of one or more electronic circuits, including a semiconductor integrated circuit (IC) or a large-scale integrated circuit (LSI). Multiple electronic circuits may be integrated into a single chip or distributed across multiple chips. Multiple chips may be integrated into a single device or distributed across multiple devices.
（３）特性
図２７は、実施形態３に係る電力変換装置１００Ｂにおいて、ｄｖ／ｄｔとＲｇ１／Ｒｇ２との関係を示すグラフである。図２７は、ゲート駆動回路５における第１ゲート抵抗５１１の抵抗値Ｒｇ１と第２ゲート抵抗５２１の抵抗値Ｒｇ２との比であるＲｇ１／Ｒｇ２の値を変えた場合の、Ｒｇ１／Ｒｇ２と電圧変化率（ｄｖ／ｄｔ）との関係を示すグラフである。図２７において、ｄｖ／ｄｔは、第１スイッチング素子Ｑ１のコレクタ－エミッタ間電圧Ｖｃｅのｄｖ／ｄｔを示す。電力変換装置１００Ｂでは、Ｒｇ１／Ｒｇ２を１よりも大きくすることにより、ｄｖ／ｄｔを低減することが可能となる。また、電力変換装置１００Ｂでは、ｄｖ／ｄｔを低減する観点で、Ｒｇ１／Ｒｇ２の値を３倍以上とすることが好ましい。図２７から、電力変換装置１００Ｂでは、Ｒｇ１／Ｒｇ２の値を大きくするほどｄｖ／ｄｔを低減できることが分かる。
(3) Characteristics FIG. 27 is a graph showing the relationship between dv/dt and Rg1/Rg2 in the power conversion device 100B according to the third embodiment. FIG. 27 is a graph showing the relationship between Rg1/Rg2 and the voltage change rate (dv/dt) when the value of Rg1/Rg2, which is the ratio of the resistance value Rg1 of the first gate resistor 511 to the resistance value Rg2 of the second gate resistor 521 in the gate drive circuit 5, is changed. In FIG. 27 , dv/dt represents the dv/dt of the collector-emitter voltage Vce of the first switching element Q1. In the power conversion device 100B, by making Rg1/Rg2 greater than 1, it is possible to reduce dv/dt. Furthermore, in the power conversion device 100B, it is preferable to make the value of Rg1/Rg2 three times or more in order to reduce dv/dt. It can be seen from FIG. 27 that in the power conversion device 100B, the larger the value of Rg1/Rg2, the more dv/dt can be reduced.
（４）利点
実施形態３に係る電力変換装置１００Ｂでは、複数のゲート駆動回路５の各々は、ゲートドライバ５０と、第１ゲート抵抗回路５１と、第２ゲート抵抗回路５２と、を有する。第１ゲート抵抗回路５１は、複数のスイッチング素子８のうち対応するスイッチング素子８のゲート端子とゲートドライバ５０との間に接続されている。第１ゲート抵抗回路５１は、第１ゲート抵抗５１１と、対応するスイッチング素子８をオンさせるときに電流が流れる第１ダイオード５１２と、を含む。第２ゲート抵抗回路５２は、第１ゲート抵抗回路５１に並列接続されている。第２ゲート抵抗回路５２は、第２ゲート抵抗５２１と、対応するスイッチング素子８をオフさせるときに電流が流れる第２ダイオード５２２と、を含む。第１ゲート抵抗５１１の抵抗値Ｒｇ１は、第２ゲート抵抗５２１の抵抗値Ｒｇ２よりも大きい。
(4) Advantages In the power conversion device 100B according to the third embodiment, each of the multiple gate drive circuits 5 includes a gate driver 50, a first gate resistance circuit 51, and a second gate resistance circuit 52. The first gate resistance circuit 51 is connected between the gate driver 50 and a gate terminal of a corresponding one of the multiple switching elements 8. The first gate resistance circuit 51 includes a first gate resistor 511 and a first diode 512 through which a current flows when the corresponding switching element 8 is turned on. The second gate resistance circuit 52 is connected in parallel with the first gate resistance circuit 51. The second gate resistance circuit 52 includes a second gate resistor 521 and a second diode 522 through which a current flows when the corresponding switching element 8 is turned off. The resistance value Rg1 of the first gate resistor 511 is greater than the resistance value Rg2 of the second gate resistor 521.
上記構成によれば、ノイズを低減することが可能となる。より詳細には、上記構成によれば、スイッチング素子８がターンオンするときに発生するノイズ（コモンモードノイズ）を低減でき、ノイズ低減回路を追加することなく、ノイズを低減することが可能となる。 The above configuration makes it possible to reduce noise. More specifically, the above configuration makes it possible to reduce noise (common mode noise) generated when the switching element 8 is turned on, making it possible to reduce noise without adding a noise reduction circuit.
（５）変形例
実施形態３に係る電力変換装置１００Ｂにおいて、実施形態１の変形例１、２と同様、図２、図３それぞれのゲート駆動回路５の代わりに、図１９、図２０のゲート駆動回路５を採用して制御装置４Ｂが、インピーダンス調整素子５１３を制御するように構成されていてもよい。
(5) Modifications In the power conversion device 100B according to the third embodiment, similarly to the first and second modifications of the first embodiment, the control device 4B may be configured to control the impedance adjustment element 513 by employing the gate drive circuits 5 of FIGS. 19 and 20 instead of the gate drive circuits 5 of FIGS. 2 and 3 .
また、制御装置４Ｂは、ＰＷＭ制御を行うように構成されている場合に限らず、電圧ベクトル制御を行うように構成されていてもよい。 Furthermore, the control device 4B is not limited to being configured to perform PWM control, but may also be configured to perform voltage vector control.
（その他の変形例）
上記の実施形態１～３は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１～３は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
(Other Modifications)
The above-described first to third embodiments are merely examples of various embodiments of the present disclosure. The above-described first to third embodiments can be modified in various ways depending on the design and the like, as long as the object of the present disclosure can be achieved.
例えば、複数のスイッチング素子８の各々は、ＩＧＢＴに限らず、ＭＯＳＦＥＴであってもよい。この場合、複数のスイッチング素子８の各々における、第１主端子、第２主端子は、それぞれ、ドレイン端子、ソース端子である。複数のスイッチング素子８の各々を構成するＭＯＳＦＥＴは、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴである。なお、ＭＯＳＦＥＴは、Ｓｉ系ＭＯＳＦＥＴであるが、Ｓｉ系ＭＯＳＦＥＴに限らず、例えば、ＳｉＣ系ＭＯＳＦＥＴであってもよい。 For example, each of the multiple switching elements 8 is not limited to an IGBT, but may also be a MOSFET. In this case, the first main terminal and second main terminal of each of the multiple switching elements 8 are the drain terminal and source terminal, respectively. The MOSFET constituting each of the multiple switching elements 8 is, for example, a normally-off n-channel MOSFET. Note that although the MOSFET is a Si-based MOSFET, it is not limited to a Si-based MOSFET and may be, for example, a SiC-based MOSFET.
また、実施形態１、２において、複数のブートストラップ回路７の各々は、コンデンサＣ１に並列接続されているツェナダイオードを含んでいてもよい。 Furthermore, in embodiments 1 and 2, each of the multiple bootstrap circuits 7 may include a Zener diode connected in parallel to the capacitor C1.
（態様）
本明細書には以下の態様が開示されている。
(Aspect)
The present specification discloses the following aspects.
第１の態様に係る電力変換装置（１００；１００Ａ；１００Ｂ）は、三相インバータ回路（２；２Ａ；２Ｂ）と、複数のゲート駆動回路（５）と、制御装置（４）と、を備える。三相インバータ回路（２）は、複数のスイッチング素子（８）を含む。複数のスイッチング素子（８）の各々は、ゲート端子を有する。複数のゲート駆動回路（５）は、複数のスイッチング素子（８）に一対一に対応する。制御装置（４）は、複数のゲート駆動回路（５）それぞれへ与える複数の制御信号（ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４；ＵＳ１、ＵＳ３、ＶＳ１、ＶＳ３、ＷＳ１、ＷＳ３）を出力する。複数のゲート駆動回路（５）の各々は、ゲートドライバ（５０）と、第１ゲート抵抗回路（５１）と、第２ゲート抵抗回路（５２）と、を有する。第１ゲート抵抗回路（５１）は、複数のスイッチング素子（８）のうち対応するスイッチング素子（８）のゲート端子とゲートドライバ（５０）との間に接続されている。第１ゲート抵抗回路（５１）は、第１ゲート抵抗（５１１）と、対応するスイッチング素子（８）をオンさせるときに電流が流れる第１ダイオード（５１２）と、を含む。第２ゲート抵抗回路（５２）は、第１ゲート抵抗回路（５１）に並列接続されている。第２ゲート抵抗回路（５２）は、第２ゲート抵抗（５２１）と、対応するスイッチング素子（８）をオフさせるときに電流が流れる第２ダイオード（５２２）と、を含む。第１ゲート抵抗（５１１）の抵抗値（Ｒｇ１）は、第２ゲート抵抗（５２１）の抵抗値（Ｒｇ２）よりも大きい。 The power conversion device (100; 100A; 100B) according to the first aspect comprises a three-phase inverter circuit (2; 2A; 2B), a plurality of gate drive circuits (5), and a control device (4). The three-phase inverter circuit (2) includes a plurality of switching elements (8). Each of the plurality of switching elements (8) has a gate terminal. The plurality of gate drive circuits (5) correspond one-to-one to the plurality of switching elements (8). The control device (4) outputs a plurality of control signals (US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, WS4; US1, US3, VS1, VS3, WS1, WS3) to be applied to each of the plurality of gate drive circuits (5). Each of the multiple gate drive circuits (5) includes a gate driver (50), a first gate resistor circuit (51), and a second gate resistor circuit (52). The first gate resistor circuit (51) is connected between the gate driver (50) and the gate terminal of a corresponding switching element (8) among the multiple switching elements (8). The first gate resistor circuit (51) includes a first gate resistor (511) and a first diode (512) through which a current flows when the corresponding switching element (8) is turned on. The second gate resistor circuit (52) is connected in parallel to the first gate resistor circuit (51). The second gate resistor circuit (52) includes a second gate resistor (521) and a second diode (522) through which a current flows when the corresponding switching element (8) is turned off. The resistance value (Rg1) of the first gate resistor (511) is greater than the resistance value (Rg2) of the second gate resistor (521).
この態様によれば、ノイズを低減することが可能となる。 This aspect makes it possible to reduce noise.
第２の態様に係る電力変換装置（１００；１００Ａ；１００Ｂ）では、第１の態様において、第１ゲート抵抗（５１１）の抵抗値（Ｒｇ１）は、第２ゲート抵抗（５２１）の抵抗値（Ｒｇ２）の３倍以上である。 In the power conversion device (100; 100A; 100B) according to the second aspect, in the first aspect, the resistance value (Rg1) of the first gate resistor (511) is three or more times the resistance value (Rg2) of the second gate resistor (521).
第３の態様に係る電力変換装置（１００；１００Ａ；１００Ｂ）は、第１又は２の態様に基づく。複数のゲート駆動回路（５）の各々では、第１ゲート抵抗回路（５１）は、第１ゲート抵抗回路（５１）の抵抗値を可変な抵抗可変回路である。制御装置（４）は、複数のゲート駆動回路（５）の各々について、ゲート電圧の電圧値が複数のスイッチング素子（８）のうち対応するスイッチング素子（８）のゲート閾値電圧（Ｖｔｈ）に達した後に第１ゲート抵抗回路（５１）の抵抗値が第１ゲート抵抗（５１１）の抵抗値（Ｒｇ１）よりも小さくなるように第１ゲート抵抗回路（５１）を制御する。 A power conversion device (100; 100A; 100B) according to a third aspect is based on the first or second aspect. In each of the plurality of gate drive circuits (5), the first gate resistor circuit (51) is a variable resistance circuit that changes the resistance value of the first gate resistor circuit (51). The control device (4) controls the first gate resistor circuit (51) for each of the plurality of gate drive circuits (5) so that the resistance value of the first gate resistor circuit (51) becomes smaller than the resistance value (Rg1) of the first gate resistor (511) after the voltage value of the gate voltage reaches the gate threshold voltage (Vth) of the corresponding switching element (8) among the plurality of switching elements (8).
第４の態様に係る電力変換装置（１００；１００Ａ；１００Ｂ）は、第１又は２の態様に基づく。複数のゲート駆動回路（５）の各々では、第１ゲート抵抗回路（５１）は、第１ゲート抵抗回路（５１）の抵抗値を可変な抵抗可変回路である。制御装置（４）は、複数のゲート駆動回路（５）の各々について、ゲート電圧の電圧値が複数のスイッチング素子（８）のうち対応するスイッチング素子（８）のゲート閾値電圧（Ｖｔｈ）に達する前に第１ゲート抵抗回路（５１）の抵抗値が第１ゲート抵抗（５１１）の抵抗値（Ｒｇ１）よりも小さくなるように第１ゲート抵抗回路（５１）を制御する。 A power conversion device (100; 100A; 100B) according to a fourth aspect is based on the first or second aspect. In each of the plurality of gate drive circuits (5), the first gate resistor circuit (51) is a variable resistance circuit that changes the resistance value of the first gate resistor circuit (51). The control device (4) controls the first gate resistor circuit (51) for each of the plurality of gate drive circuits (5) so that the resistance value of the first gate resistor circuit (51) becomes smaller than the resistance value (Rg1) of the first gate resistor (511) before the voltage value of the gate voltage reaches the gate threshold voltage (Vth) of the corresponding switching element (8) among the plurality of switching elements (8).
第５の態様に係る電力変換装置（１００；１００Ａ；１００Ｂ）では、第１～４の態様のいずれか一つにおいて、制御装置（４）は、空間ベクトル変調によって制御信号（ＵＳ１、ＵＳ２、ＵＳ３、ＵＳ４、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＷＳ１、ＷＳ２、ＷＳ３、ＷＳ４；ＵＳ１、ＵＳ３、ＶＳ１、ＶＳ３、ＷＳ１、ＷＳ３）を生成する。 In the power conversion device (100; 100A; 100B) according to the fifth aspect, in any one of the first to fourth aspects, the control device (4) generates control signals (US1, US2, US3, US4, VS1, VS2, VS3, VS4, WS1, WS2, WS3, WS4; US1, US3, VS1, VS3, WS1, WS3) by space vector modulation.
第６の態様に係る電力変換装置（１００）では、第１～５の態様のいずれか一つにおいて、三相インバータ回路（２）は、ダイオードクランプ型の３レベル三相インバータ回路である。 In the power conversion device (100) according to the sixth aspect, in any one of the first to fifth aspects, the three-phase inverter circuit (2) is a diode-clamped three-level three-phase inverter circuit.
第７の態様に係る電力変換装置（１００Ａ）では、第１～５の態様のいずれか一つにおいて、三相インバータ回路（２Ａ）は、Ｔ型の３レベル三相インバータ回路である。 In the power conversion device (100A) according to the seventh aspect, in any one of the first to fifth aspects, the three-phase inverter circuit (2A) is a T-type three-level three-phase inverter circuit.
第８の態様に係る電力変換装置（１００；１００Ａ）は、第６又は７の態様において、複数のゲート駆動回路（５）のうち対応するゲート駆動回路（５）に電源電圧を供給する複数のブートストラップ回路（７）を更に備える。制御装置（４）は、空間ベクトル変調によって複数のブートストラップ回路（７）を充電させる。 The power conversion device (100; 100A) according to the eighth aspect is the sixth or seventh aspect, and further includes a plurality of bootstrap circuits (7) that supply power supply voltage to corresponding gate drive circuits (5) among the plurality of gate drive circuits (5). The control device (4) charges the plurality of bootstrap circuits (7) by space vector modulation.
この態様によれば、電力変換装置（１００；１００Ａ）の小型化を図りつつノイズを低減することが可能となる。 This aspect makes it possible to reduce noise while miniaturizing the power conversion device (100; 100A).
本開示の電力変換装置は、ノイズを低減することができる。このように、本開示の電力変換装置は、産業上有用である。 The power conversion device disclosed herein can reduce noise. In this way, the power conversion device disclosed herein is industrially useful.
２、２Ａ、２Ｂ 三相インバータ回路
４、４Ｂ 制御装置
５ ゲート駆動回路
５Ａ 第１ゲート駆動回路
５Ｂ 第２ゲート駆動回路
５０ ゲートドライバ
５１ 第１ゲート抵抗回路
５１１ 第１ゲート抵抗
５１２ 第１ダイオード
５２ 第２ゲート抵抗回路
５２１ 第２ゲート抵抗
５２２ 第２ダイオード
７ ブートストラップ回路
８ スイッチング素子
１００、１００Ａ、１００Ｂ 電力変換装置
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
Ｑ４ 第４スイッチング素子
2, 2A, 2B Three-phase inverter circuit 4, 4B Control device 5 Gate drive circuit 5A First gate drive circuit 5B Second gate drive circuit 50 Gate driver 51 First gate resistance circuit 511 First gate resistance 512 First diode 52 Second gate resistance circuit 521 Second gate resistance 522 Second diode 7 Bootstrap circuit 8 Switching element 100, 100A, 100B Power conversion device Q1 First switching element Q2 Second switching element Q3 Third switching element Q4 Fourth switching element
Claims (8)
前記複数のスイッチング素子に一対一に対応する複数のゲート駆動回路と、
前記複数のゲート駆動回路それぞれへ与える複数の制御信号を出力する制御装置と、を備え、
前記複数のゲート駆動回路の各々は、
ゲートドライバと、
前記複数のスイッチング素子のうち対応するスイッチング素子のゲート端子と前記ゲートドライバとの間に接続されており、第１ゲート抵抗と、前記対応するスイッチング素子をオンさせるときに電流が流れる第１ダイオードと、を含む第１ゲート抵抗回路と、
前記第１ゲート抵抗回路に並列接続されており、第２ゲート抵抗と、前記対応するスイッチング素子をオフさせるときに電流が流れる第２ダイオードと、を含む第２ゲート抵抗回路と、を有し、
前記第１ゲート抵抗の抵抗値は、前記第２ゲート抵抗の抵抗値よりも大きい、
電力変換装置。 a three-phase inverter circuit including a plurality of switching elements each having a gate terminal;
a plurality of gate drive circuits corresponding one-to-one to the plurality of switching elements;
a control device that outputs a plurality of control signals to the plurality of gate drive circuits,
Each of the plurality of gate drive circuits
A gate driver;
a first gate resistor circuit connected between a gate terminal of a corresponding one of the plurality of switching elements and the gate driver, the first gate resistor circuit including a first gate resistor and a first diode through which a current flows when the corresponding switching element is turned on;
a second gate resistor circuit connected in parallel to the first gate resistor circuit and including a second gate resistor and a second diode through which a current flows when the corresponding switching element is turned off;
a resistance value of the first gate resistor is greater than a resistance value of the second gate resistor;
Power conversion device.
請求項１に記載の電力変換装置。 the resistance value of the first gate resistor is three times or more the resistance value of the second gate resistor;
The power conversion device according to claim 1 .
前記制御装置は、前記複数のゲート駆動回路の各々について、ゲート電圧の電圧値が前記複数のスイッチング素子のうち対応するスイッチング素子のゲート閾値電圧に達した後に前記第１ゲート抵抗回路の抵抗値が前記第１ゲート抵抗の前記抵抗値よりも小さくなるように前記第１ゲート抵抗回路を制御する、
請求項１又は２に記載の電力変換装置。 In each of the plurality of gate drive circuits, the first gate resistance circuit is a resistance variable circuit that changes a resistance value of the first gate resistance circuit,
the control device controls, for each of the plurality of gate drive circuits, the first gate resistance circuit so that the resistance value of the first gate resistance circuit becomes smaller than the resistance value of the first gate resistance after a voltage value of a gate voltage reaches a gate threshold voltage of a corresponding switching element among the plurality of switching elements.
The power conversion device according to claim 1 or 2.
前記制御装置は、前記複数のゲート駆動回路の各々について、ゲート電圧の電圧値が前記複数のスイッチング素子のうち対応するスイッチング素子のゲート閾値電圧に達する前に前記第１ゲート抵抗回路の抵抗値が前記第１ゲート抵抗の前記抵抗値よりも小さくなるように前記第１ゲート抵抗回路を制御する、
請求項１又は２に記載の電力変換装置。 In each of the plurality of gate drive circuits, the first gate resistance circuit is a resistance variable circuit that changes a resistance value of the first gate resistance circuit,
the control device controls, for each of the plurality of gate drive circuits, the first gate resistor circuit so that the resistance value of the first gate resistor circuit becomes smaller than the resistance value of the first gate resistor before the voltage value of the gate voltage reaches the gate threshold voltage of a corresponding one of the plurality of switching elements.
The power conversion device according to claim 1 or 2.
請求項１～４のいずれか一項に記載の電力変換装置。 the control device generates the control signal by space vector modulation;
The power conversion device according to any one of claims 1 to 4.
請求項１～５のいずれか一項に記載の電力変換装置。 the three-phase inverter circuit is a diode-clamped three-level three-phase inverter circuit;
The power conversion device according to any one of claims 1 to 5.
請求項１～５のいずれか一項に記載の電力変換装置。 The three-phase inverter circuit is a T-type three-level three-phase inverter circuit.
The power conversion device according to any one of claims 1 to 5.
前記制御装置は、空間ベクトル変調によって前記複数のブートストラップ回路を充電させる、
請求項６又は７に記載の電力変換装置。 further comprising a plurality of bootstrap circuits for supplying a power supply voltage to corresponding ones of the plurality of gate drive circuits;
the control device charges the plurality of bootstrap circuits by space vector modulation;
The power conversion device according to claim 6 or 7.
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