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WO2025219734A1 - コンデンサ - Google Patents

コンデンサ

Info

Publication number
WO2025219734A1
WO2025219734A1 PCT/IB2024/000186 IB2024000186W WO2025219734A1 WO 2025219734 A1 WO2025219734 A1 WO 2025219734A1 IB 2024000186 W IB2024000186 W IB 2024000186W WO 2025219734 A1 WO2025219734 A1 WO 2025219734A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
capacitor
substrate
dielectric film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2024/000186
Other languages
English (en)
French (fr)
Inventor
俊治 丸井
啓一郎 沼倉
健太 江森
泰明 早見
健志 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renault SAS
Nissan Motor Co Ltd
Original Assignee
Renault SAS
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renault SAS, Nissan Motor Co Ltd filed Critical Renault SAS
Priority to PCT/IB2024/000186 priority Critical patent/WO2025219734A1/ja
Publication of WO2025219734A1 publication Critical patent/WO2025219734A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Definitions

  • This disclosure relates to a capacitor.
  • Patent document 1 describes a capacitor that has an opening that penetrates the front and back surfaces of a substrate, with conductive plates and capacitor dielectric layers alternately formed within the opening.
  • Electrons or holes that overcome the energy barrier resulting from the difference in work function between the capacitor dielectric layer and the conductive plate become leakage current in the capacitor, reducing its performance.
  • the purpose of this disclosure is to provide a capacitor with reduced leakage current.
  • a capacitor according to one or more embodiments of the present disclosure has a dielectric film having a first surface and a second surface facing in the opposite direction to the first surface, a first electrode on the high potential side disposed on the first surface of the dielectric film, and a second electrode on the low potential side disposed on the second surface of the dielectric film.
  • the work function of the first electrode is greater than the work function of the second electrode.
  • a capacitor with reduced leakage current can be provided.
  • FIG. 1 is a cross-sectional view showing the configuration of a capacitor 100 according to the first embodiment.
  • 2A to 2C are cross-sectional views showing an example of a method for manufacturing the capacitor 100.
  • FIG. FIG. 3 is a cross-sectional view showing the band structure of a capacitor according to a comparative example.
  • FIG. 4 is a cross-sectional view showing the band structure of the capacitor 100.
  • FIG. 5 is a graph showing the relationship between the applied voltage and the leakage current for the capacitor according to the comparative example and the capacitor 100.
  • FIG. 6 is a cross-sectional view showing the configuration of a capacitor 101 according to the second embodiment.
  • FIG. 7A is a cross-sectional view (part 1) showing a manufacturing process of the capacitor 101.
  • FIG. 7B is a cross-sectional view (part 2) showing a manufacturing process of the capacitor 101.
  • FIG. 7C is a cross-sectional view (part 3) showing a manufacturing process of the capacitor 101.
  • FIG. 7D is a cross-sectional view (part 4) showing a manufacturing process of the capacitor 101.
  • FIG. 7E is a cross-sectional view (part 5) showing a manufacturing process of capacitor 101.
  • FIG. 7F is a cross-sectional view (part 6) showing a manufacturing process of the capacitor 101.
  • FIG. 7G is a cross-sectional view (part 7) showing a manufacturing process of the capacitor 101.
  • FIG. 8 is a cross-sectional view showing the configuration of a capacitor 102 according to the third embodiment.
  • FIG. 9 is a cross-sectional view showing the configuration of a capacitor 103 according to the fourth embodiment.
  • Capacitors 100-103 according to the embodiments will be described in detail below with reference to the drawings. Note that the embodiments described below are comprehensive or specific examples. The numerical values, shapes, materials, component installation positions, and connection configurations shown in the following embodiments are merely examples and are not intended to limit the scope of this disclosure. Furthermore, among the components in the following embodiments, components that are not recited in the independent claims that represent the highest concept will be described as optional components. Furthermore, the dimensional proportions in the drawings have been exaggerated for the sake of explanation and may differ from the actual proportions. Furthermore, the following embodiments and their variations may include similar components, and similar components will be assigned common reference numerals and redundant explanations will be omitted.
  • FIG. 1 is a cross-sectional view showing the configuration of a capacitor 100 according to the first embodiment.
  • the capacitor 100 according to the first embodiment includes a dielectric film 3 having a first surface 3A and a second surface 3B facing in the opposite direction to the first surface 3A, a first electrode 4 on the high potential side disposed on the first surface 3A of the dielectric film 3, and a second electrode 2 on the low potential side disposed on the second surface 3B of the dielectric film 3.
  • the capacitor is formed by sandwiching both surfaces (3A, 3B) of the dielectric film 3 between a pair of electrodes (4, 2).
  • the first electrode 4 and the second electrode 2 are flat plate-shaped and disposed in parallel. That is, the capacitor 100 is a parallel plate capacitor.
  • the materials for the first electrode 4 and the second electrode 2 are selected based on the magnitude of their work functions. Specifically, the materials for the first electrode 4 and the second electrode 2 are selected so that the work function of the first electrode 4 is greater than the work function of the second electrode 2.
  • the first electrode 4 and the second electrode 2 may each contain a semiconductor.
  • the first electrode 4 contains a semiconductor doped with P-type impurities. This increases the work function of the first electrode 4.
  • the second electrode 2 contains a semiconductor doped with N-type impurities. This decreases the work function of the first electrode 4.
  • the semiconductor may be, for example, polysilicon (polySi).
  • P-type impurities include trivalent elements such as boron (B) and indium (In).
  • N-type impurities include pentavalent elements such as phosphorus (P) and arsenic (As).
  • the first electrode 4 and the second electrode 2 may each contain a metal.
  • the metal material for the first electrode 4 may be a conductive material with a large work function, such as nickel (Ni), or nickel silicide.
  • the metal for the second electrode 2 may be a metal with a small work function, such as titanium (Ti) or titanium silicide.
  • the first electrode 4 and the second electrode 2 may alternatively be metal films or silicide films made of conductive materials such as polysilicon carbide (SiC), silicon germanium (SiGe), aluminum (Al), etc.
  • the dielectric film 3 may be a silicon oxide film ( SiO2 ) or a silicon nitride film ( Si3N4 ).
  • the capacitor 100 further includes a substrate 1 having a third surface 1A and a fourth surface 1B facing in the opposite direction to the third surface 1A.
  • a second electrode 2, a dielectric film 3, and a first electrode 4 are stacked in this order on the third surface 1A of the substrate 1.
  • the substrate 1 is a semiconductor substrate, and is a single crystal substrate made of, for example, silicon (Si), germanium (Ge), silicon carbide (SiC), gallium nitride (GaN), or gallium oxide ( Ga2O3 ).
  • the capacitor 100 further has a first pad electrode 5 arranged above the third surface 1A of the substrate 1, and a second pad electrode 6 arranged on the fourth surface 1B of the substrate 1.
  • the first pad electrode 5 is ohmically connected to the first electrode 4.
  • the second pad electrode 6 is ohmically connected to the second electrode 2 via the substrate 1.
  • the capacitor 100 can be electrically connected to an external electronic component via the first pad electrode 5 and the second pad electrode 6.
  • a positive voltage is applied to the first electrode 4 with the second electrode 2 as the reference.
  • a negative voltage is applied to the second electrode 2 with the first electrode 4 as the reference.
  • a potential difference is created between the first electrode 4 and the second electrode 2, and positive charges are attracted to the first electrode 4 by electrostatic induction, and negative charges are attracted to the second electrode 2.
  • polarization occurs inside the dielectric film 3, generating capacitance. In this way, the capacitor 100 can charge between the first electrode 4 and the second electrode 2 by applying a voltage between them.
  • a semiconductor substrate heavily doped with N-type or P-type impurities is prepared.
  • an N-type semiconductor substrate can be produced by adding pentavalent elemental impurities such as phosphorus (P) or arsenic (As), and a P-type semiconductor substrate can be produced by adding trivalent elemental impurities such as boron (B) or gallium (Ga).
  • a film containing a conductive semiconductor or metal is deposited on the third surface 1A of the substrate 1 as the second electrode 2.
  • low-pressure CVD chemical vapor deposition
  • a gas containing N-type impurities can be mixed into the material gas, or an undoped polysilicon film can be deposited and then annealed in POCL3 at 950°C. This dopes the polysilicon film with N-type impurities such as phosphorus (P), making the second electrode 2 conductive.
  • a titanium film or titanium silicide film can be deposited using sputtering or CVD.
  • a silicon oxide film is deposited on the second electrode 2 as the dielectric film 3.
  • Deposition methods that can be used include thermal oxidation, thermal CVD, or atomic layer deposition (ALD).
  • a silicon nitride film may be deposited instead of or in addition to the silicon oxide film. This forms the dielectric film 3 and the second electrode 2 disposed on the second surface 3B of the dielectric film 3.
  • a film containing a conductive semiconductor or metal is deposited on the dielectric film 3 as the first electrode 4.
  • low-pressure CVD can be used as the polysilicon deposition method.
  • a material gas containing a P-type impurity is mixed into the polysilicon.
  • P-type impurity ions are implanted into the polysilicon film using ion implantation, and the P-type impurity is activated by annealing. This further forms the first electrode 4, located on the first surface 3A of the dielectric film 3.
  • Figure 2 shows the state after the above steps are completed.
  • Pad electrodes 5 and 6 are then formed on both the fourth surface 1B of the substrate 1 and the first electrode 4.
  • a titanium/aluminum (Ti/Al) film is deposited as the pad electrodes 5 and 6.
  • the deposition method can be sputtering, EB (Electron Beam) evaporation, or ALD. This forms a first pad electrode 5 that is ohmically connected to the first electrode 4, and a second pad electrode 6 that is ohmically connected to the second electrode 2 via the substrate 1.
  • the capacitor 100 shown in Figure 1 is completed.
  • the capacitor 100 of the first embodiment provides the following effects:
  • Figure 3 is a cross-sectional view showing the band structure of a capacitor according to a comparative example.
  • Figure 4 is a cross-sectional view showing the band structure of capacitor 100.
  • the work function of the high-potential electrode is equal to the work function of the low-potential electrode.
  • both the high-potential electrode and the low-potential electrode are made of polysilicon films (P+Si) doped with the same concentration of P-type impurities.
  • the work function of the first electrode 4 on the high-potential side is greater than the work function of the second electrode 2 on the low-potential side.
  • the first electrode 4 on the high-potential side is made of a polysilicon film (P+Si) doped with P-type impurities
  • the second electrode 2 on the low-potential side is made of a polysilicon film (N+Si) doped with N-type impurities.
  • reference numeral 23 denotes the Fermi level.
  • the height of the energy barrier created between the two electrodes sandwiching the dielectric film 3 differs. Between the two electrodes of the comparative capacitor shown in Figure 3, the energy level at the top of the valence band 22A and the energy level at the bottom of the conduction band 21A are equal. Therefore, the energy barrier 24A that electrons must overcome to reach the energy level at the bottom of the conduction band 21A of the low-potential electrode from the energy level at the bottom of the conduction band 21A of the high-potential electrode is small, approximately equal to the difference in the conduction bands between the electrode 4 and the dielectric film 3.
  • the energy levels of the upper end of the valence band 22B and the lower end of the conduction band 21B of the first electrode 4 on the high potential side are higher than the energy levels of the upper end of the valence band 22B and the lower end of the conduction band 21B of the second electrode 2 on the low potential side. Therefore, the energy barrier 24B that electrons must overcome to reach the energy level of the lower end of the conduction band 21B of the first electrode 4 on the high potential side from the energy level of the lower end of the conduction band 21B of the second electrode 2 on the low potential side is higher than that in Figure 3 by the difference in the work functions of the first electrode 4 and the second electrode 2.
  • Figure 5 is a graph showing the relationship between the magnitude of leakage current and the applied voltage for the capacitor of the comparative example ( Figure 3) and capacitor 100 according to the first embodiment.
  • the capacitor of the comparative example ( Figure 3) was able to keep the leakage current low, just like capacitor 100, up to about 30V, but at applied voltages of 30V or more, the leakage current increased significantly depending on the applied voltage.
  • capacitor 100 was able to keep the leakage current low even at voltages of 30V or more. While the withstand voltage of the comparative example was 30V, it was found that the withstand voltage of capacitor 100 could be increased to 100V or more.
  • the work function of first electrode 4 on the high potential side is greater than the work function of second electrode 2 on the low potential side. Therefore, the energy barrier 24B that electrons must overcome to reach the energy level of the lower end of conduction band 21B of first electrode 4 from the energy level of the lower end of conduction band 21B of second electrode 2 can be increased by the difference in work functions between the first and second electrodes. Therefore, leakage current from first electrode 4 to second electrode 2 can be suppressed more effectively than when there is no difference in work functions ( Figure 3). Specifically, the voltage limit (withstand voltage) at which leakage current can be suppressed can be increased more effectively than when there is no difference in work functions ( Figure 3).
  • the energy level of the lower end of the conduction band 21B of the dielectric film 3 is higher than the energy level of the lower end of the conduction band 21B of the second electrode 2. This increases the energy barrier of the dielectric film 3 as seen from the second electrode 2. This further suppresses leakage current from the first electrode 4 to the second electrode 2.
  • the first electrode 4 and the second electrode 2 may each contain a metal. This can reduce the internal resistance of the first electrode 4 and the second electrode 2.
  • the first electrode 4 and the second electrode 2 may each contain a semiconductor. This allows the work functions of the first electrode 4 and the second electrode 2 to be freely designed by adjusting the impurity concentration.
  • the first electrode 4 may include a semiconductor doped with P-type impurities. By doping the first electrode 4 with P-type impurities, the work function of the first electrode 4 can be increased. This increases the energy level at the bottom of the conduction band of the first electrode 4, and increases the difference in work function between the first electrode 4 and the second electrode 2. This increases the energy barrier that electrons must overcome to reach the conduction band of the second electrode 2 from the conduction band of the first electrode 4.
  • the second electrode 2 may include a semiconductor doped with N-type impurities. By doping the second electrode 2 with N-type impurities, the work function of the second electrode 2 can be reduced. This lowers the energy level at the bottom of the conduction band of the second electrode 2, and increases the difference in work function between the first electrode 4 and the second electrode 2. This increases the energy barrier that electrons must overcome to reach the conduction band of the second electrode 2 from the conduction band of the first electrode 4.
  • a second electrode 2, a dielectric film 3, and a first electrode 4 are laminated on the third surface 1A of the substrate 1.
  • the capacitor By fabricating a capacitor on the substrate 1, the capacitor can be integrated with other elements such as transistors.
  • Capacitor 100 further has a first pad electrode 5 arranged above third surface 1A of substrate 1 and ohmically connected to first electrode 4, and a second pad electrode 6 arranged on fourth surface 1B of substrate 1 and ohmically connected to second electrode 2. This allows multiple chip-shaped capacitors 100 to be stacked and the pad electrodes to be electrically connected to each other. This makes it easy to manufacture a capacitor module with improved capacitance or voltage resistance.
  • FIG. 6 is a cross-sectional view showing the configuration of a capacitor 101 according to the second embodiment.
  • the capacitor 101 according to the second embodiment differs from the capacitor 100 according to the first embodiment in that the capacitor 101 is formed not only on the third surface 1A of the substrate 1 but also inside a groove 7 formed on the third surface 1A of the substrate 1. That is, the capacitor 101 has a laminated structure consisting of a first electrode 4, a dielectric film 3, and a second electrode 2 laminated along the side and bottom surfaces of the groove 7 and the third surface 1A. Furthermore, a plurality of such laminated structures are formed on the side and bottom surfaces of the groove 7 and the third surface 1A.
  • first electrodes 4 and the second electrodes 2 are alternately laminated in three layers with the dielectric film 3 interposed between them on the side and bottom surfaces of the groove 7 and the third surface 1A.
  • the interior of the groove 7 is backfilled with the plurality of such laminated structures.
  • the capacitor 101 has a first pad electrode 15 and a second pad electrode 14 arranged above the third surface 1A of the substrate 1.
  • a plurality of contact holes (9, 10, 13) are formed in the laminate structure on the third surface 1A.
  • the plurality of contact holes include first contact holes 10a, 10b whose bottom surfaces reach the first electrode 4 and second contact holes 9a, 9b, 9c whose bottom surfaces reach the second electrode 2.
  • An interlayer film 11 is formed on the bottom and side surfaces of the first contact holes 10a, 10b and the second contact holes 9a, 9b, 9c.
  • the interlayer film 11 is also formed on the laminate structure on the third surface 1A.
  • the plurality of contact holes includes an interlayer film contact hole 13.
  • the interlayer film contact hole 13 is formed on the bottom surfaces of the first contact holes 10a, 10b and the second contact holes 9a, 9b, 9c.
  • the interlayer film contact hole 13 penetrates the interlayer film 11, and its bottom surface reaches the first electrode 4 or the second electrode 2.
  • the first pad electrode 15 is ohmically connected to the first electrode 4 via contact plugs embedded in the first contact holes 10a, 10b and the interlayer film contact hole 13.
  • the second pad electrode 14 is ohmically connected to the second electrode 2 via contact plugs embedded in the second contact holes 9a, 9b, 9c and the interlayer film contact hole 13.
  • the basic operation of the capacitor 101 is the same as that of the capacitor 100 of the first embodiment, so a repeated explanation will be omitted.
  • Method of manufacturing capacitor 101 7A to 7G, an example of a method for manufacturing capacitor 101 will be described. Note that the method for manufacturing capacitor 101 described below is just an example, and various other manufacturing methods can be used.
  • substrate 1 a semiconductor substrate heavily doped with N-type or P-type impurities is prepared.
  • grooves 7 are formed on the third surface 1A of the substrate 1. Specifically, grooves 7 having side surfaces 7A and a bottom surface 7B are formed by etching a portion of the substrate 1.
  • a mask material such as a silicon oxide film is first deposited on the third surface 1A of the substrate 1, and the mask material is then patterned using photolithography. The patterned mask material has openings where the grooves 7 will be formed.
  • the silicon oxide film can be deposited using thermal CVD (chemical vapor deposition) or plasma CVD.
  • the silicon oxide film can be etched using wet etching using hydrofluoric acid or dry etching such as reactive ion etching.
  • the resist used in photolithography can be removed using oxygen plasma, sulfuric acid, or the like.
  • the substrate 1 exposed through the openings in the mask material is dry-etched using the mask material to form the grooves 7.
  • the substrate 1 is a silicon substrate, it can be processed inexpensively using wet etching technology that uses a KOH aqueous solution or a TMAH (tetramethylammonium hydroxide) aqueous solution.
  • TMAH tetramethylammonium hydroxide
  • high-precision groove processing is possible by using a dry etching method that uses plasma.
  • an anisotropic etching technique may be used to expose the silicon (111) plane along the cleavage plane of the substrate 1 on the side surface 7A of the groove 7.
  • the silicon (111) plane can be exposed on the side surface 7A. This increases the strength of the groove 7.
  • the corner where the side surface 7A of the groove 7 intersects with the third surface 1A of the substrate 1, and the corner where the side surface 7A of the groove 7 intersects with the bottom surface 7B, have an arc shape with a predetermined curvature. This reduces stress concentration at the corners.
  • electrode films and dielectric films are alternately deposited on at least the third surface 1A of the substrate 1 and the side surfaces 7A and bottom surfaces 7B of the grooves 7, thereby forming multiple laminated structures consisting of the first electrodes 4, dielectric films 3, and second electrodes 2.
  • the second electrode 2 is deposited. If a polysilicon film is used as the second electrode 2, low-pressure CVD can be used as the polysilicon deposition method. After the polysilicon film is deposited, annealing is performed in POCL3 at 950°C to form N-type polysilicon, making the second electrode 2 conductive.
  • a polysilicon film instead of a polysilicon film, a titanium film or titanium silicide film can also be deposited using sputtering or CVD.
  • a dielectric film 3 is deposited to cover the second electrode 2.
  • thermal CVD can be used as the method for depositing the silicon oxide film.
  • reduced pressure conditions allow the silicon oxide film to be deposited with good coverage even when the trench 7 is deep and has a complex shape.
  • the first electrode 4 is deposited on the dielectric film 3. If a polysilicon film is used as the first electrode 4, low-pressure CVD can be used as the polysilicon deposition method.
  • a material gas containing a P-type impurity is mixed into the polysilicon.
  • P-type impurity ions can be implanted into the polysilicon film using ion implantation, and the P-type impurity can be activated by annealing.
  • the above stacking process is repeated with a dielectric film 3 interposed between the second electrode 2 and the first electrode 4.
  • the first electrode 4 is deposited for the third time so that the groove 7 is filled back.
  • a mask material 8 such as photoresist is formed on the first electrode 4, and the mask material 8 is patterned using photolithography.
  • the patterned mask material 8 has openings in the areas where the first contact holes 10a, 10b and second contact holes 9a, 9b, and 9c will be formed.
  • the second electrode 2, first electrode 4, and dielectric film 3 exposed through the openings in the mask material 8 are etched by dry etching to the desired depth shown in Figure 7E using the mask material 8. This forms the first contact holes 10a, 10b and second contact holes 9a, 9b, and 9c.
  • the mask material 8 is then removed using oxygen plasma, sulfuric acid, or the like.
  • a silicon oxide film is deposited as an interlayer film 11 on the first electrode 4 and on the side and bottom surfaces of the first contact holes 10a and 10b and the second contact holes 9a, 9b, and 9c.
  • a mask material 12 such as patterned photoresist is used to selectively etch away the interlayer film 11 on the bottom surfaces of the first contact holes 10a, 10b and second contact holes 9a, 9b, and 9c, forming interlayer film contact holes 13.
  • the corresponding first electrode 4 or second electrode 2 is exposed at the bottom surface of each interlayer film contact hole 13.
  • the interlayer film 11 remains on the side surfaces of each of the first contact holes 10a, 10b and second contact holes 9a, 9b, and 9c.
  • the mask material 12 is then removed.
  • the interlayer film contact holes 13 include contact holes formed in the interlayer film 11 to connect the first electrode 4 that is farthest from the substrate 1.
  • a pad electrode film is deposited on the interlayer film 11 on the third surface 1A side of the substrate 1.
  • the pad electrode film is embedded in the first contact holes 10a, 10b, the second contact holes 9a, 9b, 9c, and the interlayer film contact hole 13.
  • the pad electrode film is electrically connected to the first electrode 4 or the second electrode 2.
  • the pad electrode film is a metal film such as titanium (Ti), nickel (Ni), or molybdenum (Mo)
  • the metal film can be formed by sputtering, electron beam (EB) evaporation, or ALD.
  • the pad electrode film is etched using a patterned mask material (not shown), thereby forming the first pad electrode 15 and the second pad electrode 14, as shown in FIG. 6.
  • the capacitor 101 can be manufactured.
  • the capacitor 101 of the second embodiment provides the following effects:
  • a capacitor 101 can be fabricated within the groove 7.
  • the capacitance density of the capacitor 101 can be increased.
  • the capacitance density of the capacitor 101 can be further increased.
  • FIG. 8 is a cross-sectional view showing the configuration of a capacitor 102 according to the third embodiment.
  • the capacitor 102 according to the third embodiment differs from the capacitor 101 according to the second embodiment in that the groove 7 penetrates from the third surface 1A to the fourth surface 1B, and the first electrode 4, the dielectric film 3, and the second electrode 2 are also laminated on the fourth surface 1B. All other points are common to the capacitor 101.
  • the differences from the capacitor 101 will be mainly described.
  • Capacitor 102 has a laminated structure consisting of a first electrode 4, a dielectric film 3, and a second electrode 2 laminated along the side of groove 7, third surface 1A, and fourth surface 1B. Furthermore, multiple layers of the above-mentioned laminated structure are formed on the side of groove 7, third surface 1A, and fourth surface 1B. Specifically, three layers of first electrodes 4 and second electrodes 2 are alternately laminated on the side of groove 7, third surface 1A, and fourth surface 1B, with dielectric film 3 interposed between them. The inside of groove 7 is backfilled with the above-mentioned laminated structure. On the fourth surface 1B side, an interlayer film 11 is formed on top of the above-mentioned laminated structure, in the same way as on the third surface 1A side.
  • the capacity density can be further increased.
  • capacitor 102 the first electrode 4, dielectric film 3, and second electrode 2 are stacked on the fourth surface, further increasing the capacitance density.
  • Capacitor 103 9 is a cross-sectional view showing the configuration of a capacitor 103 according to the fourth embodiment.
  • the capacitor 103 according to the fourth embodiment differs from the capacitor 102 according to the third embodiment in that pad electrodes 16 and 17 are also formed on the fourth surface 1B side of the substrate 1.
  • the remaining features are the same as those of the capacitor 102.
  • the capacitor 103 further has a third pad electrode 17 connected to the first electrode 4 and arranged below the fourth surface 1B of the substrate 1, and a fourth pad electrode 16 connected to the second electrode 2 and arranged below the fourth surface 1B of the substrate 1.
  • the third pad electrode 17 is ohmically connected to the first electrode 4 via contact plugs embedded in the first contact holes 10a, 10b and the interlayer film contact hole 13.
  • the fourth pad electrode 16 is ohmically connected to the second electrode 2 via contact plugs embedded in the second contact holes 9a, 9b, 9c and the interlayer film contact hole 13.
  • the third pad electrode 17 and the fourth pad electrode 16 can be manufactured using the same materials and manufacturing methods as the first pad electrode 15 and the second pad electrode 14.
  • chip-shaped capacitors 103 can be stacked to easily produce a capacitor module with improved capacitance or voltage resistance.

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

コンデンサは、第１面と第１面と逆方向に面する第２面とを有する誘電膜と、誘電膜の第１面に配置された高電位側の第１電極と、誘電膜の第２面に配置された低電位側の第２電極とを有する。第１電極の仕事関数は、第２電極の仕事関数よりも大きい

Description

コンデンサ
　本開示は、コンデンサに関するものである。
　特許文献１には、基板の表裏面を貫通する開口部を備え、開口部の中に導電性プレートとコンデンサ誘電体層を交互に形成したコンデンサが記載されている。
特表２０１４−５０５３５４号公報
　コンデンサ誘電体層と導電性プレートとの間の仕事関数の差から生じるエネルギー障壁を乗り越える電子若しくは正孔（ホール）は、コンデンサのリーク電流となり、コンデンサの性能を低下させてしまう。
　本開示の目的は、リーク電流が抑制されたコンデンサを提供することにある。
　本開示の１又は２以上の実施形態に係わるコンデンサは、第１面と第１面と逆方向に面する第２面とを有する誘電膜と、誘電膜の第１面に配置された高電位側の第１電極と、誘電膜の第２面に配置された低電位側の第２電極とを有する。第１電極の仕事関数は、第２電極の仕事関数よりも大きい。
　本開示の１又は２以上の実施形態によれば、リーク電流が抑制されたコンデンサを提供することができる。
図１は、第１実施形態に係るコンデンサ１００の構成を示す断面図である。 図２は、コンデンサ１００の製造方法の一例を示す断面図である。 図３は、比較例に係わるコンデンサのバンド構造を示す断面図である。 図４は、コンデンサ１００のバンド構造を示す断面図である。 図５は、比較例に係わるコンデンサ及びコンデンサ１００について印加電圧とリーク電流の関係を示すグラフである。 図６は、第２実施形態に係わるコンデンサ１０１の構成を示す断面図である。 図７Ａは、コンデンサ１０１の製造工程を示す断面図である（その１）。 図７Ｂは、コンデンサ１０１の製造工程を示す断面図である（その２）。 図７Ｃは、コンデンサ１０１の製造工程を示す断面図である（その３）。 図７Ｄは、コンデンサ１０１の製造工程を示す断面図である（その４）。 図７Ｅは、コンデンサ１０１の製造工程を示す断面図である（その５）。 図７Ｆは、コンデンサ１０１の製造工程を示す断面図である（その６）。 図７Ｇは、コンデンサ１０１の製造工程を示す断面図である（その７）。 図８は、第３実施形態に係わるコンデンサ１０２の構成を示す断面図である。 図９は、第４実施形態に係わるコンデンサ１０３の構成を示す断面図である。
　以下、実施形態に係わるコンデンサ１００~１０３について、図面を参照しながら詳細に説明する。なお、以下で説明する実施形態は、包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
　（第１実施形態）
　［コンデンサ１００］
　図１は、第１実施形態に係るコンデンサ１００の構成を示す断面図である。第１実施形態に係るコンデンサ１００は、第１面３Ａと第１面３Ａと逆方向に面する第２面３Ｂとを有する誘電膜３と、誘電膜３の第１面３Ａに配置された高電位側の第１電極４と、誘電膜３の第２面３Ｂに配置された低電位側の第２電極２とを有する。誘電膜３の両面（３Ａ、３Ｂ）を１対の電極（４、２）で挟むことによりコンデンサを形成している。第１電極４及び第２電極２は平板の形状であり、且つ平行に配置されている。即ち、コンデンサ１００は平行平板コンデンサである。
　第１電極４及び第２電極２の材料は、その仕事関数の大きさに基づいて選択される。具体的には、第１電極４の仕事関数が第２電極２の仕事関数よりも大きくなるように、第１電極４及び第２電極２の材料が選択される。
　例えば、第１電極４及び第２電極２は半導体をそれぞれ含んでいてもよい。この場合、第１電極４は、Ｐ型不純物が添加された半導体を含む。これにより、第１電極４の仕事関数が大きくなる。第２電極２は、Ｎ型不純物が添加された半導体を含む。これにより、第１電極４の仕事関数が小さくなる。半導体しては、例えばポリシリコン（ポリＳｉ）を用いることができる。この場合、Ｐ型不純物には、ホウ素（Ｂ）及びインジウム（Ｉｎ）等の３価の元素が含まれる。Ｎ型不純物には、リン（Ｐ）及びヒ素（Ａｓ）等の５価の元素が含まれる。
　或いは、第１電極４及び第２電極２は金属をそれぞれ含んでいてもよい。第１電極４の金属材料として、仕事関数の大きな導電性の材料であるニッケル（Ｎｉ）等の金属、若しくはニッケルシリサイドなどを用いることができる。第２電極２の金属として、仕事関数の小さな金属であるチタン（Ｔｉ）、若しくはチタンシリサイドなどを用いることができる。
　第１電極４及び第２電極２は、この他にも、導電性のポリ炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等の材料を用いた金属膜又はシリサイド膜であってもよい。誘電膜３としては、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
　コンデンサ１００は、更に、第３面１Ａと第３面１Ａと逆方向に面する第４面１Ｂとを有する基板１を有する。基板１の第３面１Ａに、第２電極２、誘電膜３、及び第１電極４が順番に積層されている。基板１は、半導体基板であり、例えば、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、又は酸化ガリウム（Ｇａ２Ｏ３）からなる単結晶基板である。
　コンデンサ１００は、更に、基板１の第３面１Ａの上方に配置された第１パッド電極５と、基板１の第４面１Ｂに配置された第２パッド電極６とを有する。第１パッド電極５は、第１電極４にオーミック接続されている。第２パッド電極６は、基板１を介して第２電極２にオーミック接続されている。コンデンサ１００は、第１パッド電極５及び第２パッド電極６を介して、外部の電子部品に電気的に接続可能である。
　図１のコンデンサ１００の基本的な動作について説明する。第２電極２を基準として第１電極４に対して正の電圧を加える。或いは、第１電極４を基準として第２電極２に対して負の電圧を加える。第１電極４と第２電極２の間に電位差が生じ、静電誘導によって第１電極４に正の電荷が引き寄せられ、第２電極２に負の電荷が引き寄せられる。この時、誘電膜３の内部で分極が起こり、静電容量が発生する。このようにして、コンデンサ１００は、第１電極４と第２電極２の間に電圧を印加により、第１電極４と第２電極２の間に電荷を充電することができる。
　［コンデンサ１００の製造方法］
　図２を用いてコンデンサ１００の製造方法の一例について説明する。なお、以下に述べるコンデンサ１００の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。
　基板１として、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板を用意する。Ｓｉ基板を用いる場合、リン（Ｐ）、ヒ素（Ａｓ）などの５価の元素の不純物を添加してＮ型半導体基板を製造し、ホウ素（Ｂ）、ガリウム（Ｇａ）などの３価の元素の不純物を添加してＰ型半導体基板を製造することができる。
　基板１の第３面１Ａ上に、導電性の半導体又は金属を含む膜を第２電極２として堆積する。第２電極２としてポリシリコン膜を用いる場合、ポリシリコンの堆積方法として減圧ＣＶＤ（化学気相堆積：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。ポリシコンを堆積する際に、材料ガスにＮ型不純物を含むものを混合させる、もしくはノンドープのポリシリコン膜を成膜した後に、９５０℃でＰＯＣＬ３中にてアニールするする。これにより、ポリシリコン膜にリン（Ｐ）等のＮ型不純物をドープして、第２電極２に導電性を持たせることができる。勿論、ポリシリコン膜の代わりに、スパッタ法又はＣＶＤ法を用いてチタン膜又はチタンシリサイド膜を堆積してもよい。
　次に、第２電極２の上に、誘電膜３としてシリコン酸化膜を堆積する。堆積方法としては、熱酸化法、熱ＣＶＤ法、又は熱ＣＶＤ法又は原子層堆積法（ＡＬＤ法）等を用いることができる。シリコン酸化膜の代わりに又はシリコン酸化膜に加えて、シリコン窒化膜を成膜してもよい。これにより、誘電膜３と、誘電膜３の第２面３Ｂに配置された第２電極２とが形成される。
　次に、誘電膜３の上に、導電性の半導体又は金属を含む膜を第１電極４として堆積する。第１電極４としてポリシリコン膜を用いる場合、ポリシリコンの堆積方法として減圧ＣＶＤ法を用いることができる。ポリシコンを堆積する際に、材料ガスにＰ型不純物を含むものを混合させる。あるいは、ノンドープのポリシリコン膜を成膜した後に、イオン注入法によりＰ型不純物イオンをポリシリコン膜中に注入し、アニール処理によりＰ型不純物を活性化する。これにより、誘電膜３の第１面３Ａに配置された第１電極４が更に形成される。以上の工程が終了した状態を、図２に示す。
　その後、基板１の第４面１Ｂ及び第１電極４上の双方に、パッド電極５、６を形成する。パッド電極５、６として、チタン膜／アルミニウム膜（Ｔｉ／Ａｌ）を堆積する。堆積方法は、スパッタ法又はＥＢ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）蒸着法、ＡＬＤ法を用いることができる。これにより、第１電極４にオーミック接続された第１パッド電極５と、基板１を介して第２電極２にオーミック接続された第２パッド電極６が形成される。以上の工程を経て、図１に示したコンデンサ１００が完成する。
　第１実施形態のコンデンサ１００によれば、以下の作用効果が得られる。
　図３は、比較例に係わるコンデンサのバンド構造を示す断面図である。図４は、コンデンサ１００のバンド構造を示す断面図である。図３のコンデンサにおいて、高電位側の電極の仕事関数と低電位側の電極の仕事関数が等しい。具体的には、高電位側の電極及び低電位側の電極の双方が、同じ濃度のＰ型不純物が添加されたポリシコン膜（Ｐ＋Ｓｉ）で構成されている。一方、図４の第１実施形態に係わるコンデンサ１００において、高電位側の第１電極４の仕事関数が低電位側の第２電極２の仕事関数よりも大きい。具体的には、高電位側の第１電極４はＰ型不純物が添加されたポリシコン膜（Ｐ＋Ｓｉ）で構成され、低電位側の第２電極２はＮ型不純物が添加されたポリシコン膜（Ｎ＋Ｓｉ）で構成されている。図３及び図４において、符号２３がフェルミレベルを示す。
　仕事関数の相違により、誘電膜３を挟む両電極の間に生成されるエネルギー障壁の高さに違いが生じる。図３に示す比較例のコンデンサの両電極間において、価電子帯２２Ａの上端のエネルギーレベル及び伝導帯２１Ａの下端のエネルギーレベルがそれぞれ等しくなる。よって、電子が低電位側電極の伝導帯２１Ａの下端のエネルギーレベルから高電位側電極の伝導帯２１Ａの下端のエネルギーレベルへ到達するために乗り越えるエネルギー障壁２４Ａは、電極４と誘電膜３との伝導帯の差程度に小さくなる。
　これに対して、図４のコンデンサ１００において、高電位側の第１電極４の価電子帯２２Ｂの上端及び伝導帯２１Ｂの下端のエネルギーレベルは、低電位側の第２電極２の価電子帯２２Ｂの上端及び伝導帯２１Ｂの下端のエネルギーレベルよりもそれぞれ高くなる。よって、電子が低電位側の第２電極２の伝導帯２１Ｂの下端のエネルギーレベルから高電位側の第１電極４の伝導帯２１Ｂの下端のエネルギーレベルへ到達するために乗り越えるエネルギー障壁２４Ｂは、第１電極４と第２電極２の仕事関数の差分だけ図３よりも高くなる。
　図５を参照して、本願の発明者らが行った計算の結果を説明する。図５は、比較例（図３）のコンデンサ及び第１実施形態に係わるコンデンサ１００について、印加電圧に対するリーク電流の大きさの関係を示すグラフである。比較例（図３）のコンデンサは、３０Ｖ程度までは、コンデンサ１００と同様にリーク電流を低く抑えることができたが、３０Ｖ以上の印加電圧では、印加電圧に応じてリーク電流が大きく増加してしまう。一方、コンデンサ１００は、３０Ｖ以上の電圧でもリーク電流を低く抑えることができた。比較例での耐電圧は３０Ｖだが、コンデンサ１００の耐電圧は、１００Ｖ以上に高くすることができることが分った。
　このように、コンデンサ１００において、高電位側の第１電極４の仕事関数は低電位側の第２電極２の仕事関数よりも大きい。このため、電子が第２電極２の伝導帯２１Ｂの下端のエネルギーレベルから第１電極４の伝導帯２１Ｂの下端のエネルギーレベルへ到達するために乗り越えるエネルギー障壁２４Ｂを第１電極と第２電極の仕事関数の差分だけ高くすることができる。よって、仕事関数の差が無い場合（図３）に比べて、第１電極４から第２電極２へのリーク電流を抑制することができる。具体的には、仕事関数の差が無い場合（図３）に比べて、リーク電流を低く抑えることができる電圧の限界値（耐電圧）を高くすることができる。
　また、図４に示すように、誘電膜３の伝導帯２１Ｂの下端のエネルギーレベルは第２電極２の伝導帯２１Ｂの下端のエネルギーレベルよりも高い。これにより、第２電極２から見た誘電膜３のエネルギー障壁を高くすることができる。よって、第１電極４から第２電極２へのリーク電流を更に抑制することができる。
　第１電極４及び第２電極２は金属をそれぞれ含んでもよい。これにより、第１電極４及び第２電極２の内部抵抗を下げることができる。
　第１電極４及び第２電極２は半導体をそれぞれ含んでもよい。これにより、不純物の添加濃度によって第１電極４及び第２電極２の仕事関数を自由に設計することができる。
　第１電極４はＰ型不純物が添加された半導体を含んでいてもよい。Ｐ型不純物を第１電極４にドープすることによって、第１電極４の仕事関数を大きくすることができる。よって、第１電極４の伝導帯の下端のエネルギーレベルが高くなり、第１電極４と第２電極２の仕事関数の差が大きくなる。よって、電子が第１電極４の伝導帯から第２電極２の伝導帯へ到達するために乗り越えるエネルギー障壁を高くすることができる。
　第２電極２はＮ型不純物が添加された半導体を含んでいてもよい。Ｎ型不純物を第２電極２にドープすることによって、第２電極２の仕事関数を小さくすることができる。よって、第２電極２の伝導帯の下端のエネルギーレベルが低くなり、第１電極４と第２電極２の仕事関数の差が大きくなる。よって、電子が第１電極４の伝導帯から第２電極２の伝導帯へ到達するために乗り越えるエネルギー障壁を高くすることができる。
　基板１の第３面１Ａに、第２電極２、誘電膜３、及び第１電極４が積層されている。基板１上にコンデンサを作製することによってトランジスタ等の他の素子と共にコンデンサを集積化することができる。
　コンデンサ１００は、基板１の第３面１Ａの上方に配置された、第１電極４にオーミック接続された第１パッド電極５と、基板１の第４面１Ｂに配置された、第２電極２にオーミック接続された第２パッド電極６とを更に有する。これにより、チップ状の複数のコンデンサ１００を積層してパッド電極同士を電気的に接続することができる。よって、容量もしくは耐圧が向上したコンデンサモジュールを容易に作製することができる。
　（第２実施形態）
　［コンデンサ１０１］
　図６は、第２実施形態に係わるコンデンサ１０１の構成を示す断面図である。第２実施形態に係るコンデンサ１０１は、基板１の第３面１Ａ上のみならず、基板１の第３面１Ａに形成された溝７の内部にも形成されている点が、第１実施形態のコンデンサ１００と異なる。即ち、コンデンサ１０１は、溝７の側面と底面及び第３面１Ａに沿って積層された、第１電極４、誘電膜３、及び第２電極２からなる積層構造を有する。さらに、溝７の側面と底面及び第３面１Ａに、前記した積層構造が複数形成されている。具体的には、溝７の側面と底面及び第３面１Ａ上に、第１電極４及び第２電極２が交互に誘電膜３を介して３層ずつ積層されている。溝７の内部は、前記した複数の積層構造により埋め戻されている。
　コンデンサ１０１は、基板１の第３面１Ａの上方に配置された第１パッド電極１５及び第２パッド電極１４を備えている。第３面１Ａ上の積層構造には、複数のコンタクトホール（９、１０、１３）が形成されている。複数のコンタクトホールには、底面が第１電極４に到達する第１コンタクトホール１０ａ、１０ｂと、底面が第２電極２に到達する第２コンタクトホール９ａ、９ｂ、９ｃが含まれる。第１コンタクトホール１０ａ、１０ｂの底面と側面、及び第２コンタクトホール９ａ、９ｂ、９ｃの底面と側面には、層間膜１１が成膜されている。層間膜１１は、第３面１Ａ上の積層構造の上にも成膜されている。複数のコンタクトホールには、層間膜コンタクトホール１３が含まれる。層間膜コンタクトホール１３は、第１コンタクトホール１０ａ、１０ｂの底面及び第２コンタクトホール９ａ、９ｂ、９ｃの底面に形成されている。層間膜コンタクトホール１３は、層間膜１１を貫通して、底面が第１電極４又は第２電極２に到達する。
　第１パッド電極１５は、第１コンタクトホール１０ａ、１０ｂ及び層間膜コンタクトホール１３に埋め込まれたコンタクトプラグを介して、第１電極４にオーミック接続されている。第２パッド電極１４は、第２コンタクトホール９ａ、９ｂ、９ｃ及び層間膜コンタクトホール１３に埋め込まれたコンタクトプラグを介して、第２電極２にオーミック接続されている。
　コンデンサ１０１の基本的な動作は、第１実施形態のコンデンサ１００と同じであるため、再度の説明は割愛する。
　［コンデンサ１０１の製造方法］
　図７Ａ~図７Ｇを用いてコンデンサ１０１の製造方法の一例について説明する。なお、以下に述べるコンデンサ１０１の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。
　基板１として、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板を用意する。
　溝形成工程において、図７Ａに示すように、基板１の第３面１Ａに溝７を形成する。具体的には、基板１の一部をエッチングすることにより、側面７Ａ及び底面７Ｂを有する溝７を形成する。例えば、先ず、基板１の第３面１Ａにシリコン酸化膜などのマスク材（図示せず）を堆積し、フォトリソグラフィ法を用いてマスク材をパターニングする。パターニングされたマスク材は、溝７が形成される部分に開口を有する。シリコン酸化膜の堆積方法としては熱ＣＶＤ（化学気相堆積：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はプラズマＣＶＤ法を用いることができる。シリコン酸化膜のエッチング方法としては、フッ酸を用いたウェットエッチング、又は反応性イオンエッチングなどのドライエッチングを用いることができる。フォトリソグラフィ法で用いたレジストは酸素プラズマ又は硫酸等で除去することができる。
　次に、マスク材を用いてドライエッチングによって、マスク材の開口から表出する基板１をエッチングし、溝７を形成する。基板１がシリコン基板である場合、ＫＯＨ水溶液又はＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液を用いたウェットエッチング技術を用いて安価に加工ができる。一方、プラズマを用いたドライエッチング方法を用いることで、高精度な溝加工が可能となる。
　溝形成工程において、異方性エッチング手法を用いて、溝７の側面７Ａに、基板１のへき開面に沿ったシリコン（１１１）面を表出させてもよい。例えば、使用する基板１の結晶方位及びマスク材のパターン形状を調整することにより、側面７Ａにシリコン（１１１）面を表出させることができる。これにより、溝７の強度を高めることができる。溝７の側面７Ａと基板１の第３面１Ａとが交わる角部、溝７の側面７Ａと底面７Ｂとが交わる角部は、所定の曲率の円弧の形状を有している。角部への応力の集中を緩和することができる。
　次に、積層工程において、少なくとも基板１の第３面１Ａ及び溝７の側面７Ａと底面７Ｂに電極膜及び誘電膜を交互に堆積することにより、第１電極４、誘電膜３、及び第２電極２からなる積層構造を複数形成する。
　例えば、先ず、図７Ｂに示すように、第２電極２を堆積する。第２電極２としてポリシリコン膜を用いる場合、ポリシリコンの堆積方法として減圧ＣＶＤ法を用いることができる。ポリシリコン膜の堆積後に、９５０℃でＰＯＣＬ３中にてアニール処理を施すことで、Ｎ型のポリシリコンが形成され、第２電極２に導電性を持たせることができる。勿論、ポリシリコン膜の代わりに、スパッタ法又はＣＶＤ法を用いてチタン膜又はチタンシリサイド膜を堆積してもよい。
　次に、図７Ｃに示すように、第２電極２を覆うように誘電膜３を堆積する。誘電膜３がシリコン酸化膜である場合、シリコン酸化膜の堆積方法として熱ＣＶＤ法を用いることができる。熱ＣＶＤ法を用いる際は減圧条件にすることによって溝７が深く複雑な形状である場合にもカバレッジ良くシリコン酸化膜を堆積できる。
　次に、誘電膜３の上に、第１電極４を堆積する。第１電極４としてポリシリコン膜を用いる場合、ポリシリコンの堆積方法として減圧ＣＶＤ法を用いることができる。ポリシコンを堆積する際に、材料ガスにＰ型不純物を含むものを混合させる。あるいは、ノンドープのポリシリコン膜を成膜した後に、イオン注入法によりＰ型不純物イオンをポリシリコン膜中に注入し、アニール処理によりＰ型不純物を活性化してもよい。
　第２電極２及び第１電極４の間に誘電膜３を介在させて、繰り返し、上記積層工程を実施する。図７Ｄに示すように、３回目の第１電極４の時に溝７が埋め戻されるように、第１電極４を堆積する。
　次に、図７Ｅに示すように、第１電極４の上にフォトレジストなどのマスク材８を形成し、フォトリソグラフィ法を用いてマスク材８をパターニングする。パターニングされたマスク材８は、第１コンタクトホール１０ａ、１０ｂ、及び第２コンタクトホール９ａ、９ｂ、９ｃが形成される領域に開口を有する。次に、マスク材８を用いてドライエッチングによって、マスク材８の開口から表出する第２電極２、第１電極４及び誘電膜３を図７Ｅに示した所望の深さまでエッチングする。これにより、第１コンタクトホール１０ａ、１０ｂ、及び第２コンタクトホール９ａ、９ｂ、９ｃが形成される。その後、マスク材８を酸素プラズマ又は硫酸等で除去する。
　次に、図７Ｆに示すように、第１電極４の上、及び第１コンタクトホール１０ａ、１０ｂ、及び第２コンタクトホール９ａ、９ｂ、９ｃの側面と底面に、層間膜１１としてシリコン酸化膜を堆積する。
　次に、図７Ｇに示すように、パターニングしたフォトレジストなどのマスク材１２を用いて、第１コンタクトホール１０ａ、１０ｂ、及び第２コンタクトホール９ａ、９ｂ、９ｃの底面上の層間膜１１を選択的にエッチング除去して、層間膜コンタクトホール１３を形成する。各層間膜コンタクトホール１３の底面には、対応する第１電極４又は第２電極２がそれぞれ露出している。各第１コンタクトホール１０ａ、１０ｂ、及び第２コンタクトホール９ａ、９ｂ、９ｃの側面には、層間膜１１が残されている。その後、マスク材１２を除去する。なお、層間膜コンタクトホール１３には、基板１から最も離れた第１電極４を接続するために層間膜１１に形成されるコンタクトホールが含まれる。
　次に、基板１の第３面１Ａ側の層間膜１１の上に、パッド電極膜を堆積する。第１コンタクトホール１０ａ、１０ｂ、第２コンタクトホール９ａ、９ｂ、９ｃ、及び層間膜コンタクトホール１３の中にパッド電極膜が埋め込まれる。パッド電極膜は、第１電極４又は第２電極２に電気的に接続されている。パッド電極膜がチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属膜の場合、金属膜の形成方法は、スパッタ法、又は電子ビーム（ＥＢ）蒸着、ＡＬＤ法を用いることができる。
　最後に、パターニングされたマスク材（図示せず）を用いて、パッド電極膜をエッチングすることにより、図６に示したように、第１パッド電極１５及び第２パッド電極１４を形成することができる。以上の工程により、コンデンサ１０１を製造することができる。
　第２実施形態のコンデンサ１０１によれば、以下の作用効果が得られる。
　溝７の内部に、第１電極４、誘電膜３、及び第２電極２が積層されているので、溝７内にコンデンサ１０１を作製することができる。コンデンサ１０１の容量密度を増加させることができる。
　溝７の内部に、第１電極４、誘電膜３、及び第２電極２からなる積層構造が複数形成されているので、コンデンサ１０１の容量密度を更に増加させることができる。
　（第３実施形態）
　［コンデンサ１０２］
　図８は、第３実施形態に係わるコンデンサ１０２の構成を示す断面図である。第３実施形態に係るコンデンサ１０２は、溝７が第３面１Ａから第４面１Ｂまで貫通しており、第４面１Ｂ上にも、第１電極４、誘電膜３、及び第２電極２が積層されている点で、第２実施形態のコンデンサ１０１と相違する。その他の点については、コンデンサ１０１と共通する。ここでは、コンデンサ１０１との相違点を中心に説明する。
　コンデンサ１０２は、溝７の側面、第３面１Ａ及び第４面１Ｂに沿って積層された、第１電極４、誘電膜３、及び第２電極２からなる積層構造を有する。さらに、溝７の側面、第３面１Ａ及び第４面１Ｂに、前記した積層構造が複数形成されている。具体的には、溝７の側面、第３面１Ａ及び第４面１Ｂ上に、第１電極４及び第２電極２が交互に誘電膜３を介して３層ずつ積層されている。溝７の内部は、前記した積層構造により埋め戻されている。第４面１Ｂ側には、第３面１Ａ側と同様にして、前記した積層構造の上に層間膜１１が形成されている。
　溝７が第３面１Ａから第４面１Ｂまで貫通していることにより、容量密度を更に増加させることができる。
　コンデンサ１０２によれば、第４面に、第１電極４、誘電膜３、及び第２電極２が積層されているので、容量密度を更に増加させることができる。
　（第４実施形態）
　［コンデンサ１０３］
　図９は、第４実施形態に係わるコンデンサ１０３の構成を示す断面図である。第４実施形態に係るコンデンサ１０３は、パッド電極１６、１７が基板１の第４面１Ｂ側にも形成されている点で、第３実施形態のコンデンサ１０２と相違する。その他の点については、コンデンサ１０２と共通する。
　コンデンサ１０３は、基板１の第４面１Ｂの下方に配置された、第１電極４に接続された第３パッド電極１７と、基板１の第４面１Ｂの下方に配置された、第２電極２に接続された第４パッド電極１６とを更に有する。第３パッド電極１７は、第１コンタクトホール１０ａ、１０ｂ、及び層間膜コンタクトホール１３に埋め込まれたコンタクトプラグを介して、第１電極４にオーミック接続されている。第４パッド電極１６は、第２コンタクトホール９ａ、９ｂ、９ｃ及び層間膜コンタクトホール１３に埋め込まれたコンタクトプラグを介して、第２電極２にオーミック接続されている。
　第３パッド電極１７及び第４パッド電極１６は、第１パッド電極１５及び第２パッド電極１４と同様な材料及び製造方法を用いて製造することができる。
　基板１の第３面１Ａ及び第４面１Ｂの双方に高電位側のパッド電極及び低電位側のパッド電極を形成することにより、チップ状のコンデンサ１０３を積層して、容量もしくは耐圧が向上したコンデンサモジュールを容易に作製することができる。
　なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。
１　基板
１Ａ　第３面
１Ｂ　第４面
２　第２電極
３　誘電膜
３Ａ　第１面
３Ｂ　第２面
４　第１電極
５　第１パッド電極
６　第２パッド電極
７　溝
７Ａ　側面
７Ｂ　底面
９ａ、９ｂ、９ｃ　第２コンタクトホール
１０ａ、１０ｂ　第１コンタクトホール
１１　層間膜
１３　層間膜コンタクトホール
１４　第２パッド電極
１５　第１パッド電極
１６　第４パッド電極
１７　第３パッド電極
２１Ａ、２１Ｂ　伝導帯
２２Ａ、２２Ｂ　価電子帯
２３　フェルミレベル
２４Ａ、２４Ｂ　エネルギー障壁
１００~１０３　コンデンサ

Claims (13)

  1. 　第１面と第１面と逆方向に面する第２面とを有する誘電膜と、
    　前記誘電膜の前記第１面に配置された高電位側の第１電極と、
    　前記誘電膜の前記第２面に配置された低電位側の第２電極と、を有し、
    　前記第１電極の仕事関数は前記第２電極の仕事関数よりも大きい、コンデンサ。
  2. 　前記誘電膜の伝導帯の下端のエネルギーレベルは前記第２電極の伝導帯の下端のエネルギーレベルよりも高い、請求項１に記載のコンデンサ。
  3. 　前記第１電極及び前記第２電極は金属をそれぞれ含む、請求項１に記載のコンデンサ。
  4. 　前記第１電極及び前記第２電極は半導体をそれぞれ含む、請求項１乃至３の何れか一項に記載のコンデンサ。
  5. 　前記第１電極はＰ型不純物が添加された半導体を含む、請求項４に記載のコンデンサ。
  6. 　前記第２電極はＮ型不純物が添加された半導体を含む、請求項４又は５に記載のコンデンサ。
  7. 　第３面を有する基板を更に有し、
    　前記基板の前記第３面に、前記第２電極、前記誘電膜、及び前記第１電極が積層されている、請求項１乃至６の何れか一項に記載のコンデンサ。
  8. 　前記基板は、前記第３面とは逆方向に面する第４面を有し、
    　前記基板の第３面の上方に配置された、前記第１電極にオーミック接続された第１パッド電極と、
    　前記基板の第３面の上方又は前記第４面に配置された、前記第２電極にオーミック接続された第２パッド電極と、
    を更に有する、請求項７に記載のコンデンサ。
  9. 　前記基板の第３面に溝が形成され、
    　前記溝の内部に、前記第１電極、前記誘電膜、及び前記第２電極が積層されている、請求項７又は８に記載のコンデンサ。
  10. 　前記基板の第３面に溝が形成され、
    　前記溝の内部に、前記第１電極、前記誘電膜、及び前記第２電極からなる積層構造が複数形成されている、請求項７又は８に記載のコンデンサ。
  11. 　前記基板は、前記第３面とは逆方向に面する第４面を有し、
    　前記溝が、前記第３面から前記第４面まで貫通している、請求項９又は１０に記載のコンデンサ。
  12. 　前記基板の前記第４面に、前記第１電極、前記誘電膜、及び前記第２電極が積層されている、請求項１１に記載のコンデンサ。
  13. 　前記基板の前記第４面の下方に配置された、前記第１電極にオーミック接続された第３パッド電極と、
    　前記基板の前記第４面の下方に配置された、前記第２電極にオーミック接続された第４パッド電極と、
    を更に有する、請求項１２に記載のコンデンサ。
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* Cited by examiner, † Cited by third party
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JP2001111000A (ja) * 1999-08-14 2001-04-20 Samsung Electronics Co Ltd 半導体素子及びその製造方法
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