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WO2025141862A1 - メモリスタ、メモリスタアレイ及びニューロモルフィックデバイス - Google Patents

メモリスタ、メモリスタアレイ及びニューロモルフィックデバイス Download PDF

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Publication number
WO2025141862A1
WO2025141862A1 PCT/JP2023/047271 JP2023047271W WO2025141862A1 WO 2025141862 A1 WO2025141862 A1 WO 2025141862A1 JP 2023047271 W JP2023047271 W JP 2023047271W WO 2025141862 A1 WO2025141862 A1 WO 2025141862A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
domain wall
region
memristor
reference layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2023/047271
Other languages
English (en)
French (fr)
Inventor
章悟 山田
竜雄 柴田
智生 佐々木
俊希 具志
オリビエ ビシュラー
マーク デュラントン
フランソワ ルーメン
トーマ ダルガディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to PCT/JP2023/047271 priority Critical patent/WO2025141862A1/ja
Publication of WO2025141862A1 publication Critical patent/WO2025141862A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Definitions

  • This disclosure relates to memristors, memristor arrays, and neuromorphic devices.
  • a neuromorphic device is a device that performs calculations on a neural network. Neuromorphic devices artificially mimic the relationship between neurons and synapses in the human brain.
  • Memristors such as phase-change memory (PCM), resistive random access memory (ReRAM), and domain wall motion type magnetoresistance effect elements (domain wall motion elements).
  • PCM phase-change memory
  • ReRAM resistive random access memory
  • domain wall motion elements domain wall motion elements
  • Memristors output a current that is the product of the input voltage and the memristor's own conductance.
  • Memristors function as product operation elements in the product-sum operation of neuromorphic devices.
  • Patent Document 1 describes a neuromorphic device that uses domain wall motion elements.
  • the conductance of the memristor corresponds to the weights used when learning a neuromorphic device.
  • both positive and negative weights are required. It is difficult to achieve negative conductance with real elements. Therefore, a method has been proposed in which two elements are treated as a pair, a positive weight and a negative weight are assigned to each element, and the difference in the output current from each of the two elements is taken.
  • Patent Document 2 discloses a method in which element strings are separated into positive and negative values, the absolute value of the weights is assigned to each element string, and the difference is taken after a product operation.
  • Patent No. 6617829 International Publication No. 2018/034163
  • the embodiments of the present disclosure have been made in consideration of the above problems, and aim to provide a memristor that can increase integration, a memristor array with high integration, and a neuromorphic device.
  • the memristor according to the first aspect includes a first reference layer, a second reference layer, a domain wall displacement layer, a first non-magnetic layer, and a second non-magnetic layer.
  • the first reference layer and the second reference layer each include a ferromagnetic material with magnetization oriented in one direction.
  • the domain wall displacement layer has a first region with magnetization oriented in a first magnetization direction, a second region with magnetization oriented in a second magnetization direction different from the first magnetization direction, and a third region in which a domain wall can move between the first region and the second region.
  • the first non-magnetic layer is sandwiched between the domain wall displacement layer and the first reference layer.
  • the second non-magnetic layer is sandwiched between the domain wall displacement layer and the second reference layer.
  • the first reference layer has a length in the first direction from the first region to the second region that is longer than the third region.
  • FIG. 1 is a block diagram of a memristor device according to a first embodiment.
  • FIG. 2 is a circuit diagram of a memristor array according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the memristor array according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the memristor according to the first embodiment.
  • FIG. 2 is a plan view of the memristor according to the first embodiment.
  • 1A to 1C are diagrams for explaining a method for manufacturing a memristor according to a first embodiment.
  • 1A to 1C are diagrams for explaining a method for manufacturing a memristor according to a first embodiment.
  • 1A to 1C are diagrams for explaining a method for manufacturing a memristor according to a first embodiment.
  • 1A to 1C are diagrams for explaining a method for manufacturing a memristor according to a first embodiment.
  • 1A to 1C are diagrams for explaining a method for manufacturing a memristor according to a first embodiment.
  • 4A to 4C are diagrams for explaining a write operation to a memristor according to the first embodiment.
  • 1A to 1C are diagrams for explaining a first example of a read operation from a memristor according to the first embodiment.
  • 11A and 11B are diagrams for explaining a second example of a read operation from a memristor according to the first embodiment.
  • FIG. 4A to 4C are diagrams illustrating a change in conductance of the memristor according to the first embodiment.
  • FIG. 1 is a conceptual diagram of a neural network.
  • FIG. 1 is a block diagram showing a system including a neuromorphic device according to a first embodiment.
  • FIG. 11 is a cross-sectional view of a memristor according to a second embodiment.
  • FIG. 13 is a plan view of a memristor according to a third embodiment.
  • FIG. 13 is a plan view of a memristor according to a fourth embodiment.
  • FIG. 13 is a plan view of a memristor according to a fifth embodiment.
  • FIG. 13 is a cross-sectional view of a memristor according to a sixth embodiment.
  • FIG. 1 is a conceptual diagram of a neural network.
  • FIG. 1 is a block diagram showing a system including a neuromorphic device according to a first embodiment.
  • FIG. 11 is a cross-
  • FIG. 23 is a cross-sectional view of a memristor according to a seventh embodiment.
  • FIG. 23 is a cross-sectional view of a memristor according to an eighth embodiment.
  • 13A to 13C are diagrams illustrating the conductance change of the memristor according to the eighth embodiment.
  • FIG. 13 is a cross-sectional view of a memristor according to a ninth embodiment.
  • FIG. 23 is a cross-sectional view of a memristor according to a tenth embodiment.
  • FIG. 23 is a cross-sectional view of a memristor according to an eleventh embodiment.
  • FIG. 23 is a perspective view of a memristor according to a twelfth embodiment.
  • the directions are defined.
  • the x and y directions are approximately parallel to one surface of the substrate Sub (see FIG. 3) described later.
  • the x direction is the longitudinal direction of the domain wall displacement layer 30 described later, and is the direction from the first region A1 to the second region A2.
  • the x direction is sometimes referred to as the first direction.
  • the y direction is a direction perpendicular to the x direction.
  • the y direction is sometimes referred to as the second direction.
  • the z direction is the direction from the substrate Sub described later to the memristor 100.
  • the z direction is sometimes referred to as the stacking direction.
  • the +z direction may be expressed as "up" and the -z direction as "down”, but these expressions are for convenience and do not specify the direction of gravity.
  • FIG. 1 is a block diagram of a memristor device 1 according to a first embodiment.
  • the memristor device 1 includes a memristor array 2 and a control device 3.
  • the memristor array 2 has multiple memristors 100 (see FIG. 2).
  • the control device 3 controls the operation of each of the memristors 100 in the memristor array 2.
  • the control device 3 may be disposed, for example, on the periphery of the memristor array 2 as shown in FIG. 1.
  • the control device 3 may also be disposed in a position overlapping the memristor array 2 in the z-direction.
  • the control device 3 has, for example, a signal input unit 4, a calculation unit 5, and an output unit 6.
  • the signal input unit 4 has a control unit 7 and a power supply 8.
  • the control unit 7 has, for example, a processor and a memory.
  • the processor is, for example, a CPU (Central Processing Unit).
  • the processor controls, for example, the address of the element to which a pulse is applied, the potential of the element to which the pulse is applied, the magnitude of the pulse applied to the element (voltage, pulse length), etc.
  • the memory stores the address of the element, a program that operates the processor, etc.
  • the calculation unit 5 performs calculations based on the conductance of each element in the memristor array 2 or the output current from each element.
  • the calculation unit 5 has, for example, a processor.
  • the calculation unit 5, for example, adds up the output currents from multiple elements in the memristor array 2.
  • the calculation unit 5 may, for example, perform a process to find the difference between the first read current and the second read current output from each memristor.
  • the calculation unit 5 may substitute the result of adding up the output currents from multiple elements into the activation function.
  • the output unit 6 is connected to the calculation unit 5.
  • the output unit 6 outputs the calculation result of the calculation unit 5 to the outside.
  • the output unit 6 has, for example, an output capacitor, an amplifier, a converter, etc.
  • the output unit 6 may also feed back the calculation result to the signal input unit 4.
  • the calculation result is stored, for example, in the memory of the signal input unit 4.
  • FIG. 2 is a circuit diagram of the memristor array 2 according to the first embodiment.
  • the memristor array 2 includes multiple memristors 100, multiple first wirings L1, multiple second wirings L2, multiple third wirings L3, and multiple fourth wirings L4.
  • Switch elements SW1, SW2, SW3, and SW4 that control the operation of the memristors 100 are connected to each memristor 100. Any of the switch elements SW1, SW2, SW3, and SW4 may be shared by multiple memristors 100.
  • the switch element SW1 may be connected to one end of the first wiring L1.
  • the other switch elements SW2, SW3, and SW4 may also be connected to one end of a wiring that connects multiple memristors 100 in the same manner.
  • Each of the first wirings L1 is a common wiring that can be used both when writing and reading a signal.
  • Each of the first wirings L1 is connected to, for example, the signal input section 4 or the calculation section 5.
  • Each of the second wirings L2 is a write wiring.
  • Each of the second wirings L2 is connected to the signal input section 4.
  • Each of the third wirings L3 and the fourth wirings L4 is a read wiring.
  • Each of the third wirings L3 and the fourth wirings L4 is connected to the signal input section 4 or the calculation section 5.
  • Each of the switch elements SW1, SW2, SW3, and SW4 is an element that controls the flow of current.
  • Each of the switch elements SW1, SW2, SW3, and SW4 is, for example, an element that uses a phase change of a crystal layer such as a transistor or an Ovonic Threshold Switch (OTS), an element that uses a change in band structure such as a Metal-Insulator Transition (MIT) switch, an element that uses a breakdown voltage such as a Zener diode or an avalanche diode, or an element whose conductivity changes with a change in atomic position.
  • OTS Ovonic Threshold Switch
  • MIT Metal-Insulator Transition
  • Switch elements SW1 and SW2 are responsible for controlling the write current to the memristor 100.
  • Switch elements SW3 and SW4 are responsible for controlling the read current to the memristor 100.
  • the write current that writes data to the memristor 100 is larger than the read current that reads data from the memristor 100. Therefore, the element size of each of switch elements SW3 and SW4 may be smaller than the element size of each of switch elements SW1 and SW2.
  • the element size is, for example, the area that the switch occupies on the surface of the substrate Sub.
  • the overall size of the memristor array 2 can be reduced by designing the element size of each of switch elements SW1, SW2, SW3, and SW4 according to the maximum rated current amount.
  • FIG. 3 is a cross-sectional view of the memristor array 2 according to the first embodiment.
  • the memristor array 2 has, for example, a substrate Sub, a plurality of transistors Tr formed on the substrate Sub, a plurality of memristors 100, a plurality of wirings C1 and C2, and an insulating layer 90.
  • the substrate Sub is, for example, a semiconductor substrate. Details of the memristor 100 will be described later.
  • the transistor Tr is an example of the switch elements SW3 and SW4 described above.
  • the switch elements SW1 and SW2 are located at different positions in the y direction from the plane shown in FIG. 3.
  • the transistor Tr includes a gate electrode G, an insulating film GI, an active area AA1, and an active area AA2.
  • the active areas AA1 and AA2 are formed in the substrate Sub, and become a source or a drain depending on the direction of current flow.
  • the insulating layer 90 insulates the transistor Tr and the memristor 100.
  • the insulating layer 90 is an insulating layer that insulates between the wirings of the multilayer wiring and between the elements.
  • the memristor 100 and the transistor Tr are electrically isolated by the insulating layer 90, except for the wirings C1 and C2.
  • the insulating layer 90 is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon carbide (SiC), chromium nitride (CrN), silicon carbonitride (SiCN), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO x ), magnesium oxide (MgO), or the like.
  • FIG. 4 is a cross-sectional view of the memristor 100.
  • FIG. 4 is a diagram of the memristor 100 cut at the center of the domain wall displacement layer 30 in the y direction.
  • FIG. 5 is a plan view of one surface of the domain wall displacement layer 30 of the memristor 100 viewed from the z direction.
  • the memristor 100 includes, for example, a first reference layer 10, a second reference layer 20, a domain wall displacement layer 30, a first non-magnetic layer 40, a second non-magnetic layer 50, a first electrode E1, a second electrode E2, a third electrode E3, and a fourth electrode E4.
  • the periphery of the memristor 100 is covered with an insulating layer 90, except for the wiring C1.
  • the memristor 100 includes a first magnetoresistance effect unit MTJ1 and a second magnetoresistance effect unit MTJ2.
  • the first magnetoresistance effect unit MTJ1 is composed of a first reference layer 10, a first non-magnetic layer 40, and a domain wall displacement layer 30.
  • the second magnetoresistance effect unit MTJ2 is composed of a second reference layer 20, a second non-magnetic layer 50, and a domain wall displacement layer 30.
  • the magnetoresistance effect is a phenomenon in which the resistance value in the z direction changes depending on the relative angle between the magnetizations of two ferromagnetic layers sandwiching a nonmagnetic layer.
  • the resistance value in the z direction changes when the relative angle between the magnetization of the first reference layer 10 and the magnetization of the domain wall displacement layer 30 changes.
  • the resistance value in the z direction changes when the relative angle between the magnetization of the second reference layer 20 and the magnetization of the portion of the domain wall displacement layer 30 that faces the second reference layer 20 changes.
  • the conductance of the first magnetoresistance effect unit MTJ1 and the second magnetoresistance effect unit MTJ2 each changes depending on the position of the domain wall DW in the domain wall displacement layer 30.
  • the conductance of the first magnetoresistance effect unit MTJ1 changes when the domain wall DW moves in the region where the first reference layer 10 and the third region A3 overlap as viewed from the z direction.
  • the conductance of the second magnetoresistance effect unit MTJ2 changes when the domain wall DW moves in the region where the second reference layer 20 and the third region A3 overlap as viewed from the z direction.
  • the first overlap area where the second reference layer 20 and the third region A3 overlap is, for example, narrower than the second overlap area where the first reference layer 10 and the third region A3 overlap.
  • the first reference layer 10 includes, for example, a material that is likely to produce a coherent tunnel effect between the first reference layer 10 and the domain wall displacement layer 30.
  • the first reference layer 10 includes, for example, a metal selected from the group consisting of Cr, Mn, Co, Fe, and Ni, an alloy containing one or more of these metals, an alloy containing these metals and at least one of the elements B, C, and N, etc.
  • the first reference layer 10 is, for example, Co-Fe, Co-Fe-B, or Ni-Fe.
  • the length in the x direction of the first reference layer 10 is, for example, longer than the length of the third region A3 of the domain wall displacement layer 30 described later.
  • the first reference layer 10 faces the entire surface of the third region A3, which is the range in which the domain wall DW can move, and thus it is possible to eliminate the dead zone in the conductance of the first magnetoresistance effect unit MTJ1.
  • the dead zone refers to a region in which the conductance of the magnetoresistance effect unit does not change even if the position of the domain wall DW changes.
  • the length in the x direction of the first reference layer 10 is, for example, longer than the length in the x direction of the domain wall displacement layer 30.
  • the heat capacity of the first reference layer 10 is increased, and the efficiency of heat exhaust from the domain wall displacement layer 30 is improved.
  • the area of the first reference layer 10 is larger than the area of the domain wall displacement layer 30, the flatness of the domain wall displacement layer 30 is improved, and the domain wall DW moves smoothly.
  • the magnetization M20 of the second reference layer 20 is oriented in one direction and fixed in a normal environment in which the memristor 100 is used.
  • the second reference layer 20 includes, for example, a material that is likely to provide a coherent tunnel effect between the second reference layer 20 and the domain wall displacement layer 30.
  • the same material as the first reference layer 10 can be used for the second reference layer 20.
  • the first non-magnetic layer 40 is sandwiched between the first reference layer 10 and the domain wall displacement layer 30.
  • the first non-magnetic layer 40 is, for example, on the first reference layer 10.
  • the first non-magnetic layer 40 is a non-magnetic layer whose length in the x direction is longer than its length in the y direction.
  • the first nonmagnetic layer 40 is made of, for example, a nonmagnetic insulator, semiconductor, or metal.
  • the nonmagnetic insulator is, for example, Al 2 O 3 , SiO 2 , MgO, MgAl 2 O 4 , and materials in which a part of Al, Si, and Mg is replaced with Zn, Be, or the like. These materials have a large band gap and excellent insulating properties.
  • each of the first nonmagnetic layers 40 is a tunnel barrier layer.
  • the nonmagnetic metal is, for example, Cu, Au, Ag, or the like.
  • the nonmagnetic semiconductor is, for example, Si, Ge, CuInSe 2 , CuGaSe 2 , Cu(In,Ga)Se 2 , or the like.
  • the thickness of the first non-magnetic layer 40 is, for example, 20 ⁇ or more, and may be 25 ⁇ or more.
  • the area resistance (RA) of the first magnetoresistance effect unit MTJ1 can be changed.
  • the area resistance (RA) is expressed as the product of the element resistance and the element cross-sectional area.
  • the element cross section of the first magnetoresistance effect unit MTJ1 is a cross section of the first magnetoresistance effect unit MTJ1 cut along the xy plane.
  • the second non-magnetic layer 50 is sandwiched between the second reference layer 20 and the domain wall displacement layer 30.
  • the second non-magnetic layer 50 is, for example, on the domain wall displacement layer 30.
  • the second non-magnetic layer 50 is, for example, located farther from the substrate Sub than the first non-magnetic layer 40.
  • the second non-magnetic layer 50 is a non-magnetic layer whose length in the x direction is longer than its length in the y direction.
  • the second nonmagnetic layer 50 is made of, for example, a nonmagnetic insulator, semiconductor, or metal.
  • the second nonmagnetic layer 50 can be made of the same material as the first nonmagnetic layer 40.
  • the thickness of the second non-magnetic layer 50 is, for example, 20 ⁇ or more, and may be 25 ⁇ or more.
  • the area resistance (RA) of the second magnetoresistance effect unit MTJ2 can be changed.
  • the area resistance (RA) of the second magnetoresistance effect unit MTJ2 may be made smaller than the area resistance of the first magnetoresistance effect unit MTJ1.
  • the domain wall displacement layer 30 is, for example, sandwiched between a first non-magnetic layer 40 and a second non-magnetic layer 50.
  • the domain wall displacement layer 30 is, for example, a ferromagnetic layer whose length in the x direction is longer than its width in the y direction.
  • the domain wall displacement layer 30 has a domain wall DW inside.
  • the domain wall DW is the boundary between different magnetic domains.
  • the domain wall DW moves in the x direction inside the domain wall displacement layer 30.
  • the domain wall displacement layer 30 is also called an analog layer or a magnetic recording layer.
  • the domain wall displacement layer 30 has a first region A1, a second region A2, and a third region A3.
  • the first region A1 is a region that overlaps with the first electrode E1 when viewed from the z direction.
  • the second region A2 is a region that at least partially overlaps with the second electrode E2 when viewed from the z direction.
  • the third region A3 is a region other than the first region A1 and the second region A2 of the domain wall displacement layer 30.
  • the third region A3 is, for example, sandwiched between the first region A1 and the second region A2 in the x direction.
  • the magnetization M A1 is oriented in a first magnetization direction (e.g., +z direction).
  • the magnetization M A2 is oriented in a second magnetization direction (e.g., -z direction).
  • the magnetization M A1 of the first region A1 and the magnetization M A2 of the second region A2 are oriented in opposite directions, for example. Since the magnetization M A1 of the first region A1 and the magnetization M A2 of the second region A2 are fixed, the domain wall DW does not invade the first region A1 and the second region A2.
  • the first magnetization direction and the second magnetization direction are not limited to the z direction and may be any direction in the xy plane.
  • the third region A3 is a region where the magnetization direction changes and the domain wall DW can move.
  • the third region A3 is called a domain wall movable region.
  • the third region A3 has a first magnetic domain A31 and a second magnetic domain A32.
  • the first magnetic domain A31 and the second magnetic domain A32 have magnetization orientation directions opposite to each other.
  • the boundary between the first magnetic domain A31 and the second magnetic domain A32 is the domain wall DW.
  • the magnetization M A31 of the first magnetic domain A31 is oriented in the same direction as the magnetization M A1 of the first region A1, for example.
  • the magnetization M A32 of the second magnetic domain A32 is oriented in the same direction as the magnetization M A2 of the second region A2, for example.
  • the domain wall DW moves within the third region A3.
  • the domain wall DW moves.
  • the domain wall DW moves, for example, by applying a write current (e.g., a current pulse) in the x direction of the domain wall displacement layer 30, or by applying an external magnetic field to the domain wall displacement layer 30.
  • a write current e.g., a current pulse
  • the domain wall DW moves.
  • the width W1 of the first region A1 may be wider than the width W3 of the third region A3, and the width W2 of the second region A2 may be wider than the width W3 of the third region A3.
  • the current density of the current flowing through the domain wall displacement layer 30 drops sharply at the position from the third region A3 to the first region A1 or the second region A2.
  • the force moving the domain wall DW weakens, and the domain wall DW can be prevented from penetrating into the first region A1 and the second region A2.
  • the area of the second region A2 may be greater than the area of the first region A1.
  • the width W2 of the second region A2 may be greater than the width W1 of the first region A1. If the area of the second region A2 is greater than the first region A1, the domain wall DW will be less likely to invade the second region A2 even if the second electrode E2 is not a ferromagnetic material.
  • the thickness of the domain wall displacement layer 30 is, for example, 5 nm or more.
  • the spin diffusion length in the ferromagnetic layer is at most about 4 nm. Therefore, if the thickness of the domain wall displacement layer 30 is 5 nm or more, even if the read current flows in the z direction, the effect of the spin transfer torque due to the spins injected from the adjacent ferromagnetic layer can be suppressed, and the occurrence of unexpected magnetization reversal can be suppressed.
  • the domain wall displacement layer 30 includes a magnetic material.
  • the domain wall displacement layer 30 may be a ferromagnetic material, a ferrimagnetic material, or a combination of these with an antiferromagnetic material whose magnetic state can be changed by a current. It is preferable that each of the domain wall displacement layers 30 contains at least one element selected from the group consisting of Co, Ni, Fe, Pt, Pd, Gd, Tb, Mn, Ge, and Ga.
  • the domain wall displacement layer 30 may be, for example, a laminated film of Co and Ni, a laminated film of Co and Pt, a laminated film of Co and Pd, an MnGa-based material, a GdCo-based material, a TbCo-based material, or the like.
  • Ferrimagnetic materials such as MnGa-based materials, GdCo-based materials, and TbCo-based materials have a small saturation magnetization, and the threshold current required to move the domain wall DW is small.
  • the laminated film of Co and Ni, the laminated film of Co and Pt, and the laminated film of Co and Pd have a large coercive force, and the movement speed of the domain wall DW is slow.
  • the antiferromagnetic material is, for example, Mn 3 X (X is Sn, Ge, Ga, Pt, Ir, or the like), CuMnAs, Mn 2 Au, or the like.
  • the first electrode E1 contacts the first region A1 of the domain wall displacement layer 30.
  • the first electrode E1 is electrically connected to, for example, the switch element SW1.
  • the first electrode E1 may include an intermediate layer at the interface with the domain wall displacement layer 30. When viewed from the z direction, the area of the first electrode E1 may be larger than the area of the first region A1. When viewed from the z direction, the first region A1 may be contained within the first electrode E1.
  • the first electrode E1 is a conductor.
  • the first electrode E1 may be, for example, a ferromagnetic material.
  • the same material as the first reference layer 10 may be used.
  • the first electrode E1 may have an SAF structure.
  • the magnetization M E1 of the first electrode E1 is oriented in a first magnetization direction.
  • the magnetization M E1 of the first electrode E1 fixes the orientation direction of the magnetization M A1 of the first region A1.
  • the magnetization M E1 and the magnetization M A1 are oriented in the same direction.
  • the first interface S1 between the first electrode E1 and the domain wall displacement layer 30 may be closer to the first non-magnetic layer 40 than the second interface S2 between the second non-magnetic layer 50 and the domain wall displacement layer 30.
  • the distance in the z direction between the first interface S1 and the first non-magnetic layer 40 is shorter than the distance in the z direction between the second interface S2 and the first non-magnetic layer 40.
  • the first interface S1 may be closer to the first non-magnetic layer 40 than the second interface S2.
  • the flatness of the interfaces between the layers of the first magnetoresistive effect unit MTJ1 and the second magnetoresistive effect unit MTJ2 is improved, and the magnetic characteristics of the first magnetoresistive effect unit MTJ1 and the second magnetoresistive effect unit MTJ2 are improved.
  • the second electrode E2 contacts the second region A2 of the domain wall displacement layer 30.
  • the second electrode E2 is electrically connected to, for example, the switch element SW2.
  • the second electrode E2 may include an intermediate layer at the interface with the domain wall displacement layer 30.
  • the area of the second electrode E2 may be larger than the area of the second region A2.
  • the second region A2 may be contained within the second electrode E2.
  • the second electrode E2 may overlap the entire second region A2 or only a portion of the second region A2.
  • the second electrode E2 is a conductor.
  • the second electrode E2 may be made of the same material as the first electrode E1, or may be any conductor.
  • the second electrode E2 may be, for example, a ferromagnetic material.
  • the film thickness of the second electrode E2 may be different from the film thickness of the first electrode E1.
  • a difference occurs between the coercive force of the second electrode E2 and the coercive force of the first electrode E1, making it easier to fix the orientation direction of magnetization in the opposite direction.
  • the second electrode E2 is a non-magnetic material. Even if the second electrode E2 is a non-magnetic material, the current density of the current flowing through the domain wall displacement layer 30 drops sharply when it moves from the third region A3 to the second region A2, thereby limiting the range of movement of the domain wall DW.
  • the interface between the second electrode E2 and the domain wall displacement layer 30 may be closer to the first non-magnetic layer 40 than the second interface S2 between the second non-magnetic layer 50 and the domain wall displacement layer 30.
  • the third electrode E3 is connected to the second reference layer 20.
  • the third electrode E3 is a conductor.
  • the third electrode E3 is electrically connected to the switch element SW3.
  • the fourth electrode E4 is connected to the first reference layer 10.
  • the fourth electrode E4 is a conductor.
  • the fourth electrode E4 is electrically connected to the switch element SW4.
  • the magnetization direction of each layer of the memristor 100 can be confirmed, for example, by measuring the magnetization curve.
  • the magnetization curve can be measured, for example, using MOKE (Magneto Optical Kerr Effect).
  • Measurement using MOKE is a measurement method in which linearly polarized light is incident on the object being measured, and the magneto-optical effect (magnetic Kerr effect) is used to cause the polarization direction to rotate, etc.
  • the memristor 100 can be fabricated by known methods.
  • the switch elements SW1, SW2, SW3, and SW4 can be fabricated, for example, using photolithography.
  • a commercially available semiconductor substrate on which multiple transistors are formed may also be used.
  • the memristor 100 is formed through a process of stacking each layer and a processing process of processing part of each layer into a predetermined shape.
  • FIGS. 6 to 10 are diagrams for explaining the manufacturing method of the memristor 100 according to the first embodiment.
  • an electrode layer 91, a ferromagnetic layer 92, a nonmagnetic layer 93, a ferromagnetic layer 94, a nonmagnetic layer 95, and a ferromagnetic layer 96 are laminated in this order on an insulating layer 90 on which wiring C1 has been formed.
  • the layers can be laminated by sputtering, chemical vapor deposition (CVD), electron beam evaporation (EB evaporation), atomic laser deposition, or the like.
  • the stacked laminate is processed into a predetermined shape.
  • Each layer can be processed using photolithography, etching (e.g., Ar etching, ion beam etching (IBE)), etc.
  • etching e.g., Ar etching, ion beam etching (IBE)
  • the electrode layer 91 becomes the fourth electrode E4
  • the ferromagnetic layer 92 becomes the first reference layer 10
  • the nonmagnetic layer 93 becomes the first nonmagnetic layer 40
  • the ferromagnetic layer 94 becomes the domain wall displacement layer 30.
  • the nonmagnetic layer 95 and the ferromagnetic layer 96 are further processed.
  • the nonmagnetic layer 95 becomes the second nonmagnetic layer 50
  • the ferromagnetic layer 96 becomes the second reference layer 20.
  • a portion of the sample etched by the ion beam may reattach to the side of the nonmagnetic layer 95.
  • the periphery of the second nonmagnetic layer 50 and the second reference layer 20 is covered with an insulator.
  • openings H1 and H2 are formed at positions that overlap with parts of the domain wall displacement layer 30 when viewed from the z direction.
  • the openings H1 and H2 are filled with a conductor to form the first electrode E1 and the second electrode E2.
  • a third electrode E3 is formed at a position overlapping the second reference layer 20, and the first electrode E1, the second electrode E2, and the third electrode E3 are covered with an insulator.
  • Openings H3, H4, and H5 are formed in the insulating layer and filled with a conductor to produce the memristor 100.
  • the operations of the memristor 100 include a write operation and a read operation.
  • a write operation the position of the domain wall DW of the domain wall displacement layer 30 is changed.
  • a read operation the conductance of the memristor 100 or the output current from the memristor 100 is detected.
  • the position of the domain wall DW changes in the domain wall displacement layer 30.
  • the position and direction of the domain wall DW in the domain wall displacement layer 30 can be controlled by controlling the potential difference between the first electrode E1 and the second electrode E2.
  • the conductance of the second magnetoresistance effect unit MTJ2 does not change.
  • the absolute values of the first read voltage and the second read voltage may be the same or different.
  • the first magnetoresistance effect unit MTJ1 and the second magnetoresistance effect unit MTJ2 have different element areas, and therefore different possible conductance values.
  • the magnitudes of the first read current I R1 and the second read current I R2 can be adjusted, and the difference between them (I R1 -I R2 ) can be designed within an appropriate range.
  • the current flowing between the first electrode E1 and the switch element SW1 is the difference (I R1 -I R2 ) between the first read current I R1 and the second read current I R2 .
  • this difference (I R1 -I R2 ) it is possible to detect the difference (G1-G2) between the conductance G1 of the first magnetoresistance effect unit MTJ1 and the conductance G2 of the second magnetoresistance effect unit MTJ2.
  • the behavior of the magnetoresistance change of the magnetoresistance effect element may differ depending on whether a positive voltage is applied to the magnetoresistance effect element or a negative voltage is applied to the magnetoresistance effect element.
  • the behavior of the magnetoresistance change when a positive voltage is applied to the magnetoresistance effect element may be asymmetrical to the behavior of the magnetoresistance change when a negative voltage is applied to the magnetoresistance effect element.
  • potentials of the same polarity are applied to the first reference layer 10 and the second reference layer 20 based on the potential of the domain wall displacement layer 30, it is not necessary to take into account the asymmetry of the behavior of the magnetoresistance change.
  • the example shown in FIG. 13 is just one example, and a negative potential may be applied to the first reference layer 10 and the second reference layer 20 based on the potential of the domain wall displacement layer 30.
  • the second read current I R2 ' flows between the third electrode E3 and the first electrode E1. In the example shown in Fig. 13, the second read current I R2 ' flows from the third electrode E3 to the first electrode E1. The second read current I R2 ' flows in the z direction inside the second magnetoresistance effect unit MTJ2, thereby obtaining the conductance G2 of the second magnetoresistance effect unit MTJ2.
  • FIG. 14 is a diagram illustrating the change in conductance of the memristor 100 according to the first embodiment.
  • the horizontal axis of FIG. 14 is the position of the domain wall DW in the x direction, and the vertical axis is conductance.
  • the horizontal axis of FIG. 14 corresponds to the position in the x direction from the first end to the second end of the third region A3 in which the domain wall DW can move.
  • FIG. 14 shows the conductance G1 of the first magnetoresistance effect unit MTJ1, the conductance G2 of the second magnetoresistance effect unit MTJ2, and the conductance (G1-G2) of the memristor 100.
  • FIG. 15 is a schematic diagram of a neural network NN.
  • the neural network NN has an input layer L in , an intermediate layer L m , and an output layer L out .
  • FIG. 15 presents an example in which the intermediate layer L m has three layers, the number of intermediate layers L m is not important.
  • Each of the input layer L in , the intermediate layer L m , and the output layer L out has a plurality of chips C, and each chip C corresponds to a neuron in the brain.
  • Each of the input layer L in , the intermediate layer L m , and the output layer L out is connected by a transmission means.
  • the transmission means corresponds to a synapse in the brain.
  • the number of chips C and transmission means shown in FIG. 15 is an example.
  • FIG. 16 is a block diagram showing a system including a neuromorphic device 200 according to the first embodiment.
  • the system 300 has a plurality of sensors 201, the neuromorphic device 200, and a communication unit 202.
  • the neuromorphic device 200 has, for example, multiple memristor devices 1. Each of the memristor devices 1 performs a product-sum operation. Each of the memristor devices 1 performs operations from each layer of the neural network NN to the next layer. Each of the memristor devices 1 may have a separate control device 3, or may share the control device 3.
  • the memristor 100 has a change in conductance depending on the position of the domain wall DW.
  • the conductance of the memristor 100 corresponds to the weight of the transmission means in the neural network NN.
  • the conductance of the memristor 100 can be expressed from negative to positive values, and changes linearly with respect to the input. In learning the neural network NN, both positive and negative weights are required. Since the conductance of the memristor 100 can be expressed from negative to positive values, it is suitable as a parameter expressing the weight of the transmission means.
  • the conductance (weight) of the memristor 100 that is responsible for propagating the signal from that sensor 201 is increased when the neuromorphic device 200 learns.
  • the memristor 100 functions as a product calculation element, since it outputs the product of the input voltage and the conductance of the memristor 100 itself as a signal.
  • the memristor array 2 functions as a product-sum calculation device, since it combines the outputs from multiple memristors 100.
  • the product-sum calculation by multiple memristors 100 is controlled by the control device 3.
  • the neuromorphic device 200 performs learning and inference.
  • the conductance of the memristor 100 (corresponding to the weight of the transmission means) is adjusted during learning. Inference is performed using the set conductance of the memristor 100 (corresponding to the weight of the transmission means).
  • the neuromorphic device 200 used in the system 300 may be capable of both learning and inference, or may only perform inference. If only inference is performed, learning tailored to the task is performed in advance, and weights tailored to the task are installed in the memristors 100 of the neuromorphic device 200. For example, the conductance of each memristor 100 is adjusted so that it corresponds to the weight of the transmission means determined in the advance learning. If the neuromorphic device 200 only performs inference, the computational load on the edge device can be reduced.
  • the communication unit 202 outputs the results of the calculations performed by the neuromorphic device 200 to the outside. For example, the inference results for a specific task obtained by the neuromorphic device 200 are input to the communication unit 202, which then outputs the information to the outside.
  • the communication unit 202 may be wired or wireless.
  • the memristor device 1 has excellent integration capabilities, allowing the overall size of the system 300 to be reduced.
  • [Second embodiment] 17 is a cross-sectional view of the memristor 101 according to the second embodiment.
  • the memristor 101 according to the second embodiment differs from the memristor 100 according to the first embodiment in the shape of the first electrode E1'.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
  • the first electrode E1' contacts the first region A1 of the domain wall displacement layer 30.
  • the first electrode E1' may include an intermediate layer at the interface with the domain wall displacement layer 30.
  • the first interface S1 between the first electrode E1' and the domain wall displacement layer 30 may be closer to the first non-magnetic layer 40 than the second interface S2 between the second non-magnetic layer 50 and the domain wall displacement layer 30.
  • the first electrode E1' is a conductor.
  • the first electrode E1' may be made of the same material as the first electrode E1.
  • the magnetization M E1 ' of the first electrode E1' is oriented in, for example, a first magnetization direction.
  • first electrode E1' When viewed from the z direction, a portion of the first electrode E1' protrudes outward from the domain wall displacement layer 30.
  • the first end of the x direction end of the first electrode E1' that is located away from the geometric center GC of the domain wall displacement layer 30 is located away from the geometric center GC than the first end 30A in the x direction of the domain wall displacement layer 30.
  • the first end S3A which is one of the x-direction ends of the bottom surface S3 of the first electrode E1' and is located away from the geometric center GC of the domain wall displacement layer 30, is located away from the geometric center GC than the first end 30A in the x-direction of the domain wall displacement layer 30.
  • the bottom surface S3 is the surface of the first electrode E1' that is closer to the first non-magnetic layer 40 in the z-direction.
  • the bottom surface S3 is not limited to a flat surface, and may be curved. When viewed from the z-direction, the bottom surface S3 protrudes outward from the domain wall displacement layer 30.
  • the flatness of the surface on which the first electrode E1' is formed is increased. If the flatness of the first electrode E1' is high, the stability of the magnetization M E1 ' of the first electrode E1' is increased.
  • the memristor 101 according to the second embodiment can express positive and negative conductance, similarly to the memristor 100 according to the first embodiment.
  • the magnetization M E1 ' of the first electrode E1 ' is highly stable, so that the magnetization M A1 of the first region A1 is strongly fixed, the movement range of the domain wall DW can be restricted, and the domain wall displacement layer 30 can be prevented from becoming a single magnetic domain.
  • Fig. 18 is a plan view of the memristor 102 according to the third embodiment.
  • Fig. 18 is a plan view of the surface of the domain wall displacement layer 30.
  • the memristor 102 includes, for example, a first reference layer 10, a second reference layer 20, a domain wall displacement layer 30, a first non-magnetic layer 40, a second non-magnetic layer 50, a first electrode E1, a second electrode E2, a third electrode E3, and a fourth electrode E4.
  • the distance D1 in the x direction between the first electrode E1 and the second reference layer 20 is different from the distance D2 in the x direction between the second electrode E2 and the second reference layer 20.
  • the distance D1 in the x direction between the first electrode E1 and the second reference layer 20 corresponds to the distance in the x direction between the first region A1 with which the first electrode E1 is in contact and the second reference layer 20.
  • the distance D2 in the x direction between the second electrode E2 and the second reference layer 20 corresponds to the distance in the x direction between the second region A2 with which the second electrode E2 is in contact and the second reference layer 20.
  • the same components as those in the first embodiment are denoted by the same reference symbols, and a description thereof will be omitted.
  • the distance D1 is shorter than the distance D2.
  • the first electrode E1 may be made of a magnetic material and the second electrode E2 may be made of a non-magnetic material.
  • the magnetization M A2 of the second region A2 is more likely to change its orientation direction than the magnetization M A1 of the first region A1. This is because the magnetization M A1 of the first region A1 is strongly oriented in one direction by the magnetization M E1 of the first electrode E1. If the distance D2 between the second region A2 and the second reference layer 20 is long, the magnetic domain wall DW can be prevented from penetrating into the second region A2, and the magnetic domain wall displacement layer 30 can be prevented from becoming a single magnetic domain.
  • the distance D1 may be longer than the distance D2.
  • the fringing magnetic field generated at the first electrode E1 affects the magnetization M20 of the second reference layer 20.
  • the distance D1 between the first region A1 and the second reference layer 20 is long, the effect of the fringing magnetic field generated at the first electrode E1 on the magnetization M20 of the second reference layer 20 becomes smaller.
  • the memristor 102 according to the third embodiment can express positive and negative conductance, similar to the memristor 100 according to the first embodiment. Furthermore, by making the distance D1 and the distance D2 different, the reliability of the operation of the memristor 102 can be improved.
  • Fig. 19 is a plan view of the memristor 103 according to the fourth embodiment.
  • Fig. 19 is a plan view of the surface of the domain wall displacement layer 30.
  • the memristor 103 according to the fourth embodiment differs from the memristor 100 according to the first embodiment in the shapes of the first region A1' and the second region A2'.
  • the same components as in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
  • the first region A1' is the same as the first region A1 according to the first embodiment, except for its shape.
  • the second region A2' is the same as the second region A2 according to the first embodiment, except for its shape.
  • the width W1' of the first region A1' is equal to the width W3 of the third region A3.
  • the width W2' of the second region A2' is greater than the width W1' of the first region A1' and the width W3 of the third region A3.
  • the second boundary surface BS2 between the second region A2' and the third region A3 has a larger area than the first boundary surface BS1 between the first region A1' and the third region A3.
  • the magnetization of the first region A1' is more strongly oriented than the magnetization of the second region A2'. In other words, the magnetization of the second region A2' is more unstable than the magnetization of the first region A1'. If the second boundary surface BS2 is wide, the current density drops sharply from the third region A3 to the second region A2'. If the current density is small, the force that moves the domain wall DW is small.
  • the domain wall DW can be prevented from penetrating the second region A2' and the domain wall displacement layer 30 can be prevented from becoming a single magnetic domain.
  • first region A1' and the second region A2' are portions into which the domain wall DW does not penetrate and therefore do not contribute to the magnetoresistance change. If the area of the first region A1' and the second region A2' in the entire domain wall displacement layer 30 is small, the effective magnetoresistance effect ratio of the first magnetoresistance effect part MTJ1 becomes large.
  • the area of the first region A1' and the second region A2' in the entire domain wall displacement layer 30 can be reduced, for example, by matching the width W1' of the first region A1' with the width W3 of the third region A3 and narrowing the width W2' of the second region A2' the farther away from the third region A3.
  • the memristor 103 according to the fourth embodiment can express positive and negative conductance, similar to the memristor 100 according to the first embodiment. Furthermore, the memristor 103 has a large area of the second boundary surface BS2, which makes the operation of the memristor 103 highly reliable. Furthermore, the memristor 103 has a small area of the first region A1' and the second region A2' in the entire domain wall displacement layer 30, and the effective magnetoresistance effect ratio of the first magnetoresistance effect unit MTJ1 is large.
  • [Fifth embodiment] 20 is a plan view of the memristor 104 according to the fifth embodiment.
  • FIG. 20 is a plan view of the surface of the domain wall displacement layer 30.
  • the memristor 104 according to the fifth embodiment differs from the memristor 103 according to the fourth embodiment in the shape of the second region A2".
  • the same components as in the fourth embodiment are denoted by the same reference numerals, and description thereof will be omitted.
  • the second region A2" is the same as the second region A2 according to the first embodiment, except for its shape.
  • the second region A2" has a widening region A21.
  • the widening region A21 is a region whose width in the y direction increases continuously from the second boundary surface BS2 between the second region A2" and the third region A3.
  • the widened region A21 suppresses local current concentration at the second boundary surface BS2 between the second region A2" and the third region A3. Current tends to concentrate at corners.
  • the domain wall displacement layer 30 locally generates heat. The local heat generation in the domain wall displacement layer 30 inhibits stable operation of the domain wall DW and may also cause damage to the domain wall displacement layer 30.
  • the memristor 104 according to the fifth embodiment can express positive and negative conductance, similar to the memristor 100 according to the first embodiment. If the second region A2" has a widening region A21, local current concentration can be prevented and the reliability of the operation of the memristor 104 can be improved.
  • the second region A2" has a widening region A21, but the first region A1 may have a widening region whose width in the y direction continuously increases from the first boundary surface BS1 between the first region A1 and the third region A3.
  • the memristor 107 according to the eighth embodiment can express positive and negative conductance, similar to the memristor 100 according to the first embodiment.
  • [Tenth embodiment] 26 is a cross-sectional view of the memristor 109 according to the tenth embodiment.
  • the memristor 109 according to the tenth embodiment differs from the memristor 101 according to the second embodiment in that the second electrode E2′ includes a ferromagnetic material.
  • the same components as those in the second embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
  • [Twelfth embodiment] 28 is a perspective view of a memristor 111 according to the twelfth embodiment.
  • the memristor 111 according to the twelfth embodiment includes, for example, a first reference layer 12, a second reference layer 22, a domain wall displacement layer 32, a first nonmagnetic layer 42, a first electrode E1'', a second electrode E2'', a third electrode E3'', and a fourth electrode E4''.
  • the periphery of the memristor 111 is covered with an insulating layer 90, except for the wiring C1 and wiring C2.
  • the first reference layer 12 corresponds to the first reference layer 10 according to the first embodiment, and has the same configuration and material as the first reference layer 10.
  • the first reference layer 12 contacts, for example, the first nonmagnetic layer 42.
  • the first reference layer 12 faces the first portion P1 of the domain wall displacement layer 32.
  • the first non-magnetic layer 42 corresponds to the first non-magnetic layer 40 according to the first embodiment, and may be of the same thickness and material as the first non-magnetic layer 40.
  • the first non-magnetic layer 42 extends, for example, on one surface of the domain wall displacement layer 32.
  • the first non-magnetic layer 42 is sandwiched between the first reference layer 12 and the first portion P1 of the domain wall displacement layer 32.
  • the first non-magnetic layer 42 is sandwiched between the second reference layer 22 and the second portion P2 of the domain wall displacement layer 32.
  • the domain wall displacement layer 32 corresponds to the domain wall displacement layer 30 according to the first embodiment, and can be of the same thickness and material as the domain wall displacement layer 30.
  • the domain wall displacement layer 32 has a first region A1, a second region A2, and a third region A3. Each of the first region A1, the second region A2, and the third region A3 is the same as in the first embodiment.
  • the first electrode E1'' corresponds to the first electrode E1 according to the first embodiment, and may have the same configuration and material.
  • the second electrode E2'' corresponds to the second electrode E2 according to the first embodiment, and may have the same configuration and material.
  • the first electrode E1'' and the second electrode E2'' are write terminals for both the first magnetoresistance effect unit MTJ1' and the second magnetoresistance effect unit MTJ2'.
  • the first electrode E1'' is electrically connected to the switch element SW1.
  • the second electrode E2'' is electrically connected to the switch element SW2.
  • the third electrode E3'' corresponds to the third electrode E3 according to the first embodiment, and may have the same configuration and material.
  • the fourth electrode E4'' corresponds to the fourth electrode E4 according to the first embodiment, and may have the same configuration and material.
  • the third electrode E3'' is a read terminal for the second magnetoresistance effect unit MTJ2', and is electrically connected to the switch element SW3.
  • the fourth electrode E4'' is a read terminal for the first magnetoresistance effect unit MTJ1', and is electrically connected to the switch element SW4.
  • the memristor 111 is formed through a process of stacking each layer and a processing process of processing part of each layer into a predetermined shape.
  • the memristor 111 performs write and read operations. In a write operation, the position of the domain wall DW of the domain wall displacement layer 32 is changed. In a read operation, the conductance of the memristor 111 or the output current from the memristor 111 is detected.
  • a write current (write pulse) is applied between the first electrode E1′′ and the second electrode E2′′.
  • a write current IW is applied to the domain wall displacement layer 32, the position of the domain wall DW in the domain wall displacement layer 32 changes.
  • a read current is passed between the first electrode E1'' and the fourth electrode E4'' to obtain the conductance of the first magnetoresistance effect unit MTJ1', and a read current is passed between the first electrode E1'' and the third electrode E3'' to obtain the conductance of the second magnetoresistance effect unit MTJ2'.
  • a positive potential may be applied to the first reference layer 12 and a negative potential may be applied to the second reference layer 22 based on the potential of the domain wall displacement layer 32.
  • a positive potential may be applied to the first reference layer 12 and the second reference layer 22 based on the potential of the domain wall displacement layer 32.
  • the polarity of the first read voltage applied to the first reference layer 10 and the second read voltage applied to the second reference layer may be the same or opposite to that of the potential of the domain wall displacement layer 30.
  • the difference in conductance (G1-G2) between the first magnetoresistance effect unit MTJ1' and the second magnetoresistance effect unit MTJ2' can be calculated from their respective conductances.
  • the difference in conductance (G1-G2) may also be calculated from the difference between the read current flowing through the first magnetoresistance effect unit MTJ1' and the read current flowing through the second magnetoresistance effect unit MTJ2'.
  • the conductance difference (G1-G2) is output as the overall conductance of the memristor 111.
  • the memristor 111 can express negative and positive conductance values with a single element.
  • the memristor 111 according to the twelfth embodiment can also be controlled by four switch elements, so a memristor array using this memristor 111 has excellent integration properties, just like the memristor array according to the first embodiment.
  • any of the memristors according to the second to twelfth embodiments can be replaced with the memristor 100 shown in FIG. 2.

Landscapes

  • Hall/Mr Elements (AREA)

Abstract

このメモリスタは、第１参照層と、第２参照層と、磁壁移動層と、第１非磁性層と、第２非磁性層と、を備える。前記第１参照層及び前記第２参照層はそれぞれ、磁化が一方向に配向した強磁性体を含む。前記磁壁移動層は、磁化が第１磁化方向に配向した第１領域と、磁化が前記第１磁化方向と異なる第２磁化方向に配向した第２領域と、前記第１領域と前記第２領域との間で磁壁が移動可能な第３領域と、を有する。前記第１非磁性層は、前記磁壁移動層と前記第１参照層とに挟まれる。前記第２非磁性層は、前記磁壁移動層と前記第２参照層とに挟まれる。前記第１参照層は、前記第１領域から前記第２領域に向かう第１方向の長さが、前記第３領域より長い。

Description

メモリスタ、メモリスタアレイ及びニューロモルフィックデバイス
　本開示は、メモリスタ、メモリスタアレイ及びニューロモルフィックデバイスに関する。
　ニューロモーフィックデバイスは、ニューラルネットワークの演算を行う装置である。ニューロモーフィックデバイスは、人間の脳におけるニューロンとシナプスとの関係を人工的に模倣している。
　相変化メモリ（ＰＣＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、磁壁移動型の磁気抵抗効果素子（磁壁移動素子）等のメモリスタを集積したニューロモーフィックデバイスが提案されている。メモリスタは、入力される電圧とメモリスタ自身のコンダクタンスの積を電流として出力する。メモリスタは、ニューロモーフィックデバイスの積和演算における積演算素子として機能する。例えば、特許文献１には、磁壁移動素子を用いたニューロモーフィックデバイスが記載されている。
　メモリスタのコンダクタンスは、ニューロモーフィックデバイスの学習時の重みに対応する。ニューロモーフィックデバイスの学習では、正の重みと負の重みの両方が必要となる。現実の素子では、負のコンダクタンスの実現が困難である。そこで、２つの素子をペアとして扱い、それぞれの素子に正の重みと負の重みとをそれぞれ割り当て、２つの素子のそれぞれからの出力電流の差分をとる方法が提案されている。例えば、特許文献２には正値と負値で素子列を分離し、重みの絶対値をそれぞれの素子列に割り当て、積演算後に差分をとる方法が開示されている。
特許第６６１７８２９号公報 国際公開第２０１８／０３４１６３号
　少ない面積で多くの情報を処理するために、限られた領域内に、デバイスを高密度に集積することが求められている。例えば、特許文献２に記載のように、正の重みと負の重みを表現するために２つの素子を用いると、デバイスの集積性を十分高めることが難しい。
　本開示の実施形態は上記問題に鑑みてなされたものであり、集積性を高めることができるメモリスタ及び集積性の高いメモリスタアレイ及びニューロモルフィックデバイスを提供することを目的とする。
　第１の態様にかかるメモリスタは、第１参照層と、第２参照層と、磁壁移動層と、第１非磁性層と、第２非磁性層と、を備える。前記第１参照層及び前記第２参照層はそれぞれ、磁化が一方向に配向した強磁性体を含む。前記磁壁移動層は、磁化が第１磁化方向に配向した第１領域と、磁化が前記第１磁化方向と異なる第２磁化方向に配向した第２領域と、前記第１領域と前記第２領域との間で磁壁が移動可能な第３領域と、を有する。前記第１非磁性層は、前記磁壁移動層と前記第１参照層とに挟まれる。前記第２非磁性層は、前記磁壁移動層と前記第２参照層とに挟まれる。前記第１参照層は、前記第１領域から前記第２領域に向かう第１方向の長さが、前記第３領域より長い。
第１実施形態に係るメモリスタデバイスのブロック図である。 第１実施形態に係るメモリスタアレイの回路図である。 第１実施形態に係るメモリスタアレイの断面図である。 第１実施形態に係るメモリスタの断面図である。 第１実施形態に係るメモリスタの平面図である。 第１実施形態に係るメモリスタの製造方法を説明するための図である。 第１実施形態に係るメモリスタの製造方法を説明するための図である。 第１実施形態に係るメモリスタの製造方法を説明するための図である。 第１実施形態に係るメモリスタの製造方法を説明するための図である。 第１実施形態に係るメモリスタの製造方法を説明するための図である。 第１実施形態に係るメモリスタへの書き込み動作を説明するための図である。 第１実施形態に係るメモリスタからの読出し動作の第１例を説明するための図である。 第１実施形態に係るメモリスタからの読出し動作の第２例を説明するための図である。 第１実施形態に係るメモリスタのコンダクタンス変化を説明する図である。 ニューラルネットワークの概念図である。 第１実施形態にかかるニューロモルフィックデバイスを含むシステムを示すブロック図である。 第２実施形態に係るメモリスタの断面図である。 第３実施形態に係るメモリスタの平面図である。 第４実施形態に係るメモリスタの平面図である。 第５実施形態に係るメモリスタの平面図である。 第６実施形態に係るメモリスタの断面図である。 第７実施形態に係るメモリスタの断面図である。 第８実施形態に係るメモリスタの断面図である。 第８実施形態に係るメモリスタのコンダクタンス変化を説明する図である。 第９実施形態に係るメモリスタの断面図である。 第１０実施形態に係るメモリスタの断面図である。 第１１実施形態に係るメモリスタの断面図である。 第１２実施形態に係るメモリスタの斜視図である。
　以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本実施形態の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本実施形態はそれらに限定されるものではなく、本実施形態の効果を奏する範囲で適宜変更して実施することが可能である。
　まず方向について定義する。ｘ方向及びｙ方向は、後述する基板Ｓｕｂ（図３参照）の一面と略平行な方向である。ｘ方向は、後述する磁壁移動層３０の長手方向であり、第１領域Ａ１から第２領域Ａ２に向かう方向である。ｘ方向を第１方向という場合がある。ｙ方向は、ｘ方向と直交する方向である。ｙ方向は第２方向という場合がある。ｚ方向は、後述する基板Ｓｕｂからメモリスタ１００へ向かう方向である。ｚ方向は、積層方向という場合がある。本明細書において、＋ｚ方向を「上」、－ｚ方向を「下」として表す場合があるが、これら表現は便宜上のものであり、重力方向を規定するものではない。
［第１実施形態］
　図１は、第１実施形態にかかるメモリスタデバイス１のブロック図である。メモリスタデバイス１は、メモリスタアレイ２と制御装置３とを有する。
　メモリスタアレイ２は、複数のメモリスタ１００（図２参照）を有する。制御装置３は、メモリスタアレイ２のメモリスタ１００のそれぞれの動作を制御する。制御装置３は、例えば、図１に示すようにメモリスタアレイ２の周辺に配置されていてもよい。また制御装置３は、メモリスタアレイ２とｚ方向に重なる位置に配置されていてもよい。
　制御装置３は、例えば、信号入力部４と、演算部５と、出力部６と、を有する。
　信号入力部４は、制御部７と電源８とを有する。制御部７は、例えば、プロセッサとメモリとを有する。プロセッサは、例えば、ＣＰＵ（Central Processing Unit）である。プロセッサは、例えば、パルスを印加する素子のアドレス、パルスを印加する素子の電位、素子に印加するパルスの大きさ（電圧、パルス長）等を制御する。メモリは、素子のアドレス、プロセッサを動作するプログラム等を記憶する。
　演算部５は、メモリスタアレイ２内の各素子のコンダクタンス、又は、各素子からの出力電流を基に、演算を行う。演算部５は、例えば、プロセッサを有する。演算部５は、例えば、メモリスタアレイ２内の複数の素子からの出力電流を足し合わせる。演算部５は、例えば、それぞれのメモリスタから出力される第１読出し電流と第２読出し電流との差分を求める処理を行ってもよい。メモリスタデバイス１をニューラルネットワークに適用する場合、演算部５は、複数の素子からの出力電流を足し合わせた結果を活性化関数に代入してもよい。
　出力部６は、演算部５に接続されている。出力部６は、演算部５の演算結果を外部に出力する。出力部６は、例えば、出力コンデンサ、増幅器、コンバータ等を有する。また出力部６は、演算結果を信号入力部４にフィードバックしてもよい。演算結果は、例えば、信号入力部４のメモリに記憶される。
　図２は、第１実施形態に係るメモリスタアレイ２の回路図である。メモリスタアレイ２は、複数のメモリスタ１００と、複数の第１配線Ｌ１と、複数の第２配線Ｌ２と、複数の第３配線Ｌ３と、複数の第４配線Ｌ４と、を備える。またそれぞれのメモリスタ１００には、メモリスタ１００の動作を制御するスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４が接続されている。スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のいずれかは、複数のメモリスタ１００で共有してもよい。例えば、スイッチ素子ＳＷ１は、第１配線Ｌ１の一端に接続されてもよい。他のスイッチ素子ＳＷ２、ＳＷ３、ＳＷ４も同様に、複数のメモリスタ１００を繋ぐ配線の一端に接続されてもよい。
　第１配線Ｌ１のそれぞれは、信号の書き込み時及び読み出し時の両方に用いることができる共通配線である。第１配線Ｌ１のそれぞれは、例えば、信号入力部４又は演算部５に接続されている。第２配線Ｌ２のそれぞれは、書き込み配線である。第２配線Ｌ２のそれぞれは、信号入力部４に接続されている。第３配線Ｌ３及び第４配線Ｌ４のそれぞれは、読み出し配線である。第３配線Ｌ３及び第４配線Ｌ４のそれぞれは、信号入力部４又は演算部５に接続されている。
　スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれは、電流の流れを制御する素子である。スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれは、例えば、トランジスタ、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）のように結晶層の相変化を利用した素子、金属絶縁体転移（ＭＩＴ）スイッチのようにバンド構造の変化を利用した素子、ツェナーダイオード及びアバランシェダイオードのように降伏電圧を利用した素子、原子位置の変化に伴い伝導性が変化する素子である。
　スイッチ素子ＳＷ１は、例えば、第１配線Ｌ１とメモリスタ１００との間にある。スイッチ素子ＳＷ２は、例えば、第２配線Ｌ２とメモリスタ１００との間にある。スイッチ素子ＳＷ３は、例えば、第３配線Ｌ３とメモリスタ１００との間にある。スイッチ素子ＳＷ４は、例えば、第４配線Ｌ４とメモリスタ１００との間にある。スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の配置は、メモリスタ１００への書き込み電流又は読出し電流を制御できれば、問わない。メモリスタアレイ２内の集積性を高めるためには、メモリスタアレイ２内に配置されるスイッチ素子の数を少なくすることが好ましい。
　スイッチ素子ＳＷ１とスイッチ素子ＳＷ２は、メモリスタ１００への書き込み電流の制御を担う。スイッチ素子ＳＷ３とスイッチ素子ＳＷ４は、メモリスタ１００への読出し電流の制御を担う。メモリスタ１００へのデータ書き込みを担う書き込み電流は、メモリスタ１００からのデータ読出しを担う読出し電流より大きい。そのため、スイッチ素子ＳＷ３及びスイッチ素子ＳＷ４のそれぞれの素子サイズは、スイッチ素子ＳＷ１及びスイッチ素子ＳＷ２のそれぞれの素子サイズより小さくてもよい。素子サイズは、例えば、基板Ｓｕｂ表面においてスイッチが占める面積である。最大定格電流量に合わせてスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれの素子サイズを設計することで、メモリスタアレイ２全体のサイズを小さくできる。
　図３は、第１実施形態に係るメモリスタアレイ２の断面図である。メモリスタアレイ２は、例えば、基板Ｓｕｂと、基板Ｓｕｂに形成された複数のトランジスタＴｒと、複数のメモリスタ１００と、複数の配線Ｃ１、Ｃ２と、絶縁層９０とを有する。
　基板Ｓｕｂは、例えば、半導体基板である。メモリスタ１００の詳細については、後述する。
　トランジスタＴｒは、上述のスイッチ素子ＳＷ３、ＳＷ４の一例である。スイッチ素子ＳＷ１、ＳＷ２は、図３に示す面とｙ方向に異なる位置にある。トランジスタＴｒは、ゲート電極Ｇと、絶縁膜ＧＩと、活性領域ＡＡ１と、活性領域ＡＡ２と、を備える。活性領域ＡＡ１及び活性領域ＡＡ２は、基板Ｓｕｂに形成され、電流の流れ方向によってソース又はドレインとなる。
　トランジスタＴｒとメモリスタ１００とは、配線Ｃ１と配線Ｃ２とのうち少なくとも一方を介して、接続されている。配線Ｃ１は、ｚ方向に延びる。配線Ｃ２は、ｘｙ面内のいずれかの方向に延びる。配線Ｃ１及び配線Ｃ２は、導電体である。図３に示す配線Ｃ１、Ｃ２は、第３配線Ｌ３又は第４配線Ｌ４とトランジスタＴｒ、及び、トランジスタＴｒとメモリスタ１００とを電気的に接続する。
　絶縁層９０は、トランジスタＴｒとメモリスタ１００との間を、絶縁する。絶縁層９０は、多層配線の配線間や素子間を絶縁する絶縁層である。メモリスタ１００とトランジスタＴｒとは、配線Ｃ１，Ｃ２を除いて、絶縁層９０によって電気的に分離されている。絶縁層９０は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣ）、窒化クロム（ＣｒＮ）、炭窒化シリコン（ＳｉＣＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯｘ）、酸化マグネシウム（ＭｇＯ）等である。
　図４は、メモリスタ１００の断面図である。図４は、磁壁移動層３０のｙ方向の中心でメモリスタ１００を切断した図である。図５は、メモリスタ１００の磁壁移動層３０の一面をｚ方向から平面視した図である。
　メモリスタ１００は、例えば、第１参照層１０と、第２参照層２０と、磁壁移動層３０と、第１非磁性層４０と、第２非磁性層５０と、第１電極Ｅ１と、第２電極Ｅ２と、第３電極Ｅ３と、第４電極Ｅ４とを備える。メモリスタ１００の周囲は、配線Ｃ１を除き、絶縁層９０で被覆されている。
　メモリスタ１００は、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２とを含む。第１磁気抵抗効果部ＭＴＪ１は、第１参照層１０と第１非磁性層４０と磁壁移動層３０とによって構成される。第２磁気抵抗効果部ＭＴＪ２は、第２参照層２０と第２非磁性層５０と磁壁移動層３０とによって構成される。
　磁気抵抗効果は、非磁性層を挟む２つの強磁性層の磁化の相対角に応じて、ｚ方向の抵抗値が変化する現象である。第１磁気抵抗効果部ＭＴＪ１は、第１参照層１０の磁化と磁壁移動層３０の磁化との相対角が変化すると、ｚ方向の抵抗値が変化する。第２磁気抵抗効果部ＭＴＪ２は、第２参照層２０の磁化と、磁壁移動層３０のうち第２参照層２０と対向する部分の磁化と、の相対角が変化すると、ｚ方向の抵抗値が変化する。コンダクタンスは抵抗値の逆数で表されるため、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２はそれぞれ、磁壁移動層３０内の磁壁ＤＷの位置によってコンダクタンスが変化する。
　第１磁気抵抗効果部ＭＴＪ１のコンダクタンスは、ｚ方向から見て第１参照層１０と第３領域Ａ３とが重畳する領域において磁壁ＤＷが動く際に変化する。第２磁気抵抗効果部ＭＴＪ２のコンダクタンスは、ｚ方向から見て第２参照層２０と第３領域Ａ３とが重畳する領域において磁壁ＤＷが動く際に変化する。第２参照層２０と第３領域Ａ３とが重畳する第１重畳面積は、例えば、第１参照層１０と第３領域Ａ３とが重畳する第２重畳面積より狭い。
　第１参照層１０は、強磁性体を含む。第１参照層１０は、ｘ方向の長さがｙ方向の幅より長い強磁性層である。第１参照層１０の磁化Ｍ１０は、メモリスタ１００が使用される通常環境において、一方向に配向し、固定されている。ここで、“磁化が固定されている”ということは、メモリスタ１００が動作する通常の動作（想定を超える外力が印加されていない）において、磁化の向きが反転しないことを意味する。
　第１参照層１０は、例えば、磁壁移動層３０との間で、コヒーレントトンネル効果を得やすい材料を含む。第１参照層１０は、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を含む。第１参照層１０は、例えば、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅである。
　第１参照層１０は、例えば、ホイスラー合金でもよい。ホイスラー合金はハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、ＸＹＺ又はＸ２ＹＺの化学組成をもつ金属間化合物であり、Ｘは周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属又はＸの元素種であり、ＺはＩＩＩ族からＶ族の典型元素である。ホイスラー合金として例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＦｅＧａ、Ｃｏ２ＭｎＳｉ、Ｃｏ２Ｍｎ１－ａＦｅａＡｌｂＳｉ１－ｂ、Ｃｏ２ＦｅＧｅ１－ｃＧａｃ等が挙げられる。
　第１参照層１０は、シンセティック反強磁性構造（ＳＡＦ構造）を有してもよい。シンセティック反強磁性構造は、非磁性層を挟む二つの磁性層からなる。例えば、第１参照層１０は、強磁性層、スペーサ層、強磁性層の積層体でもよい。ＳＡＦ構造を構成する２つの強磁性層が反強磁性カップリングするとことで、ＳＡＦ構造ではない場合より第１参照層１０の保磁力が大きくなる。ＳＡＦ構造を構成する磁性層は、例えば、強磁性体を含み、ＩｒＭｎ、ＰｔＭｎ等の反強磁性体を含んでもよい。スペーサ層は、例えば、Ｒｕ、Ｉｒ、Ｒｈからなる群から選択される少なくとも一つを含む。
　第１参照層１０のｘ方向の長さは、例えば、後述する磁壁移動層３０の第３領域Ａ３の長さより長い。第１参照層１０が、磁壁ＤＷが移動できる範囲である第３領域Ａ３の全面と対向することで、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスにおける不感領域を無くすことができる。不感領域は、磁壁ＤＷの位置が変化しても磁気抵抗効果部のコンダクタンスが変化しない領域を指す。また第１参照層１０のｘ方向の長さは、例えば、磁壁移動層３０のｘ方向の長さより長い。第１参照層１０の面積が磁壁移動層３０の面積より大きいと、第１参照層１０の熱容量が大きくなり、磁壁移動層３０からの排熱効率が高まる。また、また第１参照層１０の面積が磁壁移動層３０の面積より大きいと、磁壁移動層３０の平坦性が向上し、磁壁ＤＷがスムーズに移動する。
　第２参照層２０は、強磁性体を含む。第２参照層２０は、ｘ方向の長さがｙ方向の長さより長い強磁性層である。第２参照層２０は、例えば、第１参照層１０より基板Ｓｕｂから離れた位置にある。
　第２参照層２０の磁化Ｍ２０は、メモリスタ１００が使用される通常環境において、一方向に配向し、固定されている。第２参照層２０は、例えば、磁壁移動層３０との間で、コヒーレントトンネル効果を得やすい材料を含む。第２参照層２０には、例えば、第１参照層１０と同様の材料を用いることができる。
　第２参照層２０のｘ方向の長さは、例えば、後述する磁壁移動層３０のｘ方向の長さより短い。第２参照層２０のｘ方向の長さは、後述する磁壁移動層３０の第３領域Ａ３のｘ方向の長さより短くてもよい。ｚ方向から見て、第２参照層２０と磁壁移動層３０とが重ならない領域があると、第１電極Ｅ１及び第２電極Ｅ２を作製しやすくなる。
　また図５に示すように、第２参照層２０のｙ方向の幅Ｗ２０は、第１参照層１０のｙ方向の幅Ｗ１０より狭い。また第２参照層２０のｙ方向の幅Ｗ２０は、磁壁移動層３０の第３領域Ａ３の幅Ｗ３より狭い。第２参照層２０の幅Ｗ２０を第１参照層１０の幅Ｗ１０より狭くすることで、磁壁移動層３０と第２参照層２０との間で短絡が生じることを抑制できる。
　第１非磁性層４０は、第１参照層１０と磁壁移動層３０とに挟まれる。第１非磁性層４０は、例えば、第１参照層１０上にある。第１非磁性層４０は、ｘ方向の長さがｙ方向の長さより長い非磁性層である。
　第１非磁性層４０は、例えば、非磁性の絶縁体、半導体又は金属からなる。非磁性の絶縁体は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、およびこれらのＡｌ、Ｓｉ、Ｍｇの一部がＺｎ、Ｂｅ等に置換された材料である。これらの材料は、バンドギャップが大きく、絶縁性に優れる。第１非磁性層４０が非磁性の絶縁体からなる場合、第１非磁性層４０はそれぞれ、トンネルバリア層である。非磁性の金属は、例えば、Ｃｕ、Ａｕ、Ａｇ等である。非磁性の半導体は、例えば、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ２、ＣｕＧａＳｅ２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ２等である。
　第１非磁性層４０の厚みは、例えば、２０Å以上であり、２５Å以上でもよい。第１非磁性層４０の厚みや材料を変えることで、第１磁気抵抗効果部ＭＴＪ１の面積抵抗（ＲＡ）を変えることができる。面積抵抗（ＲＡ）は、素子抵抗と素子断面積の積で表される。第１磁気抵抗効果部ＭＴＪ１の素子断面は、第１磁気抵抗効果部ＭＴＪ１をｘｙ面に沿って切断した断面である。
　第２非磁性層５０は、第２参照層２０と磁壁移動層３０とに挟まれる。第２非磁性層５０は、例えば、磁壁移動層３０上にある。第２非磁性層５０は、例えば、第１非磁性層４０より基板Ｓｕｂから離れた位置にある。第２非磁性層５０は、ｘ方向の長さがｙ方向の長さより長い非磁性層である。
　第２非磁性層５０は、例えば、非磁性の絶縁体、半導体又は金属からなる。第２非磁性層５０には、第１非磁性層４０と同様の材料を用いることができる。
　第２非磁性層５０の厚みはそれぞれ、例えば、２０Å以上であり、２５Å以上でもよい。第２非磁性層５０の厚みを変えることで、第２磁気抵抗効果部ＭＴＪ２の面積抵抗（ＲＡ）を変えることができる。例えば、第２磁気抵抗効果部ＭＴＪ２の面積抵抗（ＲＡ）を第１磁気抵抗効果部ＭＴＪ１の面積抵抗より小さくしてもよい。
　磁壁移動層３０は、例えば、第１非磁性層４０と第２非磁性層５０とに挟まれる。磁壁移動層３０は、例えば、ｘ方向の長さがｙ方向の幅より長い強磁性層である。磁壁移動層３０は、内部に磁壁ＤＷを有する。磁壁ＤＷは、異なる磁区の境界である。磁壁ＤＷは、磁壁移動層３０の内部をｘ方向に動く。磁壁移動層３０は、アナログ層、磁気記録層とも呼ばれる。
　磁壁移動層３０は、第１領域Ａ１と、第２領域Ａ２と、第３領域Ａ３と、を有する。第１領域Ａ１は、ｚ方向から見て第１電極Ｅ１と重なる領域である。第２領域Ａ２は、ｚ方向から見て第２電極Ｅ２と少なくとも一部が重なる領域である。第３領域Ａ３は、磁壁移動層３０の第１領域Ａ１及び第２領域Ａ２以外の領域である。第３領域Ａ３は、例えば、ｘ方向に第１領域Ａ１と第２領域Ａ２とに挟まれる。
　第１領域Ａ１において、磁化ＭＡ１は第１磁化方向（例えば＋ｚ方向）に配向している。第２領域Ａ２において、磁化ＭＡ２は第２磁化方向（例えば－ｚ方向）に配向している。第１領域Ａ１の磁化ＭＡ１と第２領域Ａ２の磁化ＭＡ２とは、例えば、反対方向に配向している。第１領域Ａ１の磁化ＭＡ１及び第２領域Ａ２の磁化ＭＡ２が固定されているため、磁壁ＤＷは、第１領域Ａ１及び第２領域Ａ２には侵入しない。第１磁化方向及び第２磁化方向は、ｚ方向に限られず、ｘｙ面内のいずれかの方向でもよい。
　第３領域Ａ３は、磁化の向きが変化し、磁壁ＤＷが移動できる領域である。第３領域Ａ３は、磁壁移動可能領域と称される。第３領域Ａ３は、第１磁区Ａ３１と第２磁区Ａ３２とを有する。第１磁区Ａ３１と第２磁区Ａ３２とは、磁化の配向方向が反対である。第１磁区Ａ３１と第２磁区Ａ３２との境界が磁壁ＤＷである。第１磁区Ａ３１の磁化ＭＡ３１は、例えば、第１領域Ａ１の磁化ＭＡ１と同じ方向に配向する。第２磁区Ａ３２の磁化ＭＡ３２は、例えば、第２領域Ａ２の磁化ＭＡ２と同じ方向に配向する。磁壁ＤＷは、原則、第３領域Ａ３内を移動する。
　第１磁区Ａ３１と第２磁区Ａ３２との体積の比率が変化すると、磁壁ＤＷが移動する。磁壁ＤＷは、例えば、磁壁移動層３０のｘ方向に書き込み電流（例えば、電流パルス）を印加したり、磁壁移動層３０に外部磁場を印加したりすること等によって移動する。例えば、第１電極Ｅ１と第２電極Ｅ２との間に書き込み電流を印加すると、磁壁ＤＷが移動する。
　図５に示すように、ｚ方向から見て、第１領域Ａ１の幅Ｗ１は、第３領域Ａ３の幅Ｗ３より広くてもよく、第２領域Ａ２の幅Ｗ２は、第３領域Ａ３の幅Ｗ３より広くてもよい。この場合、第３領域Ａ３から第１領域Ａ１又は第２領域Ａ２に至る位置で、磁壁移動層３０を流れる電流の電流密度が急激に低下する。磁壁移動層３０を流れる電流の電流密度が急激に低下すると、磁壁ＤＷを動かす力が弱くなり、第１領域Ａ１及び第２領域Ａ２への磁壁ＤＷの侵入を防ぐことができる。
　また第２領域Ａ２の面積は、第１領域Ａ１の面積より広くてもよい。また第２領域Ａ２の幅Ｗ２は、第１領域Ａ１の幅Ｗ１より広くてもよい。第２領域Ａ２の面積が第１領域Ａ１より広いと、第２電極Ｅ２が強磁性体ではない場合でも、磁壁ＤＷが第２領域Ａ２に侵入しにくくなる。
　磁壁移動層３０の厚みは、例えば、５ｎｍ以上である。強磁性層におけるスピン拡散長は、大きくても４ｎｍ程度である。そのため、磁壁移動層３０の厚みが５ｎｍ以上であれば、読出し電流がｚ方向に流れた場合でも、隣接する強磁性層から注入されるスピンによるスピントランスファートルクの影響を抑えることができ、予期せぬ磁化反転が生じることを抑制できる。
　磁壁移動層３０は、磁性体を含む。磁壁移動層３０には、例えば、第１参照層１０と同様の材料を用いることができる。磁壁移動層３０は、強磁性体、フェリ磁性体、又はこれらと電流により磁気状態を変化させることが可能な反強磁性体との組み合わせでもよい。磁壁移動層３０はそれぞれ、Ｃｏ、Ｎｉ、Ｆｅ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも一つの元素を有することが好ましい。
　磁壁移動層３０は、例えば、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等でもよい。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流が小さくなる。またＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、磁壁ＤＷの移動速度が遅くなる。反強磁性体は、例えば、Ｍｎ３Ｘ（ＸはＳｎ、Ｇｅ、Ｇａ、Ｐｔ、Ｉｒ等）、ＣｕＭｎＡｓ、Ｍｎ２Ａｕ等である。
　第１電極Ｅ１は、磁壁移動層３０の第１領域Ａ１に接する。第１電極Ｅ１は、例えば、スイッチ素子ＳＷ１と電気的に接続される。第１電極Ｅ１は、磁壁移動層３０との界面に中間層を含んでもよい。ｚ方向から見て、第１電極Ｅ１の面積は、第１領域Ａ１の面積より大きくてもよい。ｚ方向から見て、第１領域Ａ１は、第１電極Ｅ１に内包されていてもよい。
　第１電極Ｅ１は、導電体である。第１電極Ｅ１は、例えば、強磁性体でもよい。第１電極Ｅ１には、例えば、第１参照層１０と同様の材料を用いることができる。第１電極Ｅ１は、ＳＡＦ構造でもよい。第１電極Ｅ１の磁化ＭＥ１は、例えば、第１磁化方向に配向している。第１電極Ｅ１の磁化ＭＥ１は、例えば、第１領域Ａ１の磁化ＭＡ１の配向方向を固定する。磁化ＭＥ１と磁化ＭＡ１とは、同じ方向に配向する。
　第１電極Ｅ１と磁壁移動層３０との間の第１界面Ｓ１は、第２非磁性層５０と磁壁移動層３０との間の第２界面Ｓ２より第１非磁性層４０の近くにあってもよい。第１界面Ｓ１と第１非磁性層４０とのｚ方向の距離は、第２界面Ｓ２と第１非磁性層４０とのｚ方向の距離より短い。第１電極Ｅ１の一部が磁壁移動層３０に埋め込まれていると、第１領域Ａ１の磁化ＭＡ１を強く固定できる。また第１参照層１０、第１非磁性層４０、磁壁移動層３０、第２非磁性層５０、第２参照層２０を順に積層した後に、第２非磁性層５０及び第２参照層２０の一部を除去した後に、第１電極Ｅ１を形成すると、第１界面Ｓ１が第２界面Ｓ２より第１非磁性層４０の近くになる場合がある。第１参照層１０、第１非磁性層４０、磁壁移動層３０、第２非磁性層５０、第２参照層２０を連続成膜することで、第１磁気抵抗効果部ＭＴＪ１及び第２磁気抵抗効果部ＭＴＪ２の各層の界面の平坦性が向上し、第１磁気抵抗効果部ＭＴＪ１及び第２磁気抵抗効果部ＭＴＪ２の磁気特性が向上する。
　第２電極Ｅ２は、磁壁移動層３０の第２領域Ａ２に接する。第２電極Ｅ２は、例えば、スイッチ素子ＳＷ２と電気的に接続される。第２電極Ｅ２は、磁壁移動層３０との界面に中間層を含んでもよい。ｚ方向から見て、第２電極Ｅ２の面積は、第２領域Ａ２の面積より大きくてもよい。ｚ方向から見て、第２領域Ａ２は、第２電極Ｅ２に内包されていてもよい。第２電極Ｅ２は、ｚ方向から見て、第２領域Ａ２の全体と重畳してもよいし、第２領域Ａ２の一部だけと重畳してもよい。
　第２電極Ｅ２は、導電体である。第２電極Ｅ２は、第１電極Ｅ１と同様の材料でもよいし、任意の導体でもよい。
　第２電極Ｅ２は、例えば、強磁性体でもよい。第２電極Ｅ２が強磁性体の場合、第２電極Ｅ２の膜厚は、第１電極Ｅ１の膜厚と異なってもよい。第２電極Ｅ２の膜厚と第１電極Ｅ１の膜厚が異なると、第２電極Ｅ２の保磁力と第１電極Ｅ１の保磁力との間に差が生じ、磁化の配向方向を逆向きに固定することが容易になる。
　製造しやすさの観点では、第２電極Ｅ２は、非磁性体であることが好ましい。第２電極Ｅ２が非磁性体の場合でも、磁壁移動層３０を流れる電流の電流密度が第３領域Ａ３から第２領域Ａ２に至る際に急激に低下することで、磁壁ＤＷの移動範囲を制限できる。
　第２電極Ｅ２と磁壁移動層３０との間の界面は、第２非磁性層５０と磁壁移動層３０との間の第２界面Ｓ２より第１非磁性層４０の近くにあってもよい。
　第３電極Ｅ３は、第２参照層２０に接続されている。第３電極Ｅ３は、導体である。第３電極Ｅ３は、スイッチ素子ＳＷ３と電気的に接続されている。
　第４電極Ｅ４は、第１参照層１０に接続されている。第４電極Ｅ４は、導体である。第４電極Ｅ４は、スイッチ素子ＳＷ４と電気的に接続されている。
　メモリスタ１００の各層の磁化の向きは、例えば磁化曲線を測定することにより確認できる。磁化曲線は、例えば、ＭＯＫＥ（Magneto Optical Kerr Effect）を用いて測定できる。ＭＯＫＥによる測定は、直線偏光を測定対象物に入射させ、その偏光方向の回転等が起こる磁気光学効果(磁気Kerr効果)を用いることにより行う測定方法である。
　メモリスタ１００は、公知の方法で作製できる。スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、例えばフォトリソグラフィーを用いて作製できる。トランジスタが複数形成された市販の半導体基板を用いてもよい。
　メモリスタ１００は、各層の積層工程と、各層の一部を所定の形状に加工する加工工程により形成される。
　図６～図１０は、第１実施形態に係るメモリスタ１００の製造方法を説明するための図である。
　まず図６に示すように、配線Ｃ１が形成された絶縁層９０上に、電極層９１、強磁性層９２、非磁性層９３、強磁性層９４、非磁性層９５、強磁性層９６を順に積層する。各層の積層は、スパッタリング法、化学気相成長（ＣＶＤ）法、電子ビーム蒸着法（ＥＢ蒸着法）、原子レーザデポジッション法等を用いることができる。
　次いで、図７に示すように、積層された積層体を所定の形状に加工する。各層の加工は、フォトリソグラフィー、エッチング（例えば、Ａｒエッチング、イオンビームエッチング（ＩＢＥ））等を用いて行うことができる。この加工により電極層９１は第４電極Ｅ４になり、強磁性層９２は第１参照層１０になり、非磁性層９３は第１非磁性層４０になり、強磁性層９４は磁壁移動層３０となる。
　次いで、図８に示すように、非磁性層９５、強磁性層９６をさらに加工する。この加工により非磁性層９５は第２非磁性層５０になり、強磁性層９６は第２参照層２０となる。１回目の加工の際に、イオンビームによってエッチングされた試料の一部が非磁性層９５の側面に再付着する場合がある。２回目の加工で、この再付着した試料を除去することで、磁壁移動層３０と第２参照層２０とが短絡することを抑制できる。次いで、第２非磁性層５０及び第２参照層２０の周囲を絶縁体で被覆する。
　次いで、図９に示すように、ｚ方向から見て、磁壁移動層３０の一部と重なる位置に、開口Ｈ１、Ｈ２を形成する。
　次いで、図１０に示すように、開口Ｈ１、Ｈ２を導電体で充填することで、第１電極Ｅ１と第２電極Ｅ２が形成される。次いで、第２参照層２０と重なる位置に第３電極Ｅ３を形成し、第１電極Ｅ１、第２電極Ｅ２及び第３電極Ｅ３を絶縁体で被覆する。絶縁層に開口Ｈ３、Ｈ４、Ｈ５を形成し、導電体で充填することで、メモリスタ１００が作製される。
　次いで、第１実施形態に係るメモリスタ１００の動作について説明する。メモリスタ１００の動作には、書き込み動作と読出し動作がある。書き込み動作では、磁壁移動層３０の磁壁ＤＷの位置を変える。読出し動作では、メモリスタ１００のコンダクタンス、又は、メモリスタ１００からの出力電流を検出する。
　図１１は、メモリスタ１００の書き込み動作を説明するための図である。メモリスタ１００に信号を書き込む際は、まずメモリスタアレイ２のうちの何れのメモリスタ１００に信号を書き込むかを選択する。この選択は、例えば、制御部７で行う。次いで、書き込み対象のメモリスタ１００に接続されたスイッチ素子ＳＷ１及びスイッチ素子ＳＷ２をＯＮにし、スイッチ素子ＳＷ３、ＳＷ４をＯＦＦにする（図２参照）。スイッチ素子ＳＷ１及びスイッチ素子ＳＷ２をＯＮにすることで、磁壁移動層３０に沿って書き込み電流ＩＷ（書き込みパルス）が印加される。
　磁壁移動層３０に書き込み電流ＩＷが印加されると、磁壁移動層３０内の磁壁ＤＷの位置が変化する。磁壁移動層３０内の磁壁ＤＷの位置及び進行方向は、第１電極Ｅ１と第２電極Ｅ２の電位差を制御することで、制御できる。
　書き込み電流ＩＷ（書き込みパルス）の大きさは、一定でもよいし、磁壁ＤＷの位置によって変えてもよい。例えば、第１書き込みパルスの大きさを第２書き込みパルスの大きさより小さくしてもよい。これらの書き込みパルスの制御は、制御部７で行う。第１書き込みパルスは、ｚ方向から見て第２参照層２０と磁壁移動層３０とが重畳する領域に磁壁ＤＷがある際に、磁壁移動層３０に印加される書き込みパルスである。第２書き込みパルスは、ｚ方向から見て第２参照層２０と磁壁移動層３０とが重畳しない領域に磁壁ＤＷがある際に、磁壁移動層３０に印加される書き込みパルスである。ｚ方向から見て第２参照層２０と磁壁移動層３０とが重畳しない領域に磁壁ＤＷがある場合、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスは変化しない。コンダクタンス変化の少ない領域における書き込みパルスの大きさを大きくすることで、１パルス当たりのコンダクタンス変化の線形性を高めることができる。
　書き込みパルスの大きさは、パルスの振幅、パルスの長さ等で調整できる。パルスの振幅が小さく、パルスの長さが短い程、書き込みパルスの大きさは小さくなる。
　磁壁移動層３０内の磁壁ＤＷの位置が変化すると、メモリスタ１００における第１磁気抵抗効果部ＭＴＪ１及び第２磁気抵抗効果部ＭＴＪ２のｚ方向の抵抗値が変化する。コンダクタンスは抵抗値の逆数であり、第１磁気抵抗効果部ＭＴＪ１及び第２磁気抵抗効果部ＭＴＪ２のｚ方向のコンダクタンスも変化する。ここで第１磁気抵抗効果部ＭＴＪ１のｚ方向のコンダクタンスは、第１電極Ｅ１と第４電極Ｅ４の間のコンダクタンスであり、第２磁気抵抗効果部ＭＴＪ２のｚ方向のコンダクタンスは、第１電極Ｅ１と第３電極Ｅ３との間のコンダクタンスである。これらのコンダクタンスは、書き込まれた信号に対応する。
　図１２は、メモリスタ１００の読出し動作の第１例を説明するための図である。
　メモリスタ１００から信号を読み出す際は、まずメモリスタアレイ２のうちの何れのメモリスタ１００から信号を読み出すかを選択する。この選択は、例えば、制御部７で行う。次いで、読出し対象のメモリスタ１００に接続されるスイッチ素子ＳＷ１、ＳＷ３、ＳＷ４をＯＮにし、スイッチ素子ＳＷ２をＯＦＦにする。そして、読出し対象のメモリスタ１００に読出し電圧を印加すると、読出し対象のメモリスタ１００に読出し電流が流れる。ここでは、第１電極Ｅ１に読出し電流が流れる場合を説明するが、読出し対象のメモリスタ１００に接続されるスイッチ素子ＳＷ２、ＳＷ３、ＳＷ４をＯＮにし、スイッチ素子ＳＷ１をＯＦＦにして、第２電極Ｅ２に読出し電流を流してもよい。
　図１２に示す例では、第１参照層１０の電位を磁壁移動層３０の電位より高電位にし、第２参照層２０の電位を磁壁移動層３０の電位より低電位にしている。これらの電位の制御は、制御部７で行う。図１２に示す例では、磁壁移動層３０の電位を基準に、第１参照層１０には正の電位が印加され、第２参照層２０には負の電位が印加されている。そのため読出し時において、第１参照層１０に印加される第１読出し電圧と、第２参照層に印加される第２読出し電圧とは、磁壁移動層３０の電位を基準として、極性が反対である。図１２に示す例は一例であり、磁壁移動層３０の電位を基準に、第１参照層１０に負の電位を印加し、第２参照層２０に正の電位を印加してもよい。
　第１読出し電圧と第２読出し電圧との絶対値は、同じでもよいし、異なっていてもよい。第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２とは、素子面積が異なるため、取りうるコンダクタンスの値が異なる。第１読出し電圧と第２読出し電圧との絶対値を変えることで、第１読出し電流ＩＲ１と第２読出し電流ＩＲ２の大きさを調整でき、これらの差分（ＩＲ１－ＩＲ２）を適切な範囲に設計できる。
　第１読出し電流ＩＲ１は、第４電極Ｅ４と第１電極Ｅ１との間に流れる。図１２に示す例では、第１読出し電流ＩＲ１は、第４電極Ｅ４から第１電極Ｅ１に向かって流れる。第１読出し電流ＩＲ１が第１磁気抵抗効果部ＭＴＪ１の内部をz方向に流れることで、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１が求められる。第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１は、磁壁ＤＷのｘ方向の位置によって変化する。
　第２読出し電流ＩＲ２は、第３電極Ｅ３と第１電極Ｅ１との間に流れる。図１２に示す例では、第２読出し電流ＩＲ２は、第１電極Ｅ１から第３電極Ｅ３に向かって流れる。第２読出し電流ＩＲ２が第２磁気抵抗効果部ＭＴＪ２の内部をz方向に流れることで、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２が求められる。第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２は、磁壁ＤＷのｘ方向の位置によって変化する。
　また第１電極Ｅ１とスイッチ素子ＳＷ１との間に流れる電流は、第１読出し電流ＩＲ１と第２読出し電流ＩＲ２との差分（ＩＲ１－ＩＲ２）である。この差分（ＩＲ１－ＩＲ２）を利用することで、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１と第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２との差分（Ｇ１－Ｇ２）を検出できる。また第１読出し電流ＩＲ１と第２読出し電流ＩＲ２とを別々に読出し、演算部５でその差分（ＩＲ１－ＩＲ２）、及び、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２のコンダクタンスの差分（Ｇ１－Ｇ２）を求めてもよい。
　図１３は、メモリスタ１００の読出し動作の第２例を説明するための図である。読出し動作の第２例は、第１参照層１０、第２参照層２０に印加される読出し電圧の値が異なることを除き、読出し動作の第１例と同様である。
　図１３に示す例では、第１参照層１０の電位を磁壁移動層３０の電位より高電位にし、第２参照層２０の電位を磁壁移動層３０の電位より高電位にしている。これらの電位の制御も制御部７で行う。図１３に示す例では、磁壁移動層３０の電位を基準に、第１参照層１０及び第２参照層２０に正の電位が印加されている。そのため読出し時において、第１参照層１０に印加される第１読出し電圧と、第２参照層２０に印加される第２読出し電圧とは、磁壁移動層３０の電位を基準として、極性が同じである。
　磁気抵抗効果素子の磁気抵抗変化の挙動は、磁気抵抗効果素子に正の電圧を印加した場合と負の電圧を印加した場合とで、異なる場合がある。すなわち、磁気抵抗効果素子に正の電圧を印加した場合の磁気抵抗変化の挙動と、磁気抵抗効果素子に負の電圧を印加した場合の磁気抵抗変化の挙動とが非対称な場合がある。磁壁移動層３０の電位を基準に、第１参照層１０及び第２参照層２０に同じ極性の電位が印加されている場合は、この磁気抵抗変化の挙動の非対称性を考慮しなくて済む。図１３に示す例は一例であり、磁壁移動層３０の電位を基準に、第１参照層１０及び第２参照層２０に負の電位を印加してもよい。
　第１読出し電流ＩＲ１’は、第４電極Ｅ４と第１電極Ｅ１との間に流れる。図１３に示す例では、第１読出し電流ＩＲ１’は、第４電極Ｅ４から第１電極Ｅ１に向かって流れる。第１読出し電流ＩＲ１’が第１磁気抵抗効果部ＭＴＪ１の内部をｚ方向に流れることで、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１が求められる。
　第２読出し電流ＩＲ２’は、第３電極Ｅ３と第１電極Ｅ１との間に流れる。図１３に示す例では、第２読出し電流ＩＲ２’は、第３電極Ｅ３から第１電極Ｅ１に向かって流れる。第２読出し電流ＩＲ２’が第２磁気抵抗効果部ＭＴＪ２の内部をｚ方向に流れることで、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２が求められる。
　読出し時には、第１読出し電流ＩＲ１’と第２読出し電流ＩＲ２’とを別々に読出す。そして、演算部５でその差分（ＩＲ１’－ＩＲ２’）、及び、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２とのコンダクタンスの差分（Ｇ１－Ｇ２）が求められる。またコンパレータを用いて、第１読出し電流ＩＲ１’と第２読出し電流ＩＲ２’の差分（ＩＲ１’－ＩＲ２’）を求めてもよい。コンパレータは、第１読出し電流ＩＲ１’が流れる第３配線Ｌ３と、第２読出し電流ＩＲ２’が流れる第４配線Ｌ４とのそれぞれに接続される。
　第１例及び第２例のいずれにおいても、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２とのコンダクタンスの差分（Ｇ１－Ｇ２）が、メモリスタ１００からの信号として読み出される。
　図１４は、第１実施形態に係るメモリスタ１００のコンダクタンス変化を説明する図である。図１４の横軸は、磁壁ＤＷのｘ方向の位置であり、縦軸はコンダクタンスである。図１４の横軸は、磁壁ＤＷが移動可能な第３領域Ａ３の第１端から第２端までのｘ方向の位置に対応する。図１４には、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２、メモリスタ１００のコンダクタンス（Ｇ１－Ｇ２）を示す。
　磁壁ＤＷが＋ｘ方向に移動するほど、第３領域Ａ３において第１磁区Ａ３１が占める体積比率が大きくなる。第１磁気抵抗効果部ＭＴＪ１においては、磁壁ＤＷが＋ｘ方向に移動するほど、第１参照層１０の磁化Ｍ１０と平行な方向に磁化が配向する部分（第１磁区Ａ３１）の体積比率が大きくなる。そのため、第１磁気抵抗効果部ＭＴＪ１の抵抗は、磁壁ＤＷが＋ｘ方向に移動するほど小さくなり、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１は、磁壁ＤＷが＋ｘ方向に移動するほど大きくなる。
　第２磁気抵抗効果部ＭＴＪ２においては、磁壁ＤＷが第２参照層２０とｚ方向から見て重なる位置に至るまでは、第２非磁性層５０を挟む磁壁移動層３０と第２参照層２０との間の磁化関係は変化しない。そのため、この領域は、磁壁ＤＷがｘ方向に移動しても、コンダクタンスは変化しない不感領域となる。磁壁ＤＷが第２参照層２０とｚ方向から見て重なる位置に至ると、第２磁気抵抗効果部ＭＴＪ２の抵抗は、磁壁ＤＷが＋ｘ方向に移動するほど大きくなり、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２は、磁壁ＤＷが＋ｘ方向に移動するほど小さくなる。磁壁ＤＷが＋ｘ方向に移動するほど、第２参照層２０の磁化Ｍ２０と反平行な方向に磁化が配向する部分（第１磁区Ａ３１）の体積比率が大きくなるためである。
　メモリスタ１００のコンダクタンスは、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１と第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の差分（Ｇ１－Ｇ２）として求められる。第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１と第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の差分をとることで、メモリスタ１００のコンダクタンスは負の値も選択できる。つまり、メモリスタ１００は、一つの素子で、負の値のコンダクタンスから正の値のコンダクタンスまで表現できる。
　第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１が変化できる範囲と、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２が変化できる範囲とは、少なくとも一部が重なることが好ましい。２つの磁気抵抗効果部のコンダクタンス範囲が重畳すると、コンダクタンスＧ１とコンダクタンスＧ２とが一致する点が存在する。そのため、メモリスタ１００のコンダクタンス（Ｇ１－Ｇ２）がゼロとなる点を基準にすることができ、負の値のコンダクタンスと正の値のコンダクタンスの換算が容易になる。なお、２つの磁気抵抗効果部のコンダクタンス範囲が重畳しない場合でも、第１読出し電圧と第２読出し電圧の大きさを異ならせる、メモリスタ１００の外部の回路で第１読出し電流ＩＲ１’もしくは第２読出し電流ＩＲ２’を増幅する、などの方法により、メモリスタ１００は、負の値のコンダクタンスと正の値のコンダクタンスを表現できる。
　また第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１の最大値Ｇ１ｍａｘは、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の最大値Ｇ２ｍａｘより大きく、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の最大値Ｇ２ｍａｘは、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１の最小値Ｇ１ｍｉｎより大きく、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１の最小値Ｇ１ｍｉｎは、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の最小値Ｇ２ｍｉｎより大きいことが好ましい。すなわち、Ｇ１ｍａｘ＞Ｇ２ｍａｘ＞Ｇ１ｍｉｎ＞Ｇ２ｍｉｎの関係を満たすことが好ましい。この関係を満たすと、メモリスタ１００のコンダクタンス（Ｇ１－Ｇ２）が取りうる値の範囲（ダイナミックレンジ）を大きくできる。
　コンダクタンスの最大値及び最小値は、第１磁気抵抗効果部ＭＴＪ１、第２磁気抵抗効果部ＭＴＪ２を構成する各層の材料、磁壁移動層３０と第１参照層１０又は第２参照層２０とが重なる領域の長さ及び幅、第１非磁性層４０又は第２非磁性層５０の厚みを変えることによって自由に設計できる。
　上述のように、第１実施形態に係るメモリスタ１００は、一つの素子で正のコンダクタンスと負のコンダクタンスとを示すことができる。そのため、図２に示すように、データ書き込み用の２つのスイッチ素子ＳＷ１、ＳＷ２と、データ読み出し用の２つのスイッチ素子ＳＷ３、ＳＷ４の計４つのスイッチ素子で制御できる。これに対し、２つの素子で正のコンダクタンスと負のコンダクタンスとを表現する場合は、正のコンダクタンスを表す素子を制御するための３つのスイッチ素子（データ書き込み用の２つのスイッチ素子と、データ読み出し用の１つのスイッチ素子）と負のコンダクタンスを表す素子を制御するための３つのスイッチ素子（データ書き込み用の２つのスイッチ素子と、データ読み出し用の１つのスイッチ素子）の計６つのスイッチ素子が必要になる。つまり、第１実施形態に係るメモリスタ１００は、２つの素子で正のコンダクタンスと負のコンダクタンスとを表現する場合と比較して、２つのスイッチ素子を削減できる。特に、削減される２つのスイッチ素子はいずれも、サイズの大きなデータ書き込み用のスイッチ素子である。このように、第１実施形態に係るメモリスタ１００は、２つの素子で正のコンダクタンスと負のコンダクタンスとを表現する場合と比較して、少ない素子数で同じ表現を行うことができる。そのため、第１実施形態に係るメモリスタアレイ２は集積性に優れる。
　第１実施形態に係るメモリスタデバイス１は、例えば、ニューロモーフィックデバイスに用いることができる。
　ニューロモーフィックデバイスは、人間の脳におけるニューロンとシナプスとの関係を人工的に模倣した装置である。ニューロモーフィックデバイスは、ニューラルネットワークの演算を行うことができる。
　図１５は、ニューラルネットワークＮＮの模式図である。ニューラルネットワークＮＮは、入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔとを有する。図１５では中間層Ｌｍが３層の例を提示しているが、中間層Ｌｍの数は問わない。入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔのそれぞれは複数のチップＣを有し、それぞれのチップＣは脳におけるニューロンに対応する。入力層Ｌｉｎと中間層Ｌｍと出力層Ｌｏｕｔとのそれぞれは、伝達手段で接続されている。伝達手段は、脳におけるシナプスに対応する。図１５に示したチップＣ及び伝達手段の数は一例である。
　ニューラルネットワークＮＮは、伝達手段（シナプス）が学習することで、問題の正答率を高める。学習は将来使えそうな知識を情報から見つけることである。ニューラルネットワークＮＮは、伝達手段の重みを変えながら動作することで、学習する。伝達手段は、入力された信号に重みをかける積演算と、積演算された結果を足す和演算を行う。すなわち、伝達手段は、積和演算を行う。
　図１６は、第１実施形態にかかるニューロモルフィックデバイス２００を含むシステムを示すブロック図である。システム３００は、複数のセンサー２０１とニューロモルフィックデバイス２００と通信部２０２とを有する。
　複数のセンサー２０１のそれぞれは、用途に合わせて任意のセンサーを用いることができる。例えば、温度センサー、湿度センサー、速度センサー、圧力センサー、加速度センサー等を複数のセンサー２０１として用いることができる。これらのセンサーからの信号は、例えば、ニューラルネットワークＮＮにおける入力層Ｌｉｎに入力される信号に対応する。
　ニューロモルフィックデバイス２００は、例えば、複数のメモリスタデバイス１を有する。メモリスタデバイス１のそれぞれでは積和演算を行う。メモリスタデバイス１のそれぞれは、ニューラルネットワークＮＮの各階層から次の階層に至る演算を行う。メモリスタデバイス１のそれぞれは、別々の制御装置３を有してもよいし、制御装置３を共有してもよい。
　メモリスタ１００は、磁壁ＤＷの位置によってコンダクタンスが変化する。メモリスタ１００のコンダクタンスは、ニューラルネットワークＮＮにおける伝達手段の重みに対応する。メモリスタ１００のコンダクタンスは、負の値から正の値まで表現でき、入力に対して線形的に変化する。ニューラルネットワークＮＮの学習では、正と負の重みの両方が必要となる。メモリスタ１００のコンダクタンスは、負の値から正の値まで表現できるため、伝達手段の重みを表現するパラメータとして適している。例えば、複数のセンサー２０１のうち特定のセンサー２０１の情報（例えば、温度）が重要な場合は、ニューロモルフィックデバイス２００が学習する際に、そのセンサー２０１からの信号の伝搬を担うメモリスタ１００のコンダクタンス（重み）を大きくする。
　メモリスタ１００は、入力される電圧とメモリスタ１００自身のコンダクタンスの積を信号として出力するため、積演算素子として機能する。メモリスタアレイ２は、複数のメモリスタ１００からの出力を合成するため、積和演算器として機能する。複数のメモリスタ１００による積和演算は、制御装置３で制御される。
　ニューロモルフィックデバイス２００は、学習と推論を行う。メモリスタ１００のコンダクタンス（伝達手段の重みに対応）は、学習時に調整される。推論は、設定されたメモリスタ１００のコンダクタンス（伝達手段の重みに対応）を用いて行われる。
　システム３００に用いられるニューロモルフィックデバイス２００は、学習と推論を両方行うことができるものでもよいし、推論のみを行うものでもよい。推論のみを行う場合は、タスクに合わせた学習を事前に行い、そのタスクに合わせた重みをニューロモルフィックデバイス２００のメモリスタ１００にインストールする。例えば、事前学習で求められた伝達手段の重みに対応するように、それぞれのメモリスタ１００のコンダクタンスを調整する。ニューロモルフィックデバイス２００が推論のみを行うものであれば、エッジデバイスでの計算負荷を低減できる。
　通信部２０２は、ニューロモルフィックデバイス２００での演算結果を外部に出力する。例えば、ニューロモルフィックデバイス２００で求められた所定のタスクに対する推論結果が、通信部２０２に入力され、通信部２０２はその情報を外部に出力する。通信部２０２は、有線でも無線でもよい。
　本実施形態に係るメモリスタデバイス１は集積性に優れるため、システム３００全体のサイズを小さくできる。
［第２実施形態］
　図１７は、第２実施形態に係るメモリスタ１０１の断面図である。第２実施形態に係るメモリスタ１０１は、第１電極Ｅ１’の形状が第１実施形態に係るメモリスタ１００と異なる。第２実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　第１電極Ｅ１’は、磁壁移動層３０の第１領域Ａ１に接する。第１電極Ｅ１’は、磁壁移動層３０との界面に中間層を含んでもよい。第１電極Ｅ１’と磁壁移動層３０との間の第１界面Ｓ１は、第２非磁性層５０と磁壁移動層３０との間の第２界面Ｓ２より第１非磁性層４０の近くにあってもよい。
　第１電極Ｅ１’は、導電体である。第１電極Ｅ１’は、例えば、第１電極Ｅ１と同様の材料を用いることができる。第１電極Ｅ１’の磁化ＭＥ１’は、例えば、第１磁化方向に配向している。
　第１電極Ｅ１’の一部は、ｚ方向からみて、磁壁移動層３０より外側に突出している。第１電極Ｅ１’のｘ方向の端部のうち磁壁移動層３０の幾何中心ＧＣから離れた位置にある第１端部は、磁壁移動層３０のｘ方向の第１端部３０Ａより幾何中心ＧＣから離れた位置にある。
　より具体的には、第１電極Ｅ１’の下面Ｓ３のｘ方向の端部のうち磁壁移動層３０の幾何中心ＧＣから離れた位置にある第１端部Ｓ３Ａは、磁壁移動層３０のｘ方向の第１端部３０Ａより幾何中心ＧＣから離れた位置にある。下面Ｓ３は、ｚ方向において第１非磁性層４０に近い側の第１電極Ｅ１’の面である。下面Ｓ３は、平坦面に限られず、湾曲していてもよい。下面Ｓ３は、ｚ方向からみて、磁壁移動層３０より外側に突出している。
　下面Ｓ３をを広くすることで、第１電極Ｅ１’が形成される面の平坦性が高くなる。第１電極Ｅ１’の平坦性が高いと、第１電極Ｅ１’の磁化ＭＥ１’の安定性が高くなる。
　第２実施形態に係るメモリスタ１０１は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。また第１電極Ｅ１’の磁化ＭＥ１’の安定性が高くなることにより第１領域Ａ１の磁化ＭＡ１が強く固定され、磁壁ＤＷの移動範囲を制限でき、磁壁移動層３０の単磁区化を防ぐことができる。
［第３実施形態］
　図１８は、第３実施形態に係るメモリスタ１０２の平面図である。図１８は、磁壁移動層３０の表面を平面視した図である。メモリスタ１０２は、第１実施形態に係るメモリスタ１００と同様に、例えば、第１参照層１０と、第２参照層２０と、磁壁移動層３０と、第１非磁性層４０と、第２非磁性層５０と、第１電極Ｅ１と、第２電極Ｅ２と、第３電極Ｅ３と、第４電極Ｅ４とを備える。
　第３実施形態に係るメモリスタ１０２は、第１電極Ｅ１と第２参照層２０とのｘ方向の距離Ｄ１が、第２電極Ｅ２と第２参照層２０とのｘ方向の距離Ｄ２と異なる。第１電極Ｅ１と第２参照層２０とのｘ方向の距離Ｄ１は、第１電極Ｅ１が接する第１領域Ａ１と第２参照層２０とのｘ方向の距離に対応する。第２電極Ｅ２と第２参照層２０とのｘ方向の距離Ｄ２は、第２電極Ｅ２が接する第２領域Ａ２と第２参照層２０とのｘ方向の距離に対応する。第３実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　図１８に示す例では、距離Ｄ１は、距離Ｄ２より短い。製造しやすさという観点から、第１電極Ｅ１を磁性体として第２電極Ｅ２を非磁性体とする場合がある。この場合、第２領域Ａ２の磁化ＭＡ２は、第１領域Ａ１の磁化ＭＡ１より配向方向が変化しやすい。第１領域Ａ１の磁化ＭＡ１は、第１電極Ｅ１の磁化ＭＥ１によって一方向に強く配向するためである。第２領域Ａ２と第２参照層２０との間の距離Ｄ２が長いと、磁壁ＤＷが第２領域Ａ２に侵入することを予防でき、磁壁移動層３０の単磁区化を防ぐことができる。
　また図１８に示す例と反対に、距離Ｄ１は、距離Ｄ２より長くてもよい。第１電極Ｅ１が磁性体の場合、第１電極Ｅ１で生じた漏れ磁場は、第２参照層２０の磁化Ｍ２０に影響を及ぼす。第１領域Ａ１と第２参照層２０との間の距離Ｄ１が長いと、第１電極Ｅ１で生じた漏れ磁場が第２参照層２０の磁化Ｍ２０に及ぼす影響が小さくなる。
　第３実施形態に係るメモリスタ１０２は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。また距離Ｄ１と距離Ｄ２とを一致させないことで、メモリスタ１０２の動作の信頼性を高めることができる。
［第４実施形態］
　図１９は、第４実施形態に係るメモリスタ１０３の平面図である。図１９は、磁壁移動層３０の表面を平面視した図である。第４実施形態に係るメモリスタ１０３は、第１領域Ａ１’及び第２領域Ａ２’の形状が第１実施形態に係るメモリスタ１００と異なる。第４実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　第１領域Ａ１’は形状を除き、第１実施形態に係る第１領域Ａ１と同じである。第２領域Ａ２’は形状を除き、第１実施形態に係る第２領域Ａ２と同じである。
　第１領域Ａ１’の幅Ｗ１’は、第３領域Ａ３の幅Ｗ３と一致する。第２領域Ａ２’の幅Ｗ２’は、第１領域Ａ１’の幅Ｗ１’及び第３領域Ａ３の幅Ｗ３より広い。第２領域Ａ２’の第３領域Ａ３との第２境界面ＢＳ２は、第１領域Ａ１’の第３領域Ａ３との第１境界面ＢＳ１より面積が広い。
　第１電極Ｅ１を磁性体として第２電極Ｅ２を非磁性体とする場合、第１領域Ａ１’の磁化は第２領域Ａ２’の磁化より強く配向する。換言すると、第２領域Ａ２’の磁化は、第１領域Ａ１’の磁化より不安定である。第２境界面ＢＳ２が広いと、第３領域Ａ３から第２領域Ａ２’に至る段階で電流密度が急激に低下する。電流密度が小さいと、磁壁ＤＷを動かす力は小さくなる。そのため、第２境界面ＢＳ２が広いと、第２領域Ａ２’の磁化の安定性が低い場合でも、磁壁ＤＷが第２領域Ａ２’に侵入し、磁壁移動層３０が単磁区化することを防ぐことができる。
　また第１領域Ａ１’及び第２領域Ａ２’は、磁壁ＤＷが侵入しないため、磁気抵抗変化に寄与しない部分である。磁壁移動層３０全体に占める第１領域Ａ１’及び第２領域Ａ２’の面積が小さいと、第１磁気抵抗効果部ＭＴＪ１における実効的な磁気抵抗効果比が大きくなる。磁壁移動層３０全体に占める第１領域Ａ１’及び第２領域Ａ２’の面積は、例えば、第１領域Ａ１’の幅Ｗ１’を第３領域Ａ３の幅Ｗ３と一致させること、第２領域Ａ２’の幅Ｗ２’を第３領域Ａ３から離れるほど狭くすることで、小さくできる。
　第４実施形態に係るメモリスタ１０３は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。またメモリスタ１０３は、第２境界面ＢＳ２の面積が広いことで、メモリスタ１０３の動作の信頼性が高い。またメモリスタ１０３は、磁壁移動層３０全体に占める第１領域Ａ１’及び第２領域Ａ２’の面積が小さく、第１磁気抵抗効果部ＭＴＪ１における実効的な磁気抵抗効果比が大きい。
［第５実施形態］
　図２０は、第５実施形態に係るメモリスタ１０４の平面図である。図２０は、磁壁移動層３０の表面を平面視した図である。第５実施形態に係るメモリスタ１０４は、第２領域Ａ２”の形状が第４実施形態に係るメモリスタ１０３と異なる。第５実施形態において、第４実施形態と同様の構成には同様の符号を付し、説明を省く。
　第２領域Ａ２”は形状を除き、第１実施形態に係る第２領域Ａ２と同じである。第２領域Ａ２”は、拡幅領域Ａ２１を有する。拡幅領域Ａ２１は、ｙ方向の幅が、第２領域Ａ２”と第３領域Ａ３との第２境界面ＢＳ２から連続的に大きくなっている領域である。
　拡幅領域Ａ２１は、第２領域Ａ２”と第３領域Ａ３との第２境界面ＢＳ２における局所的な電流集中を抑制する。電流は、角部に集中しやすい。磁壁移動層３０に局所的な電流集中が生じると、磁壁移動層３０が局所的に発熱する。磁壁移動層３０の局所的な発熱は、磁壁ＤＷの安定動作を阻害し、磁壁移動層３０の破損の原因にもなりうる。
　第５実施形態に係るメモリスタ１０４は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。第２領域Ａ２”が拡幅領域Ａ２１を有すると、局所的な電流集中を予防し、メモリスタ１０４の動作の信頼性を高めることができる。ここでは、第２領域Ａ２”が拡幅領域Ａ２１を有する例を示したが、第１領域Ａ１が、ｙ方向の幅が第１領域Ａ１と第３領域Ａ３との第１境界面ＢＳ１から連続的に大きくなる拡幅領域を有してもよい。
［第６実施形態］
　図２１は、第６実施形態に係るメモリスタ１０５の断面図である。第６実施形態に係るメモリスタ１０５は、第２非磁性層５１の形状が第１実施形態に係るメモリスタ１００と異なる。第６実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　第２非磁性層５１は、磁壁移動層３０の第３領域Ａ３の全面を覆っている。第２非磁性層５１は、ｚ方向から見て第２参照層２０と重なる重畳領域５１Ａと、ｚ方向から見て第２参照層２０と重ならない非重畳領域５１Ｂと、を有する。第２非磁性層５１は、非重畳領域５１Ｂを有する点が第２非磁性層５０と異なる。重畳領域５１Ａと非重畳領域５１Ｂとは、膜厚が異なっていてもよい。例えば、非重畳領域５１Ｂの膜厚は、重畳領域５１Ａの膜厚より薄くてもよい。
　第２非磁性層５０が第３領域Ａ３の全面を覆っていると、第３領域Ａ３の磁化の配向度が高まる。磁壁移動層３０と第２非磁性層５１との界面では、界面磁気異方性が生じるためである。例えば、第３領域Ａ３の磁化ＭＡ３１、ＭＡ３２は、ｚ方向に配向する。第３領域Ａ３の磁化ＭＡ３１、ＭＡ３２の配向性が高いと、第１磁気抵抗効果部ＭＴＪ１の磁気抵抗変化率が大きくなる。その結果、メモリスタ１０５は、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスの変化幅が大きい。また磁壁移動層３０の重畳領域５１Ａと接する部分と、非重畳領域５１Ｂと接する部分とで、磁化状態に差がないと、磁壁ＤＷの移動特性へのバラツキが小さくなる。
　また非重畳領域５１Ｂの上面に磁性元素が点在していてもよい。磁性元素は、非重畳領域５１Ｂの内部に点在してもよい。ここで「点在」は、非磁性体内に複数の磁性元素が互いに離間して存在する状態を示す。磁性元素は、磁壁移動層３０内の磁壁ＤＷの動きを制限するトラップサイトとして機能する。トラップサイトは磁壁ＤＷの動きを制限し、磁壁ＤＷが第１領域Ａ１及び第２領域Ａ２に侵入することを抑制する。
　第６実施形態に係るメモリスタ１０５は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。また第２非磁性層５１が非重畳領域５１Ｂを有することで、メモリスタ１０５のコンダクタンスの変化幅を広くし、動作の安定性を高めることができる。
［第７実施形態］
　図２２は、第７実施形態に係るメモリスタ１０６の断面図である。第７実施形態に係るメモリスタ１０６は、磁壁移動層３１の構成が第１実施形態に係るメモリスタ１００と異なる。第７実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　磁壁移動層３１は、第１層３１Ａと第２層３１Ｂと中間層３１Ｃとを有する。第１層３１Ａは、第１非磁性層４０に接する。第２層３１Ｂは、第２非磁性層５０に接する。中間層３１Ｃは、第１層３１Ａと第２層３１Ｂとの間にある。第１層３１Ａと第２層３１Ｂとは、強磁性層である。第１層３１Ａ及び第２層３１Ｂは、磁壁移動層３０と同様の材料を用いることができる。第１層３１Ａと第２層３１Ｂとは、磁気的に結合している。中間層３１Ｃは、例えば、非磁性体である。
　第２層３１Ｂは、例えば、第１層３１Ａより厚い。第２層３１Ｂは、第１層３１Ａより基板Ｓｕｂから離れた位置にあり、加工の際に長時間ミリングされる。また、第２層３１Ｂは、第１電極Ｅ１及び第２電極Ｅ２の一部が埋め込まれる。第２層３１Ｂの厚みを厚くすることで、加工時のダメージを防ぐことができる。
　また第１層３１Ａは、第１磁気抵抗効果部ＭＴＪ１の磁気抵抗変化を担い、第２層３１Ｂは、第２磁気抵抗効果部ＭＴＪ２の磁気抵抗変化を担う。加工ダメージを受けやすい第２層３１Ｂの厚みを厚くすることで、第２層３１Ｂと第１層３１Ａの磁気特性に大きな差が生じることを抑制できる。
　第７実施形態に係るメモリスタ１０６は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。また磁壁移動層３０が複数層からなることで、メモリスタ１０６の磁気特性を高めることができる。
　ここでは、磁壁移動層３０が３層の例を示したが、４層以上でもよいし、２層でもよい。磁壁移動層３０が２層の場合は、第１層３１Ａと第２層３１Ｂの材料を変える。
［第８実施形態］
　図２３は、第８実施形態に係るメモリスタ１０７の断面図である。第８実施形態に係るメモリスタ１０７は、第１参照層１０の磁化Ｍ１０と第２参照層２０の磁化Ｍ２０とが同じ方向に配向している点が、第１実施形態に係るメモリスタ１００と異なる。第８実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　図２４は、第８実施形態に係るメモリスタ１０７のコンダクタンス変化を説明する図である。図２４の横軸は、磁壁ＤＷのｘ方向の位置であり、縦軸はコンダクタンスである。図２４の横軸は、磁壁ＤＷが移動可能な第３領域Ａ３の第１端から第２端までのｘ方向の位置に対応する。図２４には、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２、メモリスタ１０７のコンダクタンス（Ｇ１－Ｇ２）を示す。
　磁壁ＤＷが＋ｘ方向に移動するほど、第３領域Ａ３において第１磁区Ａ３１が占める体積比率が大きくなる。第１磁気抵抗効果部ＭＴＪ１においては、磁壁ＤＷが＋ｘ方向に移動するほど、第１参照層１０の磁化Ｍ１０と平行な方向に磁化が配向する部分（第１磁区Ａ３１）の体積比率が大きくなる。そのため、第１磁気抵抗効果部ＭＴＪ１の抵抗は、磁壁ＤＷが＋ｘ方向に移動するほど小さくなり、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１は、磁壁ＤＷが＋ｘ方向に移動するほど大きくなる。
　第２磁気抵抗効果部ＭＴＪ２においては、磁壁ＤＷが第２参照層２０とｚ方向から見て重なる位置に至るまでは、第２非磁性層５０を挟む磁壁移動層３０と第２参照層２０との間の磁化関係は変化しない。そのため、この領域は、磁壁ＤＷがｘ方向に移動しても、コンダクタンスは変化しない不感領域となる。磁壁ＤＷが第２参照層２０とｚ方向から見て重なる位置に至ると、第２磁気抵抗効果部ＭＴＪ２の抵抗は、磁壁ＤＷが＋ｘ方向に移動するほど小さくなり、第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２は、磁壁ＤＷが＋ｘ方向に移動するほど大きくなる。磁壁ＤＷが＋ｘ方向に移動するほど、第２参照層２０の磁化Ｍ２０と平行な方向に磁化が配向する部分（第１磁区Ａ３１）の体積比率が大きくなるためである。
　メモリスタ１０７のコンダクタンスは、第１磁気抵抗効果部ＭＴＪ１のコンダクタンスＧ１と第２磁気抵抗効果部ＭＴＪ２のコンダクタンスＧ２の差分（Ｇ１－Ｇ２）として求められる。磁壁ＤＷの位置に対するコンダクタンスの変化の挙動が、第１磁気抵抗効果部ＭＴＪ１と第２磁気抵抗効果部ＭＴＪ２とで同様の傾向がある場合でも、メモリスタ１０７のコンダクタンスは負の値も選択できる。つまり、メモリスタ１０７は、一つの素子で、負の値のコンダクタンスから正の値のコンダクタンスまで表現できる。
　ここでは、磁壁ＤＷの位置がｘ方向に移動するほど、コンダクタンスＧ１及びコンダクタンスＧ２が大きくなる例を示したが、コンダクタンスＧ１及びコンダクタンスＧ２が小さくなる構成でもよい。
　第８実施形態に係るメモリスタ１０７は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。
［第９実施形態］
　図２５は、第９実施形態に係るメモリスタ１０８の断面図である。第９実施形態に係るメモリスタ１０８は、各層の積層順が、第１実施形態に係るメモリスタ１００と異なる。第９実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　第９実施形態に係るメモリスタ１０８は、第２参照層２０、第２非磁性層５０、磁壁移動層３０、第１非磁性層４０、第１参照層１０の順で基板Ｓｕｂの近くにある。
　第９実施形態に係るメモリスタ１０８は、第１実施形態に係るメモリスタ１００と各層の積層順が異なるだけあり、第１実施形態に係るメモリスタ１００と同様の効果を奏する。
［第１０実施形態］
　図２６は、第１０実施形態に係るメモリスタ１０９の断面図である。第１０実施形態に係るメモリスタ１０９は、第２電極Ｅ２’が強磁性体を含む点が、第２実施形態に係るメモリスタ１０１と異なる。第１０実施形態において、第２実施形態と同様の構成には同様の符号を付し、説明を省く。
　第２電極Ｅ２’は、磁壁移動層３０の第２領域Ａ２に接する。第２電極Ｅ２’は、磁壁移動層３０との界面に中間層を含んでもよい。第２電極Ｅ２’は、強磁性体の導体である。第２電極Ｅ２’は、例えば、第１電極Ｅ１’と同様の材料を用いることができる。第２電極Ｅ２’の磁化ＭＥ２’は、例えば、第２磁化方向に配向している。
　第２電極Ｅ２’は、第１電極Ｅ１’と大きさが異なる。メモリスタ１０９のｙ方向の中心を通るｘｚ切断面において、第２電極Ｅ２’の面積は、第１電極Ｅ１’と異なる。例えば、図２６に示すように、第２電極Ｅ２’の面積は、第１電極Ｅ１’の面積より小さくてもよい。またこの逆で、第２電極Ｅ２’の面積は、第１電極Ｅ１’の面積より大きくてもよい。また図２６に示すように、第１電極Ｅ１’の下面のｚ方向の位置と、第２電極Ｅ２’の下面のｚ方向の位置と、は異なっていてもよい。
　第２電極Ｅ２’と第１電極Ｅ１’の大きさが異なると、これらの間の保磁力差を利用して、第２電極Ｅ２’の磁化と第１電極Ｅ１’の磁化とを異なる方向に配向しやすい。また第１電極Ｅ１’の下面のｚ方向の位置と、第２電極Ｅ２’の下面のｚ方向の位置と、が異なると、第１領域Ａ１と第２領域Ａ２との間にさらに保磁力差を生み出すことができる。
　第１０実施形態に係るメモリスタ１０９は、第１実施形態に係るメモリスタ１００と同様に、正及び負のコンダクタンスを表現できる。
［第１１実施形態］
　図２７は、第１１実施形態に係るメモリスタ１１０の断面図である。第１１実施形態に係るメモリスタ１１０は、磁壁移動層３０の延びる方向がｚ方向である点が、第１実施形態に係るメモリスタ１００と異なる。第１１実施形態において、第１実施形態と同様の構成には同様の符号を付し、説明を省く。
　第１１実施形態に係るメモリスタ１１０は、第１実施形態に係るメモリスタ１００を９０度回転させたものに対応する。第１１実施形態に係るメモリスタ１１０は、磁壁ＤＷがｚ方向に移動する。
　第１１実施形態に係るメモリスタ１１０は、メモリスタ１００と同様の手順で剥離基板上に作製したメモリスタを、剥離基板から剥離した上で９０度回転させて、図３に示す基板Ｓｕｂに設置することで作製できる。
　第１１実施形態に係るメモリスタ１１０は、第１実施形態に係るメモリスタ１００と向きが異なるだけあり、第１実施形態に係るメモリスタ１００と同様の効果を奏する。
［第１２実施形態］
　図２８は、第１２実施形態に係るメモリスタ１１１の斜視図である。第１２実施形態に係るメモリスタ１１１は、例えば、第１参照層１２と、第２参照層２２と、磁壁移動層３２と、第１非磁性層４２と、第１電極Ｅ１’’と、第２電極Ｅ２’’と、第３電極Ｅ３’’と、第４電極Ｅ４’’とを備える。メモリスタ１１１の周囲は、配線Ｃ１と配線Ｃ２を除き、絶縁層９０で被覆されている。
　メモリスタ１１１は、第１磁気抵抗効果部ＭＴＪ１’と第２磁気抵抗効果部ＭＴＪ２’とを含む。第１磁気抵抗効果部ＭＴＪ１’は、第１参照層１２と第１非磁性層４２と磁壁移動層３２とによって構成される。第２磁気抵抗効果部ＭＴＪ２’は、第２参照層２２と第１非磁性層４２と磁壁移動層３２とによって構成される。第１磁気抵抗効果部ＭＴＪ１’と第２磁気抵抗効果部ＭＴＪ２’はそれぞれ、磁壁移動層３２内の磁壁ＤＷの位置によってコンダクタンスが変化する。
　第１参照層１２は、第１実施形態に係る第１参照層１０に対応し、第１参照層１０と同様の構成、材料が用いられる。第１参照層１２は、例えば、第１非磁性層４２に接する。第１参照層１２は、磁壁移動層３２の第１部分Ｐ１と対向する。
　第２参照層２２は、第１実施形態に係る第２参照層２０に対応し、第２参照層と同様の材料を用いることができる。第２参照層２２は、第１参照層１２と異なる位置で第１非磁性層４２と接する。第２参照層２２と第１参照層１２とは、第１非磁性層４２の同一面に接する。第２参照層２２は、磁壁移動層３２の第２部分Ｐ２と対向する。第２部分Ｐ２は、第１部分Ｐ１と異なる部分であり、例えば第１部分Ｐ１からｙ方向にシフトした位置にある。
　第２参照層２２は、ｘ方向の長さが磁壁移動層３２のｘ方向の長さと略同一である点が、第２参照層２０と異なる。第２参照層２２のｘ方向の長さは、第１参照層１２のｘ方向の長さと略同一である。例えば、第２参照層２２は、z方向から見て、磁壁移動層３２の第１領域Ａ１及び第２領域Ａ２と重なってもよい。
　第１非磁性層４２は、第１実施形態に係る第１非磁性層４０に対応し、第１非磁性層４０と同様の厚み、材料を用いることができる。第１非磁性層４２は、例えば、磁壁移動層３２の一面上に広がる。第１非磁性層４２は、第１参照層１２と磁壁移動層３２の第１部分Ｐ１とに挟まれる。第１非磁性層４２は、第２参照層２２と磁壁移動層３２の第２部分Ｐ２とに挟まれる。
　磁壁移動層３２は、第１実施形態に係る磁壁移動層３０に対応し、磁壁移動層３０と同様の厚み、材料を用いることができる。
　磁壁移動層３２は、ｘｙ面内に広がる。磁壁移動層３２は、第１部分Ｐ１と第２部分Ｐ２と第３部分Ｐ３とを有する。第１部分Ｐ１は、第１参照層１２と対向する。第２部分Ｐ２は、第２参照層２２と対向する。第３部分Ｐ３は、第１参照層１２、第２参照層２２のいずれとも対向しない。
　磁壁移動層３２は、第１領域Ａ１と、第２領域Ａ２と、第３領域Ａ３と、を有する。第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３のそれぞれは、第１実施形態と同様である。
　第１電極Ｅ１’’は、第１実施形態に係る第１電極Ｅ１に対応し、同様の構成、材料を用いることができる。第２電極Ｅ２’’は、第１実施形態に係る第２電極Ｅ２に対応し、同様の構成、材料を用いることができる。第１電極Ｅ１’’及び第２電極Ｅ２’’は、第１磁気抵抗効果部ＭＴＪ１’及び第２磁気抵抗効果部ＭＴＪ２’の両方の書き込み端子である。第１電極Ｅ１’’は、スイッチ素子ＳＷ１と電気的に接続されている。第２電極Ｅ２’’は、スイッチ素子ＳＷ２と電気的に接続されている。
　第３電極Ｅ３’’は、第１実施形態に係る第３電極Ｅ３に対応し、同様の構成、材料を用いることができる。第４電極Ｅ４’’は、第１実施形態に係る第４電極Ｅ４に対応し、同様の構成、材料を用いることができる。第３電極Ｅ３’’は、第２磁気抵抗効果部ＭＴＪ２’の読み出し端子であり、スイッチ素子ＳＷ３と電気的に接続されている。第４電極Ｅ４’’は、第１磁気抵抗効果部ＭＴＪ１’の読み出し端子であり、スイッチ素子ＳＷ４と電気的に接続されている。
　メモリスタ１１１は、各層の積層工程と、各層の一部を所定の形状に加工する加工工程により形成される。
　メモリスタ１１１は、書き込み動作と読出し動作を行う。書き込み動作では、磁壁移動層３２の磁壁ＤＷの位置を変える。読出し動作では、メモリスタ１１１のコンダクタンス、又は、メモリスタ１１１からの出力電流を検出する。
　メモリスタ１１１に信号を書き込む際は、第１電極Ｅ１’’と第２電極Ｅ２’’との間に、書き込み電流（書き込みパルス）を印加する。磁壁移動層３２に書き込み電流ＩＷが印加されると、磁壁移動層３２内の磁壁ＤＷの位置が変化する。
　磁壁移動層３２内の磁壁ＤＷの位置が変化すると、メモリスタ１１１における第１磁気抵抗効果部ＭＴＪ１’及び第２磁気抵抗効果部ＭＴＪ２’のｚ方向のコンダクタンスも変化する。
　メモリスタ１１１から信号を読み出す際は、第１電極Ｅ１’’と第４電極Ｅ４’’との間に読み出し電流を流し、第１磁気抵抗効果部ＭＴＪ１’のコンダクタンスを求め、第１電極Ｅ１’’と第３電極Ｅ３’’との間に読み出し電流を流し、第２磁気抵抗効果部ＭＴＪ２’のコンダクタンスを求める。例えば、磁壁移動層３２の電位を基準に、第１参照層１２には正の電位が印加し、第２参照層２２には負の電位を印加してもよい。また例えば、磁壁移動層３２の電位を基準に、第１参照層１２及び第２参照層２２に正の電位を印加してもよい。つまり、読出し時において、第１参照層１０に印加される第１読出し電圧と、第２参照層に印加される第２読出し電圧とは、磁壁移動層３０の電位を基準として、極性が反対でもよいし、同じでもよい。
　第１磁気抵抗効果部ＭＴＪ１’と第２磁気抵抗効果部ＭＴＪ２’のそれぞれのコンダクタンスから、これらのコンダクタンスの差分（Ｇ１－Ｇ２）を求めることができる。また第１磁気抵抗効果部ＭＴＪ１’を流れる読み出し電流と第２磁気抵抗効果部ＭＴＪ２’を流れる読み出し電流との差分からコンダクタンスの差分（Ｇ１－Ｇ２）を求めてもよい。
　第１実施形態と同様に、コンダクタンスの差分（Ｇ１－Ｇ２）は、メモリスタ１１１全体のコンダクタンスとして出力される。メモリスタ１１１は、コンダクタンスの差分を用いることで、一つの素子で、負の値のコンダクタンスから正の値のコンダクタンスまで表現できる。
　また第１２実施形態に係るメモリスタ１１１も、４つのスイッチ素子で制御できるため、このメモリスタ１１１を用いたメモリスタアレイは、第１実施形態に係るメモリスタアレイと同様に集積性に優れる。
　第２実施形態から第１２実施形態に係るメモリスタはいずれも、図２に示すメモリスタ１００と置き換え可能である。
　以上、好ましい実施の形態について詳述したが、これらの実施形態に限られるものではない。例えば、それぞれの実施形態の特徴的な構成を組み合わせてもよいし、発明の要旨を変更しない範囲で一部を変更してもよい。
１　メモリスタデバイス
２　メモリスタアレイ
３　制御装置
４　信号入力部
５　演算部
６　出力部
７　制御部
８　電源
１０　第１参照層
２０　第２参照層
３０、３１　磁壁移動層
３０Ａ　第１端部
３１Ａ　第１層
３１Ｂ　第２層
３１Ｃ　中間層
４０　第１非磁性層
５０、５１　第２非磁性層
５１Ａ　重畳領域
５１Ｂ　非重畳領域
９０　絶縁層
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７，１０８　メモリスタ
２００　ニューロモルフィックデバイス
２０１　センサー
２０２　通信部
３００　システム
Ａ１、Ａ１’　第１領域
Ａ２、Ａ２’、Ａ２”　第２領域
Ａ３　第３領域
Ａ２１　拡幅領域
ＢＳ１　第１境界面
ＢＳ２　第２境界面
ＤＷ　磁壁
Ｅ１、Ｅ１’　第１電極
Ｅ２　第２電極
Ｅ３　第３電極
Ｅ４　第４電極
ＭＴＪ１　第１磁気抵抗効果部
ＭＴＪ２　第２磁気抵抗効果部
Ｓ１　第１界面
Ｓ１Ａ　第１端部
Ｓ２　第２界面

Claims (26)

  1. 　第１参照層と、第２参照層と、磁壁移動層と、第１非磁性層と、第２非磁性層と、を備え、
    　前記第１参照層及び前記第２参照層はそれぞれ、磁化が一方向に配向した強磁性体を含み、
    　前記磁壁移動層は、磁化が第１磁化方向に配向した第１領域と、磁化が前記第１磁化方向と異なる第２磁化方向に配向した第２領域と、前記第１領域と前記第２領域との間で磁壁が移動可能な第３領域と、を有し、
    　前記第１非磁性層は、前記磁壁移動層と前記第１参照層とに挟まれ、
    　前記第２非磁性層は、前記磁壁移動層と前記第２参照層とに挟まれ、
    　前記第１参照層は、前記第１領域から前記第２領域に向かう第１方向の長さが、前記第３領域より長い、メモリスタ。
  2. 　前記第１参照層、前記第１非磁性層及び前記磁壁移動層は、第１磁気抵抗効果部を構成し、
    　前記第２参照層、前記第２非磁性層及び前記磁壁移動層は、第２磁気抵抗効果部を構成し、
    　前記第１磁気抵抗効果部のコンダクタンス及び前記第２磁気抵抗効果部のコンダクタンスのそれぞれは、前記磁壁移動層の前記磁壁の位置が変わることで、変化し、
    　前記第１磁気抵抗効果部のコンダクタンスが変化できる範囲と、前記第２磁気抵抗効果部のコンダクタンスが変化できる範囲とは、少なくとも一部が重なる、請求項１に記載のメモリスタ。
  3. 　前記第１磁気抵抗効果部のコンダクタンスの最大値は、前記第２磁気抵抗効果部のコンダクタンスの最大値より大きく、
    　前記第２磁気抵抗効果部のコンダクタンスの最大値は、前記第１磁気抵抗効果部のコンダクタンスの最小値より大きく、
    　前記第１磁気抵抗効果部のコンダクタンスの最小値は、前記第２磁気抵抗効果部のコンダクタンスの最小値より大きい、請求項２に記載のメモリスタ。
  4. 　前記第２参照層は、前記第３領域より、前記第１方向の長さが短い、請求項１に記載のメモリスタ。
  5. 　積層方向から見て前記第１方向と直交する第２方向において、前記第２参照層は、前記第１参照層より幅が狭い、請求項１に記載のメモリスタ。
  6. 　第１電極と第２電極とをさらに備え、
    　前記第１電極は、前記磁壁移動層の前記第１領域に接し、
    　前記第２電極は、前記磁壁移動層の前記第２領域に接し、
    　前記第１電極は、磁化が前記第１磁化方向に配向した強磁性体を含み、
    　前記第１電極と前記磁壁移動層との第１界面は、前記第２非磁性層と前記磁壁移動層との第２界面より、前記第１非磁性層の近くにある、請求項１に記載のメモリスタ。
  7. 　前記第１電極の前記第１方向の端部のうち前記磁壁移動層の幾何中心から離れた位置にある第１端部は、前記磁壁移動層の前記第１方向の第１端部より前記幾何中心から離れた位置にある、請求項６に記載のメモリスタ。
  8. 　前記第１電極と前記第２参照層との前記第１方向の距離は、前記第２電極と前記第２参照層との前記第１方向の距離と異なる、請求項６に記載のメモリスタ。
  9. 　第１電極と第２電極とをさらに備え、
    　前記第１電極は、前記磁壁移動層の前記第１領域に接し、
    　前記第２電極は、前記磁壁移動層の前記第２領域に接し、
    　前記第１電極は、磁化が前記第１磁化方向に配向した強磁性体を含み、
    　前記第２電極は、磁化が前記第２磁化方向に配向した強磁性体を含み、
    　前記第２電極は、前記第１電極と大きさが異なる、請求項１に記載のメモリスタ。
  10. 　積層方向から見て、前記第２領域の面積は、前記第１領域の面積より大きい、又は、前記第２領域の前記第３領域との第２境界面は、前記第１領域の前記第３領域との第１境界面より面積が広い、請求項１に記載のメモリスタ。
  11. 　前記第２領域は、前記第１方向と直交する第２方向の幅が、前記第３領域との第２境界面から連続的に大きくなる拡幅領域を有する、請求項１に記載のメモリスタ。
  12. 　積層方向から見て、前記第２非磁性層は、前記第３領域の全面を覆う、請求項１に記載のメモリスタ。
  13. 　前記第２非磁性層は、積層方向から見て、前記第２参照層と重ならない非重畳領域を有し、
    　前記非重畳領域の一面上もしくは内部に、磁性元素が点在する、請求項１に記載のメモリスタ。
  14. 　前記第１参照層、前記第１非磁性層及び前記磁壁移動層は、第１磁気抵抗効果部を構成し、
    　前記第２参照層、前記第２非磁性層及び前記磁壁移動層は、第２磁気抵抗効果部を構成し、
    　前記第２磁気抵抗効果部の面積抵抗は、前記第１磁気抵抗効果部の面積抵抗より小さく、
    　積層方向から見て前記第２参照層と前記第３領域とが重畳する第１重畳面積は、積層方向から見て前記第１参照層と前記第３領域とが重畳する第２重畳面積より狭い、請求項１に記載のメモリスタ。
  15. 　前記第２参照層は、前記第１参照層より基板から離れた位置にあり、
    　前記磁壁移動層は、前記第１非磁性層に接する第１層と、前記第２非磁性層に接する第２層と、を有し、
    　前記第２層は、前記第１層より厚い、請求項１に記載のメモリスタ。
  16. 　読出し時において前記第１参照層に印加される第１読出し電圧と、読出し時において前記第２参照層に印加される第２読出し電圧とが、前記磁壁移動層の電位を基準として、極性が反対となるように構成されている、請求項１に記載のメモリスタ。
  17. 　読出し時において前記第１参照層に印加される第１読出し電圧と、読出し時において前記第２参照層に印加される第２読出し電圧とが、前記磁壁移動層の電位を基準として、極性が同じとなるように構成されている、請求項１に記載のメモリスタ。
  18. 　読出し時において前記第１参照層に印加される第１読出し電圧と、読出し時において前記第２参照層に印加される第２読出し電圧とが、絶対値が異なるように構成されている、請求項１に記載のメモリスタ。
  19. 　第１書き込みパルスは、第２書き込みパルスより振幅が小さい、又は、長さが短くなるように構成され、
    　前記第１書き込みパルスは、積層方向から見て前記第２参照層と前記磁壁移動層とが重畳する領域に前記磁壁がある際に、前記磁壁移動層に印加されるパルスであり、
    　前記第２書き込みパルスは、積層方向から見て前記第２参照層と前記磁壁移動層とが重畳しない領域に前記磁壁がある際に、前記磁壁移動層に印加されるパルスである、請求項１に記載のメモリスタ。
  20. 　前記磁壁移動層の厚さは、５ｎｍ以上である、請求項１に記載のメモリスタ。
  21. 　前記磁壁移動層の第１端と電気的に接続された第１スイッチと、
    　前記磁壁移動層の第２端と電気的に接続された第２スイッチと、
    　前記第１参照層と電気的に接続された第３スイッチと、
    　前記第２参照層と電気的に接続された第４スイッチと、をさらに備え、
    　前記第３スイッチ及び前記第４スイッチのそれぞれの素子サイズは、前記第１スイッチ及び前記第２スイッチの素子サイズより小さい、請求項１に記載のメモリスタ。
  22. 　第１参照層と、第２参照層と、磁壁移動層と、第１非磁性層と、を備え、
    　前記第１参照層及び前記第２参照層はそれぞれ、前記磁壁移動層が延びる第１方向の長さが他の方向の長さより長く、
    　前記第１参照層と前記第２参照層とは、前記第１方向と直交する第２方向に離間して配置されており、
    　前記第１参照層及び前記第２参照層はそれぞれ、磁化が一方向に配向した強磁性体を含み、
    　前記磁壁移動層は、磁化が第１磁化方向に配向した第１領域と、磁化が前記第１磁化方向と異なる第２磁化方向に配向した第２領域と、前記第１領域と前記第２領域との間で磁壁が移動可能な第３領域と、を有し、
    　前記第１非磁性層は、前記磁壁移動層と前記第１参照層及び前記第２参照層とに挟まれ、
    　前記第１参照層は、前記磁壁移動層の第１部分と対向し、
    　前記第２参照層は、前記磁壁移動層の前記第１部分と異なる第２部分と対向する、メモリスタ。
  23. 　請求項１に記載のメモリスタを含む、メモリスタアレイ。
  24. 　請求項２２に記載のメモリスタを含む、メモリスタアレイ。
  25. 　請求項２３に記載のメモリスタアレイを含む、ニューロモルフィックデバイス。
  26. 　請求項２４に記載のメモリスタアレイを含む、ニューロモルフィックデバイス。
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