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WO2025023001A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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Publication number
WO2025023001A1
WO2025023001A1 PCT/JP2024/024715 JP2024024715W WO2025023001A1 WO 2025023001 A1 WO2025023001 A1 WO 2025023001A1 JP 2024024715 W JP2024024715 W JP 2024024715W WO 2025023001 A1 WO2025023001 A1 WO 2025023001A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
silicon carbide
conductivity type
electric field
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/024715
Other languages
English (en)
French (fr)
Inventor
雄 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of WO2025023001A1 publication Critical patent/WO2025023001A1/ja
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Pending legal-status Critical Current

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Definitions

  • This disclosure relates to silicon carbide semiconductor devices.
  • a trench-type MOSFET metal oxide semiconductor field effect transistor
  • an electric field relaxation region is provided below a gate trench formed on the main surface.
  • the silicon carbide semiconductor device disclosed herein comprises a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, the silicon carbide substrate having a drift region having a first conductivity type, a body region provided on the drift region and having a second conductivity type different from the first conductivity type, a source region provided on the body region so as to be separated from the drift region and having the first conductivity type, a connection region provided below the body region, in contact with the body region and having the second conductivity type, and an electric field relaxation region provided below the connection region, in contact with the connection region and having the second conductivity type, and the silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface, ...
  • a gate trench is provided with a side surface that reaches the drift region and a bottom surface that is continuous with the side surface, a gate insulating film that contacts the side surface and the bottom surface of the gate trench, and a gate electrode that is provided on the gate insulating film so as to sandwich the gate insulating film between the gate trench and the silicon carbide substrate, the gate trench extends along a first axis parallel to the first main surface, the connection region is farther from the gate trench than the body region along a second axis that is parallel to the first main surface and perpendicular to the first axis, the electric field relaxation region is farther from the gate trench than the connection region along the second axis, and the first thickness of the electric field relaxation region is greater than the second thickness of the connection region.
  • FIG. 1 is a diagram showing a configuration of an interlayer insulating film and a first main surface in a silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3 is a schematic diagram showing the ranges of the connection region and the electric field relaxation region.
  • FIG. 4 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to the second embodiment.
  • the objective of this disclosure is to provide a silicon carbide semiconductor device that can ensure the reliability of the gate insulating film while reducing the on-resistance.
  • the XY plane view is referred to as a planar view
  • the +Z direction may be referred to as the upper side, upper side, or upper side from an arbitrary point
  • the -Z direction may be referred to as the lower side, lower side, or lower side.
  • a gate trench is provided with a side surface extending through the gate trench to the drift region and a bottom surface connected to the side surface, a gate insulating film contacting the side surface and the bottom surface of the gate trench, and a gate electrode provided on the gate insulating film so as to sandwich the gate insulating film between the gate trench and the silicon carbide substrate, the gate trench extends along a first axis parallel to the first main surface, the connection region is farther from the gate trench than the body region along a second axis parallel to the first main surface and perpendicular to the first axis, the electric field relaxation region is farther from the gate trench than the connection region along the second axis, and the first thickness of the electric field relaxation region is greater than the second thickness of the connection region.
  • connection region is farther from the gate trench along the second axis than the body region, the electric field relaxation region is farther from the gate trench along the second axis than the connection region, and the first thickness of the electric field relaxation region is greater than the second thickness of the connection region.
  • the second thickness may be greater than the third thickness of the body region. In this case, it is easier to alleviate the voltage applied to the gate insulating film.
  • the drift region may have a first semiconductor region in contact with the side surface and the body region, and a second semiconductor region provided between the first semiconductor region and the second main surface and in contact with the first semiconductor region, and a first effective concentration of the first conductivity type impurity in the first semiconductor region may be higher than a second effective concentration of the first conductivity type impurity in the second semiconductor region.
  • an on-current is likely to flow over a wide range of the drift region, making it easier to reduce on-resistance.
  • the lower end surface of the connection region may be closer to the second main surface than the bottom surface. In this case, it is easier to reduce the voltage applied to the gate insulating film.
  • a plurality of the gate trenches may be provided on the first main surface at a constant first pitch, and in a cross-sectional view perpendicular to the first axis, the silicon carbide substrate may have the connection region on both sides of the gate trench, and the distance between the connection regions may be 0.5 times or less than the first pitch. In this case, noise during switching operation may be easily reduced.
  • the third effective concentration of the second conductivity type impurity in the body region may be higher than a fourth effective concentration of the second conductivity type impurity in the connection region, and the fourth effective concentration may be higher than a fifth effective concentration of the second conductivity type impurity in the electric field relaxation region.
  • the voltage applied to the gate insulating film is more easily relaxed.
  • the first depth of the bottom surface relative to the first main surface may be smaller than the second depth of the lower end surface of the electric field relaxation region relative to the bottom surface. In this case, it is easier to relax the voltage applied to the gate insulating film.
  • the conductivity type of the semiconductor between the bottom surface and the second main surface may be the first conductivity type. In this case, it is easier to reduce the on-resistance.
  • the side of the gate trench may include a ⁇ 0-33-8 ⁇ plane.
  • the ⁇ 0-33-8 ⁇ plane By including the ⁇ 0-33-8 ⁇ plane on the side, good mobility can be obtained on the side of the gate trench, and channel resistance can be reduced.
  • FIG. 1 is a diagram showing a configuration of an interlayer insulating film and a first main surface in a silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 corresponds to a cross-sectional view taken along line II-II in FIG. 1.
  • the silicon carbide semiconductor device 100 mainly includes a silicon carbide substrate 10, a gate insulating film 81, a gate electrode 82, an interlayer insulating film 83, a source electrode 60, a drain electrode 70, and a barrier metal film 84.
  • the silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1.
  • the first main surface 1 and the second main surface 2 are parallel to the XY plane, and the first main surface 1 is in the +Z direction when viewed from the second main surface 2.
  • the silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on the silicon carbide single crystal substrate 50.
  • the silicon carbide epitaxial layer 40 constitutes the first main surface 1, and the silicon carbide single crystal substrate 50 constitutes the second main surface 2.
  • the silicon carbide single crystal substrate 50 and the silicon carbide epitaxial layer 40 are composed of, for example, hexagonal silicon carbide of polytype 4H.
  • the silicon carbide single crystal substrate 50 contains n-type impurities such as nitrogen (N) and has an n-type conductivity type (first conductivity type).
  • the first main surface 1 is a ⁇ 0001 ⁇ plane or a ⁇ 0001 ⁇ plane tilted at an off angle of 8° or less in the off direction.
  • the first main surface 1 is a (000-1) plane or a (000-1) plane tilted at an off angle of 8° or less in the off direction.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1° or more, or 2° or more.
  • the off angle may be 6° or less, or 4° or less.
  • the silicon carbide epitaxial layer 40 mainly has a drift region 11, a body region 12, a source region 13, a connection region 14, an electric field relaxation region 15, and a contact region 18.
  • the drift region 11 contains n-type impurities such as nitrogen or phosphorus (P) and has n-type conductivity.
  • the drift region 11 is provided on a silicon carbide single crystal substrate 50.
  • the drift region 11 mainly has a first region 11A and a second region 11B.
  • the body region 12 contains p-type impurities such as aluminum (Al) and has a p-type conductivity.
  • the body region 12 is provided on the drift region 11.
  • the third thickness T3 of the body region 12 is 100 nm or more and 1000 nm or less.
  • the source region 13 contains n-type impurities such as nitrogen or phosphorus, and has n-type conductivity.
  • the source region 13 is provided on the body region 12.
  • the source region 13 is separated from the drift region 11 by the body region 12.
  • the source region 13 constitutes the first main surface 1.
  • the first main surface 1 is provided with a plurality of gate trenches 5 defined by side surfaces 3 and bottom surfaces 4.
  • the gate trenches 5 extend, for example, along the Y axis.
  • a plurality of gate trenches 5 are provided at regular intervals (first pitch P1) along the X axis.
  • the side surfaces 3 penetrate the source region 13, the body region 12, and a part of the drift region 11, and reach the drift region 11.
  • the bottom surfaces 4 are continuous with the side surfaces 3.
  • the bottom surfaces 4 are located in the drift region 11. For example, the bottom surfaces 4 are parallel to the first main surface 1 and the second main surface 2.
  • the angle ⁇ 1 of the side surfaces 3 with respect to a virtual plane 31 including the bottom surfaces 4 is, for example, 45° or more and 65° or less.
  • the angle ⁇ 1 may be, for example, 50° or more.
  • the angle ⁇ 1 may be, for example, 60° or less.
  • the side surfaces 3 preferably have a ⁇ 0-33-8 ⁇ plane.
  • the ⁇ 0-33-8 ⁇ plane is a crystal plane that provides excellent mobility.
  • the Y-axis is an example of the first axis
  • the X-axis is an example of the second axis.
  • Multiple gate trenches 5 may be arranged at regular intervals along the Y axis. When multiple gate trenches 5 are arranged at regular intervals along the Y axis, a portion of the contact region 18 may be located between adjacent gate trenches 5 along the Y axis. Multiple gate trenches 5 may be provided in an array.
  • the connection region 14 contains p-type impurities such as aluminum and has a p-type conductivity.
  • the connection region 14 is located between adjacent gate trenches 5 along the X-axis in a plan view perpendicular to the first main surface 1.
  • the connection region 14 is away from the gate trench 5.
  • the body region 12 is exposed to the side surface 3 of the gate trench 5.
  • the connection region 14 is farther from the gate trench 5 along the X-axis than the body region 12.
  • the connection region 14 is located below the body region 12 and contacts the body region 12.
  • the connection region 14 overlaps the contact region 18 in a plan view perpendicular to the first main surface 1.
  • the connection region 14 may be in contact with the body region 12 and the contact region 18.
  • the connection region 14 may extend along the Y-axis.
  • a plurality of connection regions 14 are arranged at regular intervals along the X-axis.
  • a plurality of connection regions 14 may be provided in a stripe pattern.
  • the second thickness T2 of the connection region 14 is 100 nm or more and 1000 nm or less.
  • the second thickness T2 of the connection region 14 may be greater than the third thickness T3 of the body region 12.
  • the electric field relaxation region 15 contains p-type impurities such as aluminum and has a p-type conductivity. In a plan view perpendicular to the first main surface 1, the electric field relaxation region 15 is between adjacent gate trenches 5 along the X-axis. The electric field relaxation region 15 is farther away from the gate trench 5. The electric field relaxation region 15 is farther away from the gate trench 5 along the X-axis than the connection region 14 is. The electric field relaxation region 15 is below the connection region 14 and contacts the connection region 14. In a plan view perpendicular to the first main surface 1, the electric field relaxation region 15 overlaps the contact region 18 and the connection region 14. The electric field relaxation region 15 may extend along the Y-axis.
  • a plurality of electric field relaxation regions 15 are arranged at regular intervals along the X-axis.
  • a plurality of electric field relaxation regions 15 may be provided in a stripe pattern.
  • the first thickness T1 of the electric field relaxation region 15 may be 1000 nm or more and 5000 nm or less, and may be 1200 nm or more and 2500 nm or less.
  • the first thickness T1 of the electric field relaxation region 15 is greater than the second thickness T2 of the connection region 14.
  • the electric field relaxation region 15 can be formed, for example, by channeling implantation.
  • connection region 14 is between the electric field relaxation region 15 and the body region 12.
  • the contact region 18, the body region 12, the connection region 14 and the electric field relaxation region 15 are electrically connected to each other.
  • the first region 11A of the drift region 11 is exposed to the side surface 3 and contacts the body region 12 and the connection region 14.
  • the thickness of the first region 11A is, for example, 0.1 ⁇ m or more and 0.6 ⁇ m or less.
  • the second region 11B of the drift region 11 may contact the silicon carbide single crystal substrate 50.
  • the first region 11A is between the second region 11B and the body region 12.
  • the lower end surface of the first region 11A contacts the upper end surface of the second region 11B.
  • the second region 11B may be exposed to the side surface 3.
  • the second region 11B may be exposed to the bottom surface 4.
  • the lower end surface of the first region 11A may be on an imaginary plane 31 including the bottom surface 4, or may be closer to the first main surface 1 than the imaginary plane 31.
  • the first region 11A is an example of a first semiconductor region
  • the second region 11B is an example of a second semiconductor region.
  • the second effective concentration of n-type impurities in the second region 11B is lower than the first effective concentration of n-type impurities in the first region 11A.
  • the second effective concentration is 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 17 cm -3 or less
  • the first effective concentration is 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the first region 11A is sometimes called a current diffusion region.
  • the conductivity type of the silicon carbide substrate 10 between the bottom surface 4 and the second main surface 2 is n-type.
  • the Z axis there is no semiconductor with a p-type conductivity between the bottom surface 4 and the second main surface 2.
  • the Z axis is an example of a third axis.
  • the gate insulating film 81 is, for example, an oxide film.
  • the gate insulating film 81 is made of, for example, a material containing silicon dioxide.
  • the gate insulating film 81 contacts the side surface 3 and the bottom surface 4.
  • the gate insulating film 81 contacts the drift region 11 at the bottom surface 4.
  • the gate insulating film 81 contacts the second region 11B at the bottom surface 4.
  • the gate insulating film 81 contacts the source region 13, the body region 12, and the drift region 11 at the side surface 3.
  • the gate insulating film 81 contacts the first region 11A and the second region 11B at the side surface 3. As long as the gate insulating film 81 contacts the first region 11A at the side surface 3, it does not have to contact the second region 11B.
  • the gate insulating film 81 may contact the source region 13 at the first main surface 1.
  • the gate electrode 82 is provided on the gate insulating film 81.
  • the gate electrode 82 is made of, for example, polysilicon (polySi) containing conductive impurities.
  • the gate electrode 82 is disposed inside the gate trench 5.
  • the gate electrode 82 faces the side surface 3 and the bottom surface 4. A portion of the gate electrode 82 may face the first main surface 1.
  • the gate electrode 82 extends along the Y-axis. In a plan view perpendicular to the first main surface 1, the gate electrode 82 may overlap multiple gate trenches 5.
  • the interlayer insulating film 83 covers the gate electrode 82.
  • the interlayer insulating film 83 is in contact with the gate electrode 82 and the gate insulating film 81.
  • the interlayer insulating film 83 is, for example, an oxide film.
  • the interlayer insulating film 83 is made of, for example, a material containing silicon dioxide.
  • the interlayer insulating film 83 electrically insulates the gate electrode 82 and the source electrode 60 from each other.
  • a part of the interlayer insulating film 83 may be provided inside the gate trench 5.
  • the upper surface of the interlayer insulating film 83 may be a curved surface whose curvature changes continuously.
  • the upper surface of the interlayer insulating film 83 may be a curved surface that is convex in the +Z direction above the gate trench 5.
  • Contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals along the X-axis.
  • the contact holes 90 are arranged such that the gate trench 5 is located between adjacent contact holes 90 along the X-axis.
  • the contact holes 90 extend along the Y-axis. Through the contact holes 90, the source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81.
  • the barrier metal film 84 covers the upper surface of the interlayer insulating film 83 and the side surface of the gate insulating film 81.
  • the barrier metal film 84 is in contact with the interlayer insulating film 83 and the gate insulating film 81.
  • the barrier metal film 84 is made of a material containing, for example, titanium nitride (TiN).
  • the source electrode 60 is in contact with the first main surface 1.
  • the source electrode 60 has a contact electrode 61 provided in the contact hole 90 and a source wiring 62.
  • the contact electrode 61 is in contact with the source region 13 and the contact region 18 on the first main surface 1.
  • the contact electrode 61 is made of a material containing nickel silicide (NiSi), for example.
  • the contact electrode 61 may be made of a material containing titanium (Ti), aluminum, and silicon.
  • the contact electrode 61 is in ohmic contact with the source region 13 and the contact region 18.
  • the source wiring 62 covers the upper surface and side surfaces of the barrier metal film 84 and the upper surface of the contact electrode 61.
  • the source wiring 62 is in contact with the barrier metal film 84 and the contact electrode 61.
  • the source wiring 62 is made of a material containing aluminum, for example.
  • the drain electrode 70 is in contact with the second main surface 2.
  • the drain electrode 70 is in contact with the silicon carbide single crystal substrate 50 at the second main surface 2.
  • the drain electrode 70 is electrically connected to the drift region 11.
  • the drain electrode 70 is made of a material containing nickel silicide, for example.
  • the drain electrode 70 may be made of a material containing titanium, aluminum, and silicon.
  • the drain electrode 70 is in ohmic contact with the silicon carbide single crystal substrate 50.
  • a buffer layer containing n-type impurities such as nitrogen and having n-type conductivity may be provided between the silicon carbide single crystal substrate 50 and the drift region 11. Also, a passivation film covering a portion of the source electrode 60 may be provided.
  • the effective concentration of the p-type impurity in the contact region 18 may be higher than the effective concentration of the p-type impurity in the body region 12.
  • the effective concentration of the p-type impurity in the contact region 18 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less
  • the effective concentration of the p-type impurity in the body region 12 is, for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the effective concentration of n-type impurities in the source region 13 may be higher than the effective concentration of p-type impurities in the body region 12.
  • the effective concentration of n-type impurities in the source region 13 is, for example, about 1 ⁇ 10 19 cm ⁇ 3 .
  • the effective concentration of p-type impurities in the connection region 14 and the effective concentration of p-type impurities in the electric field relaxation region 15 are, for example, not less than 5 ⁇ 10 17 cm ⁇ 3 and not more than 5 ⁇ 10 18 cm ⁇ 3 .
  • the effective concentration of a first conductivity type impurity is the concentration obtained by subtracting the concentration of a second conductivity type impurity from the concentration of a first conductivity type impurity
  • the effective concentration of a second conductivity type impurity is the concentration obtained by subtracting the concentration of a first conductivity type impurity from the concentration of a second conductivity type impurity.
  • the effective concentrations can be measured, for example, using a scanning capacitance microscope (SCM).
  • Figure 3 is a schematic diagram showing the scope of the connection region 14 and the electric field relaxation region 15.
  • the drift region 11 has an n-type conductivity, and the body region 12, the connection region 14, and the electric field relaxation region 15 have a p-type conductivity. Therefore, the boundaries between the drift region 11 and the body region 12, between the drift region 11 and the connection region 14, and between the drift region 11 and the electric field relaxation region 15 are clear.
  • the upper end surface 21 of the drift region 11 is in contact with the lower end surface 22 of the body region 12.
  • the upper end surface 23 of the connection region 14 is in the same plane as the upper end surface 21 of the drift region 11.
  • the center of an osculating circle 33 that touches the curves representing the p-type region (connection region 14 or electric field relaxation region 15) and the drift region 11 in a cross-sectional view perpendicular to the Y axis is moved toward the second main surface, the center of the osculating circle 33 moves from the p-type region to the drift region 11 on a surface that is a certain distance away from the first main surface 1.
  • the lower end surface 24 of the connection region 14 and the upper end surface 25 of the electric field relaxation region 15 are located on this surface.
  • the lower end surface 24 of the connection region 14 may be closer to the second main surface 2 than the bottom surface 4.
  • the lower end surface 26 of the electric field relaxation region 15 is a surface that faces the silicon carbide single crystal substrate 50.
  • connection region 14 is farther from the gate trench 5 than the body region 12 along the X-axis, and the electric field relaxation region 15 is farther from the gate trench 5 than the connection region 14 along the X-axis.
  • the first thickness T1 of the electric field relaxation region 15 is greater than the second thickness T2 of the connection region 14. This allows the on-resistance to be reduced while relaxing the voltage applied to the gate insulating film 81. That is, it is possible to ensure the reliability of the gate insulating film 81 and reduce the on-resistance at the same time.
  • the on-resistance can be reduced without widening the first region 11A to an extent that may cause an increase in noise during switching operation. Therefore, an increase in noise during switching operation can be avoided.
  • a source trench is formed between the gate trenches, a source electrode is provided in the source trench, and a deep well region is provided around the source trench, the drain breakdown voltage may decrease, but in this embodiment, the decrease in drain breakdown voltage associated with the deep well region can be avoided.
  • the conductivity type of the semiconductor (silicon carbide substrate 10) between the bottom surface 4 and the second main surface 2 along the Z axis is n-type and no semiconductor with a conductivity type of p-type exists between the bottom surface 4 and the second main surface 2, the on-resistance is easier to reduce.
  • the voltage applied to the gate insulating film 81 is more easily alleviated.
  • the on-current is more likely to flow over a wide range of the drift region 11, making it easier to reduce the on-resistance.
  • the voltage applied to the gate insulating film 81 is more easily alleviated.
  • the distance L1 between the two connection regions 14 sandwiching the gate trench 5 in a plan view perpendicular to the first main surface 1 may be, for example, 0.5 times or less the first pitch P1.
  • the distance L1 is 0.5 times or less the first pitch P1, it is easy to reduce noise during switching operations.
  • the third effective concentration of the p-type impurity in the body region 12 may be higher than the fourth effective concentration of the p-type impurity in the connection region 14, and the fourth effective concentration may be higher than the fifth effective concentration of the p-type impurity in the electric field relaxation region 15.
  • the third effective concentration is higher than the fourth effective concentration and the fourth effective concentration is higher than the fifth effective concentration, the voltage applied to the gate insulating film 81 is more easily relaxed.
  • the first depth D1 of the bottom surface 4 relative to the first main surface 1 may be smaller than the second depth D2 of the lower end surface 26 of the electric field relaxation region 15 relative to the bottom surface 4.
  • the voltage applied to the gate insulating film 81 is more easily relaxed.
  • the second depth D2 When the second depth D2 is 2 ⁇ m or more, the voltage applied to the gate insulating film 81 is more easily alleviated.
  • the second depth D2 may be 2.5 ⁇ m or more, or 3 ⁇ m or more.
  • Fig. 4 is a cross-sectional view showing the configuration of a silicon carbide semiconductor device according to the second embodiment.
  • the electric field relaxation region 15 is formed wider than in the first embodiment. More specifically, in an imaginary plane 32 that is half (D2/2) of the second depth D2 from the bottom surface 4, the first width W1 of the electric field relaxation region 15 is larger than the second width W2 of the drift region 11 between adjacent electric field relaxation regions 15 in a cross-sectional view perpendicular to the Y axis.
  • the second embodiment also provides the same effect as the first embodiment.
  • the first width W1 is greater than the second width W2 in the imaginary plane 32, it is easier to reduce the voltage applied to the gate insulating film 81, and it is easier to reduce noise during switching operations.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体装置は、第１主面と、第２主面とを有する炭化珪素基板を備え、炭化珪素基板は、第１導電型のドリフト領域と、ドリフト領域上の第２導電型のボディ領域と、ボディ領域上の第１導電型のソース領域と、ボディ領域の下に接して設けられた第２導電型の接続領域と、接続領域の下に接して設けられた第２導電型の電界緩和領域とを有し、第１主面からドリフト領域に至る側面と、側面と連なる底面とを備えたゲートトレンチが設けられ、ゲートトレンチに接するゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを有し、ゲートトレンチは第１軸に沿って延び、接続領域は第１軸に垂直な第２軸に沿いボディ領域よりもゲートトレンチから離れ、電界緩和領域は第２軸に沿い接続領域よりもゲートトレンチから離れ、電界緩和領域の第１厚さは接続領域の第２厚さよりも大きい。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０２３年７月２１日出願の日本出願第２０２３－１１９１６４号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の一つとして、主面に形成されたゲートトレンチの下方に電界緩和領域が設けられたトレンチ型ＭＯＳＦＥＴ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）が開示されている。
日本国特開２０２１－１８２６３９号公報 日本国特開２０１９－１６１２００号公報 日本国特開２０１１－２５３８３７号公報
　本開示の炭化珪素半導体装置は、第１主面と、前記第１主面とは反対の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域の上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域の上に設けられ、前記第１導電型を有するソース領域と、前記ボディ領域の下に設けられ、前記ボディ領域に接し、前記第２導電型を有する接続領域と、前記接続領域の下に設けられ、前記接続領域に接し、前記第２導電型を有する電界緩和領域と、を有し、前記第１主面に、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とを備えたゲートトレンチが設けられており、前記ゲートトレンチの前記側面および前記底面に接するゲート絶縁膜と、前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極と、を有し、前記ゲートトレンチは、前記第１主面に平行な第１軸に沿って延び、前記接続領域は、前記第１主面に平行かつ前記第１軸に垂直な第２軸に沿って、前記ボディ領域よりも前記ゲートトレンチから離れ、前記電界緩和領域は、前記第２軸に沿って、前記接続領域よりも前記ゲートトレンチから離れ、前記電界緩和領域の第１厚さは、前記接続領域の第２厚さよりも大きい。
図１は、第１実施形態に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。 図２は、第１実施形態に係る炭化珪素半導体装置の構成を示す断面図である。 図３は、接続領域および電界緩和領域の範囲を示す模式図である。 図４は、第２実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
　［本開示が解決しようとする課題］
　従来の炭化珪素半導体装置においては、ゲート絶縁膜の信頼性の確保とオン抵抗の低減との両立が困難である。
　本開示は、ゲート絶縁膜の信頼性の確保とオン抵抗の低減とを両立できる炭化珪素半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、ゲート絶縁膜の信頼性の確保とオン抵抗の低減とを両立できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本開示では数字の前に負の符号を付している。また、以下の説明では、ＸＹＺ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、炭化珪素半導体装置の姿勢について限定するものではない。また、ＸＹ面視を平面視といい、任意の点からみて、＋Ｚ方向を上方、上側または上ということがあり、－Ｚ方向を下方、下側または下ということがある。
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面とは反対の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域の上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域の上に設けられ、前記第１導電型を有するソース領域と、前記ボディ領域の下に設けられ、前記ボディ領域に接し、前記第２導電型を有する接続領域と、前記接続領域の下に設けられ、前記接続領域に接し、前記第２導電型を有する電界緩和領域と、を有し、前記第１主面に、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とを備えたゲートトレンチが設けられており、前記ゲートトレンチの前記側面および前記底面に接するゲート絶縁膜と、前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極と、を有し、前記ゲートトレンチは、前記第１主面に平行な第１軸に沿って延び、前記接続領域は、前記第１主面に平行かつ前記第１軸に垂直な第２軸に沿って、前記ボディ領域よりも前記ゲートトレンチから離れ、前記電界緩和領域は、前記第２軸に沿って、前記接続領域よりも前記ゲートトレンチから離れ、前記電界緩和領域の第１厚さは、前記接続領域の第２厚さよりも大きい。
　接続領域が第２軸に沿ってボディ領域よりもゲートトレンチから離れ、電界緩和領域が第２軸に沿って接続領域よりもゲートトレンチから離れ、電界緩和領域の第１厚さが接続領域の第２厚さよりも大きい。このため、ゲート絶縁膜にかかる電圧を緩和しながら、オン抵抗を低減できる。すなわち、ゲート絶縁膜の信頼性の確保とオン抵抗の低減とを両立できる。
　〔２〕　〔１〕において、前記第２厚さは、前記ボディ領域の第３厚さよりも大きくてもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすい。
　〔３〕　〔１〕または〔２〕において、前記ドリフト領域は、前記側面および前記ボディ領域に接する第１半導体領域と、前記第１半導体領域と前記第２主面との間に設けられ、前記第１半導体領域に接する第２半導体領域と、を有し、前記第１半導体領域における前記第１導電型の不純物の第１実効濃度は、前記第２半導体領域における前記第１導電型の不純物の第２実効濃度よりも高くてもよい。この場合、ドリフト領域の広い範囲でオン電流が流れやすく、オン抵抗をより低減しやすい。
　〔４〕　〔１〕から〔３〕のいずれかにおいて、前記接続領域の下端面は、前記底面よりも前記第２主面に近くてもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすい。
　〔５〕　〔１〕から〔４〕のいずれかにおいて、前記第１主面に、複数の前記ゲートトレンチが一定の第１ピッチで設けられており、前記第１軸に垂直な断面視で、前記炭化珪素基板は、前記接続領域を前記ゲートトレンチの両側に有し、前記接続領域の間の距離は、前記第１ピッチの０．５倍以下であってもよい。この場合、スイッチング動作時のノイズを低減しやすい。
　〔６〕　〔１〕から〔５〕のいずれかにおいて、前記ボディ領域における前記第２導電型の不純物の第３実効濃度は、前記接続領域における前記第２導電型の不純物の第４実効濃度よりも高く、前記第４実効濃度は、前記電界緩和領域における前記第２導電型の不純物の第５実効濃度よりも高くてもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすい。
　〔７〕　〔１〕から〔６〕のいずれかにおいて、前記第１主面を基準とした前記底面の第１深さは、前記底面を基準とした前記電界緩和領域の下端面の第２深さよりも小さくてもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすい。
　〔８〕　〔１〕から〔７〕のいずれかにおいて、前記第１軸に垂直な断面視で、前記炭化珪素基板は、前記電界緩和領域を前記ゲートトレンチの両側に有し、前記底面を基準とした前記電界緩和領域の下端面の第２深さをＤ２としたとき、前記底面からＤ２／２だけ深い仮想平面において、前記第１軸に垂直な断面視で、前記電界緩和領域の第１幅は、隣り合う前記電界緩和領域の間の前記ドリフト領域の第２幅よりも大きくてもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすく、スイッチング動作時のノイズをより低減しやすい。
　〔９〕　〔１〕から〔８〕のいずれかにおいて、前記底面を基準とした前記電界緩和領域の下端面の第２深さは２μｍ以上であってもよい。この場合、ゲート絶縁膜にかかる電圧をより緩和しやすい。
　〔１０〕　〔１〕から〔９〕のいずれかにおいて、前記底面と前記第２主面との間の半導体の導電型は前記第１導電型であってもよい。この場合、オン抵抗をより低減しやすい。
　〔１１〕　〔１〕から〔１０〕のいずれかにおいて、前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含んでもよい。側面が｛０－３３－８｝面を含むことで、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減できる。
　［本開示の実施形態］
　（第１実施形態）
　第１実施形態について説明する。第１実施形態は、炭化珪素を用いたいわゆる縦型のＭＯＳ型電界効果トランジスタ（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）に関し、このＭＯＳ型ＦＥＴは炭化珪素半導体装置の一例である。図１は、第１実施形態に係る炭化珪素半導体装置における層間絶縁膜および第１主面の構成を示す図である。図２は、第１実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図２は、図１中のＩＩ－ＩＩ線に沿った断面図に相当する。
　図１および図２に示されるように、第１実施形態に係る炭化珪素半導体装置１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０と、バリアメタル膜８４とを主に有している。
　炭化珪素基板１０は、第１主面１と、第１主面１とは反対の第２主面２とを有する。第１主面１および第２主面２はＸＹ平面に平行であり、第１主面１は第２主面２からみて＋Ｚ方向にある。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０および炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）等のｎ型不純物を含み、ｎ型の導電型（第１導電型）を有する。
　第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、接続領域１４と、電界緩和領域１５と、コンタクト領域１８とを主に有する。
　ドリフト領域１１は、窒素またはリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は炭化珪素単結晶基板５０の上に設けられている。ドリフト領域１１は、第１領域１１Ａと、第２領域１１Ｂとを主に有している。
　ボディ領域１２は、アルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型を有する。ボディ領域１２はドリフト領域１１の上に設けられている。例えば、ボディ領域１２の第３厚さＴ３は１００ｎｍ以上１０００ｎｍ以下である。
　ソース領域１３は、窒素またはリン等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１３はボディ領域１２の上に設けられている。ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられている。ソース領域１３は第１主面１を構成する。
　第１主面１に、側面３と底面４とにより規定される複数のゲートトレンチ５が設けられている。ゲートトレンチ５は、例えばＹ軸に沿って延びる。また、Ｘ軸に沿って複数のゲートトレンチ５が一定の間隔（第１ピッチＰ１）で設けられている。側面３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１の一部とを貫通し、ドリフト領域１１に至る。底面４は側面３と連なる。底面４はドリフト領域１１に位置する。例えば、底面４は第１主面１および第２主面２と平行である。Ｙ軸に垂直な断面視で、底面４を含む仮想平面３１に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。Ｙ軸は第１軸の一例であり、Ｘ軸は第２軸の一例である。
　コンタクト領域１８は、アルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８は第１主面１を構成する。コンタクト領域１８は、第１主面１に垂直な平面視で、Ｘ軸に沿って隣り合うゲートトレンチ５の間にある。Ｘ軸に沿って隣り合う２つのゲートトレンチ５の間において、コンタクト領域１８とソース領域１３とがＹ軸に沿って交互に設けられていてもよい。Ｘ軸に沿って隣り合う２つのゲートトレンチ５の間において、コンタクト領域１８がＹ軸に沿って断続的に設けられていてもよい。
　Ｙ軸に沿って複数のゲートトレンチ５が一定の間隔で配置されていてもよい。Ｙ軸に沿って複数のゲートトレンチ５が一定の間隔で配置されている場合、コンタクト領域１８の一部が、Ｙ軸に沿って隣り合うゲートトレンチ５の間にあってもよい。複数のゲートトレンチ５がアレイ状に設けられていてもよい。
　接続領域１４は、アルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。接続領域１４は、第１主面１に垂直な平面視で、Ｘ軸に沿って隣り合うゲートトレンチ５の間にある。接続領域１４はゲートトレンチ５から離れている。ボディ領域１２はゲートトレンチ５の側面３に露出する。接続領域１４は、Ｘ軸に沿ってボディ領域１２よりもゲートトレンチ５から離れている。接続領域１４はボディ領域１２の下にあり、ボディ領域１２に接する。接続領域１４は、第１主面１に垂直な平面視で、コンタクト領域１８に重なる。接続領域１４がボディ領域１２およびコンタクト領域１８に接していてもよい。接続領域１４はＹ軸に沿って延びていてもよい。Ｘ軸に沿って複数の接続領域１４が一定の間隔で配置されている。複数の接続領域１４がストライプ状に設けられていてもよい。例えば、接続領域１４の第２厚さＴ２は１００ｎｍ以上１０００ｎｍ以下である。接続領域１４の第２厚さＴ２はボディ領域１２の第３厚さＴ３よりも大きくてよい。
　電界緩和領域１５は、アルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１５は、第１主面１に垂直な平面視で、Ｘ軸に沿って隣り合うゲートトレンチ５の間にある。電界緩和領域１５はゲートトレンチ５から離れている。電界緩和領域１５は、Ｘ軸に沿って接続領域１４よりもゲートトレンチ５から離れている。電界緩和領域１５は接続領域１４の下にあり、接続領域１４に接する。電界緩和領域１５は、第１主面１に垂直な平面視で、コンタクト領域１８および接続領域１４に重なる。電界緩和領域１５はＹ軸に沿って延びていてもよい。Ｘ軸に沿って複数の電界緩和領域１５が一定の間隔で配置されている。複数の電界緩和領域１５がストライプ状に設けられていてもよい。例えば、電界緩和領域１５の第１厚さＴ１は１０００ｎｍ以上５０００ｎｍ以下であり、１２００ｎｍ以上２５００ｎｍ以下であってもよい。電界緩和領域１５の第１厚さＴ１は接続領域１４の第２厚さＴ２よりも大きい。電界緩和領域１５は、例えばチャネリング注入により形成できる。
　接続領域１４が電界緩和領域１５とボディ領域１２との間にある。コンタクト領域１８、ボディ領域１２、接続領域１４および電界緩和領域１５が互いに電気的に接続されている。
　ドリフト領域１１の第１領域１１Ａは側面３に露出し、かつボディ領域１２および接続領域１４に接する。第１領域１１Ａの厚さは、例えば０．１μｍ以上０．６μｍ以下である。ドリフト領域１１の第２領域１１Ｂは炭化珪素単結晶基板５０に接してもよい。第１領域１１Ａは、第２領域１１Ｂとボディ領域１２との間にある。第１領域１１Ａの下端面が第２領域１１Ｂの上端面に接する。第２領域１１Ｂが側面３に露出してもよい。第２領域１１Ｂが底面４に露出してもよい。第１領域１１Ａの下端面は、底面４を含む仮想平面３１にあってもよく、仮想平面３１よりも第１主面１に近くてもよい。第１領域１１Ａは第１半導体領域の一例であり、第２領域１１Ｂは第２半導体領域の一例である。
　第２領域１１Ｂにおけるｎ型不純物の第２実効濃度は、第１領域１１Ａにおけるｎ型不純物の第１実効濃度よりも低い。例えば、第２実効濃度は１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下であり、第１実効濃度は１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。第１領域１１Ａは電流拡散領域とよばれることがある。
　Ｚ軸に沿って、底面４と第２主面２との間には炭化珪素単結晶基板５０およびドリフト領域１１があり、底面４と第２主面２との間の炭化珪素基板１０の導電型はｎ型である。Ｚ軸に沿って、底面４と第２主面２との間に導電型がｐ型の半導体は存在しない。Ｚ軸は第３軸の一例である。
　ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３および底面４に接する。ゲート絶縁膜８１は、底面４においてドリフト領域１１に接する。ゲート絶縁膜８１は、底面４において第２領域１１Ｂに接する。ゲート絶縁膜８１は、側面３においてソース領域１３、ボディ領域１２およびドリフト領域１１に接する。ゲート絶縁膜８１は、側面３において第１領域１１Ａおよび第２領域１１Ｂに接する。ゲート絶縁膜８１は、側面３において第１領域１１Ａに接していれば、第２領域１１Ｂに接していなくてもよい。ゲート絶縁膜８１は、第１主面１においてソース領域１３に接していてもよい。
　ゲート電極８２は、ゲート絶縁膜８１の上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２は、側面３および底面４に対向する。ゲート電極８２の一部が第１主面１に対向してもよい。ゲート電極８２はＹ軸に沿って延びる。第１主面１に垂直な平面視で、ゲート電極８２が複数のゲートトレンチ５と重なってもよい。
　層間絶縁膜８３はゲート電極８２を覆う。層間絶縁膜８３はゲート電極８２およびゲート絶縁膜８１に接する。層間絶縁膜８３は、例えば酸化膜である。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを互いに電気的に絶縁している。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に設けられていてもよい。層間絶縁膜８３の上面は、曲率が連続的に変化する曲面であってもよい。層間絶縁膜８３の上面は、ゲートトレンチ５の上方において＋Ｚ方向に凸となる曲面であってもよい。
　層間絶縁膜８３およびゲート絶縁膜８１には、Ｘ軸に沿って一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、Ｘ軸に沿って隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように配置されている。コンタクトホール９０はＹ軸に沿って延びる。コンタクトホール９０を通じて、ソース領域１３およびコンタクト領域１８が層間絶縁膜８３およびゲート絶縁膜８１から露出している。
　バリアメタル膜８４は、層間絶縁膜８３の上面と、ゲート絶縁膜８１の側面とを覆う。バリアメタル膜８４は、層間絶縁膜８３およびゲート絶縁膜８１に接している。バリアメタル膜８４は、例えば窒化チタン（ＴｉＮ）を含む材料から構成されている。
　ソース電極６０は第１主面１に接する。ソース電極６０は、コンタクトホール９０内に設けられたコンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３およびコンタクト領域１８に接している。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、アルミニウムと、シリコンとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３およびコンタクト領域１８とオーミック接合している。ソース配線６２は、バリアメタル膜８４の上面および側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、バリアメタル膜８４およびコンタクト電極６１に接している。ソース配線６２は、例えばアルミニウムを含む材料から構成されている。
　ドレイン電極７０は第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０に接している。ドレイン電極７０は、ドリフト領域１１に電気的に接続されている。ドレイン電極７０は、例えばニッケルシリサイドを含む材料から構成されている。ドレイン電極７０がチタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０にオーミック接合している。
　炭化珪素単結晶基板５０とドリフト領域１１との間に、窒素等のｎ型不純物を含み、ｎ型の導電型を有するバッファ層が設けられていてもよい。また、ソース電極６０の一部を覆うパッシベーション膜が設けられていてもよい。
　コンタクト領域１８におけるｐ型不純物の実効濃度は、ボディ領域１２におけるｐ型不純物の実効濃度よりも高くてもよい。例えば、コンタクト領域１８におけるｐ型不純物の実効濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、ボディ領域１２におけるｐ型不純物の実効濃度は５×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。
　ソース領域１３におけるｎ型不純物の実効濃度は、ボディ領域１２におけるｐ型不純物の実効濃度よりも高くてもよい。ソース領域１３におけるｎ型不純物の実効濃度は、例えば１×１０１９ｃｍ－３程度である。また、接続領域１４におけるｐ型不純物の実効濃度および電界緩和領域１５におけるｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　本開示において、第１導電型の不純物の実効濃度とは、第１導電型の不純物の濃度から第２導電型の不純物の濃度を減じて得られる濃度であり、第２導電型の不純物の実効濃度とは、第２導電型の不純物の濃度から第１導電型の不純物の濃度を減じて得られる濃度である。実効濃度は、例えば走査型静電容量顕微鏡（ｓｃａｎｎｉｎｇ　ｃａｐａｃｉｔａｎｃｅ　ｍｉｃｒｏｓｃｏｐｅ：ＳＣＭ）を用いて測定できる。
　ここで、本開示における接続領域１４および電界緩和領域１５の範囲について説明する。図３は、接続領域１４および電界緩和領域１５の範囲を示す模式図である。
　ドリフト領域１１はｎ型の導電型を有し、ボディ領域１２、接続領域１４および電界緩和領域１５はｐ型の導電型を有する。このため、ドリフト領域１１とボディ領域１２との境界、ドリフト領域１１と接続領域１４との境界、およびドリフト領域１１と電界緩和領域１５との境界は明確である。
　ドリフト領域１１の上端面２１はボディ領域１２の下端面２２に接する。そして、本開示では、接続領域１４の上端面２３はドリフト領域１１の上端面２１と同一の面にあるとする。また、上端面２３よりも第２主面２に近い領域内では、Ｙ軸に垂直な断面視で、ｐ型領域（接続領域１４または電界緩和領域１５）とドリフト領域１１を示す曲線に接触する接触円３３の中心を第２主面に向かって移動させると、接触円３３の中心は、第１主面１からある距離だけ離れた面でｐ型領域からドリフト領域１１へと移る。本開示では、この面に接続領域１４の下端面２４および電界緩和領域１５の上端面２５があるとする。接続領域１４の下端面２４が底面４よりも第２主面２に近くてもよい。電界緩和領域１５の下端面２６は炭化珪素単結晶基板５０に対向する面である。
　第１実施形態に係る炭化珪素半導体装置１００では、接続領域１４が、Ｘ軸に沿ってボディ領域１２よりもゲートトレンチ５から離れ、電界緩和領域１５が、Ｘ軸に沿って接続領域１４よりもゲートトレンチ５から離れている。また、電界緩和領域１５の第１厚さＴ１が接続領域１４の第２厚さＴ２よりも大きい。このため、ゲート絶縁膜８１にかかる電圧を緩和しながら、オン抵抗を低減できる。すなわち、ゲート絶縁膜８１の信頼性の確保とオン抵抗の低減とを両立できる。また、オン抵抗を低減するために電流拡散領域を過剰に広くした場合には、スイッチング動作時のノイズの増加が生じ得るが、本実施形態では、スイッチング動作時のノイズの増加が生じる得る程度に第１領域１１Ａを広くせずともオン抵抗を低減できる。従って、スイッチング動作時のノイズの増加を回避できる。更に、ゲートトレンチの間にソーストレンチを形成し、ソーストレンチ内にソース電極を設け、その周囲にディープウェル領域を設けた場合には、ドレイン耐圧が低下し得るが、本実施形態では、ディープウェル領域に伴うドレイン耐圧の低下を回避できる。
　Ｚ軸に沿って、底面４と第２主面２との間の半導体（炭化珪素基板１０）の導電型がｎ型であり、底面４と第２主面２との間に導電型がｐ型の半導体は存在しない場合、オン抵抗をより低減しやすい。
　接続領域１４の第２厚さＴ２がボディ領域１２の第３厚さＴ３より大きい場合、ゲート絶縁膜８１にかかる電圧をより緩和しやすい。
　ドリフト領域１１の第１領域１１Ａにおける第１実効濃度が第２領域１１Ｂにおける第２実効濃度よりも高い場合、ドリフト領域１１の広い範囲でオン電流が流れやすく、オン抵抗をより低減しやすい。
　接続領域１４の下端面２４が底面４よりも第２主面２に近い場合、ゲート絶縁膜８１にかかる電圧をより緩和しやすい。
　第１主面１に垂直な平面視でゲートトレンチ５を間に挟む２つの接続領域１４の間の距離Ｌ１は、例えば第１ピッチＰ１の０．５倍以下であってもよい。距離Ｌ１が第１ピッチＰ１の０．５倍以下である場合、スイッチング動作時のノイズを低減しやすい。
　ボディ領域１２におけるｐ型不純物の第３実効濃度が接続領域１４におけるｐ型不純物の第４実効濃度よりも高く、第４実効濃度が電界緩和領域１５におけるｐ型不純物の第５実効濃度よりも高くてもよい。第３実効濃度が第４実効濃度よりも高く、第４実効濃度が第５実効濃度よりも高い場合、ゲート絶縁膜８１にかかる電圧をより緩和しやすい。
　第１主面１を基準とした底面４の第１深さＤ１が、底面４を基準とした電界緩和領域１５の下端面２６の第２深さＤ２よりも小さくてもよい。第１深さＤ１が第２深さＤ２よりも小さい場合、ゲート絶縁膜８１にかかる電圧をより緩和しやすい。
　第２深さＤ２が２μｍ以上である場合、ゲート絶縁膜８１にかかる電圧をより緩和しやすい。第２深さＤ２が２．５μｍ以上であってもよく、３μｍ以上であってもよい。
　（第２実施形態）
　第２実施形態について説明する。第２実施形態は、主として、電界緩和領域１５の幅の点で第１実施形態と相違する。図４は、第２実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
　図４に示されるように、第２実施形態に係る炭化珪素半導体装置２００では、電界緩和領域１５が第１実施形態よりも広く形成されている。より具体的には、底面４から第２深さＤ２の半分（Ｄ２／２）だけ深い仮想平面３２において、Ｙ軸に垂直な断面視で、電界緩和領域１５の第１幅Ｗ１が、隣り合う電界緩和領域１５の間のドリフト領域１１の第２幅Ｗ２よりも大きい。
　第２実施形態の他の構成は第１実施形態と同じである。
　第２実施形態によっても第１実施形態と同じ効果が得られる。また、仮想平面３２において、第１幅Ｗ１が第２幅Ｗ２よりも大きいため、ゲート絶縁膜８１にかかる電圧をより緩和しやすく、スイッチング動作時のノイズをより低減しやすい。
　以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
１　第１主面
２　第２主面
３　側面
４　底面
５　ゲートトレンチ
１０　炭化珪素基板
１１　ドリフト領域
１１Ａ　第１領域
１１Ｂ　第２領域
１２　ボディ領域
１３　ソース領域
１４　接続領域
１５　電界緩和領域
１８　コンタクト領域
２１、２３、２５　上端面
２２、２４、２６　下端面
３１、３２　仮想平面
３３　接触円
４０　炭化珪素エピタキシャル層
５０　炭化珪素単結晶基板
６０　ソース電極
６１　コンタクト電極
６２　ソース配線
７０　ドレイン電極
８１　ゲート絶縁膜
８２　ゲート電極
８３　層間絶縁膜
８４　バリアメタル膜
９０　コンタクトホール
１００、２００　炭化珪素半導体装置
Ｄ１　第１深さ
Ｄ２　第２深さ
Ｌ１　距離
Ｐ１　第１ピッチ
Ｔ１　第１厚さ
Ｔ２　第２厚さ
Ｔ３　第３厚さ
Ｗ１　第１幅
Ｗ２　第２幅
θ１　角度

Claims (11)

  1. 　第１主面と、前記第１主面とは反対の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　第１導電型を有するドリフト領域と、
    　前記ドリフト領域の上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    　前記ドリフト領域から隔てられるように前記ボディ領域の上に設けられ、前記第１導電型を有するソース領域と、
    　前記ボディ領域の下に設けられ、前記ボディ領域に接し、前記第２導電型を有する接続領域と、
    　前記接続領域の下に設けられ、前記接続領域に接し、前記第２導電型を有する電界緩和領域と、
    　を有し、
    　前記第１主面に、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とを備えたゲートトレンチが設けられており、
    　前記ゲートトレンチの前記側面および前記底面に接するゲート絶縁膜と、
    　前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極と、
    　を有し、
    　前記ゲートトレンチは、前記第１主面に平行な第１軸に沿って延び、
    　前記接続領域は、前記第１主面に平行かつ前記第１軸に垂直な第２軸に沿って、前記ボディ領域よりも前記ゲートトレンチから離れ、
    　前記電界緩和領域は、前記第２軸に沿って、前記接続領域よりも前記ゲートトレンチから離れ、
    　前記電界緩和領域の第１厚さは、前記接続領域の第２厚さよりも大きい、炭化珪素半導体装置。
  2. 　前記第２厚さは、前記ボディ領域の第３厚さよりも大きい、請求項１に記載の炭化珪素半導体装置。
  3. 　前記ドリフト領域は、
    　前記側面および前記ボディ領域に接する第１半導体領域と、
    　前記第１半導体領域と前記第２主面との間に設けられ、前記第１半導体領域に接する第２半導体領域と、
    　を有し、
    　前記第１半導体領域における前記第１導電型の不純物の第１実効濃度は、前記第２半導体領域における前記第１導電型の不純物の第２実効濃度よりも高い、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記接続領域の下端面は、前記底面よりも前記第２主面に近い、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第１主面に、複数の前記ゲートトレンチが一定の第１ピッチで設けられており、
    　前記第１軸に垂直な断面視で、前記炭化珪素基板は、前記接続領域を前記ゲートトレンチの両側に有し、
    　前記接続領域の間の距離は、前記第１ピッチの０．５倍以下である、請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ボディ領域における前記第２導電型の不純物の第３実効濃度は、前記接続領域における前記第２導電型の不純物の第４実効濃度よりも高く、
    　前記第４実効濃度は、前記電界緩和領域における前記第２導電型の不純物の第５実効濃度よりも高い、請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第１主面を基準とした前記底面の第１深さは、前記底面を基準とした前記電界緩和領域の下端面の第２深さよりも小さい、請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記第１軸に垂直な断面視で、前記炭化珪素基板は、前記電界緩和領域を前記ゲートトレンチの両側に有し、
    　前記底面を基準とした前記電界緩和領域の下端面の第２深さをＤ２としたとき、前記底面からＤ２／２だけ深い仮想平面において、前記第１軸に垂直な断面視で、前記電界緩和領域の第１幅は、隣り合う前記電界緩和領域の間の前記ドリフト領域の第２幅よりも大きい、請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記底面を基準とした前記電界緩和領域の下端面の第２深さは２μｍ以上である、請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記底面と前記第２主面との間の半導体の導電型は前記第１導電型である、請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含む、請求項１から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
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