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WO2025041449A1 - Ａｄ変換器及び固体撮像装置 - Google Patents

Ａｄ変換器及び固体撮像装置 Download PDF

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WO2025041449A1
WO2025041449A1 PCT/JP2024/024054 JP2024024054W WO2025041449A1 WO 2025041449 A1 WO2025041449 A1 WO 2025041449A1 JP 2024024054 W JP2024024054 W JP 2024024054W WO 2025041449 A1 WO2025041449 A1 WO 2025041449A1
Authority
WO
WIPO (PCT)
Prior art keywords
capacitance
attenuation
signal
signal line
vertical signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/024054
Other languages
English (en)
French (fr)
Inventor
圭汰 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025041449A1 publication Critical patent/WO2025041449A1/ja
Anticipated expiration legal-status Critical
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This disclosure relates to an AD converter and a solid-state imaging device.
  • VSL addition which shorts out the two vertical signal lines VSL.
  • VSL addition has the disadvantage that if there is a signal difference between the two vertical signal lines being added, the addition ratio changes and the color center of gravity becomes cross-eyed, resulting in false colors.
  • the present disclosure provides an AD converter and a solid-state imaging device that are capable of adding CM capacitance without shifting the color center of gravity.
  • the AD converter of the first aspect of the present disclosure includes a sample-and-hold circuit including a first summing capacitance that holds a level corresponding to a reset level input from a first vertical signal line, and a second summing capacitance that holds a level corresponding to a reset level input from a second vertical signal line, and a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, and a fourth attenuation capacitance, and when a target signal is a high illuminance signal, an attenuation section that receives an input from the sample-and-hold circuit as an input signal, attenuates the input signal, and outputs it as an output signal, and a reference signal that varies over time and compares the output signal with a reference signal that varies over time to determine a previous attenuation capacitance.
  • the attenuation unit has one end of the first attenuation capacitance connected to the input terminal of the comparator and the other end connected to the output terminal of the sample-and-hold circuit or the first vertical signal line, one end of the second attenuation capacitance connected to the input terminal of the comparator and the other end connected to the output terminal of the sample-and-hold circuit or the second vertical signal line, one end of the third attenuation capacitance connected to the input terminal of the comparator and the other end connected to the first vertical signal line, one end of the fourth attenuation capacitance connected to the input terminal of the comparator and the other end connected to the second vertical signal line.
  • the adaptive attenuation type single-slope ADC can maintain a constant summation ratio regardless of the signal amount of the photodiode connected to each vertical signal line, even when there is a signal difference between the pixel signals of each vertical signal line. Furthermore, the adaptive attenuation type single-slope ADC can perform capacitance summation according to the summation ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the third attenuation capacitance and the fourth attenuation capacitance of the AD converter hold a level corresponding to the pixel signal output from the first vertical signal line and the second vertical signal line.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the capacitance ratio between the first attenuation capacitance and the third attenuation capacitance is equal to the capacitance ratio between the second attenuation capacitance and the fourth attenuation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant addition ratio, even when there is a signal difference between the pixel signals of each vertical signal line, without depending on the signal amount of the photodiode connected to each vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform capacitance addition according to the addition ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the capacitance ratio between the first summing capacitance and the second summing capacitance is equal to the capacitance ratio between the first attenuation capacitance and the second attenuation capacitance and the capacitance ratio between the third attenuation capacitance and the fourth attenuation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant summing ratio, even when there is a signal difference between the pixel signals of each vertical signal line, without depending on the signal amount of the photodiode connected to each vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform capacitance addition according to the summing ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the capacitance of the third attenuation capacitance is smaller than the first attenuation capacitance, and the capacitance of the fourth attenuation capacitance is smaller than the capacitance of the second attenuation capacitance.
  • the AD converter of the second aspect of the present disclosure includes a sample-and-hold circuit including a first summing capacitance that holds a level corresponding to a reset level input from a first vertical signal line, a second summing capacitance that holds a level corresponding to a reset level input from a second vertical signal line, and a third summing capacitance that holds a level corresponding to a reset level input from a third vertical signal line, and an attenuation unit that includes a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, a fourth attenuation capacitance, a fifth attenuation capacitance, and a sixth attenuation capacitance, and when a target signal is a high illuminance signal, receives an input from the sample-and-hold circuit as an input signal, attenuates the input signal, and outputs it as an output signal, and a comparator that compares the output signal with a reference signal
  • the other end of the first attenuation capacitance, the other end of the second attenuation capacitance, and the other end of the fifth attenuation capacitance are connected to the sample-and-hold circuit, and the first attenuation capacitance, the second attenuation capacitance, and the fifth attenuation capacitance hold a level according to the summation signal output from the first summation capacitance, the second summation capacitance, and the third summation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant summation ratio regardless of the signal amount of the photodiode connected to each vertical signal line, even if there is a signal difference between the pixel signals of each vertical signal line. Furthermore, the adaptive attenuation type single-slope ADC can perform capacitance summation according to the summation ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the other end of the first attenuation capacitance, the other end of the second attenuation capacitance, and the other end of the fifth attenuation capacitance are connected to the first vertical signal line, the second vertical signal line, and the third vertical signal line, respectively, and the first attenuation capacitance, the second attenuation capacitance, and the fifth attenuation capacitance hold a level according to the pixel signal output from the first vertical signal line, the second vertical signal line, and the third vertical signal line.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the third attenuation capacitance, the fourth attenuation capacitance, and the sixth attenuation capacitance maintain a level corresponding to the pixel signal output from the first vertical signal line, the second vertical signal line, and the third vertical signal line.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the capacitance ratio between the first attenuation capacitance and the third attenuation capacitance is equal to the capacitance ratio between the second attenuation capacitance and the fourth attenuation capacitance and the capacitance ratio between the fifth attenuation capacitance and the sixth attenuation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant addition ratio, even when there is a signal difference between the pixel signals of each vertical signal line, without depending on the signal amount of the photodiode connected to each vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform capacitance addition according to the addition ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the capacitance ratio between the first summing capacitance, the second summing capacitance, and the third summing capacitance is equal to the capacitance ratio between the first attenuation capacitance, the second attenuation capacitance, and the fifth attenuation capacitance, and the capacitance ratio between the third attenuation capacitance, the fourth attenuation capacitance, and the sixth attenuation capacitance.
  • the capacitance of the third attenuation capacitance is smaller than the capacitance of the first attenuation capacitance
  • the capacitance of the fourth attenuation capacitance is smaller than the capacitance of the second attenuation capacitance
  • the capacitance of the sixth attenuation capacitance is smaller than the fifth attenuation capacitance.
  • the solid-state imaging device includes a pixel array in which a plurality of pixels each having a photoelectric conversion unit are arranged in a matrix, and an AD converter that converts each analog pixel signal output from the pixel of the pixel array into a digital signal
  • the AD converter includes a sample-and-hold circuit including a first summing capacitance that holds a level corresponding to a reset level input from a first vertical signal line, and a second summing capacitance that holds a level corresponding to the reset level input from a second vertical signal line, and a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, and a fourth attenuation capacitance, and when a target signal is a high-illuminance signal, the AD converter accepts an input from the sample-and-hold circuit as an input signal and attenuates the input signal to The attenuation unit outputs the output signal as an output signal, and a
  • the attenuation unit has one end of the first attenuation capacitance connected to the input terminal of the comparator, the other end connected to the output terminal of the sample-and-hold circuit or the first vertical signal line, one end of the second attenuation capacitance connected to the input terminal of the comparator, the other end connected to the output terminal of the sample-and-hold circuit or the second vertical signal line, one end of the third attenuation capacitance connected to the input terminal of the comparator, the other end connected to the first vertical signal line, one end of the fourth attenuation capacitance connected to the input terminal of the comparator, and the other end connected to the second vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform CM capacitance addition by inputting reset signals of each vertical signal line separately to the sample-and-hold circuit.
  • the adaptive attenuation type single-slope ADC can maintain a constant summation ratio regardless of the signal amount of the photodiode connected to each vertical signal line, even when there is a signal difference between the pixel signals of each vertical signal line. Furthermore, the adaptive attenuation type single-slope ADC can perform capacitance summation according to the summation ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the third attenuation capacitance and the fourth attenuation capacitance hold a level corresponding to the pixel signal output from the first vertical signal line and the second vertical signal line.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • the capacitance ratio between the first attenuation capacitance and the third attenuation capacitance is equal to the capacitance ratio between the second attenuation capacitance and the fourth attenuation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant addition ratio, even when there is a signal difference between the pixel signals of each vertical signal line, without depending on the signal amount of the photodiode connected to each vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform capacitance addition according to the addition ratio, thereby preventing the color center from shifting and suppressing the occurrence of false colors.
  • the capacitance ratio between the first summing capacitance and the second summing capacitance is equal to the capacitance ratio between the first attenuation capacitance and the second attenuation capacitance and the capacitance ratio between the third attenuation capacitance and the fourth attenuation capacitance.
  • the adaptive attenuation type single-slope ADC can maintain a constant summing ratio, even when there is a signal difference between the pixel signals of each vertical signal line, without depending on the signal amount of the photodiode connected to each vertical signal line.
  • the adaptive attenuation type single-slope ADC can perform capacitance addition according to the summing ratio, so that the color center does not shift and the occurrence of false colors is suppressed.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus according to a first embodiment.
  • 1 is a block diagram showing an example of the configuration of a solid-state imaging device according to a first embodiment
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel in the first embodiment.
  • FIG. 2 is a schematic diagram illustrating a configuration example of an ADC in the first embodiment.
  • 1 is a diagram showing a configuration example of a connection relationship between vertical signal lines VSL between adjacent ADCs in the first embodiment.
  • FIG. FIG. 2 is a diagram illustrating an example of the configuration of a VSLSW, a sample-and-hold circuit, and a comparator in the first embodiment.
  • FIG. 1 is a diagram illustrating a circuit configuration of a single-slope ADC in a comparative example.
  • 10A and 10B are diagrams illustrating a circuit diagram of a VSLSW, a sample-and-hold circuit, and a comparator when the illuminance of a pixel-sum signal is low, and a timing chart in the first embodiment.
  • 10A and 10B are diagrams illustrating a circuit diagram of a VSLSW, a sample-and-hold circuit, and a comparator when the illuminance of a pixel-sum signal is high, and a timing chart in the first embodiment.
  • FIG. 1 is a diagram showing a connection state of a VSLSW, a sample-and-hold circuit, and a comparator in a normal mode in the first embodiment
  • 13 is an example of a result of CM capacitance addition and signal attenuation in the first embodiment.
  • FIG. 13 is a schematic diagram illustrating a configuration example of an ADC in a second embodiment.
  • FIG. 13 is a schematic diagram showing a configuration example of a circuit diagram of a VSLSW, a sample-and-hold circuit, and a comparator according to the second embodiment.
  • FIG. 1 is a block diagram showing an example of the configuration of a vehicle control system.
  • FIG. 2 is a diagram showing an example of a sensing region.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus according to the first embodiment.
  • This imaging device 100 is a device that captures an image of an object as image data, and includes an imaging lens 110, a solid-state imaging device 200, a recording unit 120, and an imaging control unit 130.
  • Examples of the imaging device 100 include a digital camera such as an IoT camera, or an electronic device with an imaging function (such as a smartphone or a personal computer).
  • the solid-state imaging device 200 captures image data under the control of the imaging control unit 130.
  • the solid-state imaging device 200 supplies the image data to the recording unit 120 via a signal line 209.
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200.
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture image data.
  • the imaging control unit 130 supplies imaging control signals including a vertical synchronization signal VSYNC to the solid-state imaging device 200 via, for example, a signal line 139.
  • the recording unit 120 records the image data.
  • the vertical synchronization signal VSYNC is a signal that indicates the timing of imaging, and a periodic signal with a constant frequency (e.g., 60 Hz) is used as the vertical synchronization signal VSYNC.
  • the imaging device 100 records the captured image data in the recording unit 120, but the image data may also be transmitted to the outside of the imaging device 100.
  • an external interface for transmitting image data to the imaging device 100 is further provided.
  • the imaging device 100 may also display the captured image data.
  • the imaging device 100 is further provided with a display unit.
  • FIG. 2 is a block diagram showing an example of the configuration of a solid-state imaging device in the first embodiment.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211, a pixel array section 212, a timing control circuit 213, a DAC (Digital to Analog Converter) 214, a load MOS circuit block 250, and a column signal processing circuit 260.
  • a plurality of pixels 220 are arranged in a two-dimensional lattice in the pixel array section 212.
  • a group of pixels 220 arranged in the horizontal direction will be referred to as a "row,” and a group of pixels 220 arranged in a direction perpendicular to the rows will be referred to as a "column.”
  • the timing control circuit 213 controls the operation timing of the vertical scanning circuit 211, the DAC 214, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal VSYNC supplied from the imaging control unit 130.
  • the DAC 214 generates an analog reference signal that varies over time through DA (Digital to Analog) conversion. For example, a sawtooth ramp signal is used as the reference signal.
  • the DAC 214 supplies the generated reference signal to the column signal processing circuit 260.
  • a source follower circuit (not shown) is connected between the DAC 214 and the column signal processing circuit 260 to prevent noise components of the reference signal from entering other ADCs.
  • the vertical scanning circuit 211 sequentially selects and drives rows of the pixel array section 212 to output analog pixel signals.
  • the pixels 220 photoelectrically convert the incident light to generate analog pixel signals according to the amount of light.
  • the pixels 220 supply pixel signals to the column signal processing circuit 260 via the load MOS circuit block 250.
  • MOS transistors that supply a constant current are provided for each column.
  • the column signal processing circuit 260 performs signal processing such as AD conversion processing on pixel signals for each column. This column signal processing circuit 260 supplies the processed image data to the recording unit 120.
  • the column signal processing circuit 260 is an example of a signal processing circuit.
  • FIG. 3 is a circuit diagram showing an example of a pixel configuration in the first embodiment.
  • This pixel 220 includes a photodiode 221, a transfer transistor 222, a reset transistor 223, a floating diffusion layer 224, an amplification transistor 225, and a selection transistor 226.
  • the photodiode 221 performs photoelectric conversion on the incident light to generate an electric charge.
  • the transfer transistor 222 transfers the electric charge from the photodiode 221 to the floating diffusion layer 224 in accordance with a transfer signal TX from the vertical scanning circuit 211.
  • the reset transistor 223 initializes the amount of electric charge in the floating diffusion layer 224 in accordance with a reset signal RST from the vertical scanning circuit 211.
  • the floating diffusion layer 224 accumulates the electric charge and generates a voltage according to the amount of electric charge.
  • the amplification transistor 225 amplifies the voltage signal of the floating diffusion layer 224.
  • the selection transistor 226 outputs the amplified signal as a pixel signal to the load MOS circuit block 250 via the vertical signal line Vsl in accordance with the selection signal SEL from the vertical scanning circuit 211.
  • the circuit of pixel 220 is not limited to the configuration illustrated in FIG. 3, and various circuits can be used as long as they are capable of generating a pixel signal through photoelectric conversion.
  • the load MOS circuit block 250 is wired with vertical signal lines for each column from the pixel array section 212. If the number of columns in the pixel array section 212 is I (I is an integer), then I vertical signal lines Vsl are wired to the load MOS circuit block 250. In addition, each vertical signal line Vsl is connected to a load MOS circuit 251 that supplies a constant current.
  • the column signal processing circuit 260 includes a plurality of ADCs 300 and a digital signal processing unit 261. Furthermore, the ADCs 300 are arranged for each column of the pixel array unit 212. If the number of columns of the pixel array unit 212 is I, then I ADCs 300 are arranged in the column signal processing circuit 260.
  • the ADC 300 compares the reference signal (ramp signal Rmp) supplied from the DAC 214 with the pixel signal Vsig0 and the like, and converts the analog pixel signal from the corresponding column into a digital signal. This ADC 300 supplies the digital signal as an output to the digital signal processing unit 261.
  • an adaptive attenuation type single-slope ADC is used as an example of the ADC 300, but various other ADCs, such as a normal single-slope ADC, can also be used.
  • the digital signal processing unit 261 performs predetermined signal processing on each digital signal for each column of the pixel array unit 212.
  • the digital signal processing unit 261 supplies the processed digital signals to the recording unit 120 as image data.
  • FIG. 4 is a schematic diagram showing an example of the configuration of an ADC in the first embodiment.
  • This ADC 300 includes a sample-and-hold circuit 310, a VSLSW 330, a comparator 350, and a counter circuit 360.
  • this ADC 300 has a pixel addition mode in which CM capacitance addition is performed and a normal mode in which CM capacitance addition is not performed, depending on the connection state of the VSLSW 330.
  • the connection state of the VSLSW 330 is changed according to the control of the timing control circuit 213.
  • the sample and hold circuit 310 samples and holds the reset level of the reset level and the signal level from each vertical signal line Vsl in accordance with the control of the control signals Az_sw5 to Az_sw11 from the timing control circuit 213. This sample and hold circuit 310 outputs the held reset level from the output terminal.
  • the reset level refers to the level of the vertical signal line Vsl when the pixel 220 is initialized by the reset signal RST.
  • the signal level refers to the level of the vertical signal line VSL when charge is transferred within the pixel 220 by the transfer signal TX. The difference between these reset level and signal level indicates the level of the net pixel signal from which noise components generated when the pixel 220 is reset have been removed.
  • this net pixel signal will be referred to as the pixel signal Vsig.
  • the VSLSW 330 receives input of a reset level signal and pixel signal Vsig0 from the vertical signal line VSL0.
  • the VSLSW 330 also receives input of a reset level signal and pixel signal Vsig1 from the vertical signal line VSL1.
  • the vertical signal line VSL1 is, for example, the vertical signal line of a pixel of the same color that is adjacent to the pixel connected to the vertical signal line VSL0 in the horizontal direction. This signal is input, for example, by turning on a switch VSLSw1 (described later) in pixel addition mode under the control of the timing control circuit 213.
  • the reset level signal will be simply referred to as a reset signal
  • the pixel signals Vsig output from the vertical signal lines VSL0 and VSL1 will be referred to as pixel signals Vsig0 and Vsig1, respectively.
  • the signal obtained by adding up the respective signal levels will be referred to as an added pixel signal.
  • the VSLSW 330 inputs the reset signals output from the vertical signal lines VSL0 and VSL1 to separate input capacitances of the sample and hold circuit 310 in accordance with the control signals Vsl_sw0 to Vsl_sw2 from the timing control circuit 213. Furthermore, the VSLSW 330 inputs the pixel signals output from the vertical signal lines VSL0 and VSL1 to the comparator 350 in accordance with the control signals Vsl_sw0 to Vsl_sw2 from the timing control circuit 213.
  • the comparator 350 compares the ramp signal Rmp with the level (reset level or signal level) of the vertical signal line VSL0 etc. according to the control signals Az_sw1 to Az_sw4, Lat_Ctrl, Lat_set and Lat_rst from the timing control circuit 213.
  • the comparison result Cmp_out is held in a latch circuit, which will be described later, and the held value is supplied to the digital signal processing unit 261 and the timing control circuit 213 as the judgment result Lat_out.
  • the timing control circuit 213 controls the attenuation unit, which will be described later, according to this Lat_out.
  • the comparison result Cmp_out is also supplied to the counter circuit 360.
  • the comparator 350 will be described in detail later.
  • the DAC 214 controls the level of the ramp signal Rmp to a value corresponding to a predetermined threshold Vth immediately before AD conversion of the signal level.
  • the comparison result Cmp_out at this time indicates the result of determining whether the target signal exceeds the threshold Vth.
  • the signal that is the subject of the determination as to whether it is a high-illuminance signal or a low-illuminance signal is called the target signal.
  • the target signal will be described as an additive pixel signal.
  • the ADC 300 attenuates the sum pixel signal based on the reset level held in the sample-and-hold circuit 310 and the sum pixel signal to generate an attenuated signal.
  • the counter circuit 360 under the control of the timing control circuit 213, counts the count value over the period from the start of AD conversion until the comparison result Cmp_out is inverted.
  • This counter circuit 360 supplies a digital signal Cnt_out indicating the count value to the digital signal processing unit 261.
  • the ADC 300 can output a digital value corresponding to the reset signal, the added pixel signal, or the attenuation signal based on the count value.
  • ADC 300 performs AD conversion on the reset signal, sum pixel signal, or attenuation signal in solid-state imaging device 200, but is not limited to this configuration.
  • ADC 300 can be provided in audio equipment or measuring equipment, and analog audio signals and measurement signals can be AD converted.
  • FIG. 5 is a diagram showing an example of the configuration of the connection relationship of vertical signal lines VSL between adjacent ADCs in the first embodiment.
  • This figure mainly shows the connection relationship of the vertical signal line VSL between the ADCs.
  • the vertical signal line VSL0 and the vertical signal line VSL1 are connected to one ADC 300 via the VSLSW 330.
  • the ADC 300 to which the vertical signal lines VSL0 and VSL1 are connected is referred to as ADC 300a
  • the other ADC 300 is referred to as ADC 300b.
  • the sample hold circuit 310, the comparator 350, and the counter circuit 360 included in the ADC 300a are referred to as the sample hold circuit 310a, the comparator 350, and the counter circuit 360, respectively.
  • sample hold circuit 310 the comparator 350, and the counter circuit 360 included in the ADC 300a are referred to as the sample hold circuit 310b, the comparator 350b, and the counter circuit 360b, respectively.
  • the ADC 300 in FIG. 4 shows the ADC 300a.
  • VSLSW330 includes switches VSLSw0, VSLSw1, and VSLSw2 that connect the vertical signal lines VSL0 to VSL1 to the sample-and-hold circuit 310a and the comparator 350a.
  • ADC 300a accepts input of a reset level signal and input of pixel signal Vsig1 from vertical signal line VSL1 based on the open/closed states of switches VSLSw0 to VSLSw2.
  • Vertical signal lines VSL0 and VSL1 represent summation units of pixels 220 in the horizontal direction, and refer to the respective vertical signal lines connected to pixels 220 of the same color, for example, red (R) and blue (B).
  • the vertical signal line connected to the reference pixel is called the first vertical signal line
  • the vertical signal line connected to a pixel of the same color as the reference pixel in the horizontal direction is called the second vertical signal line.
  • first vertical signal line will be described as being vertical signal line VSL0
  • second vertical signal line will be described as being vertical signal line VSL1.
  • FIG. 6 shows an example of the configuration of a VSLSW, a sample-and-hold circuit, and a comparator in the first embodiment.
  • This diagram mainly shows the connections between the VSLSW 330, the sample-and-hold circuit 310, and the comparator 350, and omits the illustration of some of the signal lines shown in FIG. 4.
  • the switch VSLSw0 connects the vertical signal line VSL0 to the sample-and-hold circuit 310 and the comparator 350 in accordance with the control signal Vsl_Sw0.
  • the switch VSLSw1 connects the vertical signal line VSL1 to the sample-and-hold circuit 310 and the comparator 350 in accordance with the control signal Vsl_Sw1.
  • the switch VSLSw2 changes the connection of the vertical signal lines VSL0 and VSL1 in accordance with the control signal Vsl_Sw2.
  • the sample-and-hold circuit 310 When the sample-and-hold circuit 310 samples the levels of the vertical signal lines VSL0 and VSL1, kTC noise occurs. Since kTC noise can worsen the random noise in the AD conversion results, it is desirable to equip the sample-and-hold circuit 310 with a function to reduce kTC noise.
  • the sample-and-hold circuit 310 includes switches Sw5 to Sw11, capacitors C5 to C10, and an amplifier 326.
  • the switch Sw5 samples the potential of the vertical signal line VSL0 and supplies it to the capacitor C5 according to the control signal Az_Sw5 from the timing control circuit 213.
  • the switch Sw6 samples the potential of the vertical signal line VSL1 and supplies it to the capacitor C6 in accordance with the control signal Az_Sw6 from the timing control circuit 213.
  • Capacitor C5 holds the sampled level of vertical signal line VSL0 (i.e., the reset level). One end of this capacitor C5 is connected to switch Sw5, and the other end is connected to the inverting input terminal (-) of amplifier 326 and switch Sw9.
  • Capacitor C6 holds the sampled level of vertical signal line VSL1. One end of this capacitor C6 is connected to switch Sw6, and the other end is connected to the inverting input terminal (-) of amplifier 326 and switch Sw9.
  • the capacitances that hold the sampled reset levels of the vertical signal lines VSL0 and VSL1 are called the adder units.
  • the capacitance that holds a level corresponding to the reset level of the first vertical signal line is called the first adder capacitance
  • the capacitance that holds a level corresponding to the reset level of the second vertical signal line is called the second adder capacitance.
  • the capacitance ratio between the first adder capacitance and the second adder capacitance is called the adder ratio.
  • the value of the first adder capacitance, C5, is 0.75Ca
  • the value of the second adder capacitance, C6, is 0.25Ca, making the adder ratio 3:1.
  • the signal output from the adder units is called the adder signal.
  • Switch Sw7 shorts the node between capacitor C5 and switch Sw7 and the output terminal of amplifier 326 in accordance with a control signal Az_Sw7 from timing control circuit 213.
  • the switch Sw8 shorts the node between the capacitor C6 and the switch Sw8 and the output terminal of the amplifier 326 in accordance with the control signal Az_Sw8 from the timing control circuit 213.
  • Switch Sw9 shorts the inverting input terminal (-) and the output terminal of amplifier 326 in accordance with the control signal Az_Sw9 from the timing control circuit 213.
  • Switch Sw10 connects the inverting input terminal (-) of amplifier 326 to the output terminal via capacitor C7 and switch Sw11 in accordance with a control signal Az_Sw10 from timing control circuit 213.
  • Switch Sw11 connects capacitor C9 to the output terminal of amplifier 326 in accordance with control signal Az_Sw11 from timing control circuit 213.
  • Amplifier 326 amplifies the input signal.
  • the non-inverting input terminal (+) of amplifier 326 is connected to the ground terminal, and the output terminal is connected to comparator 350 via attenuation section 380.
  • Comparator 350 includes a comparator 370, an attenuation unit 380, and a latch circuit 390.
  • Comparator 370 compares the ramp signal Rmp input to the non-inverting input terminal (+) with the input signal from attenuation unit 380 input to the inverting input terminal (-).
  • the ramp signal Rmp is output from SFOUT, which is the output of the source follower circuit.
  • This comparator 370 outputs the comparison result Cmp_out to latch circuit 390 and counter circuit 360.
  • Each of the capacitors C1' to C4' connected to the non-inverting input terminal (+) is connected to remove DC components such as reset signals so that comparator 370 can compare the ramp signal Rmp with the input signal using only AC components.
  • each of the capacitors C1' to C4' is connected so that it has the same capacitance as each of the capacitors C1 to C4.
  • the attenuation unit 380 includes capacitances C1 to C4, one end of which is connected to the inverting input terminal (-).
  • the attenuation unit 380 changes the open/close state of the switches Sw1 to Sw4 based on the control of the timing control circuit 213.
  • the attenuation unit 380 connects the other ends of the capacitances C1 and C2 to the sample-and-hold circuit 310, attenuates the sum pixel signal, and outputs it as an output signal.
  • the attenuation unit 380 also changes the open/close state of the switches Sw1 to Sw4 according to control signals Az_sw1 to Az_sw4 from the timing control circuit 213.
  • One end of the capacitor C1 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the output terminal of the sample-and-hold circuit 310 or the vertical signal line VSL0.
  • the other end of the capacitor C1 is connected to the vertical signal line VSL0 by the on state of the switch Sw3, and the capacitor C1 holds a level corresponding to the sum signal of the reset level of the vertical signal line VSL0 and the vertical signal line VSL1.
  • the sum pixel signal is a low illuminance signal
  • the other end of the capacitor C1 is connected to the vertical signal line VSL0 by the on state of the switch Sw3, and the capacitor C1 holds a level corresponding to the pixel signal Vsig0.
  • the other end of the capacitor C1 is connected to the output terminal of the sample-and-hold circuit 310 by the on state of the switches Sw7, Sw8, and Sw1, and the capacitor C1 holds a level corresponding to the sum signal of the reset level of the vertical signal line VSL0 and the vertical signal line VSL1 stored in the capacitors C5 and C6.
  • One end of the capacitor C2 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the output terminal of the sample-and-hold circuit 310 or the vertical signal line VSL1.
  • the other end of the capacitor C2 is connected to the vertical signal line VSL1 when the switch Sw4 is in the on state, and the capacitor C2 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0 and VSL1.
  • the sum pixel signal is a low-illuminance signal
  • the other end of the capacitor C2 is connected to the vertical signal line VSL1 when the switch Sw4 is in the on state, and the capacitor C2 holds a level corresponding to the pixel signal Vsig1.
  • the other end of the capacitor C2 is connected to the output terminal of the sample-and-hold circuit 310 when the switches Sw7, Sw8, and Sw2 are in the on state, and the capacitor C2 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0 and VSL1 stored in the capacitors C5 and C6.
  • capacitor C3 One end of the capacitor C3 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the vertical signal line VSL0.
  • Capacitors C1 and C3 are connected in parallel via switch Sw3.
  • a capacitance smaller than capacitor C1 is connected to capacitor C3.
  • capacitor C3 holds a level corresponding to the sum signal of the reset levels of vertical signal lines VSL0 and VSL1.
  • Capacitor C3 holds a level corresponding to pixel signal Vsig0 when the sum pixel signal is a low illuminance signal or a high illuminance signal.
  • capacitor C4 One end of the capacitor C4 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the vertical signal line VSL1.
  • Capacitors C2 and C4 are connected in parallel via switch Sw4.
  • a capacitance smaller than capacitor C2 is connected to capacitor C4.
  • capacitor C4 holds a level corresponding to the sum signal of the reset levels of vertical signal lines VSL0 and VSL1.
  • Capacitor C4 holds a level corresponding to pixel signal Vsig1 when the sum pixel signal is a low-illuminance signal or a high-illuminance signal.
  • capacitances C1 to C4 are referred to as the first to fourth damping capacitances, respectively. Furthermore, the capacitance ratio between the first damping capacitance and the third damping capacitance, and the capacitance ratio between the second damping capacitance and the fourth damping capacitance are referred to as the damping ratio.
  • the value of capacitance C1, which is the first damping capacitance is 1.5C
  • the value of capacitance C3, which is the third damping capacitance is 0.75C
  • the damping ratio between these is 2:1.
  • the value of capacitance C2, which is the second damping capacitance is 0.5C
  • the value of capacitance C4, which is the fourth damping capacitance is 0.25C, and the damping ratio between these is 2:1.
  • the capacity ratio between the first attenuation capacity and the third attenuation capacity and the capacity ratio between the second attenuation capacity and the fourth subtraction capacity are made to match.
  • the capacity ratio between the first attenuation capacity and the second attenuation capacity is made to match the capacity ratio between the first addition capacity and the second addition capacity.
  • the capacity ratio between the third attenuation capacity and the fourth attenuation capacity and the capacity ratio between the first addition capacity and the second addition capacity are made to match.
  • the latch circuit 390 holds the comparison result Cmp_out from the comparator 370 in accordance with the control signals Lat_Ctrl, Lat_set, and Lat_rst from the timing control circuit 213.
  • This latch circuit 390 holds the comparison result Cmp_out indicating the result of determining whether or not the level of the added pixel signal exceeds the threshold value Vth, and supplies the held value to the digital signal processing unit 261 and the timing control circuit 213 as the determination result Lat_out.
  • the switches Sw1 and Sw3 in the attenuation unit 380 change the connection of the capacitor C1 based on the judgment result Lat_out.
  • the timing control circuit 213 turns off the switch Sw1 and turns on the switch Sw3 to connect the capacitor C1 to the vertical signal line VSL0.
  • the timing control circuit 213 turns on the switch Sw1 and turns off the switch Sw3 to connect the capacitor C1 to the sample and hold circuit 310.
  • the switches Sw2 and Sw4 in the attenuation unit 380 change the connection of the capacitor C2 based on the determination result Lat_out.
  • the timing control circuit 213 turns off the switch Sw2 and turns on the switch Sw4 to connect the capacitor C2 to the vertical signal line Vsl1.
  • the timing control circuit 213 turns on the switch Sw2 and turns off the switch Sw4 to connect the capacitor C2 to the sample and hold circuit 310.
  • Figure 7 is a diagram explaining the circuit configuration of a single-slope ADC in a comparative example.
  • FIG. 7A shows a circuit diagram of a comparator 370 and other components when performing CM capacitance addition in a comparative example single-slope ADC.
  • FIG. 7B shows a circuit diagram of a comparator 370 and other components when performing VSL addition in a comparative example adaptive attenuation type single-slope ADC.
  • the lower part of FIGS. 7A and 7B shows the connection relationship of pairs of horizontal same-color pixels (a pair of red (R) pixels or a pair of blue (B) pixels) connected to vertical signal lines VSL0 and VSL1.
  • R red
  • B blue
  • pixels of the same color are connected as one pair to vertical signal lines VSL0 and VSL1.
  • pairs of same-color pixels can be realized by connecting vertical signal lines VSL0 and VSL1 to pixels in odd columns or even columns.
  • a normal single-slope ADC will be described as a comparative example.
  • the single-slope ADC achieves CM capacitance addition by dividing the input capacitance to the comparator 370 and connecting different vertical signal lines VSL0 and VSL1.
  • the single-slope ADC having the configuration shown in FIG. 7A performs CM capacitance addition so that the color centers of different color pixels do not become cross-eyed, and can prevent the occurrence of false colors, which are a phenomenon in which colors that do not actually exist appear in an image.
  • an adaptive attenuation type single-slope ADC is taken up and explained as a comparative example.
  • a sample-and-hold circuit 310 is added to a normal single-slope ADC, so CM capacitance addition cannot be performed by simply dividing the input capacitance to the comparator 370. Therefore, in the adaptive attenuation type single-slope ADC in the comparative example, VSL addition is performed in which the vertical signal lines VSL0 and VSL1 are shorted by VSLSw2.
  • VSL addition if there is a signal difference between the pixel signals Vsig of the vertical signal lines VSL0 and VSL1, almost no current flows toward the vertical signal line on the low voltage side. As a result, the addition result depends on the vertical signal line on the high voltage side (the vertical signal line with the smaller signal from the photodiode 221), and the addition ratio changes. Also, if the signal difference between the pixel signals Vsig of the vertical signal lines VSL0 and VSL1 is small, the addition ratio is 1:1, but the color center of gravity will be cross-eyed, raising the concern of false colors.
  • FIG. 8 shows a circuit diagram and a timing chart of the VSLSW, sample-and-hold circuit, and comparator when the illuminance of the sum pixel signal is low in the first embodiment.
  • FIG. 8A shows the open/close states of the switches Vsl_Sw0 to Vsl_Sw2 of the VSLSW 330 in the pixel addition mode and the open/close states of the switches Sw1 to Sw4 of the attenuation unit 380 when the sum pixel signal is determined to be a low illuminance signal.
  • the open/close states of the switches of the sample and hold 310 are omitted.
  • the timing chart of FIG. 8B is explained below.
  • the upper part of the timing chart of FIG. 8B shows the input waveform on the VSL side (DIFFVSL) and the input waveform on the lamp side (DIFFDAC).
  • the vertical scanning circuit 211 resets the floating diffusion layer 224 of the pixel 220. This generates a reset level.
  • the comparator 350 in the ADC 300 performs an auto-zero operation (AZ) based on the reset levels of the vertical signal lines VSL0 and VSL1 and the reference level Vda1 of the ramp signal Rmp.
  • the sample-and-hold circuit 310 in the ADC 300 performs an auto-zero operation, and samples the reset level signals of the vertical signal lines VSL0 and VSL1 using the capacitors C5 and C6, respectively.
  • the switches Sw5, Sw6, Sw9, Sw10, and Sw11 are turned on according to the control of the timing control circuit 213.
  • the timing control circuit 213 also supplies a high-level control signal Lat_rst for a certain pulse period to reset the latch circuit 390.
  • the ADC 300 releases the auto-zero operation state of the comparator 350, and the DAC 214 outputs a ramp signal of the reference level Vda2.
  • the DAC 214 outputs a ramp signal Rmp that gradually decreases over time to count the P-phase period. Meanwhile, the ADC 300 starts counting. This starts AD conversion of the reset levels of the vertical signal lines VSL0 and VSL1. At that time, the timing control circuit 213 releases the auto-zero state of the sample-and-hold circuit 310.
  • the timing control circuit 213 releases the auto-zero state of the sample-and-hold circuit 310 during AD conversion of the reset level.
  • the counter circuit 360 in the ADC 300 continues counting until the comparison result Cmp_out of the comparator 350 is inverted.
  • the timing control circuit 213 completes the noise cancellation operation of the sample and hold circuit 310.
  • the timing control circuit 213 also turns off the switches Sw5 and Sw6 to disconnect the input node of the sample and hold circuit 310 from the vertical signal lines VSL0 and VSL1, and enters a closed-loop hold state.
  • the timing control circuit 213 also turns on the switches Sw7 and Sw8. As a result, the output node of the sample and hold circuit 310 becomes a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0 and VSL1 during the sampling operation.
  • the pixel 220 transfers charge from the photodiode 221 to the floating diffusion layer 224.
  • the vertical signal lines VSL0 and VSL1 have voltage values according to the pixel signals Vsig0 and Vsig1, respectively.
  • the DAC 214 sets the ramp signal Rmp to a reference level Vda3. The difference between this reference level Vda3 and the reference level Vda1 is used as a threshold value Vth for determining whether the sum pixel signal is a high-illuminance signal or a low-illuminance signal.
  • the comparator 350 in the ADC 300 determines whether the level of the sum pixel signal exceeds the threshold value Vth.
  • the input waveform on the VSL side is not lower than the input waveform on the lamp side and does not exceed the threshold value Vth, so the comparator 350 determines that the level of the sum pixel signal is lower than the threshold value Vth, and determines that the sum pixel signal is a low illuminance signal.
  • the comparator 350 Because the level of the sum pixel signal is equal to or lower than the threshold value Vth, at timing T5, the comparator 350 outputs a low-level comparison result Cmp_out. Also, immediately before timing T5, the timing control circuit 213 outputs a high-level control signal Lat_Ctrl for a certain pulse period. As a result, the low-level comparison result Cmp_out is held in the latch circuit 390 as the judgment result Lat_out.
  • the DAC 214 again outputs a ramp signal of the reference level Vda2.
  • the DAC 214 outputs a ramp signal Rmp that gradually decreases over time to count the D-phase period. Meanwhile, the ADC 300 continues measuring until the comparison result Cmp_out is inverted. This performs AD conversion of the signal level of the sum pixel signal.
  • FIG. 9 shows a circuit diagram and a timing chart of the VSLSW, sample-and-hold circuit, and comparator when the illuminance of the sum pixel signal is high in the first embodiment.
  • FIG. 8A shows the open/close states of the switches Vsl_Sw0 to Vsl_Sw2 of the VSLSW 330 in the pixel addition mode, and the open/close states of the switches Sw1 to Sw4 when the sum pixel signal is determined to be a high illuminance signal.
  • the open/close states of the switches of the sample and hold 310 are omitted.
  • the operation of the ADC 300 from timing T1 to T5 is the same as the operation illustrated in FIG. 8B, so a description is omitted.
  • the light incident on the photodiode 221 is described as having an illuminance value at which the level of the sum pixel signal exceeds the threshold value Vth.
  • the high illuminance signal is attenuated to 1/3 of the signal amount based on the attenuation ratio.
  • comparator 350 in ADC 300 determines whether the level of the sum pixel signal exceeds threshold value Vth.
  • threshold value Vth In the waveform diagram of FIG. 9B, the input waveform on the VSL side is lower than the input waveform on the lamp side and exceeds threshold value Vth, so comparator 350 determines that the level of the sum pixel signal is higher than threshold value Vth and determines that the sum pixel signal is a high illuminance signal.
  • the comparator 350 Because the level of the sum pixel signal exceeds the threshold value Vth, at timing T5, the comparator 350 outputs a high-level comparison result Cmp_out. Also, just before timing T5, the timing control circuit 213 outputs a high-level control signal Lat_Ctrl for a certain pulse period. As a result, the low-level comparison result Cmp_out is held in the latch circuit 390 as the judgment result Lat_out.
  • the attenuation unit 380 opens and closes the switches Sw1 to Sw4 according to the high-level determination result Lat_out.
  • the attenuation unit 380 turns on the switches Sw1 and Sw2 and turns off the switches Sw3 and Sw4.
  • the capacitors C1 and C2 in the attenuation unit 380 are connected to the sample-and-hold circuit 310, and the sum pixel signal can be attenuated.
  • DAC214 sets the level of the ramp signal Rmp back to the reference level Vda2.
  • the DAC 214 outputs a ramp signal Rmp that gradually decreases over time. Meanwhile, the ADC 300 starts counting. This causes AD conversion of the signal level of the sum pixel signal to be performed.
  • the attenuation unit 380 attenuates the sum pixel signal, thereby shortening the time required for AD conversion of the signal level.
  • the attenuation ratio is set to 2:1, thereby shortening the time required for AD conversion of the sum pixel signal. This makes it possible to effectively shorten the AD conversion time when performing high-gradation AD conversion (e.g., 14 bits or more) where the proportion of the AD conversion time taken up by the signal level is dominant during the period in which one row is AD converted.
  • the comparator 350 and DAC 214 can be designed assuming a relatively low power supply voltage. This makes it possible to reduce the power consumption of the comparator 350 and DAC 214. Due to the synergistic effect of the shortened AD conversion time and the reduced power consumption of the comparator 350 and DAC 214, the reduction in the power consumption of the ADC 300 required for one AD conversion is extremely large.
  • FIG. 10 shows the connection state of the VSLSW, sample-and-hold circuit, and comparator in normal mode in the first embodiment.
  • FIG. 10 shows the open/closed state of the VSLSW 330 and the open/closed states of the switches Sw1 to Sw4 in normal mode.
  • the open/closed state of each switch of the sample and hold 310 is omitted.
  • the switches VSLSw0 and VSLSw2 are on, and the switch VSLSw1 is off.
  • the switches Sw3 and Sw4 are on, and the switches Sw1 and Sw2 are off.
  • the ADC 300 is not connected to the vertical signal line VSl1.
  • the ADC 300 performs AD conversion of the reset level and the signal level based on the reset signal and pixel signal Vsig0 from the vertical signal line VSL0, respectively.
  • FIG. 11 shows an example of the CM capacitance addition and signal attenuation results in the first embodiment.
  • the P-phase period will be described.
  • the switches Sw5 and Sw6 are on, and Sw7 and Sw8 are off. Therefore, in the sample-and-hold circuit 310, the capacitors C5 and C6 perform a sampling operation based on the reset levels of the vertical signal lines VSL0 and VSL1.
  • Q/C 2.25V P0 +0.75V P1 -3V AZP (2)
  • the D-phase period Upon completion of the sampling operation, in the sample-and-hold circuit 310, the switches Sw5 and Sw6 are turned off and the switches Sw7 and Sw8 are turned on under the control of the timing control circuit 213. Furthermore, when the latch circuit 390 determines that the level of the sum pixel signal exceeds the threshold value Vth, the timing control circuit 213 changes the open/closed state of the switches Sw1 to Sw4. Under the control of the timing control circuit 213, the switches Sw1 and Sw2 are turned on and the switches Sw3 and Sw4 are turned off. This connects the capacitors C1 and C2 to the sample-and-hold circuit 310. At this time, the total charge stored in the capacitors C1 to C4 is expressed by equation (3).
  • equation (4) is derived.
  • Q/C 2.25V P0 +0.75V P1 -(0.75V CDS0 +0.25V CDS1 +3V AZD ) (4)
  • Equation (5) is calculated by substituting equation (4) into equation (2).
  • 3V AZP 0.75V CDS0 +0.25V CDS1 +3V AZD
  • V AZP -V AZD (0.75V CDS0 +0.25V CDS1 )/3 (5)
  • Equation (5) shows that the pixel signals Vsig0 and Vsig1 are added to the CM capacitance in a ratio of 3:1, and are further attenuated to 1/3.
  • the adaptive attenuation type single-slope ADC can perform CM capacitance addition by inputting the reset signals of the vertical signal lines VSL0 and VSL1 separately to the sample-and-hold circuit 310.
  • the adaptive attenuation single-slope ADC can attenuate the target signal by having the attenuation unit 380 accept an input from the sample-and-hold circuit 310.
  • the adaptive attenuation type single-slope ADC can maintain a constant addition ratio regardless of the signal amount of the photodiode 221 connected to each vertical signal line VSL, even if there is a signal difference between the pixel signals Vsig of each vertical signal line VSL0 and VSL1.
  • the adaptive attenuation type single-slope ADC performs capacitance addition according to the addition ratio, so the color center does not shift and the occurrence of false colors can be suppressed.
  • the adaptive attenuation type single-slope ADC can achieve AD conversion of the signal level without going through a sample-and-hold circuit when attenuation of the pixel signal is not required.
  • FIG. 12 is a schematic diagram showing a configuration example of an ADC in the second embodiment.
  • the VSLSW 330, sample-and-hold circuit 310, and comparator 350 receive input from vertical signal line VSL2 in addition to vertical signal lines VSL0 and VSL1, and perform CM capacitance addition using a total of three vertical signal lines VSL.
  • the other configurations are the same as those in the first embodiment.
  • the sum pixel signal is a signal obtained by adding up the signal levels of the vertical signal lines VSL0 to VSL2.
  • VSLSW330 accepts input of a reset level signal and pixel signal Vsig2 from the vertical signal line VSL2 of the corresponding column. Furthermore, the vertical signal line VSL2 is, for example, the vertical signal line of a pixel of the same color adjacent to a pixel connected to the vertical signal line VSL0 or VSL1 in the horizontal direction. VSLSW330 inputs the reset level signal and pixel signal Vsig2 to the sample and hold circuit 310 and comparator 350 according to control signals Vsl_Sw20 and Vsl_Sw21. These signals are input to input capacitances separate from the input capacitances input to the sample and hold circuit 310 and comparator 350 from the vertical signal lines VSL0 and VSL1.
  • the sample and hold circuit 310 samples and holds the reset level among the reset levels and signal levels from each vertical signal line Vsl0 to VSL2 in accordance with the control of the control signals Az_sw5 to Az_sw11 and control signals Az_sw22 to Az_sw23 from the timing control circuit 213. This sample and hold circuit 310 outputs the held reset level from the output terminal.
  • the comparator 350 compares the ramp signal Rmp with the level (reset level or signal level) of the vertical signal line VSL etc. according to the control signals Az_sw1-4, Az_sw20, Az_sw22, Lat_Ctrl, Lat_set and Lat_rst from the timing control circuit 213.
  • the comparison result Cmp_out is held in a latch circuit, which will be described later, and the held value is supplied to the digital signal processing unit 261 and the timing control circuit 213 as the judgment result Lat_out.
  • the timing control circuit 213 controls the attenuation unit 380 according to this judgment result Lat_out.
  • FIG. 13 is a schematic diagram showing an example of the configuration of a VSLSW, a sample-and-hold circuit, and a comparator in the second embodiment.
  • VSLSW330 includes switches VSLSw20 and VSLSw22. Switches VSLSw20 and VSLSw22 operate according to control signals Vsl_Sw20 and Vsl_Sw22, respectively. In pixel addition mode, switches VSLSw0, VSLSw1, and VSLSw20 are on, and switches VSLSw2 and VSLSw22 are off. In normal mode, switches VSLSw1, VSLSw2, and VSLSw22 are on, and VSLSw0 and VSLSw20 are off. In pixel addition mode, ADC300 is connected to vertical signal line VSL2 via switch VSL20, and accepts input of a reset signal and pixel signal Vsig2 from another ADC300 (not shown).
  • FIG. 13 shows the open/closed states of the switches Vsl_Sw0 to Vsl_Sw2, Vsl_Sw20, and Vsl_Sw22 of the VSLSW 330 in the pixel addition mode.
  • the open/closed states of the switches of the sample hold 310 and the attenuation unit 380 are omitted.
  • Vertical signal lines VSL0, VSL1, and VSL2 represent summation units of pixels 220 in the horizontal direction, and refer to the respective vertical signal lines connected to pixels 220 of the same color, for example, red (R) and blue (B).
  • the vertical signal line connected to the reference pixel is called the first vertical signal line.
  • the vertical signal line connected to a pixel of the same color as the reference pixel is called the second vertical signal line.
  • the vertical signal line connected to a pixel of the same color as the reference pixel and different from the second vertical signal line is called the third vertical signal line.
  • the first vertical signal line is described as being vertical signal line VSL1
  • the second and third vertical signal lines are described as being vertical signal lines VSL0 and VSL2, respectively.
  • each capacitance that holds the sampled reset level of the vertical signal lines VSL0 to VSL2 is called an adder section. Furthermore, the capacitance that holds the reset level of the third vertical signal line is called a third adder capacitance. Furthermore, the capacitance ratio between the first adder capacitance, the second adder capacitance, and the third adder capacitance is called the adder ratio.
  • the value of the capacitance C6, which is the first adder capacitance is 0.5Ca
  • the value of the capacitance C5, which is the second adder capacitance is 0.25Ca
  • the value of the capacitance C22, which is the third adder capacitance is 0.25Ca
  • the adder ratio between these is 2:1:1.
  • the switch Sw23 shorts the node between the capacitor C22 and the switch Sw23 and the output terminal of the amplifier 326 in accordance with the control signal Az_Sw23 from the timing control circuit 213.
  • the attenuation unit 380 includes capacitances C1 to C6, one end of which is connected to the inverting input terminal (-).
  • the attenuation unit 380 changes the open/close states of the switches Sw1 to Sw4 and the switches Sw20 to Sw21 under the control of the timing control circuit 213.
  • the attenuation unit 380 connects the other ends of the capacitances C1, C2, and C20 to the sample-and-hold circuit 310, attenuates the sum pixel signal, and outputs it as an output signal.
  • the attenuation unit 380 also changes the open/close states of the switches Sw1 to Sw4 according to the control signals Az_sw1 to Az_sw4 and Az_sw20 to Azsw21 from the timing control circuit 213.
  • One end of the capacitor C20 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the output terminal of the sample and hold circuit 310 or the vertical signal line VSL2.
  • the other end of the capacitor C20 is connected to the vertical signal line VSL2, and the capacitor C20 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2.
  • the sum pixel signal is a low illuminance signal
  • the switch Sw21 is in the on state
  • the other end of the capacitor C20 is connected to the vertical signal line VSL2, and the capacitor C20 holds a level corresponding to the pixel signal Vsig2.
  • the other end of the capacitor C20 is connected to the output terminal of the sample-and-hold circuit 310 when switch Sw21 is off and switches Sw20, Sw7, Sw8, and Sw23 are on, and the capacitor C20 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2 stored in the capacitors C5, C6, and C22.
  • One end of the capacitor C21 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the vertical signal line VSL2.
  • the capacitors C20 and C21 are connected in parallel via the switch Sw21.
  • a capacitance smaller than the capacitor C20 is connected to the capacitor C21.
  • the capacitor C21 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2 when the switch VSLSw20 is in the on state.
  • the capacitor C21 holds a level corresponding to the pixel signal Vsig2 when the sum pixel signal is a low illuminance signal or a high illuminance signal.
  • One end of the capacitor C1 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the output terminal of the sample and hold circuit 310 or the vertical signal line VSL0.
  • the other end of the capacitor C1 is connected to the vertical signal line VSL0, and the capacitor C1 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2.
  • the sum pixel signal is a low illuminance signal
  • the switch Sw3 when the switch Sw3 is in the on state, the other end of the capacitor C1 is connected to the vertical signal line VSL0, and the capacitor C1 holds a level corresponding to the pixel signal Vsig0.
  • the sum pixel signal is a high illuminance signal
  • the other end of the capacitor C1 is connected to the output terminal of the sample-and-hold circuit 310 when the switches Sw1, Sw7, Sw8, and Sw23 are in the on state, and the capacitor C1 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2 stored in the capacitors C5, C6, and C22.
  • One end of the capacitor C2 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the output terminal of the sample and hold circuit 310 or the vertical signal line VSL1.
  • the other end of the capacitor C2 is connected to the vertical signal line VSL1, and the capacitor C2 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2.
  • the sum pixel signal is a low illuminance signal
  • the switch Sw4 is in the on state
  • the other end of the capacitor C2 is connected to the vertical signal line VSL1, and the capacitor C2 holds a level corresponding to the pixel signal Vsig1.
  • the other end of the capacitor C2 is connected to the output terminal of the sample-and-hold circuit 310 when the switch Sw4 is in the off state and the switches Sw2, Sw7, Sw8, and Sw23 are in the on state, and holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2 stored in the capacitors C5, C6, and C22.
  • One end of the capacitor C3 is connected to the inverting input terminal (-) of the comparator 370, and the other end is connected to the vertical signal line VSL0. Furthermore, the capacitors C1 and C3 are connected in parallel via the switch Sw3. During the P-phase period, the capacitor C3 holds a level corresponding to the sum signal of the reset levels of the vertical signal lines VSL0, VSL1, and VSL2. Furthermore, when the sum pixel signal is a low-illuminance signal or a high-illuminance signal, the capacitor C3 holds a level corresponding to the pixel signal Vsig0.
  • Capacitors C2 and C4 are connected in parallel via switch Sw4. During the P-phase period, capacitor C4 holds a level corresponding to the sum signal of the reset levels of vertical signal lines VSL0, VSL1, and VSL2. Capacitor C4 holds a level corresponding to pixel signal Vsig1 when the sum pixel signal is a low-illuminance signal or a high-illuminance signal.
  • the capacitors C20' to C21' connected to the non-inverting input terminal (+) are connected to remove DC components such as the reset signal so that the comparator 370 can compare the ramp signal Rmp with the input signal using only AC components.
  • the capacitors C20' to C21' are connected so that they have the same capacitance as the capacitors C20 to C21.
  • capacitances C20 and C21 are called the fifth and sixth damping capacitances, respectively. Furthermore, the capacitance ratio between the fifth damping capacitance and the sixth damping capacitance is called the damping ratio.
  • the value of capacitance C20, which is the fifth damping capacitance is 0.5C
  • the value of capacitance C21, which is the sixth damping capacitance is 0.25C
  • the damping ratio between them is 2:1.
  • the value of the capacitance C2, which is the first damping capacitance, is 1C
  • the value of the capacitance C4, which is the third damping capacitance is 0.5C
  • the damping ratio is 2:1
  • the value of the capacitance C1, which is the second damping capacitance is 0.5C
  • the value of the capacitance C3, which is the fourth damping capacitance is 0.25C
  • the damping ratio is 2:1.
  • the capacity ratio between the first attenuation capacity and the third attenuation capacity is made to match the capacity ratio between the second attenuation capacity and the fourth subtraction capacity.
  • the capacity ratio between the first attenuation capacity and the third attenuation capacity is made to match the capacity ratio between the fifth attenuation capacity and the sixth attenuation capacity.
  • the capacity ratio between the first attenuation capacity, the second attenuation capacity and the fifth attenuation capacity is made to match the capacity ratio between the first addition capacity, the second addition capacity and the third addition capacity.
  • the capacity ratio between the third attenuation capacity, the fourth attenuation capacity and the sixth attenuation capacity is made to match the capacity ratio between the first addition capacity, the second addition capacity and the third addition capacity.
  • the adaptive attenuation type single-slope ADC can perform CM capacitance addition by inputting the reset signals of the vertical signal lines VSL0, VSL1, and VSL2 separately to the sample-and-hold circuit 310.
  • FIG. 14 is a block diagram showing an example of the configuration of a vehicle control system 11, which is an example of a mobility device control system to which the present technology is applied.
  • the vehicle control system 11 is installed in the vehicle 1 and performs processing related to driving assistance and autonomous driving of the vehicle 1.
  • the vehicle control system 11 includes a vehicle control ECU (Electronic Control Unit) 21, a communication unit 22, a map information storage unit 23, a location information acquisition unit 24, an external recognition sensor 25, an in-vehicle sensor 26, a vehicle sensor 27, a memory unit 28, a driving assistance/automated driving control unit 29, a DMS (Driver Monitoring System) 30, an HMI (Human Machine Interface) 31, and a vehicle control unit 32.
  • vehicle control ECU Electronic Control Unit
  • a communication unit 22 includes a communication unit 22, a map information storage unit 23, a location information acquisition unit 24, an external recognition sensor 25, an in-vehicle sensor 26, a vehicle sensor 27, a memory unit 28, a driving assistance/automated driving control unit 29, a DMS (Driver Monitoring System) 30, an HMI (Human Machine Interface) 31, and a vehicle control unit 32.
  • the vehicle control ECU 21, communication unit 22, map information storage unit 23, position information acquisition unit 24, external recognition sensor 25, in-vehicle sensor 26, vehicle sensor 27, memory unit 28, driving assistance/automatic driving control unit 29, driver monitoring system (DMS) 30, human machine interface (HMI) 31, and vehicle control unit 32 are connected to each other so as to be able to communicate with each other via a communication network 41.
  • the communication network 41 is composed of an in-vehicle communication network or bus that complies with a digital two-way communication standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), FlexRay (registered trademark), or Ethernet (registered trademark).
  • the communication network 41 may be used differently depending on the type of data being transmitted.
  • CAN may be applied to data related to vehicle control
  • Ethernet may be applied to large-volume data.
  • each part of the vehicle control system 11 may be directly connected without going through the communication network 41, using wireless communication intended for communication over relatively short distances, such as near field communication (NFC) or Bluetooth (registered trademark).
  • NFC near field communication
  • Bluetooth registered trademark
  • the vehicle control ECU 21 is composed of various processors, such as a CPU (Central Processing Unit) and an MPU (Micro Processing Unit).
  • the vehicle control ECU 21 controls all or part of the functions of the vehicle control system 11.
  • the communication unit 22 communicates with various devices inside and outside the vehicle, other vehicles, servers, base stations, etc., and transmits and receives various types of data. At this time, the communication unit 22 can communicate using multiple communication methods.
  • the communication unit 22 communicates with servers (hereinafter referred to as external servers) on an external network via base stations or access points using wireless communication methods such as 5G (fifth generation mobile communication system), LTE (Long Term Evolution), and DSRC (Dedicated Short Range Communications).
  • the external network with which the communication unit 22 communicates is, for example, the Internet, a cloud network, or an operator-specific network.
  • the communication method that the communication unit 22 uses with the external network is not particularly limited as long as it is a wireless communication method that allows digital two-way communication at a communication speed equal to or higher than a predetermined distance.
  • the communication unit 22 can communicate with a terminal present in the vicinity of the vehicle using P2P (Peer To Peer) technology.
  • the terminal present in the vicinity of the vehicle can be, for example, a terminal attached to a mobile object moving at a relatively slow speed, such as a pedestrian or a bicycle, a terminal installed at a fixed position in a store, or an MTC (Machine Type Communication) terminal.
  • the communication unit 22 can also perform V2X communication.
  • V2X communication refers to communication between the vehicle and others, such as vehicle-to-vehicle communication with other vehicles, vehicle-to-infrastructure communication with roadside devices, vehicle-to-home communication with a home, and vehicle-to-pedestrian communication with a terminal carried by a pedestrian, etc.
  • the communication unit 22 can, for example, receive from the outside a program for updating the software that controls the operation of the vehicle control system 11 (Over the Air).
  • the communication unit 22 can further receive map information, traffic information, information about the surroundings of the vehicle 1, etc. from the outside.
  • the communication unit 22 can also transmit information about the vehicle 1 and information about the surroundings of the vehicle 1 to the outside.
  • Information about the vehicle 1 that the communication unit 22 transmits to the outside includes, for example, data indicating the state of the vehicle 1, the recognition results by the recognition unit 73, etc.
  • the communication unit 22 performs communication corresponding to a vehicle emergency notification system such as e-Call.
  • the communication unit 22 receives electromagnetic waves transmitted by a road traffic information and communication system (VICS (Vehicle Information and Communication System) (registered trademark)) such as a radio beacon, optical beacon, or FM multiplex broadcasting.
  • VICS Vehicle Information and Communication System
  • the communication unit 22 can communicate with each device in the vehicle using, for example, wireless communication.
  • the communication unit 22 can perform wireless communication with each device in the vehicle using a communication method that allows digital two-way communication at a communication speed equal to or higher than a predetermined speed via wireless communication, such as wireless LAN, Bluetooth, NFC, or WUSB (Wireless USB).
  • the communication unit 22 can also communicate with each device in the vehicle using wired communication.
  • the communication unit 22 can communicate with each device in the vehicle using wired communication via a cable connected to a connection terminal (not shown).
  • the communication unit 22 can communicate with each device in the vehicle using a communication method that allows digital two-way communication at a communication speed equal to or higher than a predetermined speed via wired communication, such as USB (Universal Serial Bus), HDMI (High-Definition Multimedia Interface) (registered trademark), or MHL (Mobile High-definition Link).
  • a communication method that allows digital two-way communication at a communication speed equal to or higher than a predetermined speed via wired communication, such as USB (Universal Serial Bus), HDMI (High-Definition Multimedia Interface) (registered trademark), or MHL (Mobile High-definition Link).
  • the in-vehicle device refers to, for example, a device that is not connected to the communication network 41 inside the vehicle.
  • Examples of in-vehicle devices include mobile devices and wearable devices carried by passengers such as the driver, and information devices brought into the vehicle and temporarily installed.
  • the map information storage unit 23 stores one or both of a map acquired from an external source and a map created by the vehicle 1.
  • the map information storage unit 23 stores a three-dimensional high-precision map, a global map that is less accurate than a high-precision map and covers a wide area, etc.
  • High-precision maps include, for example, dynamic maps, point cloud maps, and vector maps.
  • a dynamic map is, for example, a map consisting of four layers of dynamic information, semi-dynamic information, semi-static information, and static information, and is provided to the vehicle 1 from an external server or the like.
  • a point cloud map is a map composed of a point cloud (point group data).
  • a vector map is, for example, a map that associates traffic information such as the positions of lanes and traffic lights with a point cloud map, and is adapted for ADAS (Advanced Driver Assistance System) and AD (Autonomous Driving).
  • the point cloud map and vector map may be provided, for example, from an external server, or may be created in the vehicle 1 based on sensing results from the camera 51, radar 52, LiDAR 53, etc. as a map for matching with a local map described below, and stored in the map information storage unit 23.
  • map data of, for example, an area of several hundred meters square regarding the planned route along which the vehicle 1 will travel is acquired from the external server, etc., in order to reduce communication capacity.
  • the location information acquisition unit 24 receives GNSS signals from Global Navigation Satellite System (GNSS) satellites and acquires location information of the vehicle 1.
  • GNSS Global Navigation Satellite System
  • the acquired location information is supplied to the driving assistance/automated driving control unit 29.
  • the location information acquisition unit 24 is not limited to a method using GNSS signals, and may acquire location information using a beacon, for example.
  • the external recognition sensor 25 includes various sensors used to recognize the situation outside the vehicle 1, and supplies sensor data from each sensor to each part of the vehicle control system 11. The type and number of sensors included in the external recognition sensor 25 are optional.
  • the external recognition sensor 25 includes a camera 51, a radar 52, a LiDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) 53, and an ultrasonic sensor 54.
  • the external recognition sensor 25 may be configured to include one or more types of sensors among the camera 51, the radar 52, the LiDAR 53, and the ultrasonic sensor 54.
  • the number of cameras 51, radars 52, LiDAR 53, and ultrasonic sensors 54 is not particularly limited as long as it is a number that can be realistically installed on the vehicle 1.
  • the types of sensors included in the external recognition sensor 25 are not limited to this example, and the external recognition sensor 25 may include other types of sensors. Examples of the sensing areas of each sensor included in the external recognition sensor 25 will be described later.
  • the imaging method of camera 51 is not particularly limited.
  • cameras of various imaging methods such as a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, and an infrared camera, which are imaging methods capable of distance measurement, can be applied to camera 51 as necessary.
  • ToF Time Of Flight
  • stereo camera stereo camera
  • monocular camera stereo camera
  • infrared camera infrared camera
  • camera 51 may be a camera simply for acquiring photographic images, without being related to distance measurement.
  • the external recognition sensor 25 can be equipped with an environmental sensor for detecting the environment relative to the vehicle 1.
  • the environmental sensor is a sensor for detecting the environment such as the weather, climate, brightness, etc., and can include various sensors such as a raindrop sensor, fog sensor, sunlight sensor, snow sensor, illuminance sensor, etc.
  • the external recognition sensor 25 includes a microphone that is used to detect sounds around the vehicle 1 and the location of sound sources.
  • the in-vehicle sensor 26 includes various sensors for detecting information inside the vehicle, and supplies sensor data from each sensor to each part of the vehicle control system 11. There are no particular limitations on the types and number of the various sensors included in the in-vehicle sensor 26, so long as they are of the types and number that can be realistically installed in the vehicle 1.
  • the in-vehicle sensor 26 may be equipped with one or more types of sensors including a camera, radar, a seating sensor, a steering wheel sensor, a microphone, and a biometric sensor.
  • the camera equipped in the in-vehicle sensor 26 may be a camera using various imaging methods capable of measuring distances, such as a ToF camera, a stereo camera, a monocular camera, or an infrared camera. Without being limited to this, the camera equipped in the in-vehicle sensor 26 may be a camera simply for acquiring captured images, regardless of distance measurement.
  • the biometric sensor equipped in the in-vehicle sensor 26 is provided, for example, on a seat, steering wheel, etc., and detects various types of biometric information of passengers such as the driver.
  • the vehicle sensor 27 includes various sensors for detecting the state of the vehicle 1, and supplies sensor data from each sensor to each part of the vehicle control system 11. There are no particular limitations on the types and number of the various sensors included in the vehicle sensor 27, so long as they are of the types and number that can be realistically installed on the vehicle 1.
  • the vehicle sensor 27 includes a speed sensor, an acceleration sensor, an angular velocity sensor (gyro sensor), and an inertial measurement unit (IMU) that integrates these.
  • the vehicle sensor 27 includes a steering angle sensor that detects the steering angle of the steering wheel, a yaw rate sensor, an accelerator sensor that detects the amount of accelerator pedal operation, and a brake sensor that detects the amount of brake pedal operation.
  • the vehicle sensor 27 includes a rotation sensor that detects the number of rotations of the engine or motor, an air pressure sensor that detects the air pressure of the tires, a slip ratio sensor that detects the slip ratio of the tires, and a wheel speed sensor that detects the rotation speed of the wheels.
  • the vehicle sensor 27 includes a battery sensor that detects the remaining charge and temperature of the battery, and an impact sensor that detects external impacts.
  • the memory unit 28 includes at least one of a non-volatile storage medium and a volatile storage medium, and stores data and programs.
  • the memory unit 28 is used, for example, as an EEPROM (Electrically Erasable Programmable Read Only Memory) and a RAM (Random Access Memory), and the storage medium may be a magnetic storage device such as a hard disc drive (HDD), a semiconductor storage device, an optical storage device, or a magneto-optical storage device.
  • the memory unit 28 stores various programs and data used by each part of the vehicle control system 11.
  • the memory unit 28 includes an EDR (Event Data Recorder) and a DSSAD (Data Storage System for Automated Driving), and stores information about the vehicle 1 before and after an event such as an accident, and information acquired by the in-vehicle sensor 26.
  • EDR Event Data Recorder
  • DSSAD Data Storage System for Automated Driving
  • the driving assistance/automated driving control unit 29 controls driving assistance and automatic driving of the vehicle 1.
  • the driving assistance/automated driving control unit 29 includes an analysis unit 61, an action planning unit 62, and an operation control unit 63.
  • the analysis unit 61 performs analysis processing of the vehicle 1 and the surrounding conditions.
  • the analysis unit 61 includes a self-position estimation unit 71, a sensor fusion unit 72, and a recognition unit 73.
  • the self-position estimation unit 71 estimates the self-position of the vehicle 1 based on the sensor data from the external recognition sensor 25 and the high-precision map stored in the map information storage unit 23. For example, the self-position estimation unit 71 generates a local map based on the sensor data from the external recognition sensor 25, and estimates the self-position of the vehicle 1 by matching the local map with the high-precision map.
  • the position of the vehicle 1 is based on, for example, the center of the rear wheel pair axle.
  • the local map is, for example, a three-dimensional high-precision map or an occupancy grid map created using technology such as SLAM (Simultaneous Localization and Mapping).
  • the three-dimensional high-precision map is, for example, the point cloud map described above.
  • the occupancy grid map is a map in which the three-dimensional or two-dimensional space around the vehicle 1 is divided into grids of a predetermined size, and the occupancy state of objects is shown on a grid-by-grid basis.
  • the occupancy state of objects is indicated, for example, by the presence or absence of an object and the probability of its existence.
  • the local map is also used, for example, in the detection and recognition processing of the situation outside the vehicle 1 by the recognition unit 73.
  • the self-position estimation unit 71 may estimate the self-position of the vehicle 1 based on the position information acquired by the position information acquisition unit 24 and the sensor data from the vehicle sensor 27.
  • the sensor fusion unit 72 performs sensor fusion processing to combine multiple different types of sensor data (e.g., image data supplied from the camera 51 and sensor data supplied from the radar 52) to obtain new information.
  • Methods for combining different types of sensor data include integration, fusion, and association.
  • the recognition unit 73 executes a detection process to detect the situation outside the vehicle 1, and a recognition process to recognize the situation outside the vehicle 1.
  • the recognition unit 73 performs detection and recognition processing of the situation outside the vehicle 1 based on information from the external recognition sensor 25, information from the self-position estimation unit 71, information from the sensor fusion unit 72, etc.
  • the recognition unit 73 performs detection processing and recognition processing of objects around the vehicle 1.
  • Object detection processing is, for example, processing to detect the presence or absence, size, shape, position, movement, etc. of an object.
  • Object recognition processing is, for example, processing to recognize attributes such as the type of object, and to identify a specific object.
  • detection processing and recognition processing are not necessarily clearly separated, and there may be overlap.
  • the recognition unit 73 detects objects around the vehicle 1 by performing clustering to classify a point cloud based on sensor data from the radar 52, the LiDAR 53, or the like into clusters of points. This allows the presence or absence, size, shape, and position of objects around the vehicle 1 to be detected.
  • the recognition unit 73 detects the movement of objects around the vehicle 1 by performing tracking to follow the movement of clusters of point clouds classified by clustering. This allows the speed and direction of travel (movement vector) of objects around the vehicle 1 to be detected.
  • the recognition unit 73 detects or recognizes vehicles, people, bicycles, obstacles, structures, roads, traffic lights, traffic signs, road markings, etc. based on image data supplied from the camera 51.
  • the recognition unit 73 may also recognize the types of objects around the vehicle 1 by performing recognition processing such as semantic segmentation.
  • the recognition unit 73 can perform recognition processing of traffic rules around the vehicle 1 based on the map stored in the map information storage unit 23, the result of self-location estimation by the self-location estimation unit 71, and the result of recognition of objects around the vehicle 1 by the recognition unit 73. Through this processing, the recognition unit 73 can recognize the positions and states of traffic lights, the contents of traffic signs and road markings, the contents of traffic regulations, and lanes on which travel is possible, etc.
  • the recognition unit 73 can perform recognition processing of the environment around the vehicle 1.
  • the surrounding environment that the recognition unit 73 recognizes may include weather, temperature, humidity, brightness, and road surface conditions.
  • the behavior planning unit 62 creates a behavior plan for the vehicle 1. For example, the behavior planning unit 62 creates the behavior plan by performing route planning and route following processing.
  • Global path planning is a process that plans a rough route from the start to the goal. This route planning is called trajectory planning, and also includes a process of local path planning that takes into account the motion characteristics of vehicle 1 on the planned route and generates a trajectory that allows safe and smooth progress in the vicinity of vehicle 1.
  • Path following is a process of planning operations for traveling safely and accurately along a route planned by a route plan within a planned time.
  • the action planning unit 62 can, for example, calculate the target speed and target angular velocity of the vehicle 1 based on the results of this path following process.
  • the operation control unit 63 controls the operation of the vehicle 1 to realize the action plan created by the action planning unit 62.
  • the operation control unit 63 controls the steering control unit 81, the brake control unit 82, and the drive control unit 83 included in the vehicle control unit 32 described below, and performs acceleration/deceleration control and directional control so that the vehicle 1 proceeds along the trajectory calculated by the trajectory plan.
  • the operation control unit 63 performs cooperative control aimed at realizing ADAS functions such as collision avoidance or impact mitigation, following driving, maintaining vehicle speed, collision warning for the vehicle itself, and lane departure warning for the vehicle itself.
  • the operation control unit 63 performs cooperative control aimed at automatic driving, which drives autonomously without the driver's operation.
  • the DMS 30 performs processes such as authenticating the driver and recognizing the driver's state based on the sensor data from the in-vehicle sensors 26 and the input data input to the HMI 31 (described later).
  • Examples of the driver's state to be recognized include physical condition, alertness, concentration, fatigue, line of sight, level of intoxication, driving operation, posture, etc.
  • the DMS 30 may also perform authentication processing for passengers other than the driver and recognition processing for the status of the passengers.
  • the DMS 30 may also perform recognition processing for the situation inside the vehicle based on sensor data from the in-vehicle sensor 26. Examples of the situation inside the vehicle that may be recognized include temperature, humidity, brightness, odor, etc.
  • HMI31 inputs various data and instructions, and displays various data to the driver, etc.
  • the HMI 31 is equipped with an input device that allows a person to input data.
  • the HMI 31 generates input signals based on data and instructions input via the input device, and supplies the signals to each part of the vehicle control system 11.
  • the HMI 31 is equipped with input devices such as a touch panel, buttons, switches, and levers. Without being limited to these, the HMI 31 may further be equipped with an input device that allows information to be input by a method other than manual operation, such as voice or gestures.
  • the HMI 31 may use, as an input device, an externally connected device such as a remote control device that uses infrared or radio waves, or a mobile device or wearable device that supports the operation of the vehicle control system 11.
  • the HMI 31 generates visual information, auditory information, and tactile information for the occupants or the outside of the vehicle.
  • the HMI 31 also performs output control to control the output, output content, output timing, output method, etc. of each piece of generated information.
  • the HMI 31 generates and outputs, as visual information, information indicated by images or light, such as an operation screen, a status display of the vehicle 1, a warning display, and a monitor image showing the situation around the vehicle 1.
  • the HMI 31 also generates and outputs, as auditory information, information indicated by sounds, such as voice guidance, warning sounds, and warning messages.
  • the HMI 31 also generates and outputs, as tactile information, information that is imparted to the occupants' sense of touch by, for example, force, vibration, movement, etc.
  • the output device from which the HMI 31 outputs visual information may be, for example, a display device that presents visual information by displaying an image itself, or a projector device that presents visual information by projecting an image.
  • the display device may be a device that displays visual information within the field of vision of the passenger, such as a head-up display, a transmissive display, or a wearable device with an AR (Augmented Reality) function, in addition to a display device having a normal display.
  • the HMI 31 may also use display devices such as a navigation device, instrument panel, CMS (Camera Monitoring System), electronic mirror, lamp, etc., provided in the vehicle 1 as output devices that output visual information.
  • CMS Camera Monitoring System
  • the output device through which the HMI 31 outputs auditory information can be, for example, an audio speaker, headphones, or earphones.
  • Haptic elements using haptic technology can be used as an output device for the HMI 31 to output haptic information.
  • the haptic elements are provided on parts of the vehicle 1 that are in contact with passengers, such as the steering wheel and the seat.
  • the vehicle control unit 32 controls each part of the vehicle 1.
  • the vehicle control unit 32 includes a steering control unit 81, a brake control unit 82, a drive control unit 83, a body control unit 84, a light control unit 85, and a horn control unit 86.
  • the steering control unit 81 detects and controls the state of the steering system of the vehicle 1.
  • the steering system includes, for example, a steering mechanism including a steering wheel, an electric power steering, etc.
  • the steering control unit 81 includes, for example, a steering ECU that controls the steering system, an actuator that drives the steering system, etc.
  • the brake control unit 82 detects and controls the state of the brake system of the vehicle 1.
  • the brake system includes, for example, a brake mechanism including a brake pedal, an ABS (Antilock Brake System), a regenerative brake mechanism, etc.
  • the brake control unit 82 includes, for example, a brake ECU that controls the brake system, and an actuator that drives the brake system.
  • the drive control unit 83 detects and controls the state of the drive system of the vehicle 1.
  • the drive system includes, for example, an accelerator pedal, a drive force generating device for generating drive force such as an internal combustion engine or a drive motor, and a drive force transmission mechanism for transmitting the drive force to the wheels.
  • the drive control unit 83 includes, for example, a drive ECU for controlling the drive system, and an actuator for driving the drive system.
  • the body system control unit 84 detects and controls the state of the body system of the vehicle 1.
  • the body system includes, for example, a keyless entry system, a smart key system, a power window device, a power seat, an air conditioning system, an airbag, a seat belt, a shift lever, etc.
  • the body system control unit 84 includes, for example, a body system ECU that controls the body system, an actuator that drives the body system, etc.
  • the light control unit 85 detects and controls the state of various lights of the vehicle 1. Examples of lights to be controlled include headlights, backlights, fog lights, turn signals, brake lights, projections, and bumper displays.
  • the light control unit 85 includes a light ECU that controls the lights, an actuator that drives the lights, and the like.
  • the horn control unit 86 detects and controls the state of the car horn of the vehicle 1.
  • the horn control unit 86 includes, for example, a horn ECU that controls the car horn, an actuator that drives the car horn, etc.
  • FIG. 15 is a diagram showing an example of a sensing area by the camera 51, radar 52, LiDAR 53, ultrasonic sensor 54, etc. of the external recognition sensor 25 in FIG. 14. Note that FIG. 14 shows a schematic view of the vehicle 1 as seen from above, with the left end side being the front end of the vehicle 1 and the right end side being the rear end of the vehicle 1.
  • Sensing area 101F and sensing area 101B show examples of sensing areas of ultrasonic sensors 54. Sensing area 101F covers the periphery of the front end of vehicle 1 with multiple ultrasonic sensors 54. Sensing area 101B covers the periphery of the rear end of vehicle 1 with multiple ultrasonic sensors 54.
  • sensing results in sensing area 101F and sensing area 101B are used, for example, for parking assistance for vehicle 1.
  • Sensing area 102F to sensing area 102B show examples of sensing areas of a short-range or medium-range radar 52. Sensing area 102F covers a position farther in front of the vehicle 1 than sensing area 101F. Sensing area 102B covers a position farther in the rear of the vehicle 1 than sensing area 101B. Sensing area 102L covers the rear periphery of the left side of the vehicle 1. Sensing area 102R covers the rear periphery of the right side of the vehicle 1.
  • the sensing results in sensing area 102F are used, for example, to detect vehicles, pedestrians, etc., that are in front of vehicle 1.
  • the sensing results in sensing area 102B are used, for example, for collision prevention functions behind vehicle 1.
  • the sensing results in sensing area 102L and sensing area 102R are used, for example, to detect objects in blind spots to the sides of vehicle 1.
  • Sensing area 103F to sensing area 103B show examples of sensing areas by camera 51. Sensing area 103F covers a position farther in front of vehicle 1 than sensing area 102F. Sensing area 103B covers a position farther in the rear of vehicle 1 than sensing area 102B. Sensing area 103L covers the periphery of the left side of vehicle 1. Sensing area 103R covers the periphery of the right side of vehicle 1.
  • the sensing results in sensing area 103F can be used, for example, for recognizing traffic signals and traffic signs, lane departure prevention support systems, and automatic headlight control systems.
  • the sensing results in sensing area 103B can be used, for example, for parking assistance and surround view systems.
  • the sensing results in sensing area 103L and sensing area 103R can be used, for example, for surround view systems.
  • Sensing area 104 shows an example of the sensing area of LiDAR 53. Sensing area 104 covers a position farther in front of vehicle 1 than sensing area 103F. On the other hand, sensing area 104 has a narrower range in the left-right direction than sensing area 103F.
  • the sensing results in the sensing area 104 are used, for example, to detect objects such as surrounding vehicles.
  • a sensing area 105 shows an example of a sensing area of a long-range radar 52 .
  • the sensing area 105 covers a position farther in front of the vehicle 1 than the sensing area 104.
  • the sensing area 105 has a narrower range in the left-right direction than the sensing area 104.
  • the sensing results in the sensing area 105 are used, for example, for ACC (Adaptive Cruise Control), emergency braking, collision avoidance, etc.
  • ACC Adaptive Cruise Control
  • emergency braking braking
  • collision avoidance etc.
  • the sensing areas of the cameras 51, radar 52, LiDAR 53, and ultrasonic sensors 54 included in the external recognition sensor 25 may have various configurations other than those shown in FIG. 14. Specifically, the ultrasonic sensor 54 may also sense the sides of the vehicle 1, and the LiDAR 53 may sense the rear of the vehicle 1.
  • the installation positions of the sensors are not limited to the examples described above. The number of sensors may be one or more.
  • the present disclosure can be configured as follows:
  • a sample-and-hold circuit including a first summing capacitor that holds a level corresponding to a reset level input from a first vertical signal line, and a second summing capacitor that holds a level corresponding to a reset level input from a second vertical signal line; an attenuation unit including a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, and a fourth attenuation capacitance, and when a target signal is a high illuminance signal, receives an input from the sample-and-hold circuit as an input signal, attenuates the input signal, and outputs the attenuated input signal as an output signal; a comparator that compares the output signal with a reference signal that varies over time and outputs a result of the comparison; The attenuation portion is one end of the first attenuation capacitance is connected to the input terminal of the comparator, and the other end is connected to the output terminal of the sample-and-hold circuit or the
  • the target signal is a high-illumination signal
  • the other end of the first attenuation capacitance and the other end of the second attenuation capacitance are connected to the sample-and-hold circuit;
  • the first attenuation capacitance and the second attenuation capacitance maintain a level according to the added signal output from the first summing capacitance and the second summing capacitance.
  • the third attenuation capacitance and the fourth attenuation capacitance hold a level according to pixel signals output from the first vertical signal line and the second vertical signal line.
  • a sample and hold circuit including a first summing capacitor that holds a level corresponding to a reset level input from a first vertical signal line, a second summing capacitor that holds a level corresponding to a reset level input from a second vertical signal line, and a third summing capacitor that holds a level corresponding to a reset level input from a third vertical signal line; an attenuation unit including a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, a fourth attenuation capacitance, a fifth attenuation capacitance, and a sixth attenuation capacitance, and when a target signal is a high illuminance signal, receives an input from the sample-and-hold circuit as an input signal, attenuates the input signal, and outputs the attenuated input signal as an output signal; a comparator that compares the output signal with a reference signal that varies over time and outputs a result of the comparison;
  • the target signal is a high-illumination signal
  • the other end of the first attenuation capacitance, the other end of the second attenuation capacitance, and the other end of the fifth attenuation capacitance are connected to the sample hold circuit
  • the other end of the first attenuation capacitance, the other end of the second attenuation capacitance, and the other end of the fifth attenuation capacitance are connected to the first vertical signal line, the second vertical signal line, and the third vertical signal line, respectively; the first attenuation capacitance, the second attenuation capacitance, and the fifth attenuation capacitance hold a level according to pixel signals output from the first vertical signal line, the second vertical signal line, and the third vertical signal line.
  • the AD converter according to (8).
  • the third attenuation capacitance, the fourth attenuation capacitance, and the sixth attenuation capacitance hold levels according to pixel signals output from the first vertical signal line, the second vertical signal line, and the third vertical signal line.
  • a capacitance ratio between the first adding capacitance, the second adding capacitance, and the third adding capacitance is equal to a capacitance ratio between the first attenuation capacitance, the second attenuation capacitance, and the fifth attenuation capacitance and a capacitance ratio between the third attenuation capacitance, the fourth attenuation capacitance, and the sixth attenuation capacitance.
  • a pixel array in which a plurality of pixels each having a photoelectric conversion unit is arranged in a matrix; an AD converter for converting each analog pixel signal output from the pixel of the pixel array into a digital signal;
  • the AD converter comprises: a sample-and-hold circuit including a first summing capacitor that holds a level corresponding to a reset level input from a first vertical signal line, and a second summing capacitor that holds a level corresponding to a reset level input from a second vertical signal line; an attenuation unit including a first attenuation capacitance, a second attenuation capacitance, a third attenuation capacitance, and a fourth attenuation capacitance, and when a target signal is a high illuminance signal, receives an input from the sample-and-hold circuit as an input signal, attenuates the input signal, and outputs the attenuated input signal as an output signal; a comparator that compares the output signal with a reference signal that
  • the target signal is a high-illumination signal
  • the other end of the first attenuation capacitance and the other end of the second attenuation capacitance are connected to the sample-and-hold circuit;
  • the first attenuation capacitance and the second attenuation capacitance maintain a level according to the added signal output from the first summing capacitance and the second summing capacitance.
  • the target signal is a low-illumination signal
  • the other end of the first attenuation capacitance and the other end of the second attenuation capacitance are connected to the first vertical signal line and the second vertical signal line, respectively; the first attenuation capacitance and the second attenuation capacitance hold a level according to pixel signals output from the first vertical signal line and the second vertical signal line.
  • a solid-state imaging device according to (15).
  • the third attenuation capacitance and the fourth attenuation capacitance hold a level according to pixel signals output from the first vertical signal line and the second vertical signal line.
  • a solid-state imaging device according to (19), wherein a capacitance ratio between the first adding capacitance and the second adding capacitance is equal to a capacitance ratio between the first attenuation capacitance and the second attenuation capacitance and a capacitance ratio between the third attenuation capacitance and the fourth attenuation capacitance.

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Abstract

［課題］色重心がずれずにCM容量加算が可能なAD変換器及び固体撮像装置を提供する。 ［解決手段］本開示のAD変換器は、第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、第１～４減衰容量とを含み、対象信号が高照度信号である場合には、サンプルホールド回路からの入力を入力信号として受け付けて、入力信号を減衰させて出力信号として出力する減衰部と、出力信号と、参照信号とを比較して、比較の結果を出力する比較器とを備える。

Description

ＡＤ変換器及び固体撮像装置
　本開示は、AD変換器及び固体撮像装置に関する。
　入力信号を減衰するシングルスロープADC（Analog to Digital Converter）（AD変換器とも呼ぶ）である適応減衰型シングルスロープADCでは、通常のシングルスロープADCと比較して、サンプルホールド回路が追加される。そのため、比較器の入力容量を単に分割するだけでは、比較器の入力容量で画素信号を加算するCM容量加算ができない。
国際公開第２０１９／２３９６７０号
　そのため、適応減衰型シングルスロープADCでは、２本の垂直信号線VSLを短絡させるVSL加算が用いられてきた。しかし、VSL加算は、加算対象となる２本の垂直信号線において、それぞれに信号差がある場合に、加算比が変わってしまうデメリットや色重心が寄り目となり、偽色が発生するデメリットがある。
　そこで、本開示は、これらの問題に鑑み、色重心がずれずにCM容量加算が可能なAD変換器及び固体撮像装置を提供する。
　本開示の第１の側面のAD変換器は、第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、前記減衰部は、前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される。これにより、サンプルホールド回路に各垂直信号線のリセット信号をそれぞれ別の入力とすることで、適応減衰型シングルスロープADCは、CM容量加算を行うことができる。
　また、この第１の側面において、前記対象信号が高照度信号である場合、前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第１の側面において、前記対象信号が低照度信号である場合、前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第１の側面において、AD変換器は、前記対象信号が低照度信号である場合、前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第１の側面において、前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第１の側面において、前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第１の側面において、AD変換器は、前記第３減衰容量の容量が前記第１減衰容量よりも小さく、前記第４減衰容量の容量が前記第２減衰容量の容量よりも小さい。これにより、これにより、適応減衰型シングルスロープADCは、対象信号が高照度信号である場合に、減衰部がサンプルホールド回路から入力を受け付けることで、対象信号を減衰することができる。
　本開示の第２の側面のAD変換器は、第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量と、第３垂直信号線から入力されるリセットレベルに応じたレベルを保持する第３加算容量とを含むサンプルホールド回路と、第１減衰容量、第２減衰容量、第３減衰容量、第４減衰容量、第５減衰容量及び第６減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、前記減衰部は、前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、前記第２減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続され、前記第５減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第３垂直信号線に接続され、前記第６減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第３垂直信号線に接続される。これにより、サンプルホールド回路に各垂直信号線のリセット信号をそれぞれ別の入力とすることで、適応減衰型シングルスロープADCは、CM容量加算を行うことができる。
　また、この第２の側面において、前記対象信号が高照度信号である場合、前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は前記サンプルホールド回路に接続され、前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１加算容量、前記第２加算容量及び前記第３加算容量から出力される加算信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第２の側面において、前記対象信号が低照度信号である場合、前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は、それぞれ前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線に接続され、前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第２の側面において、AD変換器は、前記対象信号が低照度信号である場合、前記第３減衰容量、前記第４減衰容量及び前記第６減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第２の側面において、前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比及び前記第５減衰容量と、前記第６減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第２の側面において、前記第１加算容量と、前記第２加算容量と、前記第３加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量と、前記第５減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量と、前記第６減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第２の側面において、AD変換器は、前記第３減衰容量の容量が前記第１減衰容量の容量よりも小さく、前記第４減衰容量の容量が、前記第２減衰容量の容量よりも小さく、前記第６減衰容量の容量が、前記第５減衰容量よりも小さい。これにより、適応減衰型シングルスロープADCは、対象信号が高照度信号である場合に、減衰部がサンプルホールド回路から入力を受け付けることで、対象信号を減衰することができる。
　また、この第３の側面において、固体撮像装置は、光電変換部を備える複数の画素が行列状に配置された画素アレイと、前記画素アレイの前記画素から出力される各アナログの画素信号をデジタル信号に変換するAD変換器とを備え、前記AD変換器は、第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、前記減衰部は、前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される。これにより、サンプルホールド回路に各垂直信号線のリセット信号をそれぞれ別の入力とすることで、適応減衰型シングルスロープADCは、CM容量加算を行うことができる。
　また、この第３の側面において、前記対象信号が高照度信号である場合、前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第３の側面において、前記対象信号が低照度信号である場合、前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第３の側面において、固体撮像装置は、前記対象信号が低照度信号である場合、前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する。これにより、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
　また、この第３の側面において、前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、この第３の側面において、前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する。これにより、適応減衰型シングルスロープADCは、各垂直信号線の画素信号に信号差がある場合でも、各垂直信号線に接続されるフォトダイオードの信号量に依存されることなく、加算比を一定とすることができる。また、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
第１実施形態における撮像装置の一構成例を示すブロック図である。 第１実施形態における固体撮像装置の一構成例を示すブロック図である。 第１実施形態における画素の一構成例を示す回路図である。 第１実施形態におけるADCの一構成例を示す模式図である。 第１実施形態における隣接するADCの間における垂直信号線VSLの接続関係の一構成例を示す図である。 第１実施形態におけるVSLSW、サンプルホールド回路及びコンパレータの一構成例を示す図である。 比較例におけるシングルスロープADCの回路構成を説明する図である。 第１実施形態において、加算画素信号の照度が低い場合のVSLSW、サンプルホールド回路及びコンパレータの回路図と、タイミングチャートとを示す図である。 第１実施形態において、加算画素信号の照度が高い場合のVSLSW、サンプルホールド回路及びコンパレータの回路図と、タイミングチャートとを示す図である。 第１実施形態におけるVSLSW、サンプルホールド回路及びコンパレータのノーマルモードにおける接続状態を示す図である。 第１実施形態におけるCM容量加算及び信号減衰結果の例である。 第２実施形態におけるADCの一構成例を示す模式図である。 第２実施形態におけるVSLSW、サンプルホールド回路及びコンパレータの回路図の一構成例を示す模式図である。 車両制御システムの構成例を示すブロック図である。 センシング領域の例を示す図である。
　以下、本開示の実施形態を、図面を参照して説明する。
（第１実施形態）
　図１は、第１実施形態における撮像装置の一構成例を示すブロック図である。
　この撮像装置１００は、撮像対象を画像データとして撮像する装置であり、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び撮像制御部１３０を備える。撮像装置１００の例は、IoTカメラ等のデジタルカメラまたは撮像機能を持つ電子機器（スマートフォンやパーソナルコンピュータ等）である。
　固体撮像装置２００は、撮像制御部１３０の制御に従って、画像データを撮像する。この固体撮像装置２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像装置２００に導く。撮像制御部１３０は、固体撮像装置２００を制御して画像データを撮像させる。この撮像制御部１３０は、例えば、信号線１３９を介して、垂直同期信号VSYNCを含む撮像制御信号を固体撮像装置２００に供給する。記録部１２０は、画像データを記録する。
　ここで、垂直同期信号VSYNCは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツ等）の周期信号が垂直同期信号VSYNCとして用いられる。
　本実施形態では、撮像装置１００は、撮像した画像データを記録部１２０に記録しているが、画像データを撮像装置１００の外部に送信してもよい。この場合には、撮像装置１００に画像データを送信するための外部インターフェースがさらに設けられる。また、撮像装置１００は、撮像した画像データを表示してもよい。この場合には、撮像装置１００に表示部がさらに設けられる。
　図２は、第１実施形態における固体撮像装置の一構成例を示すブロック図である。
　この固体撮像装置２００は、垂直走査回路２１１、画素アレイ部２１２、タイミング制御回路２１３、DAC（Digital to Analog Converter）２１４、負荷MOS回路ブロック２５０及びカラム信号処理回路２６０を備える。画素アレイ部２１２には、二次元格子状に複数の画素２２０が配列される。
　以下、水平方向に配列された画素２２０の集合を「行」と称し、行に垂直な方向に配列された画素２２０の集合を「列」と称する。
　タイミング制御回路２１３は、撮像制御部１３０から供給される垂直同期信号VSYNCに同期して垂直走査回路２１１、DAC２１４及びカラム信号処理回路２６０のそれぞれの動作タイミングを制御する。
　DAC２１４は、DA（Digital to Analog）変換により、時間の経過に伴って変動するアナログの参照信号を生成する。例えば、のこぎり波状のランプ信号が参照信号として用いられる。DAC２１４は、生成した参照信号をカラム信号処理回路２６０に供給する。なお、DAC２１４と、カラム信号処理回路２６０との間には、参照信号のノイズ成分が他のADCに侵入しないように、ソースフォロワ回路（不図示）が接続される。
　垂直走査回路２１１は、画素アレイ部２１２の行を順に選択して駆動し、アナログの画素信号を出力させる。画素２２０は、入射光を光電変換して、光量に応じたアナログの画素信号を生成する。この画素２２０は、負荷MOS回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷MOS回路ブロック２５０には、定電流を供給するMOSトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してAD変換処理等の信号処理を実行する。このカラム信号処理回路２６０は、信号処理された画像データを記録部１２０に供給する。カラム信号処理回路２６０は、信号処理回路の例である。
　図３は、第１実施形態における画素の一構成例を示す回路図である。
　この画素２２０は、フォトダイオード２２１、転送トランジスタ２２２、リセットトランジスタ２２３、浮遊拡散層２２４、増幅トランジスタ２２５及び選択トランジスタ２２６を備える。
　フォトダイオード２２１は、入射光を光電変換して電荷を生成する。転送トランジスタ２２２は、垂直走査回路２１１からの転送信号TXに従って、フォトダイオード２２１から浮遊拡散層２２４に電荷を転送する。リセットトランジスタ２２３は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、浮遊拡散層２２４の電荷量を初期化する。浮遊拡散層２２４は、電荷を蓄積して電荷量に応じた電圧を生成する。
　増幅トランジスタ２２５は、浮遊拡散層２２４の電圧の信号を増幅する。選択トランジスタ２２６は、垂直走査回路２１１からの選択信号SELに従って、増幅された信号を画素信号として負荷MOS回路ブロック２５０に垂直信号線Vslを介して出力する。
　画素２２０の回路は、光電変換により画素信号を生成することができるものであれば、図３に例示した構成に限定されず、種々の回路を採用することができる。
　負荷MOS回路ブロック２５０には、画素アレイ部２１２から列ごとに垂直信号線が配線される。画素アレイ部２１２の列数をＩ（Ｉは、整数）とすると、負荷MOS回路ブロック２５０には、Ｉ本の垂直信号線Vslが配線される。また、垂直信号線Vslのそれぞれには、一定の電流を供給する負荷MOS回路２５１が接続される。
　カラム信号処理回路２６０は、複数のADC３００及びデジタル信号処理部２６１を備える。また、ADC３００は、画素アレイ部２１２の列ごとに配置される。画素アレイ部２１２の列数をＩとすると、Ｉ個のADC３００がカラム信号処理回路２６０に配置される。
　ADC３００は、DAC２１４から供給される参照信号（ランプ信号Rmp）と、画素信号Vsig0等とを比較して、対応する列からのアナログの画素信号をデジタル信号に変換する。このADC３００は、出力としてデジタル信号をデジタル信号処理部２６１に供給する。また、本実施形態ではADC３００の例として、適応減衰型シングルスロープADCを取り上げるが、通常のシングルスロープADC等、その他種々のADCを採用することができる。
　デジタル信号処理部２６１は、画素アレイ部２１２の列ごとに、それぞれのデジタル信号に対して所定の信号処理を行う。デジタル信号処理部２６１は、処理後のデジタル信号を画像データとして記録部１２０に供給する。
　図４は、第１実施形態におけるADCの一構成例を示す模式図である。
　このADC３００は、サンプルホールド回路３１０、VSLSW３３０、コンパレータ３５０及びカウンタ回路３６０を備える。また、このADC３００は、VSLSW３３０の接続状態によって、CM容量加算を行う画素加算モードと、CM容量加算を行わないノーマルモードを有する。VSLSW３３０は、タイミング制御回路２１３の制御に従って接続状態が変更される。
　サンプルホールド回路３１０は、タイミング制御回路２１３からの制御信号Az_sw5～Az_sw11の制御に従って、各垂直信号線Vslからのリセットレベル及び信号レベルのうちリセットレベルをサンプリングして保持する。このサンプルホールド回路３１０は、保持したリセットレベルを出力端子から出力する。
　ここで、リセットレベルは、リセット信号ＲＳＴにより画素２２０が初期化されたときの垂直信号線Vslのレベルを意味する。また、信号レベルは、転送信号TXにより画素２２０内で、電荷が転送されたときの垂直信号線VSLのレベルを意味する。これらのリセットレベル及び信号レベルの差分は、画素２２０をリセットした際に生じるノイズ成分を除去した正味の画素信号のレベルを示す。この正味の画素信号を以下、画素信号Vsigと呼ぶ。
　VSLSW３３０は、垂直信号線VSL0からリセットレベルの信号及び画素信号Vsig0の入力を受け付ける。また、VSLSW３３０は、垂直信号線VSL1からリセットレベルの信号及び画素信号Vsig1の入力を受け付ける。垂直信号線VSL1は、例えば、水平方向において、垂直信号線VSL0に接続された画素に隣接する、同色画素の垂直信号線である。この信号は、例えば、タイミング制御回路２１３の制御に従って、画素加算モードの際に、後述するスイッチVSLSw1をオンにすることで入力する。以下、説明のため、リセットレベルの信号のことを単にリセット信号と呼び、垂直信号線VSL0及び垂直信号線VSL1から出力される画素信号Vsigのことを、それぞれ画素信号Vsig0及び画素信号Vsig1と呼ぶ。また、それぞれの信号レベルを加算した信号のことを加算画素信号と呼ぶ。
　また、画素加算モードにおいて、VSLSW３３０は、タイミング制御回路２１３からの制御信号Vsl_sw0～Vsl_sw2に従って、垂直信号線VSL0及びVSL1から出力されるリセット信号をサンプルホールド回路３１０の別々の入力容量に入力する。また、VSLSW３３０は、タイミング制御回路２１３からの制御信号Vsl_sw0～Vsl_sw2に従って、垂直信号線VSL0及びVSL1から出力される画素信号をコンパレータ３５０に入力する。
　コンパレータ３５０は、タイミング制御回路２１３からの制御信号Az_sw1～Az_sw4、Lat_Ctrl、Lat_set及びLat_rstに従って、ランプ信号Rmpと、垂直信号線VSL0等のレベル（リセットレベルまたは信号レベル）とを比較する。比較結果Cmp_outは、後述するラッチ回路で保持され、その保持値を判定結果Lat_outとしてデジタル信号処理部２６１及びタイミング制御回路２１３に供給する。タイミング制御回路２１３は、このLat_outに従って、後述する減衰部を制御する。また、比較結果Cmp_outは、カウンタ回路３６０に供給される。また、コンパレータ３５０の詳細については後述する。
　ここで、DAC２１４は、信号レベルのAD変換の直前において、ランプ信号Rmpのレベルを所定の閾値Vthに応じた値に制御する。このときの比較結果Cmp_outは、対象となる信号が、閾値Vthを超えるか否かを判定した結果を示す。
　高照度信号であるか、または低照度信号であるかを判定する対象となる信号のことを、対象信号と呼ぶ。以下では、対象信号は、加算画素信号であるものとして説明する。
　対象信号が高照度信号である場合、ADC３００は、サンプルホールド回路３１０で保持されたリセットレベルと、加算画素信号とに基づいて、加算画素信号を減衰し、減衰信号を生成する。
　カウンタ回路３６０は、タイミング制御回路２１３の制御に従って、AD変換の開始タイミングから、比較結果Cmp_outが反転するまでの期間にわたって計数値を計数する。このカウンタ回路３６０は、計数値を示すデジタル信号Cnt_outをデジタル信号処理部２６１に供給する。ADC３００は、計数値に基づいて、リセット信号、加算画素信号または減衰信号に応じたデジタル値を出力することができる。
　なお、ADC３００は、固体撮像装置２００内のリセット信号、加算画素信号または減衰信号をAD変換しているが、この構成に限定されない。例えば、ADC３００を音響機器や測定機器などに設け、アナログの音声信号や測定信号をAD変換することもできる。
　図５は、第１実施形態における隣接するADCの間における垂直信号線VSLの接続関係の一構成例を示す図である。
　この図では、主にADCの間における垂直信号線VSLの接続関係を示している。画素加算モードにおいて、垂直信号線VSL0及び垂直信号線VSL1は、VSLSW３３０を介して一方のADC３００に接続される。この図では、説明のため、垂直信号線VSL0及びVSL1が接続されるADC３００をADC３００aとし、もう一方のADC３００をADC３００ｂとする。また、ADC３００ａに含まれるサンプルホールド回路３１０、コンパレータ３５０、及びカウンタ回路３６０をそれぞれサンプルホールド回路３１０ａ、コンパレータ３５０ａ、及びカウンタ回路３６０ａとする。また、ADC３００ａに含まれるサンプルホールド回路３１０、コンパレータ３５０、及びカウンタ回路３６０をそれぞれサンプルホールド回路３１０ｂ、コンパレータ３５０ｂ、及びカウンタ回路３６０ｂとする。図４のADC３００は、ADC３００ａを示している。
　VSLSW３３０は、垂直信号線VSL0～VSL1をサンプルホールド回路３１０ａ及びコンパレータ３５０ａに接続するスイッチVSLSw0、VSLSw1及びVSLSw2を含む。
　画素加算モードでは、スイッチVSLSw0及びVSLSw1はオン状態となり、スイッチVSLSw2はオフ状態となる。また、ノーマルモードは、スイッチVSLSw0及びVSLSw2はオン状態となり、スイッチVSLSw1はオフ状態となる。このように、画素加算モードにおいて、ADC３００aは、スイッチVSLSw0～VSLSw2の開閉状態に基づいて、垂直信号線VSL1からリセットレベル信号の入力及び画素信号Vsig1の入力を受け付ける。
　垂直信号線VSL0及びVSL1は、水平方向における画素２２０の加算単位を表しており、例えば赤（R）や青（B）といった同色の画素２２０に接続されるそれぞれの垂直信号線を指す。基準となる画素に接続される垂直信号線のことを第１垂直信号線と呼び、水平方向において、基準となる画素と同色の画素に接続される垂直信号線のことを第２垂直信号線と呼ぶ。
　この例では、第１垂直信号線は、垂直信号線VSL0であるものとして説明し、第２垂直信号線は、垂直信号線VSL1であるものとして説明する。
　図６は、第１実施形態におけるVSLSW、サンプルホールド回路及びコンパレータの一構成例を示す図である。
　この図では、主にVSLSW３３０、サンプルホールド回路３１０及びコンパレータ３５０の接続関係を示しており、図４で示した一部の信号線については記載を省略する。
　スイッチVSLSw0は、制御信号Vsl_Sw0に従って、垂直信号線VSL0をサンプルホールド回路３１０及びコンパレータ３５０に接続する。スイッチVSLSw1は、制御信号Vsl_Sw1に従って、垂直信号線VSL1をサンプルホールド回路３１０及びコンパレータ３５０に接続する。スイッチVSLSw2は、制御信号Vsl_Sw2に従って、垂直信号線VSL0及びVSL1の接続を変更する。
　サンプルホールド回路３１０は、垂直信号線VSL0及びVSL1のレベルをサンプリングした際、kTCノイズが発生する。kTCノイズは、AD変換結果のランダムノイズを悪化させる要因となるため、サンプルホールド回路３１０には、kTCノイズを低減する機能を搭載させることが望ましい。この例では、サンプルホールド回路３１０は、スイッチSw5～Sw11と、容量C5～C10と、アンプ３２６とを備える。
　スイッチSw5は、タイミング制御回路２１３からの制御信号Az_Sw5に従って、垂直信号線VSL0の電位をサンプリングして容量C5に供給する。
　スイッチSw6は、タイミング制御回路２１３からの制御信号Az_Sw6に従って、垂直信号線VSL1の電位をサンプリングして容量C6に供給する。
　容量C5は、サンプリングされた垂直信号線VSL0のレベル（すなわち、リセットレベル）を保持する。この容量C5の一端は、スイッチSw5に接続され、他端は、アンプ３２６の反転入力端子（－）及びスイッチSw9に接続される。
　容量C6は、サンプリングされた垂直信号線VSL1のレベルを保持する。この容量C6の一端は、スイッチSw6に接続され、他端は、アンプ３２６の反転入力端子（－）及びスイッチSw9に接続される。
　また、サンプリングされた垂直信号線VSL0及びVSL1のリセットレベルを保持するそれぞれの容量のことを加算部と呼ぶ。また、第１垂直信号線のリセットレベルに応じたレベルを保持する容量のことを第１加算容量と呼び、第２垂直信号線のリセットレベルに応じたレベルを保持する容量のことを第２加算容量と呼ぶ。また、第１加算容量と、第２加算容量との容量比を加算比と呼ぶ。この例では、第１加算容量である容量C5の値は０．７５Caであり、第２加算容量である容量C6の値は０．２５Caであり、これらの加算比は３対１となっている。また、加算部から出力される信号を加算信号と呼ぶ。
　スイッチSw7は、タイミング制御回路２１３からの制御信号Az_Sw7に従って、容量C5及びスイッチSw7の間のノードと、アンプ３２６の出力端子とを短絡する。
　スイッチSw8は、タイミング制御回路２１３からの制御信号Az_Sw8に従って、容量C6及びスイッチSw8の間のノードと、アンプ３２６の出力端子とを短絡する。
　スイッチSw9は、タイミング制御回路２１３からの制御信号Az_Sw9に従って、アンプ３２６の反転入力端子（－）と、出力端子とを短絡する。
　スイッチSw10は、タイミング制御回路２１３からの制御信号Az_Sw10に従って、容量C７及びスイッチSw11を介してアンプ３２６の反転入力端子（－）と、出力端子とを接続する。
　スイッチSw11は、タイミング制御回路２１３からの制御信号Az_Sw11に従って、容量C９をアンプ３２６の出力端子に接続する。
　アンプ３２６は、入力された信号を増幅する。このアンプ３２６の非反転入力端子（＋）は接地端子に接続され、出力端子は、減衰部３８０を介してコンパレータ３５０に接続される。
　コンパレータ３５０は、比較器３７０、減衰部３８０及びラッチ回路３９０を含む。
　比較器３７０は、非反転入力端子（＋）に入力されたランプ信号Rmpと、反転入力端子（－）に入力された減衰部３８０からの入力信号とを比較する。また、ランプ信号Rmpは、ソースフォロワ回路の出力であるSFOUTから出力される。この比較器３７０は、比較結果Cmp_outをラッチ回路３９０及びカウンタ回路３６０に出力する。非反転入力端子（＋）に接続される各容量C1’～C4’は、比較器３７０においてランプ信号Rmpと、入力信号とをAC成分のみで比較することができるように、リセット信号等のDC成分を除去するために接続される。この例では、各容量C1’～C4’は、各容量C1～C4の容量と同一になるように接続される。
　減衰部３８０は、それぞれ一端が反転入力端子（－）に接続される容量C1～C4を含む。減衰部３８０は、加算画素信号のレベルが閾値Vthを超える場合、つまり加算画素信号が高照度信号である場合に、タイミング制御回路２１３の制御に基づいて、スイッチSw1～Sw4の開閉状態を変更する。これにより、減衰部３８０は、容量C1及びC2の他端をサンプルホールド回路３１０に接続し、加算画素信号を減衰させ出力信号として出力する。また、減衰部３８０はタイミング制御回路２１３からの制御信号Az_sw1～Az_sw4に従ってスイッチSw1～Sw4の開閉状態を変更する。
　以下、加算画素モードについて説明する。つまり、VSLSw３３０では、スイッチVSLSw0及びVSLSw1はオン状態となり、スイッチVSLSw2はオフ状態となっている例を取り上げる。
　容量C1は、一端が比較器３７０の反転入力端子（－）に接続され、他端がサンプルホールド回路３１０の出力端子または垂直信号線VSL0に接続される。容量C1は、P相期間において、スイッチSw3のオン状態により、他端が垂直信号線VSL0に接続され、垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。また、容量C1は、加算画素信号が低照度信号である場合、スイッチSw3のオン状態により、他端が垂直信号線VSL0に接続され、画素信号Vsig0に応じたレベルを保持する。また、容量C1は、加算画素信号が高照度信号である場合、スイッチSw7及びスイッチSw8及びスイッチSw1のオン状態により、他端がサンプルホールド回路３１０の出力端子に接続され、容量C5及び容量C6に蓄えられた垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。
　容量C2は、一端が比較器３７０の反転入力端子（－）に接続され、他端がサンプルホールド回路３１０の出力端子または垂直信号線VSL1に接続される。容量C2は、P相期間において、スイッチSw4のオン状態により、他端が垂直信号線VSL1に接続され、垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。また、容量C2は、加算画素信号が低照度信号である場合、スイッチSw4のオン状態により、他端が垂直信号線VSL1に接続され、画素信号Vsig1に応じたレベルを保持する。また、容量C2は、加算画素信号が高照度信号である場合、スイッチSw7及びスイッチSw8及びスイッチSw2のオン状態により、他端がサンプルホールド回路３１０の出力端子に接続され、容量C5及び容量C6に蓄えられた垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。
　容量C3は、一端が比較器３７０の反転入力端子（－）に接続され、他端が垂直信号線VSL0に接続される。また、容量C1と、容量C3とは、スイッチSw3を介して並列に接続される。また、容量C3は、容量C1よりも小さな容量が接続される。容量C3は、P相期間において、垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。また、容量C3は、加算画素信号が低照度信号である場合または高照度信号である場合、画素信号Vsig0に応じたレベルを保持する。
　容量C4は、一端が比較器３７０の反転入力端子（－）に接続され、他端が垂直信号線VSL1に接続される。また、容量C2と、容量C4とは、スイッチSw4を介して並列に接続される。また、容量C4は、容量C2よりも小さな容量が接続される。容量C4は、P相期間において、垂直信号線VSL0及び垂直信号線VSL1のリセットレベルの加算信号に応じたレベルを保持する。また、容量C4は、加算画素信号が低照度信号である場合または高照度信号である場合、画素信号Vsig1に応じたレベルを保持する。
　また、容量C1～C4のことをそれぞれ、第１～４減衰容量と呼ぶ。また、第１減衰容量と、第３減衰容量との容量比及び第２減衰容量と、第４減衰容量との容量比のことを減衰比と呼ぶ。この例では、第１減衰容量である容量C1の値は１．５Cであり、第３減衰容量である容量C3の値は０．７５Cであり、これらの減衰比は２対１となっている。同様に、第２減衰容量である容量C2の値は０．５Cであり、第４減衰容量である容量C4の値は０．２５Cであり、これらの減衰比は２対１となっている。
　この例では、第１減衰容量と、第３減衰容量との容量比及び第２減衰容量と、第４の減算容量との容量比は一致させる。また、第１減衰容量と、第２減衰容量との容量比は、第１加算容量と、第２加算容量との容量比に一致させる。また、第３減衰容量と、第４減衰容量の容量比は、第１加算容量と、第２加算容量との容量比は一致させる。
　ラッチ回路３９０は、タイミング制御回路２１３からの制御信号Lat_Ctrl、Lat_set及びLat_rstに従って、比較器３７０からの比較結果Cmp_outを保持する。このラッチ回路３９０は、加算画素信号のレベルが閾値Vthを超えるか否かを判定した結果を示す比較結果Cmp_outを保持し、その保持値を判定結果Lat_outとしてデジタル信号処理部２６１及びタイミング制御回路２１３に供給する。
　減衰部３８０におけるスイッチSw1及びSw3は、判定結果Lat_outに基づいて、容量C1の接続を変更する。加算画素信号が低照度信号である場合に、タイミング制御回路２１３は、スイッチSw1をオフ状態とし、スイッチSw3をオン状態として、容量C1を垂直信号線VSL0に接続する。また、加算画素信号が高照度信号である場合に、タイミング制御回路２１３は、スイッチSw1をオン状態とし、スイッチSw3をオフ状態として、容量C1をサンプルホールド回路３１０に接続する。
　また、減衰部３８０におけるスイッチSw2及びSw4は、判定結果Lat_outに基づいて、容量C2の接続を変更する。加算画素信号が低照度信号である場合に、タイミング制御回路２１３は、スイッチSw2をオフ状態とし、スイッチSw4をオン状態として、容量C2を垂直信号線Vsl1に接続する。また、加算画素信号が高照度信号である場合に、タイミング制御回路２１３は、スイッチSw2をオン状態とし、スイッチSw4をオフ状態として、容量C2をサンプルホールド回路３１０に接続する。
　図７は、比較例におけるシングルスロープADCの回路構成を説明する図である。
　図７Ａは、比較例のシングルスロープADCでCM容量加算を行う際の比較器３７０等の回路図を示している。また、図７Ｂは、比較例の適応減衰型シングルスロープADCでVSL加算を行う際の比較器３７０等の回路図を示している。また、図７Ａ及び７Ｂの下部には、垂直信号線VSL0及びVSL1に接続される水平方向の同色画素の組（赤（R）画素の組または青（B）画素の組）の接続関係を示している。図７Ａ及び７Ｂに示す通り、垂直信号線VSL0及びVSL1には、同色の画素が1つの組として接続される。例えば、ベイヤ配列では、垂直信号線VSL0及びVSL1を奇数列同士あるいは偶数列同士の画素に接続することで同色画素の組を実現することができる。
　図７Ａでは、比較例として通常のシングルスロープADCを取り上げて説明する。サンプルホールド回路３１０を有しない場合、シングルスロープADCは、比較器３７０への入力容量を分割し、異なる垂直信号線VSL0及びVSL1を接続することでCM容量加算を実現する。図７Ａに示す構成を有するシングルスロープADCは、CM容量加算を行うことで異色画素の色重心が寄り目にならず、本来はない色が画像に現れる現象である偽色の発生を防止することができる。
　図７Ｂでは、比較例として適応減衰型シングルスロープADCを取り上げて説明する。適応減衰型シングルスロープADCには、通常のシングルスロープADCにサンプルホールド回路３１０が追加されているため、比較器３７０への入力容量を分割するだけでは、CM容量加算ができない。そのため、比較例における適応減衰型シングルスロープADCでは、垂直信号線VSL0及びVSL1の間をVSLSw2によってショートするVSL加算を行っている。
　しかし、VSL加算では、各垂直信号線VSL0及びVSL1の画素信号Vsigに信号差がある場合、低電圧側の垂直信号線に向けては電流がほとんど流れない。そのため、高電圧側の垂直信号線（フォトダイオード２２１からの信号が小さい側の垂直信号線）に加算結果が依存してしまい、加算比が変わってしまう。また、垂直信号線VSL0及びVSL1の画素信号Vsigの信号差が小さい場合、加算比は１対１となるが、色重心が寄り目になってしまい、偽色が発生する懸念がある。
　以下では、本実施形態の適応減衰型シングルスロープADCにおけるVSLSW３３０、サンプルホールド回路３１０及びコンパレータ３５０により、CM容量加算を行う際の動作例について説明する。
　図８は、第１実施形態において、加算画素信号の照度が低い場合のVSLSW、サンプルホールド回路及びコンパレータの回路図と、タイミングチャートとを示す図である。
　コンパレータ３５０が加算画素信号の照度が低いと判定した場合、減衰部３８０は、サンプルホールド回路３１０からの加算信号の入力を受け付けない。図８Ａは、説明のため、画素加算モードにおけるVSLSW３３０のスイッチVsl_Sw0～Vsl_Sw2の開閉状態及び加算画素信号が低照度信号であると判定された場合における減衰部３８０のスイッチSw1～Sw4の開閉状態を示している。サンプルホールド３１０の各スイッチについては、開閉状態の記載を省略する。加算画素信号が低照度信号であると判定された場合、スイッチSw3及びSw4はオン状態となり、スイッチSw1及びSw2はオフ状態となる。以下では、図８Ｂのタイミングチャートについて説明する。図８Ｂのタイミングチャートの上部には、VSL側の入力波形（DIFFVSL）と、ランプ側入力波形（DIFFDAC）を示す。
　１行を読み出す期間の開始時のタイミングＴ１において、垂直走査回路２１１は、画素２２０の浮遊拡散層２２４をリセットする。これにより、リセットレベルが生成される。
　一方、ADC３００内のコンパレータ３５０は、タイミングＴ１において、垂直信号線VSL0及びVSL1のリセットレベルと、ランプ信号Rmpの基準レベルVda1とに基づいてオートゼロ動作（AZ）を行う。また、並行して、ADC３００内のサンプルホールド回路３１０はオートゼロ動作を行い、垂直信号線VSL0及びVSL1のリセットレベル信号について、それぞれ容量C5及びC6でサンプル動作を行う。この際、タイミング制御回路２１３の制御に従って、スイッチSw5、Sw6、Sw9、Sw10及びSw11はオンとする。
　また、タイミング制御回路２１３は、一定のパルス期間にわたってハイレベルの制御信号Lat_rstを供給して、ラッチ回路３９０をリセットする。
　垂直信号線VSL0及びVSL1が安定な電位にセットリングしたタイミングＴ２において、ADC３００は、コンパレータ３５０のオートゼロ動作状態を解除し、DAC２１４は、基準レベルVda2のランプ信号を出力する。
　ランプ信号Rmpや、コンパレータ３５０の内部ノードが安定な電位にセットリングしたタイミングＴ３～Ｔ４において、P相期間のカウントのため、DAC２１４は、時間経過に伴って徐々に減少するランプ信号Rmpを出力する。一方、ADC３００は、計数を開始する。これにより、垂直信号線VSL0及びVSL1のリセットレベルのAD変換が開始される。その際に、タイミング制御回路２１３は、サンプルホールド回路３１０のオートゼロ状態を解除する。
　タイミング制御回路２１３は、リセットレベルのAD変換中に、サンプルホールド回路３１０のオートゼロ状態を解除する。ADC３００内のカウンタ回路３６０は、コンパレータ３５０の比較結果Cmp_outが反転するまで計数を継続する。
　P相期間のカウントの完了となる、リセットレベルのAD変換の完了したタイミングＴ４において、タイミング制御回路２１３は、サンプルホールド回路３１０のノイズキャンセル動作を完了させる。また、タイミング制御回路２１３は、スイッチSw5及びSw6をオフとし、サンプルホールド回路３１０の入力ノードを垂直信号線VSL0及びVSL1から切り離して、クローズドループのホールド状態にする。また、タイミング制御回路２１３は、スイッチSw7及びSw8をオンとする。これにより、サンプルホールド回路３１０の出力ノードは、サンプル動作時における垂直信号線VSL0及びVSL1のリセットレベルの加算信号に応じたレベルとなる。
　タイミングＴ４の後に、画素２２０は、フォトダイオード２２１から浮遊拡散層２２４へ電荷を転送する。これにより、垂直信号線VSL0及びVSL1は、それぞれの画素信号Vsig0及びVsig1に応じた電圧値となる。一方、DAC２１４は、ランプ信号Rmpを基準レベルVda3に設定する。この基準レベルVda3と、基準レベルVda1との差分は、加算画素信号が高照度信号であるか低照度信号であるかを判定するための閾値Vthとして用いられる。
　また、タイミングＴ４～Ｔ５の間において、ADC３００内のコンパレータ３５０は、加算画素信号のレベルが閾値Vthを超えるか否かを判定する。図８Ｂの波形図では、VSL側の入力波形が、ランプ側入力波形を下回らず閾値Vthを超えないため、コンパレータ３５０は、加算画素信号のレベルが閾値Vthより低いと判定し、加算画素信号が低照度信号であると判定する例を示している。
　加算画素信号のレベルが閾値Vth以下であるため、タイミングＴ５において、コンパレータ３５０は、ローレベルの比較結果Cmp_outを出力する。また、タイミングＴ５の直前において、タイミング制御回路２１３は、一定のパルス期間にわたってハイレベルの制御信号Lat_Ctrlを出力する。これにより、ローレベルの比較結果Cmp_outが判定結果Lat_outとしてラッチ回路３９０に保持される。
　判定結果Lat_outによって、加算画素信号が低照度信号であると判定されているため、タイミング制御回路２１３の制御に従って、スイッチSw1及びSw2はオフ状態が継続し、スイッチSw3及びSw4はオン状態が継続する。
　垂直信号線VSL0及びVSL1が安定な電位にセットリングしたタイミングＴ５において、DAC２１４は、再び基準レベルVda2のランプ信号を出力する。
　垂直信号線VSL0及びVSL1が安定な電位にセットリングしたタイミングＴ６～Ｔ７において、D相期間のカウントのため、DAC２１４は、時間経過に伴って徐々に減少するランプ信号Rmpを出力する。一方、ADC３００は、比較結果Cmp_outが反転するまで計測を行う。これにより、加算画素信号における信号レベルのAD変換が行われる。
　図９は、第１実施形態において、加算画素信号の照度が高い場合のVSLSW、サンプルホールド回路及びコンパレータの回路図と、タイミングチャートとを示す図である。
　コンパレータ３５０が加算画素信号の照度が高いと判定した場合、減衰部３８０は、サンプルホールド回路３１０からの加算信号の入力を受け付ける。図８Ａは、説明のため、画素加算モードにおけるVSLSW３３０のスイッチVsl_Sw0～Vsl_Sw2の開閉状態及び加算画素信号が高照度信号であると判定された場合におけるスイッチSw1～Sw4の開閉状態を示している。サンプルホールド３１０の各スイッチについては、開閉状態の記載を省略する。加算画素信号が低照度信号であると判定された場合、スイッチSw3及びSw4はオフ状態となり、スイッチSw1及びSw2はオン状態となる。以下では、図９Ｂのタイミングチャートについて説明する。
　この例では、タイミングＴ１～Ｔ５までのADC３００の動作は、図８Ｂに例示した動作と同様であるため、説明を省略する。また、フォトダイオード２２１への入射光は、加算画素信号のレベルが閾値Vthを超える値の照度であるものとして説明する。また、この例では、減衰比に基づいて、高照度信号は、１／３の信号量に減衰される。
　タイミングＴ４～Ｔ５の間において、ADC３００内のコンパレータ３５０は、加算画素信号のレベルが閾値Vthを超えるか否かを判定する。図９Ｂの波形図では、VSL側の入力波形が、ランプ側入力波形を下回り閾値Vthを超えるため、コンパレータ３５０は、コンパレータ３５０は、加算画素信号のレベルが閾値Vthより高いと判定し、加算画素信号が高照度信号であると判定する。
　加算画素信号のレベルが閾値Vthを超えるため、タイミングＴ５において、コンパレータ３５０は、ハイレベルの比較結果Cmp_outを出力する。また、タイミングＴ５の直前において、タイミング制御回路２１３は、一定のパルス期間にわたってハイレベルの制御信号Lat_Ctrlを出力する。これにより、ローレベルの比較結果Cmp_outは、判定結果Lat_outとしてラッチ回路３９０に保持される。
　タイミングＴ５以降において、減衰部３８０は、ハイレベルの判定結果Lat_outに従って、スイッチSw1～Sw4の開閉を行う。減衰部３８０は、スイッチSw1及びSw2をオンとし、スイッチSw3及びSw4をオフとする。これにより、減衰部３８０における容量C1及びC2は、サンプルホールド回路３１０と接続され、加算画素信号を減衰することができる。
　判定動作が終了した後、DAC２１４は、ランプ信号Rmpのレベルを再度、基準レベルVda2に設定する。
　ランプ信号Rmpや、コンパレータ３５０の内部ノードが安定な電位にセットリングしたタイミングＴ６～Ｔ７において、DAC２１４は、時間経過に伴って徐々に減少するランプ信号Rmpを出力する。一方、ADC３００は、計数を開始する。これにより、加算画素信号における信号レベルのAD変換が行われる。
　一般に、シングルスロープ型のADC３００では、アナログ信号のレベルが高いほど、コンパレータ３５０の比較結果が反転するまでの時間（すなわち、AD変換に要する時間）が長くなる。しかし、高照度信号について、減衰部３８０が、加算画素信号を減衰することにより、信号レベルのAD変換に要する時間を短くすることができる。この例では、減衰比を２対１に設定することにより、加算画素信号のAD変換に要する時間を短縮することができる。これにより、１行をAD変換する期間中において、信号レベルのAD変換時間の占める割合が支配的な高階調（例えば、１４ビット以上など）のAD変換を行うときに、効果的にAD変換時間を短縮することができる。
　さらに、加算画素信号の減衰により、減衰しない場合と比較して、ランプ信号Rmpのレンジが狭くて済む。このため、コンパレータ３５０やDAC２１４は、比較的低い電源電圧を想定して設計することができる。これにより、コンパレータ３５０やDAC２１４の消費電力を削減することができる。AD変換時間の短縮の効果と、コンパレータ３５０やDAC２１４の消費電力の削減効果との相乗効果により、１回のAD変換に要するADC３００の消費電力の削減効果は非常に大きい。
　図１０は、第１実施形態におけるVSLSW、サンプルホールド回路及びコンパレータのノーマルモードにおける接続状態を示す図である。
　図１０は、説明のため、ノーマルモードにおけるVSLSW３３０の開閉状態及びスイッチSw1～Sw4の開閉状態を示している。サンプルホールド３１０の各スイッチについては、開閉状態の記載を省略する。ノーマルモードでは、スイッチVSLSw0及びVSLSw2はオン状態となり、スイッチVSLSw1はオフ状態となる。また、スイッチSw3及びSw4はオン状態となり、スイッチSw1及びSw2はオフ状態となる。スイッチVSLSw1がオフ状態のため、ADC３００は垂直信号線VSl1と接続されない。この場合、ADC３００は、垂直信号線VSL0からのリセット信号及び画素信号Vsig0に基づいて、それぞれリセットレベル及び信号レベルのAD変換を行う。
　図１１は、第１実施形態におけるCM容量加算及び信号減衰結果の例である。
　この例では、画素加算モードにおいて、サンプルホールド回路３１０の加算比を３対１とし、減衰部３８０の減衰比を２対１とした場合におけるCM容量加算結果及び信号減衰結果の例について、具体的に数式を用いて説明する。
　まず、P相期間について説明する。サンプルホールド回路３１０において、スイッチSw5及びSw6はオンとなっており、Sw7及びSw8はオフとなっている。そのため、サンプルホールド回路３１０では、容量C5及びC6において各垂直信号線VSL0及びVSL１のリセットレベルによりサンプル動作が行われる。
　一方、減衰部３８０において、スイッチSw1及びSw2はオフとなっており、スイッチSw3及びSw4はオンとなっている。そのため、容量C1及びC3は、垂直信号線VSL0のリセットレベルを保持する。また、容量C2及びC4は、垂直信号線VSL1のリセットレベルを保持する。この時、容量C1～C4に蓄えられる合計の電荷は、式（１）として表される。なお、P相期間における垂直信号線VSL0及びVSL1の電圧をそれぞれＶp0及びＶp1とする。また、P相期間における容量C1～C4の二次側電圧をＶAZPとする。
　　Q=(0.75C+1.5C)×(VP0-VAZP)+(0.25C+0.5C)×(VP1-VAZP)　　（１）
　ここで、式（１）及び電荷の公式Q=CVより、式（２）が導出される。
　　Q/C=2.25VP0+0.75VP1-3VAZP　　（２）
　次に、D相期間について説明する。サンプル動作の終了により、サンプルホールド回路３１０において、タイミング制御回路２１３の制御に従って、スイッチSw5及びSw6はオフとなり、また、スイッチSw7及びSw8はオンとなる。また、ラッチ回路３９０が、加算画素信号のレベルについて、閾値Vthを超えたと判定した場合、タイミング制御回路２１３は、スイッチSw1～Sw4の開閉状態を変更する。タイミング制御回路２１３の制御に従って、スイッチSw1及びSw2はオンとなり、また、スイッチSw3及びSw4はオフとなる。これにより、容量C1及びC2をサンプルホールド回路３１０に接続する。この時、容量C1～C4に蓄えられる合計の電荷は式（３）として表される。
　　Q=0.75C×(VP0-VCDS0-VAZD)+0.25C×(VP1-VCDS1-VAZD)
　　+(1.5C+0.5C)×{(0.75Ca×VP0+0.25Ca×VP1)/(0.75Ca+0.25Ca)-VAZD}　　（３）
　また、式（３）及び電荷の公式より、式（４）が導出される。
　　Q/C=2.25VP0+0.75VP1-(0.75VCDS0+0.25VCDS1+3VAZD)　　（４）
　式（２）に式（４）を代入し、式（５）を算出する。
　　3VAZP=0.75VCDS0+0.25VCDS1+3VAZD
　　VAZP-VAZD=(0.75VCDS0+0.25VCDS1)/3　　（５）
　式（５）は、画素信号Vsig0及びVsig1について、３対１の割合でCM容量加算が行われ、さらに１／３に減衰されていることを示している。
　本実施形態によれば、サンプルホールド回路３１０に各垂直信号線VSL0及びVSL1のリセット信号をそれぞれ別の入力とすることで、適応減衰型シングルスロープADCは、CM容量加算を行うことができる。
　また、本実施形態によれば、適応減衰型シングルスロープADCは、対象信号が高照度信号である場合に、減衰部３８０がサンプルホールド回路３１０から入力を受け付けることで、対象信号を減衰することができる。
　また、本実施形態によれば、適応減衰型シングルスロープADCは、各垂直信号線VSL0及びVSL1の画素信号Vsigに信号差がある場合でも、各垂直信号線VSLに接続されるフォトダイオード２２１の信号量に依存されることなく、加算比を一定とすることができる。
　また、本実施形態によれば、適応減衰型シングルスロープADCは、加算比に沿った容量加算を行うことにより、色重心がずれず、偽色の発生を抑制することができる。
　また、本実施形態によれば、適応減衰型シングルスロープADCは、画素信号の減衰が必要でない場合、サンプルホールド回路を介さずに信号レベルのAD変換を実現することができる。
（第２実施形態）
　図１２は、第２実施形態におけるADCの一構成例を示す模式図である。
　本実施形態では、第１実施形態とは異なり、VSLSW３３０、サンプルホールド回路３１０及びコンパレータ３５０は、垂直信号線VSL0及びVSL1に加え、垂直信号線VSL2の入力を受け付け、合計３本の垂直信号線VSLによりCM容量加算を行う例を示している。その他の構成については、第１実施形態と同様である。本実施形態では、加算画素信号は、垂直信号線VSL0～VSL2におけるそれぞれの信号レベルを加算した信号のことを加算画素信号と呼ぶ。
　ノーマルモードの動作については、第１実施形態と同様であるため、以下では、画素加算モードにおける動作について説明する。
　VSLSW３３０は、対応する列の垂直信号線VSL2からリセットレベル信号及び画素信号Vsig2の入力を受け付ける。また、垂直信号線VSL2は、例えば、水平方向において、垂直信号線VSL0またはVSL1に接続された画素に隣接する、同色画素の垂直信号線である。VSLSW３３０は、制御信号Vsl_Sw20及びVsl_Sw21に従って、リセットレベル信号、画素信号Vsig2をサンプルホールド回路３１０及びコンパレータ３５０に入力する。これらの信号は、垂直信号線VSL0及びVSL1からサンプルホールド回路３１０及びコンパレータ３５０に入力される入力容量とは別々の入力容量に入力される。
　サンプルホールド回路３１０は、タイミング制御回路２１３からの制御信号Az_sw5～Az_sw11及び制御信号Az_sw22～Az_sw23の制御に従って、各垂直信号線Vsl0～VSL2からのリセットレベル及び信号レベルのうちリセットレベルをサンプリングして保持する。このサンプルホールド回路３１０は、保持したリセットレベルを出力端子から出力する。
　コンパレータ３５０は、タイミング制御回路２１３からの制御信号Az_sw1～4、Az_sw20、Az_sw22、Lat_Ctrl、Lat_set及びLat_rstに従って、ランプ信号Rmpと、垂直信号線VSL等のレベル（リセットレベルまたは信号レベル）とを比較する。比較結果Cmp_outは、後述するラッチ回路で保持され、その保持値を判定結果Lat_outとしてデジタル信号処理部２６１及びタイミング制御回路２１３に供給する。タイミング制御回路２１３は、この判定結果Lat_outに従って、減衰部３８０を制御する。
　図１３は、第２実施形態におけるVSLSW、サンプルホールド回路及びコンパレータの回路図の一構成例を示す模式図である。
　VSLSW３３０は、スイッチVSLSw20及びスイッチVSLSw22を含む。また、スイッチVSLSw20及びスイッチVSLSw22は、それぞれ制御信号Vsl_Sw20及びVsl_Sw22に従って動作する。画素加算モードでは、スイッチVSLSw0、VSLSw1及びVSLSw20がオン状態であり、スイッチVSLSw2及びVSLSw22はオフ状態となる。なお、ノーマルモードでは、スイッチVSLSw1、VSLSw2及びVSLSw22がオン状態となり、VSLSw0及びVSLSw20はオフ状態となる。画素加算モードにおいて、ADC３００は、スイッチVSL20を介して垂直信号線VSL2に接続され、他のADC３００（不図示）からリセット信号及び画素信号Vsig2の入力を受け付ける。図１３は、説明のため、画素加算モードにおけるVSLSW３３０のスイッチVsl_Sw0～Vsl_Sw2、Vsl_Sw20及びVsl_Sw22の開閉状態を示している。サンプルホールド３１０及び減衰部３８０の各スイッチについては、開閉状態の記載を省略する。
　垂直信号線VSL0、VSL1及びVSL2は、水平方向における画素２２０の加算単位を表しており、例えば赤（R）や青（B）といった同色の画素２２０に接続されるそれぞれの垂直信号線を指す。基準となる画素に接続される垂直信号線のことを第１垂直信号線と呼ぶ。また、水平方向において、基準となる画素と同色の画素に接続される垂直信号線のことを第２垂直信号線と呼ぶ。また、水平方向において、基準となる画素と同色の画素に接続される垂直信号線であって、第２垂直信号線とは異なる垂直信号線のことを第３垂直信号線と呼ぶ。
　この例では、第１垂直信号線は、垂直信号線VSL1であるものとして説明し、第２垂直信号線及び第３垂直信号線は、それぞれ垂直信号線VSL0及びVSL2であるものとして説明する。
　また、この例では、サンプリングされた垂直信号線VSL0～VSL2のリセットレベルを保持するそれぞれの容量のことを加算部と呼ぶ。また、第３垂直信号線のリセットレベルを保持する容量のことを第３加算容量と呼ぶ。また、第１加算容量と、第２加算容量と、第３加算容量との容量比を加算比と呼ぶ。この例では、第１加算容量である容量C6の値は０．５Caであり、第２加算容量である容量C5の値は０．２５Caであり、第３加算容量である容量C22の値は０．２５Caであり、これらの加算比は２対１対１となっている。
　スイッチSw23は、タイミング制御回路２１３からの制御信号Az_Sw23に従って、容量C22及びスイッチSw23の間のノードと、アンプ３２６の出力端子とを短絡する。
　減衰部３８０は、それぞれ一端が反転入力端子（－）に接続される容量C1～C6を含む。減衰部３８０は、加算画素信号が高照度信号である場合に、タイミング制御回路２１３の制御に基づいて、スイッチSw1～Sw4及びスイッチSw20～Sw21の開閉状態を変更する。これにより、減衰部３８０は、容量C1、C2及びC20の他端をサンプルホールド回路３１０に接続し、加算画素信号を減衰させ出力信号として出力する。また、減衰部３８０はタイミング制御回路２１３からの制御信号Az_sw1～Az_sw4及びAz_sw20～Azsw21に従ってスイッチSw1～Sw4の開閉状態を変更する。
　容量C20は、一端が比較器３７０の反転入力端子（－）に接続され、他端がサンプルホールド回路３１０の出力端子の出力端子または垂直信号線VSL2に接続される。容量C20は、P相期間において、スイッチSw21のオン状態により、他端が垂直信号線VSL2に接続され、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C20は、加算画素信号が低照度信号である場合、スイッチSw21のオン状態により、他端が垂直信号線VSL2に接続され、画素信号Vsig2に応じたレベルを保持する。また、容量C20は、加算画素信号が高照度信号である場合、スイッチSw21のオフ状態、スイッチSw20、スイッチSw7、スイッチSw8及びスイッチSw23のオン状態により、他端がサンプルホールド回路３１０の出力端子に接続され、容量C5、容量C6及び容量C22に蓄えられた垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。
　容量C21は、一端が比較器３７０の反転入力端子（－）に接続され、他端が垂直信号線VSL2に接続される。容量C20と、容量C21とは、スイッチSw21を介して並列に接続される。また、容量C21は、容量C20よりも小さな容量が接続される。容量C21は、P相期間において、スイッチVSLSw20のオン状態により、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C21は、加算画素信号が低照度信号である場合または高照度信号である場合、画素信号Vsig2に応じたレベルを保持する。
　容量C1は、一端が比較器３７０の反転入力端子（－）に接続され、他端がサンプルホールド回路３１０の出力端子または垂直信号線VSL0に接続される。容量C1は、P相期間において、スイッチSw3のオン状態により、他端が垂直信号線VSL0に接続され、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C1は、加算画素信号が低照度信号である場合、スイッチSw3のオン状態により、他端が垂直信号線VSL0に接続され、画素信号Vsig0に応じたレベルを保持する。また、容量C1は、加算画素信号が高照度信号である場合、スイッチSw1、スイッチSw7、スイッチSw8及びスイッチSw23のオン状態により、他端がサンプルホールド回路３１０の出力端子に接続され、容量C5、容量C6及び容量C22に蓄えられた垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。
　容量C2は、一端が比較器３７０の反転入力端子（－）に接続され、他端がサンプルホールド回路３１０の出力端子または垂直信号線VSL1に接続される。容量C2は、P相期間において、スイッチSw4のオン状態により、他端が垂直信号線VSL1に接続され、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C2は、加算画素信号が低照度信号である場合、スイッチSw4のオン状態により、他端が垂直信号線VSL1に接続され、画素信号Vsig1に応じたレベルを保持する。また、容量C2は、加算画素信号が高照度信号である場合、スイッチSw4のオフ状態と、スイッチSw2、スイッチSw7、スイッチSw8及びスイッチSw23のオン状態とにより、他端がサンプルホールド回路３１０の出力端子に接続され、容量C5、容量C6及び容量C22に蓄えられた垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。
　容量C3は、一端が比較器３７０の反転入力端子（－）に接続され、他端が垂直信号線VSL0に接続される。また、容量C1と、容量C3とは、スイッチSw3を介して並列に接続される。容量C3は、P相期間において、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C3は、加算画素信号が低照度信号である場合または高照度信号である場合、画素信号Vsig0に応じたレベルを保持する。
　容量C4は、一端が比較器３７０の反転入力端子（－）に接続され、他端が垂直信号線VSL1に接続される。また、容量C2と、容量C4とは、スイッチSw4を介して並列に接続される。容量C4は、P相期間において、垂直信号線VSL0、垂直信号線VSL1及び垂直信号線VSL2のリセットレベルの加算信号に応じたレベルを保持する。また、容量C4は、加算画素信号が低照度信号である場合または高照度信号である場合、画素信号Vsig1に応じたレベルを保持する。
　非反転入力端子（＋）に接続される各容量C20’～C21’は、比較器３７０においてランプ信号Rmpと、入力信号とをAC成分のみで比較することができるように、リセット信号等のDC成分を除去するために接続される。この例では、各容量C20’～C21’は、各容量C20～C21の容量と同一になるように接続される。
　また、容量C20及びC21のことをそれぞれ、第５及び第６減衰容量と呼ぶ。また、第５減衰容量と、第６減衰容量との容量比のことを減衰比と呼ぶ。この例では、第５減衰容量である容量C20の値は０．５Cであり、第６減衰容量である容量C21の値は０．２５Cであり、これらの減衰比は２対１となっている。
　また、この例では、第１減衰容量である容量C2の値は１Cであり、第３減衰容量である容量C4の値は０．５Cであり、減衰比は２対１となっている。また、第２減衰容量である容量C1の値は０．５Cであり、第４減衰容量である容量C3の値は０．２５Cであり、減衰比は２対１となっている。
　第１減衰容量と、第３減衰容量との容量比は、第２減衰容量と、第４の減算容量との容量比に一致させる。また、第１減衰容量と、第３減衰容量との容量比は、第５減衰容量と、第６減衰容量との容量比に一致させる。また、第１減衰容量と、第２減衰容量と、第５減衰容量との容量比は、第１加算容量と、第２加算容量と、第３加算容量との容量比に一致させる。また、第３減衰容量と、第４減衰容量と、第６減衰容量との容量比は、第１加算容量と、第２加算容量と、第３加算容量との容量比に一致させる。
　本実施形態によれば、サンプルホールド回路３１０に各垂直信号線VSL0、VSL1及びVSL2のリセット信号をそれぞれ別の入力とすることで、適応減衰型シングルスロープADCは、CM容量加算を行うことができる。
　＜＜車両制御システムの構成例＞＞
　図１４は、本技術が適用される移動装置制御システムの一例である車両制御システム１１の構成例を示すブロック図である。
　車両制御システム１１は、車両１に設けられ、車両１の走行支援及び自動運転に関わる処理を行う。
　車両制御システム１１は、車両制御ＥＣＵ（Electronic Control Unit）２１、通信部２２、地図情報蓄積部２３、位置情報取得部２４、外部認識センサ２５、車内センサ２６、車両センサ２７、記憶部２８、走行支援・自動運転制御部２９、ＤＭＳ（Driver Monitoring System）３０、ＨＭＩ（Human Machine Interface）３１、及び、車両制御部３２を備える。
　車両制御ＥＣＵ２１、通信部２２、地図情報蓄積部２３、位置情報取得部２４、外部認識センサ２５、車内センサ２６、車両センサ２７、記憶部２８、走行支援・自動運転制御部２９、ドライバモニタリングシステム（ＤＭＳ）３０、ヒューマンマシーンインタフェース（ＨＭＩ）３１、及び、車両制御部３２は、通信ネットワーク４１を介して相互に通信可能に接続されている。通信ネットワーク４１は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）、ＦｌｅｘＲａｙ（登録商標）、イーサネット（登録商標）といったデジタル双方向通信の規格に準拠した車載通信ネットワークやバス等により構成される。通信ネットワーク４１は、伝送されるデータの種類によって使い分けられてもよい。例えば、車両制御に関するデータに対してＣＡＮが適用され、大容量データに対してイーサネットが適用されるようにしてもよい。なお、車両制御システム１１の各部は、通信ネットワーク４１を介さずに、例えば近距離無線通信（ＮＦＣ（Near Field Communication））やＢｌｕｅｔｏｏｔｈ（登録商標）といった比較的近距離での通信を想定した無線通信を用いて直接的に接続される場合もある。
　なお、以下、車両制御システム１１の各部が、通信ネットワーク４１を介して通信を行う場合、通信ネットワーク４１の記載を省略するものとする。例えば、車両制御ＥＣＵ２１と通信部２２が通信ネットワーク４１を介して通信を行う場合、単に車両制御ＥＣＵ２１と通信部２２とが通信を行うと記載する。
　車両制御ＥＣＵ２１は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）といった各種のプロセッサにより構成される。車両制御ＥＣＵ２１は、車両制御システム１１全体又は一部の機能の制御を行う。
　通信部２２は、車内及び車外の様々な機器、他の車両、サーバ、基地局等と通信を行い、各種のデータの送受信を行う。このとき、通信部２２は、複数の通信方式を用いて通信を行うことができる。
　通信部２２が実行可能な車外との通信について、概略的に説明する。通信部２２は、例えば、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Long Term Evolution）、ＤＳＲＣ（Dedicated Short Range Communications）等の無線通信方式により、基地局又はアクセスポイントを介して、外部ネットワーク上に存在するサーバ（以下、外部のサーバと呼ぶ）等と通信を行う。通信部２２が通信を行う外部ネットワークは、例えば、インターネット、クラウドネットワーク、又は、事業者固有のネットワーク等である。通信部２２が外部ネットワークに対して行う通信方式は、所定以上の通信速度、且つ、所定以上の距離間でデジタル双方向通信が可能な無線通信方式であれば、特に限定されない。
　また例えば、通信部２２は、Ｐ２Ｐ（Peer To Peer）技術を用いて、自車の近傍に存在する端末と通信を行うことができる。自車の近傍に存在する端末は、例えば、歩行者や自転車等の比較的低速で移動する移動体が装着する端末、店舗等に位置が固定されて設置される端末、又は、ＭＴＣ（Machine Type Communication）端末である。さらに、通信部２２は、Ｖ２Ｘ通信を行うこともできる。Ｖ２Ｘ通信とは、例えば、他の車両との間の車車間（Vehicle to Vehicle）通信、路側器等との間の路車間（Vehicle to Infrastructure）通信、家との間（Vehicle to Home）の通信、及び、歩行者が所持する端末等との間の歩車間（Vehicle to Pedestrian）通信等の、自車と他との通信をいう。
　通信部２２は、例えば、車両制御システム１１の動作を制御するソフトウエアを更新するためのプログラムを外部から受信することができる（Over The Air)。通信部２２は、さらに、地図情報、交通情報、車両１の周囲の情報等を外部から受信することができる。また例えば、通信部２２は、車両１に関する情報や、車両１の周囲の情報等を外部に送信することができる。通信部２２が外部に送信する車両１に関する情報としては、例えば、車両１の状態を示すデータ、認識部７３による認識結果等がある。さらに例えば、通信部２２は、ｅコール等の車両緊急通報システムに対応した通信を行う。
　例えば、通信部２２は、電波ビーコン、光ビーコン、ＦＭ多重放送等の道路交通情報通信システム（ＶＩＣＳ（Vehicle Information and Communication System）（登録商標））により送信される電磁波を受信する。
　通信部２２が実行可能な車内との通信について、概略的に説明する。通信部２２は、例えば無線通信を用いて、車内の各機器と通信を行うことができる。通信部２２は、例えば、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、ＷＵＳＢ（Wireless USB）といった、無線通信により所定以上の通信速度でデジタル双方向通信が可能な通信方式により、車内の機器と無線通信を行うことができる。これに限らず、通信部２２は、有線通信を用いて車内の各機器と通信を行うこともできる。例えば、通信部２２は、図示しない接続端子に接続されるケーブルを介した有線通信により、車内の各機器と通信を行うことができる。通信部２２は、例えば、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（High-Definition Multimedia Interface）（登録商標）、ＭＨＬ（Mobile High-definition Link）といった、有線通信により所定以上の通信速度でデジタル双方向通信が可能な通信方式により、車内の各機器と通信を行うことができる。
　ここで、車内の機器とは、例えば、車内において通信ネットワーク４１に接続されていない機器を指す。車内の機器としては、例えば、運転者等の搭乗者が所持するモバイル機器やウェアラブル機器、車内に持ち込まれ一時的に設置される情報機器等が想定される。
　地図情報蓄積部２３は、外部から取得した地図及び車両１で作成した地図の一方又は両方を蓄積する。例えば、地図情報蓄積部２３は、３次元の高精度地図、高精度地図より精度が低く、広いエリアをカバーするグローバルマップ等を蓄積する。
　高精度地図は、例えば、ダイナミックマップ、ポイントクラウドマップ、ベクターマップ等である。ダイナミックマップは、例えば、動的情報、準動的情報、準静的情報、静的情報の４層からなる地図であり、外部のサーバ等から車両１に提供される。ポイントクラウドマップは、ポイントクラウド（点群データ）により構成される地図である。ベクターマップは、例えば、車線や信号機の位置といった交通情報等をポイントクラウドマップに対応付け、ＡＤＡＳ（Advanced Driver Assistance System）やＡＤ（Autonomous Driving）に適合させた地図である。
　ポイントクラウドマップ及びベクターマップは、例えば、外部のサーバ等から提供されてもよいし、カメラ５１、レーダ５２、ＬｉＤＡＲ５３等によるセンシング結果に基づいて、後述するローカルマップとのマッチングを行うための地図として車両１で作成され、地図情報蓄積部２３に蓄積されてもよい。また、外部のサーバ等から高精度地図が提供される場合、通信容量を削減するため、車両１がこれから走行する計画経路に関する、例えば数百メートル四方の地図データが外部のサーバ等から取得される。
　位置情報取得部２４は、ＧＮＳＳ（Global Navigation Satellite System）衛星からＧＮＳＳ信号を受信し、車両１の位置情報を取得する。取得した位置情報は、走行支援・自動運転制御部２９に供給される。なお、位置情報取得部２４は、ＧＮＳＳ信号を用いた方式に限定されず、例えば、ビーコンを用いて位置情報を取得してもよい。
　外部認識センサ２５は、車両１の外部の状況の認識に用いられる各種のセンサを備え、各センサからのセンサデータを車両制御システム１１の各部に供給する。外部認識センサ２５が備えるセンサの種類や数は任意である。
　例えば、外部認識センサ２５は、カメラ５１、レーダ５２、ＬｉＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）５３、及び、超音波センサ５４を備える。これに限らず、外部認識センサ２５は、カメラ５１、レーダ５２、ＬｉＤＡＲ５３、及び、超音波センサ５４のうち１種類以上のセンサを備える構成でもよい。カメラ５１、レーダ５２、ＬｉＤＡＲ５３、及び、超音波センサ５４の数は、現実的に車両１に設置可能な数であれば特に限定されない。また、外部認識センサ２５が備えるセンサの種類は、この例に限定されず、外部認識センサ２５は、他の種類のセンサを備えてもよい。外部認識センサ２５が備える各センサのセンシング領域の例は、後述する。
　なお、カメラ５１の撮影方式は、特に限定されない。例えば、測距が可能な撮影方式であるＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラといった各種の撮影方式のカメラを、必要に応じてカメラ５１に適用することができる。これに限らず、カメラ５１は、測距に関わらずに、単に撮影画像を取得するためのものであってもよい。
　また、例えば、外部認識センサ２５は、車両１に対する環境を検出するための環境センサを備えることができる。環境センサは、天候、気象、明るさ等の環境を検出するためのセンサであって、例えば、雨滴センサ、霧センサ、日照センサ、雪センサ、照度センサ等の各種センサを含むことができる。
　さらに、例えば、外部認識センサ２５は、車両１の周囲の音や音源の位置の検出等に用いられるマイクロフォンを備える。
　車内センサ２６は、車内の情報を検出するための各種のセンサを備え、各センサからのセンサデータを車両制御システム１１の各部に供給する。車内センサ２６が備える各種センサの種類や数は、現実的に車両１に設置可能な種類や数であれば特に限定されない。
　例えば、車内センサ２６は、カメラ、レーダ、着座センサ、ステアリングホイールセンサ、マイクロフォン、生体センサのうち１種類以上のセンサを備えることができる。車内センサ２６が備えるカメラとしては、例えば、ＴｏＦカメラ、ステレオカメラ、単眼カメラ、赤外線カメラといった、測距可能な各種の撮影方式のカメラを用いることができる。これに限らず、車内センサ２６が備えるカメラは、測距に関わらずに、単に撮影画像を取得するためのものであってもよい。車内センサ２６が備える生体センサは、例えば、シートやステアリングホイール等に設けられ、運転者等の搭乗者の各種の生体情報を検出する。
　車両センサ２７は、車両１の状態を検出するための各種のセンサを備え、各センサからのセンサデータを車両制御システム１１の各部に供給する。車両センサ２７が備える各種センサの種類や数は、現実的に車両１に設置可能な種類や数であれば特に限定されない。
　例えば、車両センサ２７は、速度センサ、加速度センサ、角速度センサ（ジャイロセンサ）、及び、それらを統合した慣性計測装置（ＩＭＵ（Inertial Measurement Unit））を備える。例えば、車両センサ２７は、ステアリングホイールの操舵角を検出する操舵角センサ、ヨーレートセンサ、アクセルペダルの操作量を検出するアクセルセンサ、及び、ブレーキペダルの操作量を検出するブレーキセンサを備える。例えば、車両センサ２７は、エンジンやモータの回転数を検出する回転センサ、タイヤの空気圧を検出する空気圧センサ、タイヤのスリップ率を検出するスリップ率センサ、及び、車輪の回転速度を検出する車輪速センサを備える。例えば、車両センサ２７は、バッテリの残量及び温度を検出するバッテリセンサ、並びに、外部からの衝撃を検出する衝撃センサを備える。
　記憶部２８は、不揮発性の記憶媒体及び揮発性の記憶媒体のうち少なくとも一方を含み、データやプログラムを記憶する。記憶部２８は、例えばＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)及びＲＡＭ(Random Access Memory)として用いられ、記憶媒体としては、ＨＤＤ（Hard Disc Drive）といった磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス、及び、光磁気記憶デバイスを適用することができる。記憶部２８は、車両制御システム１１の各部が用いる各種プログラムやデータを記憶する。例えば、記憶部２８は、ＥＤＲ（Event Data Recorder）やＤＳＳＡＤ（Data Storage System for Automated Driving）を備え、事故等のイベントの前後の車両１の情報や車内センサ２６によって取得された情報を記憶する。
　走行支援・自動運転制御部２９は、車両１の走行支援及び自動運転の制御を行う。例えば、走行支援・自動運転制御部２９は、分析部６１、行動計画部６２、及び、動作制御部６３を備える。
　分析部６１は、車両１及び周囲の状況の分析処理を行う。分析部６１は、自己位置推定部７１、センサフュージョン部７２、及び、認識部７３を備える。
　自己位置推定部７１は、外部認識センサ２５からのセンサデータ、及び、地図情報蓄積部２３に蓄積されている高精度地図に基づいて、車両１の自己位置を推定する。例えば、自己位置推定部７１は、外部認識センサ２５からのセンサデータに基づいてローカルマップを生成し、ローカルマップと高精度地図とのマッチングを行うことにより、車両１の自己位置を推定する。車両１の位置は、例えば、後輪対車軸の中心が基準とされる。
　ローカルマップは、例えば、ＳＬＡＭ（Simultaneous Localization and Mapping）等の技術を用いて作成される３次元の高精度地図、占有格子地図（Occupancy Grid Map）等である。３次元の高精度地図は、例えば、上述したポイントクラウドマップ等である。占有格子地図は、車両１の周囲の３次元又は２次元の空間を所定の大きさのグリッド（格子）に分割し、グリッド単位で物体の占有状態を示す地図である。物体の占有状態は、例えば、物体の有無や存在確率により示される。ローカルマップは、例えば、認識部７３による車両１の外部の状況の検出処理及び認識処理にも用いられる。
　なお、自己位置推定部７１は、位置情報取得部２４により取得される位置情報、及び、車両センサ２７からのセンサデータに基づいて、車両１の自己位置を推定してもよい。
　センサフュージョン部７２は、複数の異なる種類のセンサデータ（例えば、カメラ５１から供給される画像データ、及び、レーダ５２から供給されるセンサデータ）を組み合わせて、新たな情報を得るセンサフュージョン処理を行う。異なる種類のセンサデータを組合せる方法としては、統合、融合、連合等がある。
　認識部７３は、車両１の外部の状況の検出を行う検出処理、及び、車両１の外部の状況の認識を行う認識処理を実行する。
　例えば、認識部７３は、外部認識センサ２５からの情報、自己位置推定部７１からの情報、センサフュージョン部７２からの情報等に基づいて、車両１の外部の状況の検出処理及び認識処理を行う。
　具体的には、例えば、認識部７３は、車両１の周囲の物体の検出処理及び認識処理等を行う。物体の検出処理とは、例えば、物体の有無、大きさ、形、位置、動き等を検出する処理である。物体の認識処理とは、例えば、物体の種類等の属性を認識したり、特定の物体を識別したりする処理である。ただし、検出処理と認識処理とは、必ずしも明確に分かれるものではなく、重複する場合がある。
　例えば、認識部７３は、レーダ５２又はＬｉＤＡＲ５３等によるセンサデータに基づくポイントクラウドを点群の塊ごとに分類するクラスタリングを行うことにより、車両１の周囲の物体を検出する。これにより、車両１の周囲の物体の有無、大きさ、形状、位置が検出される。
　例えば、認識部７３は、クラスタリングにより分類された点群の塊の動きを追従するトラッキングを行うことにより、車両１の周囲の物体の動きを検出する。これにより、車両１の周囲の物体の速度及び進行方向（移動ベクトル）が検出される。
　例えば、認識部７３は、カメラ５１から供給される画像データに基づいて、車両、人、自転車、障害物、構造物、道路、信号機、交通標識、道路標示等を検出又は認識する。また、認識部７３は、セマンティックセグメンテーション等の認識処理を行うことにより、車両１の周囲の物体の種類を認識してもよい。
　例えば、認識部７３は、地図情報蓄積部２３に蓄積されている地図、自己位置推定部７１による自己位置の推定結果、及び、認識部７３による車両１の周囲の物体の認識結果に基づいて、車両１の周囲の交通ルールの認識処理を行うことができる。認識部７３は、この処理により、信号機の位置及び状態、交通標識及び道路標示の内容、交通規制の内容、並びに、走行可能な車線等を認識することができる。
　例えば、認識部７３は、車両１の周囲の環境の認識処理を行うことができる。認識部７３が認識対象とする周囲の環境としては、天候、気温、湿度、明るさ、及び、路面の状態等が想定される。
　行動計画部６２は、車両１の行動計画を作成する。例えば、行動計画部６２は、経路計画、経路追従の処理を行うことにより、行動計画を作成する。
　なお、経路計画（Global path planning）とは、スタートからゴールまでの大まかな経路を計画する処理である。この経路計画には、軌道計画と言われ、計画した経路において、車両１の運動特性を考慮して、車両１の近傍で安全かつ滑らかに進行することが可能な軌道生成（Local path planning）を行う処理も含まれる。
　経路追従とは、経路計画により計画された経路を計画された時間内で安全かつ正確に走行するための動作を計画する処理である。行動計画部６２は、例えば、この経路追従の処理の結果に基づき、車両１の目標速度と目標角速度を計算することができる。
　動作制御部６３は、行動計画部６２により作成された行動計画を実現するために、車両１の動作を制御する。
　例えば、動作制御部６３は、後述する車両制御部３２に含まれる、ステアリング制御部８１、ブレーキ制御部８２、及び、駆動制御部８３を制御して、軌道計画により計算された軌道を車両１が進行するように、加減速制御及び方向制御を行う。例えば、動作制御部６３は、衝突回避又は衝撃緩和、追従走行、車速維持走行、自車の衝突警告、自車のレーン逸脱警告等のＡＤＡＳの機能実現を目的とした協調制御を行う。例えば、動作制御部６３は、運転者の操作によらずに自律的に走行する自動運転等を目的とした協調制御を行う。
　ＤＭＳ３０は、車内センサ２６からのセンサデータ、及び、後述するＨＭＩ３１に入力される入力データ等に基づいて、運転者の認証処理、及び、運転者の状態の認識処理等を行う。認識対象となる運転者の状態としては、例えば、体調、覚醒度、集中度、疲労度、視線方向、酩酊度、運転操作、姿勢等が想定される。
　なお、ＤＭＳ３０が、運転者以外の搭乗者の認証処理、及び、当該搭乗者の状態の認識処理を行うようにしてもよい。また、例えば、ＤＭＳ３０が、車内センサ２６からのセンサデータに基づいて、車内の状況の認識処理を行うようにしてもよい。認識対象となる車内の状況としては、例えば、気温、湿度、明るさ、臭い等が想定される。
　ＨＭＩ３１は、各種のデータや指示等の入力と、各種のデータの運転者等への提示を行う。
　ＨＭＩ３１によるデータの入力について、概略的に説明する。ＨＭＩ３１は、人がデータを入力するための入力デバイスを備える。ＨＭＩ３１は、入力デバイスにより入力されたデータや指示等に基づいて入力信号を生成し、車両制御システム１１の各部に供給する。ＨＭＩ３１は、入力デバイスとして、例えばタッチパネル、ボタン、スイッチ、及び、レバーといった操作子を備える。これに限らず、ＨＭＩ３１は、音声やジェスチャ等により手動操作以外の方法で情報を入力可能な入力デバイスをさらに備えてもよい。さらに、ＨＭＩ３１は、例えば、赤外線又は電波を利用したリモートコントロール装置や、車両制御システム１１の操作に対応したモバイル機器又はウェアラブル機器等の外部接続機器を入力デバイスとして用いてもよい。
　ＨＭＩ３１によるデータの提示について、概略的に説明する。ＨＭＩ３１は、搭乗者又は車外に対する視覚情報、聴覚情報、及び、触覚情報の生成を行う。また、ＨＭＩ３１は、生成された各情報の出力、出力内容、出力タイミング及び出力方法等を制御する出力制御を行う。ＨＭＩ３１は、視覚情報として、例えば、操作画面、車両１の状態表示、警告表示、車両１の周囲の状況を示すモニタ画像等の画像や光により示される情報を生成及び出力する。また、ＨＭＩ３１は、聴覚情報として、例えば、音声ガイダンス、警告音、警告メッセージ等の音により示される情報を生成及び出力する。さらに、ＨＭＩ３１は、触覚情報として、例えば、力、振動、動き等により搭乗者の触覚に与えられる情報を生成及び出力する。
　ＨＭＩ３１が視覚情報を出力する出力デバイスとしては、例えば、自身が画像を表示することで視覚情報を提示する表示装置や、画像を投影することで視覚情報を提示するプロジェクタ装置を適用することができる。なお、表示装置は、通常のディスプレイを有する表示装置以外にも、例えば、ヘッドアップディスプレイ、透過型ディスプレイ、ＡＲ（Augmented Reality）機能を備えるウエアラブルデバイスといった、搭乗者の視界内に視覚情報を表示する装置であってもよい。また、ＨＭＩ３１は、車両１に設けられるナビゲーション装置、インストルメントパネル、ＣＭＳ（Camera Monitoring System）、電子ミラー、ランプ等が有する表示デバイスを、視覚情報を出力する出力デバイスとして用いることも可能である。
　ＨＭＩ３１が聴覚情報を出力する出力デバイスとしては、例えば、オーディオスピーカ、ヘッドホン、イヤホンを適用することができる。
　ＨＭＩ３１が触覚情報を出力する出力デバイスとしては、例えば、ハプティクス技術を用いたハプティクス素子を適用することができる。ハプティクス素子は、例えば、ステアリングホイール、シートといった、車両１の搭乗者が接触する部分に設けられる。
　車両制御部３２は、車両１の各部の制御を行う。車両制御部３２は、ステアリング制御部８１、ブレーキ制御部８２、駆動制御部８３、ボディ系制御部８４、ライト制御部８５、及び、ホーン制御部８６を備える。
　ステアリング制御部８１は、車両１のステアリングシステムの状態の検出及び制御等を行う。ステアリングシステムは、例えば、ステアリングホイール等を備えるステアリング機構、電動パワーステアリング等を備える。ステアリング制御部８１は、例えば、ステアリングシステムの制御を行うステアリングＥＣＵ、ステアリングシステムの駆動を行うアクチュエータ等を備える。
　ブレーキ制御部８２は、車両１のブレーキシステムの状態の検出及び制御等を行う。ブレーキシステムは、例えば、ブレーキペダル等を含むブレーキ機構、ＡＢＳ（Antilock Brake System）、回生ブレーキ機構等を備える。ブレーキ制御部８２は、例えば、ブレーキシステムの制御を行うブレーキＥＣＵ、ブレーキシステムの駆動を行うアクチュエータ等を備える。
　駆動制御部８３は、車両１の駆動システムの状態の検出及び制御等を行う。駆動システムは、例えば、アクセルペダル、内燃機関又は駆動用モータ等の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構等を備える。駆動制御部８３は、例えば、駆動システムの制御を行う駆動ＥＣＵ、駆動システムの駆動を行うアクチュエータ等を備える。
　ボディ系制御部８４は、車両１のボディ系システムの状態の検出及び制御等を行う。ボディ系システムは、例えば、キーレスエントリシステム、スマートキーシステム、パワーウインドウ装置、パワーシート、空調装置、エアバッグ、シートベルト、シフトレバー等を備える。ボディ系制御部８４は、例えば、ボディ系システムの制御を行うボディ系ＥＣＵ、ボディ系システムの駆動を行うアクチュエータ等を備える。
　ライト制御部８５は、車両１の各種のライトの状態の検出及び制御等を行う。制御対象となるライトとしては、例えば、ヘッドライト、バックライト、フォグライト、ターンシグナル、ブレーキライト、プロジェクション、バンパーの表示等が想定される。ライト制御部８５は、ライトの制御を行うライトＥＣＵ、ライトの駆動を行うアクチュエータ等を備える。
　ホーン制御部８６は、車両１のカーホーンの状態の検出及び制御等を行う。ホーン制御部８６は、例えば、カーホーンの制御を行うホーンＥＣＵ、カーホーンの駆動を行うアクチュエータ等を備える。
　図１５は、図１４の外部認識センサ２５のカメラ５１、レーダ５２、ＬｉＤＡＲ５３、及び、超音波センサ５４等によるセンシング領域の例を示す図である。なお、図１４において、車両１を上面から見た様子が模式的に示され、左端側が車両１の前端（フロント）側であり、右端側が車両１の後端（リア）側となっている。
　センシング領域１０１Ｆ及びセンシング領域１０１Ｂは、超音波センサ５４のセンシング領域の例を示している。センシング領域１０１Ｆは、複数の超音波センサ５４によって車両１の前端周辺をカバーしている。センシング領域１０１Ｂは、複数の超音波センサ５４によって車両１の後端周辺をカバーしている。
　センシング領域１０１Ｆ及びセンシング領域１０１Ｂにおけるセンシング結果は、例えば、車両１の駐車支援等に用いられる。
　センシング領域１０２Ｆ乃至センシング領域１０２Ｂは、短距離又は中距離用のレーダ５２のセンシング領域の例を示している。センシング領域１０２Ｆは、車両１の前方において、センシング領域１０１Ｆより遠い位置までカバーしている。センシング領域１０２Ｂは、車両１の後方において、センシング領域１０１Ｂより遠い位置までカバーしている。センシング領域１０２Ｌは、車両１の左側面の後方の周辺をカバーしている。センシング領域１０２Ｒは、車両１の右側面の後方の周辺をカバーしている。
　センシング領域１０２Ｆにおけるセンシング結果は、例えば、車両１の前方に存在する車両や歩行者等の検出等に用いられる。センシング領域１０２Ｂにおけるセンシング結果は、例えば、車両１の後方の衝突防止機能等に用いられる。センシング領域１０２Ｌ及びセンシング領域１０２Ｒにおけるセンシング結果は、例えば、車両１の側方の死角における物体の検出等に用いられる。
　センシング領域１０３Ｆ乃至センシング領域１０３Ｂは、カメラ５１によるセンシング領域の例を示している。センシング領域１０３Ｆは、車両１の前方において、センシング領域１０２Ｆより遠い位置までカバーしている。センシング領域１０３Ｂは、車両１の後方において、センシング領域１０２Ｂより遠い位置までカバーしている。センシング領域１０３Ｌは、車両１の左側面の周辺をカバーしている。センシング領域１０３Ｒは、車両１の右側面の周辺をカバーしている。
　センシング領域１０３Ｆにおけるセンシング結果は、例えば、信号機や交通標識の認識、車線逸脱防止支援システム、自動ヘッドライト制御システムに用いることができる。センシング領域１０３Ｂにおけるセンシング結果は、例えば、駐車支援、及び、サラウンドビューシステムに用いることができる。センシング領域１０３Ｌ及びセンシング領域１０３Ｒにおけるセンシング結果は、例えば、サラウンドビューシステムに用いることができる。
　センシング領域１０４は、ＬｉＤＡＲ５３のセンシング領域の例を示している。センシング領域１０４は、車両１の前方において、センシング領域１０３Ｆより遠い位置までカバーしている。一方、センシング領域１０４は、センシング領域１０３Ｆより左右方向の範囲が狭くなっている。
　センシング領域１０４におけるセンシング結果は、例えば、周辺車両等の物体検出に用いられる。
　センシング領域１０５は、長距離用のレーダ５２のセンシング領域の例を示している。
センシング領域１０５は、車両１の前方において、センシング領域１０４より遠い位置までカバーしている。一方、センシング領域１０５は、センシング領域１０４より左右方向の範囲が狭くなっている。
　センシング領域１０５におけるセンシング結果は、例えば、ＡＣＣ（Adaptive Cruise Control）、緊急ブレーキ、衝突回避等に用いられる。
　なお、外部認識センサ２５が含むカメラ５１、レーダ５２、ＬｉＤＡＲ５３、及び、超音波センサ５４の各センサのセンシング領域は、図１４以外に各種の構成をとってもよい。具体的には、超音波センサ５４が車両１の側方もセンシングするようにしてもよいし、ＬｉＤＡＲ５３が車両１の後方をセンシングするようにしてもよい。また、各センサの設置位置は、上述した各例に限定されない。また、各センサの数は、１つでもよいし、複数であってもよい。
　以上、実施の形態及びその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、
　第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
　前記減衰部は、
　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
　前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される、
　AD変換器。
（２）
　前記対象信号が高照度信号である場合、
　前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、
　前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する、
　（１）に記載のAD変換器。
（３）
　前記対象信号が低照度信号である場合、
　前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、
　前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
　（１）に記載のAD変換器。
（４）
　前記対象信号が低照度信号である場合、
　前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
　（３）に記載のAD変換器。
（５）
　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する、（１）に記載のAD変換器。
（６）
　前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する、（５）に記載のAD変換器。
（７）
　前記第３減衰容量の容量が前記第１減衰容量よりも小さく、前記第４減衰容量の容量が前記第２減衰容量の容量よりも小さい、（１）に記載のAD変換器。
（８）
　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量と、第３垂直信号線から入力されるリセットレベルに応じたレベルを保持する第３加算容量とを含むサンプルホールド回路と、
　第１減衰容量、第２減衰容量、第３減衰容量、第４減衰容量、第５減衰容量及び第６減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
　前記減衰部は、
　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
　前記第２減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続され、
　前記第５減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第３垂直信号線に接続され、
　前記第６減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第３垂直信号線に接続される、
　AD変換器。
（９）
　前記対象信号が高照度信号である場合、
　前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は前記サンプルホールド回路に接続され、
　前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１加算容量、前記第２加算容量及び前記第３加算容量から出力される加算信号に応じたレベルを保持する、　（８）に記載のAD変換器。
（１０）
　前記対象信号が低照度信号である場合、
　前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は、それぞれ前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線に接続され、
　前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する、
　（８）に記載のAD変換器。
（１１）
　前記対象信号が低照度信号である場合、
　前記第３減衰容量、前記第４減衰容量及び前記第６減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する、
　（１０）に記載のAD変換器。
（１２）
　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比及び前記第５減衰容量と、前記第６減衰容量との容量比に一致する、（８）に記載のAD変換器。
（１３）
　前記第１加算容量と、前記第２加算容量と、前記第３加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量と、前記第５減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量と、前記第６減衰容量との容量比に一致する、（１２）に記載のAD変換器。
（１４）
　前記第３減衰容量の容量が前記第１減衰容量の容量よりも小さく、前記第４減衰容量の容量が、前記第２減衰容量の容量よりも小さく、前記第６減衰容量の容量が、前記第５減衰容量よりも小さい、（８）に記載のAD変換器。
（１５）
　光電変換部を備える複数の画素が行列状に配置された画素アレイと、
　前記画素アレイの前記画素から出力される各アナログの画素信号をデジタル信号に変換するAD変換器とを備え、
　前記AD変換器は、
　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、
　第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
　前記減衰部は、
　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
　前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される、
　固体撮像装置。
（１６）
　前記対象信号が高照度信号である場合、
　前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、
　前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する、
　（１５）に記載の固体撮像装置。
（１７）
　前記対象信号が低照度信号である場合、
　前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、
　前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
　（１５）に記載の固体撮像装置。
（１８）
　前記対象信号が低照度信号である場合、
　前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
　（１７）に記載の固体撮像装置。
（１９）
　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する、（１５）に記載の固体撮像装置。
（２０）
　前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する、（１９）に記載の固体撮像装置。
　１：車両、１１：車両制御システム、２１：車両制御ＥＣＵ、２２：通信部、
　２３：地図情報蓄積部、２４：位置情報取得部、２５：外部認識センサ、
　２６：車内センサ、２７：車両センサ、２８：記憶部、
　２９：走行支援・自動運転制御部、３０：ＤＭＳ、３１：ＨＭＩ、３２：車両制御部、
　６１：分析部、６２：行動計画部、６３：動作制御部、７１：自己位置推定部、
　７２：センサフュージョン部、７３：認識部、８１：ステアリング制御部、
　８２：ブレーキ制御部、８３：駆動制御部、８４：ボディ系制御部、
　８５：ライト制御部、８６：ホーン制御部、１００：撮像装置、
　１１０：撮像レンズ、１２０：記録部、１３０：撮像制御部、１３９：信号線、
　２００：固体撮像装置、２０９：信号線、２１１：垂直走査回路、
　２１２：画素アレイ部、２１３：タイミング制御回路、２１４：DAC、
　２２０：画素、２２１：フォトダイオード、２２２：転送トランジスタ、
　２２３：リセットトランジスタ、２２４：浮遊拡散層、２２５増幅トランジスタ、
　２２６：選択トランジスタ、２５０：負荷MOS回路ブロック、
　２６０：カラム信号処理回路、２６１：デジタル信号処理部、３００：ADC、
　３１０：サンプルホールド回路、３３０：VSLSW、３５０：コンパレータ、
　３６０：カウンタ回路、３７０：比較器、３８０：減衰部、３９０：ラッチ回路

Claims (20)

  1. 　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、
    　第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
    　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
    　前記減衰部は、
    　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
    　前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
    　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
    　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される、
    　AD変換器。
  2. 　前記対象信号が高照度信号である場合、
    　前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、
    　前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する、
    　請求項１に記載のAD変換器。
  3. 　前記対象信号が低照度信号である場合、
    　前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、
    　前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項１に記載のAD変換器。
  4. 　前記対象信号が低照度信号である場合、
    　前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項３に記載のAD変換器。
  5. 　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する、請求項１に記載のAD変換器。
  6. 　前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する、請求項５に記載のAD変換器。
  7. 　前記第３減衰容量の容量が前記第１減衰容量よりも小さく、前記第４減衰容量の容量が前記第２減衰容量の容量よりも小さい、請求項１に記載のAD変換器。
  8. 　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量と、第３垂直信号線から入力されるリセットレベルに応じたレベルを保持する第３加算容量とを含むサンプルホールド回路と、
    　第１減衰容量、第２減衰容量、第３減衰容量、第４減衰容量、第５減衰容量及び第６減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
    　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
    　前記減衰部は、
    　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
    　前記第２減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
    　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
    　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続され、
    　前記第５減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第３垂直信号線に接続され、
    　前記第６減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第３垂直信号線に接続される、
    　AD変換器。
  9. 　前記対象信号が高照度信号である場合、
    　前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は前記サンプルホールド回路に接続され、
    　前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１加算容量、前記第２加算容量及び前記第３加算容量から出力される加算信号に応じたレベルを保持する、
    　請求項８に記載のAD変換器。
  10. 　前記対象信号が低照度信号である場合、
    　前記第１減衰容量の他端、前記第２減衰容量の他端及び前記第５減衰容量の他端は、それぞれ前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線に接続され、
    　前記第１減衰容量、前記第２減衰容量及び前記第５減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項８に記載のAD変換器。
  11. 　前記対象信号が低照度信号である場合、
    　前記第３減衰容量、前記第４減衰容量及び前記第６減衰容量が、前記第１垂直信号線、前記第２垂直信号線及び前記第３垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項１０に記載のAD変換器。
  12. 　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比及び前記第５減衰容量と、前記第６減衰容量との容量比に一致する、請求項８に記載のAD変換器。
  13. 　前記第１加算容量と、前記第２加算容量と、前記第３加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量と、前記第５減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量と、前記第６減衰容量との容量比に一致する、請求項１２に記載のAD変換器。
  14. 　前記第３減衰容量の容量が前記第１減衰容量の容量よりも小さく、前記第４減衰容量の容量が、前記第２減衰容量の容量よりも小さく、前記第６減衰容量の容量が、前記第５減衰容量よりも小さい、請求項８に記載のAD変換器。
  15. 　光電変換部を備える複数の画素が行列状に配置された画素アレイと、
    　前記画素アレイの前記画素から出力される各アナログの画素信号をデジタル信号に変換するAD変換器とを備え、
    　前記AD変換器は、
    　第１垂直信号線から入力されるリセットレベルに応じたレベルを保持する第１加算容量と、第２垂直信号線から入力されるリセットレベルに応じたレベルを保持する第２加算容量とを含むサンプルホールド回路と、
    　第１減衰容量、第２減衰容量、第３減衰容量及び第４減衰容量とを含み、対象信号が高照度信号である場合には、前記サンプルホールド回路からの入力を入力信号として受け付けて、前記入力信号を減衰させて出力信号として出力する減衰部と、
    　前記出力信号と、時間の経過に伴って変動する参照信号とを比較して、前記比較の結果を出力する比較器とを備え、
    　前記減衰部は、
    　前記第１減衰容量の一端が前記比較器の入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第１垂直信号線に接続され、
    　前記第２減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記サンプルホールド回路の出力端子または前記第２垂直信号線に接続され、
    　前記第３減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第１垂直信号線に接続され、
    　前記第４減衰容量の一端が前記比較器の前記入力端子に接続され、他端が前記第２垂直信号線に接続される、
    　固体撮像装置。
  16. 　前記対象信号が高照度信号である場合、
    　前記第１減衰容量の他端及び前記第２減衰容量の他端は前記サンプルホールド回路に接続され、
    　前記第１減衰容量及び第２減衰容量が、前記第１加算容量及び第２加算容量から出力される加算信号に応じたレベルを保持する、
    　請求項１５に記載の固体撮像装置。
  17. 　前記対象信号が低照度信号である場合、
    　前記第１減衰容量の他端及び前記第２減衰容量の他端は、それぞれ前記第１垂直信号線及び前記第２垂直信号線に接続され、
    　前記第１減衰容量及び前記第２減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項１５に記載の固体撮像装置。
  18. 　前記対象信号が低照度信号である場合、
    　前記第３減衰容量及び前記第４減衰容量が、前記第１垂直信号線及び前記第２垂直信号線から出力される画素信号に応じたレベルを保持する、
    　請求項１７に記載の固体撮像装置。
  19. 　前記第１減衰容量と、前記第３減衰容量との容量比は、前記第２減衰容量と、前記第４減衰容量との容量比に一致する、請求項１５に記載の固体撮像装置。
  20. 　前記第１加算容量と、前記第２加算容量との容量比は、前記第１減衰容量と、前記第２減衰容量との容量比及び前記第３減衰容量と、前記第４減衰容量との容量比に一致する、請求項１９に記載の固体撮像装置。
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