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WO2024232163A1 - ＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換器、撮像装置、ＡＤ変換器の制御方法 - Google Patents

ＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換器、撮像装置、ＡＤ変換器の制御方法 Download PDF

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WO2024232163A1
WO2024232163A1 PCT/JP2024/010226 JP2024010226W WO2024232163A1 WO 2024232163 A1 WO2024232163 A1 WO 2024232163A1 JP 2024010226 W JP2024010226 W JP 2024010226W WO 2024232163 A1 WO2024232163 A1 WO 2024232163A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
sampling period
dac
input signal
differential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/010226
Other languages
English (en)
French (fr)
Inventor
康史 日野
慎一郎 江藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202480026078.2A priority Critical patent/CN121040084A/zh
Publication of WO2024232163A1 publication Critical patent/WO2024232163A1/ja
Anticipated expiration legal-status Critical
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to AD converters.
  • it relates to successive approximation type AD converters, imaging devices, and methods for controlling AD converters.
  • SAR ADCs Successessive Approximation Register Analog to Digital Converters
  • a time-interleaved AD converter has been proposed in which multiple built-in SAR ADCs perform sampling at different times (see, for example, Non-Patent Document 1).
  • the above-mentioned conventional technology aims to speed up AD conversion by using a time interleaving method.
  • the above-mentioned conventional technology requires multiple SAR ADCs, which increases the circuit size compared to when the time interleaving method is not used. Reducing the number of SAR ADCs to one can reduce the circuit size, but it becomes impossible to achieve the high speed achieved by the time interleaving method.
  • it is difficult to increase the speed while suppressing an increase in circuit size.
  • This technology was developed in light of these circumstances, and aims to increase the speed of successive approximation type AD converters while suppressing increases in circuit size.
  • This technology has been made to solve the above-mentioned problems, and its first aspect is an AD converter including a first DAC (Digital-to-Analog Converter) having a capacity to hold a first input signal within a first sampling period, a second DAC connected in parallel with the first DAC and having a capacity to hold a second input signal within a second sampling period, and a comparison unit connected to the first and second DACs, and a control method thereof.
  • DAC Digital-to-Analog Converter
  • the device may further include a single-differential conversion circuit that converts a first single-ended signal into a first differential signal and converts a second single-ended signal into a second differential signal, a first sample-and-hold switch that supplies the first differential signal to the first DAC as the first input signal within the first sampling period, and a second sample-and-hold switch that supplies the second differential signal to the second DAC as the second input signal within the second sampling period.
  • a single-differential conversion circuit that converts a first single-ended signal into a first differential signal and converts a second single-ended signal into a second differential signal
  • a first sample-and-hold switch that supplies the first differential signal to the first DAC as the first input signal within the first sampling period
  • a second sample-and-hold switch that supplies the second differential signal to the second DAC as the second input signal within the second sampling period.
  • the input/output device may further include a first sample-and-hold switch that supplies a first single-ended signal to the first DAC as the first input signal during the first sampling period, a second sample-and-hold switch that supplies a second single-ended signal to the second DAC as the second input signal during the second sampling period, a shared DAC, a first single-differential conversion circuit that converts the first input signal into a differential signal between the end of the first sampling period and the start of the second sampling period and supplies it to the first DAC and the shared DAC, and a second single-differential conversion circuit that converts the second input signal into a differential signal between the end of the second sampling period and the start of the first sampling period and supplies it to the second DAC and the shared DAC.
  • This provides the effect of reducing the number of DACs.
  • a first sample-and-hold switch may be provided that supplies the first single-ended signal and the reference signal to the first DAC as the first input signal during the first sampling period, and a second sample-and-hold switch that supplies the second single-ended signal and the reference signal to the second DAC as the second input signal during the second sampling period.
  • the input/output device may further include a logic circuit that generates a second control signal based on the comparison result of the comparator during the first sampling period and generates a first control signal based on the comparison result of the comparator during the second sampling period, the first DAC generates a pair of first analog signals based on the first control signal and the first input signal during the second sampling period, the second DAC generates a pair of second analog signals based on the second control signal and the second input signal during the first sampling period, and the comparator sequentially compares the pair of first analog signals with the pair of second analog signals. This provides the effect of performing sampling and AD conversion in parallel.
  • a first enable switch may be provided that supplies the pair of first analog signals to the comparison unit within the second sampling period, and a second enable switch that supplies the pair of second analog signals to the comparison unit within the first sampling period. This provides the effect of switching the input signal to the comparison unit.
  • the first DAC may supply the pair of first analog signals to the comparison unit
  • the second DAC may supply the pair of second analog signals to the comparison unit
  • the comparison unit may select and compare one of the pair of second analog signals and the pair of first analog signals in accordance with a predetermined enable signal. This provides the effect of reducing the number of switches on the input side of the comparison unit.
  • the device may further include a third DAC connected in parallel with the first and second DACs and having a capacity for holding a third input signal within a third sampling period.
  • a second aspect of the present technology is an imaging device that includes a pixel array section having a plurality of pixels each outputting a pixel signal, and an AD converter to which the pixel signal from the pixel array section is input, the AD converter including a first DAC having a capacity to hold a first input signal within a first sampling period, a second DAC connected in parallel with the first DAC and having a capacity to hold a second input signal within a second sampling period, and a comparison section connected to the first and second DACs.
  • 1 is a block diagram showing a configuration example of an imaging device according to a first embodiment of the present technology
  • 1 is a block diagram showing a configuration example of a solid-state imaging element according to a first embodiment of the present technology
  • 1 is a block diagram showing a configuration example of a pixel according to a first embodiment of the present technology
  • 2 is a block diagram showing a configuration example of a column signal processing unit according to the first embodiment of the present technology
  • 1 is a block diagram showing a configuration example of a column signal processing unit when a sample-and-hold circuit and a column amplifier are added in the first embodiment of the present technology
  • FIG. 2 is a block diagram showing a configuration example of a SAR ADC according to a first embodiment of the present technology
  • 3 is a block diagram showing a configuration example of a control unit according to the first embodiment of the present technology
  • FIG. 4 is a circuit diagram showing a configuration example of a comparison unit according to the first embodiment of the present technology
  • FIG. 1 is a timing chart showing an example of an operation of a SAR ADC according to the first embodiment of the present technology
  • 1A and 1B are an example of a block diagram and a timing chart of a SAR ADC in a first comparative example
  • FIG. 11 is a block diagram showing a configuration example of an AD converter in a second comparative example.
  • FIG. 10 is a timing chart showing an example of an operation of the AD converter in the second comparative example.
  • 4 is a flowchart showing an example of an operation of the solid-state imaging element according to the first embodiment of the present technology.
  • FIG. 11 is a block diagram showing a configuration example of a SAR ADC according to a second embodiment of the present technology.
  • 13 is a block diagram showing a configuration example of a control unit according to a second embodiment of the present technology;
  • FIG. 13 is a timing chart showing an example of an operation of the SAR ADC according to the second embodiment of the present technology;
  • FIG. 13 is a block diagram showing a configuration example of a SAR ADC according to a third embodiment of the present technology.
  • FIG. 11 is a block diagram showing a configuration example of a SAR ADC according to a second embodiment of the present technology.
  • 13 is a block diagram showing a configuration example of a control unit according to a second embodiment of the present technology;
  • FIG. 13 is a
  • FIG. 13 is a block diagram showing a configuration example of a SAR ADC in which CDAC control is performed on one side according to a third embodiment of the present technology.
  • FIG. 13 is a block diagram showing a configuration example of a SAR ADC according to a fourth embodiment of the present technology.
  • FIG. 13 is a block diagram showing a configuration example of a control unit according to a fourth embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing a configuration example of a comparison unit according to a fourth embodiment of the present technology.
  • FIG. 13 is a block diagram showing a configuration example of a column signal processing unit according to a fifth embodiment of the present technology.
  • FIG. 13 is a block diagram showing a configuration example of a SAR ADC according to a fifth embodiment of the present technology. 13 is a timing chart showing an example of an operation of the SAR ADC according to the fifth embodiment of the present technology;
  • First embodiment (example in which two DACs are connected in parallel) 2.
  • Second embodiment (example in which two DACs are connected in parallel and single-differential conversion is performed after sampling) 3.
  • Third embodiment (example in which two DACs are connected in parallel to form a single input) 4.
  • Fourth embodiment (an example in which two DACs are connected in parallel and the number of enable switches on the input side of the comparison unit is reduced) 5.
  • Fifth embodiment (example in which three DACs are connected in parallel)
  • First embodiment [Configuration example of imaging device] 1 is a block diagram showing an example of a configuration of an imaging device 100 according to a first embodiment of the present technology.
  • the imaging device 100 is a device for capturing image data, and includes an optical system 110, a solid-state imaging element 200, an image processing unit 120, a memory 130, an imaging control unit 140, and a monitor 150.
  • the imaging device 100 may be a smartphone, an Internet of Things (IoT) camera, an in-vehicle camera, or the like.
  • IoT Internet of Things
  • the optical system 110 collects the incident light from the subject and directs it to the solid-state imaging element 200.
  • the optical system 110 includes one or more optical lenses.
  • the solid-state imaging element 200 captures image data under the control of the imaging control unit 140.
  • the solid-state imaging element 200 supplies the captured image data to the image processing unit 120 via a signal line 209.
  • the imaging control unit 140 controls the solid-state imaging element 200.
  • This imaging control unit 140 supplies a vertical synchronization signal indicating imaging timing, a signal controlling exposure time, and the like to the solid-state imaging element 200 via a signal line 149.
  • the imaging control unit 140 starts supplying a vertical synchronization signal when, for example, an operation for starting imaging (such as pressing the shutter button) is performed.
  • the image processing unit 120 performs predetermined image processing such as demosaic processing and white balance processing on the image data.
  • This image processing unit 120 supplies the processed image data to the memory 130 and the monitor 150 via signal lines 128 and 129.
  • the memory 130 stores the image data.
  • the monitor 150 displays the image data.
  • Example of the configuration of a solid-state imaging element 2 is a block diagram showing an example of a configuration of a solid-state imaging element 200 according to the first embodiment of the present technology.
  • the solid-state imaging element 200 includes a sensor chip 201 and a circuit chip 202 stacked on the sensor chip 201.
  • the sensor chip 201 has a pixel array section 220 in which a plurality of pixels 230 are arranged in a two-dimensional grid.
  • the circuit chip 202 also has a vertical drive circuit 210, a column signal processing section 240, a timing control circuit 250, and an output circuit 260.
  • the vertical drive circuit 210 drives the pixels 230 to output pixel signals to the column signal processing unit 240.
  • the column signal processing unit 240 performs AD conversion processing on the pixel signals for each column and supplies them to the output circuit 260.
  • the output circuit 260 performs CDS (Correlated Double Sampling) processing and the like on the data from the column signal processing unit 240 and outputs the data to the image processing unit 120.
  • CDS Correlated Double Sampling
  • the output circuit 260 also performs contrast AF (Auto Focus) processing, which detects focus based on the contrast of image data, as necessary.
  • the timing control circuit 250 controls the operation timing of the vertical drive circuit 210, the column signal processing unit 240, and the output circuit 260 in synchronization with the vertical synchronization signal.
  • the above-mentioned circuits are arranged on two stacked chips, but this configuration is not limited, and the circuits can also be arranged on a single semiconductor chip.
  • Example of pixel circuit configuration is a circuit diagram showing an example of a configuration of a pixel 230 according to the first embodiment of the present technology.
  • the pixel 230 includes a photodiode 231, a transfer transistor 232, a reset transistor 233, a floating diffusion layer 234, an amplifier transistor 235, and a selection transistor 236.
  • the photodiode 231 photoelectrically converts the received light to generate an electric charge.
  • the photodiode 231 is disposed on the back side of the semiconductor substrate, with the surface on which the circuitry is disposed being regarded as the front side.
  • Such a solid-state imaging element is called a back-illuminated solid-state imaging element. Note that instead of the back-illuminated type, a front-illuminated type configuration can also be used in which the photodiode 231 is disposed on the front side.
  • the transfer transistor 232 transfers charge from the photodiode 231 to the floating diffusion layer 234 in accordance with a transfer signal TRG from the vertical drive circuit 210.
  • the floating diffusion layer 234 accumulates the transferred charge and generates a voltage according to the amount of accumulated charge.
  • the reset transistor 233 extracts charge from the floating diffusion layer 234 in accordance with a reset signal RST from the vertical drive circuit 210, and initializes the amount of charge.
  • the amplification transistor 235 amplifies the voltage of the floating diffusion layer 234.
  • the selection transistor 236 outputs the amplified voltage signal as a pixel signal AIN to the column signal processing unit 240 via the vertical signal line VSL in accordance with a selection signal SEL from the vertical drive circuit 210.
  • circuit configuration of pixel 230 is not limited to the configuration illustrated in the figure, as long as it is capable of generating a pixel signal through photoelectric conversion.
  • [Configuration example of column signal processing unit] 4 is a block diagram showing a configuration example of the column signal processing unit 240 in the first embodiment of the present technology.
  • this column signal processing unit 240 one SARDC 300 is arranged for each of a plurality of vertical signal lines. If the number of SARDCs 300 is four and the number of columns is 4 ⁇ C (C is an integer), C columns are connected to each SARDC 300.
  • a vertical signal line VSL is wired for each column, and a switch 243 that opens and closes a path between the corresponding SARDC 300 and the vertical signal line VSL is arranged for each column.
  • the vertical signal lines VSL_1 and VSL_5 are connected to the first SARDC 300 via the switch 243.
  • the vertical drive circuit 210 outputs the pixel signal AIN for that row.
  • the timing control circuit 250 controls the corresponding four switches 243 to a closed state, thereby inputting the corresponding VSL signal to the SAR ADC 300.
  • the pixel signal inputted odd-numbered to the SAR ADC 300 (for example, the signal from the vertical signal line VSL_1) is designated as AIN1, and the pixel signal inputted even-numbered (for example, the signal from the vertical signal line VSL_5) is designated as AIN2.
  • the SAR ADC 300 sequentially AD converts AIN1 and AIN2, and outputs them to the output circuit 260 as a digital signal DOUT.
  • SAR ADCs 300 are arranged in the figure, the number of SAR ADCs 300 is arbitrary and is not limited to four.
  • a sample-and-hold circuit 241 and a column amplifier 242 can be further arranged for each column.
  • the sample-and-hold circuit 241 samples and holds the pixel signal AIN from the corresponding vertical signal line VSL, and the column amplifier 242 amplifies the pixel signal AIN from the sample-and-hold circuit 241 and supplies it to the switch 243.
  • [Example of SAR ADC configuration] 6 is a block diagram showing a configuration example of the SAR ADC 300 according to the first embodiment of the present technology.
  • the SAR ADC 300 includes a single-differential conversion circuit 340, sample-and-hold switches 311, 312, 321, and 322, and enable switches 313, 314, 323, and 324.
  • the SAR ADC 300 further includes CDACs (Capacitor Digital-to-Analog Converters) 411, 412, 421, and 422, and a control unit 500.
  • the SAR ADC 300 is an example of an AD converter as defined in the claims.
  • the CDACs 411 and 412 for AD converting the pixel signal AIN1 and the control unit 500 are referred to as the "first system.” Additionally, the CDACs 421 and 422 for AD converting the pixel signal AIN2 and the control unit 500 are referred to as the "second system.” The control unit 500 is shared by both the first and second systems.
  • the single-to-differential conversion circuit 340 receives the pixel signal AIN (AIN1 or AIN2), which is a single-ended signal, from the pixel array section 220 via the vertical signal line VSL.
  • This single-to-differential conversion circuit 340 converts the pixel signal AIN into a differential signal.
  • This differential signal is made up of a positive side signal AINp and a negative side signal AINn.
  • the differential signals corresponding to AIN1 are AINp1 and AINn1
  • the differential signals corresponding to AIN2 are AINp2 and AINn2.
  • the capacitance of the dotted line in the figure indicates the parasitic capacitance due to the wiring load of the vertical signal line VSL.
  • pixel signal AIN1 is an example of a first single-ended signal described in the claims
  • pixel signal AIN2 is an example of a second single-ended signal described in the claims.
  • the sample and hold switch 311 opens and closes the path between the single-differential conversion circuit 340 and the CDAC 411 of the first system according to the control signal SH_SW1 from the timing control circuit 250.
  • the control signal SH_SW1 is a signal that indicates the sampling period of the first system, and for example, the control signal SH_SW1 is controlled to a high level during that sampling period.
  • the sample and hold switch 311 inputs the positive side signal AINp1 as an input signal to the CDAC 411 during the sampling period of the first system.
  • the sample-and-hold switch 312 opens and closes the path between the single-to-differential conversion circuit 340 and the first system CDAC 412 in accordance with the control signal SH_SW1. This sample-and-hold switch 312 inputs the negative side signal AINn1 as an input signal to the CDAC 412 during the sampling period of the first system.
  • the sample-and-hold switch 321 opens and closes the path between the single-to-differential conversion circuit 340 and the CDAC 421 of the second system according to the control signal SH_SW2 from the timing control circuit 250.
  • the control signal SH_SW2 is a signal that indicates the sampling period of the second system, and for example, the control signal SH_SW2 is controlled to a high level during this sampling period. This sampling period of the second system does not overlap with the sampling period of the first system.
  • the sample-and-hold switch 321 inputs the positive side signal AINp2 as an input signal to the CDAC 421 during the sampling period of the second system.
  • the sample-and-hold switch 322 opens and closes the path between the single-to-differential conversion circuit 340 and the CDAC 422 of the second system according to the control signal SH_SW2. This sample-and-hold switch 322 inputs the negative signal AINn2 as an input signal to the CDAC 422 during the sampling period of the second system.
  • CDACs 411, 412, 421, and 422 generate analog signals through digital-to-analog (DA) conversion and also serve as capacitance to hold input signals.
  • DA digital-to-analog
  • CDACs 411 and 412 hold the input signals AINp1 and AINn1 from sample-and-hold switches 311 and 312. After that, enable switches 313 and 314 corresponding to AD1_EN are turned on, a comparison operation is performed in control unit 500, and control signals CTLp1 and CTLn1 according to the comparison result are given to CDACs 411 and 421, thereby performing AD conversion of AIN1.
  • CDAC 411 outputs positive signal INP1
  • CDAC 412 outputs negative signal INN1.
  • Control signals CTLp1 and CTLn1 are digital signals, and INP1 and INN1 are analog signals.
  • CDACs 411 and 412 are an example of a first DAC as described in the claims.
  • AINp1 and AINn1 are an example of a first input signal as described in the claims.
  • INP1 and INN1 are an example of a pair of first analog signals as described in the claims.
  • Control signals CTLp1 and CTLn1 are an example of a first control signal as described in the claims.
  • CDACs 421 and 422 hold the input signals AINp2 and AINn2 from sample-and-hold switches 321 and 322. After that, enable switches 323 and 324 corresponding to AD2_EN are turned on, a comparison operation is performed in control unit 500, and control signals CTLp2 and CTLn2 according to the comparison result are provided to CDACs 421 and 422, thereby performing AD conversion of AIN2. Of the differential signals, CDAC 421 outputs positive signal INP2, and CDAC 422 outputs negative signal INN2. Control signals CTLp2 and CTLn2 are digital signals, and INP2 and INN2 are analog signals.
  • CDACs 421 and 422 are an example of a second DAC as described in the claims.
  • AINp2 and AINn2 are an example of a second input signal as described in the claims.
  • INP2 and INN2 are an example of a pair of second analog signals as described in the claims.
  • Control signals CTLp2 and CTLn2 are an example of a second control signal as described in the claims.
  • the enable switch 313 opens and closes the path between the CDAC 411 and the control unit 500 according to the enable signal AD1_EN from the timing control circuit 250.
  • This enable signal AD1_EN indicates the period during which successive comparison of the differential signal is performed in the first system.
  • the enable signal AD1_EN is controlled to a high level during the sampling period of the second system, and successive comparison is performed in the first system during this period.
  • the enable switch 313 supplies the positive side signal INP1 from the CDAC 411 to the control unit 500 during the sampling period of the second system.
  • the enable switch 314 opens and closes the path between the CDAC 412 and the control unit 500 according to the enable signal AD1_EN. This enable switch 314 supplies the negative side signal INN1 from the CDAC 412 to the control unit 500 during the sampling interval of the second system.
  • the enable switch 323 opens and closes the path between the CDAC 421 and the control unit 500 according to the enable signal AD2_EN from the timing control circuit 250.
  • This enable signal AD2_EN indicates the period during which successive comparison of the differential signal is performed in the second system.
  • the enable signal AD2_EN is controlled to a high level during the sampling period of the first system, and successive comparison is performed in the second system during this period.
  • the enable switch 323 supplies the positive side signal INP2 from the CDAC 421 to the control unit 500 during the sampling period of the first system.
  • the enable switch 324 opens and closes the path between the CDAC 422 and the control unit 500 according to the enable signal AD2_EN. This enable switch 324 supplies the negative side signal INN2 from the CDAC 422 to the control unit 500 during the sampling period of the first system.
  • the control unit 500 compares the positive signal INP (INP1 or INP2) with the negative signal INN (INN1 or INN2) and controls the level of the reference signal based on the comparison result. Based on the comparison result of the positive signal INP1 and the negative signal INP1, the control unit 500 generates control signals CTLp1 and CTLn1 and supplies them to the CDACs 411 and 412. Based on the comparison result of the positive signal INP2 and the negative signal INP2, the control unit 500 generates control signals CTLp2 and CTLn2 and supplies them to the CDACs 421 and 422.
  • the sampling period of the first system does not overlap with the sampling period of the second system, and the successive comparison of the first system is performed within the sampling period of the second system, and the successive comparison of the second system is performed within the sampling period of the first system. Therefore, CDACs 411 and 412 generate INP1 and INN1 within the sampling period of the second system based on AINp1 and AINn1 held within the sampling period of the first system and the control signals CTLp1 and CTLn1.
  • CDACs 421 and 422 generate INP2 and INN2 during the sampling period of the first system based on AINp2 and AINn2 held during the sampling period of the second system and control signals CTLp2 and CTLn2.
  • the control unit 500 also generates control signals CTLp2 and CTLn2 based on the comparison result of INP2 and INN2 of the second system during the sampling period of the first system.
  • the control unit 500 also generates control signals CTLp1 and CTLn1 based on the comparison result of INP1 and INN1 of the first system during the sampling period of the second system.
  • the SAR ADC 300 shown in the figure can also be used in circuits other than the solid-state imaging element 200, such as the communication circuit of an IoT (Internet of Things) system. In that case, however, input signal errors caused by switching timing errors between the first system of sample-and-hold switches and the second system of sample-and-hold switches can become a problem. In contrast, when the SAR ADC 300 is used in a solid-state imaging element 200 such as a CIS (CMOS Image Sensor), the VSL signal does not have frequency characteristics, so timing errors do not pose a major problem.
  • CIS CMOS Image Sensor
  • FIG. 7 is a block diagram showing an example of the configuration of the control unit 500 in the first embodiment of the present technology.
  • the control unit 500 includes a comparison unit 510, AND gates 551, 552, 561, and 562, and a SAR logic circuit 580.
  • the comparison unit 510 compares the positive signal INP (INP1 or INP2) with the negative signal INN (INN1 or INN2) in synchronization with the clock signal CLK, and supplies the comparison result to the SAR logic circuit 580.
  • the SAR logic circuit 580 stores the comparison results of the comparator 510 and controls the level of the reference signal based on the comparison results. This SAR logic circuit 580 updates the level of the reference signal by a successive approximation method so that the output of CDAC411 (or CDAC421) and the output of CDAC412 (or CDAC422) are balanced. The SAR logic circuit 580 generates control signals CTLp and CTLn for updating and outputs them to each of the AND gates. Furthermore, if the resolution of the SAR ADC300 is M bits (M is an integer), the number of successive approximations is M. The SAR logic circuit 580 holds each of the M comparison results and supplies a bit string in which bits indicating these comparison results are arranged to the output circuit as a digital signal DOUT.
  • SAR logic circuit 580 is an example of a logic circuit described in the claims.
  • K is an integer
  • K AND gates 551, 552, 561, and 562 are arranged.
  • the AND gates corresponding to the second bit and onwards are omitted in the figure.
  • the kth (k is an integer from 1 to K) AND gate 551 outputs the logical product of the kth bit of the control signal CTLp and the enable signal AD1_EN to the CDAC 411 as the kth bit of CTLp1.
  • the kth AND gate 552 outputs the logical product of the kth bit of the control signal CTLn and the enable signal AD1_EN to the CDAC 412 as the kth bit of CTLn1.
  • the kth AND gate 561 outputs the logical product of the kth bit of the control signal CTLp and the enable signal AD2_EN to the CDAC 421 as the kth bit of CTLp2.
  • the kth AND gate 562 outputs the logical product of the kth bit of the control signal CTLn and the enable signal AD2_EN to the CDAC 422 as the kth bit of CTLn2.
  • [Example of comparison unit configuration] 8 is a block diagram showing an example of a configuration of the comparison unit 510 according to the first embodiment of the present technology.
  • the comparison unit 510 includes p-channel Metal Oxide Semiconductor (pMOS) transistors 531 and 532, n-channel MOS (nMOS) transistors 511, 512, and 513, and a latch 550.
  • pMOS Metal Oxide Semiconductor
  • nMOS n-channel MOS
  • pMOS transistors 531 and 532 are connected in parallel to the node of the power supply voltage VDD.
  • the positive signal INP is input to the gate of nMOS transistor 511, and its drain is connected to pMOS transistor 531.
  • the negative signal INN is input to the gate of nMOS transistor 512, and its drain is connected to pMOS transistor 532.
  • the sources of nMOS transistors 511 and 512 are commonly connected to nMOS transistor 513.
  • nMOS transistor 513 is inserted between the common node of nMOS transistors 511 and 512 and the ground voltage node.
  • the clock signal CLK is input to the gates of pMOS transistors 531 and 532 and the gate of nMOS transistor 513.
  • connection node between pMOS transistor 531 and nMOS transistor 511 is connected to the positive input terminal of latch 550, and the connection node between pMOS transistor 532 and nMOS transistor 512 is connected to the negative input terminal of latch 550.
  • Latch 550 outputs the comparison results of the input differential signals to SAR logic circuit 580 as output signals OUTP and OUTN.
  • the circuit configuration illustrated in the figure compares the positive signal INP and the negative signal INN in synchronization with the clock signal CLK.
  • [Example of SAR ADC operation] 9 is a timing chart showing an example of the operation of the SAR ADC 300 according to the first embodiment of the present technology.
  • the timing control circuit 250 sets the control signal SH_SW1 to a high level during the sampling period of the first system from timing T1 to T2.
  • the timing control circuit 250 also sets the enable signal AD2_EN to a high level during this period. Meanwhile, the control signal SH_SW2 and the enable signal AD1_EN are controlled to a low level.
  • the CDACs 411 and 412 of the first system sample and hold the input signal. Meanwhile, the comparator 510 performs successive comparison of the second system in synchronization with the clock signal CLK. During this period, for example, pixel signals from vertical signal lines VSL_1 to VSL_4 are read out.
  • the timing control circuit 250 sets the control signal SH_SW2 to a high level during the sampling period of the second system from timing T3 to T4 immediately after timing T2.
  • the timing control circuit 250 also sets the enable signal AD1_EN to a high level during this period. Meanwhile, the control signal SH_SW1 and the enable signal AD2_EN are controlled to a low level at timing T2.
  • the CDACs 421 and 422 of the second system sample and hold the input signal. Meanwhile, the comparator 510 performs successive comparison of the first system in synchronization with the clock signal CLK. During this period, for example, pixel signals from vertical signal lines VSL_5 to VSL_8 are read out.
  • sampling of the first system and sampling of the second system are performed alternately. Furthermore, successive comparison of the second system is performed within the sampling period of the first system, and successive comparison of the first system is performed within the sampling period of the second system.
  • FIG. 10 shows an example of a block diagram and a timing chart of the SAR ADC in the first comparative example.
  • a shows a block diagram of an example of the configuration of the SAR ADC in the first comparative example
  • b shows a timing chart of an example of the operation of the SAR ADC in the first comparative example.
  • sampling and successive approximation are performed alternately.
  • the input signal is sampled by CDACs 411 and 412 during the sampling period from timing T1 to T2. Then, successive approximation is performed during the period from timing T2 to T5. Then, the next input signal is sampled by CDACs 411 and 412 during the sampling period from timing T5 to T6. Then, successive approximation is performed after timing T6.
  • the blocks that operate in the sampling phase and the successive approximation phase are different, which results in an IR drop difference.
  • This difference can have different effects on the peripheral circuits and can worsen streaking.
  • the sampling block and the successive approximation block operate simultaneously, so no IR drop difference occurs and streaking can be suppressed.
  • FIG. 11 is a block diagram showing an example configuration of an AD converter in the second comparative example.
  • two or more SAR ADCs and switching circuits 271 and 272 are arranged in the AD converter.
  • the switching circuit 271 selects one of the multiple SAR ADCs 300 and connects its input terminal to the vertical signal line VSL.
  • the switching circuit 272 selects one of the multiple SAR ADCs 300 and connects its output terminal to the output circuit 260.
  • Each of these SAR ADCs 300 includes a single-to-differential conversion circuit 340, sample-and-hold switches 311 and 312, CDACs 411 and 412, and a control unit 500.
  • a comparison unit 510 and a SAR logic circuit 580 are arranged within the control unit 500.
  • FIG. 12 is a timing chart showing an example of the operation of the AD converter in the second comparative example. As shown in the figure, multiple SAR ADCs 300 perform sampling at different timings and perform successive approximation after sampling. For example, in the case of four systems, the sampling period of each system differs by 1 ⁇ 4 of the period of the control signal SH_SW for sampling.
  • the AD converter can perform AD conversion on pixel signals in one column while sampling pixel signals in another column. This allows AD conversion to be performed faster than in the first comparative example.
  • a comparison unit 510 and a SAR logic circuit 580 must be arranged, increasing the circuit size. For example, if there are two systems of SAR ADC 300, four CDACs, two comparison units, and two SAR logic circuits are required.
  • Example of operation of solid-state imaging device 13 is a flowchart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical drive circuit 210 selects a row.
  • the column signal processing unit 240 drives four pixels in that row to output pixel signals (step S901).
  • the first system of each of the four SAR ADCs 300 samples pixel signals for four pixels, and the second system performs AD conversion on pixel signals for the previous four pixels (step S902). Note that when the first four pixels are driven, there are no previous four pixels, so only sampling is performed in step S902. When the last four pixels are driven, only AD conversion is performed in step S902.
  • the solid-state imaging element 200 determines whether or not the readout of all rows has been completed (step S903). If the readout of all rows has been completed (step S903: Yes), the solid-state imaging element 200 performs various types of image processing as necessary and ends the processing for imaging.
  • step S903 if reading of all rows is not complete (step S903: No), the timing control circuit 250 uses the switch 243 to drive four new pixels to output pixel signals (step S904).
  • the first system performs AD conversion on the sampled pixel signals, and the second system samples the newly output pixel signals (step S905).
  • steps S901 to S905 are repeatedly executed in synchronization with a vertical synchronization signal, for example.
  • the CDACs 411 and 412 of the first system and the CDACs 421 and 422 of the second system are connected in parallel to the comparison unit 510, so that an increase in circuit size can be suppressed compared to the second comparative example.
  • the first system holds the input signal within the first sampling period and the second system holds the input signal within the first sampling period, AD conversion can be made faster than in the first comparative example.
  • the SAR ADC 300 converts a single-ended signal into a differential signal before sampling.
  • the SAR ADC 300 in the second embodiment differs from the first embodiment in that the SAR ADC 300 converts a single-ended signal into a differential signal after sampling.
  • FIG. 14 is a block diagram showing an example configuration of SAR ADC 300 in the second embodiment of the present technology.
  • single-differential conversion circuits 341 and 342 are provided instead of single-differential conversion circuit 340.
  • CDAC 430 is provided instead of CDAC 412 and 422.
  • sample-and-hold switches 312 and 322 and enable switches 314 and 324 are eliminated, and enable switches 315, 316, 317, 325, 326, and 327 are added.
  • OR (logical sum) gate 351 and enable switch 352 are added.
  • CDAC430 is shared between the first and second systems. Note that CDAC430 is an example of a shared DAC as described in the claims.
  • the input terminals of the sample and hold switches 311 and 321 are commonly connected to the corresponding vertical signal lines VSL (VSL_1, VSL_5, etc.) via a switch 243.
  • the first system of sample and hold switches 311 supplies a pixel signal (single-ended signal) AIN1 from the vertical signal line VSL to the CDAC 411 in accordance with a control signal SH_SW1.
  • the CDAC 411 holds the pixel signal AIN1.
  • the pixel signal AIN1 is an example of a first single-ended signal as described in the claims.
  • the first system enable switch 315 supplies the pixel signal AIN1 held by the CDAC 411 to the single-differential conversion circuit 341 while the enable signal IN_EN1 from the timing control circuit 250 is at a high level.
  • the first system of single-differential conversion circuit 341 converts the first system of pixel signal AIN1 into a differential signal consisting of AINp1 and AINn1, and supplies it to enable switches 316 and 317. Note that the single-differential conversion circuit 341 is an example of the first single-differential conversion circuit described in the claims.
  • the first system enable switch 316 supplies the positive side signal AINp1 to the CDAC 411 while the enable signal OUT_EN1 from the timing control circuit 250 is at a high level.
  • the first system enable switch 317 supplies the negative side signal AINn1 to the CDAC 430 while the enable signal EN1_OUT1 is at a high level.
  • the CDAC 411 of the first system holds the positive side signal AINp1 of the first system, generates a positive side signal INP1 based on that signal and a control signal CTLp1 from the control unit 500, and supplies it to the enable switch 313.
  • the CDAC 430 holds the negative side signal AINn1 of the first system, generates a negative side signal INN based on that signal and a control signal CTLn from the control unit 500, and supplies it to the enable switch 352.
  • the first system enable switch 313 supplies the positive side signal INP1 from the CDAC 411 to the control unit 500 while the enable signal AD1_EN is at a high level.
  • the second system of sample and hold switches 321 supplies the pixel signal (single-ended signal) AIN2 from the vertical signal line VSL to the CDAC 421 in accordance with the control signal SH_SW2.
  • the CDAC 421 holds the pixel signal AIN2.
  • the pixel signal AIN2 is an example of a second single-ended signal as described in the claims.
  • the second system enable switch 325 supplies the pixel signal AIN2 held by the CDAC 421 to the single-differential conversion circuit 342 while the enable signal IN_EN2 from the timing control circuit 250 is at a high level.
  • the second system of single-differential conversion circuit 342 converts the second system of pixel signal AIN2 into a differential signal consisting of AINp2 and AINn2, and supplies it to enable switches 326 and 327.
  • the single-differential conversion circuit 342 is an example of a second single-differential conversion circuit described in the claims.
  • the second system enable switch 326 supplies the positive side signal AINp2 to the CDAC 421 while the enable signal OUT_EN2 from the timing control circuit 250 is at a high level.
  • the second system enable switch 327 supplies the negative side signal AINn2 to the CDAC 430 while the enable signal EN_OUT2 is at a high level.
  • the CDAC 421 of the second system holds the positive side signal AINp2 of the second system, generates a positive side signal INP2 based on that signal and a control signal CTLp2 from the control unit 500, and supplies it to the enable switch 323.
  • the CDAC 430 holds the negative side signal AINn2 of the second system, generates a negative side signal INN based on that signal and a control signal CTLn from the control unit 500, and supplies it to the enable switch 352.
  • the second system enable switch 323 supplies the positive side signal INP2 from the CDAC 421 to the control unit 500 while the enable signal AD2_EN is at a high level.
  • OR gate 351 outputs the logical sum of enable signals AD1_EN and AD2_EN to enable switch 352.
  • Enable switch 352 supplies negative signal INN from CDAC 430 to control unit 500 during the period when the signal from OR gate 351 is at a high level.
  • the first and second systems share the negative side CDAC, but it is also possible to place the CDACs of the first and second systems on the negative side and share a single positive side CDAC.
  • FIG. 15 is a block diagram showing an example of the configuration of the control unit 500 in the second embodiment of the present technology.
  • the negative-side AND gates 552 and 562 are eliminated.
  • FIG. 16 is a timing chart showing an example of the operation of the SAR ADC 300 in the second embodiment of the present technology.
  • the timing control circuit 250 sets the control signal SH_SW1 to a high level during the sampling period of the first system from timing T1 to T2. This causes sampling of the first system to be performed. Also, during the period from timing T1 to just before T4, the timing control circuit 250 sets the enable signal AD2_EN to a high level. During this period, during the sampling period of the first system, successive comparison of the second system is performed.
  • the timing control circuit 250 also sets the enable signal IN_EN1 to a high level for the pulse period from timing T2, and sets the enable signal OUT_EN1 to a high level for the pulse period from timing T3. This causes the single-ended signal of the first system to be converted into a differential signal and output.
  • the timing control circuit 250 sets the control signal SH_SW2 to a high level during the sampling period of the second system from timing T4 to T5. This causes sampling of the second system to be performed. Also, during the period from timing T4 to just before T7, the timing control circuit 250 sets the enable signal AD1_EN to a high level. During this period, during the sampling period of the second system, successive comparison of the first system is performed.
  • the timing control circuit 250 also sets the enable signal IN_EN2 to a high level for a pulse period from timing T5, and sets the enable signal OUT_EN2 to a high level for a pulse period from timing T6. This causes the single-ended signal of the second system to be converted into a differential signal and output.
  • the single-to-differential conversion of the first system is performed between the end of the sampling period of the first system and the start of the sampling period of the second system.
  • the single-to-differential conversion of the second system is performed between the end of the sampling period of the second system and the start of the sampling period of the first system. In this way, by performing single-to-differential conversion at a timing outside the sampling period, it is possible to reduce the number of negative CDACs to one, as shown in FIG. 14.
  • the single-to-differential conversion circuits 341 and 342 convert the single-ended signal into a differential signal after sampling, so the negative side CDAC can be reduced to one, reducing the circuit size.
  • the SAR ADC 300 converts the single-ended signal into a differential signal before sampling, but this configuration makes it difficult to further reduce the circuit size.
  • the SAR ADC 300 in the third embodiment differs from the first embodiment in that it holds the single-ended signal without converting it into a differential signal.
  • FIG. 17 is a block diagram showing an example configuration of a SAR ADC 300 in a third embodiment of the present technology.
  • the SAR ADC 300 in the third embodiment differs from the first embodiment in that a single-differential conversion circuit 340 is not provided.
  • the input terminals of the sample and hold switches 311 and 321 are commonly connected to the corresponding vertical signal lines (VSL_1 and VSL_5) via the switch 243.
  • the sample and hold switch 311 supplies the pixel signal AIN1 (single-ended signal) to the CDAC 411 of the first system according to the control signal SH_SW1.
  • the sample and hold switch 321 supplies the pixel signal AIN2 (single-ended signal) to the CDAC 421 of the second system according to the control signal SH_SW2.
  • a reference signal REF which is a constant single-ended signal, is input to the input terminals of the sample and hold switches 312 and 322.
  • This reference signal REF is generated by a reference signal generation circuit (not shown) such as a DAC.
  • the sample and hold switch 312 supplies the reference signal REF (single-ended signal) to the CDAC 412 of the first system in accordance with the control signal SH_SW1.
  • the sample and hold switch 322 supplies the reference signal REF to the CDAC 422 of the second system in accordance with the control signal SH_SW2.
  • sample and hold switches 311 and 312 supply pixel signal AIN1 and reference signal REF to the first system
  • sample and hold switches 321 and 322 supply pixel signal AIN2 and reference signal REF to the second system.
  • This control makes it possible to eliminate the single-differential conversion circuit 340.
  • the negative CDAC can be replaced with capacitances 441 and 442.
  • the negative CDAC is replaced with capacitances 441 and 442, but the positive VDAC can also be replaced with a capacitance.
  • the sample and hold switches 311, 312, 321, and 322 supply pixel signals and a reference signal REF corresponding to each system, so that the single-differential conversion circuit 340 can be eliminated.
  • FIG. 19 is a block diagram showing an example of the configuration of SAR ADC 300 in the fourth embodiment of the present technology.
  • SAR ADC 300 in the fourth embodiment differs from the first embodiment in that enable switches 313, 314, 323, and 324 are eliminated.
  • FIG. 20 is a block diagram showing an example of the configuration of the control unit 500 in the fourth embodiment of the present technology. As shown in the figure, INP1, INN1, INP2, and INN2 from CDACs 411, 412, 421, and 422 are input to a comparison unit 510 in the control unit 500.
  • FIG. 21 is a circuit diagram showing an example of the configuration of a comparison unit 510 in the fourth embodiment of the present technology.
  • enable switches 514, 515, 524, and 525, nMOS transistors 521, 522, and 523, and AND gates 516 and 526 are added to the comparison unit 510.
  • the enable switch 514 opens and closes the path between the pMOS transistor 531 and the nMOS transistor 511 in accordance with the enable signal AD1_EN. This enable switch 514 transitions to a closed state when the enable signal AD1_EN is at a high level.
  • the enable switch 515 opens and closes the path between the pMOS transistor 532 and the nMOS transistor 512 in accordance with the enable signal AD1_EN. This enable switch 515 transitions to a closed state when the enable signal AD1_EN is at a high level.
  • connection point between pMOS transistor 531 and enable switch 514 and the connection point between pMOS transistor 532 and enable switch 515 are connected to the positive and negative input terminals of latch 550.
  • the AND gate 516 supplies the logical product of the clock signal CLK and the enable signal AD1_EN to the gate of the nMOS transistor 513.
  • nMOS transistors 521, 522, and 523 The connection configuration of nMOS transistors 521, 522, and 523 is similar to that of nMOS transistors 511, 512, and 513.
  • the enable switch 524 opens and closes the path between the pMOS transistor 531 and the nMOS transistor 521 in accordance with the enable signal AD2_EN. This enable switch 524 transitions to a closed state when the enable signal AD2_EN is at a high level.
  • the enable switch 525 opens and closes the path between the pMOS transistor 532 and the nMOS transistor 522 in accordance with the enable signal AD2_EN. This enable switch 525 transitions to a closed state when the enable signal AD2_EN is at a high level.
  • connection point between pMOS transistor 531 and enable switch 524 and the connection point between pMOS transistor 532 and enable switch 525 are connected to the positive and negative input terminals of latch 550.
  • the AND gate 526 supplies the logical product of the clock signal CLK and the enable signal AD2_EN to the gate of the nMOS transistor 523.
  • the comparison unit 510 selects and compares either INP1 and INN1 or INP2 and INN2 according to the enable signal. This makes it possible to reduce the number of enable switches 313 on the input side.
  • the second or third embodiment can be applied to the fourth embodiment.
  • the enable switch 313 on the input side of the comparison unit 510 and the like are eliminated, so that the effect of noise according to the on-resistance of the switch can be reduced.
  • the SAR ADC 300 in the fifth embodiment differs from the first embodiment in that it suppresses the decrease in the speed of the AD conversion by arranging three or more CDACs in the CDAC.
  • FIG. 22 is a block diagram showing an example of the configuration of a column signal processing unit 240 in a fifth embodiment of the present technology.
  • this fifth embodiment as in the first embodiment, one SAR ADC 300 is arranged for each of a plurality of vertical signal lines.
  • each SAR ADC 300 is provided with three systems of CDAC.
  • the C columns corresponding to one SAR ADC 300 are divided into a first, second, and third group.
  • the pixel signal of the first group is AIN1
  • the pixel signal of the second group is AIN2
  • the pixel signal of the third group is AIN3.
  • AIN1 is output from vertical signal line VSL_1
  • AIN2 is output from vertical signal line VSL_5
  • AIN3 is output from vertical signal line VSL_9.
  • FIG. 23 is a block diagram showing an example configuration of SAR ADC 300 in the fifth embodiment of the present technology.
  • SAR ADC 300 in the fifth embodiment differs from the first embodiment in that CDACs 431 and 432, sample-and-hold switches 331 and 332, and enable switches 333 and 334 are added to SAR ADC 300.
  • AND gates 571 and 572 are also added to the control unit 500.
  • CDACs 431 and 432 are referred to as a "third system" CDAC.
  • the single-to-differential conversion circuit 340 converts the pixel signal AIN3 into a differential signal consisting of a positive signal AINp3 and a negative signal AINn3.
  • the sample-and-hold switch 331 opens and closes the path between the single-to-differential conversion circuit 340 and the CDAC 431 of the third system according to a control signal SH_SW3 from the timing control circuit 250.
  • the control signal SH_SW3 is a signal that indicates the sampling period of the third system, and for example, the control signal SH_SW3 is controlled to a high level during that sampling period.
  • the sample-and-hold switch 331 inputs the positive signal AINp3 as an input signal to the CDAC 431 during the sampling period of the third system.
  • the sample-and-hold switch 332 opens and closes the path between the single-to-differential conversion circuit 340 and the CDAC 432 of the third system according to the control signal SH_SW3. This sample-and-hold switch 332 inputs the negative signal AINn3 as an input signal to the CDAC 432 during the sampling period of the third system.
  • CDACs 431 and 432 hold AINp3 and AINn3, which are input signals from sample-and-hold switches 331 and 332.
  • CDACs 431 and 432 then internally generate differential reference signals in accordance with control signals CTLp3 and CTLn3 from control unit 500, and differentially output the difference between the reference signal and AINp3 and AINn3 to enable switches 333 and 334.
  • CDAC 431 outputs positive signal INP3 of the differential signals, and CDAC 432 outputs negative signal INN3.
  • Control signals CTLp3 and CTLn3 are digital signals, and INP3 and INN3 are analog signals.
  • CDACs 431 and 432 are an example of a third digital-to-analog converter as described in the claims.
  • AINp3 and AINn3 are an example of a third input signal as described in the claims.
  • the enable switch 333 opens and closes the path between the CDAC 431 and the control unit 500 according to the enable signal AD3_EN from the timing control circuit 250.
  • This enable signal AD3_EN indicates the period during which successive comparison of the differential signal is performed in the third system.
  • the enable signal AD3_EN is controlled to a high level within a predetermined period of the sampling period of the first system, and successive comparison of the third system is performed.
  • the enable switch 333 supplies the positive side signal INP3 from the CDAC 431 to the control unit 500 during the period during which the enable signal AD3_EN is at a high level.
  • the enable switch 334 opens and closes the path between the CDAC 432 and the control unit 500 according to the enable signal AD3_EN. This enable switch 334 supplies the negative signal INN3 from the CDAC 432 to the control unit 500 while the enable signal AD3_EN is at a high level.
  • K AND gates 571 and 572 are arranged.
  • the AND gates corresponding to the second bit and onwards are omitted in the figure.
  • the kth AND gate 571 outputs the logical product of the kth bit of the control signal CTLp and the enable signal AD3_EN to the CDAC 431 as the kth bit of CTLp3.
  • the kth AND gate 572 outputs the logical product of the kth bit of the control signal CTLn and the enable signal AD3_EN to the CDAC 432 as the kth bit of CTLn3.
  • each SARADDC300 four or more CDACs can also be arranged. If the number of systems is S (S is an integer), then in FIG. 22, one SARADDC300 can be arranged for each S column. As the number of systems increases, the number of SARADDC300s can be reduced, leading to a reduction in the chip area.
  • FIG. 24 is a timing chart showing an example of the operation of the SAR ADC 300 in the fifth embodiment of the present technology.
  • the timing control circuit 250 sets the control signal SH_SW1 to a high level. During this sampling period, from immediately after timing T1 to immediately before timing T2, the timing control circuit 250 sets the enable signal AD2_EN to a high level. Also, during the period from immediately after timing T2 to immediately before timing T3, the timing control circuit 250 sets the enable signal AD3_EN to a high level.
  • the sampling period of the first system and the sampling period of the second system partially overlap.
  • the timing control circuit 250 sets the control signal SH_SW2 to a high level.
  • the timing control circuit 250 sets the enable signal AD1_EN to a high level.
  • This control allows successive comparison of the first system to be performed in addition to successive comparison of the third system during the sampling period of the second system.
  • the sampling period of the second system and the sampling period of the third system partially overlap.
  • the timing control circuit 250 sets the control signal SH_SW3 to a high level.
  • the timing control circuit 250 sets the enable signal AD2_EN to a high level.
  • the above-mentioned control is executed repeatedly. As shown in the figure, by performing successive comparison of the remaining two systems during the sampling period of one of the three systems, it is possible to suppress a decrease in the speed of AD conversion even if the settling period is long.
  • the second, third, and fourth embodiments can each be applied to the fifth embodiment.
  • three CDACs are arranged, and successive comparison is performed on the remaining two systems during the sampling period of one of the three systems, thereby suppressing a decrease in the speed of AD conversion.
  • the present technology can also be configured as follows. (1) a first digital-to-analog converter (DAC) having a capacity for holding a first input signal within a first sampling period; a second DAC connected in parallel with the first DAC and having a capacitance for holding a second input signal within a second sampling period; and a comparison unit connected to the first and second DACs.
  • DAC digital-to-analog converter
  • a single-to-differential conversion circuit that converts a first single-ended signal into a first differential signal and converts a second single-ended signal into a second differential signal; a first sample and hold switch that provides the first differential signal as the first input signal to the first DAC within the first sampling period;
  • the AD converter according to (1) further comprising: a second sample-and-hold switch that supplies the second differential signal to the second DAC as the second input signal within the second sampling period.
  • a first sample and hold switch that provides a first single-ended signal as the first input signal to the first DAC within the first sampling period; a second sample and hold switch that provides a second single-ended signal as the second input signal to the second DAC during the second sampling period;
  • a shared DAC a first single-differential conversion circuit that converts the first input signal into a differential signal during a period from the end of the first sampling period to the start of the second sampling period and supplies the differential signal to the first DAC and the shared DAC;
  • the AD converter described in (1) further comprises a second single-differential conversion circuit that converts the second input signal into a differential signal between the end of the second sampling period and the start of the first sampling period and supplies the differential signal to the second DAC and the shared DAC.
  • the AD converter according to (1) further comprising: a second sample-and-hold switch that supplies a second single-ended signal and the reference signal to the second DAC as the second input signal within the second sampling period.
  • (5) further comprising a logic circuit that generates a second control signal based on the comparison result of the comparison unit within the first sampling period, and generates a first control signal based on the comparison result of the comparison unit within the second sampling period;
  • the first DAC generates a pair of first analog signals based on the first control signal and the first input signal within the second sampling period;
  • the second DAC generates a pair of second analog signals based on the second control signal and the second input signal within the first sampling period;
  • the AD converter according to any one of (1) to (4), wherein the comparison section sequentially compares the pair of first analog signals with the pair of second analog signals.
  • a first enable switch that supplies the pair of first analog signals to the comparison unit within the second sampling period
  • the AD converter according to (5) above, further comprising: a second enable switch that supplies the pair of second analog signals to the comparison unit within the first sampling period.
  • the first DAC supplies the pair of first analog signals to the comparison unit;
  • the second DAC supplies the pair of second analog signals to the comparison unit;
  • a pixel array unit having a plurality of pixels each outputting a pixel signal; an AD converter to which a pixel signal from the pixel array unit is input,
  • the AD converter comprises: a first DAC having a capacitance to hold a first input signal within a first sampling period; a second DAC connected in parallel with the first DAC and having a capacitance for holding a second input signal within a second sampling period; a comparison unit connected to the first and second DACs.
  • a first DAC having a capacitance holds a first input signal within a first sampling period; a second DAC having a capacitance and connected in parallel with the first DAC holding a second input signal within a second sampling period; a comparison unit connected to the first and second DACs comparing a pair of analog signals.
  • Imaging device 110
  • Optical system 120
  • Image processing unit 130 Memory 140
  • Imaging control unit 150
  • Solid-state imaging element 201
  • Sensor chip 202
  • Circuit chip 210
  • Pixel array unit 230
  • Photodiode 232
  • Transfer transistor 233
  • Reset transistor 234
  • Floating diffusion layer 235
  • Amplification transistor 236
  • Selection transistor 240
  • Column signal processing unit 241
  • Sample and hold circuit 242
  • Output circuit 271, 272
  • Switching circuit 300
  • SAR ADC 311, 312, 321, 322, 331, 332 Sample and hold switches 313 to 317, 323 to 327, 333, 334, 352, 514, 515, 524, 525
  • Enable switches 340, 341, 342
  • Single-differential conversion circuit 351 OR (logical sum) gate 411, 412, 421, 422, 430, 431, 432 CDAC 441, 442
  • Capacitor 500 Control section 510 Comparison section 5

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Abstract

逐次比較型のＡＤ変換器において、回路規模の増大を抑制しつつ、高速化する。　ＡＤ（Analog to Digital）変換器は、第１のＤＡＣ（Digital-to-Analog Converter）と、第２のＤＡＣと、比較部とを具備する。また、第１のＤＡＣは、第１のサンプリング期間内に第１の入力信号を保持する容量を有する。また、第２のＤＡＣは、第２のサンプリング期間内に第２の入力信号を保持する容量を有する。また、比較部は、第１および第２のＤＡＣに接続される。

Description

ＡＤ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換器、撮像装置、ＡＤ変換器の制御方法
　本技術は、ＡＤ変換器に関する。詳しくは、逐次比較型のＡＤ変換器、撮像装置、ＡＤ変換器の制御方法に関する。
　従来より、高分解能であることや、消費電力が小さいことから、様々な電子機器において、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が広く用いられている。例えば、内蔵する複数のＳＡＲＡＤＣが異なるタイミングでサンプリングを行うタイムインターリーブ方式のＡＤ変換器が提案されている（例えば、非特許文献１参照。）。
Yuan Zhou, et al., A 12-b 1-GS/s 31.5-mW Time-Interleaved SAR ADC With Analog HPF-Assisted Skew Calibration and Randomly Sampling Reference ADC, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 54, NO. 8, AUGUST 2019.
　上述の従来技術では、タイムインターリーブ方式を用いることにより、ＡＤ変換の高速化を図っている。しかしながら、上述の従来技術では、複数のＳＡＲＡＤＣが必要になるため、タイムインターリーブ方式を用いない場合と比較して回路規模が増大してしまう。ＳＡＲＡＤＣを１個にすれば、回路規模を削減することができるが、タイムインターリーブ方式による高速化を行うことができなくなってしまう。このように、上述の従来技術では、回路規模の増大を抑制しつつ、高速化することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、逐次比較型のＡＤ変換器において、回路規模の増大を抑制しつつ、高速化することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣ（Digital-to-Analog Converter）と、上記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、上記第１および第２のＤＡＣに接続される比較部とを具備するＡＤ変換器、および、その制御方法である。これにより、高速化する際に回路規模の増大が抑制されるという作用をもたらす。
　また、この第１の側面において、第１のシングルエンド信号を第１の差動信号に変換し、第２のシングルエンド信号を第２の差動信号に変換するシングル－差動変換回路と、上記第１の差動信号を上記第１のサンプリング期間内に上記第１の入力信号として上記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、上記第２の差動信号を上記第２のサンプリング期間内に上記第２の入力信号として上記第２のＤＡＣに供給する第２のサンプルホールドスイッチとをさらに具備してもよい。これにより、差動信号がＡＤ変換されるという作用をもたらす。
　また、この第１の側面において、第１のシングルエンド信号を上記第１のサンプリング期間内に上記第１の入力信号として上記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、第２のシングルエンド信号を上記第２のサンプリング期間内に上記第２の入力信号として上記第２のＤＡＣに供給する第２のサンプルホールドスイッチと、共有ＤＡＣと、上記第１のサンプリング期間の終了時から上記第２のサンプリング期間の開始までの間に上記第１の入力信号を差動信号に変換して上記第１のＤＡＣと上記共有ＤＡＣとに供給する第１のシングル－差動変換回路と、上記第２のサンプリング期間の終了時から上記第１のサンプリング期間の開始までの間に上記第２の入力信号を差動信号に変換して上記第２のＤＡＣと上記共有ＤＡＣとに供給する第２のシングル－差動変換回路とをさらに具備してもよい。これにより、ＤＡＣの個数を削減するという作用をもたらす。
　また、この第１の側面において、第１のシングルエンド信号および参照信号を上記第１のサンプリング期間内に上記第１の入力信号として上記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、第２のシングルエンド信号および上記参照信号を上記第２のサンプリング期間内に上記第２の入力信号として上記第２のＤＡＣに供給する第２のサンプルホールドスイッチとをさらに具備してもよい。
　また、この第１の側面において、上記第１のサンプリング期間内に上記比較部の比較結果に基づいて第２の制御信号を生成し、上記第２のサンプリング期間内に上記比較部の比較結果に基づいて第１の制御信号を生成するロジック回路をさらに具備し、上記第１のＤＡＣは、上記第２のサンプリング期間内に上記第１の制御信号と上記第１の入力信号とに基づいて一対の第１アナログ信号を生成し、上記第２のＤＡＣは、上記第１のサンプリング期間内に上記第２の制御信号と上記第２の入力信号とに基づいて一対の第２アナログ信号を生成し、上記比較部は、上記一対の第１アナログ信号と上記一対の第２アナログ信号とを順に比較してもよい。これにより、サンプリングとＡＤ変換とが並列に実行されるという作用をもたらす。
　また、この第１の側面において、上記第２のサンプリング期間内に上記一対の第１アナログ信号を上記比較部に供給する第１のイネーブルスイッチと、上記第１のサンプリング期間内に上記一対の第２アナログ信号を上記比較部に供給する第２のイネーブルスイッチとをさらに具備してもよい。これにより、比較部への入力信号が切り替えられるという作用をもたらす。
　また、この第１の側面において、上記第１のＤＡＣは、上記一対の第１アナログ信号を上記比較部に供給し、上記第２のＤＡＣは、上記一対の第２アナログ信号を上記比較部に供給し、上記比較部は、所定のイネーブル信号に従って上記一対の第２アナログ信号と上記一対の第１アナログ信号とのいずれかを選択して比較してもよい。これにより、比較部の入力側のスイッチが削減されるという作用をもたらす。
　また、この第１の側面において、上記第１および第２のＤＡＣと並列に接続され、第３のサンプリング期間内に第３の入力信号を保持する容量を有する第３のＤＡＣをさらに具備してもよい。
　また、本技術の第２の側面は、それぞれが画素信号を出力する複数の画素を有する画素アレイ部と、上記画素アレイ部からの画素信号が入力されるＡＤ変換器とを具備し、上記ＡＤ変換器は、第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣと、上記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、上記第１および第２のＤＡＣに接続される比較部とを備える撮像装置である。これにより、撮像装置において、ＡＤ変換を高速化する際に回路規模の増大が抑制されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における、サンプルホールド回路およびカラムアンプを追加した場合のカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態における制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における比較部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。 第１の比較例におけるＳＡＲＡＤＣのブロック図およびタイミングチャートの一例である。 第２の比較例におけるＡＤ変換器の一構成例を示すブロック図である。 第２の比較例におけるＡＤ変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第２の実施の形態における制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第３の実施の形態における、ＣＤＡＣ制御を片方にしたＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第４の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第４の実施の形態における制御部の一構成例を示すブロック図である。 本技術の第４の実施の形態における比較部の一構成例を示す回路図である。 本技術の第５の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第５の実施の形態におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（２系統のＤＡＣを並列に接続した例）
　２．第２の実施の形態（２系統のＤＡＣを並列に接続し、サンプリング後にシングル－差動変換を行う例）
　３．第３の実施の形態（２系統のＤＡＣを並列に接続し、シングル入力にした例）
　４．第４の実施の形態（２系統のＤＡＣを並列に接続し、比較部の入力側のイネーブルスイッチを削減した例）
　５．第５の実施の形態（３系統のＤＡＣを並列に接続した例）
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学系１１０、固体撮像素子２００、画像処理部１２０、メモリ１３０、撮像制御部１４０およびモニタ１５０を備える。撮像装置１００としては、スマートフォン、ＩｏＴ（Internet of Things）カメラや車載カメラなどが想定される。
　光学系１１０は、被写体からの入射光を集光して固体撮像素子２００に導くものである。光学系１１０は、１枚以上の光学レンズを含む。
　固体撮像素子２００は、撮像制御部１４０の制御に従って画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データを画像処理部１２０に信号線２０９を介して供給する。
　撮像制御部１４０は、固体撮像素子２００を制御するものである。この撮像制御部１４０は、撮像タイミングを示す垂直同期信号や、露光時間を制御する信号などを固体撮像素子２００に信号線１４９を介して供給する。また、撮像制御部１４０は、例えば、撮像を開始させるための操作（シャッターボタンの押下など）が行われたときに、垂直同期信号の供給を開始する。
　画像処理部１２０は、画像データに対して、デモザイク処理やホワイトバランス処理などの所定の画像処理を実行するものである。この画像処理部１２０は、処理後の画像データをメモリ１３０やモニタ１５０に信号線１２８および１２９を介して供給する。メモリ１３０は、画像データを記憶するものである。モニタ１５０は、画像データを表示するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、センサチップ２０１と、そのセンサチップ２０１に積層された回路チップ２０２とを備える。
　センサチップ２０１には、複数の画素２３０が二次元格子状に配列された画素アレイ部２２０が配置される。また、回路チップ２０２には、垂直駆動回路２１０、カラム信号処理部２４０、タイミング制御回路２５０および出力回路２６０が配置される。
　垂直駆動回路２１０は、画素２３０を駆動して画素信号をカラム信号処理部２４０へ出力させるものである。カラム信号処理部２４０は、列ごとに、画素信号に対してＡＤ変換処理を実行し、出力回路２６０に供給するものである。出力回路２６０は、カラム信号処理部２４０からのデータに対してＣＤＳ（Correlated Double Sampling）処理などを実行し、画像処理部１２０へ出力するものである。また、出力回路２６０においては、ＣＤＳ処理の他、画像データのコントラストに基づいて焦点を検出するコントラストＡＦ（Auto Focus）処理が必要に応じて実行される。
　タイミング制御回路２５０は、垂直同期信号に同期して、垂直駆動回路２１０、カラム信号処理部２４０および出力回路２６０のそれぞれの動作タイミングを制御するものである。
　なお、固体撮像素子２００では、積層された２つのチップに上述の回路を配置しているが、この構成に限定されず、単一の半導体チップに回路を配置することもできる。
　［画素回路の構成例］
　図３は、本技術の第１の実施の形態における画素２３０の一構成例を示す回路図である。この画素２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
　フォトダイオード２３１は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード２３１は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード２３１を配置する表面照射型の構成を用いることもできる。
　転送トランジスタ２３２は、垂直駆動回路２１０からの転送信号ＴＲＧに従ってフォトダイオード２３１から浮遊拡散層２３４へ電荷を転送するものである。浮遊拡散層２３４は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
　リセットトランジスタ２３３は、垂直駆動回路２１０からのリセット信号ＲＳＴに従って浮遊拡散層２３４から電荷を引き抜いて、電荷量を初期化するものである。増幅トランジスタ２３５は、浮遊拡散層２３４の電圧を増幅するものである。選択トランジスタ２３６は、垂直駆動回路２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＡＩＮとして垂直信号線ＶＳＬを介してカラム信号処理部２４０へ出力するものである。
　なお、画素２３０の回路構成は、光電変換により画素信号を生成することができるものであれば、同図に例示した構成に限定されない。
　［カラム信号処理部の構成例］
　図４は、本技術の第１の実施の形態におけるカラム信号処理部２４０の一構成例を示すブロック図である。このカラム信号処理部２４０には、複数の垂直信号線ごとに１個のＳＡＲＡＤＣ３００が配置される。ＳＡＲＡＤＣ３００の個数を４個とし、列数を４×Ｃ（Ｃは整数）とすると、ＳＡＲＡＤＣ３００のそれぞれにＣ列が接続される。また、列ごとに、垂直信号線ＶＳＬが配線され、列ごとに、対応するＳＡＲＤＣ３００と垂直信号線ＶＳＬとの間の経路を開閉するスイッチ２４３が配置される。例えば、垂直信号線ＶＳＬ＿１やＶＳＬ＿５がスイッチ２４３を介して１個目のＳＡＲＡＤＣ３００に接続される。
　垂直駆動回路２１０は、例えば、行を選択するたびに、その行内画素信号ＡＩＮを出力させる。はタイミング制御回路２５０は、対応する４個のスイッチ２４３を閉状態に制御することにより、対応するＶＳＬ信号をＳＡＲＡＤＣ３００に入力する。ＳＡＲＡＤＣ３００に奇数番目に入力される画素信号（例えば、垂直信号線ＶＳＬ＿１からの信号）をＡＩＮ１とし、偶数番目に入力される画素信号（例えば、垂直信号線ＶＳＬ＿５からの信号）をＡＩＮ２とする。ＳＡＲＡＤＣ３００は、ＡＩＮ１およびＡＩＮ２を順にＡＤ変換し、デジタル信号ＤＯＵＴとして出力回路２６０に出力する。
　なお、同図では、４個のＳＡＲＡＤＣ３００を配置しているが、ＳＡＲＡＤＣ３００の個数は任意であり、４個に限定されない。また、図５に例示するように、列ごとにサンプルホールド回路２４１およびカラムアンプ２４２をさらに配置することもできる。この場合、サンプルホールド回路２４１は、対応する垂直信号線ＶＳＬからの画素信号ＡＩＮをサンプルホールドし、カラムアンプ２４２は、サンプルホールド回路２４１からの画素信号ＡＩＮを増幅してスイッチ２４３に供給する。
　［ＳＡＲＡＤＣの構成例］
　図６は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。このＳＡＲＡＤＣ３００は、シングル－差動変換回路３４０と、サンプルホールドスイッチ３１１、３１２、３２１および３２２と、イネーブルスイッチ３１３、３１４、３２３および３２４とを備える。さらに、ＳＡＲＡＤＣ３００は、ＣＤＡＣ（Capacitor Digital-to-Analog Converter）４１１、４１２、４２１および４２２と、制御部５００とを備える。なお、ＳＡＲＡＤＣ３００は、特許請求の範囲に記載のＡＤ変換器の一例である。
　以下、画素信号ＡＩＮ１をＡＤ変換するためのＣＤＡＣ４１１および４１２と制御部５００とを「第１系統」とする。また、画素信号ＡＩＮ２をＡＤ変換するためのＣＤＡＣ４２１および４２２と制御部５００とを「第２系統」とする。制御部５００は、第１系統および第２系統に共有される。
　シングル－差動変換回路３４０には、画素アレイ部２２０から垂直信号線ＶＳＬを介して、シングルエンド信号である画素信号ＡＩＮ（ＡＩＮ１またはＡＩＮ２）が入力される。このシングル－差動変換回路３４０は、その画素信号ＡＩＮを差動信号に変換する。この差動信号は、正側信号ＡＩＮｐおよび負側信号ＡＩＮｎからなる。ＡＩＮ１に対応する差動信号をＡＩＮｐ１およびＡＩＮｎ１とし、ＡＩＮ２に対応する差動信号をＡＩＮｐ２およびＡＩＮｎ２とする。また、同図における点線の容量は、垂直信号線ＶＳＬの配線負荷による寄生容量を示す。
　なお、画素信号ＡＩＮ１は、特許請求の範囲に記載の第１のシングルエンド信号の一例であり、画素信号ＡＩＮ２は、特許請求の範囲に記載の第２のシングルエンド信号の一例である。
　サンプルホールドスイッチ３１１は、タイミング制御回路２５０からの制御信号ＳＨ＿ＳＷ１に従って、シングル－差動変換回路３４０と第１系統のＣＤＡＣ４１１との間の経路を開閉するものである。制御信号ＳＨ＿ＳＷ１は、第１系統のサンプリング期間を示す信号であり、例えば、そのサンプリング期間内に制御信号ＳＨ＿ＳＷ１がハイレベルに制御される。サンプルホールドスイッチ３１１は、第１系統のサンプリング期間内に正側信号ＡＩＮｐ１を入力信号としてＣＤＡＣ４１１に入力する。
　サンプルホールドスイッチ３１２は、制御信号ＳＨ＿ＳＷ１に従って、シングル－差動変換回路３４０と第１系統のＣＤＡＣ４１２との間の経路を開閉するものである。このサンプルホールドスイッチ３１２は、第１系統のサンプリング期間内に負側信号ＡＩＮｎ１を入力信号としてＣＤＡＣ４１２に入力する。
　サンプルホールドスイッチ３２１は、タイミング制御回路２５０からの制御信号ＳＨ＿ＳＷ２に従って、シングル－差動変換回路３４０と第２系統のＣＤＡＣ４２１との間の経路を開閉するものである。制御信号ＳＨ＿ＳＷ２は、第２系統のサンプリング期間を示す信号であり、例えば、そのサンプリング期間内に制御信号ＳＨ＿ＳＷ２がハイレベルに制御される。この第２系統のサンプリング期間は、第１系統のサンプリング期間と重複しないものとする。サンプルホールドスイッチ３２１は、第２系統のサンプリング期間内に正側信号ＡＩＮｐ２を入力信号としてＣＤＡＣ４２１に入力する。
　サンプルホールドスイッチ３２２は、制御信号ＳＨ＿ＳＷ２に従って、シングル－差動変換回路３４０と第２系統のＣＤＡＣ４２２との間の経路を開閉するものである。このサンプルホールドスイッチ３２２は、第２系統のサンプリング期間内に負側信号ＡＩＮｎ２を入力信号としてＣＤＡＣ４２２に入力する。
　ＣＤＡＣ４１１、４１２、４２１および４２２は、ＤＡ変換（Digital-to-Analog）によりアナログ信号を生成するものであり、入力信号を保持する容量を兼用する。
　ＣＤＡＣ４１１および４１２は、サンプルホールドスイッチ３１１および３１２からの入力信号であるＡＩＮｐ１およびＡＩＮｎ１を保持する。その後、ＡＤ１＿ＥＮに対応するイネーブルスイッチ３１３および３１４をオンにして、制御部５００で比較動作を行い、比較結果に応じた制御信号ＣＴＬｐ１およびＣＴＬｎ１をＣＤＡＣ４１１および４２１に与えることにより、ＡＩＮ１のＡＤ変換が実施される。ＣＤＡＣ４１１からは、差動信号のうち正側信号ＩＮＰ１が出力され、ＣＤＡＣ４１２からは負側信号ＩＮＮ１が出力される。制御信号ＣＴＬｐ１およびＣＴＬｎ１はデジタル信号であり、ＩＮＰ１およびＩＮＮ１はアナログ信号である。
　なお、ＣＤＡＣ４１１および４１２は、特許請求の範囲に記載の第１のＤＡＣの一例である。ＡＩＮｐ１およびＡＩＮｎ１は、特許請求の範囲に記載の第１の入力信号の一例である。ＩＮＰ１およびＩＮＮ１は、特許請求の範囲に記載の一対の第１アナログ信号の一例である。制御信号ＣＴＬｐ１およびＣＴＬｎ１は、特許請求の範囲に記載の第１の制御信号の一例である。
　ＣＤＡＣ４２１および４２２は、サンプルホールドスイッチ３２１および３２２からの入力信号であるＡＩＮｐ２およびＡＩＮｎ２を保持する。その後、ＡＤ２＿ＥＮに対応するイネーブルスイッチ３２３および３２４をオンにして、制御部５００で比較動作を行い、比較結果に応じた制御信号ＣＴＬｐ２およびＣＴＬｎ２をＣＤＡＣ４２１および４２２に与えることにより、ＡＩＮ２のＡＤ変換が実施される。ＣＤＡＣ４２１からは、差動信号のうち正側信号ＩＮＰ２が出力され、ＣＤＡＣ４２２からは負側信号ＩＮＮ２が出力される。制御信号ＣＴＬｐ２およびＣＴＬｎ２はデジタル信号であり、ＩＮＰ２およびＩＮＮ２はアナログ信号である。
　なお、ＣＤＡＣ４２１および４２２は、特許請求の範囲に記載の第２のＤＡＣの一例である。ＡＩＮｐ２およびＡＩＮｎ２は、特許請求の範囲に記載の第２の入力信号の一例である。ＩＮＰ２およびＩＮＮ２は、特許請求の範囲に記載の一対の第２アナログ信号の一例である。制御信号ＣＴＬｐ２およびＣＴＬｎ２は、特許請求の範囲に記載の第２の制御信号の一例である。
　イネーブルスイッチ３１３は、タイミング制御回路２５０からのイネーブル信号ＡＤ１＿ＥＮに従って、ＣＤＡＣ４１１と制御部５００との間の経路を開閉するものである。このイネーブル信号ＡＤ１＿ＥＮは、第１系統で差動信号の逐次比較を行う期間を示すものである。例えば、第２系統のサンプリング期間内にイネーブル信号ＡＤ１＿ＥＮがハイレベルに制御され、この期間内に第１系統で逐次比較が行われる。イネーブルスイッチ３１３は、第２系統のサンプリング期間内に、ＣＤＡＣ４１１からの正側信号ＩＮＰ１を制御部５００に供給する。
　イネーブルスイッチ３１４は、イネーブル信号ＡＤ１＿ＥＮに従って、ＣＤＡＣ４１２と制御部５００との間の経路を開閉するものである。このイネーブルスイッチ３１４は、第２系統のサンプリング間内に、ＣＤＡＣ４１２からの負側信号ＩＮＮ１を制御部５００に供給する。
　イネーブルスイッチ３２３は、タイミング制御回路２５０からのイネーブル信号ＡＤ２＿ＥＮに従って、ＣＤＡＣ４２１と制御部５００との間の経路を開閉するものである。このイネーブル信号ＡＤ２＿ＥＮは、第２系統で差動信号の逐次比較を行う期間を示すものである。例えば、第１系統のサンプリング期間内にイネーブル信号ＡＤ２＿ＥＮがハイレベルに制御され、この期間内に第２系統で逐次比較が行われる。イネーブルスイッチ３２３は、第１系統のサンプリング期間内に、ＣＤＡＣ４２１からの正側信号ＩＮＰ２を制御部５００に供給する。
　イネーブルスイッチ３２４は、イネーブル信号ＡＤ２＿ＥＮに従って、ＣＤＡＣ４２２と制御部５００との間の経路を開閉するものである。このイネーブルスイッチ３２４は、第１系統のサンプリング期間内に、ＣＤＡＣ４２２からの負側信号ＩＮＮ２を制御部５００に供給する。
　制御部５００は、正側信号ＩＮＰ（ＩＮＰ１またはＩＮＰ２）と負側信号ＩＮＮ（ＩＮＮ１またはＩＮＮ２）とを比較し、その比較結果に基づいて参照信号のレベルを制御するものである。この制御部５００は、正側信号ＩＮＰ１および負側信号ＩＮＰ１の比較結果に基づいて、制御信号ＣＴＬｐ１およびＣＴＬｎ１を生成し、ＣＤＡＣ４１１および４１２に供給する。また、制御部５００は、正側信号ＩＮＰ２および負側信号ＩＮＰ２の比較結果に基づいて、制御信号ＣＴＬｐ２およびＣＴＬｎ２を生成し、ＣＤＡＣ４２１および４２２に供給する。
　上述したように第１系統のサンプリング期間は、第２系統のサンプリング期間と重複せず、また、第１系統の逐次比較が第２系統のサンプリング期間内に行われ、第２系統の逐次比較が第１系統のサンプリング期間内に行われる。このため、ＣＤＡＣ４１１および４１２は、第１系統のサンプリング期間内に保持したＡＩＮｐ１およびＡＩＮｎ１と制御信号ＣＴＬｐ１およびＣＴＬｎ１とに基づいて第２系統のサンプリング期間内にＩＮＰ１およびＩＮＮ１を生成する。
　一方、ＣＤＡＣ４２１および４２２は、第２系統のサンプリング期間内に保持したＡＩＮｐ２およびＡＩＮｎ２と制御信号ＣＴＬｐ２およびＣＴＬｎ２とに基づいて第１系統のサンプリング期間内にＩＮＰ２およびＩＮＮ２を生成する。
　また、制御部５００は、第１系統のサンプリング期間内に第２系統のＩＮＰ２およびＩＮＮ２の比較結果に基づいて制御信号ＣＴＬｐ２およびＣＴＬｎ２を生成する。また、制御部５００は、第２系統のサンプリング期間内に第１系統のＩＮＰ１およびＩＮＮ１の比較結果に基づいて制御信号ＣＴＬｐ１およびＣＴＬｎ１を生成する。
　なお、ＩｏＴ（Internet of Things）システムの通信回路など、固体撮像素子２００以外の回路で同図に例示したＳＡＲＡＤＣ３００を用いることもできる。ただし、その場合、第１系統のサンプルホールドスイッチと、第２系統のサンプルホールドスイッチとのスイッチングのタイミングの誤差による入力信号誤差が問題となることがある。これに対して、ＣＩＳ（CMOS Image Sensors）などの固体撮像素子２００でＳＡＲＡＤＣ３００を用いる場合は、ＶＳＬ信号が周波数特性を持たないため、タイミング誤差は、大きな問題とならない。
　図７は、本技術の第１の実施の形態における制御部５００の一構成例を示すブロック図である。制御部５００は、比較部５１０と、ＡＮＤゲート５５１、５５２、５６１および５６２と、ＳＡＲロジック回路５８０とを備える。
　比較部５１０は、クロック信号ＣＬＫに同期して正側信号ＩＮＰ（ＩＮＰ１またはＩＮＰ２）と負側信号ＩＮＮ（ＩＮＮ１またはＩＮＮ２）とを比較し、その比較結果をＳＡＲロジック回路５８０に供給するものである。
　ＳＡＲロジック回路５８０は、比較部５１０の比較結果の格納および比較結果に基づいて参照信号のレベルを制御するものである。このＳＡＲロジック回路５８０は、逐次比較方式により、ＣＤＡＣ４１１（または、ＣＤＡＣ４２１）の出力と、ＣＤＡＣ４１２（または、ＣＤＡＣ４２２）の出力とが均衡するように参照信号のレベルを更新する。ＳＡＲロジック回路５８０は、更新のための制御信号ＣＴＬｐおよびＣＴＬｎを生成し、ＡＮＤゲートのそれぞれに出力する。また、ＳＡＲＡＤＣ３００の分解能をＭ（Ｍは、整数）ビットとすると、逐次比較の回数はＭ回となる。ＳＡＲロジック回路５８０は、Ｍ回の比較結果のそれぞれを保持し、それらの比較結果を示すビットを配列したビット列をデジタル信号ＤＯＵＴとして出力回路に供給する。
　なお、ＳＡＲロジック回路５８０は、特許請求の範囲に記載のロジック回路の一例である。
　ＡＮＤゲート５５１、５５２、５６１および５６２は、制御信号ＣＴＬｐおよびＣＴＬｎのそれぞれのビット数をＫ（Ｋは整数）とすると、Ｋ個ずつ配置される。同図において、記載の便宜上、２ビット目以降に対応するＡＮＤゲートは省略されている。
　ｋ（ｋは、１乃至Ｋの整数）個目のＡＮＤゲート５５１は、制御信号ＣＴＬｐの第ｋビットとイネーブル信号ＡＤ１＿ＥＮとの論理積をＣＴＬｐ１の第ｋビットとしてＣＤＡＣ４１１へ出力するものである。
　ｋ個目のＡＮＤゲート５５２は、制御信号ＣＴＬｎの第ｋビットとイネーブル信号ＡＤ１＿ＥＮとの論理積をＣＴＬｎ１の第ｋビットとしてＣＤＡＣ４１２へ出力するものである。
　ｋ個目のＡＮＤゲート５６１は、制御信号ＣＴＬｐの第ｋビットとイネーブル信号ＡＤ２＿ＥＮとの論理積をＣＴＬｐ２の第ｋビットとしてＣＤＡＣ４２１へ出力するものである。
　ｋ個目のＡＮＤゲート５６２は、制御信号ＣＴＬｎの第ｋビットとイネーブル信号ＡＤ２＿ＥＮとの論理積をＣＴＬｎ２の第ｋビットとしてＣＤＡＣ４２２へ出力するものである。
　［比較部の構成例］
　図８は、本技術の第１の実施の形態における比較部５１０の一構成例を示すブロック図である。比較部５１０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ５３１および５３２とｎＭＯＳ（n-channel MOS）トランジスタ５１１、５１２および５１３とラッチ５５０とを備える。
　ｐＭＯＳトランジスタ５３１および５３２は、電源電圧ＶＤＤのノードに並列に接続される。
　ｎＭＯＳトランジスタ５１１のゲートには正側信号ＩＮＰが入力され、そのドレインは、ｐＭＯＳトランジスタ５３１に接続される。ｎＭＯＳトランジスタ５１２のゲートには負側信号ＩＮＮが入力され、そのドレインは、ｐＭＯＳトランジスタ５３２に接続される。ｎＭＯＳトランジスタ５１１および５１２のそれぞれのソースは、ｎＭＯＳトランジスタ５１３に共通に接続される。ｎＭＯＳトランジスタ５１３は、ｎＭＯＳトランジスタ５１１および５１２の共通のノードと、接地電圧のノードとの間に挿入される。
　また、ｐＭＯＳトランジスタ５３１および５３２のゲートと、ｎＭＯＳトランジスタ５１３のゲートとには、クロック信号ＣＬＫが入力される。
　ｐＭＯＳトランジスタ５３１およびｎＭＯＳトランジスタ５１１の接続ノードは、ラッチ５５０の正側の入力端子に接続され、ｐＭＯＳトランジスタ５３２およびｎＭＯＳトランジスタ５１２の接続ノードは、ラッチ５５０の負側の入力端子に接続される。ラッチ５５０は、入力された差動信号に対し、比較結果を示す出力信号ＯＵＴＰおよびＯＵＴＮとしてＳＡＲロジック回路５８０に出力するものである。
　同図に例示した回路構成により、クロック信号ＣＬＫに同期して正側信号ＩＮＰと負側信号ＩＮＮとが比較される。
　［ＳＡＲＡＤＣの動作例］
　図９は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ３００の動作の一例を示すタイミングチャートである。タイミング制御回路２５０は、タイミングＴ１からＴ２までの第１系統のサンプリング期間内に制御信号ＳＨ＿ＳＷ１をハイレベルにする。また、タイミング制御回路２５０は、この期間内にイネーブル信号ＡＤ２＿ＥＮをハイレベルにする。一方、制御信号ＳＨ＿ＳＷ２およびイネーブル信号ＡＤ１＿ＥＮはローレベルに制御される。
　この制御により、第１系統のＣＤＡＣ４１１および４１２は、入力信号をサンプリングして保持する。一方、比較部５１０は、クロック信号ＣＬＫに同期して第２系統の逐次比較を行う。この期間内に例えば、垂直信号線ＶＳＬ＿１からＶＳＬ＿４までの画素信号が読み出される。
　そして、タイミング制御回路２５０は、タイミングＴ２の直後のタイミングＴ３からＴ４までの第２系統のサンプリング期間内に制御信号ＳＨ＿ＳＷ２をハイレベルにする。また、タイミング制御回路２５０は、この期間内にイネーブル信号ＡＤ１＿ＥＮをハイレベルにする。一方、制御信号ＳＨ＿ＳＷ１およびイネーブル信号ＡＤ２＿ＥＮはタイミングＴ２でローレベルに制御される。
　この制御により、第２系統のＣＤＡＣ４２１および４２２は、入力信号をサンプリングして保持する。一方、比較部５１０は、クロック信号ＣＬＫに同期して第１系統の逐次比較を行う。この期間内に例えば、垂直信号線ＶＳＬ＿５からＶＳＬ＿８までの画素信号が読み出される。
　タイミングＴ４以降においても同様に、第１系統のサンプリングと第２系統のサンプリングとが交互に行われる。また、第１系統のサンプリング期間内に第２系統の逐次比較が実行され、第２系統のサンプリング期間内に第１系統の逐次比較が実行される。
　ここで、ＣＤＡＣが１系統のみの構成を第１の比較例として想定する。
　図１０は、第１の比較例におけるＳＡＲＡＤＣのブロック図およびタイミングチャートの一例である。同図におけるａは、第１の比較例におけるＳＡＲＡＤＣの一構成例を示すブロック図であり、同図におけるｂは、第１の比較例におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。
　同図におけるａに例示するように、第１の比較例では、ＣＤＡＣ４１１および４１２の１系統のみが配置される。
　この場合、同図におけるｂに例示するように、サンプリングと、逐次比較とが交互に行われる。例えば、タイミングＴ１からＴ２までのサンプリング期間内にＣＤＡＣ４１１および４１２により入力信号がサンプリングされる。そして、タイミングＴ２からＴ５までの期間内に逐次比較が行われる。続いて、タイミングＴ５からＴ６までのサンプリング期間内にＣＤＡＣ４１１および４１２により次の入力信号がサンプリングされる。そして、タイミングＴ６以降に逐次比較が行われる。
　同図におけるｂに例示するように、ＣＤＡＣが１系統の第１の比較例では、ある列の画素信号のサンプリング期間内に、別の列の画素信号のＡＤ変換を行うことができない。これに対して、第１の実施の形態では、第１系統がある列の画素信号をサンプリングしている間に、第２系統は別の列の画素信号のＡＤ変換を行うことができる。このため、第１の比較例よりも高速にＡＤ変換を行うことができる。
　また、第１の比較例では、サンプリングのフェイズと、逐次比較のフェイズとで動作するブロックが異なるため、ＩＲドロップ差分が発生してしまう。この差分により、周辺回路へ異なる影響が生じ、ストリーキングが悪化するおそれがある。これに対して、第１の実施の形態では、サンプリングのブロックと、逐次比較のブロックとが同時に動作するため、ＩＲドロップ差分が生じず、ストリーキングを抑制することができる。
　次に、ＡＤ変換器内に複数のＳＡＲＡＤＣを配置し、それらが異なるタイミングでサンプリングを行うタイムインターリーブ方式を用いる構成を第２の比較例として想定する。
　図１１は、第２の比較例におけるＡＤ変換器の一構成例を示すブロック図である。第２の比較例では、ＡＤ変換器内に、２個以上のＳＡＲＡＤＣと、切替回路２７１および２７２とが配置される。
　切替回路２７１は、複数のＳＡＲＡＤＣ３００のいずれかを選択し、その入力側の端子を垂直信号線ＶＳＬに接続する。切替回路２７２は、複数のＳＡＲＡＤＣ３００のいずれかを選択し、その出力側の端子を出力回路２６０に接続する。
　これらのＳＡＲＡＤＣ３００のそれぞれは、シングル－差動変換回路３４０、サンプルホールドスイッチ３１１および３１２と、ＣＤＡＣ４１１および４１２と、制御部５００とを備える。制御部５００内には、比較部５１０およびＳＡＲロジック回路５８０が配置される。
　図１２は、第２の比較例におけるＡＤ変換器の動作の一例を示すタイミングチャートである。同図に例示するように複数のＳＡＲＡＤＣ３００は、異なるタイミングでサンプリングを行い、サンプリング後に逐次比較を行う。例えば、４系統とした場合、サンプリングのための制御信号ＳＨ＿ＳＷの周期の１／４ずつ、各系統のサンプリング期間が異なる。
　同図に例示したタイムインターリーブ方式によれば、ＡＤ変換器は、ある列の画素信号のサンプリング中に、別の列の画素信号をＡＤ変換することができる。このため、第１の比較例よりも高速にＡＤ変換を行うことができる。しかし、ＳＡＲＡＤＣ３００ごとに、ＣＤＡＣに加えて、比較部５１０およびＳＡＲロジック回路５８０を配置しなければならず、回路規模が増大する。例えば、ＳＡＲＡＤＣ３００を２系統とする場合、４個のＣＤＡＣと、２個の比較部と、２個のＳＡＲロジック回路とが必要になる。
　これに対して、第１の実施の形態では、比較部５１０に、２系統のＣＤＡＣを並列に接続するため、４個のＣＤＡＣと、１個の比較部と、１個のＳＡＲロジック回路とを配置すればよい。これにより、第２の比較例と比較して回路規模の増大を抑制することができる。
　［固体撮像素子の動作例］
　図１３は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直駆動回路２１０は、行を選択する。カラム信号処理部２４０では、その行内の４画素を駆動して画素信号を出力させる（ステップＳ９０１）。４個のＳＡＲＡＤＣ３００のそれぞれの第１系統は、４画素分の画素信号をサンプリングし、第２系統は、前の４画素分の画素信号に対してＡＤ変換を行う（ステップＳ９０２）。なお、最初の４画素の駆動時には、前の４画素が無いため、ステップＳ９０２において、サンプリングのみが実行される。最後の４画素の駆動時は、ステップＳ９０２において、ＡＤ変換のみが実行される。
　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０３）。固体撮像素子２００は、全行の読出しが完了した場合（ステップＳ９０３：Ｙｅｓ）、固体撮像素子２００は、必要に応じて各種の画像処理を実行し、撮像のための処理を終了する。
　一方、全行の読出しが完了していない場合（ステップＳ９０３：Ｎｏ）、タイミング制御回路２５０は、スイッチ２４３を使用して新たな４画素の駆動を行い画素信号を出力させる（ステップＳ９０４）。第１系統は、サンプリングした画素信号に対してＡＤ変換を行い、第２系統は、新たに出力された画素信号をサンプリングする（ステップＳ９０５）。
　そして、ステップＳ９０１以降が繰り返される
　なお、複数の画像データを連続して撮像する場合には、例えば、垂直同期信号に同期してステップＳ９０１乃至Ｓ９０５が繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、第１系統のＣＤＡＣ４１１および４１２と、第２系統のＣＤＡＣ４２１および４２２とを比較部５１０に並列に接続するため、第２の比較例と比較して回路規模の増大を抑制することができる。また、第１系統は第１のサンプリング期間内に入力信号を保持し、第２系統は第１のサンプリング期間内に入力信号を保持するため、第１の比較例よりもＡＤ変換を高速化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＳＡＲＡＤＣ３００は、サンプリング前にシングルエンド信号を差動信号に変換していた。この第２の実施の形態におけるＳＡＲＡＤＣ３００は、サンプリング後にシングルエンド信号を差動信号に変換する点において第１の実施の形態と異なる。
　図１４は、本技術の第２の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第２の実施の形態におけるＳＡＲＡＤＣ３００において、シングル－差動変換回路３４０の代わりに、シングル－差動変換回路３４１および３４２が設けられる。また、ＣＤＡＣ４１２および４２２の代わりに、ＣＤＡＣ４３０が設けられる。また、サンプルホールドスイッチ３１２および３２２とイネーブルスイッチ３１４および３２４とが削減され、イネーブルスイッチ３１５、３１６、３１７、３２５、３２６および３２７が追加される。また、ＯＲ（論理和）ゲート３５１およびイネーブルスイッチ３５２が追加される。
　ＣＤＡＣ４３０は、第１系統および第２系統に共有される。なお、ＣＤＡＣ４３０は、特許請求の範囲に記載の共有ＤＡＣの一例である。
　サンプルホールドスイッチ３１１および３２１の入力側の端子は、対応する複数の垂直信号線ＶＳＬ（ＶＳＬ＿１やＶＳＬ＿５など）にスイッチ２４３を介して共通に接続される。第１系統のサンプルホールドスイッチ３１１は、垂直信号線ＶＳＬからの画素信号（シングルエンド信号）ＡＩＮ１を、制御信号ＳＨ＿ＳＷ１に従ってＣＤＡＣ４１１に供給する。ＣＤＡＣ４１１は、その画素信号ＡＩＮ１を保持する。なお、画素信号ＡＩＮ１は、特許請求の範囲に記載の第１のシングルエンド信号の一例である。
　第１系統のイネーブルスイッチ３１５は、タイミング制御回路２５０からのイネーブル信号ＩＮ＿ＥＮ１がハイレベルの期間内に、ＣＤＡＣ４１１の保持した画素信号ＡＩＮ１をシングル－差動変換回路３４１に供給する。
　第１系統のシングル－差動変換回路３４１は、第１系統の画素信号ＡＩＮ１を、ＡＩＮｐ１およびＡＩＮｎ１からなる差動信号に変換し、イネーブルスイッチ３１６および３１７に供給する。なお、シングル－差動変換回路３４１は、特許請求の範囲に記載の第１のシングル－差動変換回路の一例である。
　第１系統のイネーブルスイッチ３１６は、タイミング制御回路２５０からのイネーブル信号ＯＵＴ＿ＥＮ１がハイレベルの期間内に正側信号ＡＩＮｐ１をＣＤＡＣ４１１に供給する。第１系統のイネーブルスイッチ３１７は、イネーブル信号ＥＮ１＿ＯＵＴ１がハイレベルの期間内に負側信号ＡＩＮｎ１をＣＤＡＣ４３０に供給する。
　第１系統のＣＤＡＣ４１１は、第１系統の正側信号ＡＩＮｐ１を保持し、その信号と制御部５００からの制御信号ＣＴＬｐ１とに基づいて正側信号ＩＮＰ１を生成してイネーブルスイッチ３１３に供給する。ＣＤＡＣ４３０は、第１系統の負側信号ＡＩＮｎ１を保持し、その信号と制御部５００からの制御信号ＣＴＬｎとに基づいて負側信号ＩＮＮを生成してイネーブルスイッチ３５２に供給する。
　第１系統のイネーブルスイッチ３１３は、イネーブル信号ＡＤ１＿ＥＮがハイレベルの期間内に、ＣＤＡＣ４１１からの正側信号ＩＮＰ１を制御部５００に供給する。
　一方、第２系統のサンプルホールドスイッチ３２１は、垂直信号線ＶＳＬからの画素信号（シングルエンド信号）ＡＩＮ２を、制御信号ＳＨ＿ＳＷ２に従ってＣＤＡＣ４２１に供給する。ＣＤＡＣ４２１は、その画素信号ＡＩＮ２を保持する。なお、画素信号ＡＩＮ２は、特許請求の範囲に記載の第２のシングルエンド信号の一例である。
　第２系統のイネーブルスイッチ３２５は、タイミング制御回路２５０からのイネーブル信号ＩＮ＿ＥＮ２がハイレベルの期間内に、ＣＤＡＣ４２１の保持した画素信号ＡＩＮ２をシングル－差動変換回路３４２に供給する。
　第２系統のシングル－差動変換回路３４２は、第２系統の画素信号ＡＩＮ２を、ＡＩＮｐ２およびＡＩＮｎ２からなる差動信号に変換し、イネーブルスイッチ３２６および３２７に供給する。なお、シングル－差動変換回路３４２は、特許請求の範囲に記載の第２のシングル－差動変換回路の一例である。
　第２系統のイネーブルスイッチ３２６は、タイミング制御回路２５０からのイネーブル信号ＯＵＴ＿ＥＮ２がハイレベルの期間内に正側信号ＡＩＮｐ２をＣＤＡＣ４２１に供給する。第２系統のイネーブルスイッチ３２７は、イネーブル信号ＥＮ＿ＯＵＴ２がハイレベルの期間内に負側信号ＡＩＮｎ２をＣＤＡＣ４３０に供給する。
　第２系統のＣＤＡＣ４２１は、第２系統の正側信号ＡＩＮｐ２を保持し、その信号と制御部５００からの制御信号ＣＴＬｐ２とに基づいて正側信号ＩＮＰ２を生成してイネーブルスイッチ３２３に供給する。ＣＤＡＣ４３０は、第２系統の負側信号ＡＩＮｎ２を保持し、その信号と制御部５００からの制御信号ＣＴＬｎとに基づいて負側信号ＩＮＮを生成してイネーブルスイッチ３５２に供給する。
　第２系統のイネーブルスイッチ３２３は、イネーブル信号ＡＤ２＿ＥＮがハイレベルの期間内に、ＣＤＡＣ４２１からの正側信号ＩＮＰ２を制御部５００に供給する。
　ＯＲゲート３５１は、イネーブル信号ＡＤ１＿ＥＮおよびＡＤ２＿ＥＮの論理和をイネーブルスイッチ３５２に出力する。イネーブルスイッチ３５２は、ＯＲゲート３５１からの信号がハイレベルの期間内にＣＤＡＣ４３０からの負側信号ＩＮＮを制御部５００に供給する。
　なお、同図では、第１系統および第２系統が負側のＣＤＡＣを共有しているが、負側に第１系統および第２系統のＣＤＡＣを配置し、正側のＣＤＡＣを１つにして共有することもできる。
　図１５は、本技術の第２の実施の形態における制御部５００の一構成例を示すブロック図である。この第２の実施の形態の制御部５００では、負側のＡＮＤゲート５５２および５６２が削減される。
　図１６は、本技術の第２の実施の形態におけるＳＡＲＡＤＣ３００の動作の一例を示すタイミングチャートである。タイミング制御回路２５０は、タイミングＴ１からＴ２までの第１系統のサンプリング期間内に制御信号ＳＨ＿ＳＷ１をハイレベルにする。これにより、第１系統のサンプリングが実行される。また、タイミングＴ１からＴ４の直前までの期間内にタイミング制御回路２５０は、イネーブル信号ＡＤ２＿ＥＮをハイレベルにする。この期間のうち第１系統のサンプリング期間内に第２系統の逐次比較が実行される。
　また、タイミング制御回路２５０は、タイミングＴ２からパルス期間に亘ってイネーブル信号ＩＮ＿ＥＮ１をハイレベルにし、タイミングＴ３からパルス期間に亘ってイネーブル信号ＯＵＴ＿ＥＮ１をハイレベルにする。これにより、第１系統のシングルエンド信号が差動信号に変換され、出力される。
　そして、タイミング制御回路２５０は、タイミングＴ４からＴ５までの第２系統のサンプリング期間内に制御信号ＳＨ＿ＳＷ２をハイレベルにする。これにより、第２系統のサンプリングが実行される。また、タイミングＴ４からＴ７の直前までの期間内にタイミング制御回路２５０は、イネーブル信号ＡＤ１＿ＥＮをハイレベルにする。この期間のうち第２系統のサンプリング期間内に第１系統の逐次比較が実行される。
　また、タイミング制御回路２５０は、タイミングＴ５からパルス期間に亘ってイネーブル信号ＩＮ＿ＥＮ２をハイレベルにし、タイミングＴ６からパルス期間に亘ってイネーブル信号ＯＵＴ＿ＥＮ２をハイレベルにする。これにより、第２系統のシングルエンド信号が差動信号に変換され、出力される。
　同図に例示したように、第１系統のサンプリング期間の終了時から第２系統のサンプリング期間の開始までの間に、第１系統のシングル－差動変換が実行される。また、第２系統のサンプリング期間の終了時から第１系統のサンプリング期間の開始までの間に、第２系統のシングル－差動変換が実行される。このように、サンプリング期間外のタイミングでシングル－差動変換を行うことにより、図１４に例示したように、負側のＣＤＡＣを１つに削減することができる。
　このように、本技術の第２の実施の形態によれば、シングル－差動変換回路３４１および３４２がサンプリング後にシングルエンド信号を差動信号に変換するため、負側のＣＤＡＣを１つにして回路規模を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ＳＡＲＡＤＣ３００は、サンプリング前にシングルエンド信号を差動信号に変換していたが、この構成では、回路規模をさらに削減することが困難である。この第３の実施の形態におけるＳＡＲＡＤＣ３００は、シングルエンド信号を差動信号に変換せずに保持する点において第１の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第３の実施の形態におけるＳＡＲＡＤＣ３００は、シングル－差動変換回路３４０が配置されない点において第１の実施の形態と異なる。
　また、サンプルホールドスイッチ３１１および３２１の入力側の端子は、対応する複数の垂直信号線（ＶＳＬ＿１やＶＳＬ＿５）にスイッチ２４３を介して共通に接続される。サンプルホールドスイッチ３１１は、制御信号ＳＨ＿ＳＷ１に従って、画素信号ＡＩＮ１（シングルエンド信号）を第１系統のＣＤＡＣ４１１に供給する。サンプルホールドスイッチ３２１は、制御信号ＳＨ＿ＳＷ２に従って、画素信号ＡＩＮ２（シングルエンド信号）を第２系統のＣＤＡＣ４２１に供給する。
　また、サンプルホールドスイッチ３１２および３２２の入力側の端子には、一定のシングルエンド信号である参照信号ＲＥＦが入力される。この参照信号ＲＥＦは、ＤＡＣなどの基参照信号生成回路（不図示）により生成される。サンプルホールドスイッチ３１２は、制御信号ＳＨ＿ＳＷ１に従って、参照信号ＲＥＦ（シングルエンド信号）を第１系統のＣＤＡＣ４１２に供給する。サンプルホールドスイッチ３２２は、制御信号ＳＨ＿ＳＷ２に従って、参照信号ＲＥＦを第２系統のＣＤＡＣ４２２に供給する。
　同図に例示するように、サンプルホールドスイッチ３１１および３１２が、画素信号ＡＩＮ１および参照信号ＲＥＦを第１系統に供給し、サンプルホールドスイッチ３２１および３２２が、画素信号ＡＩＮ２および参照信号ＲＥＦを第２系統に供給する。この制御により、シングル－差動変換回路３４０を削減することができる。
　なお、図１８に例示するように、負側のＣＤＡＣを容量４４１および４４２に置き換えることもできる。同図では、負側のＣＤＡＣを容量４４１および４４２に置き換えているが、正側のＶＤＡＣを容量に置き換えることもできる。
　このように、本技術の第３の実施の形態によれば、サンプルホールドスイッチ３１１、３１２、３２１および３２２が、各系統に対応する画素信号と参照信号ＲＥＦとを供給するため、シングル－差動変換回路３４０を削減することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、比較部５１０の入力側にイネーブルスイッチ３１３、３１４、３２３および３２４を挿入していたが、これらのスイッチを制御する際に、そのオン抵抗に応じたノイズが生じてしまう。この第４の実施の形態におけるＳＡＲＡＤＣ３００は、比較部５１０の入力側のスイッチを削減してノイズを低減した点において第１の実施の形態と異なる。
　図１９は、本技術の第４の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第４の実施の形態におけるＳＡＲＡＤＣ３００は、イネーブルスイッチ３１３、３１４、３２３および３２４を削減した点において第１の実施の形態と異なる。
　図２０は、本技術の第４の実施の形態における制御部５００の一構成例を示すブロック図である。同図に例示するように、制御部５００内の比較部５１０には、ＣＤＡＣ４１１、４１２、４２１および４２２からのＩＮＰ１、ＩＮＮ１、ＩＮＰ２およびＩＮＮ２が入力される。
　図２１は、本技術の第４の実施の形態における比較部５１０の一構成例を示す回路図である。この第４の形態における比較部５１０には、イネーブルスイッチ５１４、５１５、５２４および５２５と、ｎＭＯＳトランジスタ５２１、５２２および５２３と、ＡＮＤゲート５１６および５２６とが追加される。
　イネーブルスイッチ５１４は、イネーブル信号ＡＤ１＿ＥＮに従って、ｐＭＯＳトランジスタ５３１とｎＭＯＳトランジスタ５１１との間の経路を開閉するものである。このイネーブルスイッチ５１４は、イネーブル信号ＡＤ１＿ＥＮがハイレベルの場合に閉状態に移行する。イネーブルスイッチ５１５は、イネーブル信号ＡＤ１＿ＥＮに従って、ｐＭＯＳトランジスタ５３２とｎＭＯＳトランジスタ５１２との間の経路を開閉するものである。このイネーブルスイッチ５１５は、イネーブル信号ＡＤ１＿ＥＮがハイレベルの場合に閉状態に移行する。
　また、ｐＭＯＳトランジスタ５３１およびイネーブルスイッチ５１４の接続点とｐＭＯＳトランジスタ５３２およびイネーブルスイッチ５１５の接続点とが、ラッチ５５０の正側および負側の入力端子に接続される。
　ＡＮＤゲート５１６は、クロック信号ＣＬＫとイネーブル信号ＡＤ１＿ＥＮとの論理積をｎＭＯＳトランジスタ５１３のゲートに供給するものである。
　ｎＭＯＳトランジスタ５２１、５２２および５２３の接続構成は、ｎＭＯＳトランジスタ５１１、５１２および５１３と同様である。
　イネーブルスイッチ５２４は、イネーブル信号ＡＤ２＿ＥＮに従って、ｐＭＯＳトランジスタ５３１とｎＭＯＳトランジスタ５２１との間の経路を開閉するものである。このイネーブルスイッチ５２４は、イネーブル信号ＡＤ２＿ＥＮがハイレベルの場合に閉状態に移行する。イネーブルスイッチ５２５は、イネーブル信号ＡＤ２＿ＥＮに従って、ｐＭＯＳトランジスタ５３２とｎＭＯＳトランジスタ５２２との間の経路を開閉するものである。このイネーブルスイッチ５２５は、イネーブル信号ＡＤ２＿ＥＮがハイレベルの場合に閉状態に移行する。
　また、ｐＭＯＳトランジスタ５３１およびイネーブルスイッチ５２４の接続点とｐＭＯＳトランジスタ５３２およびイネーブルスイッチ５２５の接続点とが、ラッチ５５０の正側および負側の入力端子に接続される。
　ＡＮＤゲート５２６は、クロック信号ＣＬＫとイネーブル信号ＡＤ２＿ＥＮとの論理積をｎＭＯＳトランジスタ５２３のゲートに供給するものである。
　同図に例示したように、比較部５１０は、イネーブル信号に従ってＩＮＰ１およびＩＮＮ１と、ＩＮＰ２およびＩＮＮ２とのいずれかを選択して比較する。このため、入力側のイネーブルスイッチ３１３等を削減することができる。
　なお、第４の実施の形態に、第２または第３の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、比較部５１０の入力側のイネーブルスイッチ３１３等を削減したため、そのスイッチのオン抵抗に応じたノイズの影響を低減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、ＳＡＲＡＤＣ３００内に２系統のＣＤＡＣを配置していたが、この構成において、垂直信号線ＶＳＬの配線負荷による寄生容量が大きいほどセトリング時間が長くなる。このセトリング期間の長期化により、必要なサンプリング期間が長くなってＡＤ変換の速度が低下してしまう。この第５の実施の形態におけるＳＡＲＡＤＣ３００は、ＣＤＡＣ内に３系統以上のＣＤＡＣを配置することにより、ＡＤ変換の速度低下を抑制する点において第１の実施の形態と異なる。
　図２２は、本技術の第５の実施の形態におけるカラム信号処理部２４０の一構成例を示すブロック図である。この第５の実施の形態においても第１の実施の形態と同様に、複数の垂直信号線ごとに１個のＳＡＲＡＤＣ３００が配置される。
　また、ＳＡＲＡＤＣ３００のそれぞれには、３系統のＣＤＡＣが設けられる。１個のＳＡＲＡＤＣ３００に対応するＣ個の列は、第１、第２および第３のグループに分けられる。第１のグループの画素信号をＡＩＮ１とし、第２のグループの画素信号をＡＩＮ２とし、第３のグループの画素信号をＡＩＮ３とする。例えば、垂直信号線ＶＳＬ＿１からＡＩＮ１が出力され、垂直信号線ＶＳＬ＿５からＡＩＮ２が出力され、垂直信号線ＶＳＬ＿９からＡＩＮ３が出力される。
　図２３は、本技術の第５の実施の形態におけるＳＡＲＡＤＣ３００の一構成例を示すブロック図である。この第５の実施の形態におけるＳＡＲＡＤＣ３００には、ＣＤＡＣ４３１および４３２と、サンプルホールドスイッチ３３１および３３２と、イネーブルスイッチ３３３および３３４とが追加される点において第１の実施の形態と異なる。また、制御部５００内には、ＡＮＤゲート５７１および５７２が追加される。ＣＤＡＣ４３１および４３２を「第３系統」のＣＤＡＣとする。
　シングル－差動変換回路３４０は、画素信号ＡＩＮ３を正側信号ＡＩＮｐ３および負側信号ＡＩＮｎ３からなる差動信号に変換する。サンプルホールドスイッチ３３１は、タイミング制御回路２５０からの制御信号ＳＨ＿ＳＷ３に従って、シングル－差動変換回路３４０と第３系統のＣＤＡＣ４３１との間の経路を開閉するものである。制御信号ＳＨ＿ＳＷ３は、第３系統のサンプリング期間を示す信号であり、例えば、そのサンプリング期間内に制御信号ＳＨ＿ＳＷ３がハイレベルに制御される。サンプルホールドスイッチ３３１は、第３系統のサンプリング期間内に正側信号ＡＩＮｐ３を入力信号としてＣＤＡＣ４３１に入力する。
　サンプルホールドスイッチ３３２は、制御信号ＳＨ＿ＳＷ３に従って、シングル－差動変換回路３４０と第３系統のＣＤＡＣ４３２との間の経路を開閉するものである。このサンプルホールドスイッチ３３２は、第３系統のサンプリング期間内に負側信号ＡＩＮｎ３を入力信号としてＣＤＡＣ４３２に入力する。
　ＣＤＡＣ４３１および４３２は、サンプルホールドスイッチ３３１および３３２からの入力信号であるＡＩＮｐ３およびＡＩＮｎ３を保持する。そして、ＣＤＡＣ４３１および４３２は、制御部５００からの制御信号ＣＴＬｐ３およびＣＴＬｎ３に従って差動の参照信号を内部生成し、その参照信号とＡＩＮｐ３およびＡＩＮｎ３との差分をイネーブルスイッチ３３３および３３４へ差動出力する。ＣＤＡＣ４３１からは、差動信号のうち正側信号ＩＮＰ３が出力され、ＣＤＡＣ４３２からは負側信号ＩＮＮ３が出力される。制御信号ＣＴＬｐ３およびＣＴＬｎ３はデジタル信号であり、ＩＮＰ３およびＩＮＮ３はアナログ信号である。
　なお、ＣＤＡＣ４３１および４３２は、特許請求の範囲に記載の第３のデジタルアナログ変換器の一例である。ＡＩＮｐ３およびＡＩＮｎ３は、特許請求の範囲に記載の第３の入力信号の一例である。
　イネーブルスイッチ３３３は、タイミング制御回路２５０からのイネーブル信号ＡＤ３＿ＥＮに従って、ＣＤＡＣ４３１と制御部５００との間の経路を開閉するものである。このイネーブル信号ＡＤ３＿ＥＮは、第３系統で差動信号の逐次比較を行う期間を示すものである。例えば、第１系統のサンプリング期間のうち所定期間内にイネーブル信号ＡＤ３＿ＥＮがハイレベルに制御され、第３系統の逐次比較が行われる。イネーブルスイッチ３３３は、イネーブル信号ＡＤ３＿ＥＮがハイレベルの期間内に、ＣＤＡＣ４３１からの正側信号ＩＮＰ３を制御部５００に供給する。
　イネーブルスイッチ３３４は、イネーブル信号ＡＤ３＿ＥＮに従って、ＣＤＡＣ４３２と制御部５００との間の経路を開閉するものである。このイネーブルスイッチ３３４は、イネーブル信号ＡＤ３＿ＥＮがハイレベルの期間内に、ＣＤＡＣ４３２からの負側信号ＩＮＮ３を制御部５００に供給する。
　ＡＮＤゲート５７１および５７２は、制御信号ＣＴＬｐ３およびＣＴＬｎ３のそれぞれのビット数をＫとすると、Ｋ個ずつ配置される。同図において、記載の便宜上、２ビット目以降に対応するＡＮＤゲートは省略されている。
　ｋ個目のＡＮＤゲート５７１は、制御信号ＣＴＬｐの第ｋビットとイネーブル信号ＡＤ３＿ＥＮとの論理積をＣＴＬｐ３の第ｋビットとしてＣＤＡＣ４３１へ出力するものである。
　ｋ個目のＡＮＤゲート５７２は、制御信号ＣＴＬｎの第ｋビットとイネーブル信号ＡＤ３＿ＥＮとの論理積をＣＴＬｎ３の第ｋビットとしてＣＤＡＣ４３２へ出力するものである。
　なお、ＳＡＲＡＤＣ３００ごとに３系統のＣＤＡＣを配置しているが、４系統以上のＣＤＡＣを配置することもできる。系統数をＳ（Ｓは整数）とすると、図２２において、Ｓ列ごとに１個のＳＡＲＡＤＣ３００を配置することができる。系統数を増やすほど、ＳＡＲＡＤＣ３００の個数を削減し、チップ面積を削減することができる。
　図２４は、本技術の第５の実施の形態におけるＳＡＲＡＤＣ３００の動作の一例を示すタイミングチャートである。
　タイミングＴ１からＴ３までの第１系統のサンプリング期間内に、タイミング制御回路２５０は、制御信号ＳＨ＿ＳＷ１をハイレベルにする。このサンプリング期間のうち、タイミングＴ１の直後からタイミングＴ２の直前までの期間内に、タイミング制御回路２５０は、イネーブル信号ＡＤ２＿ＥＮをハイレベルにする。また、タイミングＴ２の直後からタイミングＴ３の直前までの期間内に、タイミング制御回路２５０は、イネーブル信号ＡＤ３＿ＥＮをハイレベルにする。
　この制御により、第１系統のサンプリング期間内に、第２系統の逐次比較と、第３系統の逐次比較とが行われる。
　また、第１系統のサンプリング期間と第２系統のサンプリング期間とは、一部が重複する。タイミングＴ２からＴ４までの第２系統のサンプリング期間内に、タイミング制御回路２５０は、制御信号ＳＨ＿ＳＷ２をハイレベルにする。このサンプリング期間のうち、タイミングＴ３の直後からタイミングＴ４の直前までの期間内に、タイミング制御回路２５０は、イネーブル信号ＡＤ１＿ＥＮをハイレベルにする。
　この制御により、第２系統のサンプリング期間内に、第３系統の逐次比較に加えて、第１系統の逐次比較が行われる。
　また、第２系統のサンプリング期間と第３系統のサンプリング期間とは、一部が重複する。タイミングＴ３からＴ５までの第３系統のサンプリング期間内に、タイミング制御回路２５０は、制御信号ＳＨ＿ＳＷ３をハイレベルにする。このサンプリング期間のうち、タイミングＴ４の直後からタイミングＴ５の直前までの期間内に、タイミング制御回路２５０は、イネーブル信号ＡＤ２＿ＥＮをハイレベルにする。
　この制御により、第３系統のサンプリング期間内に、第１系統の逐次比較に加えて、第２系統の逐次比較が行われる。
　上述の制御が繰り返し実行される。同図に例示したように、３系統のうち１つのサンプリング期間内に、残りの２系統の逐次比較を行うことにより、セトリング期間が長い場合であっても、ＡＤ変換の速度低下を抑制することができる。
　なお、第５の実施の形態に、第２、第３、第４の実施の形態のそれぞれを適用することができる。
　このように、本技術の第５の実施の形態によれば、３系統のＣＤＡＣを配置し、３系統のうち１つのサンプリング期間内に、残りの２系統の逐次比較を行うため、ＡＤ変換の速度低下を抑制することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣ（Digital-to-Analog Converter）と、
　前記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、
　前記第１および第２のＤＡＣに接続される比較部と
を具備するＡＤ（Analog to Digital）変換器。
（２）第１のシングルエンド信号を第１の差動信号に変換し、第２のシングルエンド信号を第２の差動信号に変換するシングル－差動変換回路と、
　前記第１の差動信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
　前記第２の差動信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと
をさらに具備する前記（１）記載のＡＤ変換器。
（３）第１のシングルエンド信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
　第２のシングルエンド信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと、
　共有ＤＡＣと、
　前記第１のサンプリング期間の終了時から前記第２のサンプリング期間の開始までの間に前記第１の入力信号を差動信号に変換して前記第１のＤＡＣと前記共有ＤＡＣとに供給する第１のシングル－差動変換回路と、
　前記第２のサンプリング期間の終了時から前記第１のサンプリング期間の開始までの間に前記第２の入力信号を差動信号に変換して前記第２のＤＡＣと前記共有ＤＡＣとに供給する第２のシングル－差動変換回路と
をさらに具備する前記（１）記載のＡＤ変換器。
（４）第１のシングルエンド信号および参照信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
　第２のシングルエンド信号および前記参照信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと
をさらに具備する前記（１）記載のＡＤ変換器。
（５）前記第１のサンプリング期間内に前記比較部の比較結果に基づいて第２の制御信号を生成し、前記第２のサンプリング期間内に前記比較部の比較結果に基づいて第１の制御信号を生成するロジック回路をさらに具備し、
　前記第１のＤＡＣは、前記第２のサンプリング期間内に前記第１の制御信号と前記第１の入力信号とに基づいて一対の第１アナログ信号を生成し、
　前記第２のＤＡＣは、前記第１のサンプリング期間内に前記第２の制御信号と前記第２の入力信号とに基づいて一対の第２アナログ信号を生成し、
　前記比較部は、前記一対の第１アナログ信号と前記一対の第２アナログ信号とを順に比較する
前記（１）から（４）のいずれかに記載のＡＤ変換器。
（６）前記第２のサンプリング期間内に前記一対の第１アナログ信号を前記比較部に供給する第１のイネーブルスイッチと、
　前記第１のサンプリング期間内に前記一対の第２アナログ信号を前記比較部に供給する第２のイネーブルスイッチと
をさらに具備する前記（５）記載のＡＤ変換器。
（７）前記第１のＤＡＣは、前記一対の第１アナログ信号を前記比較部に供給し、
　前記第２のＤＡＣは、前記一対の第２アナログ信号を前記比較部に供給し、
　前記比較部は、所定のイネーブル信号に従って前記一対の第２アナログ信号と前記一対の第１アナログ信号とのいずれかを選択して比較する
前記（５）記載のＡＤ変換器。
（８）前記第１および第２のＤＡＣと並列に接続され、第３のサンプリング期間内に第３の入力信号を保持する容量を有する第３のＤＡＣをさらに具備する
前記（１）から（７）のいずれかに記載のＡＤ変換器。
（９）それぞれが画素信号を出力する複数の画素を有する画素アレイ部と、
　前記画素アレイ部からの画素信号が入力されるＡＤ変換器と
を具備し、
　前記ＡＤ変換器は、
　　第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣと、
　　前記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、
　　前記第１および第２のＤＡＣに接続される比較部と
を備える撮像装置。
（１０）容量を有する第１のＤＡＣが、第１のサンプリング期間内に第１の入力信号を保持する手順と、
　容量を有し、前記第１のＤＡＣと並列に接続された第２のＤＡＣが、第２のサンプリング期間内に第２の入力信号を保持する手順と、
　前記第１および第２のＤＡＣに接続される比較部が、一対のアナログ信号を比較する手順と
を具備するＡＤ変換器の制御方法。
　１００　撮像装置
　１１０　光学系
　１２０　画像処理部
　１３０　メモリ
　１４０　撮像制御部
　１５０　モニタ
　２００　固体撮像素子
　２０１　センサチップ
　２０２　回路チップ
　２１０　垂直駆動回路
　２２０　画素アレイ部
　２３０　画素
　２３１　フォトダイオード
　２３２　転送トランジスタ
　２３３　リセットトランジスタ
　２３４　浮遊拡散層
　２３５　増幅トランジスタ
　２３６　選択トランジスタ
　２４０　カラム信号処理部
　２４１　サンプルホールド回路
　２４２　カラムアンプ
　２４３　スイッチ
　２５０　タイミング制御回路
　２６０　出力回路
　２７１、２７２　切替回路
　３００　ＳＡＲＡＤＣ
　３１１、３１２、３２１、３２２、３３１、３３２　サンプルホールドスイッチ
　３１３～３１７、３２３～３２７、３３３、３３４、３５２、５１４、５１５、５２４、５２５　イネーブルスイッチ
　３４０、３４１、３４２　シングル－差動変換回路
　３５１　ＯＲ（論理和）ゲート
　４１１、４１２、４２１、４２２、４３０、４３１、４３２　ＣＤＡＣ
　４４１、４４２　容量
　５００　制御部
　５１０　比較部
　５１１～５１３、５２１～５２３　ｎＭＯＳトランジスタ
　５１６、５２６、５５１、５５２、５６１、５６２、５７１、５７２　ＡＮＤ（論理積）ゲート
　５３１、５３２　ｐＭＯＳトランジスタ
　５５０　ラッチ
　５８０　ＳＡＲロジック回路

Claims (10)

  1. 　第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣ（Digital-to-Analog Converter）と、
    　前記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、
    　前記第１および第２のＤＡＣに接続される比較部と
    を具備するＡＤ（Analog to Digital）変換器。
  2. 　第１のシングルエンド信号を第１の差動信号に変換し、第２のシングルエンド信号を第２の差動信号に変換するシングル－差動変換回路と、
    　前記第１の差動信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
    　前記第２の差動信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと
    をさらに具備する請求項１記載のＡＤ変換器。
  3. 　第１のシングルエンド信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
    　第２のシングルエンド信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと、
    　共有ＤＡＣと、
    　前記第１のサンプリング期間の終了時から前記第２のサンプリング期間の開始までの間に前記第１の入力信号を差動信号に変換して前記第１のＤＡＣと前記共有ＤＡＣとに供給する第１のシングル－差動変換回路と、
    　前記第２のサンプリング期間の終了時から前記第１のサンプリング期間の開始までの間に前記第２の入力信号を差動信号に変換して前記第２のＤＡＣと前記共有ＤＡＣとに供給する第２のシングル－差動変換回路と
    をさらに具備する請求項１記載のＡＤ変換器。
  4. 　第１のシングルエンド信号および参照信号を前記第１のサンプリング期間内に前記第１の入力信号として前記第１のＤＡＣに供給する第１のサンプルホールドスイッチと、
    　第２のシングルエンド信号および前記参照信号を前記第２のサンプリング期間内に前記第２の入力信号として前記第２のＤＡＣに供給する第２のサンプルホールドスイッチと
    をさらに具備する請求項１記載のＡＤ変換器。
  5. 　前記第１のサンプリング期間内に前記比較部の比較結果に基づいて第２の制御信号を生成し、前記第２のサンプリング期間内に前記比較部の比較結果に基づいて第１の制御信号を生成するロジック回路をさらに具備し、
    　前記第１のＤＡＣは、前記第２のサンプリング期間内に前記第１の制御信号と前記第１の入力信号とに基づいて一対の第１アナログ信号を生成し、
    　前記第２のＤＡＣは、前記第１のサンプリング期間内に前記第２の制御信号と前記第２の入力信号とに基づいて一対の第２アナログ信号を生成し、
    　前記比較部は、前記一対の第１アナログ信号と前記一対の第２アナログ信号とを順に比較する
    請求項１記載のＡＤ変換器。
  6. 　前記第２のサンプリング期間内に前記一対の第１アナログ信号を前記比較部に供給する第１のイネーブルスイッチと、
    　前記第１のサンプリング期間内に前記一対の第２アナログ信号を前記比較部に供給する第２のイネーブルスイッチと
    をさらに具備する請求項５記載のＡＤ変換器。
  7. 　前記第１のＤＡＣは、前記一対の第１アナログ信号を前記比較部に供給し、
    　前記第２のＤＡＣは、前記一対の第２アナログ信号を前記比較部に供給し、
    　前記比較部は、所定のイネーブル信号に従って前記一対の第２アナログ信号と前記一対の第１アナログ信号とのいずれかを選択して比較する
    請求項５記載のＡＤ変換器。
  8. 　前記第１および第２のＤＡＣと並列に接続され、第３のサンプリング期間内に第３の入力信号を保持する容量を有する第３のＤＡＣをさらに具備する
    請求項１記載のＡＤ変換器。
  9. それぞれが画素信号を出力する複数の画素を有する画素アレイ部と、
    　前記画素アレイ部からの画素信号が入力されるＡＤ変換器と
    を具備し、
    　前記ＡＤ変換器は、
    　　第１のサンプリング期間内に第１の入力信号を保持する容量を有する第１のＤＡＣと、
    　　前記第１のＤＡＣと並列に接続され、第２のサンプリング期間内に第２の入力信号を保持する容量を有する第２のＤＡＣと、
    　　前記第１および第２のＤＡＣに接続される比較部と
    を備える撮像装置。
  10. 　容量を有する第１のＤＡＣが、第１のサンプリング期間内に第１の入力信号を保持する手順と、
    　容量を有し、前記第１のＤＡＣと並列に接続された第２のＤＡＣが、第２のサンプリング期間内に第２の入力信号を保持する手順と、
    　前記第１および第２のＤＡＣに接続される比較部が、一対のアナログ信号を比較する手順と
    を具備するＡＤ変換器の制御方法。
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