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WO2024262305A1 - 撮像装置 - Google Patents

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WO2024262305A1
WO2024262305A1 PCT/JP2024/020352 JP2024020352W WO2024262305A1 WO 2024262305 A1 WO2024262305 A1 WO 2024262305A1 JP 2024020352 W JP2024020352 W JP 2024020352W WO 2024262305 A1 WO2024262305 A1 WO 2024262305A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
amplifier circuit
power supply
supply voltage
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/020352
Other languages
English (en)
French (fr)
Inventor
祐介 徳永
祥平 柄谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202480038418.3A priority Critical patent/CN121264059A/zh
Publication of WO2024262305A1 publication Critical patent/WO2024262305A1/ja
Anticipated expiration legal-status Critical
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to an imaging device, and in particular to an imaging device that is able to suppress degradation of image quality.
  • CMOS image sensor that performs AD (analog-to-digital) conversion of a pixel signal by using a comparator to compare an analog pixel signal with a reference signal that has a linearly decreasing ramp waveform and counting the time until the reference signal falls below the pixel signal (see, for example, Patent Document 1).
  • AD analog-to-digital
  • the captured image may show bright or black horizontal bands in the dark areas surrounding the illuminated areas. This phenomenon is called streaking, and it causes a decrease in image quality. It would be desirable to be able to make adjustments to prevent this streaking phenomenon from occurring.
  • This technology was developed in light of these circumstances, and makes it possible to adjust sensitivity to phenomena that degrade image quality.
  • a first imaging device is an imaging device that includes a comparator circuit having a first transistor to which a pixel signal output from a pixel is input, a second transistor to which a reference signal is input, a third transistor connected to a common terminal of the first transistor and the second transistor, and a capacitor provided on a wiring that connects a gate terminal of the third transistor and one end of the first transistor.
  • a second imaging device is an imaging device including a differential pair to which a pixel signal output from a pixel and a reference signal are input, an amplifier circuit connected to the output terminal of the differential pair and having one end connected to a first high power supply voltage and the other end connected to a first low power supply voltage, an inversion circuit connected to the output terminal of the amplifier circuit and having one end connected to a second high power supply voltage and the other end connected to a second low power supply voltage, and a comparator circuit having a capacitance provided on a wiring connecting the output terminal of the amplifier circuit and the second low power supply voltage, or on a wiring connecting the output terminal of the amplifier circuit and the first high power supply voltage.
  • a third imaging device includes a differential pair to which a pixel signal output from a pixel and a reference signal are input, and an amplifier circuit connected to the output terminal of the differential pair, with one end connected to a high power supply voltage and the other end connected to a low power supply voltage, the amplifier circuit having a first transistor with a gate terminal connected to the output terminal of the differential pair and a second transistor with a gate terminal connected to one end of a capacitance, the other end of the capacitance being an imaging device equipped with a comparator circuit connected to the high power supply voltage or the low power supply voltage.
  • a fourth imaging device is an imaging device including a comparator circuit having a differential pair to which a pixel signal output from a pixel and a reference signal are input, an amplifier circuit connected to the output terminal of the differential pair and having one end connected to a first high power supply voltage and the other end connected to a first low power supply voltage, an inversion circuit connected to the output terminal of the amplifier circuit and having one end connected to a second high power supply voltage and the other end connected to a second low power supply voltage, and a transistor provided on a wiring connecting the output terminal of the inversion circuit and the second high power supply voltage, or on a wiring connecting the output terminal of the inversion circuit and the second low power supply voltage.
  • a comparator circuit in a first imaging device according to one aspect of the present technology, has a first transistor to which a pixel signal output from a pixel is input, a second transistor to which a reference signal is input, a third transistor connected to a common terminal of the first and second transistors, and a capacitor provided on a wiring that connects the gate terminal of the third transistor and one end of the first transistor.
  • a comparator circuit has a differential pair to which a pixel signal output from a pixel and a reference signal are input, an amplifier circuit connected to the output terminal of the differential pair and having one end connected to a first high power supply voltage and the other end connected to a first low power supply voltage, an inversion circuit connected to the output terminal of the amplifier circuit and having one end connected to a second high power supply voltage and the other end connected to a second low power supply voltage, and a capacitance provided on a wiring that connects the output terminal of the amplifier circuit and the second low power supply voltage, or on a wiring that connects the output terminal of the amplifier circuit and the first high power supply voltage.
  • a third imaging device has a differential pair to which a pixel signal output from a pixel and a reference signal are input, and an amplifier circuit connected to the output terminal of the differential pair, with one end connected to a high power supply voltage and the other end connected to a low power supply voltage.
  • the amplifier circuit has a first transistor having a gate terminal connected to the output terminal of the differential pair and a second transistor having a gate terminal connected to one end of a capacitance, and a comparator circuit connected to the other end of the capacitance to the high power supply voltage or the low power supply voltage.
  • a comparator circuit has a differential pair to which a pixel signal output from a pixel and a reference signal are input, an amplifier circuit connected to the output terminal of the differential pair and having one end connected to a first high power supply voltage and the other end connected to a first low power supply voltage, an inversion circuit connected to the output terminal of the amplifier circuit and having one end connected to a second high power supply voltage and the other end connected to a second low power supply voltage, and a transistor provided on a wiring that connects the output terminal of the inversion circuit and the second high power supply voltage, or on a wiring that connects the output terminal of the inversion circuit and the second low power supply voltage.
  • the imaging device may be an independent device or an internal block that constitutes a single device.
  • FIG. 1 is a diagram showing a configuration of an embodiment of an imaging device to which the present technology is applied.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 13 is a diagram for explaining streaking.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a comparator.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a comparator.
  • FIG. 2 is a diagram illustrating a configuration of an amplifier circuit according to the first embodiment.
  • FIG. 4 is a diagram illustrating another configuration of the amplifier circuit according to the first embodiment.
  • 11 is a graph for explaining that streaking can be adjusted.
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a second embodiment.
  • FIG. 1 is a diagram showing a configuration of an embodiment of an imaging device to which the present technology is applied.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel.
  • FIG. 13 is
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a third embodiment.
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a fifth embodiment.
  • FIG. 13 is a diagram illustrating another configuration of the amplifier circuit according to the fifth embodiment.
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a sixth embodiment.
  • FIG. 23 is a diagram illustrating a configuration of an amplifier circuit according to a seventh embodiment.
  • FIG. 23 is a diagram illustrating a configuration of an amplifier circuit according to an eighth embodiment.
  • FIG. 13 is a diagram illustrating a configuration of an amplifier circuit according to a ninth embodiment.
  • FIG. 23 is a diagram illustrating a configuration of an amplifier circuit according to a tenth embodiment.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit;
  • FIG. 23 is a diagram illustrating a configuration of an amplifier circuit according to a tenth embodiment.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit
  • FIG. 1 is a diagram showing a configuration of an embodiment of an imaging device 100 to which the present technology is applied.
  • the imaging device 100 (also called an imaging element or image sensor) comprises a pixel section 101, a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-analog conversion device) 104, an ADC (analog-digital conversion device) group 105, a horizontal transfer scanning circuit 106, an amplifier circuit 107, and a signal processing circuit 108.
  • unit pixels each including a photoelectric conversion element that photoelectrically converts incident light into an amount of charge corresponding to the amount of light are arranged in a matrix.
  • a specific circuit configuration of the unit pixel will be described later with reference to FIG. 2.
  • pixel drive lines 109 are wired for each row along the left-right direction of the figure (pixel arrangement direction of pixel rows/horizontal direction) for the matrix-like pixel arrangement, and vertical signal lines 110 are wired for each column along the up-down direction of the figure (pixel arrangement direction of pixel columns/vertical direction).
  • One end of the pixel drive line 109 is connected to an output terminal corresponding to each row of the vertical scanning circuit 103.
  • FIG. 1 shows one pixel drive line 109 for each pixel row, two or more pixel drive lines 109 may be provided for each pixel row.
  • the timing control circuit 102 includes a timing generator (not shown) that generates various timing signals.
  • the timing control circuit 102 controls the drive of the vertical scanning circuit 103, the DAC 104, the ADC group 105, and the horizontal transfer scanning circuit 106 based on various timing signals generated by the timing generator, based on control signals and the like provided from the outside.
  • the vertical scanning circuit 103 is composed of a shift register, an address decoder, etc. Although the specific configuration is not shown here, the vertical scanning circuit 103 includes a read scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the unit pixels from which signals are read out, row by row.
  • the sweep scanning system performs sweep scanning on the readout row that is read out by the readout scanning system, preceding the readout scanning by the shutter speed, to sweep out (reset) unnecessary charges from the photoelectric conversion elements of the unit pixels of that readout row.
  • This sweeping out (resetting) of unnecessary charges by the sweeping scanning system performs a so-called electronic shutter operation.
  • the electronic shutter operation refers to the operation of discarding the photoelectric charge of the photoelectric conversion element and starting a new exposure (starting the accumulation of photoelectric charge).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light that has entered since the previous readout operation or electronic shutter operation.
  • the period from the readout timing of the previous readout operation or the sweeping timing of the electronic shutter operation to the readout timing of the current readout operation is the accumulation time (exposure time) of the photoelectric charge in the unit pixel.
  • the pixel signal VSL output from each unit pixel of the pixel row selected and scanned by the vertical scanning circuit 103 is supplied to the ADC group 105 via the vertical signal line 110 of each column.
  • VIN_REF a reference signal which is a linearly increasing ramp waveform signal, and supplies it to the ADC group 105.
  • the ADC group 105 includes comparators (comparator circuits) 121-1 through 121-n, counters 122-1 through 122-n, and latches 123-1 through 123-n.
  • comparators components (comparator circuits) 121-1 through 121-n, counters 122-1 through 122-n, and latches 123-1 through 123-n.
  • comparators 121-1 through 121-n when there is no need to individually distinguish between comparators 121-1 through 121-n, counters 122-1 through 122-n, and latches 123-1 through 123-n, they will simply be referred to as comparators 121, counters 122, and latches 123.
  • the comparator 121, counter 122, and latch 123 are each provided for each column of the pixel unit 101, forming an ADC.
  • the ADC group 105 has an ADC for each column of the pixel unit 101.
  • Comparator 121 compares the voltage of the signal obtained by adding together the pixel signal VSL and the reference signal VIN_REF output from each pixel via a capacitance with a predetermined reference voltage, and supplies an output signal indicating the comparison result to counter 122.
  • the counter 122 converts the analog pixel signal into a digital pixel signal represented by a count value by counting the time until the signal obtained by adding the pixel signal VSL and the reference signal VIN_REF via a capacitance exceeds a predetermined reference voltage based on the output signal of the comparator 121.
  • the counter 122 supplies the count value to the latch 123.
  • the latch 123 holds the count value supplied from the counter 122.
  • the latch 123 also performs CDS (Correlated Double Sampling) by taking the difference between the count value of the D phase corresponding to the pixel signal at the signal level and the count value of the P phase corresponding to the pixel signal at the reset level.
  • CDS Correlated Double Sampling
  • the horizontal transfer scanning circuit 106 is composed of a shift register, an address decoder, etc., and sequentially selects and scans the circuit parts corresponding to the pixel columns of the ADC group 105. Through the selective scanning by the horizontal transfer scanning circuit 106, the digital pixel signals held in the latch 123 are sequentially transferred to the amplifier circuit 107 via the horizontal transfer line 111.
  • the amplifier circuit 107 amplifies the digital pixel signal supplied from the latch 123 and supplies it to the signal processing circuit 108.
  • the signal processing circuit 108 performs predetermined signal processing on the digital pixel signals supplied from the amplifier circuit 107 to generate two-dimensional image data. For example, the signal processing circuit 108 corrects vertical line defects and point defects, clamps the signal, and performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. The signal processing circuit 108 outputs the generated image data to a downstream device.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a pixel 150 provided in the pixel section 101. As shown in FIG.
  • the pixel 150 has a photoelectric conversion element, for example a photodiode 151, and four transistors, a transfer transistor 152, an amplification transistor 154, a selection transistor 155, and a reset transistor 156, as active elements for the photodiode 151.
  • a photoelectric conversion element for example a photodiode 151, and four transistors, a transfer transistor 152, an amplification transistor 154, a selection transistor 155, and a reset transistor 156, as active elements for the photodiode 151.
  • the photodiode 151 photoelectrically converts the incident light into an amount of charge (electrons in this case) that corresponds to the amount of light.
  • the transfer transistor 152 is connected between the photodiode 151 and the FD (floating diffusion) 153. When the transfer transistor 152 is turned on by a drive signal TX supplied from the vertical scanning circuit 103, it transfers the charge stored in the photodiode 151 to the FD 153.
  • the gate of the amplification transistor 154 is connected to the FD 153.
  • the amplification transistor 154 is connected to the vertical signal line 110 via the selection transistor 155, and forms a source follower with a constant current source 157 outside the pixel unit 101.
  • the selection transistor 155 is turned on by the drive signal SEL supplied from the vertical scanning circuit 103, the amplification transistor 154 amplifies the potential of the FD 153 and outputs a pixel signal indicating a voltage corresponding to the potential to the vertical signal line 110.
  • the pixel signal output from each pixel 150 is then supplied to each comparator 121 of the ADC group 105 via the vertical signal line 110.
  • the reset transistor 156 is connected between the power supply VDD and the FD 153.
  • the reset transistor 156 is turned on by the drive signal RST supplied from the vertical scanning circuit 103, the potential of the FD 153 is reset to the potential of the power supply VDD.
  • ⁇ About streaking> For example, when an image of a long and narrow light source is captured in a darkroom by the above-described imaging device 100, there is a possibility that an image as shown in Fig. 3 will be captured.
  • image A1 shown in Fig. 3 there is a light input area A2 in which the light source is captured, and there is a dark sunken area A3 on the left side of the light input area A2 in the figure and in the same row as the light source.
  • the black sunken area A3 is an area that has the same color as the areas in image A1 other than the light input area A2, but it is a dark color and appears to be a sunken black area. This phenomenon is called streaking. In the embodiment described below, the sensitivity to such streaking can be adjusted.
  • ⁇ Comparator configuration> 4 is a diagram showing a configuration example of the comparator (comparator circuit) 121.
  • the comparator 121 is composed of a first amplifier circuit 201, a second amplifier circuit 202, and a third amplifier circuit 203.
  • the first amplifier circuit 201 and the second amplifier circuit 202 are connected to a high power supply voltage VDDA and a low power supply voltage VSSA, respectively.
  • the voltage VDD of the high power supply voltage VDDA is higher than the voltage VSS of the low power supply voltage VSSA.
  • the A of the high power supply voltage VDDA and the low power supply voltage VSSA indicates that they are power supply voltages for analog circuits.
  • the third amplifier circuit 203 is connected to a high power supply voltage VDDD and a low power supply voltage VSSD.
  • the D in the high power supply voltage VDDD and the low power supply voltage VSSD indicates that they are power supply voltages for digital circuits.
  • the high power supply voltage VDDA and the high power supply voltage VDDD may have different voltage values or may have the same voltage value.
  • the high power supply voltage VDDA has a higher voltage value than the high power supply voltage VDDD.
  • the low power supply voltage VSSA and the low power supply voltage VSSD may have different voltage values or may have the same voltage value.
  • the low power supply voltage VSSA and the low power supply voltage VSSD are both at ground potential (0 V).
  • the first amplifier circuit 201 receives the reference signal VIN_REF from the DAC 104 (FIG. 1) and the pixel signal VIN_PIX from the pixel 150 in the pixel unit 101. As described below, the first amplifier circuit 201 can be configured as a differential amplifier circuit. The first amplifier circuit 201 also receives a bias current VGCM supplied to a transistor (transistor 315 in FIG. 5) that functions as a constant current source.
  • the signal VOUT1 from the first amplifier circuit 201 is supplied to the second amplifier circuit 202.
  • the second amplifier circuit 202 converts the input signal VOUT1 into a signal VOUT2 that rises as it falls, and supplies it to the third amplifier circuit 203.
  • the third amplifier circuit 203 is a circuit that performs an inversion operation, and outputs a falling signal VOUT3 when the input signal VOUT2 rises.
  • FIG. 5 shows an example of the circuit configuration of the comparator 121.
  • the first amplifier circuit 201 is a differential amplifier circuit, and is composed of transistors 313 and 314 that form a differential pair, transistors 311 and 312 that form a current mirror, and transistor 315 that serves as a constant current source that supplies a current according to the input bias current VGCM.
  • Transistors 313, 314, and 315 are composed of NMOS (Negative Channel MOS) transistors, and transistors 311 and 312 are composed of PMOS (Positive Channel MOS) transistors.
  • the reference signal VIN_REF output from the DAC 104 ( Figure 1) is input to the gate of transistor 313, and the pixel signal VIN_PIX output from the pixel 150 ( Figures 1 and 2) in the pixel unit 101 is input to the gate of transistor 314.
  • the sources of transistors 313 and 314 are connected to the drain of transistor 315, and the source of transistor 315 is connected to the low power supply voltage VSSA (or ground).
  • An input bias current VGCM is supplied to the gate of transistor 315.
  • the drain of transistor 313 is connected to the gates of transistors 311 and 312 that form a current mirror circuit and to the drain of transistor 311, and the drain of transistor 314 is connected to the drain of transistor 312.
  • the sources of transistors 311 and 312 are connected to the high power supply voltage VDDA.
  • connection point between the drain of transistor 312 and the drain of transistor 314 is the output terminal of the first amplifier circuit 201, and the signal VOUT1 is output to the second amplifier circuit 202.
  • the second amplifier circuit 202 also functions as a buffer that buffers the output signal VOUT1 from the first amplifier circuit 201 so that it can be output at an appropriate level to the third amplifier circuit 203.
  • the second amplifier circuit 202 amplifies the output signal VOUT1 from the first amplifier circuit 201 with a predetermined gain, and outputs the resulting output signal VOUT2 from the output terminal.
  • the second amplifier circuit 202 includes a transistor 411 and a transistor 412.
  • the transistor 411 can be configured as an NMOS transistor, and the transistor 412 can be configured as a PMOS transistor.
  • the source of the transistor 412 is connected to the high power supply voltage VDDA, the gate is connected to the output terminal of the first amplifier circuit 201, and the drain is connected to the drain of the transistor 411 and the output terminal (the third amplifier circuit 203).
  • the source of the transistor 411 is connected to the low power supply voltage VSSA (which may be ground GND), and the gate is connected to a bias generation circuit (not shown) to which a bias voltage VBN is supplied.
  • the second amplifier circuit 202 is configured to receive a voltage VBN from a bias generation circuit.
  • FIG. 5 shows a configuration in which a bias voltage is supplied from the outside, but as will be described later, if the second amplifier circuit 202 is a self-bias type, it is also possible to omit the supply of the bias voltage VBN from the bias generation circuit.
  • the imaging device 100 is provided with a bias generation circuit.
  • the bias generation circuit is connected to each of the comparators 121-1 to 121-n, and configured to supply a common bias voltage to each of the comparators 121-1 to 121-n.
  • the third amplifier circuit 203 includes a transistor 511 and a transistor 512.
  • the transistor 511 can be configured as an NMOS transistor, and the transistor 512 can be configured as a PMOS transistor.
  • the third amplifier circuit 203 functions as an inverter.
  • the third amplifier circuit 203 is described using an example in which it is configured as a transistor 511 and a transistor 512, but other configurations using a NAND circuit, an OR circuit, or the like can also be used as appropriate.
  • the source of transistor 512 is connected to a power supply VDDD, and the drain is connected to the drain of transistor 511 and the output terminal VOUT3.
  • the source of transistor 511 is connected to a low power supply voltage VSSD (which may be ground GND).
  • the gates of transistors 512 and 511 are connected to the output terminal VOUT2 of the second amplifier circuit 202, and the signal VOUT2 from the second amplifier circuit 202 is input.
  • the configuration of the comparator 121 shown here is just one example, and can be modified as appropriate to other configurations, such as a configuration in which the PMOS transistors described above are replaced with NMOS transistors, and the present technology can also be applied to the modified configuration.
  • first amplifier circuit 201 the second amplifier circuit 202, and the third amplifier circuit 203, each of which has a configuration for adjusting the sensitivity to streaking.
  • adjusting the sensitivity to streaking means, for example, guiding an area where blackening occurs in the direction of whitening, or guiding an area where whitening occurs in the direction of blackning. By making such adjustments, even if streaking does occur, an image is obtained in which the effects of streaking are reduced.
  • First Embodiment 6 is a diagram showing an example of the configuration of a first amplifier circuit 201a in the first embodiment having a configuration for adjusting the sensitivity to streaking.
  • the same reference numerals are used to designate the same components as those in the first amplifier circuit 201, the second amplifier circuit 202, and the third amplifier circuit 203 shown in FIG. 5, and the description thereof will be omitted as appropriate.
  • the first amplifier circuit 201a in the first embodiment shown in FIG. 6 has a configuration in which a capacitance 321 is added to the first amplifier circuit 201 shown in FIG. 5.
  • One end of the capacitance 321 is connected to a common terminal (the portion marked TAIL in the figure, hereafter referred to as the common terminal TAIL) to which the sources of the transistors 313 and 314 are connected.
  • TAIL common terminal
  • the other end of the capacitance 321 is connected to the gate terminal of the transistor 315.
  • the capacitor 321 is provided on a wiring that connects the transistor 315 that functions as a constant current source and the transistor 314 to which the pixel signal VIN_PIX is input.
  • the capacitor 321 is provided on a wiring that connects the transistor 315 that functions as a constant current source and the transistor 313 to which the reference signal VIN_REF is input.
  • the capacitor 321 may be a capacitor having a high dielectric constant with a relative dielectric constant higher than a predetermined value (e.g., 100).
  • a switch 322 may be provided.
  • a switch 322 made of a transistor is connected between the common terminal TAIL and the capacitor 321.
  • the switch 322 is provided on the wiring connecting the common terminal TAIL and the transistor 315, and is connected in series with the capacitor 321.
  • switch 322 is configured as an NMOS transistor, with its drain connected to the common terminal TAIL and its source connected to the capacitor 321.
  • a signal CVGCMEN is supplied to the gate of switch 322, and the switch is configured to be turned on and off.
  • the applicant has confirmed by simulation how much the occurrence of blackening (occurrence of streaking) changes when switch 322 is turned on and off in the first amplifier circuit 201a' shown in FIG. 7.
  • the graph in FIG. 8 shows a graph representing the amount of streaking when switch 322 is turned on, and a graph representing the amount of streaking when switch 322 is turned off.
  • the horizontal axis represents VSL [V]
  • the vertical axis represents the LSB value of the amount of streaking.
  • the dotted line represents the measurement amount when switch 322 is turned off, in other words, when capacitance 321 is disconnected, and when a conventional first amplifier circuit not equipped with capacitance 321 is used.
  • the solid line represents the measurement amount when switch 322 is turned on, in other words, when capacitance 321 is connected, and when the first amplifier circuit 201a to which the present technology is applied, as shown in FIG. 6, is used.
  • the amount of streaking is closer to zero in the graph in FIG. 8 where switch 322 is on than in the graph where switch 322 is off. From this, it can be seen that when switch 322 is on, that is, by providing capacitance 321, the amount of streaking is reduced and induced in the direction of whitening, thereby suppressing the effects of streaking.
  • this technology makes it possible to adjust the sensitivity to streaking, suppress the occurrence of streaking, and even if streaking does occur, capture images with reduced effects.
  • the switch 322 can be configured so that it is turned on and off according to the characteristics of the captured image.
  • the switch 322 can be configured so that it is controlled to be turned on when it is determined that the captured image is one in which the difference between light and dark is large, with dark areas occupying the majority of the image, and in which streaking is likely to occur.
  • the switch 322 may be turned on when the module is manufactured.
  • the amount of streaking can be reduced by changing switch 322 to the on state and combining it with the module.
  • the capacitance of the capacitor 321 may be set according to the amount of streaking that may occur in the combined module (pixel unit 101), and at the time of manufacture, a comparator 121 including a first amplifier circuit 201a including a capacitor 321 of an appropriate capacitance may be combined with the module.
  • Second Embodiment Fig. 9 is a diagram showing a configuration example of a first amplifier circuit 201b in the second embodiment.
  • the first amplifier circuit 201b in the second embodiment is similar to the first amplifier circuit 201a' in the first embodiment shown in Fig. 7 except that a switch 331 and a switch 332 are added to the first amplifier circuit 201a' in the first embodiment.
  • switches 331 and 332 which are configured with transistors, are connected between the common terminal TAIL and the transistor 315.
  • the switches 331 and 332 are configured with NMOS transistors.
  • the drain of the transistor that constitutes switch 331 is connected to the common terminal TAIL, and the source is connected to switches 322 and 332.
  • the gate of switch 331 is configured to receive signal SW1.
  • the drain of the transistor that constitutes switch 332 is connected to switch 331, and the source is connected to transistor 315.
  • the gate of switch 332 is configured to receive signal SW2.
  • the switch 331 and the switch 332 can be inserted between the common terminal TAIL and the transistor 315.
  • the streaking sensitivity can also be adjusted in the first amplifier circuit 201b having such a configuration.
  • the switch 322 can be omitted.
  • Third Embodiment Fig. 10 is a diagram showing a configuration example of a first amplifier circuit 201c according to the third embodiment.
  • the first amplifier circuit 201c according to the third embodiment shown in Fig. 10 has a configuration in which a switch 341 and a capacitor 342 are added to the first amplifier circuit 201 shown in Fig. 5.
  • the switch 341 is configured with an NMOS transistor.
  • the drain of the transistor that configures the switch 341 is connected to the gate side of the transistor 314, and is supplied with the signal VIN_PIX from the pixel 150.
  • the gate of the switch 341 is supplied with the signal CVGCMEN.
  • the source of the switch 341 is connected to one end of the capacitor 342.
  • the other end of the capacitor 342 is connected to the gate side of the transistor 315, and is supplied with the signal VGCM.
  • a configuration can be used in which a switch 341 and a capacitor 342 are inserted between a transistor 314 to which a signal from a pixel 150 is input and a transistor 315 serving as a constant current source.
  • the first amplifier circuit 201c having such a configuration can also adjust the sensitivity to streaking.
  • the switch 341 can also be omitted.
  • Fig. 11 is a diagram showing a configuration example of a first amplifier circuit 201d in the fourth embodiment.
  • the first amplifier circuit 201d in the fourth embodiment is similar to the first amplifier circuit 201c in the third embodiment shown in Fig. 10 except that a switch 351 and a switch 352 are added to the first amplifier circuit 201c in the third embodiment.
  • switches 351 and 352 which are configured with transistors, are connected between the common terminal TAIL and the transistor 315.
  • the switches 351 and 352 are configured with NMOS transistors.
  • the drain of the transistor constituting switch 351 is connected to common terminal TAIL, and the source is connected to switch 352.
  • a signal SW1 is supplied to the gate of switch 351.
  • the drain of the transistor constituting switch 352 is connected to switch 351, and the source is connected to transistor 315.
  • a signal SW2 is supplied to the gate of switch 352.
  • the switch 351 and the switch 352 can be inserted between the common terminal TAIL and the transistor 315.
  • the streaking sensitivity can also be adjusted in the first amplifier circuit 201d having such a configuration.
  • the switch 341 can also be omitted.
  • Fifth embodiment 12 is a diagram showing an example of the configuration of a second amplifier circuit 202a according to the fifth embodiment, which has a configuration for adjusting the sensitivity to streaking.
  • the same components as those in the second amplifier circuit 202 shown in FIG. 5 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the second amplifier circuit 202a in the fifth embodiment shown in FIG. 12 has a configuration in which a capacitance 421 is added to the second amplifier circuit 202 shown in FIG. 5.
  • One end of the capacitance 421 is connected to the output terminal (output terminal VOUT2) of the second amplifier circuit 202a, and the other end is connected to the low power supply voltage VSSD to which the third amplifier circuit 203 is connected.
  • a switch 422 may be provided.
  • a switch 422 is connected between the output terminal VOUT2 and the capacitor 421.
  • the switch 422 may be configured as a transistor.
  • the switch shown as a transistor may be configured as a switch other than a transistor, as in the switch 422 shown in FIG. 13.
  • the second amplifier circuits 202a and 202a' shown in Figures 12 and 13 show a configuration in which a bias voltage VBN is supplied to the transistor 411 from the outside.
  • a bias generation circuit is provided in the imaging device 100 ( Figure 1).
  • the bias generation circuit is connected to each of the comparators 121-1 to 121-n, and is configured to supply a bias voltage in common to each of the comparators 121-1 to 121-n.
  • the streaking sensitivity can also be adjusted in the second amplifier circuits 202a, 202a' having such a configuration.
  • FIG. 14 is a diagram showing an example of the configuration of a second amplifier circuit 202b in the sixth embodiment.
  • the same components as those in the second amplifier circuit 202 shown in Fig. 5 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the second amplifier circuit 202b in the sixth embodiment shown in FIG. 14 has a configuration in which a capacitor 431 and a switch 432 are added to the second amplifier circuit 202 shown in FIG. 5.
  • One end of the capacitor 431 is connected to the high power supply voltage VDDA, and the other end is connected to the switch 432.
  • One end of the switch 432 is connected to the capacitor 431, and the other end is connected to the output terminal VOUT2.
  • the second amplifier circuit 202b shown in FIG. 14 has a configuration in which a capacitor 431 is provided on the high power supply voltage VDDA side, and the second amplifier circuit 202a' shown in FIG. 13 described above has a configuration in which a capacitor 421 is provided on the low power supply voltage VSSD side.
  • the capacitors 421 and 431 that strengthen the output signal VOUT2 may be provided on the low power supply voltage VSSD side or on the high power supply voltage VDDA side.
  • the streaking sensitivity can also be adjusted in the second amplifier circuit 202b having such a configuration.
  • the switch 432 can be omitted.
  • Seventh embodiment 15 is a diagram showing a configuration example of a second amplifier circuit 202c in the seventh embodiment.
  • the seventh embodiment and an eighth embodiment described later are configurations in which the second amplifier circuit 202 is designed to be a self-bias type.
  • the second amplifier circuit 202c shown in FIG. 15 is configured by adding a capacitor 441 and a switch 442 to the second amplifier circuit 202 shown in FIG. 5.
  • One end of the capacitor 441 is connected to the low power supply voltage VSSA, and the other end is connected to the switch 442 and the gate of the transistor 412.
  • the gate of transistor 412 is connected to the low power supply voltage VSSA via capacitor 441.
  • One end of the switch 442 is connected to the capacitor 441, and the other end is connected to the output terminal VOUT2.
  • the drain of the transistor 412 is also connected to the output terminal VOUT2.
  • the switch 442 is connected between the drain and gate of the transistor 412.
  • This technology can also be applied to the self-biased second amplifier circuit 202c configured in this way.
  • the streaking sensitivity can also be adjusted in the second amplifier circuit 202c configured in this way.
  • the switch 442 can be omitted.
  • FIG. 16 is a diagram showing a configuration example of a second amplifier circuit 202d in the eighth embodiment.
  • the second amplifier circuit 202d shown in Fig. 16 is configured by reversing the polarity of the transistors in the second amplifier circuit 202c shown in Fig. 15.
  • the second amplifier circuit 202c shown in FIG. 16 is configured by adding a capacitor 451 and a switch 452 to the second amplifier circuit 202 shown in FIG. 5, and differs in that the transistor to which the output signal VOUT1 from the first amplifier circuit 201 is input is connected to the low power supply voltage VSSA side.
  • the source of the transistor 462 is connected to the low power supply voltage VSSA.
  • the gate of the transistor 462 is connected to the output terminal VOUT1 of the first amplifier circuit 201, and is configured to receive the output signal VOUT1.
  • the drain of the transistor 462 is connected to the drain of the transistor 461, the output terminal VOUT2, and one end of the switch 452.
  • the source of transistor 461 is connected to the high power supply voltage VDDA, and the gate is connected to the high power supply voltage VDDA via capacitor 451.
  • One end of the switch 452 is connected to the high power supply voltage VDDA via the gate of the transistor 461 and the capacitor 451, and the other end is connected to the drain of the transistor 461 and the output terminal VOUT2.
  • the switch 452 is connected between the drain and gate of the transistor 461.
  • the present technology can also be applied to the self-biased second amplifier circuit 202d configured in this way.
  • the streaking sensitivity can also be adjusted in the second amplifier circuit 202d configured in this way.
  • the switch 432 can be omitted.
  • Ninth embodiment 17 is a diagram showing an example of the configuration of a third amplifier circuit 203a according to the ninth embodiment having a configuration for adjusting the sensitivity to streaking.
  • the same components as those in the configuration of the third amplifier circuit 203 shown in FIG. 5 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the third amplifier circuit 203a in the ninth embodiment shown in FIG. 17 has a configuration in which a switch 521 and a transistor 522 are added to the third amplifier circuit 203 shown in FIG. 5.
  • the transistor 522 is configured as an NMOS transistor.
  • the transistor 522 is provided on the wiring that connects the inverting circuit configured by the transistors 511 and 512 to the low power supply voltage VSSD.
  • the drain of transistor 522 is connected to the output terminal VOUT3 of the third amplifier circuit 203, and the source is connected to one end of switch 521.
  • the gate of transistor 522 is supplied with the output signal VOUT2 from the second amplifier circuit 202.
  • the output signal VOUT2 from the second amplifier circuit 202 is configured to be supplied to the gate of transistor 511, the gate of transistor 512, and the gate of transistor 522, respectively.
  • the third amplifier circuit 203a can also be configured without the switch 521.
  • the number of NMOS transistors that drive the output signal VOUT3 from the third amplifier circuit 203a is increased, and the gate capacitance is added to the output signal VOUT2 from the second amplifier circuit 202.
  • the third amplifier circuit 203a having such a configuration can also adjust the sensitivity to streaking.
  • FIG. 18 is a diagram showing an example of the configuration of a third amplifier circuit 203b in the tenth embodiment.
  • the third amplifier circuit 203b in the tenth embodiment shown in FIG. 18 has a configuration in which a switch 531 and a transistor 532 are added to the third amplifier circuit 203 shown in FIG. 5.
  • the transistor 532 is a PMOS transistor.
  • the transistor 532 is provided on the wiring that connects the inverting circuit formed by the transistors 511 and 512 to the high power supply voltage VDDD.
  • the source of transistor 532 is connected to the high power supply voltage VDDD via switch 531, and the drain is connected to the output terminal VOUT3 of the third amplifier circuit 203.
  • the gate of transistor 532 is supplied with the output signal VOUT2 from the second amplifier circuit 202.
  • the output signal VOUT2 from the second amplifier circuit 202 is configured to be supplied to the gate of transistor 511, the gate of transistor 512, and the gate of transistor 532, respectively.
  • One end of the switch 531 is connected to the transistor 532, and the other end is connected to the high power supply voltage VDDD.
  • the switch 531 can also be omitted.
  • the number of PMOS transistors that drive the output signal VOUT3 from the third amplifier circuit 203b is increased, and the gate capacitance is added to the output signal VOUT2 from the second amplifier circuit 202.
  • the third amplifier circuit 203b having such a configuration can also adjust the sensitivity to streaking.
  • the first to fourth embodiments relating to the first amplifier circuit 201, the fifth to eighth embodiments relating to the second amplifier circuit 202, and the ninth and tenth embodiments relating to the third amplifier circuit 203 can be implemented independently of each other, or can be implemented in combination.
  • the comparator 121 may be a comparator 121 to which any one of the first to tenth embodiments is applied.
  • the comparator 121 can be a comparator 121 including a first amplifier circuit 201 to which any one of the first to fourth embodiments is applied, and a second amplifier circuit 202 to which any one of the fifth to eighth embodiments is applied.
  • the comparator 121 can be a comparator 121 including a first amplifier circuit 201 to which any one of the first to fourth embodiments is applied, and a third amplifier circuit 203 to which either the ninth or tenth embodiment is applied.
  • the comparator 121 can be a comparator 121 including a second amplifier circuit 202 to which any one of the fifth to eighth embodiments is applied, and a third amplifier circuit 203 to which either the ninth or tenth embodiment is applied.
  • the comparator 121 can be a comparator 121 including a first amplifier circuit 201 to which any one of the first to fourth embodiments is applied, a second amplifier circuit 202 to which any one of the fifth to eighth embodiments is applied, and a third amplifier circuit 203 to which either the ninth or tenth embodiment is applied.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 19 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 20 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 20 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or avoidance steering via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the image captured by the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the image captured by the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • a system refers to an entire device that is made up of multiple devices.
  • the present technology can also be configured as follows. (1) a first transistor to which a pixel signal output from a pixel is input; a second transistor to which a reference signal is input; a third transistor connected to a common terminal of the first transistor and the second transistor; a comparator circuit having a capacitance provided on a wiring connecting a gate terminal of the third transistor and one end of the first transistor. (2) The imaging device according to (1), wherein the comparator circuit further includes a switch connected in series with the capacitor on the wiring. (3) The imaging device according to (1) or (2), wherein the wiring connects a gate terminal of the third transistor and the common terminal. (4) The imaging device according to (1) or (2), wherein the wiring connects a gate terminal of the third transistor and a gate terminal of the first transistor.
  • a differential pair to which a pixel signal output from a pixel and a reference signal are input; an amplifier circuit connected to the output terminals of the differential pair, one end of which is connected to a first high power supply voltage and the other end of which is connected to a first low power supply voltage; an inverting circuit connected to the output terminal of the amplifier circuit, one end of which is connected to a second high power supply voltage and the other end of which is connected to a second low power supply voltage; a comparator circuit having a capacitance provided on a wiring connecting an output terminal of the amplifier circuit and the second low power supply voltage, or on a wiring connecting an output terminal of the amplifier circuit and the first high power supply voltage.
  • the comparator circuit further includes a switch connected in series with the capacitor on the wiring.
  • a differential pair to which a pixel signal output from a pixel and a reference signal are input; an amplifier circuit connected to the output terminals of the differential pair, one end of which is connected to a high power supply voltage and the other end of which is connected to a low power supply voltage; the amplifier circuit includes a first transistor having a gate terminal connected to an output terminal of the differential pair, and a second transistor having a gate terminal connected to one end of a capacitance, The other end of the capacitance is connected to the high power supply voltage or the low power supply voltage.
  • 100 imaging device 101 pixel section, 102 timing control circuit, 103 vertical scanning circuit, 105 ADC group, 106 horizontal transfer scanning circuit, 107 amplifier circuit, 108 signal processing circuit, 109 pixel drive line, 110 vertical signal line, 111 horizontal transfer line, 121 comparator, 122 counter, 123 latch, 150 pixel, 151 photodiode, 152 transfer transistor, 154 amplifier transistor, 155 selection transistor, 156 reset transistor, 157 constant current source, 201 first amplifier circuit, 202 second amplifier circuit, 203 third amplifier circuit, 3 11 transistor, 312 transistor, 313 transistor, 314 transistor, 315 transistor, 321 capacitance, 322 switch, 331, 332 switch, 341 switch, 342 capacitance, 351, 352 switch, 411, 412 transistor, 421 capacitance, 422 switch, 431 capacitance, 432 switch, 441 capacitance, 442 switch, 451 capacitance, 452 switch, 461, 462 transistor, 511, 512 transistor, 521 switch, 522 transistor, 531 switch

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Abstract

本技術は、ストリーキングといった画質の低下の要因となる現象が発生しないように調整できるようにする撮像装置に関する。 画素から出力される画素信号が入力される第１トランジスタと、参照信号が入力される第２トランジスタと、第１トランジスタおよび第２トランジスタの共通端子に接続される第３トランジスタと、第３トランジスタのゲート端子と第１トランジスタの一端とを繋ぐ配線上に設けられた容量とを有するコンパレータ回路を備える。本技術は、例えば撮像装置に適用できる。

Description

撮像装置
　本技術は、撮像装置に関し、特に、画質の低下を抑制することができるようにした撮像装置に関する。
　従来、アナログの画素信号と、線形に減少するランプ波形の参照信号とを比較器により比較し、参照信号が画素信号を下回るまでの時間をカウントすることにより、画素信号をＡＤ（アナログ－デジタル）変換するＣＭＯＳイメージセンサがある（例えば、特許文献１参照）。
特開2009-171397号公報
　例えば暗い場所で一部強い光があたっているような風景を撮像した場合に、光が当たっている領域の周辺の暗い部分に、明るいあるいは黒い横帯が発生した画像が撮像されることがある。このような現象は、ストリーキングと称され、画質を低下させる原因となる。このようなストリーキングという現象が発生しないように調整できることが望まれている。
　本技術は、このような状況に鑑みてなされたものであり、画質を低下させるような現象に対する感度を調整することができるようにするものである。
　本技術の一側面の第１の撮像装置は、画素から出力される画素信号が入力される第１トランジスタと、参照信号が入力される第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタの共通端子に接続される第３トランジスタと、前記第３トランジスタのゲート端子と前記第１トランジスタの一端とを繋ぐ配線上に設けられた容量とを有するコンパレータ回路を備える撮像装置である。
　本技術の一側面の第２の撮像装置は、画素から出力される画素信号と、参照信号と、が入力される差動対と、前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、前記増幅回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、または、前記増幅回路の出力端子と前記第１の高電源電圧とを繋ぐ配線上、に設けられた容量とを有するコンパレータ回路を備える撮像装置である。
　本技術の一側面の第３の撮像装置は、画素から出力される画素信号と、参照信号と、が入力される差動対と、前記差動対の出力端子に接続されるとともに、一端が高電源電圧に接続され、他端が低電源電圧に接続される増幅回路とを有し、前記増幅回路は、ゲート端子が前記差動対の出力端子と接続されている第１トランジスタと、ゲート端子が容量の一端に接続されている第２トランジスタとを有し、前記容量の他端は、前記高電源電圧、または、前記低電源電圧に接続されているコンパレータ回路を備える撮像装置である。
　本技術の一側面の第４の撮像装置は、画素から出力される画素信号と、参照信号と、が入力される差動対と、前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、前記反転回路の出力端子と前記第２の高電源電圧とを繋ぐ配線上、または、前記反転回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、に設けられたトランジスタとを有するコンパレータ回路を備える撮像装置である。
　本技術の一側面の第１の撮像装置においては、画素から出力される画素信号が入力される第１トランジスタと、参照信号が入力される第２トランジスタと、第１トランジスタおよび第２トランジスタの共通端子に接続される第３トランジスタと、第３トランジスタのゲート端子と第１トランジスタの一端とを繋ぐ配線上に設けられた容量とを有するコンパレータ回路が備えらえる。
　本技術の一側面の第２の撮像装置においては、画素から出力される画素信号と、参照信号と、が入力される差動対と、差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、増幅回路の出力端子と第２の低電源電圧とを繋ぐ配線上、または、増幅回路の出力端子と第１の高電源電圧とを繋ぐ配線上、に設けられた容量とを有するコンパレータ回路が備えられる。
　本技術の一側面の第３の撮像装置においては、画素から出力される画素信号と、参照信号と、が入力される差動対と、差動対の出力端子に接続されるとともに、一端が高電源電圧に接続され、他端が低電源電圧に接続される増幅回路とを有し、増幅回路は、ゲート端子が差動対の出力端子と接続されている第１トランジスタと、ゲート端子が容量の一端に接続されている第２トランジスタとを有し、容量の他端は、高電源電圧、または、低電源電圧に接続されているコンパレータ回路が備えられる。
　本技術の一側面の第４の撮像装置においては、画素から出力される画素信号と、参照信号と、が入力される差動対と、差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、反転回路の出力端子と第２の高電源電圧とを繋ぐ配線上、または、反転回路の出力端子と第２の低電源電圧とを繋ぐ配線上、に設けられたトランジスタとを有するコンパレータ回路が備えられる。
　なお、撮像装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した撮像装置の一実施の形態の構成を示す図である。 画素の構成例を示す回路図である。 ストリーキングについて説明するための図である。 比較器の回路構成例を示す図である。 比較器の回路構成例を示す図である。 第１の実施の形態における増幅回路の構成を示す図である。 第１の実施の形態における増幅回路の他の構成を示す図である。 ストリーキングを調整できることについて説明するためのグラフである。 第２の実施の形態における増幅回路の構成を示す図である。 第３の実施の形態における増幅回路の構成を示す図である。 第４の実施の形態における増幅回路の構成を示す図である。 第５の実施の形態における増幅回路の構成を示す図である。 第５の実施の形態における増幅回路の他の構成を示す図である。 第６の実施の形態における増幅回路の構成を示す図である。 第７の実施の形態における増幅回路の構成を示す図である。 第８の実施の形態における増幅回路の構成を示す図である。 第９の実施の形態における増幅回路の構成を示す図である。 第１０の実施の形態における増幅回路の構成を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像装置の構成例＞
　図１は、本技術を適用した撮像装置１００の一実施の形態の構成を示す図である。
　撮像装置１００（撮像素子またはイメージセンサとも称する）は、画素部１０１、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ（デジタル－アナログ変換装置）１０４、ＡＤＣ（アナログ－デジタル変換装置）群１０５、水平転送走査回路１０６、アンプ回路１０７、及び、信号処理回路１０８を備える。
　画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２を参照して後述する。また、画素部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線１１０が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。
　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１０５、及び、水平転送走査回路１０６等の駆動制御を行う。
　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列の垂直信号線１１０を介してＡＤＣ群１０５に供給される。
　ＤＡＣ１０４は、線形増加するランプ波形の信号である参照信号VIN_REFを生成し、ＡＤＣ群１０５に供給する。
　ＡＤＣ群１０５は、比較器（コンパレータ回路）１２１－１乃至比較器（コンパレータ）１２１－ｎ、カウンタ１２２－１乃至カウンタ１２２－ｎ、及び、ラッチ１２３－１乃至ラッチ１２３－ｎを備える。なお、以下、比較器１２１－１乃至比較器１２１－ｎ、カウンタ１２２－１乃至カウンタ１２２－ｎ、及び、ラッチ１２３－１乃至ラッチ１２３－ｎを個々に区別する必要がない場合、単に、比較器１２１、カウンタ１２２、及び、ラッチ１２３と称する。
　比較器１２１、カウンタ１２２、及び、ラッチ１２３は、それぞれ画素部１０１の列毎に１つずつ設けられ、ＡＤＣを構成する。すなわち、ＡＤＣ群１０５には、画素部１０１の列毎にＡＤＣが設けられている。
　比較器１２１は、各画素から出力される画素信号ＶＳＬと参照信号VIN_REFを、容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。
　カウンタ１２２は、比較器１２１の出力信号に基づいて、画素信号ＶＳＬと参照信号VIN_REFを容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ１２３に供給する。
　ラッチ１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ１２３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。
　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。
　アンプ回路１０７は、ラッチ１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。
　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。
　＜画素の構成例＞
　図２は、画素部１０１に設けられる画素１５０の構成例を示す回路図である。
　画素１５０は、光電変換素子としてたとえばフォトダイオード１５１を備え、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５、リセットトランジスタ１５６の４つのトランジスタを能動素子として備える。
　フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０３から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。
　ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０３から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオンすると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各画素１５０から出力された画素信号は、垂直信号線１１０を介して、ＡＤＣ群１０５の各比較器１２１に供給される。
　リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０３から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。
　＜ストリーキングについて＞
　上記した撮像装置１００により、例えば、暗室の中で細長い光源を撮像した場合、図３に示したような画像が撮像される可能性がある。図３に示した画像Ａ１中には、光源が撮像されている光入力領域Ａ２があり、その光入力領域Ａ２の図中左側であり、光源と同じ行に暗い黒沈み領域Ａ３がある。
　黒沈み領域Ａ３は、画像Ａ１内の光入力領域Ａ２以外の領域の色と同じ色となる領域であるが、暗い色となり、黒く沈み込んだような領域となる。このような現象は、ストリーキングと称される。以下に説明する実施の形態においては、このようなストリーキングに対する感度を調整することができる。
　＜比較器の構成＞
　図４は、比較器(コンパレータ回路)１２１の構成例を示す図である。比較器１２１は、第１の増幅回路２０１、第２の増幅回路２０２、および第３の増幅回路２０３から構成される。第１の増幅回路２０１と第２の増幅回路２０２は、高電源電圧VDDAと低電源電圧VSSAにそれぞれ接続されている。高電源電圧VDDAの電圧VDDは、低電源電圧VSSAの電圧VSSよりも高い電圧である。高電源電圧VDDAと低電源電圧VSSAのAは、アナログ回路用の電源電圧であることを表す。
　第３の増幅回路２０３は、高電源電圧VDDDと低電源電圧VSSDに接続されている。高電源電圧VDDDと低電源電圧VSSDのDは、デジタル回路用の電源電圧であることを表す。
　高電源電圧VDDAと高電源電圧VDDDは異なる電圧値であってもよいし、同一の電圧値であってもよい。一例として、高電源電圧VDDAは高電源電圧VDDDよりも高い電圧値を有する。低電源電圧VSSAと低電源電圧VSSDは異なる電圧値であってもよいし、同一の電圧値であってもよい。一例として、低電源電圧VSSAと低電源電圧VSSDはともに接地電位（０Ｖ）である。
　第１の増幅回路２０１には、ＤＡＣ１０４（図１）からの参照信号VIN_REFと、画素部１０１内の画素１５０からの画素信号VIN_PIXが入力される。第１の増幅回路２０１は、後述するように、差動増幅回路として構成することができる。第１の増幅回路２０１には、定電流源として機能するトランジスタ（図５のトランジスタ３１５）にバイアス電流VGCMも供給される。
　第１の増幅回路２０１からの信号VOUT1は、第２の増幅回路２０２に供給される。第２の増幅回路２０２は、入力された信号VOUT1が立ち下がるにつれて立ち上がる信号VOUT2に変換し、第３の増幅回路２０３に供給する。
　第３の増幅回路２０３は、反転動作を行う回路であり、入力された信号VOUT2が立ち上がるような場合には、立ち下がる信号VOUT3を出力する。
　図５は、比較器１２１の回路構成の一例を示す図である。
　第１の増幅回路２０１は、差動増幅回路であり、差動対となるトランジスタ３１３及び３１４、カレントミラーを構成するトランジスタ３１１及び３１２、入力バイアス電流VGCMに応じた電流を供給する定電流源としてのトランジスタ３１５により構成されている。
　トランジスタ３１３、３１４、及び３１５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ３１１、３１２は、PMOS(Positive Channel MOS)トランジスタで構成される。
　差動対となるトランジスタ３１３，３１４のうち、トランジスタ３１３のゲートには、DAC１０４（図１）から出力された参照信号VIN_REFが入力され、トランジスタ３１４のゲートには、画素部１０１内の画素１５０（図１、図２）から出力された画素信号VIN_PIXが入力される。トランジスタ３１３，３１４のソースは、トランジスタ３１５のドレインと接続され、トランジスタ３１５のソースは、低電源電圧VSSA（グランドでも良い）に接続されている。トランジスタ３１５のゲートには、入力バイアス電流VGCMが供給される。
　トランジスタ３１３のドレインは、カレントミラー回路を構成するトランジスタ３１１，３１２のゲート及びトランジスタ３１１のドレインと接続され、トランジスタ３１４のドレインは、トランジスタ３１２のドレインと接続されている。トランジスタ３１１，３１２のソースは、高電源電圧VDDAに接続されている。
　トランジスタ３１２のドレインとトランジスタ３１４のドレインの接続点が、第１の増幅回路２０１の出力端とされ、信号VOUT1が、第２の増幅回路２０２に出力される。
　第２の増幅回路２０２は、第１の増幅回路２０１からの出力信号VOUT1を、第３の増幅回路２０３に適切なレベルで出力するためにバッファリングするバッファとしても機能する。すなわち、第２の増幅回路２０２は、第１の増幅回路２０１の出力信号VOUT1を所定のゲインで増幅し、その結果得られる出力信号VOUT2を、出力端子から出力する。
　第２の増幅回路２０２は、トランジスタ４１１とトランジスタ４１２を備える。トランジスタ４１１は、NMOSトランジスタで構成され、トランジスタ４１２は、PMOSトランジスタで構成することができる。
　トランジスタ４１２のソースは、高電源電圧VDDAに接続され、ゲートは第１の増幅回路２０１の出力端子に接続され、ドレインは、トランジスタ４１１のドレインと出力端子（第３の増幅回路２０３）に接続されている。トランジスタ４１１のソースは、低電源電圧VSSA（グランドGNDでも良い）に接続され、ゲートは、バイアス生成回路（不図示）に接続され、バイアス電圧VBNが供給される。
　図５に示した例では、第２の増幅回路２０２には、バイアス生成回路からの電圧VBNが供給される構成を示した。図５では外部からバイアス電圧が供給される場合の構成を示しているが、後述するように第２の増幅回路２０２を自己バイアス型にした場合、バイアス生成回路からのバイアス電圧VBNの供給を省略した構成とすることもできる。
　第２の増幅回路２０２に、外部からバイアス電圧が供給される構成とした場合、撮像装置１００には、バイアス生成回路が設けられる。バイアス生成回路は、例えば、図１に示した撮像装置１００において、比較器１２１－１乃至１２１－ｎのそれぞれと接続され、比較器１２１－１乃至１２１－ｎのそれぞれに共通してバイアス電圧を供給するように構成される。
　第３の増幅回路２０３は、トランジスタ５１１とトランジスタ５１２を備える。トランジスタ５１１は、NMOSトランジスタで構成され、トランジスタ５１２は、PMOSトランジスタで構成することができる。第３の増幅回路２０３は、インバータとして機能する。ここでは、第３の増幅回路２０３は、トランジスタ５１１とトランジスタ５１２から構成される場合を例に挙げて説明するが、ＮＡＮＤ回路やＯＲ回路などを用いた他の構成を適宜適用することもできる。
　トランジスタ５１２のソースは、電源VDDDに接続され、ドレインは、トランジスタ５１１のドレインと出力端子VOUT3に接続されている。トランジスタ５１１のソースは、低電源電圧VSSD（グランドGNDでも良い）に接続されている。トランジスタ５１２のゲートとトランジスタ５１１のゲートは、第２の増幅回路２０２の出力端子VOUT2と接続され、第２の増幅回路２０２からの信号VOUT2が入力される。
　なお、ここで示した比較器１２１の構成は、一例であり、他の構成、例えば、上記したPMOSトランジスタをNMOSトランジスタに入れ替えた構成等、適宜変更可能であり、変更後の構成に対しても本技術を適用することはできる。
　以下に、ストリーキングの感度を調整する構成を有する第１の増幅回路２０１、第２の増幅回路２０２、および第３の増幅回路２０３のそれぞれについてさらに説明を加える。
　なお、ストリーキングの感度を調整するとは、例えば、黒沈みが発生する領域を、白浮き方向に誘導したり、白浮きが発生する領域を、黒沈み方向に誘導したりすることである。このような調整が行われることで、ストリーキングが発生したとしても、その影響が低減された画像が取得されるようにする。
　＜第１の実施の形態＞
　図６は、ストリーキングの感度を調整する構成を有する第１の実施の形態における第１の増幅回路２０１ａの構成例を示す図である。以下の説明において、図５に示した第１の増幅回路２０１、第２の増幅回路２０２、および第３の増幅回路２０３の構成と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図６に示した第１の実施の形態における第１の増幅回路２０１ａは、図５に示した第１の増幅回路２０１に、容量３２１を追加した構成とされている。
　トランジスタ３１３のソースとトランジスタ３１４のソースが接続されている共通端子（図中TAILと記載している部分、以下共通端子TAILと記載する）に、容量３２１の一端が接続されている。容量３２１の他端は、トランジスタ３１５のゲート端子と接続されている。
　容量３２１は、定電流源として機能するトランジスタ３１５と、画素信号VIN_PIXが入力されるトランジスタ３１４とを繋ぐ配線上に設けられている。容量３２１は、定電流源として機能するトランジスタ３１５と、参照信号VIN_REFが入力されるトランジスタ３１３とを繋ぐ配線上に設けられている。容量３２１は、一例として、比誘電率が所定値（例：１００）よりも高い高誘電体を有するキャパシタであってもよい。
　図７に示した第１の増幅回路２０１ａ’のように、スイッチ３２２を設ける構成としても良い。図７に示した第１の増幅回路２０１ａ’は、共通端子TAILと容量３２１との間に、トランジスタで構成されるスイッチ３２２が接続されている。スイッチ３２２は、共通端子TAILとトランジスタ３１５とを繋ぐ配線上に設けられ、容量３２１と直列に接続される。
　図７に示した例では、スイッチ３２２は、NMOSトランジスタで構成され、ドレインは共通端子TAILと接続され、ソースは容量３２１に接続されている。スイッチ３２２のゲートには信号CVGCMENが供給され、オン,オフが制御される構成とされている。
　本出願人は、図７に示した第１の増幅回路２０１ａ’において、スイッチ３２２をオンにした場合とオフにした場合とで、黒沈みの発生（ストリーキングの発生）がどの程度変化するかをシミュレーションにより確認した。図８のグラフは、スイッチ３２２をオンにした場合のストリーキング量を表すグラフと、スイッチ３２２をオフにした場合のストリーキング量を表すグラフとを示す。横軸は、VSL［Ｖ］を表し、縦軸はストリーキング量のLSB値を表す。
　図８に示したグラフのうち、点線で示したグラフは、スイッチ３２２をオフにした場合、換言すれば、容量３２１が切り離されている状態であり、容量３２１が備えられていない従来の第１の増幅回路を用いたときの測定量を表す。図８に示したグラフのうち、実線で示したグラフは、スイッチ３２２をオンにした場合、換言すれば、容量３２１が接続された状態であり、図６に示した本技術を適用した第１の増幅回路２０１ａを用いたときの測定量を表す。
　図８のスイッチ３２２がオフのグラフよりも、スイッチ３２２がオンのグラフの方が、ストリーキング量が０に近い側にあることが読み取れる。このことから、スイッチ３２２がオン、すなわち、容量３２１を設けることで、ストリーキング量が小さくなり、白浮き方向に誘導され、ストリーキングの発生の影響が抑制されていることが確認できる。
　このように、本技術によれば、ストリーキングの感度を調整することができ、ストリーキング発生を抑制し、ストリーキングが発生したようなときでも、その影響を低減した画像を撮像することができる。
　スイッチ３２２は、撮像される画像の特性に応じて、オン、オフが制御されるように構成することができる。例えば、明暗の差が大きく、特に暗い領域が大半を占める画像であり、ストリーキングが発生しやすい画像が撮像されていると判定できるときにオンにされるように制御される構成とすることができる。
　画素部１０１（図１）を含むモジュールにより、発生するストリーキング量が異なる場合、ストリーキング量が大きくなる傾向があるモジュールに対しては、製造時にスイッチ３２２をオンにした状態でモジュールと組み合わされるようにしても良い。
　具体的な例として、スイッチ３２２をオフにした状態のサンプル品としての撮像装置をモジュールに組み合わせて撮影テストをしたときに黒沈み方向のストリーキングが発生した場合、スイッチ３２２をオンにした状態に変更してモジュールに組み合わせることで、ストリーキング量を低減することが可能となる。
　同様に、スイッチ３２２をオンにした状態のサンプル品としての撮像装置をモジュールに組み合わせて撮影テストをしたときに白浮き方向のストリーキングが発生した場合、スイッチ３２２をオフにした状態に変更してモジュールに組み合わせることで、ストリーキング量を低減することが可能となる。従って、撮影テスト時にストリーキングが発生してしまった場合であっても、開発期間を追加することなくストリーキング量を低減したモジュールを開発・製造することが可能となる。
　組み合わせるモジュール（画素部１０１）において発生する可能性のあるストリーキング量に応じて、容量３２１の容量が設定され、製造時に、適切な容量の容量３２１を含む第１の増幅回路２０１ａが含まれる比較器１２１がモジュールと組み合わされるようにしても良い。
　以下に説明する第２の実施の形態以降の実施の形態においても、スイッチを設けた構成の場合に、スイッチをオンにするか、オフにするかは、上記したように、撮像される画像の特性に応じて制御されたり、組み合わされるモジュールによりオンまたはオフの状態とされたりする。
　＜第２の実施の形態＞
　図９は、第２の実施の形態における第１の増幅回路２０１ｂの構成例を示す図である。第２の実施の形態における第１の増幅回路２０１ｂは、図７に示した第１の実施の形態における第１の増幅回路２０１ａ’に、スイッチ３３１とスイッチ３３２を追加した構成とされている点が異なり、他の点は同様である。
　図９に示した第１の増幅回路２０１ｂは、共通端子TAILとトランジスタ３１５との間に、トランジスタで構成されるスイッチ３３１とスイッチ３３２が接続されている。図９に示した例では、スイッチ３３１とスイッチ３３２は、NMOSトランジスタで構成されている例を示した。
　スイッチ３３１を構成するトランジスタのドレインは共通端子TAILと接続され、ソースはスイッチ３２２とスイッチ３３２に接続されている。スイッチ３３１のゲートには信号SW1が供給される構成とされている。スイッチ３３２を構成するトランジスタのドレインはスイッチ３３１と接続され、ソースはトランジスタ３１５と接続されている。スイッチ３３２のゲートには信号SW2が供給される構成とされている。
　このように、共通端子TAILとトランジスタ３１５との間に、スイッチ３３１とスイッチ３３２が挿入された構成とすることもできる。このような構成を有する第１の増幅回路２０１ｂにおいても、ストリーキングの感度を調整することができる。
　なお、図９に示した第２の実施の形態における第１の増幅回路２０１ｂにおいて、スイッチ３２２を削除した構成とすることもできる。
　＜第３の実施の形態＞
　図１０は、第３の実施の形態における第１の増幅回路２０１ｃの構成例を示す図である。図１０に示した第３の実施の形態における第１の増幅回路２０１ｃは、図５に示した第１の増幅回路２０１に、スイッチ３４１と容量３４２を追加した構成とされている。
　図１０では、スイッチ３４１は、NMOSトランジスタで構成されている例を示した。スイッチ３４１を構成するトランジスタのドレインは、トランジスタ３１４のゲート側に接続され、画素１５０からの信号VIN_PIXが供給される。スイッチ３４１のゲートには、信号CVGCMENが供給される。スイッチ３４１のソースは、容量３４２の一端に接続されている。容量３４２の他端は、トランジスタ３１５のゲート側に接続され、信号VGCMが供給される。
　このように、画素１５０からの信号が入力されるトランジスタ３１４と、定電流源としてのトランジスタ３１５との間に、スイッチ３４１と容量３４２が挿入されている構成とすることもできる。このような構成を有する第１の増幅回路２０１ｃにおいても、ストリーキングの感度を調整することができる。
　なお、図１０に示した第３の実施の形態における第１の増幅回路２０１ｃにおいて、スイッチ３４１を削除した構成とすることもできる。
　＜第４の実施の形態＞
　図１１は、第４の実施の形態における第１の増幅回路２０１ｄの構成例を示す図である。第４の実施の形態における第１の増幅回路２０１ｄは、図１０に示した第３の実施の形態における第１の増幅回路２０１ｃに、スイッチ３５１とスイッチ３５２を追加した構成とされている点が異なり、他の点は同様である。
　図１１に示した第１の増幅回路２０１ｄは、共通端子TAILとトランジスタ３１５との間に、トランジスタで構成されるスイッチ３５１とスイッチ３５２が接続されている。図１１に示した例では、スイッチ３５１とスイッチ３５２は、NMOSトランジスタで構成されている例を示した。
　スイッチ３５１を構成するトランジスタのドレインは共通端子TAILと接続され、ソースはスイッチ３５２に接続されている。スイッチ３５１のゲートには信号SW1が供給される。スイッチ３５２を構成するトランジスタのドレインはスイッチ３５１と接続され、ソースはトランジスタ３１５と接続されている。スイッチ３５２のゲートには信号SW2が供給される構成とされている。
　このように、共通端子TAILとトランジスタ３１５との間に、スイッチ３５１とスイッチ３５２が挿入された構成とすることもできる。このような構成を有する第１の増幅回路２０１ｄにおいても、ストリーキングの感度を調整することができる。
　なお、図１１に示した第４の実施の形態における第１の増幅回路２０１ｄにおいて、スイッチ３４１を削除した構成とすることもできる。
　＜第５の実施の形態＞
　図１２は、ストリーキングの感度を調整する構成を有する第５の実施の形態における第２の増幅回路２０２ａの構成例を示す図である。図５に示した第２の増幅回路２０２の構成と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１２に示した第５の実施の形態における第２の増幅回路２０２ａは、図５に示した第２の増幅回路２０２に、容量４２１を追加した構成とされている。容量４２１の一端は、第２の増幅回路２０２ａの出力端子（出力端子VOUT2とする）と接続され、他端は、第３の増幅回路２０３が接続されている低電源電圧VSSDに接続されている。
　図１３に示した第２の増幅回路２０２ａ’のように、スイッチ４２２を設ける構成としても良い。図１３に示した第２の増幅回路２０２ａ’は、出力端子VOUT2と容量４２１との間に、スイッチ４２２が接続されている。他の実施の形態のように、スイッチ４２２はトランジスタで構成されているようにしても良い。また、他の実施の形態では、トランジスタで示したスイッチを、図１３に示したスイッチ４２２のように、トランジスタ以外のスイッチで構成することもできる。
　図１２、図１３に示した第２の増幅回路２０２ａ，２０２ａ’は、トランジスタ４１１に外部からバイアス電圧VBNが供給される場合の構成を示している。第２の増幅回路２０２a，２０２ａ’のように外部からバイアス電圧VBNが供給される構成とした場合、撮像装置１００（図１）には、バイアス生成回路が設けられる。バイアス生成回路は、例えば、図１に示した撮像装置１００において、比較器１２１－１乃至１２１－ｎのそれぞれと接続され、比較器１２１－１乃至１２１－ｎのそれぞれに共通してバイアス電圧を供給するように構成される。
　このような構成を有する第２の増幅回路２０２ａ，２０２ａ’においても、ストリーキングの感度を調整することができる。
　＜第６の実施の形態＞
　図１４は、第６の実施の形態における第２の増幅回路２０２ｂの構成例を示す図である。図５に示した第２の増幅回路２０２の構成と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１４に示した第６の実施の形態における第２の増幅回路２０２ｂは、図５に示した第２の増幅回路２０２に、容量４３１とスイッチ４３２を追加した構成とされている。容量４３１の一端は、高電源電圧VDDAに接続され、他端は、スイッチ４３２に接続されている。スイッチ４３２の一端は、容量４３１と接続され、他端は、出力端子VOUT2に接続されている。
　図１４に示した第２の増幅回路２０２ｂは、高電源電圧VDDA側に容量４３１を設けた構成であり、上述した図１３に示した第２の増幅回路２０２ａ’は、低電源電圧VSSD側に容量４２１を設けた構成である。出力信号VOUT２を強化する容量４２１，４３１は、低電源電圧VSSD側に設けても良いし、高電源電圧VDDA側に設けても良い。このような構成を有する第２の増幅回路２０２ｂにおいても、ストリーキングの感度を調整することができる。
　なお、図１４に示した第６の実施の形態における第２の増幅回路２０２ｂにおいて、スイッチ４３２を削除した構成とすることもできる。
　＜第７の実施の形態＞
　図１５は、第７の実施の形態における第２の増幅回路２０２ｃの構成例を示す図である。第７の実施の形態と、後述する第８の実施の形態は、第２の増幅回路２０２を、自己バイアス型に設計した場合の構成である。
　図１５に示した第２の増幅回路２０２ｃは、図５に示した第２の増幅回路２０２に、容量４４１とスイッチ４４２を追加した構成とされている。容量４４１の一端は、低電源電圧VSSAに接続され、他端は、スイッチ４４２とトランジスタ４１２のゲートに接続されている。
　トランジスタ４１２のゲートは、容量４４１を介して低電源電圧VSSAに接続されている。
　スイッチ４４２の一端は、容量４４１と接続され、他端は、出力端子VOUT2に接続されている。出力端子VOUT2には、トランジスタ４１２のドレインも接続されている。スイッチ４４２は、トランジスタ４１２のドレイン－ゲート間に接続されている。
　このような構成の自己バイアス型の第２の増幅回路２０２ｃに対しても本技術を適用することができる。このような構成を有する第２の増幅回路２０２ｃにおいても、ストリーキングの感度を調整することができる。
　なお、図１５に示した第７の実施の形態における第２の増幅回路２０２ｃにおいて、スイッチ４４２を削除した構成とすることもできる。
　＜第８の実施の形態＞
　図１６は、第８の実施の形態における第２の増幅回路２０２ｄの構成例を示す図である。図１６に示す第２の増幅回路２０２ｄは、図１５に示した第２の増幅回路２０２ｃのトランジスタの極性を逆にしたものである。
　図１６に示した第２の増幅回路２０２ｃは、図５に示した第２の増幅回路２０２に、容量４５１とスイッチ４５２を追加した構成とされ、第１の増幅回路２０１からの出力信号VOUT1が入力されるトランジスタが、低電源電圧VSSA側に接続されている点が異なる。
　トランジスタ４６２のソースは、低電源電圧VSSAに接続されている。トランジスタ４６２のゲートは、第１の増幅回路２０１の出力端子VOUT１に接続され、出力信号VOUT1が供給される構成にされている。トランジスタ４６２のドレインは、トランジスタ４６１のドレインと、出力端子VOUT2と、スイッチ４５２の一端に接続されている。
　トランジスタ４６１のソースは、高電源電圧VDDAに接続され、ゲートは、容量４５１を介して、高電源電圧VDDAに接続されている。
　スイッチ４５２の一端は、トランジスタ４６１のゲートと容量４５１を介して高電源電圧VDDAに接続され、他端は、トランジスタ４６１のドレインと出力端子VOUT2に接続されている。スイッチ４５２は、トランジスタ４６１のドレイン－ゲート間に接続されている。
　このような構成の自己バイアス型の第２の増幅回路２０２ｄに対しても本技術を適用することができる。このような構成を有する第２の増幅回路２０２ｄにおいても、ストリーキングの感度を調整することができる。
　なお、図１６に示した第８の実施の形態における第２の増幅回路２０２ｄにおいて、スイッチ４３２を削除した構成とすることもできる。
　＜第９の実施の形態＞
　図１７は、ストリーキングの感度を調整する構成を有する第９の実施の形態における第３の増幅回路２０３ａの構成例を示す図である。図５に示した第３の増幅回路２０３の構成と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１７に示した第９の実施の形態における第３の増幅回路２０３ａは、図５に示した第３の増幅回路２０３に、スイッチ５２１とトランジスタ５２２を追加した構成とされている。トランジスタ５２２は、NMOSトランジスタで構成されている例を示した。トランジスタ５２２は、トランジスタ５１１とトランジスタ５１２とから構成される反転回路と、低電源電圧VSSDとを繋ぐ配線上に設けられている。
　トランジスタ５２２のドレインは、第３の増幅回路２０３の出力端子VOUT3と接続され、ソースは、スイッチ５２１の一端に接続されている。
　トランジスタ５２２のゲートには、第２の増幅回路２０２からの出力信号VOUT2が供給される。第２の増幅回路２０２からの出力信号VOUT2は、トランジスタ５１１のゲート、トランジスタ５１２のゲート、およびトランジスタ５２２のゲートに、それぞれ供給される構成とされている。
　スイッチ５２１の一端は、トランジスタ５２２と接続され、他端は、低電源電圧VSSDに接続される。第３の増幅回路２０３ａの構成としては、スイッチ５２１を削除した構成とすることもできる。
　図１７に示した第３の増幅回路２０３aでは、第３の増幅回路２０３ａからの出力信号VOUT3を駆動するNMOSトランジスタの数が増やされた構成とされ、そのゲート容量が第２の増幅回路２０２からの出力信号VOUT2に付加される構成とされている。
　このような構成を有する第３の増幅回路２０３ａにおいても、ストリーキングの感度を調整することができる。
　＜第１０の実施の形態＞
　図１８は、第１０の実施の形態における第３の増幅回路２０３ｂの構成例を示す図である。
　図１８に示した第１０の実施の形態における第３の増幅回路２０３ｂは、図５に示した第３の増幅回路２０３に、スイッチ５３１とトランジスタ５３２を追加した構成とされている。トランジスタ５３２は、PMOSトランジスタで構成されている例を示した。トランジスタ５３２は、トランジスタ５１１とトランジスタ５１２とから構成される反転回路と、高電源電圧VDDDとを繋ぐ配線上に設けられている。
　トランジスタ５３２のソースは、スイッチ５３１を介して高電源電圧VDDDに接続され、ドレインは、第３の増幅回路２０３の出力端子VOUT3と接続されている。
　トランジスタ５３２のゲートには、第２の増幅回路２０２からの出力信号VOUT2が供給される。第２の増幅回路２０２からの出力信号VOUT2は、トランジスタ５１１のゲート、トランジスタ５１２のゲート、およびトランジスタ５３２のゲートに、それぞれ供給される構成とされている。
　スイッチ５３１の一端は、トランジスタ５３２と接続され、他端は、高電源電圧VDDDに接続される。第３の増幅回路２０３ｂにおいて、スイッチ５３１を削除した構成とすることもできる。
　図１８に示した第３の増幅回路２０３ｂでは、第３の増幅回路２０３ｂからの出力信号VOUT3を駆動するPMOSトランジスタの数が増やされた構成とされ、そのゲート容量が第２の増幅回路２０２からの出力信号VOUT2に付加される構成とされている。
　このような構成を有する第３の増幅回路２０３ｂにおいても、ストリーキングの感度を調整することができる。
　第１の増幅回路２０１に関する第１乃至第４の実施の形態、第２の増幅回路２０２に関する第５乃至第８の実施の形態、および第３の増幅回路２０３に関する第９、第１０の実施の形態は、それぞれ独立して実施することが可能であるし、組み合わせて実施することも可能である。
　例えば、比較器１２１は、第１乃至第１０の実施の形態のうちのいずれか１つの実施の形態を適用した比較器１２１とすることができる。
　例えば、比較器１２１は、第１乃至第４の実施の形態のうちのいずれか１つを適用した第１の増幅回路２０１と、第５乃至第８の実施の形態のうちのいずれか１つを適用した第２の増幅回路２０２を含む比較器１２１とすることができる。
　例えば、比較器１２１は、第１乃至第４の実施の形態のうちのいずれか１つを適用した第１の増幅回路２０１と、第９、第１０の実施の形態のうちのどちらかを適用した第３の増幅回路２０３を含む比較器１２１とすることができる。
　例えば、比較器１２１は、第５乃至第８の実施の形態のうちのいずれか１つを適用した第２の増幅回路２０２と、第９、第１０の実施の形態のうちのどちらかを適用した第３の増幅回路２０３を含む比較器１２１とすることができる。
　例えば、比較器１２１は、第１乃至第４の実施の形態のうちのいずれか１つを適用した第１の増幅回路２０１と、第５乃至第８の実施の形態のうちのいずれか１つを適用した第２の増幅回路２０２と、第９、第１０の実施の形態のうちのどちらかを適用した第３の増幅回路２０３を含む比較器１２１とすることができる。
　本技術を適用することで、ストリーキングの感度を調整することができる。ストリーキングの感度を調整することができることで、画質を低下させるような現象に対する感度を調整することができるようになり、画質が低下するようなことを抑制することができる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　画素から出力される画素信号が入力される第１トランジスタと、
　参照信号が入力される第２トランジスタと、
　前記第１トランジスタおよび前記第２トランジスタの共通端子に接続される第３トランジスタと、
　前記第３トランジスタのゲート端子と前記第１トランジスタの一端とを繋ぐ配線上に設けられた容量と
　を有するコンパレータ回路
　を備える撮像装置。
（２）
　前記コンパレータ回路は、前記配線上に前記容量と直列に接続されるスイッチを更に有する
　前記（１)に記載の撮像装置。
（３）
　前記配線は、前記第３トランジスタのゲート端子と前記共通端子とを繋ぐ
　前記（１)または（２）に記載の撮像装置。
（４）
　前記配線は、前記第３トランジスタのゲート端子と前記第１トランジスタのゲート端子とを繋ぐ
　前記（１) または（２）に記載の撮像装置。
（５）
　画素から出力される画素信号と、参照信号と、が入力される差動対と、
　前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、
　前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、
　前記増幅回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、または、前記増幅回路の出力端子と前記第１の高電源電圧とを繋ぐ配線上、に設けられた容量と
　を有するコンパレータ回路
　を備える撮像装置。
（６）
　前記コンパレータ回路は、前記配線上に前記容量と直列に接続されるスイッチを更に有する
　前記（５)に記載の撮像装置。
（７）
　画素から出力される画素信号と、参照信号と、が入力される差動対と、
　前記差動対の出力端子に接続されるとともに、一端が高電源電圧に接続され、他端が低電源電圧に接続される増幅回路と
　を有し、
　前記増幅回路は、ゲート端子が前記差動対の出力端子と接続されている第１トランジスタと、ゲート端子が容量の一端に接続されている第２トランジスタとを有し、
　前記容量の他端は、前記高電源電圧、または、前記低電源電圧に接続されている
　コンパレータ回路
　を備える撮像装置。
（８）
　前記容量の一端は、スイッチを介して、前記増幅回路の出力端子に接続されている
　前記（７)に記載の撮像装置。
（９）
　画素から出力される画素信号と、参照信号と、が入力される差動対と、
　前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、
　前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、
　前記反転回路の出力端子と前記第２の高電源電圧とを繋ぐ配線上、または、前記反転回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、に設けられたトランジスタと
　を有するコンパレータ回路
　を備える撮像装置。
（１０）
　前記コンパレータ回路は、前記配線上に前記トランジスタと直列に接続されるスイッチを更に有する
　前記（９)に記載の撮像装置。
　１００　撮像装置，　１０１　画素部，　１０２　タイミング制御回路，　１０３　垂直走査回路，　１０５　ＡＤＣ群，　１０６　水平転送走査回路，　１０７　アンプ回路，　１０８　信号処理回路，　１０９　画素駆動線，　１１０　垂直信号線，　１１１　水平転送線，　１２１　比較器，　１２２　カウンタ，　１２３　ラッチ，　１５０　画素，　１５１　フォトダイオード，　１５２　転送トランジスタ，　１５４　増幅トランジスタ，　１５５　選択トランジスタ，　１５６　リセットトランジスタ，　１５７　定電流源，　２０１　第１の増幅回路，　２０２　第２の増幅回路，　２０３　第３の増幅回路，　３１１　トランジスタ，　３１２　トランジスタ，　３１３　トランジスタ，　３１４　トランジスタ，　３１５　トランジスタ，　３２１　容量，　３２２　スイッチ，　３３１，３３２　スイッチ，　３４１　スイッチ，　３４２　容量，　３５１，３５２　スイッチ，　４１１，４１２　トランジスタ，　４２１　容量，　４２２　スイッチ，　４３１　容量，　４３２　スイッチ，　４４１　容量，　４４２　スイッチ，　４５１　容量，　４５２　スイッチ，　４６１，４６２　トランジスタ，　５１１，５１２　トランジスタ，　５２１　スイッチ，　５２２　トランジスタ，　５３１　スイッチ，　５３２　トランジスタ

Claims (10)

  1. 　画素から出力される画素信号が入力される第１トランジスタと、
    　参照信号が入力される第２トランジスタと、
    　前記第１トランジスタおよび前記第２トランジスタの共通端子に接続される第３トランジスタと、
    　前記第３トランジスタのゲート端子と前記第１トランジスタの一端とを繋ぐ配線上に設けられた容量と
    　を有するコンパレータ回路
    　を備える撮像装置。
  2. 　前記コンパレータ回路は、前記配線上に前記容量と直列に接続されるスイッチを更に有する
    　請求項１に記載の撮像装置。
  3. 　前記配線は、前記第３トランジスタのゲート端子と前記共通端子とを繋ぐ
    　請求項１に記載の撮像装置。
  4. 　前記配線は、前記第３トランジスタのゲート端子と前記第１トランジスタのゲート端子とを繋ぐ
    　請求項１に記載の撮像装置。
  5. 　画素から出力される画素信号と、参照信号と、が入力される差動対と、
    　前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、
    　前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、
    　前記増幅回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、または、前記増幅回路の出力端子と前記第１の高電源電圧とを繋ぐ配線上、に設けられた容量と
    　を有するコンパレータ回路
    　を備える撮像装置。
  6. 　前記コンパレータ回路は、前記配線上に前記容量と直列に接続されるスイッチを更に有する
    　請求項５に記載の撮像装置。
  7. 　画素から出力される画素信号と、参照信号と、が入力される差動対と、
    　前記差動対の出力端子に接続されるとともに、一端が高電源電圧に接続され、他端が低電源電圧に接続される増幅回路と
    　を有し、
    　前記増幅回路は、ゲート端子が前記差動対の出力端子と接続されている第１トランジスタと、ゲート端子が容量の一端に接続されている第２トランジスタとを有し、
    　前記容量の他端は、前記高電源電圧、または、前記低電源電圧に接続されている
    　コンパレータ回路
    　を備える撮像装置。
  8. 　前記容量の一端は、スイッチを介して、前記増幅回路の出力端子に接続されている
    　請求項７に記載の撮像装置。
  9. 　画素から出力される画素信号と、参照信号と、が入力される差動対と、
    　前記差動対の出力端子に接続されるとともに、一端が第１の高電源電圧に接続され、他端が第１の低電源電圧に接続される増幅回路と、
    　前記増幅回路の出力端子に接続されるとともに、一端が第２の高電源電圧に接続され、他端が第２の低電源電圧に接続される反転回路と、
    　前記反転回路の出力端子と前記第２の高電源電圧とを繋ぐ配線上、または、前記反転回路の出力端子と前記第２の低電源電圧とを繋ぐ配線上、に設けられたトランジスタと
    　を有するコンパレータ回路
    　を備える撮像装置。
  10. 　前記コンパレータ回路は、前記配線上に前記トランジスタと直列に接続されるスイッチを更に有する
    　請求項９に記載の撮像装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281540A (ja) * 2006-04-03 2007-10-25 Sony Corp 物理量分布検出装置および撮像装置
JP2011250459A (ja) * 2011-07-20 2011-12-08 Renesas Electronics Corp Ａ／ｄ変換器およびそれを使用した受信装置
JP2013051527A (ja) * 2011-08-30 2013-03-14 Panasonic Corp 固体撮像装置及び撮像装置
JP2013172270A (ja) * 2012-02-20 2013-09-02 Sony Corp 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器
JP2021136541A (ja) * 2020-02-26 2021-09-13 キヤノン株式会社 比較器、ａｄ変換器、光電変換装置及び撮像システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281540A (ja) * 2006-04-03 2007-10-25 Sony Corp 物理量分布検出装置および撮像装置
JP2011250459A (ja) * 2011-07-20 2011-12-08 Renesas Electronics Corp Ａ／ｄ変換器およびそれを使用した受信装置
JP2013051527A (ja) * 2011-08-30 2013-03-14 Panasonic Corp 固体撮像装置及び撮像装置
JP2013172270A (ja) * 2012-02-20 2013-09-02 Sony Corp 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器
JP2021136541A (ja) * 2020-02-26 2021-09-13 キヤノン株式会社 比較器、ａｄ変換器、光電変換装置及び撮像システム

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