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WO2024095967A1 - 配線基板 - Google Patents

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WO2024095967A1
WO2024095967A1 PCT/JP2023/039116 JP2023039116W WO2024095967A1 WO 2024095967 A1 WO2024095967 A1 WO 2024095967A1 JP 2023039116 W JP2023039116 W JP 2023039116W WO 2024095967 A1 WO2024095967 A1 WO 2024095967A1
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WO
WIPO (PCT)
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wiring board
wiring
layer
conductor
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/039116
Other languages
English (en)
French (fr)
Inventor
俊樹 古谷
雅 桑原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to CN202380059383.7A priority Critical patent/CN119698930A/zh
Publication of WO2024095967A1 publication Critical patent/WO2024095967A1/ja
Priority to US19/189,374 priority patent/US20250254795A1/en
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    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important

Definitions

  • the present invention relates to a wiring board.
  • Patent Document 1 discloses a semiconductor package including a first wiring board and a second wiring board.
  • the second wiring board is bonded to and integrated with the first wiring board.
  • the second wiring board is an organic wiring board that uses an organic insulating film as a base material, and has a finer wiring layer than the first wiring board.
  • the aspect ratio of the wiring included in the wiring layer of the semiconductor package having the first wiring board and the second wiring board disclosed in Patent Document 1 is relatively low, and it is believed that the reliability of the wiring may be relatively low.
  • the wiring board of the present invention includes a first wiring board including a first insulating layer and a first conductor layer that are alternately stacked, and a first via conductor that penetrates the first insulating layer, and a second wiring board including a second insulating layer and a second conductor layer that are alternately stacked, and a second via conductor that penetrates the second insulating layer.
  • the second wiring board is mounted on one surface of the first wiring board, the minimum wiring width of the wiring included in the second conductor layer is smaller than the minimum wiring width of the wiring included in the first conductor layer, the minimum wiring interval of the wiring included in the second conductor layer is smaller than the minimum wiring interval of the wiring included in the first conductor layer, the wiring width of the wiring included in the second conductor layer is 3 ⁇ m or less, the wiring interval of the wiring included in the second conductor layer is 3 ⁇ m or less, and the aspect ratio of the wiring included in the second conductor layer is 2.0 or more and 4.0 or less.
  • FIG. 1 is a cross-sectional view showing an example of a wiring board according to an embodiment of the present invention.
  • FIG. 2 is a partially enlarged cross-sectional view showing an example of the wiring board shown in FIG. 1 .
  • FIG. 3 is a partial enlarged view showing another example of the wiring board shown in FIG. 2 .
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 5A to 5C are diagrams showing an example of a method for manufacturing a wiring board according to an embodiment.
  • 6A to 6C are diagrams showing another example of the method for manufacturing the wiring board according to the embodiment.
  • FIG. 1 is a cross-sectional view showing wiring board 1, which is an example of a wiring board of the embodiment. Note that the illustrated wiring board 1 is merely an example of a wiring board of the embodiment. Furthermore, the drawings referred to are not intended to show the exact proportions of each component, but are drawn to make the features of the present invention easy to understand.
  • the wiring board 1 includes a first wiring board 11 and a second wiring board 12.
  • the first wiring board 11 has a core board 100 including an insulating layer (core insulating layer) 101 and a conductor layer (core conductor layer) 102 formed on both sides of the core insulating layer 101.
  • insulating layers and conductor layers are alternately stacked.
  • a plurality of insulating layers 111 and a plurality of conductor layers 112 are alternately stacked on the first surface F1 of the core board 100 and on the second surface F2 of the core board 100.
  • the first wiring board 11 has one side 11FA and another side 11FB opposite side 11FA as its outermost surfaces (exposed surfaces) extending perpendicular to its thickness direction.
  • the second wiring board 12 has a plurality of insulating layers 211 and a plurality of conductor layers 212 that are alternately stacked.
  • the second wiring board 12 has side A 12FA and side B 12FB opposite side A 12FA as its outermost surfaces (exposed surfaces) extending perpendicular to its thickness direction.
  • Side A 12FA of second wiring board 12 is smaller than one side 11FA of first wiring board 11.
  • the projected area of second wiring board 12 when projected onto a horizontal plane (a plane extending perpendicular to the thickness direction of wiring board 1) of wiring board 1 is smaller than the projected area of first wiring board 11 when projected onto the horizontal plane of wiring board 1.
  • the shape of the second wiring board when projected onto the horizontal plane of wiring board 1 is a square with sides of 50 mm, and the projected area is 250 mm2.
  • the shape of the first wiring board when projected onto the horizontal plane of wiring board 1 is a square with sides of 70 mm, and the projected area is 490 mm2.
  • the second wiring board 12 is mounted on one side 11FA of the first wiring board 11.
  • the conductor pad 112pA constituting the one side 11FA of the first wiring board 11 and the conductor pad 212pB constituting the B side 12FB of the second wiring board 12 are electrically connected via a conductive connection member BM. That is, the wiring board of the embodiment includes the first wiring board 11 and the second wiring board 12 mounted on the one side 11FA of the first wiring board 11.
  • the insulating layer 111 constituting the first wiring board 11 is also referred to as the first insulating layer 111, and the conductor layer 112 constituting the first wiring board 11 is also referred to as the first conductor layer 112.
  • the insulating layer 211 constituting the second wiring board 12 is also referred to as the second insulating layer 211, and the conductor layer 212 constituting the second wiring board 12 is also referred to as the second conductor layer 212.
  • the first wiring board 11 has a coating insulating layer 11SRA constituting one surface 11FA, and a coating insulating layer 11SRB constituting the other surface 11FB.
  • the coating insulating layers 11SRA, 11SRB may be, for example, solder resist layers constituting the outermost insulating layer of the wiring board 1.
  • An opening 11SRAo is formed in the coating insulating layer 11SRA, and a conductor pad 112pA is exposed in the opening 11SRAo.
  • the opening 11SRAo is a through hole that penetrates the coating insulating layer 11SRA in the thickness direction, and a connection member BM is disposed in the opening 11SRAo.
  • An opening 11SRBo is formed in the coating insulating layer 11SRB, and a conductor pad 112pB constituting the other surface 11FB of the first wiring board 11 is exposed from the opening 11SRBo.
  • the A-side 12FA of the second wiring board 12 which is the side opposite to the B-side 12FB that faces the first wiring board 11, is composed of a coating insulating layer 12SRA.
  • An opening 12SRAo that exposes the conductor pad 212pA is formed in the coating insulating layer 12SRA, and a connection element 12MP is formed in the opening 12SRAo.
  • the connection element 12MP can function as a conductor post that connects to the connection pads E1p, E2p of the components E1, E2 that can be mounted on the second wiring board 12. That is, in the illustrated example, the A-side 12FA of the second wiring board 12, which is composed of the coating insulating layer 12SRA and the connection element 12MP, is configured as the component mounting surface of the wiring board 1.
  • the insulating layers 101, 111, 211 constituting the wiring board 1 may each be formed using an insulating resin such as an epoxy resin or a phenolic resin.
  • the insulating layers 101, 111, 211 may be formed using fluororesin, liquid crystal polymer (LCP), fluoroethylene resin (PTFE), polyester resin (PE), or modified polyimide resin (MPI).
  • LCP liquid crystal polymer
  • PTFE fluoroethylene resin
  • PE polyester resin
  • MPI modified polyimide resin
  • Each insulating layer 101, 111, 211 may contain a reinforcing material (core material) such as glass fiber.
  • Each insulating layer 101, 111, 211 may contain an inorganic filler such as silica or alumina.
  • the coated insulating layers 11SRA, 11SRB, 12SRA, which may be solder resist layers, may each be formed using a photosensitive epoxy resin or polyimide resin.
  • the dimensions of the inorganic filler contained therein may differ depending on the insulating layers 111, 211.
  • the maximum particle size of the inorganic filler that may be contained in the second insulating layer 211 constituting the second wiring board 12 may be smaller than the maximum particle size of the inorganic filler contained in the first insulating layer 111 constituting the first wiring board.
  • the values of the relative dielectric constant and dielectric loss tangent of the second insulating layer 211 constituting the second wiring board 12 may differ from the values of the relative dielectric constant and dielectric loss tangent of the first insulating layer 111 constituting the first wiring board 11.
  • the insulating layer 101 constituting the core substrate 100 is formed with a through-hole conductor 103 that penetrates the insulating layer 101 in the thickness direction and connects the conductor layer 102 constituting the first face F1 of the core substrate 100 to the conductor layer 102 constituting the second face F2.
  • the inside of the through-hole conductor 103 is filled with a resin body 103i containing epoxy resin or the like.
  • the first insulating layer 111 is formed with a via conductor 113 that connects the conductor layers sandwiching the first insulating layer 111.
  • the second insulating layer 211 is formed with a via conductor 213 that connects the conductor layers sandwiching the second insulating layer 211.
  • the via conductor 113 formed in the first insulating layer 111 is also referred to as the first via conductor 113
  • the via conductor 213 formed in the second insulating layer 211 is also referred to as the second via conductor 213.
  • the conductor layers 102, 112, 212, the via conductors 113, 213, the through-hole conductors 103, and the connection element 12MP are formed using any metal such as copper or nickel, and may be composed of, for example, a metal foil such as copper foil, and/or a metal film formed by plating or sputtering.
  • the conductor layers 102, 112, 212, the via conductors 113, 213, the through-hole conductors 103, and the connection element 12MP are shown as single-layer structures in FIG. 1, but may have a multi-layer structure having two or more metal layers.
  • the conductor layer 102 formed on the surface of the insulating layer 101 may have a five-layer structure including a metal foil layer (preferably copper foil), an electroless plating film layer (preferably electroless copper plating film), and an electrolytic plating film layer (preferably electrolytic copper plating film).
  • the conductor layers 112, 212, the via conductors 113, 213, the through-hole conductors 103, and the connection element 12MP may have a two-layer structure including, for example, a metal film layer, which is an electroless plating film or a sputtering film, and an electrolytic plating film layer.
  • a functional layer BL that can function as a bonding layer between the components E1, E2 and the connection element 12MP may be formed on the upper surface of the connection element 12MP (the end surface opposite the conductor layer 212).
  • the functional layer BL may be formed of a plating film of, for example, nickel, tin, palladium, or gold.
  • Each of the conductor layers 102, 112, 212 of the wiring board 1 is patterned to have a predetermined conductor pattern.
  • the first conductor layer 112 includes a first wiring FW1
  • the second conductor layer 212 includes a second wiring FW2.
  • the wiring FW2 included in the second conductor layer 212 is formed as a finer wiring than the wiring FW1 included in the first conductor layer 112.
  • the minimum wiring width of the second wiring FW2 included in the second conductor layer 212 is smaller than the minimum wiring width of the first wiring FW1 included in the first conductor layer 112.
  • the minimum wiring spacing (distance between wirings) of the second wiring FW2 included in the second conductor layer 212 is smaller than the minimum wiring spacing of the first wiring FW1 included in the first conductor layer 112.
  • the second wiring board 12 includes the second wiring FW2, which is the finest of the wirings that may be included in the conductor layers that make up the wiring board 1.
  • the conductor pad 212pA included in the second conductor layer 212 closest to the A-side 12FA of the second wiring board 12 can be electrically connected to an electronic component that can be mounted on the wiring board 1 via a connection element 12MP.
  • the connection element 12MP formed on the two conductor pads 212pA shown on the left side is located in the first component mounting area EA1
  • the connection element 12MP formed on the two conductor pads 212pA shown on the right side is located in the second component mounting area EA2.
  • the component mounting areas EA1 and EA2 are areas in which components E1 and E2 can be mounted, respectively.
  • components E1 and E2 include electronic components such as semiconductor integrated circuit devices and active components such as transistors (e.g., logic chips and memory elements).
  • the connection elements 12MP located in these different component mounting areas EA1 and EA2 may be connected by wiring included in the second wiring board 12. That is, the second conductor layer 212 may include so-called bridge wiring that electrically connects between multiple connection elements 12MP that configure different component mounting areas.
  • the wiring board 1 When using the wiring board 1, multiple electronic components that can be mounted on the wiring board 1 can be electrically connected to each other via a relatively short path via the second wiring board 12.
  • the thickness of the second conductor layer 212 constituting the second wiring board 12 may be different from the thickness of the conductor layers 102, 112 constituting the first wiring board 11.
  • the thickness of the second conductor layer 212 may be smaller than the thickness of the conductor layers 102, 112 constituting the first wiring board 11.
  • the maximum thickness of the second conductor layer 212 may be 7 ⁇ m or less.
  • FIG. 2 is an enlarged view of the area II surrounded by the dashed line in FIG. 1.
  • the second conductor layer 212 included in the second wiring board 12 includes the finest wiring FW2 among the wirings included in the wiring board 1.
  • the wiring FW2 included in the second conductor layer 212 is formed to have a minimum wiring width of 3 ⁇ m or less and a minimum wiring spacing of 3 ⁇ m or less.
  • the wiring FW2 included in the second conductor layer 212 is formed to have an aspect ratio of 2.0 or more and 4.0 or less. In this way, since the second wiring board 12 includes wiring FW2 with a relatively small wiring width and wiring spacing and a relatively high aspect ratio, a wiring board 1 can be provided that has highly reliable wiring in the surface layer that is relatively dense and has reduced occurrence of defects such as breakage.
  • the "diameter” means the distance between the longest two points on the circumference of the via conductor 213 in a horizontal cross section perpendicular to the depth direction.
  • the dimensions of the inorganic filler that may be included in the second insulating layer 211 constituting the second wiring board 12 may differ from the dimensions of the inorganic filler that may be included in other insulating layers constituting the wiring board 1.
  • the maximum particle size of the inorganic filler that may be included in the second insulating layer 211 may be smaller than the maximum particle size of the inorganic filler that may be included in other insulating layers constituting the wiring board 1.
  • the maximum particle size of the filler that may be included in the insulating layer 211 is relatively small, the risk of a short circuit in the wiring FW2 may be reduced.
  • particle size in the description of the filler means the linear distance between the two most distant points on the outer surface of the filler.
  • the maximum particle size of the inorganic filler that may be included in the second insulating layer 211 may be 1 ⁇ m or less.
  • the first conductor layer 112 and the second conductor layer 212 have a two-layer structure of a metal film layer and an electrolytic plating film layer.
  • the first conductor layer 112 includes a metal film layer 112np and an electrolytic plating film layer 112ep
  • the second conductor layer 212 includes a metal film layer 212np and an electrolytic plating film layer 212ep.
  • the metal film layer 112np included in the first conductor layer 112 may be an electroless copper plating film layer formed by electroless plating.
  • the electrolytic plating film layer 112ep may be an electrolytic copper plating film layer formed using the metal film layer 112np as a power supply layer.
  • the metal film layer 212np constituting the second conductor layer 212 may be a sputtered film layer formed by sputtering, for example, targeting copper.
  • the metal film layer 212np which is a sputtered film layer, may have relatively good adhesion to the upper surface of the insulating layer 211 and may have a more uniform thickness.
  • the electrolytic plating film layer 212ep can be an electrolytic copper plating film layer formed using the metal film layer 212np as a power supply layer.
  • the formation of the second conductor layer 212 included in the second wiring board 12 may include a step of polishing the upper surface. Therefore, the upper surface of the second conductor layer 212 is a flat polished surface with relatively small roughness, and therefore the conductor layer 212 (particularly the second wiring FW2) can have a relatively uniform thickness. Specifically, the upper surface of the second conductor layer 212 has an arithmetic mean roughness Ra of 0.3 ⁇ m or less. Since the second wiring FW2 is formed to have a relatively uniform thickness, the insertion loss of the signal carried by the wiring FW2 can be kept small. It is believed that good signal transmission by the wiring FW2 can be realized.
  • the second wiring FW2 included in the second conductor layer 212 may be a wiring for transmitting a high-frequency signal. Therefore, it is preferable that the insulating layer 211 in contact with the wiring FW2 has excellent high-frequency characteristics. From the viewpoint of realizing good signal transmission quality of the signal carried by the wiring FW2, it is preferable that the relative dielectric constant and dielectric dissipation factor of the second insulating layer 211 have relatively low numerical values. If the insulating layer in contact with the wiring has a relatively high dielectric constant and dielectric dissipation factor, the dielectric loss (transmission loss) of the high-frequency signal transmitted by the wiring is relatively large.
  • the insulating layer 211 in contact with the wiring FW2 is made of a material with a relatively small dielectric constant and dielectric dissipation factor, and it is preferable that the relative dielectric constant at a frequency of 5.8 GHz is 0.005 or less and the dielectric dissipation factor is 4.0 or less.
  • FIG. 3 shows a cross-sectional view of the area corresponding to FIG. 2 in another example in which the configuration of the second conductor layer 212 is different from that shown in FIG. 2.
  • the second conductor layer 212 has a form that protrudes upward from the upper surface of the insulating layer 211, while the second conductor layer 212 shown in FIG. 3 has a form that is embedded (buried) in the insulating layer 211 from the upper surface of the insulating layer 211.
  • the second conductor layer 212 is composed of conductors (metal film layer 212np and electrolytic plating film layer 212ep) that fill the groove G formed in the lower insulating layer 211.
  • the second wiring FW2 included in the conductor layer 212 is formed as wiring (buried wiring) that is embedded in the insulating layer 211.
  • the conductor layer 212 which is embedded from the upper surface of the insulating layer 211 downward as shown in FIG. 3, may include forming a groove G in the insulating layer 211 by irradiating with laser light, and filling the groove G with a conductor (metal film layer 212np, which may be a sputtered film layer, and electrolytic plating film layer 212ep).
  • the process of filling the groove G with the conductor may also include a process of removing the metal film layer 212np and electrolytic plating film layer 212ep formed over the depth of the groove G or more by polishing. Therefore, similar to the conductor layer 212 described with reference to FIG. 2, the upper surface of the conductor layer 212 may be a polished surface in the second conductor layer 212, which is embedded in the insulating layer 211 as shown in FIG. 3.
  • the transmission quality of the signal carried by the second wiring FW2 may be improved by having a relatively small particle size for the dimensions of the inorganic filler that may be contained in the insulating layer 211 (specifically, by having a relatively small maximum particle size of the filler).
  • the inorganic filler may be exposed within the groove G.
  • the relatively small particle size of the inorganic filler may suppress the change in the cross-sectional area of the formed wiring FW2 in the length direction. The insertion loss of the signal carried by the second wiring FW2 may be further reduced.
  • the wiring board 1 including the first wiring board 11 and the second wiring board 12 has been described above, but the second wiring board included in the wiring board of the embodiment may further include components mounted on the second wiring board.
  • the connection pads E1p and E2p of the components E1 and E2 are connected to the connection element 12MP, and the components E1 and E2 can be sealed with a sealing resin M including an epoxy resin or the like and integrally joined to the second wiring board 12 (see FIG. 1).
  • the wiring board of the embodiment may include a second wiring board having a form of a multi-chip package device.
  • the thermal expansion coefficient of the sealing resin M may be greater than that of the first wiring board and less than that of the second wiring board.
  • the degree of thermal deformation of the wiring board 1 in response to a temperature change may be mitigated and suppressed to a relatively small deformation.
  • a core board 100 is prepared.
  • a double-sided copper-clad laminate including a core insulating layer 101 is prepared.
  • a through hole is formed in this double-sided copper-clad laminate by, for example, drilling.
  • an electroless plating film layer is formed on the inner wall of the through hole and the upper surface of the metal foil, and an electrolytic plating film layer is formed on this electroless plating film layer using this electroless plating film layer as a power supply layer.
  • a through-hole conductor 103 is formed that has a two-layer structure of an electroless plating film layer and an electrolytic plating film layer and covers the inner wall of the through hole.
  • the inside of the through-hole conductor 103 is filled with a resin body 103i by, for example, injecting an epoxy resin. After the filled resin body 103i is solidified, an electroless plating film layer and an electrolytic plating film layer are further formed on the upper surface of the resin body 103i and the electrolytic plating film layer.
  • conductor layers 102 having a five-layer structure of metal foil, electroless plating film layer, electrolytic plating film layer, electroless plating film layer, and electrolytic plating film layer are formed on both sides of insulating layer 101. Then, by patterning conductor layer 102 by a subtractive method, core substrate 100 with a predetermined conductor pattern is obtained.
  • an insulating layer 111 is formed on the first face F1 and the second face F2 of the core substrate 100, and a conductor layer 112 is formed on the upper side (the side farther from the core substrate 100) of the insulating layer 111.
  • each insulating layer 111 is formed by thermocompression bonding a film-like insulating resin onto the core substrate 100.
  • the insulating layer 111 may be formed from a material containing an inorganic filler.
  • the conductor layer 112 is formed using any conductor pattern forming method such as a semi-additive method at the same time as the first via conductor 113 that fills the opening 113a that may be formed in the insulating layer 111 by, for example, laser light.
  • the lamination of the insulating layer 111 and the conductor layer 112 is repeated as many times as necessary on the first face F1 side and the second face F2 side of the core substrate 100.
  • the conductor layer 112 is formed to include the wiring FW1 as its conductor pattern.
  • an insulating layer 11SRA is formed on the conductor layer 112 furthest from the core substrate 100 on the first surface F1 side of the core substrate 100
  • an insulating layer 11SRB is formed on the conductor layer 112 furthest from the core substrate 100 on the second surface F2 side.
  • Openings 11SRAo, 11SRBo that expose the conductor pads 112pA, 112pB are formed in the covering insulating layers 11SRA, 11SRB.
  • a photosensitive epoxy resin film is formed by spray coating, curtain coating, film attachment, or the like to form the covering insulating layers 11SRA, 11SRB, and the openings 11SRAo, 11SRBo can be formed by exposure and development.
  • the manufacture of the first wiring substrate 11 is completed.
  • a support 3 is prepared, and a conductor layer 212 is formed on one surface 3a of the support 3.
  • the support 3 includes a base material 31, a first metal film layer 32, a release layer 33, and a second metal film layer 34.
  • the conductor layer 212 is formed by, for example, pattern plating using electrolytic plating.
  • a plating resist (not shown) having openings corresponding to the formation positions of conductor patterns such as conductor pads 212pB to be included in the conductor layer 212 is provided on the second metal film layer 34 constituting one surface 3a of the support 3. Then, a metal such as copper is precipitated in the openings of the plating resist by electrolytic plating using the second metal film layer 34 as a power supply layer, and the conductor layer 212 including a conductor pattern made of the precipitated metal is formed. The plating resist is then removed.
  • the upper surface of the conductor layer 212 (the surface opposite the support 3) may be polished by any method such as chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the conductor layer 212 may be formed to a thickness of, for example, 7 ⁇ m or less.
  • an insulating layer 211 covering the conductor layer 212 is formed on the second metal film layer 34.
  • the insulating layer 211 is formed, for example, by laminating a film-like epoxy resin on the second metal film layer 34 and the conductor layer 212 and thermocompressing them.
  • the insulating layer 211 can be formed using a thermosetting resin such as BT resin or phenolic resin, or a thermoplastic resin such as fluororesin or LCP.
  • the insulating layer 211 can be formed, for example, using a material having a relative dielectric constant of 0.005 or less at a frequency of 5.8 GHz and a dielectric tangent of 4.0 or less.
  • the insulating layer 211 can be formed of a material containing an inorganic filler with a maximum particle size smaller than the maximum particle size of the inorganic filler that can be contained in the insulating layer 111 constituting the first wiring board 11.
  • a material containing an inorganic filler with a maximum particle size of 1 ⁇ m or less can be used to form the insulating layer 211. Note that in Figure 5B and Figures 5C to 5L referred to below, the side opposite to the surface 3a of the support 3 is omitted.
  • an opening 213a is formed at the formation position of the via conductor 213 (see FIG. 1) by irradiation with carbon dioxide laser light or the like.
  • the opening 213a can be formed, for example, so that the depth from the upper surface of the insulating layer 211 to the bottom of the opening 213a/the diameter on the upper side of the opening 213a (opposite the conductor layer 212) is 0.5 or more and 1.0 or less.
  • a desmear process is preferably performed to remove resin debris (smear) remaining in the opening 213a.
  • the desmear process may be a wet process including immersion in a chemical solution such as a permanganate solution, but may also be a dry process such as a plasma process using a plasma gas such as argon, tetrafluoromethane, a mixture of tetrafluoromethane and oxygen, or sulfur hexafluoride.
  • a plasma gas such as argon, tetrafluoromethane, a mixture of tetrafluoromethane and oxygen, or sulfur hexafluoride.
  • a metal film layer 212np made of, for example, copper or nickel is formed within the opening 213a and on the entire surface of the insulating layer 211 by, for example, sputtering or electroless plating.
  • a metal film layer 212np that exhibits high adhesion with the insulating layer 211 may be formed.
  • a plating resist R1 having an opening R1a is provided on the metal film layer 212np.
  • the plating resist R1 is formed, for example, by laminating a dry film resist onto the metal film layer 212np, and the opening R1a is formed, for example, by photolithography.
  • the opening R1a is formed in a pattern corresponding to the conductor pattern to be included in the conductor layer 212 (see FIG. 1) formed on the insulating layer 211.
  • the conductor patterns such as the wiring FW2 (see FIG. 1) included in the conductor layer 212 have a wiring width of 3 ⁇ m or less and a wiring spacing of 3 ⁇ m or less.
  • Each opening R1a is formed with an opening width according to the wiring width and an opening distance (spacing between adjacent openings R1a) according to the wiring spacing that each conductor pattern such as the wiring FW2 formed in each opening R1a should have.
  • the wiring FW2 included in the conductor layer 212 has an aspect ratio of 2.0 or more and 4.0 or less. Therefore, in the method illustrated in FIG. 5C, a plating resist R1 is formed that has a thickness (height) that is greater than or equal to the thickness (height) that satisfies the aspect ratio that the wiring FW2 to be formed should have.
  • an electrolytic plating film layer 212ep made of, for example, copper or nickel is formed in the opening R1a of the plating resist R1.
  • a via conductor 213 is formed in the opening 213a of the insulating layer 211.
  • the electrolytic plating film layer 212ep can be formed to fill the entire opening R1a and to have a curved upper surface that protrudes above the upper surface of the plating resist R1.
  • a portion of the upper surface of the electrolytic plating film layer 212ep is removed by polishing. At least the portion of the electrolytic plating film layer 212ep that protrudes from the upper surface of the plating resist R1 may be removed.
  • the electrolytic plating film layer 212ep may be polished until the total thickness with the metal film layer 212np reaches the thickness required for the conductor layer 212 (see FIG. 5E) formed on the insulating layer 211, for example, to 7 ⁇ m or less.
  • a portion of the upper surface of the plating resist R1 may also be removed together with a portion of the electrolytic plating film layer 212ep.
  • the polishing of the electrolytic plating film layer 212ep may be performed by any method, such as CMP.
  • the upper surface of the electrolytic plating film layer 212ep may have an arithmetic mean roughness of 0.3 ⁇ m or less.
  • the plating resist R1 is removed. Furthermore, the portion of the metal film layer 212np that is not covered by the electrolytic plating film layer 212ep is removed, for example, by quick etching. As a result, as shown in FIG. 5E, a conductor layer 212 including a predetermined conductor pattern is obtained.
  • the conductor layer 212 is depicted as being composed of a single layer, but the conductor layer 212 is composed of the metal film layer 212np shown in FIG. 5D and the electrolytic plating film layer 212ep after a portion of it has been removed from the state of FIG. 5D as described above.
  • insulating layers 211 and conductor layers 212 are formed alternately on the insulating layer 211 and the conductor layer 212 in a manner similar to the method for forming the insulating layer 211 and the conductor layer 212 on the insulating layer 211 described above.
  • the covering insulating layer 12SRA and the connecting element 12MP are formed.
  • the connecting element 12MP can be formed by a general conductor layer forming method such as a semi-additive method, but Fig. 5G to Fig. 5I show a method including polishing similar to the forming method of the conductor layer 212 described above.
  • the covering insulating layer 12SRA is formed on the conductor layer 212 and the insulating layer 211.
  • the covering insulating layer 12SRA is formed, for example, by thermocompression bonding of a film-like epoxy resin, similar to the forming of the insulating layer 211.
  • the covering insulating layer 12SRA is an insulating layer that functions as a solder resist, it may be formed by a method different from the insulating layer 211, such as spraying or curtain coating using an epoxy resin or polyimide resin containing a photosensitive agent.
  • an opening 12SRAo is formed, for example, by irradiation with carbon dioxide laser light or by photolithography.
  • the opening 12SRAo is formed at a position where the connection element 12MP (see FIG. 5I) is to be formed, and exposes the conductor pad 212pA at its bottom surface.
  • a desmear process such as a plasma process may be performed.
  • a metal film layer Mnp made of, for example, copper or nickel is formed by sputtering or electroless plating on the inner surface of the opening 12SRAo and the entire surface of the covering insulating layer 12SRA.
  • a plating resist R2 is formed on the metal film layer Mnp, for example, by laminating a dry film resist.
  • An opening R2a corresponding to the connection element 12MP is formed in the plating resist R2 by photolithography or the like.
  • Metals such as copper and nickel are deposited on the inner surface of the opening R2a and in the opening 12SRAo exposed in the opening R2a by electrolytic plating using the metal film layer Mnp as a power supply layer, forming an electrolytic plating film layer Mep.
  • the insides of the openings R2a and the openings 12SRAo are filled with the electrolytic plating film layer Mep.
  • the electrolytic plating film layer Mep can be formed to have a curved upper surface that protrudes upward from the upper surface of the plating resist R2, as shown in the figure.
  • a portion of the upper surface of the electrolytic plating film layer Mep is removed, for example, by CMP.
  • a portion of the upper surface of the plating resist R2 may also be removed together with a portion of the metal film layer Mep.
  • the electrolytic plating film layer Mep is polished until the height from the upper surface of the conductor layer 212 in contact with the metal film layer Mnp to the upper surface of the electrolytic plating film layer Mep becomes the predetermined height required for the connection element 12MP.
  • a connection element 12MP is formed that is composed of the metal film layer Mnp and the polished electrolytic plating film layer Mep and has the predetermined height.
  • a functional layer BL can be formed on the surface of the connection element 12MP, for example by electrolytic plating using the metal film layer Mnp as a power supply layer.
  • the metal film layer Mnp as a power supply layer.
  • one or more layers of a metal film made of nickel, tin, palladium, or gold are formed as the functional layer BL.
  • connection elements 12MP that are electrically isolated from each other are obtained. Note that in FIGS. 5G to 5J, the metal film layer Mnp and the electrolytic plating film layer Mep that make up the connection element 12MP are illustrated as different layers, but in FIGS. 5K to 5L and FIG. 6, the metal film layer Mnp and the electrolytic plating film layer Mep that make up the connection element 12MP are shown collectively as a single layer, similar to FIG. 1.
  • the support 3 is removed.
  • the base material 31 and the first metal film layer 32 are separated from the second metal film layer 34 in a state where the peeling layer 33 provided on the support 3 loses its adhesiveness or the peeling layer 33 itself is softened, for example, by heating or exposure to ultraviolet light.
  • the second metal film layer 34 is removed by etching or the like.
  • the surfaces of the conductor layer 212 including the conductor pad 212pB and the insulating layer 211 are exposed.
  • the second wiring board 12 is mounted on the first wiring board 11, and the manufacturing of the wiring board 1 shown in FIG. 1 is completed.
  • the B side 12FB of the second wiring board 12 is arranged to face one side 11FA of the first wiring board 11, and the conductor pad 212pB of the second wiring board 12 and the conductor pad 112pA of the first wiring board 11 are connected via the connection member BM.
  • the second wiring board 12 can be mounted on the first wiring board 11 through the arrangement of the connection member BM, which is a solder ball, on the conductor pad 112pA, the arrangement of the conductor pad 212pB of the second wiring board 12 on the connection member BM, and a reflow process.
  • the manufacturing of the wiring board 1 of the example shown in FIG. 1 is completed.
  • FIG. 6 shows an example of the state in the manufacturing process of a wiring board when the wiring board includes components E1 and E2 (see FIG. 1) mounted on the surface (side A 12FA) of the second wiring board 12.
  • the first component E1 and the second component E2 such as a microcomputer or memory
  • the first component E1 and the second component E2 are mounted on the second wiring board 12 by a reflow process or flip chip bonding. That is, the first component E1 and the second component E2 are mounted on the second wiring board 12 while still having the support body 3. Since the second wiring board 12 is supported by the support body 3, the first component E1 and the second component E2 can be mounted in a stable state.
  • first component E1 and the second component E2 can be further joined by being sealed together with a sealing resin M containing an epoxy resin or the like.
  • the first component E1 and the second component E2 are sealed by, for example, transfer molding or compression molding. This sealing process can also be performed with the second wiring board 12 equipped with the support 3.
  • the second wiring board 12 shown in FIG. 6, on which the first component E1 and the second component E2 are mounted is removed from the support 3 and mounted on the first wiring board 11, in the same manner as described with reference to FIG. 5L. This completes the formation of the wiring board including the first component E1 and the second component E2.
  • each of the first wiring board and the second wiring board may have any number of insulating layers and conductor layers.
  • the first wiring board has a core board, but the first wiring board may be a coreless board that does not include a core board.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

実施形態の配線基板は、第１絶縁層１１１及び第１導体層１１２、並びに、第１ビア導体１１３を含む第１配線基板１１と、第２絶縁層２１１及び第２導体層２１２、並びに、第２ビア導体２１３を含む第２配線基板１２と、を含んでいる。第２配線基板１２は、第１配線基板１１上に搭載されており、第２導体層２１２に含まれる配線ＦＷ２の配線幅の最小値は、第１導体層１１２に含まれる配線ＦＷ１の配線幅の最小値よりも小さく、配線ＦＷ２の配線間隔の最小値は、配線ＦＷ１の配線間隔の最小値よりも小さく、配線ＦＷ２の配線幅は３μｍ以下であり、配線ＦＷ２の配線間隔は３μｍ以下であり、配線ＦＷ２のアスペクト比は２．０以上、且つ、４．０以下である。

Description

配線基板
　本発明は配線基板に関する。
　特許文献１には、第１の配線基板及び第２の配線基板を備える半導体パッケージが開示されている。第２の配線基板は第１の配線基板に接合され一体化されている。第２の配線基板は有機絶縁膜を基材とする有機配線基板であり、第１の配線基板よりも微細な配線層を有している。
特開２０２０－１９１３２３号公報
　特許文献１に開示されている、第１の配線基板及び第２の配線基板を備える半導体パッケージが有する配線層に含まれる配線のアスペクト比が比較的低く、配線の信頼性が比較的低い場合があると考えられる。
　本発明の配線基板は、交互に積層される第１絶縁層及び第１導体層、並びに、前記第１絶縁層を貫通する第１ビア導体を含む第１配線基板と、交互に積層される第２絶縁層及び第２導体層、並びに、前記第２絶縁層を貫通する第２ビア導体を含む第２配線基板と、を含んでいる。前記第２配線基板は、前記第１配線基板の一方の表面上に搭載されており、前記第２導体層に含まれる配線の配線幅の最小値は、前記第１導体層に含まれる配線の配線幅の最小値よりも小さく、前記第２導体層に含まれる配線の配線間隔の最小値は、前記第１導体層に含まれる配線の配線間隔の最小値よりも小さく、前記第２導体層に含まれる配線の配線幅は３μｍ以下であり、前記第２導体層に含まれる配線の配線間隔は３μｍ以下であり、前記第２導体層に含まれる配線のアスペクト比は２．０以上、且つ、４．０以下である。
　本発明の実施形態によれば、比較的信頼性の高い配線を含む、配線基板が提供されると考えられる。
本発明の実施形態である配線基板の一例を示す断面図。 図１に示される配線基板の一例を示す断面図の部分拡大図。 図２に示される配線基板の他の例を示す部分拡大図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の一例を示す図。 実施形態の配線基板の製造方法の他の例を示す図。
　実施形態の配線基板が図面を参照しながら説明される。図１は、実施形態の配線基板の一例である配線基板１を示す断面図である。なお、図示される配線基板１は本実施形態の配線基板の一例に過ぎない。また、参照される図面においては、各構成要素の正確な比率を示すことは意図されておらず、本発明の特徴が理解され易いように描かれている。
　図１に示されるように、配線基板１は、第１配線基板１１と第２配線基板１２とを含んでいる。図示される例では、第１配線基板１１は、絶縁層（コア絶縁層）１０１と、コア絶縁層１０１の両面に形成された導体層（コア導体層）１０２を含むコア基板１００を有している。コア基板１００の両面上には、それぞれ、絶縁層及び導体層が交互に積層されている。図示の例では、コア基板１００の第１面Ｆ１上、及び、コア基板１００の第２面Ｆ２上には、複数の絶縁層１１１及び複数の導体層１１２が交互に積層されている。
　第１配線基板１１は、その厚さ方向に直交して拡がる最外の表面（露出面）として、一方の面１１ＦＡと、一方の面１１ＦＡと反対側の他方の面１１ＦＢとを有している。第２配線基板１２は、交互に積層される複数の絶縁層２１１及び複数の導体層２１２を有している。第２配線基板１２は、その厚さ方向に直交して拡がる最外の表面（露出面）として、Ａ面１２ＦＡと、Ａ面１２ＦＡと反対側のＢ面１２ＦＢとを有している。
　第２配線基板１２のＡ面１２ＦＡは、第１配線基板１１の一方の面１１ＦＡよりも小さい。具体的には、配線基板１における水平面（配線基板１の厚さ方向に直交して延在する面）へ第２配線基板１２を投影した場合の投影面積は、配線基板１における水平面へ第１配線基板１１を投影した場合の投影面積よりも小さい。例えば、第２配線基板を配線基板１における水平面へ投影した場合の形状は、一辺５０ｍｍの正方形であり、その投影面積は２５０ｍｍ2である。例えば、第１配線基板を配線基板１における水平面へ投影した場合の形状は、一辺７０ｍｍの正方形であり、その投影面積は４９０ｍｍ2である。
　第１配線基板１１の一方の面１１ＦＡ上には、第２配線基板１２が搭載されている。具体的には、図示の例では、第１配線基板１１の一方の面１１ＦＡを構成する導体パッド１１２ｐＡと、第２配線基板１２のＢ面１２ＦＢを構成する導体パッド２１２ｐＢが導電性の接続部材ＢＭを介して、電気的に接続されている。すなわち、実施形態の配線基板は、第１配線基板１１と、第１配線基板１１の一方の面１１ＦＡ上に搭載される第２配線基板１２とを含んでいる。
　第１配線基板１１を構成する絶縁層１１１は第１絶縁層１１１とも称され、第１配線基板１１を構成する導体層１１２は第１導体層１１２とも称される。第２配線基板１２を構成する絶縁層２１１は第２絶縁層２１１とも称され、第２配線基板１２を構成する導体層２１２は第２導体層２１２とも称される。
　図示の例では、第１配線基板１１は、一方の面１１ＦＡを構成する被覆絶縁層１１ＳＲＡ、及び、他方の面１１ＦＢを構成する被覆絶縁層１１ＳＲＢを有している。被覆絶縁層１１ＳＲＡ、１１ＳＲＢは、例えば、配線基板１の最外の絶縁層を構成するソルダーレジスト層であり得る。被覆絶縁層１１ＳＲＡには開口１１ＳＲＡｏが形成され、開口１１ＳＲＡｏ内には導体パッド１１２ｐＡが露出している。開口１１ＳＲＡｏは被覆絶縁層１１ＳＲＡを厚さ方向に貫通する貫通孔であり、開口１１ＳＲＡｏ内には接続部材ＢＭが配置されている。被覆絶縁層１１ＳＲＢには開口１１ＳＲＢｏが形成され、開口１１ＳＲＢｏからは第１配線基板１１の他方の面１１ＦＢを構成する導体パッド１１２ｐＢが露出している。
　図示される例においては、第２配線基板１２の第１配線基板１１と対向する面であるＢ面１２ＦＢと反対側のＡ面１２ＦＡは、被覆絶縁層１２ＳＲＡによって構成されている。被覆絶縁層１２ＳＲＡには導体パッド２１２ｐＡを露出させる開口１２ＳＲＡｏが形成され、開口１２ＳＲＡｏ内には、接続要素１２ＭＰが形成されている。接続要素１２ＭＰは、第２配線基板１２に実装され得る部品Ｅ１、Ｅ２の接続パッドＥ１ｐ、Ｅ２ｐと接続される導体ポストとして機能し得る。すなわち、図示の例では、第２配線基板１２の、被覆絶縁層１２ＳＲＡと接続要素１２ＭＰとで構成されるＡ面１２ＦＡは、配線基板１の部品実装面として構成されている。
　配線基板１を構成する絶縁層１０１、１１１、２１１は、それぞれ、例えば、エポキシ樹脂、フェノール樹脂などの絶縁性樹脂を用いて形成され得る。絶縁層１０１、１１１、２１１には、フッ素樹脂、液晶ポリマー（ＬＣＰ）、フッ化エチレン樹脂（ＰＴＦＥ）、ポリエステル樹脂（ＰＥ）、変性ポリイミド樹脂（ＭＰＩ）が用いられてもよい。各絶縁層１０１、１１１、２１１は、ガラス繊維などの補強材（芯材）を含む場合がある。各絶縁層１０１、１１１、２１１は、はシリカ、アルミナなどの無機フィラーを含み得る。ソルダーレジスト層であり得る被覆絶縁層１１ＳＲＡ、１１ＳＲＢ、１２ＳＲＡは、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを用いて形成され得る。
　なお、絶縁層１１１、２１１が無機フィラーを含む場合、含まれる無機フィラーの寸法が絶縁層１１１、２１１によって異なる場合がある。具体的には、特に、第２配線基板１２を構成する第２絶縁層２１１に含まれ得る無機フィラーの最大粒径は、第１配線基板を構成する第１絶縁層１１１に含まれる無機フィラーの最大粒径よりも小さい場合がある。また、第２配線基板１２を構成する第２絶縁層２１１が有する比誘電率及び誘電正接の値は、第１配線基板１１を構成する第１絶縁層１１１が有する比誘電率及び誘電正接の値と異なる場合がある。
　コア基板１００を構成する絶縁層１０１には、絶縁層１０１を厚さ方向に貫通し、コア基板１００における第１面Ｆ１を構成する導体層１０２と第２面Ｆ２を構成する導体層１０２とを接続する、スルーホール導体１０３が形成されている。スルーホール導体１０３の内部は、エポキシ樹脂などを含む樹脂体１０３ｉで充填されている。第１絶縁層１１１には、第１絶縁層１１１を挟む導体層同士を接続するビア導体１１３が形成されている。第２絶縁層２１１には、第２絶縁層２１１を挟む導体層同士を接続するビア導体２１３が形成されている。第１絶縁層１１１に形成されるビア導体１１３は第１ビア導体１１３とも称され、第２絶縁層２１１に形成されるビア導体２１３は第２ビア導体２１３とも称される。
　導体層１０２、１１２、２１２、ビア導体１１３、２１３、スルーホール導体１０３、及び、接続要素１２ＭＰは、銅又はニッケルなどの任意の金属を用いて形成され、例えば、銅箔などの金属箔、及び／又は、めっき若しくはスパッタリングなどで形成される金属膜によって構成され得る。導体層１０２、１１２、２１２、ビア導体１１３、２１３、スルーホール導体１０３、及び、接続要素１２ＭＰは、図１では単層構造で示されているが、２つ以上の金属層を有する多層構造を有し得る。例えば、絶縁層１０１の表面上に形成されている導体層１０２は、金属箔層（好ましくは銅箔）、無電解めっき膜層（好ましくは無電解銅めっき膜）、及び電解めっき膜層（好ましくは電解銅めっき膜）を含む５層構造を有し得る。また、導体層１１２、２１２、ビア導体１１３、２１３、スルーホール導体１０３、並びに接続要素１２ＭＰは、例えば、無電解めっき膜もしくはスパッタ膜である金属膜層、及び、電解めっき膜層を含む２層構造を有し得る。なお、接続要素１２ＭＰの上面（導体層２１２と反対側の端面）には、部品Ｅ１、Ｅ２と接続要素１２ＭＰとの接合層として機能し得る機能層ＢＬが形成され得る。機能層ＢＬは、例えばニッケル、すず、パラジウム、又は金などのめっき膜によって形成され得る。
　配線基板１が有する各導体層１０２、１１２、２１２は、所定の導体パターンを有するようにパターニングされている。図示される例では、第１導体層１１２は第１配線ＦＷ１を含んでおり、第２導体層２１２は第２配線ＦＷ２を含んでいる。実施形態の配線基板では、特に、第２導体層２１２に含まれる配線ＦＷ２は、第１導体層１１２に含まれる配線ＦＷ１よりも微細な配線として形成されている。
　具体的には、第２導体層２１２に含まれる第２配線ＦＷ２の配線幅の最小値は、第１導体層１１２に含まれる第１配線ＦＷ１の配線幅の最小値よりも小さい。また、第２導体層２１２に含まれる第２配線ＦＷ２の配線間隔（配線間の距離）の最小値は、第１導体層１１２に含まれる第１配線ＦＷ１の配線間隔の最小値よりも小さい。換言すれば、第２配線基板１２は、配線基板１を構成する導体層が含み得る配線のうち、最も微細な第２配線ＦＷ２を含んでいる。
　第２配線基板１２の最もＡ面１２ＦＡに近い第２導体層２１２に含まれる導体パッド２１２ｐＡは、接続要素１２ＭＰを介して配線基板１に実装され得る電子部品と電気的に接続され得る。図示される複数の導体パッド２１２ｐＡのうち、左寄りに示される２つの導体パッド２１２ｐＡ上に形成されている接続要素１２ＭＰは第１の部品実装領域ＥＡ１内に位置し、右寄りに示される２つの導体パッド２１２ｐＡ上に形成されている接続要素１２ＭＰは第２の部品実装領域ＥＡ２内に位置している。部品実装領域ＥＡ１、ＥＡ２はそれぞれ部品Ｅ１、Ｅ２が実装され得る領域である。部品Ｅ１、Ｅ２としては、半導体集積回路装置やトランジスタなどの能動部品のような電子部品（例えば、ロジックチップやメモリ素子）が例示される。図示されるように、これらの異なる部品実装領域ＥＡ１、ＥＡ２に位置する接続要素１２ＭＰは、第２配線基板１２に含まれる配線によって接続される場合がある。すなわち、第２導体層２１２は、異なる部品実装領域を構成する複数の接続要素１２ＭＰ間を電気的に接続する、所謂ブリッジ配線を含む場合がある。配線基板１の使用において、配線基板１に実装され得る複数の電子部品同士が第２配線基板１２を介して比較的短い経路で電気的に接続され得る。
　また、特に、第２配線基板１２を構成する第２導体層２１２の厚さは、第１配線基板１１を構成する導体層１０２、１１２の厚さと異なり得る。具体的には、第２導体層２１２の厚さは、第１配線基板１１を構成する導体層１０２、１１２の厚さと比較して小さい場合があり得る。例えば、導体層１１２、１０２の厚さの最小値が１０μｍ以上である場合、第２導体層２１２の厚さの最大値は７μｍ以下であり得る。
　次いで、図２を参照して、配線基板１を構成する第２配線基板１２の構成について詳述される。図２は、図１において１点鎖線で囲われている領域IIの拡大図である。
　上述されたように、第２配線基板１２に含まれる第２導体層２１２は、配線基板１に含まれる配線のうち最も微細な配線ＦＷ２を含んでいる。具体的には、第２導体層２１２に含まれる配線ＦＷ２は、配線幅の最小値が３μｍ以下、且つ、配線間隔の最小値が３μｍ以下に形成されている。また、第２導体層２１２に含まれる配線ＦＷ２は、アスペクト比が２．０以上、且つ、４．０以下となるように形成されている。このように、第２配線基板１２が、配線幅及び配線間隔が比較的小さく、且つ、比較的高いアスペクト比を有する配線ＦＷ２を含んでいることにより、表層部に比較的高密度であり断線などの不良の発生の低減された信頼性の高い配線を有する配線基板１が提供され得る。なお、第２配線基板１２に含まれる、導体層２１２と一体的に形成される第２ビア導体２１３は、そのアスペクト比（絶縁層２１１の上面からビア導体２１３の底部までの深さ／ビア導体２１３の上側（絶縁層２１１の上面側）における直径）が、０．５以上、１．０以下となるように形成され得る。なお、ビア導体２１３の説明における「直径」とは、ビア導体２１３の深さ方向に直交する水平断面における外周上の最長の２点間の距離を意味している。
　また、上述されたように、第２配線基板１２を構成する第２絶縁層２１１に含まれ得る無機フィラーの寸法は、配線基板１を構成する他の絶縁層に含まれ得る無機フィラーの寸法と異なり得る。第２絶縁層２１１に含まれ得る無機フィラーの最大粒径は、配線基板１を構成する他の絶縁層に含まれ得る無機フィラーの最大粒径よりも小さい場合がある。比較的高密度に形成される配線ＦＷ２に接する第２絶縁層２１１に無機フィラーが含まれる場合に、隣り合う配線間に粒径の比較的大きい無機フィラーが位置すると、フィラー表面を介するマイグレーションにより配線間の短絡が発生する場合がある。従って、絶縁層２１１に含まれ得るフィラーの最大の粒径が比較的小さいことで、配線ＦＷ２における短絡の虞が低減される場合がある。なお、フィラーの説明における用語「粒径」は、フィラーの外表面における最も離間する２点間の直線距離を意味している。具体的には、例えば、第２絶縁層２１１に含まれ得る無機フィラーの最大粒径は１μｍ以下であり得る。
　図示される例においては、第１導体層１１２並びに第２導体層２１２は、金属膜層と電解めっき膜層の２層構造を有している。図示において、第１導体層１１２は金属膜層１１２ｎｐ及び電解めっき膜層１１２ｅｐを含み、第２導体層２１２は、金属膜層２１２ｎｐ及び電解めっき膜層２１２ｅｐを含んでいる。第１導体層１１２に含まれる金属膜層１１２ｎｐは、無電解めっきによって形成される無電解銅めっき膜層であり得る。電解めっき膜層１１２ｅｐは、金属膜層１１２ｎｐを給電層として形成される電解銅めっき膜層であり得る。特に、第２導体層２１２を構成する金属膜層２１２ｎｐは、例えば銅をターゲットする、スパッタリングにより形成されるスパッタ膜層であり得る。スパッタ膜層である金属膜層２１２ｎｐは、絶縁層２１１の上面に対して比較的良好な密着性を有すると共に、より均一な厚さを有し得る。電解めっき膜層２１２ｅｐは、金属膜層２１２ｎｐを給電層として形成される電解銅めっき膜層であり得る。
　詳しくは配線基板の製造方法について後述されるように、第２配線基板１２に含まれる第２導体層２１２は、その形成において上面を研磨する工程が含まれる場合がある。従って、第２導体層２１２の上面は粗さが比較的小さく平坦な研磨面であり、よって、導体層２１２（特に第２配線ＦＷ２）は比較的均一な厚さを有し得る。具体的には、第２導体層２１２の上面は、算術平均粗さＲａで０．３μｍ以下、とされている。第２配線ＦＷ２の厚さが比較的均一に形成されていることで、配線ＦＷ２によって搬送される信号の挿入損失（インサーションロス）は小さく抑えられ得る。配線ＦＷ２による良好な信号伝送が実現され得ると考えられる。
　第２導体層２１２に含まれる第２配線ＦＷ２は高周波信号伝送用の配線であり得る。従って、配線ＦＷ２に接する絶縁層２１１は高周波特性に優れていることが好ましい。配線ＦＷ２によって搬送される信号の、良好な信号伝送品質を実現する観点から、第２絶縁層２１１の比誘電率、及び、誘電正接は、比較的低い数値を有することが望ましい。配線に接する絶縁層が、比較的高い値の誘電率、誘電正接を有する場合、配線で伝送される高周波信号の誘電損失（伝送損失）が比較的大きい。従って、配線ＦＷ２が接する絶縁層２１１は、比較的、誘電率及び誘電正接の小さい材料で構成されていることが好ましく、周波数５．８ＧＨｚにおける比誘電率が０．００５以下、且つ、誘電正接が４．０以下であることが好ましい。
　図３には、第２導体層２１２の構成が図２に示された例と異なる他の例における、図２に対応する領域の断面図が示されている。図２に示される例では、第２導体層２１２が絶縁層２１１の上面から上側に突出する形態を有しているのに対し、図３に示される第２導体層２１２は、絶縁層２１１の上面から絶縁層２１１内に埋没する（埋め込まれる）形態を有している。具体的には、図３においては、第２導体層２１２が下側の絶縁層２１１に形成された溝Ｇを充填する導体（金属膜層２１２ｎｐ及び電解めっき膜層２１２ｅｐ）で構成されている。導体層２１２に含まれる第２配線ＦＷ２は絶縁層２１１に埋没する形態の配線（埋込配線）として形成されている。
　図３に示されるような、絶縁層２１１の上面から下側に埋め込まれる形態の導体層２１２は、レーザー光の照射による絶縁層２１１への溝Ｇの形成、及び、溝Ｇ内への導体（スパッタ膜層であり得る金属膜層２１２ｎｐ、及び、電解めっき膜層２１２ｅｐ）の充填を含み得る。また、溝Ｇ内への導体の充填の工程においては、溝Ｇの深さ以上にわたって形成された金属膜層２１２ｎｐ及び電解めっき膜層２１２ｅｐを研磨により除去する工程が含まれ得る。従って、図２を参照して説明された導体層２１２と同様に、図３に示される、絶縁層２１１に埋め込まれる形態を有する第２導体層２１２においても、導体層２１２の上面は研磨面とされ得る。
　特に、図示されるように、第２配線ＦＷ２が埋込配線の形態を有する場合、絶縁層２１１に含まれ得る無機フィラーの寸法について比較的小さい粒径であることにより（具体的には、フィラーの最大粒径が比較的小さいことにより）、第２配線ＦＷ２によって搬送される信号の伝送品質が向上する場合がある。具体的には、配線ＦＷ２の形成において溝Ｇが形成される際に、溝Ｇ内に無機フィラーが露出する場合があり、この場合、無機フィラーの粒径が比較的小さいことで、形成される配線ＦＷ２の長さ方向における断面積の変化が抑制される場合がある。第２配線ＦＷ２によって搬送される信号の挿入損失がより低減され得る。
　なお、実施形態の配線基板の一例として、第１配線基板１１及び第２配線基板１２を含む配線基板１について上述されたが、実施形態の配線基板に含まれる第２配線基板は、さらに第２配線基板に実装される部品をも含む場合がある。部品Ｅ１、Ｅ２が配線基板に含まれる場合、部品Ｅ１、Ｅ２の接続パッドＥ１ｐ，Ｅ２ｐは接続要素１２ＭＰに接続され、部品Ｅ１、Ｅ２はエポキシ樹脂などを含む封止樹脂Ｍによって封止され、第２配線基板１２と一体的に結合され得る（図１参照）。すなわち、実施形態の配線基板は、マルチチップパッケージデバイスの形態を有する第２配線基板を含む場合がある。この場合、封止樹脂Ｍの熱膨張係数は第１配線基板の熱膨張係数より大きく第２配線基板の熱膨張係数よりも小さい場合がある。配線基板１の温度変化に対する熱変形の程度が緩和され、比較的小さい変形に抑制される場合がある。
　続いて、図４Ａ～図５Ｌを参照して、図１に示される配線基板１が製造される場合を例に、配線基板の製造方法が説明される。
　図４Ａ～図４Ｄを参照して、第１配線基板１１の製造方法が説明される。第１配線基板１１の製造においては、先ず、図４Ａに示されるように、コア基板１００が用意される。例えば、コア絶縁層１０１を含む両面銅張積層板が用意される。この両面銅張積層板に貫通孔が例えばドリル加工によって形成される。貫通孔の内壁及び金属箔の上面に、例えば無電解めっき膜層が形成され、この無電解めっき膜層の上に、この無電解めっき膜層を給電層として用いて電解めっき膜層が形成される。この結果、図においては単層で示されているが、無電解めっき膜層及び電解めっき膜層の２層構造を有し、貫通孔の内壁を被覆するスルーホール導体１０３が形成される。スルーホール導体１０３の内側は、例えばエポキシ樹脂を注入することによって、樹脂体１０３ｉで充填される。充填された樹脂体１０３ｉが固化された後、樹脂体１０３ｉ及び電解めっき膜層の上面に、さらに無電解めっき膜層及び電解めっき膜層が形成される。この結果、図では単層で示されているが、金属箔、無電解めっき膜層、電解めっき膜層、無電解めっき膜層、及び電解めっき膜層の５層構造を有する導体層１０２が、絶縁層１０１の両面に形成される。そしてサブトラクティブ法によって導体層１０２をパターニングすることによって所定の導体パターンを備えるコア基板１００が得られる。
　次いで、図４Ｂに示されるように、コア基板１００の第１面Ｆ１及び第２面Ｆ２上に絶縁層１１１が形成され、その絶縁層１１１の上側（コア基板１００から遠い側）に導体層１１２が形成される。例えば各絶縁層１１１は、フィルム状の絶縁性樹脂を、コア基板１００上に熱圧着することによって形成される。絶縁層１１１は無機フィラーを含む材料によって形成される場合がある。導体層１１２は、絶縁層１１１に例えばレーザー光によって形成され得る開口１１３ａを充填する第１ビア導体１１３と同時に、セミアディティブ法などの任意の導体パターンの形成方法を用いて形成される。
　続いて、図４Ｃに示されるように、コア基板１００の第１面Ｆ１側及び第２面Ｆ２側において、絶縁層１１１及び導体層１１２の積層が、さらに必要な回数繰り返される。なお、導体層１１２は、その導体パターンとして配線ＦＷ１を含むように形成される。
　次いで、図４Ｄに示されるように、コア基板１００の第１面Ｆ１側における、コア基板１００から最も遠い導体層１１２上に絶縁層１１ＳＲＡが形成され、第２面Ｆ２側における、コア基板１００から最も遠い導体層１１２上に絶縁層１１ＳＲＢが形成される。被覆絶縁層１１ＳＲＡ、１１ＳＲＢには、導体パッド１１２ｐＡ、１１２ｐＢを露出させる開口１１ＳＲＡｏ、１１ＳＲＢｏが形成される。例えば、スプレーコーティング、カーテンコーティング、又はフィルム貼り付けなどによって、感光性を有するエポキシ樹脂膜が形成されることで被覆絶縁層１１ＳＲＡ、１１ＳＲＢが形成され、露光及び現像により開口１１ＳＲＡｏ、１１ＳＲＢｏが形成され得る。第１配線基板１１の製造が完了する。
　次いで、図５Ａ～図５Ｌを参照して、第２配線基板１２の製造方法が説明される。先ず、図５Ａに示されるように、支持体３が用意され、その一面３ａに導体層２１２が形成される。支持体３は、基材３１と、第１金属膜層３２と、剥離層３３と、第２金属膜層３４と、を含んでいる。
　導体層２１２は、例えば、電解めっきを用いるパターンめっきによって形成される。支持体３の一面３ａを構成する第２金属膜層３４上に、導体層２１２に含まれるべき導体パッド２１２ｐＢなどの導体パターンの形成位置に応じた開口を有するめっきレジスト（図示せず）が設けられる。そして、第２金属膜層３４を給電層として用いる電解めっきによって、めっきレジストの開口内に銅などの金属が析出され、その析出される金属からなる導体パターンを含む導体層２１２が形成される。その後めっきレジストが除去される。なお、めっきレジストの除去の前に導体層２１２の上面（支持体３と反対側の表面）が、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの任意の方法により研磨されてもよい。導体層２１２は、例えば、７μｍ以下の厚さとなるように形成され得る。
　次いで、図５Ｂに示されるように、導体層２１２を覆う絶縁層２１１が、第２金属膜層３４上に形成される。絶縁層２１１は、例えば、フィルム状のエポキシ樹脂を第２金属膜層３４及び導体層２１２上に積層し、熱圧着することによって形成される。絶縁層２１１は、エポキシ樹脂以外にも、ＢＴ樹脂やフェノール樹脂などの熱硬化性樹脂、又はフッ素樹脂やＬＣＰなどの熱可塑性樹脂を用いて形成され得る。絶縁層２１１は、例えば、周波数５．８ＧＨｚにおける比誘電率が０．００５以下、且つ、誘電正接が４．０以下である材料を用いて形成され得る。また、絶縁層２１１は、第１配線基板１１を構成する絶縁層１１１に含まれ得る無機フィラーの最大粒径よりも小さい最大粒径の無機フィラーを含む材料で形成され得る。例えば、絶縁層２１１の形成には、１μｍ以下の最大粒径を有する無機フィラーを含む材料が使用され得る。なお、図５Ｂ、及び、以下で参照される図５Ｃ～図５Ｌでは、支持体３の一面３ａ側と反対側の描写は省略されている。
　絶縁層２１１には、ビア導体２１３（図１参照）の形成位置に、炭酸ガスレーザー光などの照射によって開口２１３ａが形成される。形成されるべきビア導体２１３の寸法に従って、開口２１３ａは、例えば、絶縁層２１１の上面から開口２１３ａの底部までの深さ／開口２１３ａの上側（導体層２１２と反対側）における直径が、０．５以上、１．０以下となるように形成され得る。開口２１３ａの形成後、好ましくは、開口２１３ａ内に残る樹脂屑（スミア）を除去するデスミア処理が行われる。デスミア処理は、過マンガン酸塩溶液などの薬液への浸漬を含むウェット処理であってもよいが、例えば、アルゴン、四フッ化メタン、四フッ化メタンと酸素との混合気、又は、六フッ化硫黄などのプラズマガスを用いるプラズマ処理のようなドライ処理であってもよい。
　そして、開口２１３ａ内及び絶縁層２１１の表面の全面に、例えば、スパッタリングや無電解めっきによって、例えば銅やニッケルなどからなる金属膜層２１２ｎｐが形成される。スパッタリングで金属膜層２１２ｎｐが形成されると、絶縁層２１１との間で高い密着性を示す金属膜層２１２ｎｐが形成されることがある。
　次いで、図５Ｃに示されるように、金属膜層２１２ｎｐ上に、開口Ｒ１ａを有するめっきレジストＲ１が設けられる。めっきレジストＲ１は、例えば金属膜層２１２ｎｐ上へのドライフィルムレジストのラミネートにより形成され、開口Ｒ１ａは、例えばフォトリソグラフィ技術により形成される。開口Ｒ１ａは、絶縁層２１１上に形成される導体層２１２（図１参照）が含むべき導体パターンに対応するパターンで形成される。
　導体層２１２に含まれる配線ＦＷ２（図１参照）などの導体パターンは、前述したように、３μｍ以下の配線幅、及び、３μｍ以下の配線間隔を有する。各開口Ｒ１ａは、各開口Ｒ１ａ内に形成される配線ＦＷ２などの各導体パターンが有するべき、配線幅に応じた開口幅、及び、配線間隔に応じた開口間距離（隣り合う開口Ｒ１ａ同士の間隔）で形成される。また、前述したように、導体層２１２に含まれる配線ＦＷ２は、２．０以上、４．０以下のアスペクト比を有する。従って、図５Ｃに例示の方法では、形成される配線ＦＷ２が有するべきアスペクト比を満たす厚さ（高さ）以上の厚さ（高さ）を有するめっきレジストＲ１が形成される。
　金属膜層２１２ｎｐを給電層として用いる電解めっきによって、例えば銅やニッケルなどからなる電解めっき膜層２１２ｅｐがめっきレジストＲ１の開口Ｒ１ａ内に形成される。絶縁層２１１の開口２１３ａ内にはビア導体２１３が形成される。電解めっき膜層２１２ｅｐは、図５Ｃの例のように、開口Ｒ１ａ内を全て充填し、さらにめっきレジストＲ１の上面よりも上側に向かって突出する湾曲した上面を有するように形成され得る。
　図５Ｄに示されるように、電解めっき膜層２１２ｅｐの上面側の一部が研磨によって除去される。少なくとも、電解めっき膜層２１２ｅｐの、めっきレジストＲ１の上面から突出する部分が除去され得る。電解めっき膜層２１２ｅｐは、金属膜層２１２ｎｐとの合計の厚さが、絶縁層２１１上に形成される導体層２１２（図５Ｅ参照）に求められる厚さに達するまで、例えば、７μｍ以下となるように研磨され得る。めっきレジストＲ１の上面側の一部も電解めっき膜層２１２ｅｐの一部と共に除去されてもよい。電解めっき膜層２１２ｅｐの研磨は、例えばＣＭＰなどの任意の方法により行われ得る。研磨の結果、電解めっき膜層２１２ｅｐの上面は、０．３μｍ以下の算術平均粗さを有し得る。
　電解めっき膜層２１２ｅｐの研磨後、めっきレジストＲ１が除去される。さらに、金属膜層２１２ｎｐのうちの電解めっき膜層２１２ｅｐに覆われていない部分が、例えばクイックエッチングなどによって除去される。その結果、図５Ｅに示されるように、所定の導体パターンを含む導体層２１２が得られる。図５Ｅでは、図１と同様に、導体層２１２が１つの層から構成されるように描かれているが、導体層２１２は、図５Ｄに示される金属膜層２１２ｎｐ、及び、前述されたように図５Ｄの状態から一部が除去された後の電解めっき膜層２１２ｅｐによって構成されている。
　図５Ｆに示されるように、絶縁層２１１及び導体層２１２の上に、上述された絶縁層２１１及び絶縁層２１１上の導体層２１２の形成方法と同様の方法で、さらに、絶縁層２１１及び導体層２１２が交互に形成される。
　次いで、図５Ｇ～図５Ｉに示されるように、被覆絶縁層１２ＳＲＡ及び接続要素１２ＭＰ（図５Ｉ参照）が形成される。接続要素１２ＭＰは、例えばセミアディティブ法などの一般的な導体層の形成方法によって形成され得るが、図５Ｇ～図５Ｉには、先に説明された導体層２１２の形成方法と同様の研磨を含む方法が示されている。先ず、図５Ｇに示されるように、導体層２１２及び絶縁層２１１の上に被覆絶縁層１２ＳＲＡが形成される。被覆絶縁層１２ＳＲＡは、例えば、絶縁層２１１の形成と同様にフィルム状のエポキシ樹脂の熱圧着によって形成される。被覆絶縁層１２ＳＲＡは、ソルダーレジストとして機能する絶縁層である場合、絶縁層２１１とは異なる方法で、例えば、感光剤を含むエポキシ樹脂又はポリイミド樹脂などを用いたスプレーイングやカーテンコーティングなどの方法で形成されてもよい。
　形成された被覆絶縁層１２ＳＲＡに、例えば炭酸ガスレーザー光の照射や、フォトリソグラフィによって開口１２ＳＲＡｏが形成される。開口１２ＳＲＡｏは、接続要素１２ＭＰ（図５Ｉ参照）が形成されるべき位置に形成され、その底面に導体パッド２１２ｐＡを露出させる。開口１２ＳＲＡｏの形成後、プラズマ処理などによるデスミア処理が行われてもよい。開口１２ＳＲＡｏ内面、及び、被覆絶縁層１２ＳＲＡの表面の全面に、例えば銅やニッケルなどからなる金属膜層Ｍｎｐがスパッタリング又は無電解めっきによって形成される。
　次いで、図５Ｈに示されるように、金属膜層Ｍｎｐ上にめっきレジストＲ２が、例えばドライフィルムレジストのラミネートなどによって形成される。めっきレジストＲ２には、接続要素１２ＭＰに対応する開口Ｒ２ａがフォトリソグラフィなどによって形成される。開口Ｒ２ａの内面、及び、開口Ｒ２ａ内に露出する開口１２ＳＲＡｏ内に、金属膜層Ｍｎｐを給電層として用いる電解めっきによって銅やニッケルなどの金属が析出され、電解めっき膜層Ｍｅｐが形成される。開口Ｒ２ａ及び開口１２ＳＲＡｏの内部が電解めっき膜層Ｍｅｐで充填される。電解めっき膜層Ｍｅｐは、図示されるように、めっきレジストＲ２の上面よりも上側に向かって突出する湾曲した上面を有するように形成され得る。
　次いで、図５Ｉに示されるように、電解めっき膜層Ｍｅｐの上面側の一部が、例えば、ＣＭＰによって除去される。めっきレジストＲ２の上面側の一部も金属膜層Ｍｅｐの一部と共に除去されてもよい。電解めっき膜層Ｍｅｐは、金属膜層Ｍｎｐに接する導体層２１２の上面から電解めっき膜層Ｍｅｐの上面までの高さが、接続要素１２ＭＰに求められる所定の高さになるまで研磨される。その結果、金属膜層Ｍｎｐと研磨後の電解めっき膜層Ｍｅｐとで構成され、所定の高さを有する接続要素１２ＭＰが形成される。
　次いで、図５Ｊに示されるように、機能層ＢＬが、例えば金属膜層Ｍｎｐを給電層として用いる電解めっきによって接続要素１２ＭＰの表面に形成され得る。例えば、ニッケル、すず、パラジウム、又は金などからなる１層又は２層以上の金属膜が、機能層ＢＬとして形成される。
　続いて、めっきレジストＲ２が除去され、さらに、めっきレジストＲ２の除去によって露出する金属膜層Ｍｎｐのうち電解めっき膜層Ｍｅｐに覆われていない部分が、例えばクイックエッチングによって除去される。図５Ｋに示されるように、それぞれが電気的に分離された複数の接続要素１２ＭＰが得られる。なお、図５Ｇ～図５Ｊにおいては、接続要素１２ＭＰを構成する金属膜層Ｍｎｐ及び電解めっき膜層Ｍｅｐのそれぞれは異なる層として図示されたが、図５Ｋ～図５Ｌ、及び、図６においては、図１と同様に、接続要素１２ＭＰを構成する金属膜層Ｍｎｐ及び電解めっき膜層Ｍｅｐがまとめて単層で示される。
　次いで、支持体３が除去される。図５Ｌに示されるように、例えば、加熱や紫外線の照射などによって、支持体３に備えられている剥離層３３の粘着性が喪失されたり、剥離層３３自体が軟化したりしている状態で、基材３１及び第１金属膜層３２が、第２金属膜層３４から引き離される。
　次いで、第２金属膜層３４が、エッチングなどによって除去される。導体パッド２１２ｐＢを含む導体層２１２及び絶縁層２１１の表面が露出する。以上の工程を経ることによって図１に示される例の第２配線基板１２が完成する。
　次いで、第２配線基板１２が、第１配線基板１１に搭載され、図１に示される配線基板１の製造が完了する。具体的には、第２配線基板１２のＢ面１２ＦＢが、第１配線基板１１の一方の面１１ＦＡと対向するように配置され、第２配線基板１２の導体パッド２１２ｐＢと第１配線基板１１の導体パッド１１２ｐＡとが、接続部材ＢＭを介して接続される。例えば、半田ボールである接続部材ＢＭの導体パッド１１２ｐＡ上への配置、第２配線基板１２の導体パッド２１２ｐＢの接続部材ＢＭ上への配置、及びリフロー処理を経て、第１配線基板１１上に第２配線基板１２が搭載され得る。図１に示される例の配線基板１の製造が完了する。
　図６には、配線基板が第２配線基板１２の表面（Ａ面１２ＦＡ）に実装される部品Ｅ１、Ｅ２（図１参照）を含む場合の、配線基板の製造工程内の状態の一例が示されている。図６に示されるように、マルチチップパッケージデバイスの形態を有する第２配線基板１２の製造工程では、図５Ｋに示された工程における状態の後に、第２配線基板１２に、例えばマイコンやメモリなどである第１の部品Ｅ１及び第２の部品Ｅ２が、リフロー処理やフリップチップボンディングなどによって実装される。すなわち、支持体３を備えたままの第２配線基板１２に第１の部品Ｅ１及び第２の部品Ｅ２が実装される。第２配線基板１２が支持体３に支持されているので、安定した状態で第１の部品Ｅ１及び第２の部品Ｅ２が実装され得る。
　図６の例では、さらに、エポキシ樹脂などを含む封止樹脂Ｍによって第１の部品Ｅ１及び第２の部品Ｅ２が一体的に封止されることで結合され得る。第１の部品Ｅ１及び第２の部品Ｅ２は例えばトランスファモールドやコンプレッションモールドによって封止される。この封止工程も、第２配線基板１２が支持体３を備えた状態で行われ得る。
　図６で示される、第１の部品Ｅ１及び第２の部品Ｅ２が実装された第２配線基板１２は、図５Ｌを参照して説明された場合と同様に、支持体３から取り外され、第１配線基板１１に搭載される。第１の部品Ｅ１及び第２の部品Ｅ２を含む場合の配線基板の形成が完了する。
　実施形態の配線基板は、各図面に例示される構造、並びに、本明細書において例示される構造、形状、及び材料を備えるものに限定されない。例えば、第１配線基板及び第２配線基板のそれぞれは任意の数の絶縁層及び導体層を有し得る。実施形態の説明では、第１配線基板がコア基板を有している例が示されたが、第１配線基板はコア基板を含まないコアレス基板であってよい。
　　１　　　　　　　　　　　　配線基板
　　１１　　　　　　　　　　　第１配線基板
　　１２　　　　　　　　　　　第２配線基板
　　１００　　　　　　　　　　コア基板
　　１０１　　　　　　　　　　絶縁層（コア絶縁層）
　　１０２　　　　　　　　　　導体層（コア導体層）
　　１０３　　　　　　　　　　スルーホール導体
　　１１１　　　　　　　　　　絶縁層（第１絶縁層）
　　１１２　　　　　　　　　　導体層（第１導体層）
　　１１３　　　　　　　　　　ビア導体（第１ビア導体）
　　２１１　　　　　　　　　　絶縁層（第２絶縁層）
　　２１２　　　　　　　　　　導体層（第２導体層）
　　２１３　　　　　　　　　　ビア導体（第２ビア導体）
　　１１ＦＡ　　　　　　　　　一方の面
　　１１ＦＢ　　　　　　　　　他方の面
　　１２ＦＡ　　　　　　　　　Ａ面
　　１２ＦＢ　　　　　　　　　Ｂ面
　　１１ＳＲＡ、１１ＳＲＢ、１２ＳＲＡ　　　被覆絶縁層
　　１２ＭＰ　　　　　　　　　接続要素
　　Ｆ１　　　　　　　　　　　第１面
　　Ｆ２　　　　　　　　　　　第２面
　　ＢＭ　　　　　　　　　　　接続部材
　　ＥＡ１　　　　　　　　　　部品実装領域（第１の部品実装領域）
　　ＥＡ２　　　　　　　　　　部品実装領域（第２の部品実装領域）
　　Ｅ１　　　　　　　　　　　部品（第１の部品）
　　Ｅ２　　　　　　　　　　　部品（第２の部品）
　　ＦＷ１　　　　　　　　　　配線（第１配線）
　　ＦＷ２　　　　　　　　　　配線（第２配線）
　　Ｍ　　　　　　　　　　　　封止樹脂

Claims (12)

  1. 　交互に積層される第１絶縁層及び第１導体層、並びに、前記第１絶縁層を貫通する第１ビア導体を含む第１配線基板と、
    　交互に積層される第２絶縁層及び第２導体層、並びに、前記第２絶縁層を貫通する第２ビア導体を含む第２配線基板と、を含む配線基板であって、
    　前記第２配線基板は、前記第１配線基板の一方の表面上に搭載されており、
    　前記第２導体層に含まれる配線の配線幅の最小値は、前記第１導体層に含まれる配線の配線幅の最小値よりも小さく、
    　前記第２導体層に含まれる配線の配線間隔の最小値は、前記第１導体層に含まれる配線の配線間隔の最小値よりも小さく、
    　前記第２導体層に含まれる配線の配線幅は３μｍ以下であり、前記第２導体層に含まれる配線の配線間隔は３μｍ以下であり、
    　前記第２導体層に含まれる配線のアスペクト比は２．０以上、且つ、４．０以下である。
  2. 　請求項１記載の配線基板であって、前記第１絶縁層及び前記第２絶縁層のそれぞれは無機フィラーを含んでおり、前記第２絶縁層に含まれる無機フィラーの最大粒径は、前記第１絶縁層に含まれる無機フィラーの最大粒径よりも小さい。
  3. 　請求項１記載の配線基板であって、前記第２ビア導体のアスペクト比が、０．５以上であって、１．０以下である。
  4. 　請求項１記載の配線基板であって、前記第２導体層に含まれる配線は、前記第２絶縁層に形成されている溝を充填する導体によって構成されている。
  5. 　請求項１記載の配線基板であって、前記第２導体層の厚さは７μｍ以下であり、前記第１導体層の厚さは１０μｍ以上である。
  6. 　請求項１記載の配線基板であって、前記第２導体層に含まれる配線の上面は研磨面であり、前記第２導体層に含まれる配線の上面の表面粗さは、算術平均粗さで０．３μｍ以下である。
  7. 　請求項１記載の配線基板であって、前記第２絶縁層の周波数５．８ＧＨｚにおける誘電正接は０．００５以下であり、且つ、比誘電率が４．０以下である。
  8. 　請求項１記載の配線基板であって、前記第１導体層並びに前記第２導体層に含まれる配線は金属膜層及び電解めっき膜層を有しており、前記第１導体層に含まれる配線が有する金属膜層は無電解めっき膜層であり、前記第２導体層に含まれる配線が有する金属膜層はスパッタ膜層である。
  9. 　請求項１記載の配線基板であって、前記配線基板における厚さ方向に直交して延在する面への前記第２配線基板の投影面積は、前記配線基板における厚さ方向に直交して延在する面への前記第１配線基板の投影面積よりも小さい。
  10. 　請求項１記載の配線基板であって、前記第２配線基板の前記第１基板と反対側の表面は、少なくとも第１の部品実装領域と第２の部品実装領域とを有し、前記第１の部品実装領域に含まれる部品搭載パッドと前記第２の領域に含まれる部品搭載パッドとは、前記第２導体層を介して接続されている。
  11. 　請求項１０記載の配線基板であって、前記配線基板は、前記第１部品実装領域に搭載される第１の部品、及び、前記第２の部品実装領域に搭載される第２の部品をさらに含み、前記第１の部品と前記第２の部品とは封止樹脂により一体的に結合されている。
  12. 　請求項１１記載の配線基板であって、前記封止樹脂の熱膨張係数は、前記第１配線基板の熱膨張係数よりも大きく、前記第２配線基板の熱膨張係数よりも小さい。
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