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WO2024075428A1 - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

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WO2024075428A1
WO2024075428A1 PCT/JP2023/030833 JP2023030833W WO2024075428A1 WO 2024075428 A1 WO2024075428 A1 WO 2024075428A1 JP 2023030833 W JP2023030833 W JP 2023030833W WO 2024075428 A1 WO2024075428 A1 WO 2024075428A1
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WO
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external electrode
main surface
end surface
ceramic capacitor
multilayer ceramic
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Ceased
Application number
PCT/JP2023/030833
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English (en)
French (fr)
Inventor
亮 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2024555660A priority patent/JPWO2024075428A1/ja
Priority to CN202380068714.3A priority patent/CN119948582A/zh
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Priority to US18/791,646 priority patent/US20240395464A1/en
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    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer ceramic capacitors are widely used in a variety of devices, including electronic devices and electrical devices (hereinafter referred to as "electronic devices, etc.”).
  • electronic devices including electronic devices and electrical devices (hereinafter referred to as "electronic devices, etc.”).
  • Patent Document 1 JP 2000-100647 A discloses a multilayer ceramic capacitor with a typical structure.
  • circuit boards or circuit board equivalents hereafter both are collectively referred to as "circular boards" using the reflow soldering process described below.
  • the substrate on which the capacitor will be mounted is prepared. Electrodes are formed on the main surface of the substrate, and cream solder has already been applied to the surfaces of the electrodes.
  • a mounter device equipped with a nozzle is prepared. The top surface (second main surface) of the multilayer ceramic capacitor is then attracted to the nozzle, and the nozzle is then moved to place (place) the bottom surface (first main surface) of the multilayer ceramic capacitor on the pair of electrodes of the substrate on which the cream solder has been applied.
  • the substrate on which the multilayer ceramic capacitor is mounted is heated to melt the cream solder, and then the entire substrate is cooled, causing the cream solder to solidify again, and the multilayer ceramic capacitor is mounted to the electrodes of the substrate.
  • the present invention aims to provide a multilayer ceramic capacitor that is less likely to cause cracks in the ceramic body even if the ridge line, which is the outer edge of the bottom surface (first main surface) of the ceramic body, collides with the substrate or an electrode formed on the substrate, for example, during mounting.
  • a multilayer ceramic capacitor comprises a ceramic body in which a plurality of ceramic layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are stacked in the height direction, the ceramic body having a first main surface and a second main surface opposing each other in the height direction, a first end surface and a second end surface opposing each other in the length direction perpendicular to the height direction, and a first side surface and a second side surface opposing each other in the width direction perpendicular to the height direction and the length direction, and a first external electrode and a second external electrode formed on the outer surface of the ceramic body, the first internal electrode being extended to the first end surface.
  • a multilayer ceramic capacitor in which a first external electrode is drawn out to a second end face and electrically connected to the first external electrode, and a second internal electrode is drawn out to a second end face and electrically connected to the second external electrode, and when viewed in a cross section parallel to the first side face and the second side face, the first external electrode is formed in an L-shape on the first end face and the first main face, and the second external electrode is formed in an L-shape on the second end face and the first main face, and the R dimension of the ridge where the first main face meets the first end face, first side face, second end face, and second side face is larger than the R dimension of the ridge where the second main face meets the first end face, first side face, second end face, and second side face.
  • the R dimension of the ridges where the first main surface (bottom surface; mounting surface) meets the first end surface, first side surface, second end surface, and second side surface is large, so that even if these ridges collide with the substrate or electrodes formed on the substrate during mounting, cracks are unlikely to occur in the ceramic body.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor 100 according to a first embodiment, showing the multilayer ceramic capacitor 100 from a first main surface 1A side.
  • 1 is a perspective view of a multilayer ceramic capacitor 100, showing the multilayer ceramic capacitor 100 from the second main surface 1B side.
  • 1A is a cross-sectional view of the multilayer ceramic capacitor 100, showing a cross section of the portion XX indicated by the dashed dotted line arrow in FIG. 1 is a cross-sectional view of a main portion of a multilayer ceramic capacitor 100.
  • FIG. 5A to 5D are explanatory views showing steps in an example of a method for manufacturing the multilayer ceramic capacitor 100.
  • 6(E) to (J) are continuations of FIG.
  • FIG. 4 is a cross-sectional view of a multilayer ceramic capacitor 200 according to a second embodiment.
  • 8A to 8D are explanatory diagrams showing steps in an example of a method for manufacturing the multilayer ceramic capacitor 200.
  • 9(E) to (J) are continuations of FIG. 8(D), and are explanatory views showing steps in an example of a method for manufacturing the multilayer ceramic capacitor 200.
  • each embodiment is an illustrative example of how the present invention can be implemented, and the present invention is not limited to the contents of the embodiment. It is also possible to combine the contents described in different embodiments, and the implementation in such cases is also included in the present invention.
  • the drawings are intended to aid in understanding the specification, and may be drawn diagrammatically, and the dimensional ratios of the depicted components or between the components may not match the dimensional ratios of those components described in the specification. Components described in the specification may be omitted in the drawings, or the number of components may be omitted when drawn.
  • Figures 1, 2, 3, and 4 each show a multilayer ceramic capacitor 100 according to the first embodiment.
  • Figure 1 is a perspective view of the multilayer ceramic capacitor 100, showing the multilayer ceramic capacitor 100 from the first main surface 1A side.
  • Figure 2 is also a perspective view of the multilayer ceramic capacitor 100, showing the multilayer ceramic capacitor 100 from the second main surface 1B side.
  • Figure 3 is a cross-sectional view of the multilayer ceramic capacitor 100, showing a cross section of the X-X portion indicated by the dashed dotted line arrow in Figure 1(A).
  • Figure 4 is a cross-sectional view of a main portion of the multilayer ceramic capacitor 100.
  • the drawings show the height direction T, length direction L, and width direction W of the multilayer ceramic capacitor 100, and these directions may be referred to in the following description.
  • the stacking direction of the ceramic layers 1a which will be described later, is the height direction T of the multilayer ceramic capacitor 100.
  • the multilayer ceramic capacitor 100 includes a ceramic body 1.
  • the ceramic body 1 is a rectangular parallelepiped and has a first main surface 1A and a second main surface 1B that face each other in the height direction T, a first end surface 1C and a second end surface 1D that face each other in the length direction L, and a first side surface 1E and a second side surface 1F that face each other in the width direction W.
  • the dimensions of the ceramic body 1 are arbitrary, but for example, it is also preferable that one of the dimensions in the length direction L and the width direction W is 1.0 mm or less and the other is 0.5 mm or less. It is also preferable that the dimension in the height direction T is 0.1 mm or less.
  • the R dimension of the ridges where the first main surface 1A, which is the mounting surface, meets the first end surface 1C, the first side surface 1E, the second end surface 1D, and the second side surface 1F is large, so that even if the first main surface of the ceramic body collides with the substrate or an electrode formed on the substrate during mounting, the occurrence of cracks in the ceramic body 1 is suppressed.
  • the ceramic body 1 is composed of a laminate of a ceramic layer 1a, a first internal electrode 2, a second internal electrode 3, and a dummy internal electrode 4.
  • the ceramic layer 1a, the first internal electrode 2, the second internal electrode 3, and the dummy internal electrode 4 are laminated in the height direction T of the ceramic body 1.
  • the dummy internal electrode 4 is an electrode that is provided not primarily to form capacitance, but as an underlying external electrode for the first external electrode 5 and the second external electrode 6.
  • the ceramic body 1 may be made of any material, and may be, for example, a dielectric ceramic containing BaTiO 3 as a main component. However, instead of BaTiO 3 , a dielectric ceramic containing another material as a main component, such as CaTiO 3 , SrTiO 3 , or CaZrO 3 , may be used.
  • the thickness of the ceramic layer 1a is arbitrary, but for example, it can be about 0.3 ⁇ m to 2.0 ⁇ m in the effective capacitance formation area where the first internal electrode 2 and the second internal electrode 3 are formed.
  • the number of ceramic layers 1a is arbitrary, but for example, in the effective capacitance formation region where the first internal electrode 2 and the second internal electrode 3 are formed, it can be about 1 to 6000 layers.
  • a protective layer (outer layer) is provided that does not have the first internal electrode 2 and the second internal electrode 3 and is composed only of the ceramic layer 1a.
  • a dummy internal electrode 4 is formed in the protective layer.
  • the thickness of the protective layer is arbitrary, but can be, for example, about 5 ⁇ m to 150 ⁇ m.
  • the thickness of the ceramic layer 1a of the protective layer may be greater than the thickness of the ceramic layer 1a in the effective region of capacitance formation where the first internal electrode 2 and the second internal electrode 3 are formed.
  • the material of the ceramic layer 1a of the protective layer may be different from the material of the ceramic layer 1a in the effective region.
  • the first internal electrode 2 extends in the length direction L of the ceramic body 1, with one end extending to a first end face 1C of the ceramic body 1.
  • the second internal electrode 3 extends in the length direction L of the ceramic body 1, with one end extending to a second end face 1D of the ceramic body 1.
  • the dummy internal electrode 4 provided as an underlying external electrode for the first external electrode 5 and the second external electrode 6 has a smaller dimension in the length direction L than the first internal electrode 2 and the second internal electrode 3.
  • One end of the dummy internal electrode 4 is extended to either the first end face 1C or the second end face 1D of the ceramic body 1.
  • the dummy internal electrode 4 disposed closest to the first main surface 1A of the ceramic body 1 is exposed to the first main surface 1A of the ceramic body 1.
  • At least the dummy internal electrodes 4 are arranged in the first external electrode 5 and the second external electrode 6 closest to the first main surface 1A of the ceramic body 1, and there should be one layer exposed on the first main surface of the ceramic body 1.
  • the main components (metal components) of the first internal electrode 2, second internal electrode 3, and dummy internal electrode 4 may be made of any material, but in this embodiment, Ni is used. However, other metals such as Cu, Ag, Pd, and Au may be used instead of Ni. Furthermore, Ni, Cu, Ag, Pd, and Au may be alloyed with other metals.
  • the first internal electrode 2, second internal electrode 3, and dummy internal electrode 4 may contain other components such as ceramics in addition to the metal components.
  • the thickness of the first internal electrode 2, the second internal electrode 3, and the dummy internal electrode 4 is arbitrary, but can be, for example, about 0.3 ⁇ m to 1.5 ⁇ m.
  • a first external electrode 5 and a second external electrode 6 are formed on the outer surface of the ceramic body 1.
  • the first external electrode 5 is formed in an L-shape on the first end surface 1C and the first main surface 1A
  • the second external electrode 6 is formed in an L-shape on the second end surface 1D and the first main surface 1A.
  • the first external electrode 5 is electrically connected to the first internal electrode 2 at the first end surface 1C.
  • the second external electrode 6 is electrically connected to the second internal electrode 3 at the second end surface 1D.
  • the first external electrode 5 and the second external electrode 6 have the same multi-layer structure.
  • the first external electrode 5 and the second external electrode 6 have, in order from the bottom, a base external electrode, a Cu-plated external electrode layer 7 formed on the outside of the base external electrode, a Ni-plated external electrode layer 8 formed on the outside of the Cu-plated external electrode layer 7, and an Au-plated external electrode layer 9 formed on the outside of the Ni-plated external electrode layer 8.
  • the structure and materials of the first external electrode 5 and the second external electrode 6 are arbitrary and are not limited to these structures and materials.
  • the dimensions such as thickness, width, and length of the first external electrode 5 and the second external electrode 6 are also arbitrary and can be freely set. In particular, various variations can be adopted for the number of layers, materials, dimensions, etc. of the plated external electrode layers.
  • the base external electrode is an electrode that serves as a base when forming a plated external electrode layer on its outside.
  • the base external electrode of the first external electrode 5 is composed of the ends of the first internal electrode 2 and dummy internal electrode 4 drawn out to the first end surface 1C, and the main surface of the dummy internal electrode 4 exposed to the first main surface 1A.
  • FIG. 3 illustrates a structure in which the first external electrode 5 has four layers of dummy internal electrodes 4 as base external electrodes, the upper main surface of the dummy internal electrode 4 arranged closest to the first main surface 1A is exposed to the first main surface 1A, and the ends of the remaining three layers of dummy internal electrodes 4 are drawn out to the first end surface 1C.
  • the number of layers of the dummy internal electrodes 4 of the first external electrode 5 is arbitrary, and it is sufficient that the first external electrode 5 has at least one layer arranged closest to the first main surface 1A of the ceramic body 1 and whose upper main surface is exposed to the outside from the first main surface 1A of the ceramic body 1.
  • the base external electrode of the second external electrode 6 is composed of the ends of the second internal electrode 3 and the dummy internal electrode 4 drawn out to the second end surface 1D, and the main surface of the dummy internal electrode 4 exposed to the first main surface 1A.
  • the second external electrode 6 has four layers of dummy internal electrodes 4 as base external electrodes, the upper main surface of the dummy internal electrode 4 arranged closest to the first main surface 1A is exposed to the first main surface 1A, and the ends of the remaining three layers of dummy internal electrodes 4 are drawn out to the second end surface 1D.
  • the number of layers of the dummy internal electrodes 4 of the second external electrode 6 is arbitrary, and it is sufficient that the second external electrode 6 has at least one layer arranged closest to the first main surface 1A of the ceramic body 1 and whose upper main surface is exposed to the outside from the first main surface 1A of the ceramic body 1.
  • the end of the first internal electrode 2 extended to the first end face 1C of the ceramic body 1 and the end of the second internal electrode 3 extended to the second end face 1D of the ceramic body 1 are also part of the underlying external electrodes of the first external electrode 5 and the second external electrode 6.
  • the end of the first internal electrode 2 and the end of the second internal electrode 3 are not shown as part of the first external electrode 5 and the second external electrode 6 to avoid complicating the drawings (the leading lines from the reference numeral "5" indicating the first external electrode 5 and the reference numeral "6" indicating the second external electrode 6 have been omitted).
  • the base external electrodes of the first external electrode 5 and the second external electrode 6 function as a base for forming a Cu-plated external electrode layer 7 on the outside thereof.
  • the end of the first internal electrode 2 extended to the first end face 1C, the end of the dummy internal electrode 4, the end of the second internal electrode 3 extended to the second end face 1D, and the end of the dummy internal electrode 4 are also part of the base external electrodes of the first external electrode 5 and the second external electrode 6.
  • the ends of the multiple linear first internal electrodes 2 and the ends of the dummy internal electrodes 4 extending in the width direction W are exposed, and on the second end face 1D, the ends of the multiple linear second internal electrodes 3 and the ends of the dummy internal electrodes 4 extending in the width direction W are exposed at intervals (with the ends of the linear ceramic layers 1a extending in the width direction W sandwiched between them).
  • the ends of the first internal electrodes 2, the ends of the second internal electrodes 3, and the ends of the dummy internal electrodes 4 are spaced apart, they function as a base when forming the plated external electrode layer.
  • the first external electrode 5 and the second external electrode 6 each have a Cu-plated external electrode layer 7 on the outside of the base external electrode.
  • the Cu-plated external electrode layer 7 mainly functions to improve moisture resistance. It is also preferable that the Cu-plated external electrode layer 7 contains Ni. In this case, dissolution of the external electrode layer into the solder can be suppressed.
  • the first external electrode 5 and the second external electrode 6 each have a Ni-plated external electrode layer 8 on the outside of the Cu-plated external electrode layer 7.
  • the Ni-plated external electrode layer 8 mainly functions to improve solder heat resistance and bondability. It is also preferable that the Ni-plated external electrode layer 8 contains P. In this case, the mechanical strength of the external electrode layer can be improved.
  • the first external electrode 5 and the second external electrode 6 have an Au-plated external electrode layer 9 on the outside of the Ni-plated external electrode layer 8.
  • the Au-plated external electrode layer 9 mainly serves the function of improving the wettability of the external electrode layer to the solder.
  • the R dimensions of the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet are larger than the R dimensions of the ridgeline E21 where the second main surface 1B and the first end surface 1C meet, the ridgeline E22 where the second main surface 1B and the first side surface 1E meet, the ridgeline E23 where the second main surface 1B and the second end surface 1D meet, and the ridgeline E24 where the second main surface 1B and the second side surface 1F meet.
  • the manufacturing process includes a separate step of increasing the R dimension for ridgeline E11 where first main surface 1A meets first end surface 1C, ridgeline E12 where first main surface 1A meets first side surface 1E, ridgeline E13 where first main surface 1A meets second end surface 1D, and ridgeline E14 where first main surface 1A meets second side surface 1F.
  • the manufacturing process does not include a step of increasing the R dimension for ridgeline E21 where second main surface 1B meets first end surface 1C, ridgeline E22 where second main surface 1B meets first side surface 1E, ridgeline E23 where second main surface 1B meets second end surface 1D, and ridgeline E24 where second main surface 1B meets second side surface 1F.
  • the first main surface 1A of the ceramic body 1, which is provided with the first external electrode 5 and the second external electrode 6, is the mounting surface for the substrate (as described above, “substrate” includes “substrate-like objects”).
  • the multilayer ceramic capacitor 100 has a large R dimension (large roundness) for the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet, which are provided on the mounting surface side.
  • the multilayer ceramic capacitor 100 is placed (placed) on a substrate for mounting, even if these ridgelines collide with the substrate or electrodes formed on the substrate, the impact is mitigated, and the occurrence of cracks in the ceramic body 1 is suppressed.
  • each of the R dimensions of the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet is, for example, about 1 ⁇ m or more and 10 ⁇ m or less. This is because if it is less than 1 ⁇ m, the effect of suppressing the occurrence of cracks and the like in the ceramic body 1 is small.
  • the process of increasing the R dimensions of each of these ridgelines takes time, reducing the productivity of the multilayer ceramic capacitor.
  • the R dimensions of the ridgeline E21 where the second main surface 1B and the first end surface 1C meet, the ridgeline E22 where the second main surface 1B and the first side surface 1E meet, the ridgeline E23 where the second main surface 1B and the second end surface 1D meet, and the ridgeline E24 where the second main surface 1B and the second side surface 1F meet are each less than about 1 ⁇ m, for example. In this case, there is no need to provide a separate process for increasing the R dimensions of these ridgelines.
  • the multilayer ceramic capacitor 100 of this embodiment has a corner C11 where the first main surface 1A, the first end surface 1C, and the first side surface 1E meet, a corner C12 where the first main surface 1A, the first side surface 1E, and the second end surface 1D meet, a corner C13 where the first main surface 1A, the second end surface 1D, and the second side surface 1F meet, a corner C14 where the first main surface 1A, the second side surface 1F, and the first end surface 1C meet, and a corner C15 where the first main surface 1A, the second end surface 1D, and the second side surface 1F meet.
  • the R dimension of corner C14 where surface 1C meets is larger than the R dimensions of corner C21 where second main surface 1B, first end surface 1C and first side surface 1E meet, corner C22 where second main surface 1B, first side surface 1E and second end surface 1D meet, corner C23 where second main surface 1B, second end surface 1D and second side surface 1F meet, and corner C24 where second main surface 1B, second side surface 1F and first end surface 1C meet.
  • the R dimensions of the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet are larger than the R dimensions of the ridgeline E21 where the second main surface 1B and the first end surface 1C meet, the ridgeline E22 where the second main surface 1B and the first side surface 1E meet, the ridgeline E23 where the second main surface 1B and the second end surface 1D meet, and the ridgeline E24 where the second main surface 1B and the second side surface 1F meet.
  • the R dimension of the corner where two ridgelines with a large R dimension intersect is larger than the R dimension of the corner where two ridgelines with a small R dimension intersect.
  • the laminated ceramic capacitor 100 has corners C11 on the mounting surface where the first main surface 1A, first end surface 1C, and first side surface 1E meet, corner C12 where the first main surface 1A, first side surface 1E, and second end surface 1D meet, corner C13 where the first main surface 1A, second end surface 1D, and second side surface 1F meet, and corner C14 where the first main surface 1A, second side surface 1F, and first end surface 1C meet.
  • the multilayer ceramic capacitor 100 of this embodiment has a plurality of embossed holes 10 formed on the second main surface 1B of the ceramic body 1.
  • a plurality of embossed holes 10 of the same shape and dimensions are formed on the second main surface 1B of the ceramic body 1 in a state aligned in the length direction L and width direction W.
  • an embossed hole refers to a bottomed hole with a concave surface.
  • the concave surface may be hemispherical or non-hemispherical.
  • the method of forming the embossed holes 10 is also arbitrary. Whether or not embossed holes 10 are formed in the second main surface 1B can be easily confirmed by comparing with other surfaces of the ceramic body 1 (such as the first main surface 1A).
  • the second main surface 1B of the ceramic body 1 is the surface that is sucked by, for example, the nozzle of a mounter device during mounting, and is the surface that may be subjected to impact by the nozzle.
  • the multilayer ceramic capacitor 100 of this embodiment since a plurality of embossed holes 10 are formed in the second main surface 1B of the ceramic body 1, even if an impact is applied by a nozzle or the like, the multilayer ceramic capacitor 100 is resistant to the impact, and the occurrence of cracks in the ceramic body 1 is suppressed. Note that if the embossed holes 10 are minute and the depth is contained within one to several tens of ceramic layers 1a, the impact resistance of the ceramic body 1 can be improved satisfactorily. However, if the depth of the embossed holes 10 is too large, it may conversely reduce the overall strength of the ceramic body 1, so it is necessary that the depth of the embossed holes 10 is not too large.
  • the multilayer ceramic capacitor 100 of this embodiment can be manufactured, for example, by the method shown in Figures 5(A) to 6(J).
  • a ceramic green sheet 11a is prepared for producing the ceramic layer 1a of the ceramic body 1, as shown in FIG. 5(A).
  • the ceramic green sheet 11a is prepared as a mother ceramic green sheet 50 in which a large number of ceramic green sheets 11a are arranged in a matrix in order to manufacture a large number of multilayer ceramic capacitors 100 at once.
  • dielectric ceramic powder, binder resin, solvent, etc. are prepared and then wet-mixed to create ceramic slurry.
  • the ceramic slurry is applied in sheet form onto the carrier film using a die coater, gravure coater, microgravure coater, etc., and dried to produce the mother ceramic green sheet 50.
  • a conductive paste 12 for forming the first internal electrode 2, a conductive paste 13 for forming the second internal electrode 3, and a conductive paste 14 for forming the dummy internal electrode 4, which have been prepared in advance, are applied (e.g., printed) in a desired pattern shape to the main surface of a predetermined ceramic green sheet 11a in the mother ceramic green sheet 50.
  • the conductive paste may be, for example, a mixture of a solvent, a binder resin, a metal powder (e.g., Ni powder), etc.
  • the mother ceramic green sheets 50 are stacked in a predetermined order and pressed together to produce a mother unsintered ceramic body 60 in which numerous unsintered ceramic bodies 11 are arranged in a matrix.
  • a jig 70 is prepared with multiple protrusions 70a formed on its upper main surface.
  • the lower main surface of the mother unsintered ceramic body 60 is then pressed against the protrusions 70a of the jig 70.
  • multiple embossed holes 10 are formed in the second main surface 1B of each unsintered ceramic body 11 of the mother unsintered ceramic body 60.
  • the mother unsintered ceramic body 60 is cut into individual unsintered ceramic bodies 11.
  • the unsintered ceramic body 11 is fired with a predetermined profile to produce the ceramic body 1 shown in FIG. 6(F).
  • a conductive paste 12 is fired at the same time to form a first internal electrode 2
  • a conductive paste 13 is fired at the same time to form a second internal electrode 3
  • a conductive paste 14 is fired at the same time to form a dummy internal electrode 4.
  • a jig 80 is prepared.
  • the second main surface 1B of the ceramic body 1 is fixed to the upper main surface of the jig 80.
  • the first main surface 1A of the ceramic body 1 is scraped off, for example by sandblasting, so that the upper main surface of the dummy internal electrode 4 that is disposed closest to the first main surface 1A of the ceramic body 1 is exposed to the first main surface 1A of the ceramic body 1.
  • the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet are each cut away, and the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, and the ridgeline E14 where the first main surface 1A and the first
  • the R dimensions of the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet are larger (more rounded) than the R dimensions of the ridgeline E21 where the second main surface 1B and the first end surface 1C meet, the ridgeline E22 where the second main surface 1
  • the ends of the first internal electrode 2, the second internal electrode 3, and the dummy internal electrode 4 extended to the first end face 1C and the second end face 1D, and the upper main surface of the dummy internal electrode 4 exposed to the first main surface 1A are used as base external electrodes, and a predetermined catalyst is applied to the surfaces of these base external electrodes as necessary, followed by electroless plating to form a Cu-plated external electrode layer 7.
  • a specific catalyst is applied to the outside of the Cu-plated external electrode layer 7 as necessary, and then electroless plating is performed to form the Ni-plated external electrode layer 8.
  • the first external electrode 5 is formed in an L-shape on the first end face 1C and first main face 1A of the ceramic body 1
  • the second external electrode 6 is formed in an L-shape on the second end face 1D and first main face 1A of the ceramic body 1, completing the multilayer ceramic capacitor 100 according to the first embodiment.
  • FIG. 7 shows a multilayer ceramic capacitor 200 according to the second embodiment. Note that FIG. 7 is a cross-sectional view of the multilayer ceramic capacitor 200.
  • the multilayer ceramic capacitor 200 according to the second embodiment is a modified version of the multilayer ceramic capacitor 100 according to the first embodiment described above.
  • a dummy internal electrode 4 was used as part of the underlying external electrodes for the first external electrode 5 and the second external electrode 6.
  • the multilayer ceramic capacitor 200 changes this by omitting the dummy internal electrode 4.
  • a NiCr thin film layer 27 is formed by sputtering as the underlying external electrode for the first external electrode 25 and the second external electrode 26.
  • the NiCr thin film layer 27 has high adhesion to the ceramic body 1, and serves as an excellent underlying external electrode for the first external electrode 25 and the second external electrode 26.
  • the plated external electrode layers of the first external electrode 5 and the second external electrode 6 were provided in the order of Cu-plated external electrode layer 7, Ni-plated external electrode layer 8, and Au-plated external electrode layer 9 on the outside of the base external electrode.
  • the other configurations of the multilayer ceramic capacitor 200 are the same as those of the multilayer ceramic capacitor 100.
  • the R dimensions of the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet are larger than the R dimensions of the ridgeline E21 where the second main surface 1B and the first end surface 1C meet, the ridgeline E22 where the second main surface 1B and the first side surface 1E meet, the ridgeline E23 where the second main surface 1B and the second end surface 1D meet, and the ridgeline E24 where the second main surface 1B and the second side surface 1F meet. Therefore, even if these ridges collide with the substrate or electrodes formed on the substrate when the multilayer ceramic capacitor 200 is placed on a substrate for mounting, the impact is mitigated, preventing cracks from occurring in the
  • the multilayer ceramic capacitor 200 of this embodiment can be manufactured, for example, by the method shown in Figures 8(A) to 9(J).
  • a ceramic green sheet 11a is prepared for producing the ceramic layer 1a of the ceramic body 1, as shown in FIG. 8(A).
  • the ceramic green sheet 11a is prepared as a mother ceramic green sheet 50 for manufacturing a large number of multilayer ceramic capacitors 100 at once.
  • a conductive paste 12 for forming the first internal electrode 2 and a conductive paste 13 for forming the second internal electrode 3, which have been prepared in advance, are applied in a desired pattern shape to the main surface of a predetermined ceramic green sheet 11a in the mother ceramic green sheet 50. Note that since the multilayer ceramic capacitor 200 does not have a dummy internal electrode, no conductive paste for forming a dummy internal electrode is applied.
  • the mother ceramic green sheets 50 are stacked in a predetermined order and pressed together to produce the mother unsintered ceramic body 60.
  • the lower main surface of the mother unsintered ceramic body 60 is pressed against a jig 70 having multiple protrusions 70a formed on its upper main surface, and as shown in FIG. 8(D), multiple embossed holes 10 are formed in the second main surface 1B of each unsintered ceramic body 11.
  • the mother unsintered ceramic body 60 is cut into individual unsintered ceramic bodies 11.
  • the unsintered ceramic body 11 is fired with a predetermined profile to produce the ceramic body 1 shown in Figure 9 (F).
  • a jig 80 is prepared.
  • the second main surface 1B of the ceramic body 1 is fixed to the upper main surface of the jig 80.
  • sandblasting is performed to remove the ridgeline E11 where the first main surface 1A and the first end surface 1C meet, the ridgeline E12 where the first main surface 1A and the first side surface 1E meet, the ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and the ridgeline E14 where the first main surface 1A and the second side surface 1F meet, thereby increasing their R dimensions.
  • a NiCr thin film layer 27 is formed by sputtering as an underlying external electrode for the first external electrode 25 and the second external electrode 26.
  • a specified catalyst is applied to the outside of the NiCr thin film layer 27, which is the base external electrode of the first external electrode 25 and the second external electrode 26, if necessary, and then electroless plating is performed to form the Ni-plated external electrode layer 28.
  • a predetermined catalyst is applied to the outside of the Ni-plated external electrode layer 28 if necessary, and then electroless plating is performed to form an Au-plated external electrode layer 29.
  • an L-shaped first external electrode 25 is formed on the first end face 1C and first main surface 1A of the ceramic body 1
  • an L-shaped second external electrode 26 is formed on the second end face 1D and first main surface 1A of the ceramic body 1, completing the multilayer ceramic capacitor 200 according to the second embodiment.
  • a process was provided for increasing the R dimensions of ridgeline E11 where the first main surface 1A and the first end surface 1C meet, ridgeline E12 where the first main surface 1A and the first side surface 1E meet, ridgeline E13 where the first main surface 1A and the second end surface 1D meet, and ridgeline E14 where the first main surface 1A and the second side surface 1F meet, but a process was not provided for increasing the R dimensions of ridgeline E21 where the second main surface 1B and the first end surface 1C meet, ridgeline E22 where the second main surface 1B and the first side surface 1E meet, ridgeline E23 where the second main surface 1B and the second end surface 1D meet, and ridgeline E24 where the second main surface 1B and the second side surface 1F meet.
  • the R dimensions of the ridgeline E12 where the surface 1A meets the first side surface 1E, the ridgeline E13 where the first main surface 1A meets the second end surface 1D, and the ridgeline E14 where the first main surface 1A meets the second side surface 1F may be larger than the R dimensions of the ridgeline E21 where the second main surface 1B meets the first end surface 1C, the ridgeline E22 where the second main surface 1B meets the first side surface 1E, the ridgeline E23 where the second main surface 1B meets the second end surface 1D, and the ridgeline E24 where the second main surface 1B meets the second side surface 1F.
  • the embossed holes 10 are formed in the second main surface 1B of the ceramic body 1, but in the multilayer ceramic capacitor of the present invention, the embossed holes 10 are not an essential component and can be omitted.
  • the multilayer ceramic capacitor according to one embodiment of the present invention is as described in the "Means for solving the problems" section.
  • the R dimension of the ridges where the first main surface meets the first end face, the second end face, the first side face, and the second side face is 1 ⁇ m or more and 10 ⁇ m or less. If it is less than 1 ⁇ m, the effect of suppressing the occurrence of cracks in the ceramic body when these ridges collide with a substrate or the like is small. Also, if it exceeds 10 ⁇ m, the process of increasing the R dimension of each of these ridges takes time, reducing the productivity of the multilayer ceramic capacitor.
  • the R dimension of the corner where the first main surface, the first end face and the first side surface meet, the corner where the first main surface, the first side surface and the second end face meet, the corner where the first main surface, the second end face and the second side surface meet, and the corner where the first main surface, the second side surface and the first end face meet is larger than the R dimension of the corner where the second main surface, the first end face and the first side surface meet, the corner where the second main surface, the first side surface and the second end face meet, the corner where the second main surface, the second end face and the second side surface meet, and the corner where the second main surface, the second side surface and the first end face meet.
  • the corners on the mounting surface where the first main surface, the first end surface, and the first side surface meet, the corners where the first main surface, the first side surface, and the second end surface meet, the corners where the first main surface, the second end surface, and the second side surface meet, and the corners where the first main surface, the second side surface, and the first end surface meet have large R dimensions. Therefore, even if these corners collide with the substrate or an electrode formed on the substrate when the multilayer ceramic capacitor is placed on a substrate or the like for mounting, the impact is mitigated, and the occurrence of cracks in the ceramic body is suppressed.
  • a plurality of embossed holes are formed on the second main surface of the ceramic body.
  • the ceramic body is resistant to the impact and the occurrence of cracks or the like in the ceramic body is suppressed.
  • the first external electrode and the second external electrode each include a base external electrode and at least one plated external electrode layer formed on the outside of the base external electrode.
  • the plated external electrode layer can be easily formed on the outside of the base external electrode by, for example, electroless plating.
  • the base external electrode includes a dummy internal electrode that is smaller in length than the first internal electrode and the second internal electrode and is exposed on the first main surface of the ceramic body. In this case, it is possible to easily form the first external electrode and the second external electrode that have a relatively large area on the first main surface of the ceramic body.
  • the dummy internal electrode, the first internal electrode, and the second external electrode are formed from the same material. In this case, there is no need to prepare a separate material to form the dummy internal electrode, which is the base external electrode, improving the productivity of the multilayer ceramic capacitor.
  • the dummy internal electrode is mainly composed of Ni.
  • the ceramic body, the first internal electrode, the second external electrode, and the dummy internal electrode can be easily produced by so-called simultaneous firing.
  • the base external electrode is a thin film.
  • the base external electrode can be easily formed, for example, by sputtering.
  • the thin film is mainly composed of NiCr. In this case, it has high adhesion to the ceramic body and serves as an excellent base external electrode for the first and second external electrodes.
  • the plated external electrode layer includes at least one selected from a Cu-plated external electrode layer, a Ni-plated external electrode layer, and an Au-plated external electrode layer.
  • various functions are exerted in each plated external electrode layer, and excellent first and second external electrodes can be formed.
  • the plated external electrode layer includes a Ni-plated external electrode layer formed on the outside of the base external electrode, and an Au-plated external electrode layer formed on the outside of the Ni-plated external electrode layer.
  • the Ni-plated external electrode layer can mainly function to improve the solder heat resistance and bondability
  • the Au-plated external electrode layer 9 can mainly function to improve the wettability of the external electrode layer to the solder.
  • the plated external electrode layer includes a Cu-plated external electrode layer formed on the outside of the base external electrode, a Ni-plated external electrode layer formed on the outside of the Cu-plated external electrode layer, and an Au-plated external electrode layer formed on the outside of the Ni-plated external electrode layer.
  • the Cu-plated external electrode layer 7 can mainly function to improve moisture resistance
  • the Ni-plated external electrode layer can mainly function to improve solder heat resistance and bondability
  • the Au-plated external electrode layer 9 can mainly function to improve the wettability of the external electrode layer to solder.
  • the Ni-plated external electrode layer contains P. In this case, the mechanical strength of the external electrode layer is improved.
  • the Cu-plated external electrode layer contains Ni. In this case, dissolution of the external electrode layer into the solder can be suppressed.
  • one of the lengthwise dimension and widthwise dimension is 1.0 mm or less, and the other is 0.5 mm or less. It is also preferable that the heightwise dimension is 0.1 mm or less. Even when the present invention is applied to a multilayer ceramic capacitor that is miniaturized and thinned in this way, the R dimension of the ridges where the first main surface, which is the mounting surface, meets the first end face, first side face, second end face, and second side face is large, so that even if these ridges collide with the substrate or electrodes formed on the substrate during mounting, the occurrence of cracks in the ceramic body is suppressed.
  • Ceramic body 1a Ceramic layer 1A: First main surface 1B: Second main surface 1C: First end surface 1D: Second end surface 1E: First side surface 1F: Second side surface 2: First internal electrode 3: Second internal electrode 4: Dummy internal electrode 5: First external electrode 6: Second external electrode 7: Cu-plated external electrode layer 8, 28: Ni-plated external electrode layer 9, 29: Au-plated external electrode layer 27: NiCr thin film layer (base external electrode) 10: Embossed hole

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Abstract

セラミック素体にクラックなどが発生しにくい、積層セラミックコンデンサを提供する。複数のセラミック層と、複数の第１内部電極と、複数の第２内部電極とが高さ方向に積層され、高さ方向に対向する第１主面および第２主面と、高さ方向に直行する長さ方向に対向する第１端面および第２端面と、高さ方向および長さ方向に直行する幅方向に対向する第１側面および第２側面とを有するセラミック素体と、セラミック素体の外表面に形成された、第１外部電極および第２外部電極と、を備え、第１内部電極が、第１端面に引き出され、第１外部電極と電気的に接続され、第２内部電極が、第２端面に引き出され、第２外部電極と電気的に接続された積層セラミックコンデンサであって、第１側面および第２側面と平行な断面を見たとき、第１外部電極が、第１端面および第１主面に、Ｌ字形状に形成され、第２外部電極が、第２端面および第１主面に、Ｌ字形状に形成され、第１主面と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法が、第２主面と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法よりも、大きいものとする。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　積層セラミックコンデンサが、電子機器、電気機器をはじめとする種々の機器（以下「電子機器等」という）に、広く使用されている。たとえば、特許文献１（特開２０００-１００６４７号公報）に、典型的な構造の積層セラミックコンデンサが開示されている。
　近時、電子機器等の小型化や高機能化が、急速に進んでいる。電子機器等の小型化によって、電子部品によって構成される電子回路を収納する電子機器等の内部容積（空間容積）が極めて小さくなってきている。また、電子機器等の高機能化によって、電子回路を構成するのに必要な電子部品の個数が急増している。
　そのため、電子機器等の小型化や高機能化にともない、電子回路を構成する電子部品に対しても、小型化が求められている。たとえば、積層セラミックコンデンサでは、セラミック素体が数十μｍの厚さからなる、極めて薄型化された製品が実用化されている。
特開２０００-１００６４７号公報
　上述したように、電子機器等の小型化や高機能化にともない、電子部品の小型化、特に薄型化が求められているが、積層セラミックコンデンサの場合、薄型化にともない、外力に対する機械的強度の低下が問題となっている。
　一方、積層セラミックコンデンサは、たとえば、次に示すリフローはんだ工程によって、基板や、基板に準ずるもの（以下においては両者を合わせて「基板」という）に実装されることが多い。
　まず、実装の相手先である基板を用意する。基板の主面には電極が形成されており、電極の表面には、予めクリームはんだが塗布されている。次に、ノズルを備えたマウンター装置を用意する。そして、ノズルで積層セラミックコンデンサの天面（第２主面）を吸着したうえで、ノズルを移動させることによって、積層セラミックコンデンサの底面（第１主面）を、基板のクリームはんだが塗布された１対の電極上に配置（プレーシング）する。次に、積層セラミックコンデンサが配置された基板を加熱し、クリームはんだを溶融させ、続いて全体を冷却し、クリームはんだを再び固化させて、積層セラミックコンデンサを基板の電極に実装する。
　このリフローはんだ工程において、ノズルで積層セラミックコンデンサを基板の電極上に配置するときに、セラミック素体の底面（第１主面）の外縁である稜線が、基板や、基板に形成された電極に衝突し、セラミック素体に、クラックなど（以下において、「ひび」、「割れ」、「欠け」などを総称して「クラックなど」という）が発生することが問題になっている。特に、薄型化され、外力に対する機械的強度の低下した積層セラミックコンデンサにおいて、実装のときなどに発生する、セラミック素体のクラックなどが極めて重大な問題になっている。
　そこで、本発明は、たとえば実装のときなどに、セラミック素体の底面（第１主面）の外縁である稜線が、基板や、基板に形成された電極などに衝突しても、セラミック素体にクラックなどが発生しにくい積層セラミックコンデンサを提供することを目的とする。
　上述した従来の課題を解決するために、本発明の一実施態様にかかる積層セラミックコンデンサは、複数のセラミック層と、複数の第１内部電極と、複数の第２内部電極とが高さ方向に積層され、高さ方向に対向する第１主面および第２主面と、高さ方向に直行する長さ方向に対向する第１端面および第２端面と、高さ方向および長さ方向に直行する幅方向に対向する第１側面および第２側面とを有するセラミック素体と、セラミック素体の外表面に形成された、第１外部電極および第２外部電極と、を備え、第１内部電極が、第１端面に引き出され、第１外部電極と電気的に接続され、第２内部電極が、第２端面に引き出され、第２外部電極と電気的に接続された積層セラミックコンデンサであって、第１側面および第２側面と平行な断面を見たとき、第１外部電極が、第１端面および第１主面に、Ｌ字形状に形成され、第２外部電極が、第２端面および第１主面に、Ｌ字形状に形成され、第１主面と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法が、第２主面と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法よりも、大きいものとする。
　本発明の一実施態様にかかる積層セラミックコンデンサは、第１主面（底面；実装面）と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法が大きいため、実装のときに、これらの稜線が、基板や、基板に形成された電極などに衝突しても、セラミック素体にクラックなどが発生しにくい。
第１実施形態にかかる積層セラミックコンデンサ１００の斜視図であり、第１主面１Ａ側から積層セラミックコンデンサ１００を示している。 積層セラミックコンデンサ１００の斜視図であり、第２主面１Ｂ側から積層セラミックコンデンサ１００を示している。 積層セラミックコンデンサ１００の断面図であり、図１（Ａ）に一点鎖線矢印で示したＸ－Ｘ部分の断面を示している。 積層セラミックコンデンサ１００の要部断面図である。 図５（Ａ）～（Ｄ）は、それぞれ、積層セラミックコンデンサ１００の製造方法の一例における工程を示す説明図である。 図６（Ｅ）～（Ｊ）は、図５（Ｄ）の続きであり、それぞれ、積層セラミックコンデンサ１００の製造方法の一例における工程を示す説明図である。 第２実施形態にかかる積層セラミックコンデンサ２００の断面図である。 図８（Ａ）～（Ｄ）は、それぞれ、積層セラミックコンデンサ２００の製造方法の一例における工程を示す説明図である。 図９（Ｅ）～（Ｊ）は、図８（Ｄ）の続きであり、それぞれ、積層セラミックコンデンサ２００の製造方法の一例における工程を示す説明図である。
　以下、図面とともに、本発明を実施するための形態について説明する。
　なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
　［第１実施形態］
　図１、図２、図３、図４に、それぞれ、第１実施形態にかかる積層セラミックコンデンサ１００を示す。ただし、図１は、積層セラミックコンデンサ１００の斜視図であり、第１主面１Ａ側から積層セラミックコンデンサ１００を示している。図２も、積層セラミックコンデンサ１００の斜視図であり、第２主面１Ｂ側から積層セラミックコンデンサ１００を示している。図３は、積層セラミックコンデンサ１００の断面図であり、図１（Ａ）に一点鎖線矢印で示したＸ－Ｘ部分の断面を示している。図４は、積層セラミックコンデンサ１００の要部断面図である。
　なお、図面には、積層セラミックコンデンサ１００の高さ方向Ｔ、長さ方向Ｌ、幅方向Ｗを示しており、以下の説明において、これらの方向に言及する場合がある。本実施形態においては、後述するセラミック層１ａの積層方向を、積層セラミックコンデンサ１００の高さ方向Ｔとしている。
　積層セラミックコンデンサ１００は、セラミック素体１を備えている。セラミック素体１は、直方体からなり、高さ方向Ｔに対向する第１主面１Ａおよび第２主面１Ｂと、長さ方向Ｌに対向する第１端面１Ｃおよび第２端面１Ｄと、幅方向Ｗに対向する第１側面１Ｅおよび第２側面１Ｆとを有している。
　セラミック素体１の寸法は任意であるが、たとえば、長さ方向Ｌの寸法および幅方向Ｗの寸法の一方が１．０ｍｍ以下であり、他方が０．５ｍｍ以下であることも好ましい。また、高さ方向Ｔの寸法が、０．１ｍｍ以下であることも好ましい。本発明を実施した場合、このように、小型化され、薄層化された積層セラミックコンデンサ１００においても、後述するように、実装面である第１主面１Ａと、第１端面１Ｃ、第１側面１Ｅ、第２端面１Ｄ、第２側面１Ｆとが接する稜線のＲ寸法が大きいため、実装のときに、これらの稜線が、セラミック素体の第１主面が、基板や、基板に形成された電極などに衝突しても、セラミック素体１にクラックなどが発生することが抑制される。
　セラミック素体１は、セラミック層１ａと、第１内部電極２と、第２内部電極３と、ダミー内部電極４とが積層されたものからなる。セラミック層１ａ、第１内部電極２、第２内部電極３、ダミー内部電極４は、セラミック素体１の高さ方向Ｔに積層されている。
　なお、ダミー内部電極４は、後述するように、主に、容量を形成するためではなく、第１外部電極５および第２外部電極６の下地外部電極として設けられた電極である。
　セラミック素体１（セラミック層１ａ）の材質は任意であるが、たとえば、ＢａＴｉＯ３を主成分とする誘電体セラミックスを使用することができる。ただし、ＢａＴｉＯ３に代えて、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３など、他の材質を主成分とする誘電体セラミックスを使用してもよい。
　セラミック層１ａの厚みは任意であるが、たとえば、第１内部電極２、第２内部電極３が形成された容量形成の実効領域において、０．３μｍ～２．０μｍ程度とすることができる。
　セラミック層１ａの層数は任意であるが、たとえば、第１内部電極２、第２内部電極３が形成された容量形成の実効領域において、１層～６０００層程度とすることができる。
　セラミック素体１の上下両側に、第１内部電極２、第２内部電極３が形成されず、セラミック層１ａのみで構成された保護層（外層）が設けられている。ただし、本実施形態においては、保護層に、ダミー内部電極４が形成されている。保護層の厚みは任意であるが、たとえば、５μｍ～１５０μｍ程度とすることができる。なお、保護層のセラミック層１ａの厚みは、第１内部電極２、第２内部電極３が形成されている容量形成の実効領域のセラミック層１ａの厚みよりも大きくしてもよい。また、保護層のセラミック層１ａの材質は、実効領域のセラミック層１ａの材質と異なっていてもよい。
　図３から分かるように、第１内部電極２は、セラミック素体１の長さ方向Ｌに伸び、一方の端部がセラミック素体１の第１端面１Ｃに引出されている。第２内部電極３は、セラミック素体１の長さ方向Ｌに伸び、一方の端部がセラミック素体１の第２端面１Ｄに引出されている。なお、第１内部電極２と第２内部電極３とは、原則として交互に積層されることが好ましい。
　第１外部電極５および第２外部電極６の下地外部電極として設けられたダミー内部電極４は、第１内部電極２および第２内部電極３よりも、長さ方向Ｌの寸法が小さい。ダミー内部電極４の一方の端部は、セラミック素体１の第１端面１Ｃまたは第２端面１Ｄのいずれかに引き出されている。また、セラミック素体１の最も第１主面１Ａ側に配置されたダミー内部電極４は、セラミック素体１の第１主面１Ａに露出されている。
　なお、ダミー内部電極４は、少なくとも、第１外部電極５および第２外部電極６において、それぞれ、セラミック素体１の最も第１主面１Ａ側に配置され、セラミック素体１の第１主面に露出されたものが１層あればよい。
　第１内部電極２、第２内部電極３、ダミー内部電極４の主成分（金属成分）の材質は任意であるが、本実施形態においては、Ｎｉを使用した。ただし、Ｎｉに代えて、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなど、他の金属を使用してもよい。また、ＮｉやＣｕ、Ａｇ、Ｐｄ、Ａｕなどは、他の金属との合金であってもよい。第１内部電極２、第２内部電極３、ダミー内部電極４は、金属成分の外に、セラミックなどの他の成分を含んでいてもよい。
　第１内部電極２、第２内部電極３、ダミー内部電極４の厚みは任意であるが、たとえば、０．３μｍ～１．５μｍ程度とすることができる。
　セラミック素体１の外表面に、第１外部電極５と第２外部電極６とが形成されている。第１側面１Ｅ、第２側面１Ｆと平行な断面を見たとき、第１外部電極５は、第１端面１Ｃおよび第１主面１ＡにＬ字形状に形成され、第２外部電極６は、第２端面１Ｄおよび第１主面１ＡにＬ字形状に形成されている。第１外部電極５は、第１端面１Ｃにおいて、第１内部電極２と電気的に接続されている。第２外部電極６は、第２端面１Ｄにおいて、第２内部電極３と電気的に接続されている。
　第１外部電極５と第２外部電極６とは、同じ多層構造を備えている。本実施形態においては、第１外部電極５、第２外部電極６は、下から順番に、下地外部電極と、下地外部電極の外側に形成されたＣｕめっき外部電極層７と、Ｃｕめっき外部電極層７の外側に形成されたＮｉめっき外部電極層８と、Ｎｉめっき外部電極層８の外側に形成されたＡｕめっき外部電極層９とを備えている。ただし、第１外部電極５、第２外部電極６の構造、材質などは任意であり、この構造、材質には限られない。また、第１外部電極５、第２外部電極６の厚さ、幅、長さなどの寸法も任意であり、自由に設定することができる。特に、めっき外部電極層の層数、材質、寸法などについては、種々のバリエーションを採用することができる。
　次に、第１外部電極５、第２外部電極６の下地外部電極について説明する。下地外部電極とは、その外側にめっき外部電極層を形成するときに、下地となる電極である。
　第１外部電極５の下地外部電極は、第１端面１Ｃに引き出された第１内部電極２、ダミー内部電極４の端部と、第１主面１Ａに露出されたダミー内部電極４の主面とで構成されている。図３には、第１外部電極５が、下地外部電極として、４層のダミー内部電極４を備え、そのうち最も第１主面１Ａ側に配置されたダミー内部電極４の上側の主面が第１主面１Ａに露出され、残りの３層のダミー内部電極４の端部が第１端面１Ｃに引き出された構造が例示されている。ただし、第１外部電極５のダミー内部電極４の層数は任意であり、少なくとも、セラミック素体１の最も第１主面１Ａ側に配置され、上側の主面がセラミック素体１の第１主面１Ａから外部に露出された１層を備えていればよい。
　同様に、第２外部電極６の下地外部電極は、第２端面１Ｄに引き出された第２内部電極３、ダミー内部電極４の端部と、第１主面１Ａに露出されたダミー内部電極４の主面とで構成されている。図３、図４には、第２外部電極６が、下地外部電極として、４層のダミー内部電極４を備え、そのうち最も第１主面１Ａ側に配置されたダミー内部電極４の上側の主面が第１主面１Ａに露出され、残りの３層のダミー内部電極４の端部が第２端面１Ｄに引き出された構造が例示されている。ただし、第２外部電極６のダミー内部電極４の層数は任意であり、少なくとも、セラミック素体１の最も第１主面１Ａ側に配置され、上側の主面がセラミック素体１の第１主面１Ａから外部に露出された１層を備えていればよい。
　上述のとおり、セラミック素体１の第１端面１Ｃに引き出された第１内部電極２の端部、セラミック素体１の第２端面１Ｄに引き出された第２内部電極３の端部も、第１外部電極５、第２外部電極６の下地外部電極の一部分である。図３、図４においては、図面が煩雑になるため、第１内部電極２の端部、第２内部電極３の端部を、第１外部電極５、第２外部電極６の一部分としては示していない（第１外部電極５を示す図中の符号「５」、第２外部電極６を示す図中の符号「６」からの引き出し線を省略している）。
　第１外部電極５、第２外部電極６の下地外部電極は、その外側に、Ｃｕめっき外部電極層７を形成するための下地としての機能を果たしている。なお、上述したとおり、本実施形態においては、第１端面１Ｃに引き出された第１内部電極２の端部、ダミー内部電極４の端部、第２端面１Ｄに引き出された第２内部電極３の端部、ダミー内部電極４の端部も、第１外部電極５、第２外部電極６の下地外部電極の一部分である。第１端面１Ｃには、幅方向Ｗに延びる複数の線状の第１内部電極２の端部、ダミー内部電極４の端部が、第２端面１Ｄには、幅方向Ｗに延びる複数の線状の第２内部電極３の端部、ダミー内部電極４の端部が、それぞれ、間隔を空けて（間に幅方向Ｗに延びる線状のセラミック層１ａの端部を挟んで）露出されているが、第１内部電極２の端部、第２内部電極３の端部、ダミー内部電極４の端部は、間隔を空けて配置されていても、めっき外部電極層を形成するときに、下地として機能する。
　第１外部電極５、第２外部電極６は、下地外部電極の外側に、Ｃｕめっき外部電極層７を備えている。Ｃｕめっき外部電極層７は、主に、耐湿性を向上させる機能を果たしている。なお、Ｃｕめっき外部電極層７がＮｉを含むことも好ましい。この場合には、外部電極層のはんだへの溶解を抑制することができる。
　第１外部電極５、第２外部電極６は、Ｃｕめっき外部電極層７の外側に、Ｎｉめっき外部電極層８を備えている。Ｎｉめっき外部電極層８は、主に、はんだ耐熱性を向上させるとともに、接合性を向上させる機能を果たしている。なお、Ｎｉめっき外部電極層８がＰを含むことも好ましい。この場合には、外部電極層の機械的強度を向上させることができる。
　第１外部電極５、第２外部電極６は、Ｎｉめっき外部電極層８の外側に、Ａｕめっき外部電極層９を備えている。Ａｕめっき外部電極層９は、主に、外部電極層のはんだへの濡れ性を向上させる機能を果たしている。
　図１、図２から分かるように、本実施形態の積層セラミックコンデンサ１００は、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法が、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法よりも、大きい。
　本実施形態においては、製造工程に、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４に対し、Ｒ寸法を大きくする工程を、別途、設けている。一方、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４に対しては、製造工程に、Ｒ寸法を大きくする工程を設けていない。
　積層セラミックコンデンサ１００においては、第１外部電極５、第２外部電極６を備えた、セラミック素体１の第１主面１Ａが、基板（上述したとおり「基板」には「基板に準ずるもの」を含む）への実装面である。積層セラミックコンデンサ１００は、実装面側に設けられた、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法が大きいため（丸みが大きいため）、積層セラミックコンデンサ１００を実装のために基板などに配置（プレーシング）するときに、これらの稜線が、基板や、基板に形成された電極に衝突しても、衝撃が緩和されるため、セラミック素体１にクラックなどが発生することが抑制される。
　なお、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法は、たとえば、１μｍ以上、１０μｍ以下程度とすることが好ましい。１μｍ未満であると、セラミック素体１にクラックなどが発生することを抑制する効果が小さいからである。また、１０μｍを超えると、これらの稜線の各Ｒ寸法を大きくする工程に時間が掛かり、積層セラミックコンデンサの生産性が低下するからである。一方、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法は、たとえば、１μｍ未満程度とすることが好ましい。この場合には、これらの稜線の各Ｒ寸法を大きくする工程を、別途、設ける必要がないからである。
　また、図１、図２から分かるように、本実施形態の積層セラミックコンデンサ１００は、第１主面１Ａと第１端面１Ｃと第１側面１Ｅとが接する角Ｃ１１、第１主面１Ａと第１側面１Ｅと第２端面１Ｄとが接する角Ｃ１２、第１主面１Ａと第２端面１Ｄと第２側面１Ｆとが接する角Ｃ１３、第１主面１Ａと第２側面１Ｆと第１端面１Ｃとが接する角Ｃ１４のＲ寸法が、第２主面１Ｂと第１端面１Ｃと第１側面１Ｅとが接する角Ｃ２１、第２主面１Ｂと第１側面１Ｅと第２端面１Ｄとが接する角Ｃ２２、第２主面１Ｂと第２端面１Ｄと第２側面１Ｆとが接する角Ｃ２３、第２主面１Ｂと第２側面１Ｆと第１端面１Ｃとが接する角Ｃ２４のＲ寸法よりも、大きい。これは、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法が、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法よりも大きいことに起因している。すなわち、Ｒ寸法の大きい２つの稜線が交わる角は、Ｒ寸法の小さい２つの稜線が交わる角よりも、Ｒ寸法が大きくなる。
　積層セラミックコンデンサ１００は、実装面側に設けられた、第１主面１Ａと第１端面１Ｃと第１側面１Ｅとが接する角Ｃ１１、第１主面１Ａと第１側面１Ｅと第２端面１Ｄとが接する角Ｃ１２、第１主面１Ａと第２端面１Ｄと第２側面１Ｆとが接する角Ｃ１３、第１主面１Ａと第２側面１Ｆと第１端面１Ｃとが接する角Ｃ１４のＲ寸法が大きいため、積層セラミックコンデンサ１００を実装のために基板などに配置するときに、これらの角が、基板や、基板に形成された電極に衝突しても、衝撃が緩和されるため、セラミック素体１にクラックなどが発生することが抑制される。
　本実施形態の積層セラミックコンデンサ１００は、セラミック素体１の第２主面１Ｂに、複数のエンボス孔１０が形成されている。本実施形態においては、同じ形状、同じ寸法の複数のエンボス孔１０が、セラミック素体１の第２主面１Ｂに、長さ方向Ｌおよび幅方向Ｗに整列した状態で形成されている。
　本件出願書類において、エンボス孔とは、凹面状の有底孔をいう。凹面は、半球状であってもよいし、非半球状であってもよい。エンボス孔１０の寸法、個数、配列、間隔、形成される領域などは任意であり、適宜、設定することができる。エンボス孔１０の形成方法も任意である。なお、第２主面１Ｂにエンボス孔１０が形成されているか否かの確認は、セラミック素体１の他の面（たとえば第１主面１Ａなど）と比較することによって、容易におこなうことができる。
　積層セラミックコンデンサ１００において、セラミック素体１の第２主面１Ｂは、実装のとき、たとえばマウンター装置のノズルで吸着する面であり、ノズルによって衝撃が加わる虞のある面である。本実施形態の積層セラミックコンデンサ１００は、セラミック素体１の第２主面１Ｂに、複数のエンボス孔１０が形成されているため、ノズルなどによって衝撃が加えられても、衝撃に強く、セラミック素体１にクラックなどが発生することが抑制されている。なお、エンボス孔１０は、深さが、１層から数十層程度のセラミック層１ａに収まる微細なものであれば、良好にセラミック素体１の耐衝撃性を向上させることができる。ただし、エンボス孔１０の深さが大きくなり過ぎると、逆にセラミック素体１の全体としての強度を低下させる場合があるので、エンボス孔１０の深さは、大きくし過ぎないことが必要である。
　本実施形態の積層セラミックコンデンサ１００は、たとえば、図５（Ａ）～図６（Ｊ）に示す方法で製造することができる。
　まず、図５（Ａ）に示す、セラミック素体１のセラミック層１ａを作製するためのセラミックグリーンシート１１ａを準備する。なお、セラミックグリーンシート１１ａは、多数の積層セラミックコンデンサ１００を一括して製造するために、多数のセラミックグリーンシート１１ａがマトリックス状に配置された、マザーセラミックグリーンシート５０として準備する。
　図示は省略するが、まず、誘電体セラミックスの粉末、バインダー樹脂、溶剤などを用意し、これらを湿式混合してセラミックスラリーを作製する。
　次に、キャリアフィルム上に、セラミックスラリーをダイコータ、グラビアコーター、マイクログラビアコーターなどを用いてシート状に塗布し、乾燥させて、マザーセラミックグリーンシート５０を作製する。
　次に、同じく図５（Ａ）に示すように、マザーセラミックグリーンシート５０における所定のセラミックグリーンシート１１ａの主面に、予め用意した、第１内部電極２を形成するための導電性ペースト１２、第２内部電極３を形成するための導電性ペースト１３、ダミー内部電極４を形成するための導電性ペースト１４を、所望のパターン形状に塗布（たとえば印刷）する。導電性ペーストには、たとえば、溶剤、バインダー樹脂、金属粉末（たとえばＮｉ粉末）などを混合したものを使用することができる。
　次に、図５（Ｂ）に示すように、マザーセラミックグリーンシート５０を所定の順番に積層し、圧着させて、多数の未焼成セラミック素体１１がマトリックス状に配置された、マザー未焼成セラミック素体６０を作製する。
　次に、図５（Ｃ）に示すように、上側の主面に複数の凸部７０ａが形成された治具７０を用意する。続いて、マザー未焼成セラミック素体６０の下側主面を、治具７０の凸部７０ａに押し当てる。この結果、図４（Ｄ）に示すように、マザー未焼成セラミック素体６０の各未焼成セラミック素体１１の第２主面１Ｂに、複数のエンボス孔１０が形成される。
　次に、図６（Ｅ）に示すように、マザー未焼成セラミック素体６０を、個々の未焼成セラミック素体１１にカットする。
　次に、未焼成セラミック素体１１を所定のプロファイルで焼成して、図６（Ｆ）に示す、セラミック素体１を作製する。このとき、セラミック素体１の内部に、導電性ペースト１２が同時に焼成されて第１内部電極２が形成され、導電性ペースト１３が同時に焼成されて第２内部電極３が形成され、導電性ペースト１４が同時に焼成されてダミー内部電極４が形成される。
　次に、図６（Ｇ）に示すように、治具８０を用意する。そして、治具８０の上側の主面に、セラミック素体１の第２主面１Ｂを固定する。続いて、たとえばサンドブラストを施し、セラミック素体１の第１主面１Ａを削り、セラミック素体１の最も第１主面１Ａ側に配置されているダミー内部電極４の上側の主面を、セラミック素体１の第１主面１Ａに露出させる。
　このとき、同時に、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４各稜線が、それぞれ削られ、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法が、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法よりも、大きくなる（丸みが大きくなる）。
　次に、図６（Ｈ）に示すように、第１端面１Ｃ、第２端面１Ｄに引き出された第１内部電極２、第２内部電極３、ダミー内部電極４の端部、および、第１主面１Ａに露出されたダミー内部電極４の上側の主面を下地外部電極とし、これらの下地外部電極の表面に、必要に応じて所定の触媒を施したうえで、無電解めっきを施し、Ｃｕめっき外部電極層７を形成する。
　次に、図６（Ｉ）に示すように、Ｃｕめっき外部電極層７の外側に、必要に応じて所定の触媒を施したうえで、無電解めっきを施し、Ｎｉめっき外部電極層８を形成する。
　次に、図６（J）に示すように、Ｎｉめっき外部電極層８の外側に、必要に応じて所定の触媒を施したうえで、無電解めっきを施し、Ａｕめっき外部電極層９を形成する。以上により、セラミック素体１の第１端面１Ｃおよび第１主面１ＡにＬ字形状に第１外部電極５が形成され、セラミック素体１の第２端面１Ｄおよび第１主面１ＡにＬ字形状に第２外部電極６が形成され、第１実施形態にかかる積層セラミックコンデンサ１００が完成する。
　［第２実施形態］
　図７に、第２実施形態にかかる積層セラミックコンデンサ２００を示す。ただし、図７は、積層セラミックコンデンサ２００の断面図である。
　第２実施形態にかかる積層セラミックコンデンサ２００は、上述した第１実施形態にかかる積層セラミックコンデンサ１００の構成の一部に変更を加えた。
　具体的には、積層セラミックコンデンサ１００では、第１外部電極５、第２外部電極６の下地外部電極の一部として、ダミー内部電極４を使用していた。積層セラミックコンデンサ２００は、これを変更し、ダミー内部電極４を省略した。そして、積層セラミックコンデンサ２００は、この代わりに、第１外部電極２５、第２外部電極２６の下地外部電極として、スパッタリングによってＮｉＣｒ薄膜層２７を形成した。ＮｉＣｒ薄膜層２７は、セラミック素体１との密着性が高く、第１外部電極２５、第２外部電極２６の優れた下地外部電極になる。
　また、積層セラミックコンデンサ１００では、第１外部電極５、第２外部電極６のめっき外部電極層として、下地外部電極の外側に、Ｃｕめっき外部電極層７、Ｎｉめっき外部電極層８、Ａｕめっき外部電極層９を順に備えていた。積層セラミックコンデンサ２００は、これを変更し、第１外部電極２５、第２外部電極２６のめっき外部電極層として、下地外部電極であるＮｉＣｒ薄膜層２７の外側に、Ｎｉめっき外部電極層２８、Ａｕめっき外部電極層２９を順に形成した。
　積層セラミックコンデンサ２００の他の構成は、積層セラミックコンデンサ１００と同じにした。
　積層セラミックコンデンサ２００も、積層セラミックコンデンサ１００と同様に、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法が、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法よりも大きい。したがって、積層セラミックコンデンサ２００も、実装のために基板などに配置するときに、これらの稜線が、基板や、基板に形成された電極に衝突しても、衝撃が緩和されるため、セラミック素体１にクラックなどが発生することが抑制されている。
　本実施形態の積層セラミックコンデンサ２００は、たとえば、図８（Ａ）～図９（Ｊ）に示す方法で製造することができる。
　まず、図８（Ａ）に示す、セラミック素体１のセラミック層１ａを作製するためのセラミックグリーンシート１１ａを準備する。セラミックグリーンシート１１ａは、多数の積層セラミックコンデンサ１００を一括して製造するために、マザーセラミックグリーンシート５０として準備する。
　次に、同じく図８（Ａ）に示すように、マザーセラミックグリーンシート５０における所定のセラミックグリーンシート１１ａの主面に、予め用意した、第１内部電極２を形成するための導電性ペースト１２、第２内部電極３を形成するための導電性ペースト１３を、所望のパターン形状に塗布する。なお、積層セラミックコンデンサ２００は、ダミー内部電極を備えていないため、ダミー内部電極を形成するための導電性ペーストを塗布することはない。
　次に、図８（Ｂ）に示すように、マザーセラミックグリーンシート５０を所定の順番に積層し、圧着させて、マザー未焼成セラミック素体６０を作製する。
　次に、図８（Ｃ）に示すように、マザー未焼成セラミック素体６０の下側主面を、上側の主面に複数の凸部７０ａが形成された治具７０に押し当て、図８（Ｄ）に示すように、各未焼成セラミック素体１１の第２主面１Ｂに、複数のエンボス孔１０を形成する。
　次に、図９（Ｅ）に示すように、マザー未焼成セラミック素体６０を、個々の未焼成セラミック素体１１にカットする。
　次に、未焼成セラミック素体１１を所定のプロファイルで焼成して、図９（Ｆ）に示す、セラミック素体１を作製する。
　次に、図９（Ｇ）に示すように、治具８０を用意する。そして、治具８０の上側の主面に、セラミック素体１の第２主面１Ｂを固定する。続いて、たとえばサンドブラストを施し、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４を、それぞれ削り、これらのＲ寸法を大きくする。
　次に、図９（Ｈ）に示すように、第１外部電極２５、第２外部電極２６の下地外部電極として、スパッタリングによって、ＮｉＣｒ薄膜層２７を形成する。
　次に、図９（Ｉ）に示すように、第１外部電極２５、第２外部電極２６の下地外部電極であるＮｉＣｒ薄膜層２７の外側に、必要に応じて所定の触媒を施したうえで、無電解めっきを施し、Ｎｉめっき外部電極層２８を形成する。
　次に、図９（Ｊ）に示すように、Ｎｉめっき外部電極層２８の外側に、必要に応じて所定の触媒を施したうえで、無電解めっきを施し、Ａｕめっき外部電極層２９を形成する。以上により、セラミック素体１の第１端面１Ｃおよび第１主面１ＡにＬ字形状に第１外部電極２５が形成され、セラミック素体１の第２端面１Ｄおよび第１主面１ＡにＬ字形状に第２外部電極２６が形成され、第２実施形態にかかる積層セラミックコンデンサ２００が完成する。
　以上、実施形態にかかる積層セラミックコンデンサ１００、２００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って種々の変更を加えることができる。
　たとえば、上記実施形態においては、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法を大きくする工程を備えたが、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法を大きくする工程を備えなかった。しかしながら、これを変更し、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法を大きくする工程を追加し、２つの工程においてＲ寸法を大きくする程度に強弱を付けることによって、第１主面１Ａと第１端面１Ｃとが接する稜線Ｅ１１、第１主面１Ａと第１側面１Ｅとが接する稜線Ｅ１２、第１主面１Ａと第２端面１Ｄとが接する稜線Ｅ１３、第１主面１Ａと第２側面１Ｆとが接する稜線Ｅ１４の各Ｒ寸法を、第２主面１Ｂと第１端面１Ｃとが接する稜線Ｅ２１、第２主面１Ｂと第１側面１Ｅとが接する稜線Ｅ２２、第２主面１Ｂと第２端面１Ｄとが接する稜線Ｅ２３、第２主面１Ｂと第２側面１Ｆとが接する稜線Ｅ２４の各Ｒ寸法よりも、大きくしてもよい。
　また、上記実施形態においては、セラミック素体１の第２主面１Ｂにエンボス孔１０が形成されていたが、本発明の積層セラミックコンデンサにおいて、エンボス孔１０は必須の構成要素ではなく、省略することも可能である。
　本発明の一実施態様にかかる積層セラミックコンデンサは、「課題を解決するための手段」の欄に記載したとおりである。
　この積層セラミックコンデンサにおいて、第１主面と、第１端面、第２端面、第１側面、第２側面とが接する稜線のＲ寸法が、１μｍ以上、１０μｍ以下であることも好ましい。１μｍ未満であると、これらの稜線が基板などに衝突したときに、セラミック素体にクラックなどが発生することを抑制する効果が小さいからである。また、１０μｍを超えると、これらの稜線の各Ｒ寸法を大きくする工程に時間が掛かり、積層セラミックコンデンサの生産性が低下するからである。
　また、第１主面と第１端面と第１側面とが接する角、第１主面と第１側面と第２端面とが接する角、第１主面と第２端面と第２側面とが接する角、第１主面と第２側面と第１端面とが接する角のＲ寸法が、第２主面と第１端面と第１側面とが接する角、第２主面と第１側面と第２端面とが接する角、第２主面と第２端面と第２側面とが接する角、第２主面と第２側面と第１端面とが接する角のＲ寸法よりも、大きいことも好ましい。この場合には、実装面側に設けられた、第１主面と第１端面と第１側面とが接する角、第１主面と第１側面と第２端面とが接する角、第１主面と第２端面と第２側面とが接する角、第１主面と第２側面と第１端面とが接する角のＲ寸法が大きいため、積層セラミックコンデンサを実装のために基板などに配置するときに、これらの角が、基板や、基板に形成された電極に衝突しても、衝撃が緩和されるため、セラミック素体にクラックなどが発生することが抑制される。
　また、セラミック素体の第２主面に、複数のエンボス孔が形成されることも好ましい。この場合には、たとえばマウンター装置のノズルで第２主面を吸着するときに、ノズルによって衝撃が加わっても、衝撃に強く、セラミック素体にクラックなどが発生することが抑制される。
　第１外部電極および第２外部電極が、それぞれ、下地外部電極と、下地外部電極の外側に形成された、少なくとも１層のめっき外部電極層と、を含むことも好ましい。この場合には、下地外部電極を下地として、その外側に、たとえば無電解めっきなどによって、めっき外部電極層を容易に形成することができる。
　また、下地外部電極が、第１内部電極および第２内部電極よりも長さ方向の寸法が小さく、セラミック素体の第１主面に露出されたダミー内部電極を含むことも好ましい。この場合には、セラミック素体の第１主面における面積が比較的大きな第１外部電極、第２外部電極を、容易に形成することができる。
　ダミー内部電極と、第１内部電極および第２外部電極とが、同じ材質で形成されることも好ましい。この場合には、下地外部電極であるダミー内部電極を形成するために、別途、材料を用意する必要がなく、積層セラミックコンデンサの生産性が向上する。
　ダミー内部電極が、Ｎｉを主成分とすることも好ましい。この場合には、セラミック素体と、第１内部電極および第２外部電極と、ダミー内部電極とを、いわゆる同時焼成によって、容易に作製することができる。
　下地外部電極が、薄膜であることも好ましい。この場合には、下地外部電極を、たとえばスパッタリングにより、容易に形成することができる。
　この場合において、薄膜がＮｉＣｒを主成分とすることも好ましい。この場合には、セラミック素体との密着性が高く、第１外部電極、第２外部電極の優れた下地外部電極になる。
　めっき外部電極層が、Ｃｕめっき外部電極層と、Ｎｉめっき外部電極層と、Ａｕめっき外部電極層と、から選ばれる少なくとも１つを含むことも好ましい。この場合には、各めっき外部電極層において、種々の機能が発揮され、優れた第１外部電極、第２外部電極を形成することができる。
　めっき外部電極層が、下地外部電極の外側に形成されたＮｉめっき外部電極層と、Ｎｉめっき外部電極層の外側に形成されたＡｕめっき外部電極層と、を含むことも好ましい。この場合には、Ｎｉめっき外部電極層で、主に、はんだ耐熱性を向上させるとともに、接合性を向上させる機能を果たすことができ、Ａｕめっき外部電極層９で、主に、外部電極層のはんだへの濡れ性を向上させる機能を果たすことができる。
　めっき外部電極層が、下地外部電極の外側に形成されたＣｕめっき外部電極層と、Ｃｕめっき外部電極層の外側に形成されたＮｉめっき外部電極層と、Ｎｉめっき外部電極層の外側に形成されたＡｕめっき外部電極層と、を含むことも好ましい。この場合には、Ｃｕめっき外部電極層７で、主に、耐湿性を向上させる機能を果たすことができ、Ｎｉめっき外部電極層で、主に、はんだ耐熱性を向上させるとともに、接合性を向上させる機能を果たすことができ、Ａｕめっき外部電極層９で、外部電極層のはんだへの濡れ性を向上させる機能を果たすことができる。
　Ｎｉめっき外部電極層が、Ｐを含むことも好ましい。この場合には、外部電極層の機械的強度を向上させる。
　Ｃｕめっき外部電極層が、Ｎｉを含むことも好ましい。この場合には、外部電極層のはんだへの溶解を抑制することができる。
　長さ方向の寸法および幅方向の寸法の一方が１．０ｍｍ以下であり、他方が０．５ｍｍ以下であることも好ましい。また、高さ方向の寸法が０．１ｍｍ以下であることも好ましい。本発明は、このように、小型化され、薄層化された積層セラミックコンデンサに適用した場合においても、実装面である第１主面と、第１端面、第１側面、第２端面、第２側面とが接する稜線のＲ寸法が大きいため、実装のときに、これらの稜線が、基板や、基板に形成された電極などに衝突しても、セラミック素体にクラックなどが発生することが抑制される。
１・・・セラミック素体
１ａ・・・セラミック層
１Ａ・・・第１主面
１Ｂ・・・第２主面
１Ｃ・・・第１端面
１Ｄ・・・第２端面
１Ｅ・・・第１側面
１Ｆ・・・第２側面
２・・・第１内部電極
３・・・第２内部電極
４・・・ダミー内部電極
５・・・第１外部電極
６・・・第２外部電極
７・・・Ｃｕめっき外部電極層
８、２８・・・Ｎｉめっき外部電極層
９、２９・・・Ａｕめっき外部電極層
２７・・・ＮｉＣｒ薄膜層（下地外部電極）
１０・・・エンボス孔

Claims (17)

  1. 　複数のセラミック層と、複数の第１内部電極と、複数の第２内部電極とが高さ方向に積層され、前記高さ方向に対向する第１主面および第２主面と、前記高さ方向に直行する長さ方向に対向する第１端面および第２端面と、前記高さ方向および前記長さ方向に直行する幅方向に対向する第１側面および第２側面とを有するセラミック素体と、
    　前記セラミック素体の外表面に形成された、第１外部電極および第２外部電極と、を備え、
    　前記第１内部電極が、前記第１端面に引き出され、前記第１外部電極と電気的に接続され、
    　前記第２内部電極が、前記第２端面に引き出され、前記第２外部電極と電気的に接続された積層セラミックコンデンサであって、
    　前記第１側面および前記第２側面と平行な断面を見たとき、
    　前記第１外部電極が、前記第１端面および前記第１主面に、Ｌ字形状に形成され、
    　前記第２外部電極が、前記第２端面および前記第１主面に、Ｌ字形状に形成され、
    　前記第１主面と、前記第１端面、前記第１側面、前記第２端面、前記第２側面とが接する稜線のＲ寸法が、
    　前記第２主面と、前記第１端面、前記第１側面、前記第２端面、前記第２側面とが接する稜線のＲ寸法よりも、大きい、
    　積層セラミックコンデンサ。
  2. 　前記第１主面と、前記第１端面、前記第１側面、前記第２端面、前記第２側面とが接する稜線のＲ寸法が、
    　１μｍ以上、１０μｍ以下である、
    　請求項１に記載された積層セラミックコンデンサ。
  3. 　前記第１主面と前記第１端面と前記第１側面とが接する角、前記第１主面と前記第１側面と前記第２端面とが接する角、前記第１主面と前記第２端面と前記第２側面とが接する角、前記第１主面と前記第２側面と第１端面とが接する角のＲ寸法が、
    　前記第２主面と前記第１端面と前記第１側面とが接する角、前記第２主面と前記第１側面と前記第２端面とが接する角、前記第２主面と前記第２端面と前記第２側面とが接する角、前記第２主面と前記第２側面と第１端面とが接する角のＲ寸法よりも、大きい、
    　請求項１または２に記載された積層セラミックコンデンサ。
  4. 　前記第２主面に、複数のエンボス孔が形成された、
    　請求項１ないし３のいずれか１項に記載された積層セラミックコンデンサ。
  5. 　前記第１外部電極および前記第２外部電極が、それぞれ、
    　下地外部電極と、
    　前記下地外部電極の外側に形成された、少なくとも１層のめっき外部電極層と、を含む、
    　請求項１ないし４のいずれか１項に記載された積層セラミックコンデンサ。
  6. 　前記下地外部電極が、
    　前記第１内部電極および前記第２内部電極よりも前記長さ方向の寸法が小さく、前記セラミック素体の前記第１主面に露出されたダミー内部電極を含む、
    　請求項５に記載された積層セラミックコンデンサ。
  7. 　前記ダミー内部電極と、前記第１内部電極および前記第２外部電極とが、同じ材質で形成された、
    　請求項６に記載された積層セラミックコンデンサ。
  8. 　前記ダミー内部電極が、Ｎｉを主成分とする、
    　請求項６または７に記載された積層セラミックコンデンサ。
  9. 　前記下地外部電極が、薄膜である、
    　請求項５に記載された積層セラミックコンデンサ。
  10. 　前記薄膜が、ＮｉＣｒを主成分とする、
    　請求項９に記載された積層セラミックコンデンサ。
  11. 　前記めっき外部電極層が、
    　Ｃｕめっき外部電極層と、Ｎｉめっき外部電極層と、Ａｕめっき外部電極層と、から選ばれる少なくとも１つを含む、
    　請求項５に記載された積層セラミックコンデンサ。
  12. 　前記めっき外部電極層が、
    　前記下地外部電極の外側に形成されたＮｉめっき外部電極層と、
    　前記Ｎｉめっき外部電極層の外側に形成されたＡｕめっき外部電極層と、を含む、
    　請求項１１に記載された積層セラミックコンデンサ。
  13. 　前記めっき外部電極層が、
    　前記下地外部電極の外側に形成されたＣｕめっき外部電極層と、
    　前記Ｃｕめっき外部電極層の外側に形成されたＮｉめっき外部電極層と、
    　前記Ｎｉめっき外部電極層の外側に形成されたＡｕめっき外部電極層と、を含む、
    　請求項１１に記載された積層セラミックコンデンサ。
  14. 　前記Ｎｉめっき外部電極層が、Ｐを含む、
    　請求項１１に記載された積層セラミックコンデンサ。
  15. 　前記Ｃｕめっき外部電極層が、Ｎｉを含む、
    　請求項１１に記載された積層セラミックコンデンサ。
  16. 　前記長さ方向の寸法および前記幅方向の寸法の一方が１．０ｍｍ以下であり、他方が０．５ｍｍ以下である、
    　請求項１ないし１５のいずれか１項に記載された積層セラミックコンデンサ。
  17. 　前記高さ方向の寸法が０．１ｍｍ以下である、
    　請求項１ないし１６のいずれか１項に記載された積層セラミックコンデンサ。
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