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WO2023243073A1 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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WO2023243073A1
WO2023243073A1 PCT/JP2022/024279 JP2022024279W WO2023243073A1 WO 2023243073 A1 WO2023243073 A1 WO 2023243073A1 JP 2022024279 W JP2022024279 W JP 2022024279W WO 2023243073 A1 WO2023243073 A1 WO 2023243073A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
insulating film
oxide semiconductor
semiconductor layer
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/024279
Other languages
English (en)
French (fr)
Inventor
庸輔 神崎
貴翁 斉藤
正樹 藤原
昌彦 三輪
雅貴 山中
屹 孫
康平 釜谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Display Technology Corp
Original Assignee
Sharp Display Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Display Technology Corp filed Critical Sharp Display Technology Corp
Priority to PCT/JP2022/024279 priority Critical patent/WO2023243073A1/ja
Priority to US18/856,685 priority patent/US20250248060A1/en
Publication of WO2023243073A1 publication Critical patent/WO2023243073A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the present disclosure relates to a semiconductor device having an oxide semiconductor layer and a method for manufacturing the same.
  • Patent Documents 1 and 2 disclose that by introducing an oxygen defect-inducing factor into the oxide semiconductor layer, the resistance of the region in contact with the source electrode and the drain electrode in the oxide semiconductor layer is reduced. .
  • a stable low resistance region cannot be formed simply by introducing an oxygen defect-inducing factor into the oxide semiconductor layer. This is because when the semiconductor device is heated to about 300°C to 350°C in the heating step performed after the step of introducing oxygen defect-inducing factors into the oxide semiconductor layer, oxygen is supplied into the oxide semiconductor layer. This is because the low resistance region becomes high in resistance.
  • the present disclosure has been made to solve the above problems, and aims to provide a semiconductor device having an oxide semiconductor layer in which a stable resistance region is formed, and a method for manufacturing the same.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device in which an oxide semiconductor layer, a gate insulating film, and a gate electrode are stacked in this order over a substrate, wherein an oxide semiconductor layer forming step of forming the oxide semiconductor layer on the first inorganic insulating film; a gate insulating film forming step of forming the gate insulating film on the oxide semiconductor layer; A gate electrode forming step of forming the gate electrode on the film, and an impurity implanting step of implanting an impurity that becomes an oxygen defect inducing factor from above the gate insulating film, and the impurity implanting step includes The impurity is injected so that the concentration of the impurity reaches its peak within the region.
  • a semiconductor device including an oxide semiconductor layer in which a stable low resistance region is formed.
  • FIG. 5 is a graph showing TFT characteristics depending on differences in sheet resistance values of oxide semiconductor layers.
  • 7 is a schematic cross-sectional view for explaining an impurity implantation step showing a modification of the first embodiment.
  • FIG. FIG. 3 is a schematic cross-sectional view schematically showing a transistor according to a second embodiment.
  • 11 is a diagram illustrating an impurity implantation step included in the manufacturing process of the transistor shown in FIG. 10.
  • FIG. FIG. 7 is a schematic cross-sectional view schematically showing a transistor according to a third embodiment.
  • 13 is a diagram illustrating a preliminary impurity implantation step included in the manufacturing process of the transistor shown in FIG. 12.
  • FIG. 13 is a diagram illustrating an impurity implantation step included in the manufacturing process of the transistor shown in FIG. 12.
  • Embodiment 1 of the present disclosure will be described below with reference to FIGS. 1 to 8.
  • the semiconductor device of the present disclosure will be described as a transistor used in a display device.
  • FIG. 1 is a schematic cross-sectional view schematically showing a transistor 1 according to this embodiment.
  • the transistor 1 is, for example, a thin film transistor (TFT), and includes an inorganic insulating film 3, an oxide semiconductor layer 4, a gate insulating film 5, a gate electrode 6, a passivation film 7, terminal electrodes (source electrode 8, drain electrode 8, etc.) on a substrate 2. 9) and a planarization film 10 are sequentially stacked.
  • TFT thin film transistor
  • the inorganic insulating film 3 is made of SiO 2 or the like.
  • the oxide semiconductor layer 4 is provided on the inorganic insulating film 3 and is arranged for each transistor 1. That is, the oxide semiconductor layer 4 is provided apart from the oxide semiconductor layers 4 in other transistors 1 .
  • the oxide semiconductor layer 4 is electrically connected to a channel region 4a that overlaps with the gate electrode via the gate insulating film, a first region 4b that is electrically connected to the source electrode 8, and a drain electrode 9. It has a second region 4c.
  • the first region 4b and the second region 4c are regions having a lower resistance than the channel region 4a (low resistance region). Details of the formation of the low resistance region will be described later.
  • the gate insulating film 5 is provided on the inorganic insulating film 3 so as to cover the oxide semiconductor layer 4.
  • Gate electrode 6 is provided on gate insulating film 5 so as to overlap channel region 4 a of oxide semiconductor layer 4 .
  • the passivation film 7 is made of SiO 2 or the like, and is provided on the gate insulating film 5 to cover the gate electrode 6 .
  • a source electrode 8 and a drain electrode 9 are provided on a passivation film 7.
  • the source electrode 8 is electrically connected to the first region 4b via a contact hole 7a provided in the gate insulating film 5 and the passivation film 7.
  • Drain electrode 9 is electrically connected to second region 4c via contact hole 7a provided in gate insulating film 5 and passivation film 7.
  • the planarization film 10 is made of polyimide or acrylic resin, and is provided on the passivation film 7 so as to cover the source electrode 8 and the drain electrode 9. Note that the film covering the source electrode 8 and the drain electrode 9 on the passivation film 7 may be a passivation film other than the planarization film 10.
  • FIG. 2 is a diagram illustrating an impurity implantation step included in the manufacturing process of the transistor 1.
  • an inorganic insulating film 3 is formed on the substrate 2.
  • a glass substrate for example, a glass substrate, a silicon substrate, or a heat-resistant plastic substrate can be used.
  • the material of the plastic substrate polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethylene sulfone (PES), acrylic resin, polyimide, etc. can be used.
  • the inorganic insulating film 3 is formed by forming a SiO 2 film by CVD.
  • the inorganic insulating film 3 is not limited to a SiO 2 film, and includes, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y : x>y), nitride oxide, etc.
  • a film of silicon (SiN x O y : x>y), aluminum oxide, tantalum oxide, or the like may be used.
  • the inorganic insulating film 3 may be formed of a plurality of layers instead of a single layer.
  • an oxide semiconductor layer 4 is formed on the inorganic insulating film 3 (oxide semiconductor layer forming step).
  • the oxide semiconductor layer 4 is an In-Ga-Zn-O based semiconductor film with a thickness of 30 nm or more and 100 nm or less, and is formed by, for example, a sputtering method.
  • the oxide semiconductor layer 4 is patterned by a photolithography process and etching, so that it is formed into an island shape corresponding to each transistor 1.
  • a gate insulating film 5 is formed on the inorganic insulating film 3 so as to cover the oxide semiconductor layer 4 (gate insulating film forming step).
  • the gate insulating film 5 is formed by forming silicon oxide (SiO x ) on the inorganic insulating film 3 by CVD.
  • the gate insulating film 5 may be formed of the same material as the inorganic insulating film 3, or may be formed of a different material. Further, the gate insulating film 5 may be formed of a single layer, or may have a stacked structure of a plurality of layers.
  • a gate electrode 6 is formed on the gate insulating film 5 (gate electrode forming step).
  • the gate electrode 6 is a metal film and is formed by a sputtering method.
  • the gate electrode 6 is a metal film containing an element selected from, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc. , or an alloy film containing these elements as components, or a laminated film containing a plurality of these elements.
  • the gate electrode 6 is formed at a desired position and in a desired shape by photolithography process and etching.
  • an impurity that becomes an oxygen defect inducing factor is implanted from above the gate insulating film 5 (impurity implantation step).
  • Boron ions (B+) are used as impurities.
  • boron ions (B+) which are impurities that serve as oxygen defect-inducing factors, are implanted into the gate insulating film 5 and the first region 4b and second region 4c of the oxide semiconductor layer 4. The resistance of the first region 4b and second region 4c into which boron ions (B+) are implanted is reduced.
  • boron ions (B+) are implanted into the gate insulating film 5 covering the oxide semiconductor layer 4 so that the concentration of boron ions (B+) reaches its peak.
  • boron ions (B+) are implanted into the interface between the gate insulating film 5 and the oxide semiconductor layer 4 so that the concentration of boron ions (B+) reaches its peak.
  • the amount of boron ions (B+) implanted into the gate insulating film 5 is smaller than the amount of boron ions (B+) implanted into the first region 4b and the second region 4c of the oxide semiconductor layer 4. If there is a large amount of oxygen, even if oxygen is supplied to the oxide semiconductor layer 4 when heated in a later step, the first region 4b and the second region 4c of the oxide semiconductor layer 4 will not be supplied with oxygen. This makes it difficult for the resistance to increase due to the high resistance, and the state of maintaining low resistance occurs. As a result, it is possible to realize the transistor 1 including the oxide semiconductor layer 4 in which the low resistance regions (first region 4b and second region 4c) are stably formed. Note that the relationship between implantation of boron ions (B+) and maintaining low resistance of the first region 4b and second region 4c in the oxide semiconductor layer 4 will be described in detail later.
  • a passivation film 7 is formed on the gate insulating film 5 so as to cover the gate electrode 6.
  • the passivation film 7 is formed of SiO 2 or the like on the gate insulating film 5 by the CVD method.
  • the passivation film 7 may be formed in one layer, or may have a laminated structure by stacking a plurality of layers.
  • a contact hole 7a exposing a part of the oxide semiconductor layer 4 is formed in the gate insulating film 5 and the passivation film 7 by a known photolithography process.
  • two contact holes 7a are formed so as to expose the first region 4b and the second region 4c of the oxide semiconductor layer 4, respectively.
  • a conductive film for electrodes which will become the source electrode 8 and drain electrode 9, is formed on the passivation film 7 and in the contact hole 7a.
  • the material exemplified as the gate electrode 6 (aluminum (Al), etc.) is used for the conductive film for the electrode.
  • the formed electrode film is patterned by a photolithography process and etching to form a source electrode 8 and a drain electrode 9 spaced apart from each other.
  • the transistor 1 shown in FIG. 1 is manufactured.
  • additional steps are performed at the stage of forming an organic/inorganic insulating film as the planarization film 10 and the passivation film 7.
  • a thermal process treatment is performed. Therefore, oxygen is supplied to the first region 4b and the second region 4c of the oxide semiconductor layer 4, and there is a possibility that low resistance cannot be maintained.
  • the inventors of the present application found that boron ions (B+) were added to the gate insulating film 5 covering the oxide semiconductor layer 4 so that the concentration of boron ions (B+) reached its peak.
  • oxygen defects are efficiently formed at the interface between the gate insulating film 5 and the oxide semiconductor layer 4, and the low resistance of the first region 4b and the second region 4c of the oxide semiconductor layer 4 is maintained. can.
  • FIGS. 3 to 5 are graphs showing analysis results by depth direction analysis using sputtering (SIMS).
  • the horizontal axis of the graphs in FIGS. 3 to 5 indicates sputtering time, and the vertical axis indicates atomic concentration.
  • the concentrations and concentration peak positions of (A) aluminum (Al), (C) silicon nitride (SiN), and (D) indium (In) are the same, and (B) The graphs differ only in the concentration peak positions of boron ions (B+).
  • the concentration peak of boron ions (B+) is set at the lower insulating film interface of the oxide semiconductor layer 4 (near the boundary between the oxide semiconductor layer 4 and the inorganic insulating film 3), indicated by (X).
  • the acceleration voltage during implantation of boron ions (B+) is set to 30 kV.
  • the sheet resistance value of the oxide semiconductor layer 4 was 1 k ⁇ / ⁇ immediately after boron ion (B+) implantation, but changed to 15 k ⁇ / ⁇ after the additional heating step.
  • the graph in FIG. 4 is a graph when the concentration peak of boron ions (B+) is set in the oxide semiconductor layer 4 indicated by (X).
  • the acceleration voltage during implantation of boron ions (B+) is set to 20 kV.
  • the sheet resistance value of the oxide semiconductor layer 4 was 1 k ⁇ / ⁇ immediately after boron ion (B+) implantation, but changed to 20 k ⁇ / ⁇ after the additional heating step.
  • the concentration peak of boron ions (B+) is set at the upper insulating film interface of the oxide semiconductor layer 4 (near the boundary between the oxide semiconductor layer 4 and the gate insulating film 5), indicated by (X).
  • the acceleration voltage during implantation of boron ions (B+) is set to 15 kV.
  • the sheet resistance value of the oxide semiconductor layer 4 was 1 k ⁇ / ⁇ immediately after boron ion (B+) implantation, but changed to 2 k ⁇ / ⁇ after the additional heating step.
  • the sheet resistance value immediately after implanting boron ions (B+) is about 1 k ⁇ , which does not affect the TFT characteristics. do not have.
  • the sheet resistance value will not be so high when the accelerating voltage is 15 kV (Fig. 5), and it will have little effect on the TFT characteristics, but if the accelerating voltage In the case of 30 kV and 20 kV (FIGS. 3 and 4), the sheet resistance value becomes high, which affects the TFT characteristics.
  • the upper insulating film interface of the oxide semiconductor layer 4 (near the boundary between the oxide semiconductor layer 4 and the gate insulating film 5) has the concentration peak of boron ions (B+) indicated by (X).
  • the concentration peak of boron ions (B+) indicated by (X)
  • the concentration peak of boron ions (B+) is set in the oxide semiconductor layer 4 indicated by (X)
  • the sheet resistance value after the additional heating process is It increases significantly and affects the TFT characteristics.
  • TFT characteristics 6 to 8 are graphs showing TFT characteristics depending on the sheet resistance value of the oxide semiconductor layer 4. These graphs show the relationship with the on-current that indicates the characteristics of each TFT when the voltage (interelectrode voltage) Vds between the drain electrode 9 and source electrode 8 is set to 10 V and 0.1 V. .
  • the resistance of the oxide semiconductor layer 4 can be lowered by implanting boron ions (B+), so by adjusting the amount of boron ions (B+) implanted into the oxide semiconductor layer 4, It is also possible to form a plurality of regions having different resistance values in the semiconductor layer 4.
  • boron ions (B+) B+
  • Embodiments 2 and 3 below an example will be described in which a plurality of regions with different resistance values are formed in the oxide semiconductor layer 4.
  • the photoresist 11 functions as a mask when boron ions (B+) are implanted into the oxide semiconductor layer 4. Therefore, although almost no boron ions (B+) are implanted into the region of the oxide semiconductor layer 4 onto which the photoresist 11 is projected (third region 4d), boron ions (B+) circulate from both ends of the photoresist 11. There is a possibility that it will be injected. In this manner, since almost no boron ions (B+) are implanted into the third region 4d, the carrier density due to the boron ions (B+) hardly increases and the resistance does not decrease.
  • FIG. 13 is a diagram illustrating a preliminary impurity implantation step included in the manufacturing process of the transistor 31.
  • FIG. 14 is a diagram illustrating an impurity implantation step included in the manufacturing process of the transistor 31.
  • the method for manufacturing the transistor 31 is almost the same as the method for manufacturing the transistor 1 in the first embodiment, except that a step for forming the fourth region 4e in the oxide semiconductor layer 4 is added.
  • a photoresist 11 is formed at a predetermined position on the gate insulating film 5 (photoresist forming step). As shown in FIG. 13, the photoresist 11 is formed in an area wider than the area on the gate insulating film 5, including the area where the gate electrode 6 is to be formed (the dotted line area in the figure).
  • boron ions (B+) are preliminarily implanted from above the gate insulating film 5 (preliminary impurity implantation step).
  • boron ions (B+) are implanted so that the peak concentration of boron ions (B+) is on the oxide semiconductor layer 4 side beyond the interface between the gate insulating film 5 and the oxide semiconductor layer 4. inject.
  • the photoresist 11 functions as a mask when boron ions (B+) are implanted into the oxide semiconductor layer 4. Therefore, almost no boron ions (B+) are implanted into the region of the oxide semiconductor layer 4 onto which the photoresist 11 is projected (channel region 4a), and the fourth region outside the channel region 4a that is not masked by the photoresist 11 is implanted. Boron ions (B+) are implanted into 4e to lower the resistance.
  • photoresist 11 is removed (photoresist removal step).
  • a gate electrode 6 is formed on the gate insulating film 5 from which the photoresist 11 has been removed by the photoresist removal process, and boron ions (B+) are implanted from above the gate insulating film 5 (impurity implantation process).
  • impurity implantation process boron ions (B+) are implanted in the same manner as in the impurity implantation step of the first embodiment.
  • the gate electrode 6 functions as a mask when boron ions (B+) are implanted into the oxide semiconductor layer 4.
  • boron ions (B+) are implanted again into the region not masked by the gate electrode 6 in the fourth region 4e into which boron ions (B+) were implanted during the preliminary impurity implantation process. It turns out.
  • the region where boron ions (B+) are implanted twice has a lower resistance than the region where boron ions (B+) are implanted once (fourth region 4e).
  • the amount of boron ions (B+) implanted in the preliminary impurity implantation step is preferably smaller than the amount of boron ions (B+) implanted in the impurity implantation step.
  • boron ions B+
  • the present invention is not limited to this; Any ion that can cause oxygen deficiency may be used. Even when other ions are used, the peak concentration of the implanted ions is not located within the oxide semiconductor layer 4, but at the interface between the gate insulating film 5 and the oxide semiconductor layer 4, or at the gate insulating film 4. It is sufficient if it is on the 5th side.
  • the oxide semiconductor layer 4 is described using an In-Ga-Zn-O based semiconductor as an example, but the invention is not limited to this, and an In-Ga-Zn-O based semiconductor can be used as the oxide semiconductor layer 4. may contain other oxide semiconductors instead.
  • the oxide semiconductor layer 4 may include, for example, an In-Sn-Zn-O based semiconductor.
  • the In--Sn--Zn--O semiconductor is a ternary oxide of In, Sn, and Zn, and includes, for example, In 2 O 3 --SnO 2 --ZnO (InSnZnO).
  • the oxide semiconductor layer 4 is not limited to this, but may be an In-Al-Zn-O based semiconductor, an In-Al-Sn-Zn-O based semiconductor, a Zn-O based semiconductor, an In-Zn-O based semiconductor, or a Zn-based semiconductor.
  • FIG. 16 is a plan view showing a schematic configuration of the display device 101 of this example.
  • the display device 101 includes a frame area NDA and a display area DA.
  • the display area DA of the display device 101 includes a plurality of pixels PIX, and each pixel PIX includes a red sub-pixel RSP, a green sub-pixel GSP, and a blue sub-pixel BSP.
  • a case will be described in which one pixel PIX is composed of a red sub-pixel RSP, a green sub-pixel GSP, and a blue sub-pixel BSP, but the invention is not limited to this.
  • one pixel PIX may include sub-pixels of other colors in addition to the red sub-pixel RSP, the green sub-pixel GSP, and the blue sub-pixel BSP.
  • the red sub-pixel RSP provided in the display area DA of the display device 101 includes a red light-emitting element 105R (first light-emitting element), and the green sub-pixel GSP provided in the display area DA of the display device 101 includes a green light-emitting element 105G (
  • the blue sub-pixel BSP provided in the display area DA of the display device 101 includes a blue light-emitting element 105B (third light-emitting element).
  • the red light emitting element 105R included in the red subpixel RSP includes a first electrode 122R, a functional layer 124R including a red light emitting layer, and a second electrode 125
  • the green light emitting element 105G included in the green subpixel GSP includes:
  • the blue light emitting element 105B included in the blue subpixel BSP includes the first electrode 122G, a functional layer 124G including a green light emitting layer, and the second electrode 125
  • the blue light emitting element 105B included in the blue subpixel BSP includes the first electrode 122B and a functional layer including the blue light emitting layer. 124B, and a second electrode 125.
  • the first electrode 122R included in the red sub-pixel RSP, the first electrode 122G included in the green sub-pixel GSP, and the first electrode 122B included in the blue sub-pixel BSP are manufactured in the same process.
  • An example will be explained in which the electrodes are made of the same material, but the invention is not limited thereto.
  • the substrate 112 may be, for example, a resin substrate made of a resin material such as polyimide, or a glass substrate.
  • a resin substrate made of a resin material such as polyimide is used as the substrate 112 will be described as an example, but the present invention is not limited to this.
  • a glass substrate can be used as the substrate 112.
  • the barrier layer 103 is a layer that prevents foreign substances such as water and oxygen from entering the transistor TR, the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B, and is made of, for example, silicon oxide formed by a CVD method. It can be formed of a silicon nitride film, a silicon oxynitride film, or a laminated film of these films.
  • the semiconductor films SEM, SEM', and SEM'' may be made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In-Ga-Zn-O-based semiconductor).
  • LTPS low-temperature polysilicon
  • oxide semiconductor for example, an In-Ga-Zn-O-based semiconductor.
  • the transistor TR (1, 21, 31) has a top gate structure will be explained as an example, but the transistor TR (1, 21, 31) is not limited to this.
  • the transistor 41 may have a bottom gate structure, or may have a double gate structure as described in the fourth embodiment.
  • the gate electrode G, source electrode S, and drain electrode D can be formed of a single-layer film or a laminated film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, for example.
  • the inorganic insulating film 116, the inorganic insulating film 118, and the inorganic insulating film 120 can be constituted by, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof formed by a CVD method.
  • the planarization film 121 can be made of a coatable organic material such as polyimide or acrylic, for example.
  • the red light emitting element 105R includes a first electrode 122R above the planarizing film 121, a functional layer 124R including a red light emitting layer, and a second electrode 125
  • the green light emitting element 105G includes a first electrode 122R above the planarizing film 121, and a second electrode 125
  • the blue light emitting element 105B includes a first electrode 122G in an upper layer, a functional layer 124G including a green light emitting layer, and a second electrode 125. a functional layer 124 ⁇ /b>B and a second electrode 125 .
  • a control circuit including a transistor TR (1, 21, 31) that controls each of the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B is provided for each of the red subpixel RSP, the green subpixel GSP, and the blue subpixel BSP. It is provided in the thin film transistor layer 104 including the transistor TR. Note that the control circuit including the transistor TR provided for each of the red sub-pixel RSP, the green sub-pixel GSP, and the blue sub-pixel BSP and the light emitting element are also collectively referred to as a sub-pixel circuit.
  • red light emitting element 105R the green light emitting element 105G, and the blue light emitting element 105B will be described later.
  • the sealing layer 106 is a light-transmitting film, and includes, for example, an inorganic sealing film 126 covering the second electrode 125, an organic film 127 above the inorganic sealing film 126, and an inorganic sealing film above the organic film 127. It can be configured with a stopping film 128.
  • the sealing layer 106 prevents foreign substances such as water and oxygen from penetrating into the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B.
  • Each of the inorganic sealing film 126 and the inorganic sealing film 128 is an inorganic film, and may be composed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof formed by a CVD method. Can be done.
  • the organic film 127 is a light-transmitting organic film that has a flattening effect, and can be made of a coatable organic material such as acrylic, for example.
  • the organic film 127 may be formed by, for example, an inkjet method.
  • the sealing layer 106 is formed of two layers of inorganic films and one layer of organic film provided between the two layers of inorganic films has been described as an example.
  • the sealing layer 106 may be composed of only an inorganic film, only an organic film, one layer of an inorganic film and two layers of an organic film, or two or more layers. It may be composed of an inorganic film and two or more organic films.
  • the functional film 139 is, for example, a film having at least one of an optical compensation function, a touch sensor function, and a protection function.
  • red light emitting element 105R Details of the red light emitting element 105R, green light emitting element 105G, and blue light emitting element 105B included in the display device 101 will be described below with reference to FIGS. 17 and 18.
  • the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B are considered to have the same structure, and will be described as the light emitting element 105.
  • FIG. 18 is a diagram schematically showing an example of the configuration of the light emitting element 105.
  • a QLED Quantum dot Light Emitting Diode
  • FIG. 18 is a diagram schematically showing an example of the configuration of the light emitting element 105.
  • a QLED Quadantum dot Light Emitting Diode
  • the functional layer 124 includes, in order from the first electrode 122 side, a hole injection layer (HIL) 51, a hole transport layer (HTL) 52, a light emitting layer (EML) 53, an electron transport layer (ETL) 54, and an electron injection layer ( EIL) 55 can be stacked.
  • HIL hole injection layer
  • HTL hole transport layer
  • EML electron transport layer
  • EIL electron injection layer
  • one or more of the hole injection layer 51, the hole transport layer 52, the electron transport layer 54, and the electron injection layer 55 other than the light emitting layer 53 may be omitted as appropriate.
  • the light emitting element when it has an inverse product structure, it is provided with a first electrode which is a cathode and a second electrode which is an anode provided as a layer above the first electrode, although not shown in the figure.
  • the functional layers provided between a certain first electrode and the second electrode, which is an anode include, for example, an electron injection layer, an electron transport layer, a red light emitting layer, a hole transport layer, and a positive hole transport layer in order from the first electrode side. It can be constructed by laminating hole injection layers.
  • one or more of the functional layers other than the light-emitting layer including the electron injection layer, electron transport layer, hole transport layer, and hole injection layer, may be omitted as appropriate, as in the case of a light-emitting element with a sequential structure. good.
  • Examples of electrode materials that transmit visible light include transparent metal oxides, thin films made of metal materials such as Al and Ag, and nanowires made of the metal materials.
  • the hole injection layer 51 is made of a hole injection material that can stabilize the injection of holes into the light emitting layer 53.
  • hole-injecting materials include poly(3,4-ethylenedioxythiophene):polystyrene sulfonic acid (PEDOT:PSS), NiO, and CuSCN.
  • the hole transport layer 52 is made of a hole transport material that can stabilize the transport of holes into the light emitting layer 53.
  • hole-transporting materials include poly[(9,9-dioctylfluorenyl-2,7-diyl)-co-(4,4'-(N-(4-sec-butylphenyl))diphenylamine )] (TFB), and poly[N,N'-bis(4-butylphenyl)-N,N'-bis(phenyl)benzidine] (poly-TPD).
  • the light emitting layer (EML) 53 is composed of quantum dots (QDs).
  • QD means a dot with a maximum width of 100 nm or less.
  • the shape of the QD may be a spherical three-dimensional shape (circular cross-sectional shape), and in addition, for example, a polygonal cross-sectional shape, a rod-like three-dimensional shape, a branch-like three-dimensional shape, a three-dimensional shape having an uneven surface, Or a combination thereof may be used.
  • the structure of the QD may be, for example, a core structure, a core/shell structure, a core/shell/shell structure, or a shell structure in which the core/shell ratio is continuously changed.
  • the QD may have a ligand, and when the QD has a core structure, the ligand may be provided on the surface of the core structure, and when the QD has a shell structure, the ligand may be provided on the surface of the shell structure.
  • the material constituting the core structure of the QD includes Si and C if it is a one-component system. If the material is a binary system, CdSe, CdS, CdTe, InP, GaP, InN, ZnSe, ZnS, and ZnTe are included. If the material is a ternary system, it includes CdSeTe, GaInP, and ZnSeTe. If the material is a quaternary system, AIGS is included.
  • the electron transport layer 54 is made of an electron transport material that can stabilize the transport of electrons into the light emitting layer 53.
  • it is composed of MgZnO-PVP nanoparticles (MgZnO-PVP-NPs).
  • MgZnO-PVP-NPs has a core structure of MgZnO as an electron transport material and a shell structure of PVP, and has a particle size on the nano-order.
  • MgZnOPVP-NPs correspond to the composite material nanoparticles mentioned above.
  • the second electrode 125 is also referred to as a cathode.
  • the second electrode 125 has, for example, electrical conductivity and visible light transparency. Examples of electrode materials constituting the second electrode 125 include ITO and Ag nanowires (NW).
  • the second electrode 125 can be made of the electrode material described above for the first electrode 122, and can be manufactured by the method described above for the first electrode 122 depending on the electrode material.
  • the second electrode 125 is formed on the entire surface of the light emitting element 105 opposite to the first electrode 122 with the functional layer 124 in between, and covers the electron injection layer 55, the bank 123, and the thin film transistor layer 104.
  • the light emitting element 105 has been described as a QLED. Therefore, although the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B shown in FIG. A part of the blue light emitting element 105B may be a QLED, and the remaining part of the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B may be an OLED (Organic Light Emitting Diode). Furthermore, the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B may be OLEDs.
  • the red light-emitting element 105R, the green light-emitting element 105G, and the blue light-emitting element 105B are QLEDs
  • the light-emitting layer of each color light-emitting element is, for example, a quantum dot formed by a coating method or an inkjet method.
  • the red light emitting element 105R, the green light emitting element 105G, and the blue light emitting element 105B are OLEDs
  • the light emitting layer included in each color light emitting element is formed by, for example, a vapor deposition method. It is an organic light emitting layer.
  • the first electrodes 122R, 122G, and 122B which are anodes, are formed of an electrode material that transmits visible light
  • the second electrode 125 which is a cathode, is formed of an electrode material that reflects visible light. Just form it.
  • the red light emitting element, green light emitting element, and blue light emitting element have an inverse structure in which the second electrode, which is an anode, is arranged as an upper layer than the first electrode, which is a cathode, in order to make it a top emission type
  • the first electrode, which is the cathode may be formed of an electrode material that reflects visible light
  • the second electrode, which is the anode may be formed of an electrode material that transmits visible light.
  • a certain first electrode may be formed of an electrode material that transmits visible light
  • a second electrode, which is an anode may be formed of an electrode material that reflects visible light.
  • the amount of impurities implanted into the gate insulating film is larger than the amount of impurities implanted into the first region and the second region of the oxide semiconductor layer, that is, the amount of impurities implanted into the gate insulating film and the oxide Boron ions (B+) are implanted so that the peak concentration of boron ions (B+) is at the interface with the physical semiconductor layer.
  • oxygen defects are efficiently formed at the interface between the gate insulating film and the oxide semiconductor layer, and the resistance of the oxide semiconductor layer is reduced.
  • the oxide semiconductor layer (4) is arranged between the channel region (4a) and the first region (4b), and between the channel region (4a) and the first region (4b). 4a) and the second region (4c), the third region (4d) is filled with an impurity that becomes an oxygen defect-inducing factor.
  • Boron ions (B+) are implanted, and the amount of impurity (boron ions (B+)) implanted into the third region (4d) is the same as that of the first region (4b) and the second region.
  • the amount of impurities (boron ions (B+)) implanted in (4c) may be smaller than that.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

本開示のトランジスタ（１）は、ゲート絶縁膜（５）に注入されたボロンイオン（Ｂ＋）の量が、酸化物半導体層（４）の第１の領域（４ｂ）および第２の領域（４ｃ）に注入されたボロンイオン（Ｂ＋）の量よりも多い。これにより、酸化物半導体層（４）の第１の領域（４ｂ）および第２の領域（４ｃ）の低抵抗を維持した状態のトランジスタ（１）を実現できる。

Description

半導体装置、半導体装置の製造方法
　本開示は、酸化物半導体層を有する半導体装置およびその製造方法に関する。
　一般に、酸化物半導体層を有する半導体装置では、酸化物半導体層中のソース電極およびドレイン電極に接する領域を低抵抗化する必要がある。例えば、特許文献１、２には、酸化物半導体層に酸素欠陥誘起因子を導入することで、酸化物半導体層中のソース電極およびドレイン電極に接する領域を低抵抗化することが開示されている。
日本国特許第５７０２１２８号 日本国特許第５７８１２４６号
　しかしながら、酸化物半導体層中に酸素欠陥誘起因子を導入するだけでは、安定的な低抵抗領域を形成することができない。これは、酸化物半導体層中に酸素欠陥誘起因子を導入する工程の後で実行される加熱工程において、半導体装置を３００℃～３５０℃程度に加熱した場合、酸化物半導体層中に酸素が供給されて、低抵抗領域が高抵抗化するためである。
　本開示は、上記の課題を解決するためになされたものであり、安定的な抵抗領域が形成された酸化物半導体層を有する半導体装置およびその製造方法を提供することを目的とする。
　本開示の一態様に係る半導体装置は、基板上に、酸化物半導体層、ゲート絶縁膜、ゲート電極が、この順に積層された半導体装置であって、前記酸化物半導体層は、前記ゲート電極と前記ゲート絶縁膜を介して重畳するチャネル領域と、前記ソース電極と電気的に接続される第１の領域と、前記ドレイン電極と電気的に接続される第２の領域と、を有し、少なくとも、前記ゲート絶縁膜、前記第１の領域および前記第２の領域に、酸素欠陥誘起因子となる不純物が注入されており、前記ゲート絶縁膜に注入された不純物の量は、前記第１の領域および前記第２の領域に注入された不純物の量よりも多い。
　本開示の一態様に係る半導体装置の製造方法は、基板上に、酸化物半導体層、ゲート絶縁膜、ゲート電極が、この順に積層された半導体装置の製造方法であって、前記基板上に形成された前記第１無機絶縁膜上に前記酸化物半導体層を形成する酸化物半導体層形成工程と、前記酸化物半導体層上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に前記ゲート電極を形成するゲート電極形成工程と、前記ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を注入する不純物注入工程と、を含み、前記不純物注入工程は、前記ゲート絶縁膜内に、前記不純物の濃度のピークが来るように当該不純物を注入する。
　本開示によれば、安定的な低抵抗領域が形成された酸化物半導体層を有する半導体装置を提供できる。
実施形態１に係るトランジスタを模式的に示した概略断面図である。 図１に示すトランジスタの製造工程に含まれる、不純物注入工程を説明する図である。 図１に示すトランジスタにおける各原子のＳＩＭＳ深さ方向分析結果を示すグラフである。 図１に示すトランジスタにおける各原子のＳＩＭＳ深さ方向分析結果を示すグラフである。 図１に示すトランジスタにおける各原子のＳＩＭＳ深さ方向分析結果を示すグラフである。 酸化物半導体層のシート抵抗値の違いによるＴＦＴ特性を示すグラフである。 酸化物半導体層のシート抵抗値の違いによるＴＦＴ特性を示すグラフである。 酸化物半導体層のシート抵抗値の違いによるＴＦＴ特性を示すグラフである。 実施形態１の変形例を示す不純物注入工程を説明するための概略断面図である。 実施形態２に係るトランジスタを模式的に示した概略断面図である。 図１０に示すトランジスタの製造工程に含まれる、不純物注入工程を説明する図である。 実施形態３に係るトランジスタを模式的に示した概略断面図である。 図１２に示すトランジスタの製造工程に含まれる、予備的不純物注入工程を説明する図である。 図１２に示すトランジスタの製造工程に含まれる、不純物注入工程を説明する図である。 実施形態４に係るトランジスタを模式的に示した概略断面図である。 実施例に係る表示装置の概略的な構成を示す平面図である。 図１６に示す表示装置の表示領域の概略的な構成を示す断面図である。 実施例に係る発光素子の構成の一例を模式的に示す図である。
　〔実施形態１〕
　本開示の実施形態１について、図１～８を参照しながら以下に説明する。ここでは、本開示の半導体装置を、表示装置に使用されるトランジスタとして説明する。
　（トランジスタ１の概要）
　図１は、本実施形態に係るトランジスタ１を模式的に示した概略断面図である。トランジスタ１は、例えば薄膜トランジスタ（ＴＦＴ）であり、基板２上に、無機絶縁膜３、酸化物半導体層４、ゲート絶縁膜５、ゲート電極６、パッシベーション膜７、端子電極（ソース電極８、ドレイン電極９）、および平坦化膜１０を順に積層して形成されている。
　無機絶縁膜３は、ＳｉＯ２等からなる。酸化物半導体層４は、無機絶縁膜３上に設けられ、トランジスタ１毎に配置されている。つまり、酸化物半導体層４は、他のトランジスタ１における酸化物半導体層４と離間して設けられている。
　酸化物半導体層４は、ゲート電極と前記ゲート絶縁膜を介して重畳するチャネル領域４ａと、ソース電極８と電気的に接続される第１の領域４ｂ、ドレイン電極９と電気的に接続される第２の領域４ｃと、を有する。第１の領域４ｂおよび第２の領域４ｃは、チャネル領域４ａよりも低抵抗化された領域（低抵抗領域）である。低抵抗領域の形成の詳細は後述する。
　ゲート絶縁膜５は無機絶縁膜３上で、酸化物半導体層４を覆うように設けられている。ゲート電極６は、ゲート絶縁膜５上で、酸化物半導体層４のチャネル領域４ａに重畳するように設けられている。
　パッシベーション膜７は、ＳｉＯ２等からなり、ゲート絶縁膜５上で、ゲート電極６を覆うに設けられている。トランジスタ１では、パッシベーション膜７上にソース電極８およびドレイン電極９が設けられている。
　ソース電極８は、ゲート絶縁膜５およびパッシベーション膜７に設けられたコンタクトホール７ａを介して、第１の領域４ｂに電気的に接続されている。ドレイン電極９は、ゲート絶縁膜５およびパッシベーション膜７に設けられたコンタクトホール７ａを介して、第２の領域４ｃに電気的に接続されている。
　平坦化膜１０は、ポリイミドやアクリル樹脂からなり、パッシベーション膜７上で、ソース電極８およびドレイン電極９を覆うように設けられている。なお、パッシベーション膜７上で、ソース電極８およびドレイン電極９を覆う膜としては、平坦化膜１０の他にパッシベーション膜であってもよい。
　（トランジスタ１の製造方法）
　図１および図２を参照しながら、トランジスタ１の製造方法について説明する。図２は、トランジスタ１の製造工程に含まれる、不純物注入工程を説明する図である。
　まず、基板２上に無機絶縁膜３を成膜する。基板２としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板を用いることができる。プラスチック基板の材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド等を用いることができる。
　また、無機絶縁膜３は、ＳｉＯ２膜をＣＶＤ法によって成膜する。無機絶縁膜３は、ＳｉＯ２膜に限定されるものでななく、例えば、酸化ケイ素（ＳｉＯｘ）、窒化珪素（ＳｉＮＸ）、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）、酸化アルミニウム、酸化タンタル等の膜であってもよい。また、無機絶縁膜３は一層ではなく、複数の層を積層してもよい。
　次に、無機絶縁膜３上に、酸化物半導体層４を形成する（酸化物半導体層形成工程）。酸化物半導体層４は、厚さが３０ｎｍ以上１００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であり、例えばスパッタリング法で形成される。酸化物半導体層４は、フォトリソグラフィプロセスおよびエッチングによりパターニングされることで、トランジスタ１毎に対応した島状に形成される。
　さらに、無機絶縁膜３上に、酸化物半導体層４を覆うように、ゲート絶縁膜５を形成する（ゲート絶縁膜形成工程）。ゲート絶縁膜５は、酸化珪素（ＳｉＯｘ）をＣＶＤ法によって無機絶縁膜３上に成膜する。ゲート絶縁膜５は、無機絶縁膜３と同じ材料で形成してもよく、異なる材料で形成してもよい。また、ゲート絶縁膜５は、１層で形成してもよく、複数の層を重ねて積層構造としてもよい。
　続いて、ゲート絶縁膜５上に、ゲート電極６を形成する（ゲート電極形成工程）。ゲート電極６は、金属膜であり、スパッタリング法で形成される。ゲート電極６は、例えばアルミウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜であってもいし、これらのうちの複数の膜を含む積層膜であってもよい。ゲート電極６は、フォトリソグラフィプロセスおよびエッチングによって所望する位置に所望する形状で形成される。
　次に、図２に示すように、ゲート電極６が形成された状態で、ゲート絶縁膜５の上から酸素欠陥誘起因子となる不純物を注入する（不純物注入工程）。不純物としてボロンイオン（Ｂ＋）を用いる。この不純物注入工程により、ゲート絶縁膜５、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃに、酸素欠陥誘起因子となる不純物であるボロンイオン（Ｂ＋）が注入される。ボロンイオン（Ｂ＋）が注入された第１の領域４ｂおよび第２の領域４ｃは、低抵抗化される。これは、ボロンイオン（Ｂ＋）の注入により酸化物半導体層４の酸素欠陥準位が増加することで、酸化物半導体層４内のキャリア密度が増加し、抵抗が下がるためである。一方、酸化物半導体層４のチャネル領域４ａは、ゲート電極６によって覆われているため、ボロンイオン（Ｂ＋）を注入する際、ゲート電極６がマスクとして機能し、ボロンイオン（Ｂ＋）は殆ど注入されない。
　不純物注入工程では、酸化物半導体層４を覆うゲート絶縁膜５内に、ボロンイオン（Ｂ＋）の濃度のピークが来るように、ボロンイオン（Ｂ＋）を注入する。具体的には、ゲート絶縁膜５と酸化物半導体層４との界面に、ボロンイオン（Ｂ＋）の濃度のピークがくるようにボロンイオン（Ｂ＋）を注入する。これにより、ゲート絶縁膜５と酸化物半導体層４との界面に効率よく酸素欠陥が形成され、酸化物半導体層４が低抵抗化される。
　このように、ゲート絶縁膜５に注入されたボロンイオン（Ｂ＋）の量が、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃに注入されたボロンイオン（Ｂ＋）の量よりも多ければ、後の工程において加熱された場合、酸化物半導体層４への酸素が供給されたとしても、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃは、酸素の供給による高抵抗化がされ難くなり、低抵抗化を維持した状態となる。この結果、低抵抗領域（第１の領域４ｂおよび第２の領域４ｃ）が安定的に形成された酸化物半導体層４を有するトランジスタ１を実現できる。なお、ボロンイオン（Ｂ＋）の注入と酸化物半導体層４における第１の領域４ｂおよび第２の領域４ｃの低抵抗化の維持との関係についての詳細は後述する。
　次いで、ゲート絶縁膜５の上に、ゲート電極６を覆うようにパッシベーション膜７を形成する。パッシベーション膜７は、ＳｉＯ２等をＣＶＤ法によってゲート絶縁膜５上に成膜する。パッシベーション膜７は、１層で形成してもよく、複数の層を重ねて積層構造としてもよい。
　続いて、ゲート絶縁膜５およびパッシベーション膜７に、公知のフォトリソグラフィプロセスにより、酸化物半導体層４の一部を露出するコンタクトホール７ａを形成する。ここでは、酸化物半導体層４の第１の領域４ｂと第２の領域４ｃをそれぞれ露出するように、２つのコンタクトホール７ａを形成する。
　その後、パッシベーション膜７上およびコンタクトホール７ａ内に、ソース電極８およびドレイン電極９の元となる電極用導電膜を成膜する。電極用導電膜には、ゲート電極６として例示した材料（アルミニウム（Ａｌ）等）を用いる。成膜された電極用電電膜に対して、フォトリソグラフィプロセスおよびエッチングによるパターニングを行うことで、互いに離間したソース電極８とドレイン電極９とを形成する。
　最後に、パッシベーション膜７上に、ソース電極８およびドレイン電極９を覆うように平坦化膜１０を形成する。平坦化膜１０は、ＳｉＯ２等をＣＶＤ法によってパッシベーション膜７上に成膜する。
　以上の工程を経て、図１に示すトランジスタ１を製造する。ところで、トランジスタ１の製造では、無機絶縁膜３上に酸化物半導体層４およびゲート絶縁膜５を形成した後、平坦化膜１０やパッシベーション膜７として有機／無機絶縁膜を形成する段階で追加の熱工程処理が実施される。このため、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃは、酸素が供給され低抵抗化を維持できない恐れがある。しかしながら、本願発明者等は鋭意検討した結果、上述し通り、酸化物半導体層４を覆うゲート絶縁膜５内に、ボロンイオン（Ｂ＋）の濃度のピークが来るように、ボロンイオン（Ｂ＋）を注入することで、ゲート絶縁膜５と酸化物半導体層４との界面に効率よく酸素欠陥が形成され、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃの低抵抗化を維持できる。
　以下に、酸化物半導体層４の第１の領域４ｂと第２の領域４ｃにおける低抵抗化の維持について説明する。
　（低抵抗化の維持）
　図３～図５は、スパッタリングを用いた深さ方向の分析（ＳＩＭＳ）による分析結果を示すグラフである。図３～図５のグラフの横軸はスパッタリング時間を示し、縦軸は原子の濃度を示している。また、図３～図５では、（Ａ）のアルミニウム（Ａｌ）、（Ｃ）の窒化珪素（ＳｉＮ）、（Ｄ）のインジウム（Ｉｎ）の濃度および濃度ピーク位置は同じであり、（Ｂ）のボロンイオン（Ｂ＋）の濃度ピーク位置だけがそれぞれ異なるグラフとなっている。
　図３のグラフは、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の下層絶縁膜界面（酸化物半導体層４と無機絶縁膜３との境界付近）に設定した場合のグラフである。ここでは、ボロンイオン（Ｂ＋）の注入時の加速電圧を３０ｋＶとしている。この場合、酸化物半導体層４におけるシート抵抗値は、ボロンイオン（Ｂ＋）の注入直後で１ｋΩ／□であったのが、追加加熱工程後では１５ｋΩ／□に変化した。
　図４のグラフは、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４内に設定した場合のグラフである。ここでは、ボロンイオン（Ｂ＋）の注入時の加速電圧を２０ｋＶとしている。この場合、酸化物半導体層４におけるシート抵抗値は、ボロンイオン（Ｂ＋）の注入直後で１ｋΩ／□であったのが、追加加熱工程後では２０ｋΩ／□に変化した。
　図５のグラフは、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の上層絶縁膜界面（酸化物半導体層４とゲート絶縁膜５との境界付近）に設定した場合のグラフである。ここでは、ボロンイオン（Ｂ＋）の注入時の加速電圧を１５ｋＶとしている。この場合、酸化物半導体層４におけるシート抵抗値は、ボロンイオン（Ｂ＋）の注入直後で１ｋΩ／□であったのが、追加加熱工程後では２ｋΩ／□に変化した。
　以上のことから、ボロンイオン（Ｂ＋）の注入時の加速電圧を３０ｋＶ、２０ｋＶ、１５ｋＶと変化させた場合のＳＩＭＳ深さ方向の分析結果では、酸化物半導体層４に対するボロンイオン（Ｂ＋）の濃度ピーク位置が変化していることが確認できる。ここで、ボロンイオン（Ｂ＋）の注入時の加速電圧を３０ｋＶ、２０ｋＶ、１５ｋＶの何れの場合も、ボロンイオン（Ｂ＋）の注入直後のシート抵抗値は、１ｋΩ程度となりＴＦＴ特性に影響するものではない。しかしながら、プロセス工程を経るごとに加熱工程が追加されると、加速電圧が１５ｋＶの場合（図５）では、シート抵抗値はそれほど高くならず、ＴＦＴ特性に殆ど影響を与えないが、加速電圧が３０ｋＶ、２０ｋＶの場合(図３，図４)では、シート抵抗値が高くなり、ＴＦＴ特性に影響を与える。
　すなわち、図５に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の上層絶縁膜界面（酸化物半導体層４とゲート絶縁膜５との境界付近）に設定した場合が追加加熱工程後のシート抵抗値の増加が最も少なく、ＴＦＴ特性に殆ど影響を与えない。一方、図３に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の下層絶縁膜界面（酸化物半導体層４と無機絶縁膜３との境界付近）に設定した場合、図４に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４内に設定した場合では、何れも追加加熱工程後のシート抵抗値が大きく増加し、ＴＦＴ特性に影響を与える。
　以上のことから、酸化物半導体層４の低抵抗化を維持するには、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の上層絶縁膜界面（酸化物半導体層４とゲート絶縁膜５との境界付近）に設定するのが好ましいことが分った。
　（ＴＦＴ特性）
　図６～図８は、酸化物半導体層４のシート抵抗値の違いによるＴＦＴ特性を示すグラフである。これらのグラフは、ドレイン電極９とソース電極８との間の電圧（電極間電圧）Ｖｄｓを、１０Ｖ、０．１Ｖにした場合のそれぞれのＴＦＴの特性を示すオン電流との関係を示している。
　図６は、ボロンイオン（Ｂ＋）注入直後（初期状態）の酸化物半導体層４のシート抵抗値が１ｋΩ／□程度のときのＴＦＴのオン特性を示すグラフである。ここで初期状態は、追加熱工程前の状態を示す。
　図７は、図４に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４内に設定し、ボロンイオン（Ｂ＋）注入してから、追加熱工程後のＴＦＴのオン特性を示すグラフである。
　図８は、図５に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の上層絶縁膜界面（酸化物半導体層４とゲート絶縁膜５との境界付近）に設定し、ボロンイオン（Ｂ＋）注入してから、追加熱工程後のＴＦＴのオン特性を示すグラフである。
　以上のように、不純物注入工程後に、ソース電極８およびドレイン電極９が形成され、ＴＦＴとして良好な特性が得られるものを初期状態（図６のグラフ）としたとき、ソース電極８およびドレイン電極９の上層にパッシベーション膜７や平坦化膜１０として有機／無機絶縁膜を形成する段階で追加の熱工程処理（追加熱工程）が実施される。その場合、追熱工程によって酸化物半導体層４の低抵抗状態が維持できなくなり、酸化物半導体層４のシート抵抗値が２０ｋΩ／□以上の高抵抗状態となる。このように、酸化物半導体層４が高抵抗な状態となれば、図７に示すように、ＴＦＴのオン特定が低下し、オン電流が著しく低下してしまう。しかしながら、上述した最適条件、すなわち図５に示すように、ボロンイオン（Ｂ＋）の濃度ピークを（Ｘ）で示した酸化物半導体層４の上層絶縁膜界面（酸化物半導体層４とゲート絶縁膜５との境界付近）に設定すれば、追加熱工程後でもシート抵抗値の上昇を最小限に抑えることができ、図８に示すように、初期状態と遜色ないＴＦＴのオン特性を得ることができる。従って、オン電流が著しく低下するのを抑制することができる。
　（効果）
　トランジスタ１では、ゲート絶縁膜５と酸化物半導体層４との界面に、ボロンイオン（Ｂ＋）の濃度のピークがくるようにボロンイオン（Ｂ＋）が注入されている。これにより、ゲート絶縁膜５と酸化物半導体層４との界面に効率よく酸素欠陥が形成され、酸化物半導体層４が低抵抗化される。このため、ボロンイオン（Ｂ＋）が注入された後に、加熱する工程を実行した場合、酸化物半導体層４への酸素が供給されたとしても、酸化物半導体層４の第１の領域４ｂおよび第２の領域４ｃは、酸素の供給による高抵抗化がされ難くなり、低抵抗化を維持した状態となる。よって、酸化物半導体層４にボロンイオン（Ｂ＋）が注入された後に、加熱する工程が実行された場合であっても、酸化物半導体層４の低抵抗領域（第１の領域４ｂ、第２の領域４ｃ）における低抵抗化が維持されるため、酸化物半導体層４の低抵抗領域（第１の領域４ｂ、第２の領域４ｃ）が安定的に形成されたトランジスタ１となる。
　前記実施形態１では、図２に示すように、ゲート電極６を酸化物半導体層４に投影した領域（チャネル領域４ａ）には、ボロンイオン（Ｂ＋）が注入されない例について説明した。以下の変形例では、ボロンイオン（Ｂ＋）がゲート電極６を回り込んで、酸化物半導体層４に注入される例について説明する。
　〔変形例〕
　図９は、ゲート電極６を回り込んでボロンイオン（Ｂ＋）が酸化物半導体層４に注入される例を説明するための概略断面図である。
　図９に示すように、ボロンイオン（Ｂ＋）は、ゲート電極６を回りこんで、酸化物半導体層４に注入される。この場合、ボロンイオン（Ｂ＋）が注入されない領域であるチャネル領域４ａは、図２に示すように、ゲート電極６を酸化物半導体層４に投影した領域よりも小さい。フォトリソグラフによって形成されるチャネル長、すなわちゲート電極６を酸化物半導体層４に投影した領域の幅方向の長さよりも短いチャネル長にできるというメリットがある。しかも、第１の領域４ｂおよび第２の領域４ｃが大きくなるため、ＴＦＴのオン電流を高くできるため、ＴＦＴの特性を向上させることができる。
　このように、酸化物半導体層４は、ボロンイオン（Ｂ＋）を注入することで低抵抗化できるので、酸化物半導体層４に注入されるボロンイオン（Ｂ＋）の量を調整すれば、酸化物半導体層４に抵抗値の異なる領域を複数形成することも可能となる。以下の実施形態２、３では、酸化物半導体層４に抵抗値の異なる領域を複数形成した例について説明する。
　〔実施形態２〕
　本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　（トランジスタ２１の概要）
　図１０は、本実施形態に係るトランジスタ２１を模式的に示した概略断面図である。トランジスタ２１は、前記実施形態１のトランジスタ１とほぼ同じ構成をしているが、酸化物半導体層４は、チャネル領域４ａと第１の領域４ｂとの間、およびチャネル領域４ａと第２の領域４ｃとの間のそれぞれに形成された第３の領域４ｄを、さらに有している点で異なる。第３の領域４ｄは、ボロンイオン（Ｂ＋）が注入されており、第３の領域４ｄに注入されたボロンイオン（Ｂ＋）の量は、第１の領域４ｂおよび第２の領域４ｃに注入されたボロンイオン（Ｂ＋）の量よりも少ない。つまり、酸化物半導体層４のチャネル領域４ａの両側に第１の領域４ｂおよび第２の領域４ｃよりも抵抗値が高い高抵抗領域（第３の領域４ｄ）が形成されていることになる。
　（トランジスタ２１の製造方法）
　図１１を参照しながら、トランジスタ２１の製造方法について説明する。図１１は、トランジスタ２１の製造工程に含まれる、不純物注入工程を説明する図である。トランジスタ２１の製造方法は、前記実施形態１のトランジスタ１の製造方法とほぼ同じであるが、酸化物半導体層４における第３の領域４ｄを形成するための工程が追加されている点で異なる。具体的には、不純物注入工程において、ゲート絶縁膜５上にゲート電極６が形成され、ゲート電極６を覆うようにフォトレジスト１１が形成された後、ゲート絶縁膜５の上からボロンイオン（Ｂ＋）を注入する。
　すなわち、ゲート絶縁膜５上にゲート電極６が形成された後、直ぐに、ボロンイオン（Ｂ＋）を注入せず、図１１に示すように、ゲート絶縁膜５上にゲート電極６を覆うようにフォトレジスト１１で所定のパターンでパターニングした後、ボロンイオン（Ｂ＋）を注入する。
　フォトレジスト１１は、酸化物半導体層４へのボロンイオン（Ｂ＋）注入の際のマスクとして機能する。このため、フォトレジスト１１を投影した酸化物半導体層４の領域（第３の領域４ｄ）にはボロンイオン（Ｂ＋）は殆ど注入されないものの、フォトレジスト１１の両側端からボロンイオン（Ｂ＋）が回り込んで注入される可能性がある。このように、第３の領域４ｄは、ボロンイオン（Ｂ＋）が殆ど注入されないため、ボロンイオン（Ｂ＋）によるキャリア密度が殆ど増加せず、低抵抗化しない。
　フォトレジスト１１の大きさを適宜変更することで、第３の領域４ｄの大きさを調整すること、すなわち、酸化物半導体層４における低抵抗化されない領域の大きさを調整することができる。
　（効果）
　上記のように、フォトレジスト１１を用いることで、ボロンイオン（Ｂ＋）を注入したくない酸化物半導体層４の領域を保護することができる。このため、酸化物半導体層４には、チャネル領域４ａの両側にボロンイオン（Ｂ＋）が殆ど注入されない高抵抗の第３の領域４ｄを形成することができる。この第３の領域４ｄは、低温ポリシリコンＴＦＴにおいて一般的に知られているＬＤＤ（Lightly Doped Drain ）と同等の機能を有するため、ＬＤＤが形成された酸化物半導体層４を備えたＴＦＴを実現することができる。
　このように、酸化物半導体層４のチャネル領域４ａの両側に高抵抗の第３の領域４ｄが形成されていることで、高電界がソース・ドレイン電極に印加されるＴＥＴにおいて、ソース・ドレイン電極間耐圧が向上し、高耐圧デバイスを実現できる。
　〔実施形態３〕
　本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　（トランジスタ３１の概要）
　図１２は、本実施形態に係るトランジスタ３１を模式的に示した概略断面図である。トランジスタ３１は、前記実施形態１のトランジスタ１とほぼ同じ構成をしているが、酸化物半導体層４におけるゲート電極６を投影した領域は、チャネル領域４ａと、チャネル領域４ａの両側に形成された第４の領域４ｅを含み、第４の領域４ｅの抵抗値は、第１の領域４ｂおよび第２の領域４ｃの抵抗値よりも高く、チャネル領域４ａの抵抗値よりも低い点で異なる。つまり、酸化物半導体層４のチャネル領域４ａの両側に第１の領域４ｂおよび第２の領域４ｃよりも抵抗値が高く、チャネル領域４ａの抵抗値よりも低い中抵抗領域（第４の領域４ｅ）が形成されていることになる。
　（トランジスタ３１の製造方法）
　図１３，図１４を参照しながら、トランジスタ３１の製造方法について説明する。図１３は、トランジスタ３１の製造工程に含まれる、予備的不純物注入工程を説明する図である。図１４は、トランジスタ３１の製造工程に含まれる、不純物注入工程を説明する図である。トランジスタ３１の製造方法は、前記実施形態１のトランジスタ１の製造方法とほぼ同じであるが、酸化物半導体層４における第４の領域４ｅを形成するための工程が追加されている点で異なる。
　まず、ゲート絶縁膜５上にゲート電極６を形成する前に、ゲート絶縁膜５上の所定の位置にフォトレジスト１１を形成する（フォトレジスト形成工程）。フォトレジスト１１は、図１３に示すように、ゲート絶縁膜５上の、ゲート電極６が形成される予定の領域（図の点線部分）を含み、当該領域よりも広い領域に形成する。
　次に、ゲート絶縁膜５上にフォトレジスト１１が形成された後、ゲート絶縁膜５の上からボロンイオン（Ｂ＋）を予備的に注入する（予備的不純物注入工程）。この予備的不純物注入工程では、ゲート絶縁膜５と酸化物半導体層４との界面を超えて酸化物半導体層４側にボロンイオン（Ｂ＋）の濃度のピークがくるようにボロンイオン（Ｂ＋）を注入する。
　予備的不純物注入工程では、フォトレジスト１１が、酸化物半導体層４へのボロンイオン（Ｂ＋）注入の際のマスクとして機能する。このため、フォトレジスト１１を投影した酸化物半導体層４の領域（チャネル領域４ａ）にはボロンイオン（Ｂ＋）は殆ど注入されず、フォトレジスト１１によってマスクされないチャネル領域４ａの外側の第４の領域４ｅにはボロンイオン（Ｂ＋）が注入され、低抵抗化される。
　続いて、予備的不純物注入工程によるボロンイオン（Ｂ＋）が注入された後、フォトレジスト１１を除去する（フォトレジスト除去工程）。
　次に、フォトレジスト除去工程によってフォトレジスト１１が除去されたゲート絶縁膜５上にゲート電極６を形成し、ゲート絶縁膜５の上からボロンイオン（Ｂ＋）を注入する（不純物注入工程）。この不純物注入工程では、前記実施形態１の不純物注入工程と同様の方法でボロンイオン（Ｂ＋）を注入する。
　この不純物注入工程では、図１４に示すように、ゲート電極６が、酸化物半導体層４へのボロンイオン（Ｂ＋）注入の際のマスクとして機能する。これにより、予備的不純物注入工程の際に、ボロンイオン（Ｂ＋）が注入された第４の領域４ｅのうち、ゲート電極６によってマスクされていない領域に、再度ボロンイオン（Ｂ＋）が注入されることになる。このように、２回ボロンイオン（Ｂ＋）が注入された領域は、ボロンイオン（Ｂ＋）注入が１回の領域（第４の領域４ｅ）に比べてさらに低抵抗化する。
　なお、予備的不純物注入工程において注入されるボロンイオン（Ｂ＋）の量は、不純物注入工程において注入されるボロンイオン（Ｂ＋）の量よりも少ないことが好ましい。
　（効果）
　このように、酸化物半導体層４は、ゲート電極６の形成前にフォトレジスト１１を用いて選択的にボロンイオン（Ｂ＋）の注入を行うことにより、ゲート電極６を投影したチャネル領域４ａ近傍に抵抗が若干低い領域（第４の領域４ｅ）を形成することができる。これによって、ゲート電極６の幅より短いチャネル長（チャネル領域４ａの幅）のＴＦＴが形成できる。
　また、第４の領域４ｅは、前記実施形態２の第３の領域４ｄと同様に、低温ポリシリコンＴＦＴにおいて一般的に知られているＬＤＤ（Lightly Doped Drain ）と同等の機能を有するため、ＬＤＤが形成された酸化物半導体層４を備えたＴＦＴを実現することができる。しかも、第４の領域４ｅは、ゲート電極６を投影した領域の一部であるため、ゲート電極６を投影した領域の外側に形成されている前記実施形態２の第３の領域４ｄよりも幅を短くすることが可能となる。
　なお、前記実施形態１～３のトランジスタ１、２１、３１は、何れも一つのゲート電極６が形成された例について説明したが、これに限定されるものではなく、２つのゲート電極を形成してもよい。以下の実施形態４では、２つのゲート電極を形成した例について説明する。
　〔実施形態４〕
　本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　（トランジスタ４１の概要）
　図１５は、本実施形態に係るトランジスタ４１を模式的に示した概略断面図である。トランジスタ４１は、前記実施形態１のトランジスタ１とほぼ同じ構成をしているが、上部のゲート電極６の他に下部にゲート電極３６を備えている点で異なる。
　すなわち、トランジスタ４１は、図１５に示すように、無機絶縁膜３上にゲート電極３６が形成され、無機絶縁膜３上に、ゲート電極３６を覆うように、ゲート絶縁膜３７が形成されている。ゲート電極３６は、ゲート電極６を投影した領域の幅よりも広い幅を有している。
　ゲート絶縁膜３７上には、酸化物半導体層４が形成され、形成された酸化物半導体層４を覆うようにゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、ゲート電極６が形成され、形成されたゲート電極６を追うようにパッシベーション膜７が形成されている。
　トランジスタ４１は、酸化物半導体層４を間に挟んで、上部（ゲート電極６）と下部（ゲート電極３６）とに電極が設けられたダブルゲート構造である。ゲート電極６とゲート電極３６には、同じ電圧が印加される。これにより、トランジスタ４１の駆動を、ゲート電極６とゲート電極３６に印加する電圧で制御することになる。なお、ゲート電極６とゲート電極３６には、異なる電圧が印加されてよい。この場合、トランジスタ４１の駆動は、ゲート電極６に印加する電圧で制御し、ゲート電極３６には、定電位を印加して、トランジスタ４１の駆動をアシストするようにしてもよい。
　（トランジスタ４１の製造方法）
　トランジスタ４１の製造方法は、前記実施形態１のトランジスタ１の製造方法とほぼ同じであり、ゲート電極３６を形成する工程、ゲート絶縁膜３７を形成する工程が追加されている点で異なる。
　（効果）
　従って、ダブルゲート構造のトランジスタ４１においても、酸化物半導体層４における第１の領域４ｂおよび第２の領域４ｃの低抵抗は維持された状態となるため、ＴＦＴのオン特性の低下を抑制し、且つ、オン電流が著しく低下するのを抑制することができる。
　なお、前記実施形態１～４では、酸化物半導体層４に注入する不純物としてボロンイオン（Ｂ＋）を用いた例について説明したが、これに限定されるものではく、酸化物半導体層４内で酸素欠損させることができるイオンであればよい。他のイオンを用いた場合であっても、注入するイオンの濃度のピークの位置は、酸化物半導体層４内ではなく、ゲート絶縁膜５と酸化物半導体層４との界面あるいは、ゲート絶縁膜５側であればよい。
　また、前記実施形態１～４では、酸化物半導体層４に注入する不純物としてボロンイオン（Ｂ＋）のみを注入する例について説明したが、例えば、ボロンイオン（Ｂ＋）に加えて水素イオンを注入してもよい。ボロンイオン（Ｂ＋）に加えて水素イオンを注入する方法は、２価のボロン（ＢＨ＋、Ｂ２Ｈ５＋等）を注入することで実現できる。２価のボロンの代わりに、例えば２価のリン（（ＰＨ＋）を用いてもよい。不純物に水素イオンが加わることで、不純物の注入の安定性が増すという効果を奏する。
　さらに、前記実施形態１～４では、酸化物半導体層４として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を例に説明したが、これに限定されものではなく、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。酸化物半導体層４として、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体を含んでいてもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ、Ｓｎ、およびＺｎの三元系酸化物であって、例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ（ＩｎＳｎＺｎＯ）等が挙げられる。
　酸化物半導体層４は、これに限定されず、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、および酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶像体のもの、または何も不純物元素が添加されていないものを用いることができる。
　〔実施例〕
　本実施例では、前記実施形態１～３において説明したトランジスタ１，２１，３１を用いた表示装置について説明する。
　（表示装置の概要）
　図１６は、本実施例の表示装置１０１の概略的な構成を示す平面図である。図１６に示すように、表示装置１０１は、額縁領域ＮＤＡと、表示領域ＤＡとを備えている。表示装置１０１の表示領域ＤＡには、複数の画素ＰＩＸが備えられており、各画素ＰＩＸは、それぞれ、赤色サブ画素ＲＳＰと、緑色サブ画素ＧＳＰと、青色サブ画素ＢＳＰとを含む。本実施例においては、１画素ＰＩＸが、赤色サブ画素ＲＳＰと、緑色サブ画素ＧＳＰと、青色サブ画素ＢＳＰとで構成される場合を一例に挙げて説明するが、これに限定されることはない。例えば、１画素ＰＩＸは、赤色サブ画素ＲＳＰ、緑色サブ画素ＧＳＰ及び青色サブ画素ＢＳＰの他に、さらに他の色のサブ画素を含んでいてもよい。
　図１７は、本実施例の表示装置１０１の表示領域ＤＡの概略的な構成を示す断面図である。図１７に示すように、表示装置１０１の表示領域ＤＡにおいては、基板１１２上に、バリア層１０３と、トランジスタＴＲを含む薄膜トランジスタ層１０４と、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ、青色発光素子１０５Ｂ及びバンク１２３（透明樹脂層）と、封止層１０６と、機能フィルム１３９とが、基板１１２側からこの順に備えられている。なお、図１７に示すように、基板１１２上に、バリア層１０３と、トランジスタＴＲを含む薄膜トランジスタ層１０４と、複数の第１電極１２２Ｒ・１２２Ｇ・１２２Ｂとが、基板１１２側からこの順に備えられた基板を、第１電極を備えた基板（アクティブマトリクス基板）１０２とする。すなわち、表示装置１０１は、基板１０２と、基板１０２上に、半導体装置であるトランジスタＴＲ（１，２１，３１）が備えられている。
　表示装置１０１の表示領域ＤＡに備えられた赤色サブ画素ＲＳＰは赤色発光素子１０５Ｒ（第１発光素子）を含み、表示装置１０１の表示領域ＤＡに備えられた緑色サブ画素ＧＳＰは緑色発光素子１０５Ｇ（第２発光素子）を含み、表示装置１０１の表示領域ＤＡに備えられた青色サブ画素ＢＳＰは青色発光素子１０５Ｂ（第３発光素子）を含む。赤色サブ画素ＲＳＰに含まれる赤色発光素子１０５Ｒは、第１電極１２２Ｒと、赤色発光層を含む機能層１２４Ｒと、第２電極１２５とを含み、緑色サブ画素ＧＳＰに含まれる緑色発光素子１０５Ｇは、第１電極１２２Ｇと、緑色発光層を含む機能層１２４Ｇと、第２電極１２５とを含み、青色サブ画素ＢＳＰに含まれる青色発光素子１０５Ｂは、第１電極１２２Ｂと、青色発光層を含む機能層１２４Ｂと、第２電極１２５とを含む。なお、本実施形態においては、赤色サブ画素ＲＳＰに含まれる第１電極１２２Ｒと、緑色サブ画素ＧＳＰに含まれる第１電極１２２Ｇと、青色サブ画素ＢＳＰに含まれる第１電極１２２Ｂとは、同一工程で形成された同一材料からなら電極である場合を一例に挙げて説明するが、これに限定されることはない。
　基板１１２は、例えば、ポリイミドなどの樹脂材料からなる樹脂基板であってもよく、ガラス基板であってもよい。本実施形態においては、表示装置１０１を可撓性表示装置とするため、基板１１２として、ポリイミドなどの樹脂材料からなる樹脂基板を用いた場合を一例に挙げて説明するが、これに限定されることはない。表示装置１０１を非可撓性表示装置とする場合には、基板１１２として、ガラス基板を用いることができる。
　バリア層１０３は、水、酸素などの異物がトランジスタＴＲ、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂに侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　トランジスタＴＲを含む薄膜トランジスタ層１０４のトランジスタＴＲ部分は、半導体膜ＳＥＭ及びドープされた半導体膜ＳＥＭ’・ＳＥＭ’’と、無機絶縁膜１１６と、ゲート電極Ｇと、無機絶縁膜１１８と、無機絶縁膜１２０と、ソース電極Ｓ及びドレイン電極Ｄと、平坦化膜１２１とを含み、トランジスタＴＲを含む薄膜トランジスタ層１０４のトランジスタＴＲ部分以外の部分は、無機絶縁膜１１６と、無機絶縁膜１１８と、無機絶縁膜１２０と、平坦化膜１２１とを含む。
　半導体膜ＳＥＭ・ＳＥＭ’・ＳＥＭ’’は、例えば、低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成してもよい。本実施例においては、トランジスタＴＲ（１，２１，３１）がトップゲート構造である場合を一例に挙げて説明するが、これに限定されることはなく、トランジスタＴＲ（１，２１，３１）は、ボトムゲート構造であってもよいし、前記実施形態４で説明したダブルゲート構造のトランジスタ４１であってもよい。
　ゲート電極Ｇと、ソース電極Ｓ及びドレイン電極Ｄとは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成できる。
　無機絶縁膜１１６、無機絶縁膜１１８及び無機絶縁膜１２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または、これらの積層膜によって構成することができる。
　平坦化膜１２１は、例えば、ポリイミド、アクリルなどの塗布可能な有機材料によって構成することができる。
　赤色発光素子１０５Ｒは、平坦化膜１２１よりも上層の第１電極１２２Ｒと、赤色発光層を含む機能層１２４Ｒと、第２電極１２５とを含み、緑色発光素子１０５Ｇは、平坦化膜１２１よりも上層の第１電極１２２Ｇと、緑色発光層を含む機能層１２４Ｇと、第２電極１２５とを含み、青色発光素子１０５Ｂは、平坦化膜１２１よりも上層の第１電極１２２Ｂと、青色発光層を含む機能層１２４Ｂと、第２電極１２５とを含む。なお、第１電極１２２Ｒ、第１電極１２２Ｂ及び第１電極１２２Ｂのそれぞれのエッジを覆う絶縁性のバンク１２３（透明樹脂層）は、例えば、ポリイミドまたはアクリルなどの有機材料を塗布した後にフォトリソグラフィー法によってパターニングすることで形成できる。
　赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂのそれぞれを制御するトランジスタＴＲ（１，２１，３１）を含む制御回路が、赤色サブ画素ＲＳＰ、緑色サブ画素ＧＳＰ及び青色サブ画素ＢＳＰごとにトランジスタＴＲを含む薄膜トランジスタ層１０４に設けられている。なお、赤色サブ画素ＲＳＰ、緑色サブ画素ＧＳＰ及び青色サブ画素ＢＳＰごとに設けられているトランジスタＴＲを含む制御回路と発光素子とを合わせてサブ画素回路ともいう。
　なお、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ、青色発光素子１０５Ｂの詳細は後述する。
　封止層１０６は透光性膜であり、例えば、第２電極１２５を覆う無機封止膜１２６と、無機封止膜１２６よりも上層の有機膜１２７と、有機膜１２７よりも上層の無機封止膜１２８とで構成することができる。封止層１０６は、水、酸素などの異物の赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂへの浸透を防いでいる。
　無機封止膜１２６及び無機封止膜１２８はそれぞれ無機膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機膜１２７は、平坦化効果のある透光性有機膜であり、例えば、アクリルなどの塗布可能な有機材料によって構成することができる。有機膜１２７は、例えばインクジェット法によって形成してもよい。本実施例においては、封止層１０６を、２層の無機膜と２層の無機膜の間に設けられた１層の有機膜とで形成した場合を一例に挙げて説明したが、２層の無機膜と１層の有機膜の積層順はこれに限定されることはない。さらに、封止層１０６は、無機膜のみで構成されてもよく、有機膜のみで構成されてもよく、１層の無機膜と２層の有機膜とで構成されてもよく、２層以上の無機膜と２層以上の有機膜とで構成されてもよい。
　機能フィルム１３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有するフィルムである。
　（発光素子）
　前記表示装置１０１が備える赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ、青色発光素子１０５Ｂの詳細について図１７および図１８を参照しながら以下に説明する。以下では、説明の便宜上、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ、青色発光素子１０５Ｂは同一構造と考え、発光素子１０５として説明する。
　図１８は、発光素子１０５の構成の一例を模式的に示す図である。なお、本実施例では、発光素子１０５として、ＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を例に説明する。
　本実施例では、発光素子１０５が順積構造である場合を一例に挙げて説明するが、これに限定されることはなく、発光素子１０５は逆積構造であってもよい。順積構造である発光素子１０５は、図１８に示すように、アノードである第１電極１２２と第１電極１２２よりも上層として備えられたカソードである第２電極１２５とを備えており、アノードである第１電極１２２とカソードである第２電極１２５との間に機能層１２４を備える。機能層１２４は、第１電極１２２側から順に、正孔注入層（ＨＩＬ）５１、正孔輸送層（ＨＴＬ）５２、発光層（ＥＭＬ）５３、電子輸送層（ＥＴＬ）５４及び電子注入層（ＥＩＬ）５５を積層することで構成することができる。機能層１２４のうち、発光層５３以外の正孔注入層５１、正孔輸送層５２、電子輸送層５４及び電子注入層５５の１層以上を適宜省いてもよい。
　なお、発光素子が逆積構造である場合、図示してないが、カソードである第１電極と前記第１電極よりも上層として備えられたアノードである第２電極とを備えており、カソードである第１電極とアノードである第２電極との間に備えられた機能層は、例えば、前記第１電極側から順に、電子注入層、電子輸送層、赤色発光層、正孔輸送層及び正孔注入層を積層することで構成することができる。この場合も、順積構造の発光素子と同様に、前記機能層のうち、発光層以外の電子注入層、電子輸送層、正孔輸送層及び正孔注入層の１層以上を適宜省いてもよい。
　本実施例において、第１電極１２２は、陽極とも言う。第１電極１２２は、導電性を有しており、例えば可視光の一部を反射し、残りを透過する光学特性を有している。第１電極１２２は、可視光を反射する電極材料と、可視光を透過する電極材料との両方を含む。
　可視光を反射する電極材料の例には、Ａｌ、Ｍｇ、ＬｉおよびＡｇなどの金属材料、当該金属材料の合金、および、当該金属材料またはその合金と透明金属酸化物（例えば、indium tin oxide（ＩＴＯ）、indium zinc oxide、indium gallium zinc oxideなど）との積層体（例えばＩＴＯ／Ａｇ／ＩＴＯ）、が含まれる。
　可視光を透過する電極材料の例には、透明金属酸化物、ＡｌおよびＡｇなどの金属材料からなる薄膜、および、当該金属材料からなるナノワイア（Nano Wire）、が含まれる。
　第１電極１２２は、一般的な電極の形成方法によって作製することが可能である。第１電極１２２の作製方法の例には、物理的蒸着（ＰＶＤ）法および化学的蒸着（ＣＶＤ）法が含まれ、物理的蒸着法の例には、真空蒸着法、スパッタリング法、電子ビーム（ＥＢ）蒸着法およびイオンプレーティング法が含まれる。第１電極１２２をパターニングする方法の例には、フォトリソグラフィー法およびインクジェット法が含まれる。
　正孔注入層５１は、発光層５３内への正孔の注入を安定化させることができる正孔注入性材料で構成される。正孔注入性材料の例には、ポリ（３，４－エチレンジオキシチオフェン）：ポリスチレンスルホン酸（ＰＥＤＯＴ：ＰＳＳ）、ＮｉＯ、およびＣｕＳＣＮ、が含まれる。
　正孔輸送層５２は、発光層５３内への正孔の輸送を安定化させることができる正孔輸送性材料で構成される。正孔輸送性材料の例には、ポリ［（９，９－ジオクチルフルオレニル－２，７－ジイル）－ｃｏ－（４，４’－（Ｎ－（４－ｓｅｃ－ブチルフェニル））ジフェニルアミン）］（ＴＦＢ）、および、ポリ［Ｎ，Ｎ’－ビス（４－ブチルフェニル）－Ｎ，Ｎ’－ビス（フェニル）ベンジジン］（ｐｏｌｙ－ＴＰＤ）、が含まれる。
　発光層（ＥＭＬ）５３は、量子ドット（ＱＤ）で構成される。ＱＤとは、最大幅が１００ｎｍ以下のドットを意味する。ＱＤの形状は、球状の立体形状（円状の断面形状）でもよく、その他にも、例えば、多角形状の断面形状、棒状の立体形状、枝状の立体形状、表面に凹凸を有する立体形状、または、それらの組合せでもよい。
　ＱＤの構造は、例えば、コア構造でもよく、コア／シェル構造、コア／シェル／シェル構造、または、コア／比率を連続的に変化させたシェル構造、であってもよい。ＱＤはリガンドを有していてもよく、ＱＤがコア構造の場合はコア構造の表面に、ＱＤがシェル構造を有する場合はシェル構造の表面に、リガンドが備えられてもよい。
　ＱＤのコア構造を構成する材料は、一元系であればＳｉおよびＣが含まれる。当該材料は、二元系であれば、ＣｄＳｅ、ＣｄＳ、ＣｄＴｅ、ＩｎＰ、ＧａＰ、ＩｎＮ、ＺｎＳｅ、ＺｎＳおよびＺｎＴｅが含まれる。当該材料は、三元系であれば、ＣｄＳｅＴｅ、ＧａＩｎＰおよびＺｎＳｅＴｅが含まれる。当該材料は、四元系であればＡＩＧＳが含まれる。
　ＱＤのシェル構造を構成する材料は、二元系であれば、ＣｄＳ、ＣｄＴｅ、ＣｄＳｅ、ＺｎＳ、ＺｎＳｅおよびＺｎＴｅが含まれる。当該材料は、三元系であれば、ＣｄＳＳｅ、ＣｄＴｅＳｅ、ＣｄＳＴｅ、ＺｎＳＳｅ、ＺｎＳＴｅ、ＺｎＴｅＳｅおよびＡＩＰが含まれる。
　電子輸送層５４は、発光層５３内への電子の輸送を安定化させることができる電子輸送性材料で構成される。本実施例では、ＭｇＺｎＯ－ＰＶＰナノ粒子（ＭｇＺｎＯ－ＰＶＰ－ＮＰｓ）で構成される。ＭｇＺｎＯ－ＰＶＰ－ＮＰｓは、電子輸送性材料としてのＭｇＺｎＯのコア構造にＰＶＰのシェル構造を有する、ナノオーダーの粒子径を有する。ＭｇＺｎＯＰＶＰ－ＮＰｓは、前述した複合材料ナノ粒子に該当する。電子輸送性材料の例には、ＭｇＺｎＯの他に、Ｚｎ、Ｍｇ、Ｔｉ、Ｓｉ、Ｓｎ、Ｗ、Ｔａ、Ｂａ、Ｚｒ、Ａｌ、ＹおよびＨｆからなる群から選ばれる一以上の元素を含むナノ粒子、が含まれる。
　電子注入層５５は、発光層５３内への電子の注入を安定化させることができる電子注入性材料で構成される。電子注入性材料の例には、キノリン、ペリレン、フェナントロリン、ビススチリル、ピラジン、トリアゾール、オキサゾール、オキサジアゾール、フルオレノン、およびこれらの誘導体や金属錯体、フッ化リチウム（ＬｉＦ）等が挙げられる。
　本実施例において、第２電極１２５は、陰極とも言う。第２電極１２５は、例えば導電性と可視光の透過性とを有している。第２電極１２５を構成する電極材料の例には、ＩＴＯおよびＡｇナノワイア（ＮＷ）が含まれる。第２電極１２５は、第１電極１２２で上述した電極材料で構成することができ、当該電極材料に応じた方法で、第１電極１２２で上述した方法によって作製することが可能である。第２電極１２５は、発光素子１０５における機能層１２４を挟んで第１電極１２２とは反対側の面全体に形成されており、電子注入層５５、バンク１２３および薄膜トランジスタ層１０４を覆っている。
　ここで、図１７に示す赤色発光素子１０５Ｒの機能層１２４Ｒ、緑色発光素子１０５Ｇの機能層１２４Ｇ、青色発光素子１０５Ｂの機能層１２４Ｂのそれぞれが、同一材料を用いて同一工程で形成された正孔注入層５１と、同一材料を用いて同一工程で形成された正孔輸送層５２と、同一材料を用いて同一工程で形成された電子輸送層５４と、同一材料を用いて同一工程で形成された電子注入層５５とを備えている場合を一例に挙げて説明するがこれに限定されることはない。例えば、各機能層１２４Ｒ・１２４Ｇ・１２４Ｂに含まれるそれぞれの正孔注入層５１を、互いに異なる材料で形成してもよく、例えば、機能層１２４Ｒ・１２４Ｇ・１２４Ｂのうちの２つの機能層のそれぞれに含まれる正孔注入層５１は同一材料を用いて同一工程で形成し、残りの１つの機能層に含まれる正孔注入層のみを異なる材料を用いて別工程で形成してもよい。また、例えば、各機能層１２４Ｒ・１２４Ｇ・１２４Ｂに含まれるそれぞれの正孔輸送層５２を、互いに異なる材料で形成してもよく、例えば、機能層１２４Ｒ・１２４Ｇ・１２４Ｂのうちの２つの機能層のそれぞれに含まれる正孔輸送層５２は同一材料を用いて同一工程で形成し、残りの１つの機能層に含まれる正孔輸送層５２のみを異なる材料を用いて別工程で形成してもよい。また、例えば、各機能層１２４Ｒ・１２４Ｇ・１２４Ｂに含まれるそれぞれの電子輸送層５４を、互いに異なる材料で形成してもよく、例えば、機能層１２４Ｒ・１２４Ｇ・１２４Ｂのうちの２つの機能層のそれぞれに含まれる電子輸送層５４は同一材料を用いて同一工程で形成し、残りの１つの機能層に含まれる電子輸送層５４のみを異なる材料を用いて別工程で形成してもよい。さらに、例えば、各機能層１２４Ｒ・１２４Ｇ・１２４Ｂに含まれるそれぞれの電子注入層５５を、互いに異なる材料で形成してもよく、例えば、機能層１２４Ｒ・１２４Ｇ・１２４Ｂのうちの２つの機能層のそれぞれに含まれる電子注入層５５は同一材料を用いて同一工程で形成し、残りの１つの機能層に含まれる電子注入層５５のみを異なる材料を用いて別工程で形成してもよい。
　発光素子１０５は、ＱＬＥＤとして説明した。従って、図１７に示す赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂは、全てＱＬＥＤであるとして説明したが、これに限定されることはなく、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂの一部がＱＬＥＤで、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂの残りの一部がＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）であってもよい。さらには、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂは、ＯＬＥＤであってもよい。なお、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂが、ＱＬＥＤである場合には、各色の発光素子が備えている発光層は、例えば、塗布法またはインクジェット法で形成された量子ドットを含む発光層であり、赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂが、ＯＬＥＤである場合には、各色の発光素子が備えている発光層は、例えば、蒸着法によって形成された有機発光層である。
　図１７に示す赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂは、トップエミッション型であっても、ボトムエミッション型であってもよい。赤色発光素子１０５Ｒ、緑色発光素子１０５Ｇ及び青色発光素子１０５Ｂは、アノードである第１電極１２２Ｒ・１２２Ｇ・１２２Ｂよりもカソードである第２電極１２５が上層として配置された順積構造であるので、トップエミッション型にするためには、アノードである第１電極１２２Ｒ・１２２Ｇ・１２２Ｂは可視光を反射する電極材料で形成し、カソードである第２電極１２５は可視光を透過する電極材料で形成すればよく、ボトムエミッション型にするためには、アノードである第１電極１２２Ｒ・１２２Ｇ・１２２Ｂは可視光を透過する電極材料で形成し、カソードである第２電極１２５は可視光を反射する電極材料で形成すればよい。一方、赤色発光素子、緑色発光素子及び青色発光素子が、カソードである第１電極よりもアノードである第２電極が上層として配置された逆積構造である場合、トップエミッション型にするためには、カソードである第１電極は可視光を反射する電極材料で形成し、アノードである第２電極は可視光を透過する電極材料で形成すればよく、ボトムエミッション型にするためには、カソードである第１電極は可視光を透過する電極材料で形成し、アノードである第２電極は可視光を反射する電極材料で形成すればよい。
　可視光を反射する電極材料としては、可視光を反射でき、導電性を有するのであれば、特に限定されないが、例えば、Ａｌ、Ｍｇ、Ｌｉ、Ａｇなどの金属材料または、前記金属材料の合金または、前記金属材料と透明金属酸化物（例えば、indium tin oxide、indium zinc oxide、indium gallium zinc oxideなど）との積層体または、前記合金と前記透明金属酸化物との積層体などを挙げることができる。
　一方、可視光を透過する電極材料としては、可視光を透過でき、導電性を有するのであれば、特に限定されないが、例えば、透明金属酸化物（例えば、indium tin oxide、indium zinc oxide、indium gallium zinc oxideなど）または、Ａｌ、Ａｇなどの金属材料からなる薄膜または、Ａｌ、Ａｇなどの金属材料からなるナノワイア（Nano Wire）などを挙げることができる。
　第１電極１２２Ｒ・１２２Ｇ・１２２Ｂ及び第２電極１２５の成膜方法としては、一般的な電極の形成方法を用いることができ、例えば、真空蒸着法、スパッタリング法、ＥＢ蒸着法、イオンプレーティング法などの物理的蒸着（ＰＶＤ）法、あるいは、化学的蒸着（ＣＶＤ）法などを挙げることができる。また、第１電極１２２Ｒ・１２２Ｇ・１２２Ｂ及び第２電極２５のパターニング方法としては、所望のパターンに精度よく形成することができる方法であれば特に限定されるものではないが、具体的にはフォトリソグラフィー法やインクジェット法などを挙げることができる。
　〔まとめ〕
　本開示の態様１に係る半導体装置は、基板（２）上に、酸化物半導体層（４）、ゲート絶縁膜（５）、ゲート電極（６）が、この順に積層された半導体装置であって、前記酸化物半導体層（４）は、前記ゲート電極（６）と前記ゲート絶縁膜（５）を介して重畳するチャネル領域（４ａ）と、ソース電極（８）と電気的に接続される第１の領域（４ｂ）と、ドレイン電極（９）と電気的に接続される第２の領域（４ｃ）と、を有し、少なくとも、前記ゲート絶縁膜（５）、前記第１の領域（４ｂ）および前記第２の領域（４ｃ）に、酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））が注入されており、前記ゲート絶縁膜（５）に注入された不純物（ボロンイオン（Ｂ＋））の量は、前記第１の領域（４ｂ）および前記第２の領域（４ｃ）に注入された不純物（ボロンイオン（Ｂ＋））の量よりも多いことを特徴としている。
　上記構成によれば、ゲート絶縁膜に注入された不純物の量は、酸化物半導体層の第１の領域および第２の領域に注入された不純物の量よりも多い、すなわち、ゲート絶縁膜と酸化物半導体層との界面に、ボロンイオン（Ｂ＋）の濃度のピークがくるようにボロンイオン（Ｂ＋）が注入されている。これにより、ゲート絶縁膜と酸化物半導体層との界面に効率よく酸素欠陥が形成され、酸化物半導体層が低抵抗化される。このため、ボロンイオン（Ｂ＋）が注入された後に、加熱する工程を実行した場合、酸化物半導体層への酸素が供給されたとしても、酸化物半導体層の低抵抗領域は、酸素の供給による高抵抗化がされ難くなり、低抵抗化を維持した状態となる。よって、酸化物半導体層に不純物が注入された後に、加熱する工程が実行された場合であっても、酸化物半導体層の低抵抗領域における低抵抗化が維持されるため、酸化物半導体層の低抵抗領域が安定的に形成された半導体装置を実現できる。
　本開示の態様２に係る半導体装置は、前記態様１において、前記酸化物半導体層（４）は、前記チャネル領域（４ａ）と前記第１の領域（４ｂ）との間、および前記チャネル領域（４ａ）と前記第２の領域（４ｃ）との間のそれぞれに形成された第３の領域（４ｄ）を、さらに有し、前記第３の領域（４ｄ）に、酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋）が注入されており、前記第３の領域（４ｄ）に注入された不純物（ボロンイオン（Ｂ＋））の量は、前記第１の領域（４ｂ）および前記第２の領域（４ｃ）に注入された不純物（ボロンイオン（Ｂ＋））の量よりも少なくてもよい。
　上記構成によれば、酸化物半導体層のチャネル領域の両側に設けられた第３の領域には外側の第１の領域および第２の領域よりも不純物の注入量が少ないため、第１の領域および第２の領域よりも抵抗値が高い高抵抗領域となる。これにより、酸化物半導体層におけるチャネル領域を中心とした高抵抗の領域を広げることが可能となるため、ソース電極とドレイン電極の電極間に高電圧が印加された場合の耐性を高めることができる。従って、半導体装置の信頼性を向上させることができる。
　本開示の態様３に係る半導体装置は、前記態様１において、前記酸化物半導体層（４）における前記ゲート電極（６）を投影した領域は、前記チャネル領域（４ａ）と、当該チャネル領域（４ａ）の両側に形成された第４の領域（４ｅ）を含み、前記第４の領域（４ｅ）の抵抗値は、前記第１の領域（４ｂ）および前記第２の領域（４ｃ）の抵抗値よりも高く、前記チャネル領域（４ａ）の抵抗値よりも低くてもよい。上記構成によれば、ゲート電極の幅より短いチャネル長のＴＦＴが形成できる。
　本開示の態様４に係る半導体装置の製造方法は、基板（２）上に、酸化物半導体層（４）、ゲート絶縁膜（５）、ゲート電極（６）が、この順に積層された半導体装置の製造方法であって、前記基板（２）上に前記酸化物半導体層（４）を形成する酸化物半導体層形成工程と、前記酸化物半導体層（４）上に前記ゲート絶縁膜（５）を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜（５）上に前記ゲート電極（６）を形成するゲート電極形成工程と、前記ゲート絶縁膜（５）の上から酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））を注入する不純物注入工程と、を含み、前記不純物注入工程は、前記ゲート絶縁膜（５）内に、前記不純物（ボロンイオン（Ｂ＋））の濃度のピークが来るように当該不純物（ボロンイオン（Ｂ＋））を注入することを特徴としている。
　上記構成によれば、不純物注入工程において、ゲート絶縁膜内に、前記不純物の濃度のピークが来るように当該不純物を注入しているので、ゲート絶縁膜と酸化物半導体層との界面に効率よく酸素欠陥が形成され、酸化物半導体層が低抵抗化される。このため、ボロンイオン（Ｂ＋）が注入された後に、加熱する工程を実行した場合、酸化物半導体層への酸素が供給されたとしても、酸化物半導体層の低抵抗領域は、酸素の供給による高抵抗化がされ難くなり、低抵抗化を維持した状態となる。よって、酸化物半導体層に不純物が注入された後に、加熱する工程が実行された場合であっても、酸化物半導体層の低抵抗領域における低抵抗化が維持されるため、酸化物半導体層の低抵抗領域が安定的に形成された半導体装置を実現できる。
　本開示の態様５に係る半導体装置の製造方法は、前記態様４において、前記不純物注入工程は、前記ゲート絶縁膜（５）と前記酸化物半導体層（４）との界面に、前記不純物（ボロンイオン（Ｂ＋））の濃度のピークがくるように当該不純物（ボロンイオン（Ｂ＋））を注入するのが好ましい。
　本開示の態様６に係る半導体装置の製造方法は、前記態様４または５において、前記不純物注入工程は、前記ゲート絶縁膜（５）上に前記ゲート電極（６）が形成された後、当該ゲート絶縁膜（５）の上から酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））を注入するのが好ましい。この場合、ゲート電極が不純物を注入する際のマスクとなるため、ゲート電極を投影した酸化物半導体層の領域には不純物が注入されない。つまり、ゲート電極を投影した酸化物半導体層の領域はチャネル領域にすることができる。
　本開示の態様７に係る半導体装置の製造方法は、前記不純物注入工程は、前記ゲート絶縁膜（５）上に前記ゲート電極（６）が形成され、当該ゲート電極（６）を覆うようにフォトレジストが形成された後、当該ゲート絶縁膜（５）の上から酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））を注入するのが好ましい。この場合、ゲート電極を覆っているフォトレジストが不純物を注入する際のマスクとなるため、ゲート電極を投影した酸化物半導体層の領域よりも広い領域に不純物が注入されない。つまり、ゲート電極を投影した酸化物半導体層の領域はチャネル領域のような高抵抗領域を擬似的に広くすることができる。これにより、ソース電極とドレイン電極の電極間に高電圧が印加された場合の耐性を高めることができる。従って、半導体装置の信頼性を向上させることができる。
　本開示の態様８に係る半導体装置の製造方法は、前記態様４または５において、前記ゲート電極形成工程の前に行われるフォトレジスト形成工程であって、前記ゲート絶縁膜（５）上の、前記ゲート電極（６）が形成される予定の領域を含み、当該領域よりも広い領域にフォトレジスト（１１）を形成するフォトレジスト形成工程と、前記ゲート絶縁膜（５）上に前記フォトレジスト（１１）が形成された後、当該ゲート絶縁膜（５）の上から酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））を予備的に注入する予備的不純物注入工程と、前記予備的不純物注入工程による不純物（ボロンイオン（Ｂ＋））が注入された後、前記フォトレジスト（１１）を除去するフォトレジスト除去工程と、を含み、前記不純物注入工程は、前記フォトレジスト除去工程によって前記フォトレジスト（１１）が除去され、前記ゲート絶縁膜（５）上に前記ゲート電極（６）が形成された後、当該ゲート絶縁膜（５）の上から酸素欠陥誘起因子となる不純物（ボロンイオン（Ｂ＋））を注入するようにしてもよい。
　上記構成によれば、酸化物半導体層には、不純物が１回注入された領域と、不純物が２回注入された領域とが存在することになり、不純物が１回注入された領域よりも不純物が２回注入された領域のほうが不純物の量が多いため、抵抗値が低くなる。しかも、１回目の不純物の注入は、ゲート電極が形成される前に、当該ゲート電極が形成される領域よりも狭い領域に形成されたフォトレジストをマスクとていたため、ゲート電極を投影した酸化物半導体層の領域に、ゲート電極の幅よりも短い幅のチャネル領域を形成することができる。
　本開示の態様９に係る半導体装置の製造方法は、前記態様８において、前記予備的不純物注入工程は、前記ゲート絶縁膜（５）と前記酸化物半導体層（４）との界面を超えて当該酸化物半導体層（４）側に前記不純物（ボロンイオン（Ｂ＋））の濃度のピークがくるように当該不純物（ボロンイオン（Ｂ＋））を注入するのが好ましい。
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１、２１、３１、４１　トランジスタ（半導体装置）
２　基板
３　無機絶縁膜
４　酸化物半導体層
４ａ　チャネル領域
４ｂ　第１の領域
４ｃ　第２の領域
４ｄ　第３の領域
４ｅ　第４の領域
５、３７　ゲート絶縁膜
６、３６　ゲート電極
７　パッシベーション膜
７ａ　コンタクトホール
８　ソース電極
９　ドレイン電極
１０　平坦化膜
１１　フォトレジスト
１０１　表示装置
１０５　発光素子

Claims (10)

  1. 　基板上に、酸化物半導体層、ゲート絶縁膜、ゲート電極が、この順に積層された半導体装置であって、
    　前記酸化物半導体層は、
    　前記ゲート絶縁膜を介して前記ゲート電極と重畳するチャネル領域と、ソース電極と電気的に接続される第１の領域と、ドレイン電極と電気的に接続される第２の領域と、を有し、
    　少なくとも、前記ゲート絶縁膜、前記第１の領域および前記第２の領域に、酸素欠陥誘起因子となる不純物が注入されており、
    　前記ゲート絶縁膜に注入された不純物の量は、前記第１の領域および前記第２の領域に注入された不純物の量よりも多い、半導体装置。
  2. 　前記酸化物半導体層は、
    　前記チャネル領域と前記第１の領域との間、および前記チャネル領域と前記第２の領域との間のそれぞれに形成された第３の領域を、さらに有し、
    　前記第３の領域に、酸素欠陥誘起因子となる不純物が注入されており、
    　前記第３の領域に注入された不純物の量は、前記第１の領域および前記第２の領域に注入された不純物の量よりも少ない、請求項１に記載の半導体装置。
  3. 　前記酸化物半導体層における前記ゲート電極と重畳した領域は、前記チャネル領域と、当該チャネル領域の両側に形成された第４の領域を含み、
    　前記第４の領域の抵抗値は、前記第１の領域および前記第２の領域の抵抗値よりも高く、前記チャネル領域の抵抗値よりも低い、請求項１に記載の半導体装置。
  4. 　基板と、
    　前記基板上に、請求項１から３の何れか１項に記載の半導体装置が備えられている、表示装置。
  5. 　基板上に、酸化物半導体層、ゲート絶縁膜、ゲート電極が、この順に積層された半導体装置の製造方法であって、
    　前記基板上に前記酸化物半導体層を形成する酸化物半導体層形成工程と、
    　前記酸化物半導体層上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　前記ゲート絶縁膜上に前記ゲート電極を形成するゲート電極形成工程と、
    　前記ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を注入する不純物注入工程と、
    を含み、
    　前記不純物注入工程は、
    　前記ゲート絶縁膜内に、前記不純物の濃度のピークが来るように当該不純物を注入する、半導体装置の製造方法。
  6. 　前記不純物注入工程は、
    　前記ゲート絶縁膜と前記酸化物半導体層との界面に、前記不純物の濃度のピークがくるように当該不純物を注入する、請求項５に記載の半導体装置の製造方法。
  7. 　前記不純物注入工程は、
    　前記ゲート絶縁膜上に前記ゲート電極が形成された後、当該ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を注入する、請求項５または６に記載の半導体装置の製造方法。
  8. 　前記不純物注入工程は、
    　前記ゲート絶縁膜上に前記ゲート電極が形成され、当該ゲート電極を覆うようにフォトレジストが形成された後、当該ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を注入する、請求項５または６に記載の半導体装置の製造方法。
  9. 　前記ゲート電極形成工程の前に行われるフォトレジスト形成工程であって、前記ゲート絶縁膜上の、前記ゲート電極が形成される予定の領域を含み、当該領域よりも広い領域にフォトレジストを形成するフォトレジスト形成工程と、
    　前記ゲート絶縁膜上に前記フォトレジストが形成された後、当該ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を予備的に注入する予備的不純物注入工程と、
    　前記予備的不純物注入工程による不純物が注入された後、前記フォトレジストを除去するフォトレジスト除去工程と、を含み、
    　前記不純物注入工程は、
    　前記フォトレジスト除去工程によって前記フォトレジストが除去され、前記ゲート絶縁膜上に前記ゲート電極が形成された後、当該ゲート絶縁膜の上から酸素欠陥誘起因子となる不純物を注入する、請求項５または６に記載の半導体装置の製造方法。
  10. 　前記予備的不純物注入工程は、
    　前記ゲート絶縁膜と前記酸化物半導体層との界面を超えて当該酸化物半導体層側に前記不純物の濃度のピークがくるように当該不純物を注入する、請求項９に記載の半導体装置の製造方法。
PCT/JP2022/024279 2022-06-17 2022-06-17 半導体装置、半導体装置の製造方法 Ceased WO2023243073A1 (ja)

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