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WO2023112689A1 - 半導体装置およびその製造方法、並びに電子機器 - Google Patents

半導体装置およびその製造方法、並びに電子機器 Download PDF

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WO2023112689A1
WO2023112689A1 PCT/JP2022/044325 JP2022044325W WO2023112689A1 WO 2023112689 A1 WO2023112689 A1 WO 2023112689A1 JP 2022044325 W JP2022044325 W JP 2022044325W WO 2023112689 A1 WO2023112689 A1 WO 2023112689A1
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WO
WIPO (PCT)
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silicon
wiring layer
film
insulating film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/044325
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English (en)
French (fr)
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克倫 戸澤
利章 白岩
正永 深沢
星野 谷川
知広 杉山
鑑 前原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US18/716,189 priority Critical patent/US20250022902A1/en
Publication of WO2023112689A1 publication Critical patent/WO2023112689A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10W20/023—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H10W20/01—
    • H10W20/0234—
    • H10W20/0242—
    • H10W20/0245—
    • H10W20/0261—
    • H10W20/0265—
    • H10W20/056—
    • H10W20/20—
    • H10W20/2125—
    • H10W20/2128—
    • H10W20/2134—
    • H10W20/216—
    • H10W20/217—
    • H10W20/40—

Definitions

  • the present disclosure relates to a semiconductor device, its manufacturing method, and electronic equipment, and more particularly to a semiconductor device, its manufacturing method, and electronic equipment that can reduce film stress generated by heat treatment.
  • Patent Document 1 proposes a technique in which a step is provided around a via hole to block film stress variations in the lateral direction caused by heat treatment. It is
  • Patent Document 2 proposes a technique for improving the withstand voltage of a TSV insulating film when stacked semiconductor devices (semiconductor chips) are connected to each other using a through silicon via (TSV). ing.
  • film stress due to heat treatment may cause film peeling, cracks, deformation, etc. in through-silicon vias, and further countermeasures are required.
  • the present disclosure has been made in view of such circumstances, and is intended to reduce film stress caused by heat treatment.
  • a semiconductor device includes a through electrode in which a connection conductor is formed on a side wall of a through hole formed in a semiconductor substrate with an insulating film interposed therebetween, and the connection conductor has a film thickness of It includes a thin film portion and a thick film portion.
  • a method of manufacturing a semiconductor device includes forming a connecting conductor on a side wall of a through hole formed in a semiconductor substrate with an insulating film interposed therebetween to form a through electrode, the connecting conductor comprising: It is formed so as to include a thin film portion with a thin film thickness and a thick film portion with a thick film thickness.
  • An electronic device includes a through electrode in which a connection conductor is formed on a side wall of a through hole formed in a semiconductor substrate with an insulating film interposed therebetween, and the connection conductor has a film thickness of A semiconductor device includes a thin film portion and a thick film portion.
  • a through electrode is formed by forming a connecting conductor through an insulating film on the side wall of a through hole formed in a semiconductor substrate, and the connecting conductor has a thickness of is formed so as to include a thin film portion with a thin film thickness and a thick film portion with a large film thickness.
  • Semiconductor devices and electronic devices may be independent devices or may be modules incorporated into other devices.
  • FIG. 1 is a schematic external view of a solid-state imaging device as a semiconductor device according to the present disclosure
  • FIG. It is a figure explaining the board
  • FIG. 10 is a diagram showing another example of the detailed structure of the laminated substrate; It is a figure which shows the 1st structural example of a silicon penetration electrode. It is a figure explaining the simulation result which measured the film thickness and thermal stress of a connection conductor.
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing the through silicon via of the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing the through silicon via of the first structural example;
  • FIG. 4A to 4C are diagrams for explaining a method of manufacturing the through silicon via of the first structural example;
  • FIG. 10 is a diagram showing first to tenth modified examples of the first structural example;
  • FIG. 10 is a diagram showing first to tenth modified examples of the first structural example;
  • FIG. 21 is a diagram showing eleventh and twelfth modifications of the first structural example; It is a figure explaining the manufacturing method of the 11th and 12th modification.
  • FIG. 10 is a diagram showing first to tenth modified examples of the first structural example;
  • FIG. 10 is a diagram showing first to tenth modified examples of the first structural example;
  • FIG. 21 is a diagram showing eleventh and twelfth modifications of the first structural example; It is a figure explaining the manufacturing method
  • FIG. 21 is a diagram showing thirteenth and fourteenth modifications of the first structural example; It is a figure explaining the manufacturing method of the 13th modification of the 1st structural example. It is a figure explaining the manufacturing method of the 13th modification of the 1st structural example.
  • FIG. 20 is a diagram showing a fifteenth modified example of the first structural example; It is a figure explaining the manufacturing method of the 15th modification of the 1st structural example.
  • FIG. 10 is a diagram showing a second structural example of a through silicon via; 8A to 8C are diagrams for explaining a method of manufacturing a through silicon via of the second structural example; FIG. 8A to 8C are diagrams for explaining another manufacturing method of the through silicon via of the second structural example; FIG.
  • FIG. 11 is a cross-sectional view showing a modification of the second structural example; It is a figure explaining the manufacturing method of the modification of the 2nd structural example. It is a figure which shows the example of the 3rd structure of a silicon penetration electrode.
  • FIG. 11 is a plan view of a through silicon via of a third structural example;
  • FIG. 10 is a diagram for explaining the effect of the through silicon via of the third structural example;
  • It is a figure explaining the manufacturing method of the silicon penetration electrode of the 3rd structural example.
  • FIG. 11 is a cross-sectional view showing a modification of the third structural example;
  • FIG. 11 is a diagram for explaining another manufacturing method of the through silicon via of the third structural example;
  • FIG. 11 is a cross-sectional view showing a modification of the third structural example;
  • FIG. 11 is a plan view of a through silicon via of a modification of the third structural example; It is a figure explaining the number of lamination of a buffer layer in the example of the 3rd structure. It is a figure which shows the 4th example of a structure of a silicon penetration electrode.
  • FIG. 11 is a diagram for explaining the effect of the through silicon via of the fourth structural example;
  • FIG. 11 is a diagram for explaining the effect of the through silicon via of the fourth structural example; It is a figure explaining the manufacturing method of the silicon penetration electrode of the 4th structural example.
  • FIG. 11 is a cross-sectional view showing a modification of the fourth structural example;
  • FIG. 11 is a cross-sectional view showing a modification of the fourth structural example;
  • It is a figure explaining other problems at the time of forming a silicon penetration electrode.
  • It is a figure which shows the 5th example of a structure of a silicon penetration electrode.
  • 46 is a plan view of the entire chip on the wiring layer formation surface of FIG. 45; FIG. It is a figure explaining the manufacturing method of the silicon penetration electrode of the example of a 5th structure.
  • FIG. 11 is a cross-sectional view showing a sixth structural example of a through silicon via
  • FIG. 14 is a plan view of a part of the through-silicon via and the wiring layer in the sixth structural example
  • FIG. 14 is a plan view of a part of the through-silicon via and the wiring layer in the sixth structural example
  • FIG. 21 is a diagram showing a second modification of the sixth structural example
  • FIG. 14 is a diagram showing a third modified example of the sixth structural example
  • FIG. 11 is a cross-sectional view showing a seventh structural example of a through silicon via
  • FIG. 2 is a plan view showing the arrangement of a first through silicon via and a plurality of second through silicon vias;
  • FIG. 11 is a cross-sectional view showing a seventh structural example of a through silicon via; It is a figure explaining the effect of the silicon penetration electrode structure of the 7th structural example. It is a figure explaining the effect of the silicon penetration electrode structure of the 7th structural example. It is a figure explaining the manufacturing method of the silicon penetration electrode of the 7th structural example. It is a figure explaining the manufacturing method of the silicon penetration electrode of the 7th structural example. It is a figure explaining the manufacturing method of the silicon penetration electrode of the 7th structural example. It is a figure explaining the manufacturing method of the silicon penetration electrode of the 7th structural example.
  • FIG. 21 is a diagram showing a modification of the seventh structural example; 1 is a block diagram showing a configuration example of an imaging device as an electronic device to which technology of the present disclosure is applied; FIG. It is a figure explaining the usage example of an image sensor.
  • the definitions of directions such as up and down in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present disclosure. For example, if an object is observed after being rotated by 90°, the upper and lower sides are converted to the left and right when read, and if the object is observed after being rotated by 180°, the upper and lower sides are reversed and read.
  • FIG. 1 shows a schematic external view of a solid-state imaging device as a semiconductor device according to the present disclosure.
  • the solid-state imaging device 1 shown in FIG. 1 is a semiconductor package in which a laminated substrate 13 configured by laminating a lower substrate 11 and an upper substrate 12 is packaged.
  • the solid-state imaging device 1 converts light incident from the direction indicated by the arrow in the figure into an electrical signal and outputs the electrical signal.
  • a plurality of solder balls 14 are formed on the lower substrate 11 as back electrodes for electrical connection with an external substrate (not shown).
  • An R (red), G (green), or B (blue) color filter 15 and an on-chip lens 16 are formed on the upper surface of the upper substrate 12 . Also, the upper substrate 12 is connected to a glass protection substrate 18 for protecting the on-chip lens 16 via a glass seal resin 17 in a cavityless structure.
  • the upper substrate 12 is formed with a pixel region 21 in which pixel portions for performing photoelectric conversion are arranged two-dimensionally, and a control circuit 22 for controlling the pixel portions.
  • a logic circuit 23 such as a signal processing circuit for processing pixel signals output from the pixel portion is formed on the lower substrate 11 .
  • the logic circuit 23 or both the control circuit 22 and the logic circuit 23 are arranged on the lower substrate 11 different from the upper substrate 12 of the pixel region 21 and stacking them, one semiconductor
  • the size of the solid-state imaging device 1 can be reduced compared to the case where the pixel region 21, the control circuit 22, and the logic circuit 23 are arranged on the substrate in the planar direction.
  • the upper substrate 12 on which at least the pixel regions 21 are formed will be referred to as the pixel sensor substrate 12, and the lower substrate 11 on which at least the logic circuit 23 will be formed will be referred to as the logic substrate 11.
  • FIG. 3 shows a circuit configuration example of the laminated substrate 13. As shown in FIG. 3
  • the laminated substrate 13 includes a pixel array portion 33 in which pixels 32 are arranged in a two-dimensional array, a vertical drive circuit 34, a column signal processing circuit 35, a horizontal drive circuit 36, an output circuit 37, a control circuit 38, and an input/output terminal 39. and so on.
  • the pixel 32 has a photodiode as a photoelectric conversion element and a plurality of pixel transistors. A circuit configuration example of the pixel 32 will be described later with reference to FIG.
  • the pixel 32 can have a shared pixel structure.
  • This pixel-sharing structure is composed of a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion (floating diffusion region), and one shared pixel transistor each. That is, in the shared pixel, the photodiodes and transfer transistors that constitute a plurality of unit pixels share another pixel transistor each.
  • the control circuit 38 receives an input clock and data instructing the operation mode, etc., and outputs data such as internal information of the laminated substrate 13 . That is, the control circuit 38 generates clock signals and control signals that serve as references for the operation of the vertical drive circuit 34, the column signal processing circuit 35, the horizontal drive circuit 36, etc. based on the vertical synchronization signal, horizontal synchronization signal, and master clock. do. The control circuit 38 then outputs the generated clock signal and control signal to the vertical drive circuit 34, the column signal processing circuit 35, the horizontal drive circuit 36, and the like.
  • the vertical drive circuit 34 is composed of, for example, a shift register, selects a predetermined pixel drive wiring 40, supplies a pulse for driving the pixels 32 to the selected pixel drive wiring 40, and drives the pixels 32 row by row. do. That is, the vertical driving circuit 34 sequentially selectively scans the pixels 32 of the pixel array section 33 in the vertical direction on a row-by-row basis. is supplied to the column signal processing circuit 35 through the vertical signal line 41 .
  • the column signal processing circuit 35 is arranged for each column of the pixels 32, and performs signal processing such as noise removal on the signals output from the pixels 32 of one row for each pixel column.
  • the column signal processing circuit 35 performs signal processing such as CDS (Correlated Double Sampling) for removing pixel-specific fixed pattern noise and AD conversion.
  • the horizontal driving circuit 36 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 35 in turn, and outputs pixel signals from each of the column signal processing circuits 35 to the horizontal signal line. 42 to output.
  • the output circuit 37 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 35 through the horizontal signal line 42 and outputs the processed signals.
  • the output circuit 37 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input/output terminal 39 exchanges signals with the outside.
  • the laminated substrate 13 configured as described above is a CMOS image sensor called a column AD system in which a column signal processing circuit 35 for performing CDS processing and AD conversion processing is arranged for each pixel column.
  • FIG. 4 shows an equivalent circuit of pixel 32 .
  • the pixel 32 shown in FIG. 4 shows a configuration that realizes an electronic global shutter function.
  • the pixel 32 includes a photodiode 51 as a photoelectric conversion element, a first transfer transistor 52, a memory section (MEM) 53, a second transfer transistor 54, an FD (floating diffusion region) 55, a reset transistor 56, an amplification transistor 57, and a selection transistor. 58 , and an ejection transistor 59 .
  • the photodiode 51 is a photoelectric conversion unit that generates and accumulates charges (signal charges) according to the amount of light received.
  • the photodiode 51 has an anode terminal grounded and a cathode terminal connected to the memory section 53 via the first transfer transistor 52 .
  • the cathode terminal of the photodiode 51 is also connected to a discharge transistor 59 for discharging unnecessary charges.
  • the first transfer transistor 52 When turned on by the transfer signal TRX, the first transfer transistor 52 reads the charge generated by the photodiode 51 and transfers it to the memory section 53 .
  • the memory unit 53 is a charge holding unit that temporarily holds charges until the charges are transferred to the FD 55 .
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on by the transfer signal TRG, it reads the charge held in the memory section 53 and transfers it to the FD55.
  • the FD 55 is a charge holding unit that holds charges read from the memory unit 53 for reading out as a signal.
  • the reset transistor 56 is turned on by the reset signal RST, the charge accumulated in the FD55 is discharged to the constant voltage source VDD, thereby resetting the potential of the FD55.
  • the amplification transistor 57 outputs a pixel signal according to the potential of the FD55. That is, the amplification transistor 57 constitutes a source follower circuit together with a load MOS 60 as a constant current source, and the pixel signal indicating the level corresponding to the charge accumulated in the FD 55 is transmitted from the amplification transistor 57 to the selection transistor 58 as a column signal. It is output to the processing circuit 35 (FIG. 3).
  • the load MOS 60 is arranged in the column signal processing circuit 35, for example.
  • the selection transistor 58 is turned on when the pixel 32 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 32 to the column signal processing circuit 35 via the vertical signal line 41 .
  • the discharge transistor 59 when turned on by the discharge signal OFG, discharges unnecessary charges accumulated in the photodiode 51 to the constant voltage source VDD.
  • the transfer signals TRX and TRG, the reset signal RST, the discharge signal OFG, and the selection signal SEL are supplied from the vertical drive circuit 34 via the pixel drive wiring 40.
  • a high-level discharge signal OFG is supplied to the discharge transistor 59 to turn on the discharge transistor 59, and the charge accumulated in the photodiode 51 is discharged to the constant voltage source VDD, and all pixels photodiode 51 is reset.
  • the first transfer transistor 52 is turned on by the transfer signal TRX in all pixels of the pixel array section 33 , and the charge accumulated in the photodiode 51 is transferred to the memory section 53 . be done.
  • the charges held in the memory section 53 of each pixel 32 are sequentially read out to the column signal processing circuit 35 row by row.
  • the second transfer transistors 54 of the pixels 32 in the readout row are turned on by the transfer signal TRG, and the charges held in the memory section 53 are transferred to the FD55.
  • the selection transistor 58 is turned on by the selection signal SEL, a signal indicating the level corresponding to the charge accumulated in the FD 55 is output from the amplification transistor 57 to the column signal processing circuit 35 via the selection transistor 58. be.
  • the same exposure time is set for all the pixels in the pixel array section 33, and the charge is temporarily held in the memory section 53 after the end of the exposure.
  • a global shutter type operation imaging in which charges are sequentially read out from the memory unit 53 in units of rows is possible.
  • the circuit configuration of the pixel 32 is not limited to the configuration shown in FIG. 4.
  • a circuit configuration that does not have the memory section 53 and operates according to the so-called rolling shutter method can be adopted.
  • FIG. 5 is a cross-sectional view showing an enlarged part of the solid-state imaging device 1. As shown in FIG.
  • a multilayer wiring layer 82 is formed on the upper side (the pixel sensor substrate 12 side) of a semiconductor substrate 81 (hereinafter referred to as a silicon substrate 81) made of silicon (Si), for example.
  • the multilayer wiring layer 82 constitutes the control circuit 22 and the logic circuit 23 of FIG.
  • the multilayer wiring layer 82 includes a plurality of wiring layers 83 including a top wiring layer 83a closest to the pixel sensor substrate 12, an intermediate wiring layer 83b, and a bottom wiring layer 83c closest to the silicon substrate 81. , and an interlayer insulating film 84 formed between each wiring layer 83 .
  • the wiring layers 83 of multiple layers are formed using, for example, copper (Cu), aluminum (Al), tungsten (W), etc., and the interlayer insulating film 84 is formed using, for example, an SiO2 film, a SiN film, a SiON film, or the like. be done.
  • Each of the multiple wiring layers 83 and the interlayer insulating films 84 may be made of the same material in all layers, or two or more materials may be used depending on the layer.
  • a silicon through-hole 85 penetrating through the silicon substrate 81 is formed at a predetermined position of the silicon substrate 81, and a connecting conductor 87 is embedded in the inner wall of the silicon through-hole 85 with an insulating film 86 interposed therebetween.
  • a through silicon via (TSV) 88 is formed.
  • the insulating film 86 can be formed of, for example, an SiO2 film, an SiN film, an SiON film, or the like.
  • the insulating film 86 and the connecting conductor 87 are formed along the inner wall surface, and the inside of the silicon through hole 85 is hollow.
  • the entire interior of 85 may be filled with connecting conductors 87 .
  • the inside of the through-hole may be filled with a conductor or may be partially hollow.
  • TCV Chip Via
  • connection conductor 87 of the silicon through electrode 88 is connected to a rewiring 90 formed on the lower surface side of the silicon substrate 81, and the rewiring 90 is connected to the solder balls 14.
  • the connection conductor 87 and the rewiring 90 are made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium tungsten alloy (TiW), nickel (Ni), gold (Au), poly It can be formed of silicon or the like.
  • solder mask (solder resist) 91 is formed on the lower surface side of the silicon substrate 81 so as to cover the rewiring 90 and the insulating film 86 except for the regions where the solder balls 14 are formed.
  • a multilayer wiring layer 102 is formed on the lower side (logic substrate 11 side) of a semiconductor substrate 101 (hereinafter referred to as silicon substrate 101) made of silicon (Si).
  • the multilayer wiring layer 102 constitutes the pixel circuit of the pixel region 21 in FIG.
  • the multilayer wiring layer 102 includes a plurality of wiring layers 103 including a top wiring layer 103a closest to the silicon substrate 101, an intermediate wiring layer 103b, and a bottom wiring layer 103c closest to the logic substrate 11; It is composed of an interlayer insulating film 104 formed between each wiring layer 103 .
  • the materials used for the wiring layers 103 and the interlayer insulating film 104 of multiple layers can be the same as the materials for the wiring layer 83 and the interlayer insulating film 84 described above. Further, the wiring layer 103 and the interlayer insulating film 104 having multiple layers may be formed by selectively using one or two or more materials, similarly to the wiring layer 83 and the interlayer insulating film 84 described above.
  • the multilayer wiring layer 102 of the pixel sensor substrate 12 is composed of three wiring layers 103, and the multilayer wiring layer 82 of the logic substrate 11 is composed of four wiring layers 83.
  • the total number of wiring layers is not limited to this, and any number of layers can be formed.
  • a photodiode 51 formed by a PN junction is formed for each pixel 32 in the silicon substrate 101 .
  • the multilayer wiring layer 102 and the silicon substrate 101 are formed with a plurality of pixel transistors such as a first transfer transistor 52 and a second transfer transistor 54, a memory section (MEM) 53, and the like. ing.
  • Silicon through electrodes 109 connected to the wiring layer 103a of the pixel sensor substrate 12 and the wiring layer 83a of the logic substrate 11 are provided at predetermined positions of the silicon substrate 101 where the color filter 15 and the on-chip lens 16 are not formed.
  • a connected chip through electrode 105 is formed.
  • the chip through electrode 105 and silicon through electrode 109 are connected by a connection wiring 106 formed on the upper surface of the silicon substrate 101 .
  • An insulating film 107 is formed between each of the silicon through electrode 109 and the chip through electrode 105 and the silicon substrate 101 .
  • a color filter 15 and an on-chip lens 16 are formed on the upper surface of the silicon substrate 101 with an insulating film (flattening film) 108 interposed therebetween.
  • the laminated substrate 13 of the solid-state imaging device 1 has a laminated structure in which the multilayer wiring layer 82 side of the logic substrate 11 and the multilayer wiring layer 102 side of the pixel sensor substrate 12 are bonded together.
  • the bonding surface between the multilayer wiring layer 82 of the logic substrate 11 and the multilayer wiring layer 102 of the pixel sensor substrate 12 is indicated by a dashed line.
  • the wiring layer 103 of the pixel sensor substrate 12 and the wiring layer 83 of the logic substrate 11 are connected by two through electrodes, ie, the silicon through electrode 109 and the chip through electrode 105. .
  • the wiring layer 83 of the logic substrate 11 and the solder balls (rear electrodes) 14 are connected by silicon through electrodes 88 and rewirings 90 .
  • the height can also be lowered.
  • metal bonding between metal wires of the wiring layer 83 and the wiring layer 103 as shown in FIG. 6 is used.
  • the uppermost wiring layer 83a in the multilayer wiring layer 82 of the logic substrate 11 and the lowest wiring layer 103c in the multilayer wiring layer 102 of the pixel sensor substrate 12 are , are connected by metal bonding (Cu-Cu bonding).
  • connection method with the solder balls 14 on the lower side of the solid-state imaging device 1 is the same as the detailed structure in FIG. That is, the solder balls 14 are connected to the wiring layers 83 and 103 in the multilayer substrate 13 by connecting the through silicon electrodes 88 to the wiring layer 83c of the bottom layer of the logic substrate 11 .
  • a dummy wiring 92 electrically connected to nowhere is placed on the lower surface side of the silicon substrate 81 in the same layer as the rewiring 90 to which the solder balls 14 are connected. It differs from the detailed structure shown in FIG. 5 in that it is made of the same wiring material as 90 .
  • the dummy wiring 92 is provided to reduce the influence of unevenness during metal bonding (Cu—Cu bonding) between the uppermost wiring layer 83a on the logic substrate 11 side and the lowermost wiring layer 103c on the pixel sensor substrate 12 side. It is. That is, if the rewiring 90 is formed only in a partial area of the lower surface of the silicon substrate 81 when performing Cu--Cu bonding, unevenness occurs due to the difference in thickness due to the presence or absence of the rewiring 90 . By providing the dummy wiring 92, the influence of unevenness can be reduced.
  • through-silicon electrodes 88 formed on the logic substrate 11 of the solid-state imaging device 1 are connected to, for example, solder balls 14 as output terminals, and output pixel signals generated within the device to an external substrate outside the device. It functions as an electrode to
  • the through-silicon electrode 88 is formed by forming an insulating film 86 on the sidewall of the through-silicon hole 85 formed in the silicon substrate 81 by using, for example, the plasma CVD method.
  • the connection conductor 87 has a structure in which, for example, copper (Cu) is formed by electroplating.
  • FIG. 7 is a diagram showing a first structural example of a through-silicon via capable of reducing film stress.
  • FIG. 7B and 7C are cross-sectional views of a through-silicon via 120, which is a first structural example of a through-silicon via.
  • 7B is a cross-sectional view taken along line X-X' of FIG. 7A
  • FIG. 7C is a cross-sectional view taken along line Y-Y' of FIG. 7A.
  • the through-silicon electrode 120 is configured by forming a connection conductor 124 on the side wall (inner wall) of a through-silicon hole 122 penetrating through a silicon substrate 121 .
  • the connection conductor 124 is also formed on the upper surface of the silicon substrate 121 .
  • An insulating film 123 is formed between the connection conductor 124 and the silicon substrate 121 . Therefore, in other words, the silicon through electrode 120 is composed of the insulating film 123 formed on the upper surface of the silicon substrate 121 and the side wall of the silicon through hole 122, and the connecting conductor 124 formed on the upper surface.
  • connection conductor 124 is connected to the wiring layer 126 formed in the interlayer insulating film 125 on the lower surface side of the silicon substrate 121 which is the lower side in FIGS. and the top side are electrically connected.
  • FIG. 7A is a plan view of the connecting conductor 124 at an arbitrary depth position of the silicon substrate 121 of FIGS. 7B and 7C.
  • connection conductor 124 When the connection conductor 124 is viewed from above, as shown in FIG. 7A, the connection conductor 124 has a thin film portion 131A in which the thickness in the radial direction of the silicon through-hole 122 is thin and a diameter larger than that of the thin film portion 131A. and a thick film portion 131B having a large thickness in the direction.
  • the thick film portion 131B is configured by a convex portion radially outward of the silicon through hole 122 .
  • 7B is a cross-sectional view passing through the thick film portion 131B of the connecting conductor 124
  • the cross-sectional view of FIG. 7C is a cross-sectional view passing through the thin film portion 131A of the connecting conductor 124.
  • the four thick film portions 131B are arranged at intervals of 90 degrees so as to be evenly arranged, but the number of thick film portions 131B is not limited to four. At least one thick film portion 131B may be provided with respect to the thin film portion 131A.
  • the through silicon via 120 in FIG. 7 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 121 corresponds to the silicon substrate 81 in FIG. 5, and the wiring layer 126 corresponds to the wiring layer 83c in FIG.
  • the insulating film 123 can be formed of, for example, a SiON film, an SiO2 film, or a SiN film, like the insulating film 86 in FIG.
  • connection conductor 124 is made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium-tungsten alloy (TiW), nickel (Ni), similar to the connection conductor 87 in FIG. , gold (Au), polysilicon, or the like.
  • FIG. 8 shows simulation results of measuring the thermal stress generated in the insulating film 123 on the side wall by changing the film thickness of the connection conductor 124 on both or one of the upper surface of the silicon substrate 121 and the side wall of the silicon through hole 122 .
  • the lower graph in FIG. 8 shows (1) when the film thickness of the connecting conductor 124 on both the upper surface of the silicon substrate 121 and the side wall of the silicon through hole 122 is changed, (2) when the thickness of the connecting conductor 124 on the side wall of the silicon through hole 122 is changed. (3) when only the film thickness of the connecting conductor 124 on the upper surface of the silicon substrate 121 is changed.
  • the material of the connecting conductor 124 is copper (Cu), and the insulating film 123 is an SiO2 film.
  • the through-silicon via 120 shown in FIG. 7 has a thin film portion 131A for a part of the connection conductor 124 to reduce the film stress, and the other part is a thick film portion 131B.
  • the thick film portion 131B reduces resistance and improves connection reliability.
  • a multilayer wiring layer (multilayer wiring layer 82 in FIG. 5) including an interlayer insulating film 125 and a wiring layer 126 is formed on the pixel sensor substrate 12 side of the silicon substrate 121 (FIG. 5). is formed.
  • a photoresist 141 is patterned on the silicon substrate 121 on the side opposite to the surface of the silicon substrate 121 on which the multilayer wiring layer is formed.
  • the photoresist 141 is patterned so that the positions where the through silicon electrodes 120 (not shown) are to be arranged are opened.
  • the opening region of this photoresist 141 is formed in accordance with the plane region of the connection conductor 124 in FIG. 7A.
  • the thickness of the silicon substrate 121 is, for example, about 60 to 80 ⁇ m
  • the film thickness of the photoresist 141 is, for example, about 20 ⁇ m
  • the diameter of the opening region of the photoresist 141 is, for example, about 60 to 80 ⁇ m.
  • An interlayer insulating film 125 and a wiring layer 126 are already formed on the lower surface side of the silicon substrate 121 .
  • the silicon substrate 121 corresponding to the opening regions of the photoresist 141 is removed by dry etching to form silicon through-holes 122 .
  • the film is formed by the plasma CVD method.
  • An insulating film 123 is also formed on the bottom and side walls of the silicon through hole 122 .
  • the insulating film 123 can be, for example, a SiON film, an SiO2 film, a SiN film, or the like.
  • the film thickness of the insulating film 123 on the upper surface of the silicon substrate 121 is, for example, about 8 to 10 ⁇ m.
  • the insulating film 123 on the bottom surface of the silicon through-hole 122 is removed using an etch-back method to expose the wiring layer 126 closest to the silicon substrate 121 .
  • a PVD (Physical Vapor Deposition) method is used to form a barrier metal film (not shown) and a Cu seed layer 124A.
  • the barrier metal film is a film for preventing diffusion of the connection conductor 124 (Cu), and the Cu seed layer 124A becomes an electrode when the connection conductor 124 is embedded by electroplating.
  • Materials for the barrier metal film include tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films and carbide films.
  • titanium is used as the barrier metal film.
  • the thickness of the barrier metal film is, for example, about 0.3 ⁇ m
  • the thickness of the Cu seed layer 124A is, for example, about 0.5 ⁇ m.
  • a photoresist 142 is formed on a desired region on the Cu seed layer 124A.
  • the diameter of the opening region of the photoresist 142 in the X-X' cross section is formed to be larger than the diameter of the Cu seed layer 124A in the silicon through-hole 122 by about 15 ⁇ m, for example.
  • connection conductor 124 copper (Cu) is plated by electroplating using the Cu seed layer 124A as an electrode to form the connection conductor 124.
  • the film thickness of the connection conductor 124 in the X-X' cross section is, for example, about 7.5 ⁇ m.
  • a barrier metal film (not shown) under the photoresist 142 is removed as shown in FIG. 11C. and Cu seed layer 124A are removed by wet etching.
  • the silicon through electrode 120 shown in FIG. 7 is completed.
  • the solder mask 91 and the solder balls 14 shown in FIG. 5 are formed.
  • the silicon through electrode 120 can be manufactured only by changing the patterning of the photoresist 141 when forming the silicon through hole 122 and the patterning of the photoresist 142 when electroplating is performed. , there is no need to increase the number of processes, etc., so it is easy to implement.
  • FIG. 12 and 13 are plan views of the connecting conductor 124 at an arbitrary depth position of the silicon substrate 121, similar to FIG. 7A. Since the connecting conductor 124 is formed on the side wall of the opened silicon through-hole 122, it substantially shows the planar shape of the silicon through-hole 122 as well.
  • FIG. 12A is the same view as the first structural example shown in FIG. 7A, and this shape is hereinafter referred to as the basic shape of the first structural example.
  • the connecting conductor 124 shown in A of FIG. 7 has a thin film portion 131A and four thick film portions 131B, and the planar shape of the thin film portion 131A is circular.
  • FIG. 12B is a top view showing a first modified example of the first structural example.
  • the planar shape of the thin film portion 131A is changed to a quadrangle (square).
  • thick film portions 131B are arranged at the center of each side of the rectangular thin film portion 131A.
  • the number of thick film portions 131B arranged is one on each side of the square thin film portion 131A, for a total of four.
  • FIG. 12C is a top view showing a second modified example of the first structural example.
  • the planar shape of the thin film portion 131A is changed to a hexagon.
  • thick film portions 131B are arranged at the center of each side of the hexagonal thin film portion 131A.
  • the number of thick film portions 131B arranged is one on each side of the hexagonal thin film portion 131A, for a total of six.
  • FIG. 12D is a top view showing a third modified example of the first structural example.
  • the third modification is the same as the first modification in that the planar shape of the thin film portion 131A is quadrilateral, but differs from the first modification in that the corners are rounded.
  • the number of thick film portions 131B arranged is one on each side of the square thin film portion 131A, for a total of four.
  • FIG. 12E is a top view showing a fourth modified example of the first structural example.
  • the fourth modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the thick film portion 131B is formed so as to protrude inwardly of the circle, which is different from the basic shape formed so as to protrude outwardly of the circle.
  • a total of four thick film portions 131B are arranged at intervals of 90 degrees.
  • FIG. 12F is a top view showing a fifth modified example of the first structural example.
  • the boundary between the thin film portion 131A and the thick film portion 131B is not clear, and the connection conductor 124 has a planar shape in which the film thickness of the side wall continuously changes in the circumferential direction.
  • the planar shape of the inner periphery of the connection conductor 124 is circular and the planar shape of the outer periphery is elliptical. may be elliptical, and the planar shape of the outer peripheral portion may be circular.
  • FIG. 13A is a top view showing a sixth modified example of the first structural example.
  • the sixth modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the sixth modified example is different from the basic shape in that the thick film portion 131B is arranged at one circular predetermined place.
  • the plane area of one thick film portion 131B in the sixth modification is formed larger than the plane area of one thick film portion 131B in the basic shape.
  • FIG. 13B is a top view showing a seventh modified example of the first structural example.
  • the seventh modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the seventh modification differs from the basic shape of FIG. 7A in that the number of arranged thick film portions 131B is 12 in total, and has more protrusions than the basic shape of four.
  • the 12 thick film portions 131B are arranged at equal intervals on the outer peripheral portion of the circular thin film portion 131A.
  • FIG. 13C is a top view showing an eighth modified example of the first structural example.
  • the eighth modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the eighth modified example differs from the basic shape of FIG. 7A in that the planar shape of the thick film portion 131B is not rectangular but triangular. A total of four thick film portions 131B are arranged at intervals of 90 degrees.
  • FIG. 13D is a top view showing a ninth modification of the first structural example.
  • the ninth modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the ninth modification differs from the basic shape of FIG. 7A in that although the planar shape of the thick film portion 131B is rectangular, the corners thereof are rounded.
  • a total of four thick film portions 131B are arranged at intervals of 90 degrees.
  • FIG. 13E is a top view showing a tenth modification of the first structural example.
  • the thick film portion 131B is formed by providing a convex portion, but in the tenth modified example, a concave portion is provided.
  • the thin portion of the concave portion provided in the circular predetermined portion constitutes the thin film portion 131A
  • the circular portion other than the concave portion constitutes the thick film portion 131B. That is, in the tenth modified example, the relationship between the thin film portion 131A and the thick film portion 131B is opposite to the basic shape of FIG. As shown in FIG.
  • the area (volume) of the thick film portion 131B is larger than that of the thin film portion 131A. It is preferable that a large number of thin film portions 131A, which are recesses, are provided.
  • a shape obtained by appropriately combining the shapes of the modifications shown in FIGS. 12 and 13 is also possible.
  • the seventh modified example of the gear type in which a large number of thick film portions 131B of the convex portions are provided in B of FIG. 13 is combined with the ninth modified example of D in FIG. 13 in which the corners of the convex portions are rounded.
  • the corners of the thick film portion 131B of the gear-shaped convex portion may be rounded.
  • FIG. 14A is a plan view showing an eleventh modified example of the first structural example.
  • the eleventh modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the eleventh modification differs from the basic shape of FIG. 7A in that the planar shape of the thick film portion 131B is not rectangular but semicircular or semielliptical.
  • a total of four thick film portions 131B are arranged at intervals of 90 degrees.
  • FIG. 14B is a plan view showing a twelfth modification of the first structural example.
  • the twelfth modification is common to the basic shape of A in FIG. 7 in that the planar shape of the thin film portion 131A is circular.
  • the planar shape of the thick film portion 131B is not rectangular, but is a two-tiered shape in which rectangles with rounded corners are arranged on a semicircular or semielliptical shape. It differs from the basic shape of A in FIG. A total of four thick film portions 131B are arranged at intervals of 90 degrees.
  • the 11th modification of FIG. 14A and the 12th modification of FIG. 14B can be manufactured only by changing the patterning of the photoresist 141 described in FIG. 9A.
  • FIG. 15A is a plan view showing the forming region of the photoresist 141 in the process of FIG. 9A when manufacturing the eleventh modification of FIG. 14A.
  • FIG. 15B is a plan view showing the forming region of the photoresist 141 in the process of FIG. 9A when manufacturing the twelfth modification of FIG. 14B.
  • the planar shape of the thick film portion 131B is not rectangular but semicircular or semielliptical, and by eliminating the corners, the stress concentration at the corners can be alleviated.
  • the planar shape of the thick film portion 131B is a two-step shape in which rectangles with no corners are superimposed on a semicircular or semielliptical shape, thereby reducing the stress concentration at the corners. Since the amount of the connecting conductor 124 (copper) of the thick film portion 131B is increased, the resistance of the thick film portion 131B can be further reduced.
  • FIG. 16A is a plan view of the connection conductor 124 of the through silicon via 120 of the thirteenth modification as seen from an arbitrary depth position of the silicon substrate 121, as in FIG. 7A.
  • FIG. 16B is a plan view of the connection conductor 124 of the through-silicon via 120 of the fourteenth modification as seen from an arbitrary depth position of the silicon substrate 121, like FIG. 7A.
  • the thick film portion 131B has projections on both the outside and the inside of the circular thin film portion 131A.
  • the thirteenth modified example of A of FIG. 16 is an example in which the shape of the entire convex portion provided as the thick film portion 131B on both the outside and the inside of the circular thin film portion 131A is square.
  • the 14th modification of FIG. 16B is an example in which the shape of the entire convex portion provided as the thick film portion 131B on both the outside and the inside of the circular thin film portion 131A is semicircular or semielliptical. be.
  • FIG. 16A a shape obtained by appropriately combining the 13th modification of FIG. 16A or the 14th modification of FIG. 16B with the shapes of the modifications shown in FIGS. 12 and 13 is also possible.
  • the thirteenth modification of FIG. 16A may be combined with the convex shape of the thick film portion 131B of FIG.
  • the planar shape of the convex portions of the thick film portions 131B provided on both the outer side and the inner side may be triangular.
  • FIGS. 17 and 18 show top views as seen from the upper surface side of the silicon substrate 121, and lower figures show cross-sectional views of lines indicated by dashed lines in the upper top views.
  • a photoresist (not shown) is patterned on the silicon substrate 121 so that the position where the rectangular thick film portion 131B is to be formed is opened, and dry etching is performed to obtain the following as shown in FIG. 17A.
  • a silicon through hole 151 is formed at a position where the thick film portion 131B is to be formed.
  • a of FIG. 17 shows the state after the processing corresponding to the three steps of A to C of FIG. 9 is completed and the photoresist is removed.
  • an insulating film 152 is formed on the entire upper surface of the silicon substrate 121 by plasma CVD, for example.
  • An insulating film 152 is also formed on the bottom and side walls of the silicon through hole 151 .
  • the insulating film 152 can be, for example, a SiON film, an SiO2 film, a SiN film, or the like.
  • the insulating film 152 on the bottom surface of the silicon through-hole 151 is removed using an etch-back method to expose the wiring layer 126 closest to the silicon substrate 121 .
  • the silicon through-hole 151 is filled with copper 124B that will become the thick film portion 131B of the connection conductor 124, and then the upper surface is planarized by CMP.
  • a photoresist 153 is patterned on the insulating film 152 on the upper surface of the silicon substrate 121 and on the upper surface of the copper 124B in a circular shape matching the planar shape of the thin film portion 131A.
  • the photoresist 153 is also formed on the upper surface of the copper 124B portion that will become the thick film portion 131B. Since four portions of copper 124B to be the thick film portion 131B are formed at intervals of 90 degrees, even if the patterning of the circular photoresist 153 deviates in either the vertical direction or the horizontal direction, four portions are formed. Since at least one portion of the copper 124B portion of the portion is necessarily covered, it can be left as the thick film portion 131B. In other words, it can be said that the structure in which the thick film portions 131B are arranged at four locations at intervals of 90 degrees is an arrangement that is advantageous for patterning deviation of the photoresist 153 .
  • the silicon substrate 121 corresponding to the opening regions of the photoresist 153 is removed by dry etching to form silicon through holes 154 .
  • the photoresist 153 formed on the uppermost surface is removed.
  • an insulating film 123 is formed on the bottom surface and sidewalls of the silicon through-hole 154 as described with reference to FIG. 9D. Then, a barrier metal film and a Cu seed layer 124A are formed, and copper (Cu) is formed by electroplating to form a connection conductor 124. Next, as shown in FIG. Finally, unnecessary regions of the barrier metal film and the Cu seed layer 124A are removed.
  • the silicon through electrode 120 having the connection conductor 124 shown in A of FIG. 16 can be formed.
  • the fourteenth modification of FIG. 16B that is, the manufacturing method of the silicon through electrode 120 having the connecting conductors 124 with the circular or elliptical shape of the entire protrusions provided on both the outside and the inside, is also shown in FIG. and is basically the same as the thirteenth modification described with reference to FIG. 17A and the pattern shape of the photoresist 153 in FIG. 18A are circular or elliptical.
  • FIG. 19B is a cross-sectional view of the through silicon via 120 of the fifteenth modification.
  • FIG. 19B is a cross-sectional view taken along line X-X' of FIG. 19A.
  • FIG. 19A is a plan view of the connecting conductor 124 of the through silicon via 120 of the fifteenth modification, viewed from a predetermined depth position in the silicon substrate 121 of FIG. 19B.
  • connection conductor 124 of the through silicon via 120 of the fifteenth modification is divided into four portions where the thick film portions 131B were formed in FIG. It is configured by being separated into arc-shaped conductors 131C.
  • the four arc-shaped conductors 131C are connected and integrated at the bottom portion connected to the wiring layer 126 in the interlayer insulating film 125.
  • FIG. 19A the connection conductor 124 of the through silicon via 120 of the fifteenth modification is divided into four portions where the thick film portions 131B were formed in FIG. It is configured by being separated into arc-shaped conductors 131C.
  • the four arc-shaped conductors 131C are connected and integrated at the bottom portion connected to the wiring layer 126 in the interlayer insulating film 125.
  • connection conductor 124 The configuration other than the connection conductor 124 is the same as the basic shape of the first structural example.
  • FIG. 20 shows a top view as seen from the upper surface side of the silicon substrate 121, and the lower part shows a cross-sectional view of the line indicated by the dashed line in the upper top view.
  • a silicon through hole 122 is formed by patterning a photoresist (not shown) on a silicon substrate 121 and performing dry etching, as shown in FIG. 20A.
  • FIG. 20A shows the state after the processing corresponding to the three steps A to C in FIG. 9 is completed and the photoresist is removed.
  • the groove pattern 122A is a triangular pattern whose base is the circumference and whose width tapers toward the apex (apex) on the outer side of the circle.
  • FIG. 20B shows the state where the Cu seed layer 124A is formed.
  • the barrier metal film and the Cu seed layer 124A are formed by a sputtering method, but the coverage of the sputtering is poor, so the barrier metal film and the Cu seed layer 124A are not formed in the regions of the four groove patterns 122A. .
  • the aspect ratio is higher than a predetermined value (for example, the aspect ratio is 2 or more)
  • the barrier metal film and the Cu seed layer 124A are not formed.
  • a barrier metal film and a Cu seed layer 124A are formed only on the bottom surface excluding the pattern 122A, the upper surface of the insulating film 123, and a portion of the trench pattern 122A near it.
  • a photoresist 142 (not shown) is formed in a desired region on the Cu seed layer 124A, and copper (not shown) is deposited by electroplating using the Cu seed layer 124A as an electrode.
  • Cu is formed and used as the connection conductor 124 .
  • FIG. 20C shows a cross-sectional view including the region of the groove pattern 122A
  • FIG. 20D shows a cross-sectional view not including the region of the groove pattern 122A.
  • the plating copper (Cu) does not grow.
  • a structure is formed in which the copper as the connection conductor 124 is divided.
  • the groove pattern 122A is provided so that the connecting conductor 124 is made of silicon. Regardless of the film thickness of the connection conductor 124 (copper) formed on the side wall of the through hole 122, the groove pattern 122A is always divided.
  • the through-silicon electrode 120 of the fifteenth modified example is advantageous when the thickness of the connecting conductor 124 (copper) formed on the side wall of the through-silicon hole 122 is increased. It is possible to relax film stress.
  • the silicon through electrode 120 of the first structural example has the connecting conductor 124 on the side wall of the silicon through hole 122 formed in the silicon substrate 121 with the insulating film 123 interposed therebetween.
  • the connecting conductor 124 has a plurality of thicknesses including a thin film portion 131A with a thin film thickness and a thick film portion 131B with a large film thickness.
  • Either the thin film portion 131A or the thick film portion 131B is arranged by forming a convex portion or a concave portion at a predetermined portion of the planar shape of the silicon through-hole 122 .
  • One or more thin film portions 131A or thick film portions 131B formed by convex portions or concave portions may be provided.
  • the convex portion may be located both outside and inside the plane shape of the silicon through-hole 122 .
  • the planar shape of the silicon through-hole 122 can be circular, elliptical, polygonal, or the like. Polygons also include polygons with rounded corners.
  • connection conductor 124 includes the thin film portion 131A to reduce film stress, and the thick film portion 131B to reduce resistance. Improve connection reliability.
  • the through silicon via 120 can be formed without increasing the number of steps, so it is easy to implement. Since a step like the structure of Patent Document 1 shown as the prior art document described above does not occur, a planarization process for eliminating the step is not required.
  • FIG. 21 is a diagram showing a second structural example of the through silicon via.
  • FIG. 21B is a cross-sectional view of a through-silicon via 200, which is a second structural example of the through-silicon via.
  • FIG. 21A is a plan view of the through silicon via 200 in FIG. 21B at an arbitrary depth position of the silicon substrate 121.
  • FIG. 21B is a plan view of the through silicon via 200 in FIG. 21B at an arbitrary depth position of the silicon substrate 121.
  • the through-silicon electrode 200 includes a connecting conductor 204 penetrating through the silicon substrate 201 .
  • the connection conductor 204 is formed on the side wall (inner wall) of the silicon through hole 202 formed in the silicon substrate 201 and on the upper surface of the silicon substrate 201 with the insulating film 203 interposed therebetween. Further inside the connection conductor 204 formed on the side wall of the silicon through-hole 202, a stress suppression film 205 is formed to suppress the stress of the connection conductor 204. As shown in FIG.
  • the silicon through electrode 200 is composed of an insulating film 203 formed on the upper surface of the silicon substrate 201 and the side wall of the silicon through hole 202, a connecting conductor 204 formed on the upper surface, and a stress suppressing film 205. .
  • the stress suppressing film 205 is also formed on the side wall of the outer peripheral portion of the connecting conductor 204 on the upper surface of the silicon substrate 201 .
  • a solder mask 208 is embedded. The solder mask 208 is also formed on the insulating film 203 on the upper surface of the silicon substrate 201 to protect the upper surface of the silicon substrate 201 .
  • the connecting conductor 204 is connected to the wiring layer 207 formed in the interlayer insulating film 206 on the lower surface side of the silicon substrate 201, which is the lower side in FIG. electrically connected.
  • the through silicon via 200 in FIG. 21 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 201 corresponds to the silicon substrate 81 in FIG. 5, and the wiring layer 207 corresponds to the wiring layer 83c in FIG.
  • connection conductor 204 is made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium-tungsten alloy (TiW), nickel (Ni), similar to the connection conductor 87 in FIG. , gold (Au), polysilicon, or the like.
  • connection conductor 204 is made of copper as in the above example, the connection conductor 204 will have a tensile stress of about 250 to 700 MPa.
  • the stress suppression film 205 that suppresses the tensile stress for example, a film having a compressive stress opposite to the tensile stress, that is, a reverse stress film is adopted.
  • a reverse stress film having compressive stress for example, an insulating film such as a SiN film, SiO2 film, or SiON film can be used.
  • the SiN film is preferable because the process can be easily controlled.
  • insulating films such as SiN films, SiO2 films, and SiON films generally have a low coefficient of thermal expansion.
  • a silicon through hole 202 is formed in a silicon substrate 201, and then an insulating film 203 and a connecting conductor 204 are formed.
  • the manufacturing steps up to A of FIG. 22 are the same as those of the first structural example described above.
  • a stress suppression film 205 is formed on the upper surface (inner wall) of the connecting conductor 204 in the silicon through-hole 202 and the upper surface of the silicon substrate 201 .
  • the stress suppression film 205 is, for example, a SiN film having compressive stress opposite to tensile stress.
  • the stress suppressing film 205 is entirely removed in a direction perpendicular to the planar direction of the silicon substrate 201 by a full-surface etch-back process, thereby forming a connecting conductive layer on the silicon substrate 201 as shown in FIG. 22C.
  • the stress suppression film 205 on the upper surface of the body 204 is removed to complete the through silicon via 200 shown in FIG. 21B.
  • a solder mask 208 is buried inside the through silicon via 200 and also formed on the insulating film 203 on the upper surface of the silicon substrate 201 .
  • the manufacturing method shown in FIG. 23 can also be adopted.
  • 23A and 23B are diagrams showing another method of manufacturing the through silicon via 200 shown in FIG.
  • a metal film is formed as a stress suppressing film 205 .
  • the method of forming the metal film is preferably the sputtering method, but the film can also be formed by the low-temperature CVD method.
  • the stress suppression film 205 is entirely removed in a direction perpendicular to the planar direction of the silicon substrate 201 by a full-surface etch-back process, thereby suppressing the stress on the upper surface of the photoresist 211 as shown in FIG. 23C.
  • Membrane 205 is removed.
  • the stress suppressing film 205 on the connection conductor 204 on the upper surface of the silicon substrate 201 is removed by anisotropic dry etching, but a part of the stress suppressing film 205 having a large film thickness remains.
  • the Cu seed layer under the photoresist 211 is removed after the photoresist 211 is removed by wet processing or ashing processing.
  • FIG. 24 is a cross-sectional view showing a modification of the second structural example of the through silicon via.
  • FIG. 24 portions corresponding to those of the through-silicon electrode 200 in FIG. 21 shown as the second structural example of the through-silicon electrode are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • an insulating film such as a SiN film, SiO2 film, or SiON film, or a metal film such as TaN
  • a metal film such as TaN
  • an organic film containing at least C and H can be used for the stress suppression film 205 .
  • organic films include amorphous carbon films ( ⁇ -C films) and poly(arylethers).
  • FIG. 24 is a cross-sectional view of the through-silicon via 200 when an organic film 205' is used as the stress suppressing film 205.
  • FIG. 24 is a cross-sectional view of the through-silicon via 200 when an organic film 205' is used as the stress suppressing film 205.
  • the solder mask 208 is formed on the upper surface of the organic film 205 ′ embedded inside the through silicon via 200 and on the insulating film 203 on the upper surface of the silicon substrate 201 .
  • FIG. 25 is a diagram showing a method of manufacturing the through silicon via 200 shown in FIG.
  • a silicon through hole 202 is formed in a silicon substrate 201, and then an insulating film 203 and a connection conductor 204 are formed.
  • the manufacturing process up to A in FIG. 25 is the same as A in FIG.
  • an organic film 205 ′ is embedded entirely inside the connecting conductor 204 in the silicon through-hole 202 using a coating method or a CVD method.
  • the organic film 205' When the organic film 205' is embedded by a coating method, the organic film 205' often has a tensile stress. Therefore, heat treatment is performed so that the stress changes in the compressive direction.
  • the CVD method it is possible to form the organic film 205' with compressive stress depending on the film formation conditions.
  • the material of the organic film 205' for example, polyallyl ether having heat resistance up to 400° C. can be used.
  • the organic film 205′ on the silicon substrate 201 is entirely removed in a direction perpendicular to the planar direction of the silicon substrate 201 by a full-surface etch-back process.
  • Membrane 205' is removed.
  • connection conductor 204 is used as solder balls 14 (FIG. 5 or 6) or external connection terminals by wire bonding.
  • the silicon through electrode 200 of the second structural example has the connecting conductor 204 on the side wall of the silicon through hole 202 formed in the silicon substrate 201 with the insulating film 203 interposed therebetween.
  • the through silicon via 200 further has a stress suppressing film 205 that suppresses stress on the connecting conductor 204 .
  • the stress suppression film 205 can be a reverse stress film having a compressive stress opposite to the tensile stress of the connection conductor 204, and is composed of an insulating film such as a SiN film, SiO2 film, or SiON film.
  • the stress suppression film 205 may be a metal film having a compressive stress opposite to the tensile stress of the connecting conductor 204 or a metal film having a lower tensile stress than the material of the connecting conductor 204.
  • a metal film having a compressive stress opposite to the tensile stress of the connecting conductor 204 or a metal film having a lower tensile stress than the material of the connecting conductor 204.
  • , and TaN are examples of the connecting conductor 204.
  • the presence of the stress suppression film 205 can reduce film stress and suppress film peeling and cracking. As a result, the yield of the wiring layer 207 and the connection reliability with the wiring layer 207 can be improved. Since a step like the structure of Patent Document 1 shown as the prior art document described above does not occur, a planarization process for eliminating the step is not required.
  • the stress suppression film 205 of the through silicon via 200 according to the second structural example described above may be further added to the structure of the through silicon via 120 according to the first structural example described above.
  • a stress suppression film 205 may be further formed on the side wall upper surface of the connection conductor 124 having a plurality of thicknesses including the thin film portion 131A and the thick film portion 131B formed on the side wall of the silicon through hole 122 in FIG. .
  • FIG. 26 is a cross-sectional view of a through-silicon electrode 240, which is a third structural example of a through-silicon electrode.
  • the through-silicon electrode 240 includes a connecting conductor 245 inside a through-silicon hole 242 penetrating through the silicon substrate 241 .
  • the connecting conductor 245 is connected to the wiring layer 247 formed in the interlayer insulating film 246 on the lower surface side of the silicon substrate 241 which is the lower side in FIG. electrically connected.
  • the connection conductor 245 is formed on the side wall (inner wall) of the silicon through hole 242 and the upper surface of the silicon substrate 241 .
  • the connection conductor 245 is made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium-tungsten alloy (TiW), nickel (Ni), as in the first structural example described above. , gold (Au), polysilicon, etc., but copper is used in the third structural example.
  • the through silicon via 240 in FIG. 26 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 241 corresponds to the silicon substrate 81 in FIG. 5, and the wiring layer 247 corresponds to the wiring layer 83c in FIG.
  • Solder balls 14 ( FIG. 5 or 6 ), for example, are formed on the exposed connection conductors 245 .
  • buffer layer 244 A is the outer buffer layer 244 closer to silicon substrate 241 and buffer layer 244 B is the inner buffer layer 244 closer to connecting conductor 245 .
  • the two buffer layers 244A and 244B are simply referred to as the buffer layer 244 when not specifically distinguished.
  • An insulating film 243 is inserted between the buffer layer 244A and the buffer layer 244B, and an insulating film 243 is also inserted between the buffer layer 244A and the silicon substrate 241 and between the buffer layer 244B and the connecting conductor 245. ing.
  • An insulating film 248 is formed inside the connecting conductor 245 , and the connecting conductor 245 is covered with the insulating film 248 .
  • an SiO2 film or a SiN film for example, is adopted as the insulating film 243 .
  • the Young's modulus E of the SiO2 film is about 65 GPa, and the Young's modulus E of the SiN film is about 240 GPa.
  • a metal film using a predetermined metal material can be used as the buffer layer 244.
  • a metal film using Ti, Al, Mg, Sn, or an Al—Mg alloy can be formed as the buffer layer 244 .
  • an organic film using a predetermined resin material may be used as the buffer layer 244 .
  • an organic film using epoxy resin or BCB resin (benzocyclobutene resin) can be formed as the buffer layer 244 .
  • the Young's modulus E of epoxy resin and BCB resin is approximately 3.8 GPa for epoxy resin and 3.8 GPa for BCB resin.
  • the thermal expansion coefficient is related to the strain ⁇ that affects the stress ⁇ as well as the Young's modulus E. Therefore, the material of the buffer layer 244 is preferably a material whose coefficient of thermal expansion (CTE) is between that of the connecting conductor 245 and the silicon substrate 241 .
  • CTE coefficient of thermal expansion
  • the thermal expansion coefficient of the silicon substrate 241 is 3.2 ⁇ m/m ⁇ K
  • the thermal expansion coefficient of copper as the connecting conductor 245 is 16.5 ⁇ m/m ⁇ K.
  • Two buffer layers 244A and 244B are insulating films on the upper surface of the silicon substrate 241, which is the upper side in FIG. 243 , and an insulating film 248 is formed further above the connecting conductor 245 .
  • the insulating film 248 can be formed of an SiO2 film or a SiN film, like the insulating film 243. As shown in FIG.
  • FIGS. 27A to 27C show plan views along line X-X' in FIG.
  • FIGS. 27A and 27B show examples in which the insulating film 243, the buffer layer 244, and the connecting conductor 245 are shaped to match the planar shape of the silicon through-hole 242.
  • FIG. 27A shows examples in which the insulating film 243, the buffer layer 244, and the connecting conductor 245 are shaped to match the planar shape of the silicon through-hole 242.
  • the silicon through hole 242 can be formed to have a circular planar shape, as shown in FIG. 27A.
  • An insulating film 243, a buffer layer 244A, an insulating film 243, a buffer layer 244B, and an insulating film 243 are formed in this order from the silicon substrate 241 side toward the connecting conductor 245 inside. Furthermore, an insulating film 248 is formed inside the connection conductor 245 .
  • the silicon through hole 242 may be formed to have a quadrangular planar shape, as shown in FIG. 27B. However, since the corners of the quadrangle are not cleanly etched at right angles, typically, as shown in FIG.
  • the silicon through-holes 242 may be formed in a planar shape combining a circular planar shape and a quadrangular planar shape.
  • the insulating film 243, the buffer layer 244A, the insulating film 243, and the buffer layer 244B are formed in a rectangular planar shape from the silicon substrate 241 side to insulate the inside and outside of the connection conductor 245.
  • a film 243 is formed in a circular planar shape. In this way, by adopting a planar shape that is a combination of a square and a circle, the buffer layer 244 can be formed thick at the corners where stress is concentrated, so that the film stress can be alleviated.
  • FIG. 28 is a diagram for explaining the effects of the through silicon via 240.
  • FIG. 28 is a diagram for explaining the effects of the through silicon via 240.
  • the two buffer layers 244A and 244B are formed of a material having a Young's modulus E lower than that of the insulating film 243, stress is exerted in the vertical direction of the insulating film 243 as shown in the lower right image diagram of FIG. is generated, the buffer layers 244A and 244B having a lower Young's modulus E absorb the stress, so that the stress applied to the insulating film 243 can be reduced. As a result, the film stress of the insulating film 243 in the silicon through-hole 242 can be reduced, and cracks and film peeling of the insulating film 243 can be prevented.
  • the two buffer layers 244A and 244B are formed not only in the silicon through hole 242 but also on the upper surface of the silicon substrate 241, the two buffer layers are formed as shown by a circled region 251 in the cross-sectional view. Layers 244 A and 244 B cover the corners of silicon substrate 241 .
  • a method of manufacturing the through silicon via 240 of the third structural example shown in FIG. 26 will be described with reference to FIGS. 29 and 30, a plan view of the upper surface side of the silicon substrate 241 serving as a connection surface with an external substrate, and a cross-sectional view when the silicon substrate 241 is cut perpendicularly to the planar direction thereof will be described. .
  • a multilayer wiring layer (multilayer wiring layer 82 in FIG. 5) including an interlayer insulating film 246 and a wiring layer 247 is formed on the pixel sensor substrate 12 side of the silicon substrate 241 (FIG. 5). is formed.
  • a photoresist 261 is patterned on the surface of the silicon substrate 241 opposite to the side on which the multilayer wiring layer is formed.
  • the photoresist 261 is patterned so that positions for forming the silicon through holes 242 are opened.
  • the silicon substrate 241 corresponding to the opening regions of the photoresist 261 is removed by dry etching to form silicon through holes 242 .
  • the insulating film 243 can be, for example, an SiO2 film, an SiN film, an SiON film, or the like, as described above.
  • the buffer layers 244A and 244B are made of a material having a Young's modulus E lower than that of the insulating film 243, such as Ti, Al, Mg, Sn, Al alloy, and Mg alloy.
  • the buffer layers 244A and 244B may be formed of an organic material such as epoxy resin or BCB resin.
  • a photoresist 262 is patterned on the insulating film 243 on the upper surface of the silicon substrate 241, and the insulating film 243 and the insulating film 243 on the bottom surface of the silicon through-hole 242 are formed according to the opening regions of the photoresist 262.
  • Buffer layer 244 is etched to expose wiring layer 247 closest to silicon substrate 241 .
  • the photoresist 262 is then stripped.
  • a connecting conductor 245 is formed of copper (Cu), as shown in FIG. 30B.
  • an insulating film 248 is further formed on the upper surface of the connecting conductor 245 to complete the silicon through electrode 240 shown in FIG.
  • the insulating film 243, the buffer layer 244, the connecting conductor 245, and the insulating film 248 are formed in this order on the side wall of the through-silicon hole 242, and the central portion of the through-silicon hole 242 is formed. is hollow without being filled with a predetermined material.
  • the central portion of the silicon through-hole 242 is filled with an insulating film 248, and as shown in FIG. An embedded structure may also be used.
  • the cavity structure shown in FIG. 26, the structure in which the insulating film 248 is embedded in FIG. 31A, and the structure in which the connection conductor 245 is embedded in FIG. can be adopted as
  • a photoresist 263 is patterned on one surface of the silicon substrate 241 in FIG. 32A.
  • the silicon substrate 241 is etched to a predetermined depth corresponding to the opening regions of the photoresist 263 to form trenches 242' which will later become silicon through holes 242. As shown in FIG. . After that, the photoresist 263 is removed by wet processing or ashing processing.
  • an insulating film 243, a buffer layer 244A, an insulating film 243, a buffer layer 244B, and an insulating film 243 are formed over the entire upper surface of the silicon substrate 241 including the bottom surface and sidewalls of the trench 242'. They are formed in the order
  • the insulating film 243 can be, for example, an SiO2 film, an SiN film, an SiON film, or the like, as described above.
  • the buffer layers 244A and 244B are made of a material having a Young's modulus E lower than that of the insulating film 243, such as Ti, Al, Mg, Sn, Al alloy, and Mg alloy.
  • the buffer layers 244A and 244B may be formed of an organic material such as epoxy resin or BCB resin.
  • connection conductor 245 copper (Cu) is embedded in the hollow portion of the trench 242′ using, for example, the damascene method to form the connection conductor 245, and the upper surface of the silicon substrate 241 is formed.
  • a connection conductor 245 is also formed on the insulating film 243 of the .
  • an insulating film 248 is formed to cover the upper surface of the connecting conductor 245 with the insulating film 248 .
  • the silicon substrate 241 is thinned from the side opposite to the side on which the insulating film 248 is formed.
  • the silicon substrate 241 is thinned until the connecting conductor 245 buried inside the trench 242' is exposed at a predetermined height (thickness). Further, the thinning causes the trench 242 ′ to become a silicon through hole 242 penetrating the silicon substrate 241 .
  • an interlayer insulating film 246 and a wiring layer 247 are formed on the lower surface of the silicon substrate 241 where the connection conductor 245 is exposed, and the silicon through electrode 240 is completed.
  • the central portion of 242 may be hollow, or may have a structure filled with an insulating film 248 as shown in FIG. 31C.
  • the upper portion may be closed with an insulating film 248 as shown in B of FIG. As at 240, the top may not be closed.
  • a plan view of the through-silicon via 240 taken along line X-X' of A in FIG. 33 can take the shapes of A to C in FIG.
  • the silicon through-hole 242 of the silicon through-electrode 240 is formed to have a circular planar shape, and an insulating film 243, a buffer layer 244A, and an insulating film 243 are sequentially formed inside thereof.
  • the buffer layer 244B, the insulating film 243, and the connection conductor 245 are also formed in a circular planar shape.
  • the through-silicon via 242 of the through-silicon via 240 is formed to have a rectangular planar shape with rounded corners, and each layer formed inside also has corners. It is formed in a rounded quadrangular planar shape.
  • the insulating film 243, the buffer layer 244, and the connection conductor 245 are formed in a planar shape combining a circular planar shape and a square planar shape.
  • an insulating film 243, a buffer layer 244A, an insulating film 243, and a buffer layer 244B are formed in a quadrangular planar shape from the silicon substrate 241 side, and the insulating film 243 and the connection conductor inside the buffer layer 244B are formed.
  • 245 is formed in a circular planar shape.
  • the silicon through electrode 240 of the third structural example has a configuration in which two layers of the buffer layer 244 including the buffer layer 244A and the buffer layer 244B are stacked with the insulating film 243 interposed therebetween.
  • the number of buffer layers 244 included in the through-silicon via 240 of the third structural example is not limited to two. provided between the connection conductor 245 on the side wall of the .
  • FIG. 35 is a cross-sectional view showing a configuration example between the silicon substrate 241 and the connection conductor 245 at the same position as line X-X' shown in FIG.
  • a buffer layer 244 of one layer and an insulating film 243 of one layer can be formed between the silicon substrate 241 and the connecting conductor 245 .
  • the stacking order of one layer of buffer layer 244 and one layer of insulating film 243 may be either A or B in FIG.
  • a buffer layer 244 of one layer is arranged between the silicon substrate 241 and the connection conductor 245 so as to be sandwiched between the insulating films 243 on both sides.
  • N the number of buffer layers 244 provided in the silicon through electrode 240 is N layers (N>1)
  • an insulating film is provided between the silicon substrate 241 and the connecting conductor 245 as shown in FIG.
  • a pair of 243 and buffer layer 244 is repeatedly arranged in N layers.
  • the silicon through electrode 240 of the third structural example has at least one insulating film 243 on the side wall of the silicon through hole 202 formed in the silicon substrate 201, and the Young's modulus E is higher than that of the insulating film 243. and a buffer layer 244 formed of low material. Thereby, the stress applied to the insulating film 243 can be reduced. Also, by reducing the film stress of the insulating film 243 in the silicon through-hole 242, cracks and film peeling of the insulating film 243 can be prevented.
  • One or more buffer layers 244 of the through silicon via 240 according to the third structural example described above may be combined with the structure of the through silicon via 120 according to the first structural example described above or the through silicon via according to the second structural example described above. More may be added to the 200 structure.
  • one or more buffer layers 244 may be further added between the connecting conductors 124 having a plurality of thicknesses formed on the sidewalls of the silicon through holes 122 in FIG. 7 and the silicon substrate 121 .
  • one or more buffer layers 244 may be further added between the silicon substrate 201 and the connecting conductor 204 of the through silicon via 200 of FIG. 21 on which the stress suppression film 205 is formed.
  • FIG. 36 is a diagram showing a fourth structural example of the through silicon via.
  • FIG. 36B shows a cross-sectional view of a through-silicon via 280 that is a fourth structural example of a through-silicon via
  • FIG. 36A is a plan view of the through-silicon via 280 taken along line XX' of FIG. is shown.
  • the silicon through electrode 280 is formed by stacking an insulating film 283 , a barrier metal film 284 and a Cu seed layer 285 between the silicon substrate 281 and a connecting conductor 287 on the side wall of a silicon through hole 282 formed in the silicon substrate 281 . It has a configuration in which are arranged doubly. A specific description will be given below.
  • the silicon through electrode 280 has a silicon through hole 282 penetrating a silicon substrate 281, and an insulating film 283A and a barrier metal film 284A are formed from the side wall of the silicon through hole 282 toward the inner center along line XX'.
  • a Cu seed layer 285A, an insulating film 283B, a barrier metal film 284B, a Cu seed layer 285B, and a connecting conductor 287 are formed in that order.
  • a solder mask 288 is filled so as to fill the cavities inside the silicon through holes 282 in which the barrier metal film 284, the Cu seed layer 285, the connection conductor 287 and the like are formed.
  • the insulating film 283 is composed of, for example, a SiN film, an SiO2 film, a SiON film, or the like.
  • the barrier metal film 284 can be made of tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films, carbide films, and the like. In the fourth structural example, titanium is used as the barrier metal film.
  • the Cu seed layer 285 and the connection conductor 287 are formed using copper (Cu), for example.
  • a barrier metal film 284A and a Cu seed layer 285A are shown.
  • a conductor 286, a barrier metal film 284B, a Cu seed layer 285B, a connecting conductor 287, and a solder mask 288 are formed in that order.
  • the barrier metal film 284A at the bottom of the silicon through-hole 282 is connected to the wiring layer 290 in the interlayer insulating film 289 formed on the lower surface of the silicon substrate 281 which is the lower side in B of FIG.
  • connection conductor 287 formed on the uppermost surface of the silicon substrate 281 is connected to the wiring layer 290 through the Cu seed layer 285B, the barrier metal film 284B, the conductor 286, the Cu seed layer 285A and the barrier metal film 284A.
  • the conductor 286 is also made of copper (Cu), which is the same material as the connection conductor 287 .
  • the conductor 286 is formed thicker than all other films formed inside the silicon through-hole 282 .
  • the thickness of the barrier metal film 284 is, for example, about 250 to 400 nm
  • the thickness of the Cu seed layer 285 is, for example, about 500 to 800 nm, on the order of nm. It is on the order of ⁇ m, about 10 to 20 ⁇ m.
  • planar shape of the silicon through-hole 282 is circular as shown in the plan view of FIG. 36A. (including a square with rounded corners), or a planar shape combining a square and a circle.
  • the through silicon via 280 in FIG. 36 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 281 corresponds to the silicon substrate 81 in FIG. 5, and the wiring layer 290 corresponds to the wiring layer 83c in FIG.
  • the silicon through electrode 280 of the fourth structural example configured as described above three layers of an insulating film 283, a barrier metal film 284, and a Cu seed layer 285 are double arranged on the side wall surface of the silicon through hole 282.
  • a conductor 286 between the barrier metal film 284A and Cu seed layer 285A and between the barrier metal film 284B and Cu seed layer 285B. This conductor 286 is formed and arranged to be thicker than all other films formed within the silicon through hole 282 .
  • FIG. 37 is a diagram showing a simplified cross-sectional structure of a general silicon through electrode 300.
  • FIG. 37 is a diagram showing a simplified cross-sectional structure of a general silicon through electrode 300.
  • Silicon through electrodes 300 are often formed by forming connection conductors 303 on the sidewalls and bottom of silicon through holes 302 formed in a silicon substrate 301, and then filling cavities inside silicon through holes 302 with solder masks 306. .
  • the solder mask 306 is made of a thermosetting resist material, and is heat-treated after being embedded in the cavity inside the through-hole. After the heat treatment of the solder mask 306, the stress of the solder mask 306 may cause local distortion (dent) in the connecting conductor 303 at the bottom of the silicon through-hole 302, as shown on the right side of FIG. Such local distortion causes spot defects.
  • This conductor 286 corresponds to thickening the bottom portion of the connection conductor 303 formed on the sidewall and bottom of the silicon through hole 302 in FIG.
  • This conductor 286 corresponds to thickening the bottom portion of the connection conductor 303 formed on the sidewall and bottom of the silicon through hole 302 in FIG.
  • the thick conductor 286 deformation of the conductor 286 itself is suppressed.
  • the thickened conductor 286 is arranged at the bottom of the silicon through-hole 282, the volume inside the silicon through-hole 282 is reduced, so that the capacity of the solder mask 288 entering there is reduced.
  • the stress of the solder mask 288 applied to the bottom of the silicon through-hole 282 is reduced, and deformation (dentation) of the wiring layer 290 in the interlayer insulating film 289 formed on the bottom surface of the silicon substrate 281 can be suppressed.
  • the inner insulating film 283B serves to reduce the stress applied to the outer insulating film 283A.
  • a film capable of reducing stress may be used for the inner insulating film 283B in consideration of the coefficient of thermal expansion.
  • the silicon through electrode 280 is not directly connected to one wiring layer 290 in the interlayer insulating film 289 as shown in FIG. A structure connected by 291 is also possible.
  • the stress on the plurality of micro pads 307 increases according to the deformation of the bottom of the connecting conductor 303.
  • the silicon through electrode 280 of the fourth structural example since the thick film conductor 286 is provided, deformation of the conductor 286 is suppressed. Stress on the pad 291 can be relaxed.
  • a silicon through-hole 282 is formed at a position corresponding to the wiring layer 290 of the silicon substrate 281, and the entire upper surface of the silicon substrate 281 including the bottom and side walls of the silicon through-hole 282 is insulated.
  • the film 283A is deposited by plasma CVD, for example.
  • the insulating film 283A can be formed of, for example, a SiON film, an SiO2 film, or a SiN film.
  • the thickness of the silicon substrate 281 (the depth of the silicon through-holes 282) is, for example, approximately 70 to 100 ⁇ m.
  • the film thickness of the insulating film 293A on the upper surface of the silicon substrate 281 is desirably about 5 to 10 ⁇ m.
  • the insulating film 283A on the bottom of the silicon through-hole 282 is removed using an etch-back method to expose the wiring layer 290 closest to the silicon substrate 281. Then, as shown in FIG. 39B, the insulating film 283A on the bottom of the silicon through-hole 282 is removed using an etch-back method to expose the wiring layer 290 closest to the silicon substrate 281. Then, as shown in FIG. 39B, the insulating film 283A on the bottom of the silicon through-hole 282 is removed using an etch-back method to expose the wiring layer 290 closest to the silicon substrate 281. Then, as shown in FIG.
  • a barrier metal film 284A and a Cu seed layer 285A are sequentially formed on the bottom and side walls of the silicon through hole 282 and the upper surface of the silicon substrate 281. Then, as shown in FIG.
  • the film thickness of the barrier metal film 284A is controlled to, for example, about 250 to 400 nm, and the film thickness of the Cu seed layer 285A is controlled to about 500 to 800 nm.
  • an insulating film 283B is formed on the upper surfaces of the barrier metal film 284A and the Cu seed layer 285A by plasma CVD, for example. Since this insulating film 283B is partially removed in the next step, it may be formed thinner than the insulating film 283A formed in FIG. 39A, for example, about 3 to 5 ⁇ m.
  • the insulating film 283B is removed by a full-surface etch-back process.
  • anisotropic dry etching as shown in FIG. 39E, the insulating film 283B on the bottom surface of the silicon through-hole 282 and the top surface of the silicon substrate 281 is removed, but the insulating film on the sidewall of the silicon through-hole 282 is removed. 283B remains.
  • a photoresist 341 is patterned on the upper surface of the Cu seed layer 285A on the upper surface of the silicon substrate 281. Then, as shown in FIG. 39F, a photoresist 341 is patterned on the upper surface of the Cu seed layer 285A on the upper surface of the silicon substrate 281. Then, as shown in FIG. 39F, a photoresist 341 is patterned on the upper surface of the Cu seed layer 285A on the upper surface of the silicon substrate 281. Then, as shown in FIG.
  • copper (Cu) is plated by electroplating using the Cu seed layer 285A as an electrode to form a conductor 286 having a predetermined thickness.
  • the film thickness of the conductor 286 is, for example, about 10 to 20 ⁇ m.
  • photoresist 341 is stripped by wet or ashing, as shown in FIG. 40B.
  • a barrier metal film 284B and a Cu seed layer 285B are sequentially formed on the bottom and side walls of the silicon through hole 282 and on the upper surface of the silicon substrate 281. Then, as shown in FIG.
  • the film thicknesses of the barrier metal film 284B and the Cu seed layer 285B may be the same as those of the barrier metal film 284A and the Cu seed layer 285A.
  • connection conductor 287 is plated according to the method to form the connection conductor 287 .
  • the film thickness of the connection conductor 287 is, for example, about 1.5 to 3.5 ⁇ m in consideration of electrical resistance.
  • solder mask 288 is applied to the upper surface of the silicon substrate 281 and embedded in the cavities inside the silicon through-holes 282 as well. Solder mask 288 is cured by a heating process, and through silicon via 280 of FIG. 36 is completed.
  • the barrier metal film 284A, the Cu seed layer 285A, the barrier metal film 284B and the Cu seed layer 285B which are formed in two layers are formed on the insulating film 283A on the upper surface of the silicon substrate 281 as shown in FIG. You can choose not to. By preventing the double barrier metal film 284 and the Cu seed layer 285 from being formed on the upper surface of the silicon substrate 281, the stress of the Cu seed layer 285 and the connection conductor 287 is applied to the corners of the silicon substrate 281. can be suppressed.
  • the through-silicon via 280 even if cracks or film peeling occurs in the insulating film 283B due to the stress of the insulating film 283B, the underlying barrier metal film 284A and Cu seed layer 285A and the upper barrier metal film 284B will remain intact. and the Cu seed layer 285B, cracks and peeling of the insulating film 283 do not pose a problem.
  • a thick conductor 286 is arranged at the bottom of the silicon through hole 282, and an insulating film 283, a barrier metal film 284, and a Cu seed layer 285 are double formed. configured as
  • the through-silicon via 280 is premised to have a connection conductor 287 that electrically connects the upper surface and the lower surface of the silicon substrate 281, the barrier metal film 284 and the Cu seed layer 285 are, as described above, on the order of nm. is deposited at
  • the first barrier metal film 284A and the Cu seed layer 285A are formed thicker, as shown in FIG. good.
  • the thick conductor 286 is arranged at the bottom of the silicon through hole 282
  • the wiring layer 290 in the interlayer insulating film 289 formed on the lower surface of the silicon substrate 281 is deformed (recessed). can be suppressed.
  • the through-silicon electrode 280 of the fourth structural example is formed by laminating the insulating film 283, the barrier metal film 284, and the Cu seed layer 285 on the side walls of the through-silicon hole 282 formed in the silicon substrate 281. It has a thick conductor 286 formed at the bottom of the silicon through-hole 282 . Conductor 286 is formed thicker than all other films formed within silicon via 282 . The thickly formed conductor 286 can reduce the film stress of the solder mask 288 embedded inside the silicon through-hole 242 and suppress the deformation (dent) of the wiring layer 290 in the connection conductor 287 and the interlayer insulating film 289 . be able to.
  • the thick film conductor 286 of the through silicon via 280 according to the fourth structural example described above may be combined with at least one of the through silicon vias 120, 200 and 240 according to the first to third structural examples described above.
  • a structure in which an insulating film 283, a barrier metal film 284, and a Cu seed layer 285 are double-layered on the side wall of the silicon through-hole 282 is used as the silicon through-electrode 120, which is one of the first to third structural examples. It may be combined with at least one of 200 and 240. Accordingly, in addition to the effects of the first to third structural examples, an effect of suppressing deformation of the wiring layer 290 can also be achieved.
  • FIG. 44 is a cross-sectional view of the silicon through electrode 88 portion of FIG. 5 or FIG.
  • the through-silicon electrodes 88 formed on the logic substrate 11 of the solid-state imaging device 1 are connected to, for example, the solder balls 14 as input terminals, and function as electrodes for taking in a predetermined power supply voltage supplied from the outside into the device.
  • the silicon through-electrode 88 is formed by forming the plane area of the wiring layer 83c in the multilayer wiring layer 82 larger than the plane area of the silicon through-hole 85 in order to provide a margin for misalignment when forming the through-electrode.
  • the region of the wiring layer 83c protruding from the silicon through-hole 85 is called an extension region, the distance between the extension region of the wiring layer 83c and the silicon substrate 81 is short, as indicated by the thick double-headed arrow in FIG. , a leak path may be formed between the wiring layer 83c and the silicon substrate 81, and the insulation may deteriorate.
  • the electric field concentrates on the upper and lower corners of the silicon substrate 81 indicated by circles in FIG. A voltage considerably higher than the voltage is applied, and the corner portion is likely to be destroyed.
  • a structure of a through silicon via that suppresses leakage between the wiring layer 83c and the silicon substrate 81, suppresses electric field concentration at the corner portion of the silicon substrate 81, and improves withstand voltage will be described below.
  • FIG. 45 is a diagram showing a fifth structural example of the through silicon via.
  • FIG. 45B is a cross-sectional view of a through-silicon electrode 380 that is a fifth structural example of a through-silicon electrode
  • FIG. 45C is a cross-sectional view of a region where the through-silicon electrode 380 is not formed.
  • FIG. 45A is a plan view of a wiring layer 387c to which the silicon through electrode 380 is electrically connected.
  • the cross-sectional view of B in FIG. 45 is a cross-sectional view taken along line X-X' of A in FIG. 45
  • the cross-sectional view of C in FIG. 45 is a cross-sectional view taken along line Y-Y' of A in FIG.
  • the plan view of A of FIG. 45 is a plan view taken along line Z-Z' of B of FIG.
  • the silicon through electrode 380 includes a connection conductor 384 penetrating through the silicon substrate 381 .
  • the connection conductor 384 is formed on the side wall (inner wall) of the silicon through hole 382 formed in the silicon substrate 381 and the upper surface of the silicon substrate 381 with the insulating film 383 interposed therebetween.
  • the silicon through electrode 380 is composed of an insulating film 383 formed on the upper surface of the silicon substrate 381 and the sidewalls of the silicon through hole 382, and a connecting conductor 384 formed on the upper surface.
  • connection conductor 384 is connected to the wiring layer 387c formed in the multilayer wiring layer 385 on the lower surface side of the silicon substrate 381 which is the lower side in FIG. electrically connect the two sides.
  • the multilayer wiring layer 385 includes three wiring layers 387 consisting of wiring layers 387a to 387c and an interlayer insulating film 386 formed therebetween.
  • the interlayer insulating film 386 can be formed of, for example, a SiON film, SiO2 film, SiN film, SiCN film, or the like.
  • the three-layer wiring layer 387 is formed using, for example, copper (Cu), aluminum (Al), tungsten (W), or the like.
  • the wiring layer 387c closest to the silicon substrate 381 is connected to the connection conductor 384 on the upper surface on the silicon substrate 381 side.
  • an air gap 388 is formed on the side surface of the end portion of the wiring layer 387c in the plane direction outside the connection surface with the connection conductor 384 and the upper surface on the silicon substrate 381 side. ing.
  • the multilayer wiring layer 385 is connected to the silicon substrate 381 on the upper side in FIG. 45B, and is connected to the second silicon substrate 390 via the insulating film 389 on the lower side in FIG.
  • the second silicon substrate 390 is a substrate corresponding to the silicon substrate 101 in the laminated structure of FIG. 5 or 6 of the solid-state imaging device 1, and for example, the photodiodes 51 and the like are formed thereon.
  • the insulating film 389 can be formed of, for example, a SiON film, a SiO2 film, a SiN film, a SiCN film, or the like, and may be formed of the same material as the interlayer insulating film 386, or may be formed of a different material.
  • the silicon through-hole 382 is formed in, for example, a rectangular planar shape as indicated by the dashed line in the plan view of FIG. , is formed in a quadrangular planar shape.
  • the planar shape of the silicon through-hole 382 is not limited to a quadrangle, and may be a circle, an ellipse, or a quadrangle with rounded corners, as shown in FIGS. 27A to 27C in the third structural example.
  • the air gap 388 is also arranged around the wiring layer 387c, as shown in the plan view of A of FIG.
  • FIG. 45A shows a wiring layer 387c in which a plurality of silicon through electrodes 380 are arranged side by side in the planar direction, and each silicon through electrode 380 is connected to a connection conductor 384 of the silicon through electrode 380 correspondingly. is placed.
  • the plurality of silicon through electrodes 380 are, for example, electrodes for taking in a predetermined power supply voltage supplied from the outside into the device. They are connected at layer 387c.
  • the cross-sectional view of C in FIG. 45 is a cross-sectional view of the thin line width portion of the wiring layer 387c corresponding to the Y-Y' line in A in FIG.
  • the through silicon via 380 in FIG. 45 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • a silicon substrate 381 in FIG. 45B corresponds to the silicon substrate 81 in FIG. 5, and a wiring layer 387c corresponds to the wiring layer 83c in FIG.
  • the insulating film 383 can be formed of, for example, a SiON film, an SiO2 film, or a SiN film, like the insulating film 86 in FIG.
  • connection conductor 384 is made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium-tungsten alloy (TiW), nickel (Ni), similar to the connection conductor 87 in FIG. , gold (Au), polysilicon, or the like.
  • a plurality of solder balls 14 as input terminals for receiving supply of a predetermined power supply voltage are arranged in a matrix on the back surface of the solid-state imaging device 1 at predetermined intervals.
  • the through-silicon electrodes 380 are also arranged in a matrix on the back surface of the solid-state imaging device 1 at predetermined intervals.
  • a wiring layer 387c that serves as a connection surface with the through-silicon electrode 380 is arranged as shown in FIG. That is, the wiring layer 387c has a wiring shape in which connection pads connected to the silicon through electrodes 380 connected to the solder balls 14 are arranged at predetermined intervals, and the connection pads are connected by wiring having a narrow line width.
  • the area indicated by the dashed line in FIG. 46 corresponds to the plan view of A in FIG.
  • the wiring pattern of the wiring layer 387c is a wiring pattern in which one row is connected in the vertical direction. Instead, they may be arranged independently in units of through-silicon electrodes 380, or may be connected in units of any number.
  • an air gap is formed above and to the side near the end face of the wiring layer 387c outside the connecting surface between the wiring layer 387c and the connecting conductor 384. 388 are placed.
  • An air gap generally has a higher resistance than an insulating film using an oxide film or a nitride film, and can improve insulation.
  • an interlayer insulating film 386A is formed on the entire one surface of the silicon substrate 381 by plasma CVD, for example.
  • the interlayer insulating film 386A can be formed of, for example, a SiON film, SiO2 film, SiN film, SiCN film, or the like.
  • a temporary buried layer 391 is formed in a predetermined region on the upper surface of the interlayer insulating film 386A.
  • the temporary buried layer 391 can be formed of a film different from the interlayer insulating film 386A, such as a SiON film, SiO2 film, SiN film, or SiCN film.
  • the temporary embedding layer 391 may be formed of a resin film using a coating device. A region in which the temporary buried layer 391 is formed corresponds to a portion that will later become the wiring layer 387c and the air gap 388 .
  • an additional interlayer insulating film 386B is formed on the upper surfaces of the temporary buried layer 391 and the other interlayer insulating film 386A.
  • An interlayer insulating film 386B in FIG. 47C is a layer corresponding to both the interlayer insulating film 386A on the lower surface of the temporary buried layer 391 and the additionally formed interlayer insulating film.
  • the interlayer insulating film 386B above the temporary buried layer 391 is polished by CMP, and the interlayer insulating film 386B and the temporary buried layer 391 are planarized on the same plane.
  • a recess 392 is formed in a partial region of the temporary embedding layer 391 .
  • a recess 392 is formed by patterning a resist on a planar region other than the portion that will later become the wiring layer 387c and etching.
  • a predetermined metal material such as copper (Cu), aluminum (Al), or tungsten (W) is embedded in the formed recess 392 to form a wiring layer 387c as shown in FIG. 48B. It is formed.
  • the wiring layer 387c is filled with copper, which is the same material as the connection conductor 384.
  • FIG. Copper can be embedded by, for example, forming a Cu seed layer by vacuum deposition, sputtering, ionization deposition, or the like, and copper plating using an electrolytic plating method.
  • a second silicon substrate 390 is bonded by plasma bonding, for example.
  • the bonding substrate is turned upside down as shown in FIG. 49A. Then, as shown in FIG. 49B, a silicon through-hole 382 is formed from the rear surface (top surface in FIG. 49) side of the silicon substrate 381 .
  • the silicon through-hole 382 can be formed by patterning a photoresist and performing dry etching in the same manner as the steps described with reference to FIGS. 9A to 9C.
  • the temporary buried layer 391 is removed. If the temporary embedding layer 391 is an insulating film such as a SiON film, SiO2 film, SiN film, or SiCN film, it can be removed by wet processing, and if the temporary embedding layer 391 is a resin film, it can be removed by ashing processing. can.
  • an insulating film such as a SiON film, SiO2 film, SiN film, or SiCN film
  • an insulating film 383 is formed on the entire upper surface of the silicon substrate 381 by plasma CVD, for example.
  • An insulating film 383 is also formed on the bottom and side walls of the silicon through hole 382 .
  • the insulating film 383 can be formed of, for example, a SiON film, SiO2 film, SiN film, SiCN film, or the like.
  • the insulating film 383 on the bottom surface of the silicon through-hole 382 is removed using an etchback method to expose the wiring layer 387c closest to the silicon substrate 381. Then, as shown in FIG. 50A, the insulating film 383 on the bottom surface of the silicon through-hole 382 is removed using an etchback method to expose the wiring layer 387c closest to the silicon substrate 381. Then, as shown in FIG. 50A, the insulating film 383 on the bottom surface of the silicon through-hole 382 is removed using an etchback method to expose the wiring layer 387c closest to the silicon substrate 381. Then, as shown in FIG.
  • a PVD method is used to form a barrier metal film (not shown) and a Cu seed layer 384A.
  • a PVD method is used to form a barrier metal film (not shown) and a Cu seed layer 384A.
  • Cu copper
  • FIG. This process is the same as the process described with reference to FIGS. 10B to 11C in the first structural example.
  • Materials for the barrier metal film include tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films and carbide films.
  • titanium is used as the barrier metal film.
  • the silicon through electrode 380 shown in FIG. 45 is completed. After that, the solder mask 91 and the solder balls 14 shown in FIG. 5 are formed.
  • the through-silicon electrode 380 of the fifth structural example has the connecting conductor 384 on the side wall of the through-silicon hole 382 formed in the silicon substrate 381 with the insulating film 383 interposed therebetween.
  • the connection conductor 384 is connected to a wiring layer 387 c closest to the silicon substrate 381 in the multilayer wiring layer 385 .
  • an air gap 388 is formed above and on the side near the end face of the wiring layer 387c outside the connection surface between the wiring layer 387c and the connection conductor 384 in the plane direction.
  • An air gap 388 is arranged on the side near the end face of the wiring layer 387c and above the silicon substrate 381 side, and the extension region of the wiring layer 387c is covered with the air gap 388, thereby separating the silicon substrate 381 and the wiring layer 387c. It is possible to suppress leakage between Therefore, the breakdown voltage of the through silicon via can be improved.
  • the air gap 388 of the through silicon via 380 according to the fifth structural example described above can be combined with at least one of the through silicon vias 120, 200, 240, and 280 according to the first to fourth structural examples described above.
  • an effect of suppressing leakage between the silicon substrate on which the silicon through electrode is formed and the wiring layer closest to the silicon substrate can also be achieved.
  • FIG. 51 is a cross-sectional view showing a sixth structural example of the through silicon via.
  • a through-silicon electrode 400 which is a sixth structural example of a through-silicon electrode, is configured to penetrate one semiconductor substrate 431 of a laminated structure 416 in which a semiconductor substrate 411 and a semiconductor substrate 431 are laminated.
  • the semiconductor substrate 411 and the semiconductor substrate 431 are made of silicon (Si), for example, and will be referred to as the silicon substrate 411 and the silicon substrate 431 in the following description.
  • the silicon substrate 411 on the upper side in FIG. 51 corresponds to the silicon substrate 101 of the pixel sensor substrate 12 in FIGS. 5 and 6, and the silicon substrate 431 on the lower side in FIG. Corresponds to the substrate 101 . Accordingly, although not shown, the upper silicon substrate 411 is provided with a photodiode as a photoelectric conversion element for each pixel arranged in a two-dimensional array in the same manner as in FIG.
  • a multilayer wiring layer 412 is formed on the surface of the silicon substrate 411 on the upper side in FIG. It is bonded with layer 432 .
  • a dashed line in FIG. 51 indicates a bonding surface between the multilayer wiring layer 412 and the multilayer wiring layer 432 .
  • the multilayer wiring layer 412 is composed of a plurality of wiring layers 413 including a wiring layer 413A and a wiring layer 413B, and an interlayer insulating film 414.
  • the stacked upper and lower wiring layers 413 are electrically connected by vias 415 at predetermined locations as required.
  • a plurality of transistors Tr are also formed at the interface between the multilayer wiring layer 412 and the silicon substrate 411 .
  • the wiring layer 413B formed on the bonding surface with the multilayer wiring layer 432 is electrically and physically connected to the wiring layer 441G on the multilayer wiring layer 432 side by metal bonding (Cu-Cu bonding). properly connected.
  • the multilayer wiring layer 432 on the silicon substrate 431 side is composed of seven wiring layers 441 of wiring layers 441A to 441G and an interlayer insulating film 442 therebetween.
  • the stacked upper and lower wiring layers 441 are electrically connected by vias 443 at predetermined locations as required.
  • the multilayer wiring layer 441 is formed using, for example, copper (Cu), aluminum (Al), tungsten (W), etc.
  • the interlayer insulating film 442 is formed using, for example, an SiO2 film, a SiN film, a SiON film, or the like. be done.
  • Each of the wiring layers 441 and the interlayer insulating films 442 having multiple layers may be formed of the same material in all layers, or two or more materials may be used depending on the layer. The same applies to the material configuration of the wiring layer 413 and the interlayer insulating film 414 on the multilayer wiring layer 412 side.
  • the number of layers of the wiring layers 441 in the multilayer wiring layer 432 and the number of layers of the wiring layers 413 in the multilayer wiring layer 412 are not limited to the example shown in FIG.
  • the silicon through electrode 400 is formed by embedding a connecting conductor 454 via an insulating film 453 in the inner wall of a silicon through hole 452 formed at a predetermined position in a silicon substrate 431 .
  • the insulating film 453 is formed of, for example, a SiO2 film, a SiN film, a SiON film, or the like.
  • an insulating film 453 and a connection conductor 454 are formed along the inner wall surface, and a solder mask 456 is embedded inside the connection conductor 454 formed on the side wall.
  • a solder mask 456 is embedded inside the connection conductor 454 formed on the side wall.
  • the entire opening of the silicon substrate 431 may be filled with the connecting conductor 454 .
  • the inside of the connection conductor 454 in which the solder mask 456 is embedded may be hollow.
  • connection conductor 454 is also partially formed on the upper surface of the silicon substrate 431 (lower surface in FIG. 51) that serves as a contact portion with an external substrate, and functions as a rewiring 455 .
  • the inside of the through-silicon via 400 inside the connection conductor 454 and the upper portion of the rewiring 455 formed on the upper surface of the silicon substrate 431 are protected with a solder mask 456 .
  • connection conductor 454 is also embedded in the multilayer wiring layer 432 so as to reach the fifth wiring layer 441E from the silicon substrate 431 side.
  • wiring layers 441' of the wiring layers 441A' to 441D' and vias 443 connecting the upper and lower wiring layers 441' are provided inside the connecting conductor 454 formed in the multilayer wiring layer 432 in the plane direction. ' are formed.
  • the wiring layers 441A' to 441D' are formed on the same layer as the wiring layers 441A to 441D formed in regions other than the through silicon via 400, respectively.
  • Each wiring layer 441 ′ in the stack via 457 is formed at the same time as the wiring layers 441 of the same layer formed in regions other than the through silicon via 400 .
  • FIG. 52 is a plan view showing the planar arrangement of the connection conductors 454 and stack vias 457 of the through-silicon vias 400 in the multi-layered wiring layer 432, and the multi-layered wiring layers 441.
  • FIG. 52 is a plan view showing the planar arrangement of the connection conductors 454 and stack vias 457 of the through-silicon vias 400 in the multi-layered wiring layer 432, and the multi-layered wiring layers 441.
  • connection conductor 454 of the silicon through electrode 400 is formed in a circular planar shape in accordance with the circular planar shape of the silicon through hole 452 .
  • Four wiring layers 441A' to 441D' forming a stack via 457 and a plurality of vias 443' are arranged inside the circle of the connection conductor 454.
  • FIG. Four vias 443' connecting the four wiring layers 441A' to 441D' vertically are formed in the example of FIG. 52, but the number and arrangement of the vias 443' can be determined as appropriate.
  • a wiring layer 441E to which the connection conductor 454 of the through silicon via 400 is connected at the bottom has an extension region. That is, the wiring layer 441E is formed wider than the circular connecting conductor 454 in the planar direction in order to provide a margin for misalignment of the silicon through electrode 400 (silicon through hole 452).
  • the stacked vias 457 are formed inside the circular connecting conductor 454 , so that they are arranged smaller than the area of the circular connecting conductor 454 .
  • the outer periphery (side wall) of the multiple wiring layers 441 ′ is connected to the connection conductor 454 .
  • the planar shape of the four wiring layers 441A' to 441D' of the stacked via 457 can be square as shown in the wiring layer 441A' in FIG.
  • it may be circular in conformity with the circular planar shape of the connecting conductor 454.
  • FIG. FIG. 53 is a plan view showing an example in which the planar shapes of four wiring layers 441A' to 441D' are different from the example in FIG.
  • the through silicon via 400 in FIG. 51 can be arranged in the solid-state imaging device 1 in place of the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 431 corresponds to the silicon substrate 81 in FIG. 5, and the wiring layer 441E corresponds to the wiring layer 83c in FIG.
  • the through-silicon electrode 400 has an insulating film 453 and a connecting conductor 454 on the sidewalls of a through-silicon hole 452 formed in a silicon substrate 431 .
  • the connection conductor 454 formed on the side wall of the silicon through-hole 452 is also embedded in the multilayer wiring layer 432 at a depth reaching the fifth wiring layer 441E in the multilayer wiring layer 432 .
  • the through silicon via 400 also has a stack via 457 inside (inside in the planar direction) the connection conductor 454 in the multilayer wiring layer 432 .
  • the stack via 457 is composed of a plurality of wiring layers 441' and vias 443' electrically connecting the upper and lower wiring layers 441'.
  • the stacked via 457 is formed to have a plane area smaller than the plane area of the external shape of the connection conductor 454 and is arranged inside the connection conductor 454 , and the sidewalls of the wiring layers 441 ′ of the plurality of layers are in contact with the connection conductor 454 . Connected.
  • each wiring layer 441' of the stack via 457 is also used for the electrical connection between the through silicon via 400 and the wiring layer 441E, the connection area is greatly increased, thereby improving the wiring connection reliability.
  • the through silicon via 400 since the through silicon via 400 only needs to be electrically connected to any one of the wiring layers 441' forming the stack via 457, the wiring connection reliability is improved.
  • connection conductor 454 of the through-silicon electrode 400 is formed to a depth reaching the fifth wiring layer 441E near the silicon substrate 411 on the light incident surface side within the multilayer wiring layer 432, and is connected to the wiring layer 441E. As a result, the connection resistance can be reduced when electrically connecting with the wiring layer 413 on the silicon substrate 411 side.
  • connection conductor 454 of the through-silicon electrode 400 is formed to a depth that is deeper than the thickness of the silicon substrate 431 and reaches the fifth wiring layer 441E in the multilayer wiring layer 432, thereby electrically connecting the fifth wiring layer 441E and the wiring layer 441E.
  • the silicon substrate 431 is separated from the wiring layer 441E, which is the wiring layer to which the through silicon via 400 is connected, by a distance corresponding to the height (depth) 462 of the stack via 457. be able to.
  • the silicon substrate 431 can be separated from the wiring layer 441E by 1 ⁇ m or more.
  • the wiring layer 441E and the wiring layer 441E can be arranged to have a margin for misalignment of the silicon through-electrode 400. Leakage with the silicon substrate 431 can be suppressed.
  • the height 462 of the stacked via 457 is equal to the thickness of the insulating film 453 formed on the side wall of the silicon through hole 452. 461, the insulating film 453 on the side wall of the silicon through-hole 452 is destroyed rather than the interlayer insulating film 442 between the wiring layer 441E and the silicon substrate 431. FIG. Therefore, by increasing the thickness 461 of the insulating film 453 formed on the side wall of the silicon through-hole 452, the breakdown voltage of the silicon through-electrode 400 can be improved.
  • the number of layers of the wiring layer 441' of the stacked via 457 is four has been described. Five layers or more may be sufficient. Alternatively, it may be a one-layer (single-layer) wiring layer 441'. In the case of one layer, the via 443 ′ electrically connects the wiring layer 441 ⁇ /b>E and the connecting conductor 454 arranged in the vertical direction.
  • an interlayer insulating film 442A is formed on the entire one surface of the silicon substrate 431, and then a wiring layer 441A' is formed in a predetermined region.
  • the interlayer insulating film 442A can be formed of a SiON film, a SiO2 film, a SiN film, a SiCN film, or the like, by plasma CVD, for example.
  • the wiring layer 441A' can be formed of copper simultaneously with the other wiring layers 441A on the same layer by, for example, the damascene method.
  • FIG. 54B another interlayer insulating film is stacked on the interlayer insulating film 442A to form an interlayer insulating film 442B. 443' and wiring layer 441B' are formed.
  • interlayer insulating film 442B is stacked on the interlayer insulating film 442B to form an interlayer insulating film 442C.
  • 443' and wiring layer 441C' are formed.
  • FIG. 54D another interlayer insulating film is stacked on the interlayer insulating film 442C to form an interlayer insulating film 442D.
  • 443' and wiring layer 441D' are formed.
  • the wiring layers 441B' to 441D' can be formed at the same time as the other wiring layers 441B to 441D on the same layer.
  • FIG. 54E another interlayer insulating film is stacked on the interlayer insulating film 442D to form an interlayer insulating film 442E.
  • 443' and a wiring layer 441E having an extension region are formed.
  • a stack via 457 is completed by the four wiring layers 441A' to 441D' and the via 443'.
  • FIG. 54F another interlayer insulating film is stacked on the interlayer insulating film 442E to form an interlayer insulating film 442F. and a wiring layer 441F are formed.
  • the method of forming the interlayer insulating films 442B to 442F is the same as that of the interlayer insulating film 442A described above.
  • the method of forming the plurality of vias 443 and the wiring layers 441B' to 441F is also the same as that of the wiring layer 441A'.
  • the wiring layers 441A' to 441F and the plurality of vias 443 may all be formed of the same metal film (copper in the sixth structural example), or may be formed of different metal films depending on the layer.
  • an additional interlayer insulating film is stacked on the interlayer insulating film 442F and the wiring layer 441F to form the interlayer insulating film 442, and a wiring layer 441G is formed to form a multilayer structure on the silicon substrate 411 side. It is metal-bonded to the wiring layer 432 .
  • the bonding substrate is turned upside down, and processing is performed with the back surface of the silicon substrate 431 facing upward. Show and explain.
  • a silicon through-hole 452 is formed from the back surface (lower surface in FIG. 55) of the silicon substrate 431 .
  • the silicon through-hole 452 can be formed by patterning a photoresist and performing dry etching in the same manner as the steps described with reference to FIGS. 9A to 9C.
  • the silicon through hole 452 is formed to have an inverse tapered shape in which the diameter on the front surface side of the silicon substrate 431 on the side of the multilayer wiring layer 432 is larger than the diameter on the back surface side.
  • an insulating film 453 is formed on the entire upper surface of the silicon substrate 431 by plasma CVD, for example.
  • the insulating film 453 is formed of, for example, a SiON film, SiO2 film, SiN film, SiCN film, or the like.
  • the insulating film 453 is also formed on the bottom surface and sidewalls of the silicon through hole 452 , but the thickness of the insulating film 453 on the bottom surface of the silicon through hole 452 is thinner than that on the top surface of the silicon substrate 431 .
  • the insulating film 453 is removed by an etchback method.
  • the insulating film 453 on the bottom surface of the silicon through-hole 452 is completely removed except for the sidewall portion, but the insulating film 453 on the top surface of the silicon substrate 431 partially remains due to the film thickness difference from the bottom surface of the silicon through-hole 452 .
  • the silicon through-hole 452 is formed in a reverse tapered shape, the insulating film 453 on the side wall of the silicon through-hole 452 is thicker on the multilayer wiring layer 432 side and is not removed.
  • the interlayer insulating film 442 in contact with the sidewall surfaces of the four wiring layers 441A' to 441D' forming the stack via 457 is removed until reaching the wiring layer 441E.
  • the interlayer insulating film 442 and the insulating film 453 may be films of the same material, or may be films of different materials.
  • the four wiring layers 441A' to 441D' of the stack via 457 are not removed because the wiring layer 441A' serves as an etching stopper film.
  • connection conductor 454 is also formed on the insulating film 453 on the upper surface of the silicon substrate 431 and used as a rewiring 455 . Thereby, the through silicon via 400 including the connection conductor 454 and the stack via 457 is completed.
  • solder mask 456 is embedded inside the connection conductor 454 of the through silicon via 400, and the upper surface of the rewiring 455 on the upper surface of the silicon substrate 431 is covered with the solder mask 456.
  • the silicon through-hole 452 when the silicon through-hole 452 is formed in the silicon substrate 431, it is formed in a reverse tapered shape in which the diameter on the multilayer wiring layer 432 side becomes larger. There is a way.
  • FIG. 56 is a diagram illustrating a manufacturing method for forming the silicon through-hole 452 in a forward tapered shape. The steps A through E of FIG. 55 described above are replaced with the steps A through E of FIG.
  • a silicon through hole 452 is formed from the back surface (lower surface in FIG. 56) of the silicon substrate 431 .
  • the silicon through hole 452 is formed in a forward tapered shape such that the diameter on the front surface side of the silicon substrate 431, which is on the multilayer wiring layer 432 side, is smaller than the diameter on the back surface side.
  • an insulating film 453 is formed on the entire upper surface of the silicon substrate 431 and the bottom surface and sidewalls of the silicon through-holes 452 .
  • the film thickness of the insulating film 453 on the side wall of the silicon through-hole 452 is thinner on the multilayer wiring layer 432 side than on the front surface side of the silicon substrate 431 according to the shape of the forward tapered silicon through-hole 452 .
  • 55B in that the thickness of the insulating film 453 on the bottom surface of the silicon through-hole 452 is formed thinner than the thickness on the top surface of the silicon substrate 431.
  • the insulating film 453 on the bottom surface of the silicon through-hole 452 is removed by an etch-back method, and the four wiring layers 441A' to 441D' forming the stack via 457 are removed. Interlayer insulating film 442 in contact with the side wall surface is opened.
  • connection conductor 454 is also formed on the insulating film 453 on the upper surface of the silicon substrate 431 and used as a rewiring 455 . Thereby, the through silicon via 400 including the connection conductor 454 and the stack via 457 is completed.
  • solder mask 456 is embedded inside the through-silicon via 400 from the connecting conductor 454 , and the upper surface of the rewiring 455 on the upper surface of the silicon substrate 431 is covered with the solder mask 456 .
  • the through silicon via 400 of the sixth structural example can be manufactured as described above.
  • ⁇ Modification of the sixth structural example of the through silicon via> 57 to 59 show a modification of the sixth structural example of the through-silicon via, particularly a modified example of the stacked via 457 in the through-silicon via 400 of the sixth structural example.
  • a first modified example of the sixth structural example shown in FIG. 57 shows an example in which the planar shape of the four wiring layers 441A' to 441D' forming the stacked via 457 is changed to a cross shape.
  • Vias 443' connecting the four wiring layers 441A' to 441D' and the wiring layer 441E having an extension region are formed at four locations in the cross-shaped upper, lower, right, and left convex portions and one location in the cross-shaped central portion. It is located in 5 locations.
  • a second modification of the sixth structural example shown in FIG. 58 is an example in which the planar shapes of the four wiring layers 441A' to 441D' forming the stacked via 457 are modified so as to differ in some layers. showing.
  • Wiring layers 441A' and 441C' are formed of a single rectangular sheet connected to four vias 443' in the same manner as in the basic structure shown in FIGS. ' is a square (island pattern) provided independently for every four vias 443'.
  • the wiring layers 441A' and 441C' have the same planar shape, and the wiring layers 441B' and 441D' have the same planar shape. You may comprise so that a planar shape may differ.
  • a third modification of the sixth structural example shown in FIG. 59 is an example in which the plane sizes of the four wiring layers 441A' to 441D' forming the stacked via 457 are different depending on the layers, and are formed in a pyramidal shape as a whole. showing. Specifically, the plane size of the four wiring layers 441A' to 441D' is such that the wiring layer 441A' is the smallest, and the wiring layers 441A', 441B', 441C', and 441D' gradually increase in order. It is configured.
  • Modified examples of the through silicon via 400, particularly of the stacked via 457 have been described above with reference to FIGS.
  • it can take any shape such as a polygonal prism shape, a cylinder shape, a cross shape, a mesh shape, a pyramid shape, and the like.
  • the silicon through electrode 400 of the sixth structural example has the connecting conductor 454 on the side wall of the silicon through hole 452 formed in the silicon substrate 431 with the insulating film 453 interposed therebetween.
  • the connection conductor 454 is also embedded in the multilayer wiring layer 432 , and a stack via 457 is provided inside (inside in the plane direction) the connection conductor 454 .
  • the stack via 457 By providing the stack via 457, the connection reliability of the wiring can be improved. Since the silicon substrate 431 and the wiring layer 441E can be separated by a distance corresponding to the height 462 of the stack via 457, leakage between the wiring layer 441E and the silicon substrate 431 can be suppressed. Therefore, the breakdown voltage of the through silicon via can be improved.
  • the stacked via 457 of the through silicon via 400 according to the sixth structural example described above is appropriately combined with at least one of the through silicon vias 120, 200, 240, 280, and 380 of the first to fifth structural examples described above. structure may be employed. As a result, in addition to the effects of the first to fifth structural examples, leakage between the silicon substrate on which the silicon through electrode is formed and the wiring layer to which the silicon through electrode is connected is suppressed, wiring connection reliability is improved, and the like. The effects of the sixth structural example can be obtained.
  • FIG. 60 is a cross-sectional view showing a seventh structural example of the through silicon via. This cross-sectional view corresponds to a cross-sectional view taken along line X-X' in FIG. 61, which will be described later.
  • a through-silicon electrode 500 which is a seventh structural example of a through-silicon electrode, is formed so as to penetrate one semiconductor substrate 531 of a laminated structure 515 in which semiconductor substrates 511 and 531 are laminated.
  • a plurality of through-silicon electrodes 501 are formed adjacent to the through-silicon electrodes 500 .
  • the semiconductor substrate 511 and the semiconductor substrate 531 are made of silicon (Si), for example, and will be referred to as the silicon substrate 511 and the silicon substrate 531 in the following description.
  • An upper silicon substrate 511 in FIG. 60 corresponds to the silicon substrate 101 of the pixel sensor substrate 12 in FIGS. 5 and 6, and a lower silicon substrate 531 in FIG. 60 corresponds to the silicon substrate of the logic substrate 11 in FIGS. Corresponds to the substrate 101 . Therefore, although illustration is omitted, the upper silicon substrate 511 is provided with a photodiode as a photoelectric conversion element for each pixel arranged in a two-dimensional array in the same manner as in FIG.
  • a multilayer wiring layer 512 is formed on the surface opposite to the light incident surface of the silicon substrate 511 which is the upper side in FIG. It is bonded with layer 532 .
  • a dashed line in FIG. 60 indicates a joint surface between the multilayer wiring layer 512 and the multilayer wiring layer 532 .
  • the multilayer wiring layer 512 includes a plurality of wiring layers 514 and an interlayer insulating film 513 formed therebetween. However, in FIG. 60, of the multiple wiring layers 514, only the wiring layer 514 formed on the joint surface with the multilayer wiring layer 532 is illustrated, and only the wiring layer 514A which is one of the wiring layers 514 It is shown.
  • the wiring layer 514A is metal-bonded (Cu—Cu bonding) to the wiring layer 543A on the multilayer wiring layer 532 side.
  • the multilayer wiring layer 532 on the side of the silicon substrate 531 is also composed of multiple wiring layers 541 to 543 and an interlayer insulating film 544 formed therebetween.
  • the wiring layer 541 (541A) is the wiring layer closest to the silicon substrate 531
  • the wiring layers 542 (542A, 542B) are the wiring layers next to the silicon substrate 531 after the wiring layer 541. Wiring layers close to each other.
  • the wiring layer 543 (543A) is a wiring layer that is formed on the joint surface with the multilayer wiring layer 512 and is metal-bonded (Cu—Cu bonding) with the wiring layer 514 on the multilayer wiring layer 512 side.
  • the wiring layer 543A on the multilayer wiring layer 532 side and the wiring layer 514A on the multilayer wiring layer 512 side are electrically and physically connected by metal bonding (Cu—Cu bonding).
  • a wiring layer 541A which is one of the wiring layers 541 closest to the silicon substrate 531, is electrically connected to a wiring layer 542B, which is one of the second wiring layers 542, by vias 544A and the like.
  • Another wiring layer 542A of the second wiring layer 542 is electrically connected to the wiring layer 543A through vias 545A and the like.
  • the multiple wiring layers 541 to 543 are formed using, for example, copper (Cu), aluminum (Al), tungsten (W), etc., and the interlayer insulating film 544 is, for example, a SiO2 film, a SiN film, a SiON film, or the like. formed by Each of the multiple wiring layers 541 to 543 and the interlayer insulating film 544 may be made of the same material in all layers, or two or more materials may be used depending on the layer. The same applies to the material configuration of the wiring layer 514 and the interlayer insulating film 513 on the multilayer wiring layer 512 side.
  • the number of layers of the wiring layers 541 to 543 in the multilayer wiring layer 532 and the number of layers of the wiring layer 514 in the multilayer wiring layer 512 can be configured with any number of layers.
  • the through-silicon electrode 500 is formed by embedding a connecting conductor 554 via an insulating film 553 in the inner wall of a through-silicon hole 552 formed at a predetermined position in a silicon substrate 531 .
  • the insulating film 553 is formed of, for example, a SiO2 film, a SiN film, a SiON film, or the like.
  • the silicon through-hole 552 is formed through the silicon substrate 531 to the depth of the wiring layer 542A in the multilayer wiring layer 532, and the connecting conductor 554 formed at the bottom of the silicon through-hole 552 is directly connected to the wiring layer 542A. It is connected.
  • connection conductor 554 is also formed on the upper surface of the back surface side of the silicon substrate 531 with an insulating film 553 interposed therebetween, and functions as a rewiring 556 .
  • the upper portion of the connection conductor 554 formed on the side wall and bottom of the silicon through hole 552 is covered with a solder mask 555 .
  • a rewiring 556 on the back surface of the silicon substrate 531 is also covered with a solder mask 555 except for a portion constituting the electrode pad portion 557 .
  • a through-silicon electrode 501 adjacent to the through-silicon electrode 500 is formed by embedding a connecting conductor 564 via an insulating film 553 in the inner wall of a through-silicon hole 562 formed at a predetermined position in a silicon substrate 531 .
  • the silicon through-hole 562 is formed through the silicon substrate 531 to the depth of the wiring layer 542B in the multilayer wiring layer 532, and the connection conductor 564 formed at the bottom of the silicon through-hole 562 is directly connected to the wiring layer 542B. It is connected.
  • the connection conductor 564 is also formed on the upper surface of the back surface side of the silicon substrate 531 via the insulating film 553 and functions as a rewiring 566 .
  • connection conductor 564 formed on the side wall and bottom of the silicon through hole 562 is covered with a solder mask 555 .
  • the rewiring 566 on the back surface of the silicon substrate 531 is also covered with the solder mask 555 except for the part that constitutes the electrode pad portion 567 .
  • connection conductor 554 of the through-silicon electrode 500 is directly connected to the wiring layer 542A at the bottom of the through-silicon hole 552 .
  • the first applied voltage is applied from the electrode pad portion 557 of the through silicon via 500, the applied first applied voltage is transmitted through the wiring layer 542A, the via 545A, the wiring layer 543A and the like to the silicon substrate 511. transmitted to the side.
  • connection conductor 564 of the through-silicon electrode 501 is directly connected to the wiring layer 542B at the bottom of the through-silicon hole 562 .
  • the applied second applied voltage is applied to the wiring through the wiring layer 542B and the via 544A. It is transmitted to layer 541A.
  • the through silicon via 500 to which the first applied voltage is applied will be referred to as the first through silicon via 500
  • the through silicon via 501 to which the second applied voltage will be applied will be referred to as the second through silicon via. 2
  • a silicon through electrode 501 It is referred to as a silicon through electrode 501 and will be described.
  • the wiring layer 542A to which the first through silicon via 500 is electrically connected is called a first wiring layer 542A, is electrically connected to the second through silicon via 501, and is connected to the silicon substrate 531 rather than the first wiring layer 542A.
  • positioned at the side are called the 2nd wiring layer 541A, and it demonstrates.
  • the first through silicon via 500 and the second through silicon via 501 are not electrically connected. More specifically, the connecting conductor 554 of the first through silicon via 500 and the first wiring layer 542A are electrically connected to the connecting conductor 564 of the second through silicon via 501 and the second wiring layer 541A. do not have.
  • the insulating film 553 and the connection conductor 554 are formed along the inner wall surface, and the inside of the solder mask 555 covering the connection conductor 554 on the side wall is hollow.
  • the entire opening of the silicon substrate 531 may be filled with the connection conductor 554 or the solder mask 555 depending on the inner diameter of the silicon through hole 552 .
  • the inside of the opening of the silicon substrate 531 may be filled with a conductor or solder mask, or may be partially hollow. The same applies to the second through silicon via 501 .
  • FIG. 61 is a plan view showing the arrangement of the first through silicon via 500 and the plurality of second through silicon vias 501.
  • FIG. FIG. 61 shows the planar arrangement of the connection conductors 554 and 564, the second wiring layer 541A, the first wiring layer 542A and the wiring layer 542B, and the like.
  • a plurality of second through-silicon electrodes 501 are arranged around the first through-silicon electrodes 500 .
  • eight second through silicon vias 501 are arranged in a 3 ⁇ 3 matrix with the first through silicon via 500 at the center.
  • a rectangular groove 571 is formed so as to connect the eight second silicon through electrodes 501 arranged so as to surround the first silicon through electrode 500 at the center.
  • FIG. 62 shows a cross-sectional view taken along the line Y-Y' in FIG. 61, which is the centerline of the groove 571.
  • the trench 571 is formed from the back surface (lower surface in FIG. 62) of the silicon substrate 531 to the same depth as the silicon through-hole 562 of the second silicon through-electrode 501.
  • the through electrodes 501 are connected to each other.
  • the first applied voltage applied to the electrode pad portion 557 is formed on the sidewall and bottom of the through-silicon hole 552 via the rewiring 556. is supplied to the connecting conductor 554 .
  • the first applied voltage supplied to the connection conductor 554 is supplied to the first wiring layer 542A at the bottom of the silicon through-hole 552 .
  • the electrode pad portion 557 shown in FIG. 60 is, for the sake of convenience, the electrode pad portion 557 provided at a location other than the line X-X' as shown in FIG.
  • the second applied voltage applied to the electrode pad portion 567 is applied to the plurality of second silicon through-holes 501 around the first through-silicon electrodes 500 via the rewiring 566 to the sidewalls of the silicon through-holes 562 and the It is fed to a connecting conductor 564 formed on the bottom.
  • the second applied voltage supplied to the connection conductor 564 is supplied to the wiring layer 542B at the bottom of the silicon through-hole 562.
  • the electrode pad portion 567 shown in FIG. 60 is for the sake of convenience the electrode pad portion 567 provided at a location other than the line X-X' as shown in FIG.
  • the wiring layer 542B connects all the eight second through silicon vias 501 arranged in a rectangular shape by connecting the second through silicon vias 501 adjacent in the vertical or horizontal direction. electrically connected.
  • the wiring layer 542B is also electrically connected to the second wiring layer 541A through vias 544A, as shown in the cross-sectional view of FIG.
  • the second wiring layer 541A is formed in a circular shape around each of the second silicon through electrodes 501 .
  • the second wiring layer 541A extends linearly from the periphery of the middle second through-silicon electrode 501 of the three second through-silicon electrodes 501 on each side toward the first through-silicon electrode 500 at the center. It extends and is formed in a circular shape around the connection conductor 554 of the first through silicon via 500, and is integrally formed with the second wiring layer 541A of the surrounding eight second through silicon vias 501.
  • the connection conductor 554 of the first through-silicon via 500 and the first wiring layer 542A and the surrounding connection conductor 564 of the second through-silicon via 501 and the second wiring layer 541A are electrically not connected to
  • the first through silicon via 500 and the second through silicon via 501 in FIGS. 60 to 62 can be arranged in the solid-state imaging device 1 by replacing the through silicon via 88 in FIG. 5 or 6 described above.
  • the silicon substrate 531 corresponds to the silicon substrate 81 in FIG. 5, and the first wiring layer 542A corresponds to the wiring layer 83c in FIG.
  • FIGS. 63 and 64 The effects of the through silicon via structure of the seventh structural example configured as above will be described with reference to FIGS. 63 and 64.
  • a high voltage of 500 V is applied from the electrode pad portion 557 as the first applied voltage to the central first through silicon via 500 .
  • 500V is also applied to the first wiring layer 542A connected to the first silicon through electrode 500. As shown in FIG.
  • 250 V which is lower than the first applied voltage, is applied from the electrode pad portion 567 to the surrounding second through silicon vias 501 as the second applied voltage. Then, 250 V is applied to the wiring layer 542B connected to the second through silicon via 501 as well. A voltage of 250 V is also applied to the second wiring layer 541A connected to the wiring layer 542B through the via 544A.
  • the voltage of the silicon substrate 531 is, for example, 0V.
  • the potential difference between the silicon substrate 531 and the second wiring layer 541A is 250V. and the first wiring layer 542A is 250V.
  • a voltage lower than the voltage applied to the first through-silicon vias 500 is applied to the plurality of second through-silicon vias 501 arranged in the periphery, as described above. voltage control is performed.
  • an electric field gradient is provided stepwise between the silicon substrate 531 and the second wiring layer 541A and between the second wiring layer 541A and the first wiring layer 542A. Since the electric field can be distributed between the silicon substrate 531 and the second wiring layer 541A and between the second wiring layer 541A and the first wiring layer 542A, the breakdown voltage between the silicon substrate 531 and the first wiring layer 542A is improved. can be made
  • the second wiring layer 541A is arranged closer to the silicon substrate 531 than the first wiring layer 542A, and is brought as close as possible to the vicinity of the first through-silicon via 500 so as to overlap with the first wiring layer 542A in plan view.
  • An electric field concentrated on the corner portion of the silicon substrate 531 can be relaxed.
  • the first wiring layer 542A, which is directly connected to the first through-silicon via 500 can be brought closer to the silicon substrate 531, and the thickness of the device (solid-state imaging device 1) can be reduced.
  • FIG. 64 is a diagram explaining the effect of the groove 571.
  • FIG. FIG. 64 compares the case where the groove 571 is not formed as shown in the upper stage and the case where the groove 571 is formed as shown in the lower stage.
  • the first through silicon via 500 and the silicon substrate 531 would be separated from the insulating film for one side wall, specifically, the side wall of the first through silicon via 500 . are isolated only by an insulating film 553 formed on the .
  • the first through silicon electrode 500 and the silicon substrate 531 are formed by three side walls of the insulating film, specifically, the first through silicon electrode. Separation can be achieved by the sidewalls of the electrode 500 , the insulating films 553 on both sides of the trench 571 , and the trench 571 . Thereby, it is possible to improve lateral insulation indicated by white arrows in the cross-sectional view.
  • a second wiring layer 541A is formed in a predetermined region.
  • the interlayer insulating film 544' can be formed of a SiON film, a SiO2 film, a SiN film, a SiCN film, or the like, by plasma CVD, for example.
  • the wiring layer 454A can be formed of copper by, for example, the damascene method.
  • an interlayer insulating film is further stacked on the interlayer insulating film 544' to form an interlayer insulating film 544, and a via 544A connected to the second wiring layer 541A.
  • a wiring layer 542B connected to the via 544A and a first wiring layer 542A are formed.
  • a via 545A connected to the first wiring layer 542A and a wiring layer 543A connected to the via 545A are formed.
  • the multilayer wiring layer 532 on the silicon substrate 531 side is completed.
  • the multilayer wiring layer 512 of the separately manufactured silicon substrate 511 and the multilayer wiring layer 532 of the silicon substrate 531 are bonded by plasma bonding, for example.
  • the wiring layer 514A of the multilayer wiring layer 512 is electrically connected to the wiring layer 543A of the multilayer wiring layer 532 by metal bonding (Cu—Cu bonding).
  • the bonding substrate is turned upside down and the back surface of the silicon substrate 531 is processed as the top surface. is shown and described with the back surface of the .
  • silicon through-holes 552 and 562 are formed from the back surface (lower surface in FIG. 66) side of the silicon substrate 531 .
  • a groove 571 connecting the second silicon through electrodes 501 is also formed at the same time as the silicon through holes 552 and 562, although this is a region not shown.
  • the silicon through-holes 552 and 562 can be formed by patterning a photoresist and performing dry etching in the same manner as the steps described with reference to FIGS. 9A to 9C.
  • an insulating film 553 is formed on the entire upper surface of the silicon substrate 531 by plasma CVD, for example.
  • the insulating film 553 is formed of, for example, a SiON film, SiO2 film, SiN film, SiCN film, or the like.
  • the insulating film 553 is also formed on the bottom surfaces and sidewalls of the silicon through holes 552 and 562 , but the thickness of the insulating film 553 on the bottom surfaces of the silicon through holes is thinner than that on the top surface of the silicon substrate 531 .
  • the insulating film 553 is removed by an etchback method.
  • the insulating film 553 on the bottom surface of the silicon through hole is completely removed, but part of the insulating film 553 on the top surface of the silicon substrate 531 remains due to the film thickness difference from the bottom surface of the silicon through hole.
  • connection conductors 554 and 564 are formed.
  • Materials for the barrier metal film include tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), and their nitride films and carbide films.
  • titanium is used as the barrier metal film.
  • Connection conductors 554 and 564 are also formed on insulating film 553 on the upper surface of silicon substrate 531 .
  • connection conductor 554 on the upper surface of the silicon substrate 531 formed simultaneously with the sidewall of the silicon through hole 552 is used as a rewiring 556
  • connection conductor 564 on the upper surface of the silicon substrate 531 formed simultaneously with the sidewall of the silicon through hole 562 is used as a rewiring. 566.
  • a solder mask 555 is formed to cover the connecting conductors 556 and 566 on the upper surface of the silicon substrate 531 and the insulating film 553 .
  • the connection conductor 554 on the sidewall of the first through silicon via 500 and the connection conductor 564 on the sidewall of the second through silicon via 501 are also covered with the solder mask 555 .
  • a partial region of the solder mask 555 formed on the rewiring 556 of the first through silicon via 500 is opened to form an electrode pad portion 557 .
  • a part of the solder mask 555 formed on the rewiring 566 of the second through silicon via 501 is opened to form an electrode pad portion 567 .
  • the first through silicon via 500 and the second through silicon via 501 have the same depth, they can be formed simultaneously.
  • the manufacturing process can be simplified compared to the case where the through silicon via 501 is formed at a different depth.
  • FIG. 68 is a plan view showing a modification of the planar shapes of the first wiring layer 542A, the wiring layer 542B, and the second wiring layer 541A.
  • the second wiring layer 541A is formed in a circular shape around the central first silicon through electrode 500 and extends in the vertical and horizontal directions in a cross shape. , and connected to the second wiring layer 541A formed around the surrounding second through-silicon electrode 501 .
  • the second wiring layer 541A in FIG. 68A is formed in a circular shape around the central first through-silicon via 500, but is not cross-shaped in the vertical and horizontal directions. , is connected to the circular second wiring layer 541A around the second silicon through electrode 501 only in the lateral direction.
  • the second wiring layer 541A is formed in a circular shape around the first silicon through electrode 500 in the center.
  • the second wiring layer 541A in FIG. 68B is formed in a rectangular shape around the first silicon through electrode 500 in the center.
  • the shape is not limited to a quadrangle, and may be a polygonal shape such as a hexagon, or an elliptical shape.
  • the second wiring layer 541A in FIG. 68C is arranged so that the second wiring layer 541A is not connected around the first silicon through electrode 500 in the center.
  • the second wiring layer 541A is arranged as close as possible to the vicinity of the first through-silicon via 500 so that at least a part of the second wiring layer 542A overlaps with the first wiring layer 542A in plan view, unlike the basic structure shown in FIG. Common.
  • planar shape of the second wiring layer 541A can take various shapes.
  • the first through silicon via 500 to which the first applied voltage, which is a high voltage, is applied is placed in the center, and a plurality of second through silicon vias are arranged around it. It has a structure in which electrodes 501 are arranged. A second applied voltage lower than the voltage applied to the first through silicon vias 500 is applied to the plurality of second through silicon vias 501 .
  • a second wiring layer 541A is arranged.
  • the second wiring layer 541A is not electrically connected to the first wiring layer 542A, and is arranged as close as possible to the vicinity of the first through silicon via 500 so that at least a part of the second wiring layer 542A overlaps with the first wiring layer 542A in plan view. be done.
  • the electric field can be distributed between the silicon substrate 531 and the second wiring layer 541A and between the second wiring layer 541A and the first wiring layer 542A. Withstand pressure can be improved. Therefore, the breakdown voltage of the through silicon via can be improved.
  • the structures of the first through-silicon via 500 and the plurality of second through-silicon vias 501 according to the seventh structural example described above are the same as those of the through-silicon vias 120, 200, 240, 280, and 380 of the first through sixth structural examples described above. , and at least one of 400 as appropriate.
  • the stress suppression film 205 of the second structural example can be added to the first through silicon via 500 and the plurality of second through silicon vias 501 according to the seventh structural example.
  • the technology of the present disclosure is not limited to application to solid-state imaging devices. That is, the technology of the present disclosure can be applied to an image capture unit ( It can be applied to general electronic equipment that uses a solid-state imaging device for a photoelectric conversion unit).
  • the solid-state imaging device may be formed as a single chip, or may be a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 69 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present disclosure is applied.
  • the imaging device 1001 shown in FIG. 69 comprises an optical system 1002, a shutter device 1003, a solid-state imaging device 1004, a control circuit 1005, a signal processing circuit 1006, a monitor 1007, and a memory 1008, and captures still images and moving images. Imaging is possible.
  • the optical system 1002 includes one or more lenses, guides light (incident light) from a subject to the solid-state imaging device 1004, and forms an image on the light-receiving surface of the solid-state imaging device 1004.
  • the shutter device 1003 is arranged between the optical system 1002 and the solid-state imaging device 1004 and controls the light irradiation period and the light shielding period for the solid-state imaging device 1004 according to the control of the control circuit 1005 .
  • a solid-state imaging device 1004 is configured by the solid-state imaging device 1 in FIG.
  • the solid-state imaging device 1004 accumulates signal charges for a certain period of time according to the light imaged on the light receiving surface via the optical system 1002 and the shutter device 1003 .
  • the signal charges accumulated in the solid-state imaging device 1004 are transferred according to the drive signal (timing signal) supplied from the control circuit 1005 .
  • a control circuit 1005 drives the solid-state imaging device 1004 and the shutter device 1003 by outputting drive signals for controlling the transfer operation of the solid-state imaging device 1004 and the shutter operation of the shutter device 1003 .
  • a signal processing circuit 1006 performs various signal processing on the signal charges output from the solid-state imaging device 1004 .
  • An image (image data) obtained by the signal processing performed by the signal processing circuit 1006 is supplied to the monitor 1007 for display or supplied to the memory 1008 for storage (recording).
  • the imaging device 1001 configured in this way, by applying the solid-state imaging device 1 of FIG. . Thereby, a high-quality captured image can be obtained.
  • FIG. 70 is a diagram showing a usage example of an image sensor using the solid-state imaging device 1 described above.
  • An image sensor using the solid-state imaging device 1 described above can be used, for example, in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions.
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as TVs, refrigerators, air conditioners, etc., to take pictures and operate devices according to gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for personal authentication
  • microscopes used for beauty such as microscopes used for beauty
  • Sports such as action cameras and wearable cameras for use in sports ⁇ Cameras, etc. for monitoring the condition of fields and crops , agricultural equipment
  • the technology of the present disclosure is applicable not only to solid-state imaging devices, but also to semiconductor devices in general having other semiconductor integrated circuits.
  • the technique of this disclosure can take the following configurations.
  • the connection conductor includes a thin film portion having a thin film thickness and a thick film portion having a large film thickness.
  • planar shape of the connection conductor is a shape in which one or more protrusions are provided outside the predetermined planar shape.
  • planar shape of the connection conductor is a shape in which one or more of the protrusions are provided inside the predetermined planar shape.
  • planar shape of the protrusion is any one of a rectangle, a semicircle, a semiellipse, and a triangle.
  • planar shape of the projection is the rectangle with rounded corners.
  • connection conductor has a planar shape in which the film thickness continuously changes in the circumferential direction.
  • planar shape of the connecting conductor is a shape in which one or more recesses are provided inside the predetermined planar shape.
  • planar shape of the connection conductor is a shape in which one or more protrusions are provided on both the outer side and the inner side of the predetermined planar shape.
  • planar shape of the protrusion is any one of a rectangle, a semicircle, a semiellipse, and a triangle.
  • the semiconductor device according to any one of (1) to (12), wherein the through electrode further includes a stress suppressing film on an upper surface of the connecting conductor formed on the sidewall to suppress stress of the connecting conductor. .
  • the through electrode further includes at least one buffer layer having a Young's modulus lower than that of the insulating film between the connecting conductor formed on the side wall and the semiconductor substrate. (1) to (13) ).
  • the through-electrode further includes a conductor formed at the bottom of the through-hole so as to be thicker than other films formed on the sidewalls of the through-hole.
  • connection conductor is connected to a wiring layer closest to the semiconductor substrate in the multilayer wiring layer, The semiconductor device according to any one of (1) to (15), wherein air gaps are formed on the side surfaces of the end portions in the plane direction of the wiring layer and the upper surface on the semiconductor substrate side.
  • connection conductor is also embedded in the multilayer wiring layer, The semiconductor device according to any one of (1) to (16), wherein the through electrode has a stack via inside the connection conductor in the multilayer wiring layer.
  • the through electrode formed in the semiconductor substrate as a first through electrode, Further comprising a plurality of second through electrodes formed in the semiconductor substrate and arranged around the first through electrodes, A second applied voltage lower than the first applied voltage applied to the first through electrode is applied to the second through electrode, A second wiring layer electrically connected to the connection conductor of the second through electrode is arranged between the semiconductor substrate and the first wiring layer to which the connection conductor of the first through electrode is directly connected.
  • the semiconductor device according to any one of (1) to (17), wherein the second wiring layer is configured not to be electrically connected to the first wiring layer.
  • a through electrode by forming a connecting conductor through an insulating film on a side wall of the through hole formed in the semiconductor substrate, A method of manufacturing a semiconductor device, wherein the connecting conductor is formed to include a thin film portion with a thin film thickness and a thick film portion with a thick film thickness.
  • An electronic device, wherein the connection conductor includes a thin film portion having a thin film thickness and a thick film portion having a large film thickness.
  • (B2) a through electrode having a connection conductor formed through an insulating film on the side wall of the through hole formed in the semiconductor substrate; A semiconductor device, wherein the through electrode has a stress suppression film on an upper surface of the connection conductor formed on the sidewall to suppress stress of the connection conductor.
  • (B3) a through electrode having a connection conductor formed through an insulating film on the side wall of the through hole formed in the semiconductor substrate; The through electrode has at least one buffer layer having a Young's modulus lower than that of the insulating film between the connecting conductor formed on the side wall and the semiconductor substrate.
  • (B4) a through electrode having a connection conductor formed through an insulating film on the side wall of the through hole formed in the semiconductor substrate;
  • the through electrode has three layers of the insulating film, the barrier metal film, and the seed layer of the connecting conductor on the side wall of the through hole, and is formed thicker than these films.
  • a semiconductor device having a conductor at the bottom of the through hole. (B5) a through electrode having a connection conductor formed through an insulating film on the side wall of the through hole formed in the semiconductor substrate; the connection conductor is connected to a wiring layer closest to the semiconductor substrate in the multilayer wiring layer, A semiconductor device, wherein an air gap is formed between a side surface of an end portion of the wiring layer in a planar direction and an upper surface on the semiconductor substrate side.
  • B7 a first through electrode formed in a semiconductor substrate; a plurality of second through electrodes formed in the semiconductor substrate and arranged around the first through electrodes, A second applied voltage lower than the first applied voltage applied to the first through electrode is applied to the second through electrode, A second wiring layer electrically connected to the connection conductor of the second through electrode is arranged between the semiconductor substrate and the first wiring layer to which the connection conductor of the first through electrode is directly connected.
  • the semiconductor device, wherein the second wiring layer is configured not to be electrically connected to the first wiring layer.
  • 1 solid-state imaging device 11 logic substrate (lower substrate), 12 pixel sensor substrate (upper substrate), 13 laminated substrate, 14 solder balls, 15 color filter, 16 on-chip lens, 120 silicon through electrode, 121 silicon substrate, 122 Silicon through hole, 131A thin film portion, 131B thick film portion, 200 silicon through electrode, 201 silicon substrate, 202 silicon through hole, 203 insulating film, 204 connection conductor, 205 stress suppression film, 205' organic film, 240 silicon through electrode , 241 silicon substrate, 242 silicon through hole, 243 insulating film, 244 (244A, 244B) buffer layer, 245 connecting conductor, 246 interlayer insulating film, 247 wiring layer, 280 silicon through electrode, 281 silicon substrate, 282 silicon through hole , 283 (283A, 283B) insulation film, 284 (284A, 284B) barrier metal film, 285 (285A, 285B) Cu seed layer, 286 conductor, 287 connection conductor, 288 solder mask, 289 interlayer insulation film

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Abstract

本開示は、熱処理により発生する膜ストレスを低減できるようにする半導体装置およびその製造方法、並びに電子機器に関する。 半導体装置は、半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、貫通電極の接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む。本開示は、例えば、固体撮像装置等に適用できる。

Description

半導体装置およびその製造方法、並びに電子機器
　本開示は、半導体装置およびその製造方法、並びに電子機器に関し、特に、熱処理により発生する膜ストレスを低減できるようにした半導体装置およびその製造方法、並びに電子機器に関する。
　シリコン基板を貫通するビアであるTSV（Through Silicon Via）に対する各種の問題に対して、従来より、様々な技術が提案されている。
　例えば、シリコン基板にビアホールを形成し、メッキ配線を形成した場合、メッキ配線形成後の熱処理工程により、ビアホール周囲において、絶縁膜の膜剥がれや変形が発生し、信頼性及び歩留まりに影響を及ぼすことがある。このような熱処理による膜剥がれや変形に対して、例えば、特許文献１では、ビアホールの周囲に段差を設けることで、熱処理により発生する横方向への膜ストレス変動を段差にてブロックする技術が提案されている。
　また例えば、特許文献２では、積層した半導体装置（半導体チップ）どうしを、シリコン貫通電極（TSV：Through Silicon Via）を用いて接続した場合に、TSV絶縁膜の絶縁耐圧を向上させる技術が提案されている。
特開２００６－７３７８７号公報 特開２０１５－６１０４１号公報
　シリコン貫通電極においては、上述したように、熱処理による膜ストレスにより、膜剥がれやクラック、変形などが発生する場合があり、さらなる対策が求められている。
　本開示は、このような状況に鑑みてなされたものであり、熱処理により発生する膜ストレスを低減できるようにするものである。
　本開示の第１の側面の半導体装置は、半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む。
　本開示の第２の側面の半導体装置の製造方法は、半導体基板に形成した貫通孔の側壁に、絶縁膜を介して接続導電体を形成して貫通電極を形成し、前記接続導電体が、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含むように形成される。
　本開示の第３の側面の電子機器は、半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む半導体装置を備える。
　本開示の第１乃至第３の側面においては、半導体基板に形成した貫通孔の側壁に、絶縁膜を介して接続導電体を形成して貫通電極が形成され、前記接続導電体が、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含むように形成される。
　半導体装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示に係る半導体装置としての固体撮像装置の外観概略図である。 固体撮像装置の基板構成を説明する図である。 積層基板の回路構成例を示す図である。 画素の等価回路を示す図である。 積層基板の詳細構造を示す図である。 積層基板の詳細構造のその他の例を示す図である。 シリコン貫通電極の第１構造例を示す図である。 接続導電体の膜厚と熱応力を計測したシミュレーション結果を説明する図である。 第１構造例のシリコン貫通電極の製造方法を説明する図である。 第１構造例のシリコン貫通電極の製造方法を説明する図である。 第１構造例のシリコン貫通電極の製造方法を説明する図である。 第１構造例の第１乃至第１０変形例を示す図である。 第１構造例の第１乃至第１０変形例を示す図である。 第１構造例の第１１および第１２変形例を示す図である。 第１１および第１２変形例の製造方法を説明する図である。 第１構造例の第１３および第１４変形例を示す図である。 第１構造例の第１３変形例の製造方法を説明する図である。 第１構造例の第１３変形例の製造方法を説明する図である。 第１構造例の第１５変形例を示す図である。 第１構造例の第１５変形例の製造方法を説明する図である。 シリコン貫通電極の第２構造例を示す図である。 第２構造例のシリコン貫通電極の製造方法を説明する図である。 第２構造例のシリコン貫通電極のその他の製造方法を説明する図である。 第２構造例の変形例を示す断面図である。 第２構造例の変形例の製造方法を説明する図である。 シリコン貫通電極の第３構造例を示す図である。 第３構造例のシリコン貫通電極の平面図である。 第３構造例のシリコン貫通電極の効果を説明する図である。 第３構造例のシリコン貫通電極の製造方法を説明する図である。 第３構造例のシリコン貫通電極の製造方法を説明する図である。 第３構造例の変形例を示す断面図である。 第３構造例のシリコン貫通電極のその他の製造方法を説明する図である。 第３構造例の変形例を示す断面図である。 第３構造例の変形例のシリコン貫通電極の平面図である。 第３構造例におけるバッファ層の積層数を説明する図である。 シリコン貫通電極の第４構造例を示す図である。 第４構造例のシリコン貫通電極の効果を説明する図である。 第４構造例のシリコン貫通電極の効果を説明する図である。 第４構造例のシリコン貫通電極の製造方法を説明する図である。 第４構造例のシリコン貫通電極の製造方法を説明する図である。 第４構造例のシリコン貫通電極の製造方法を説明する図である。 第４構造例の変形例を示す断面図である。 第４構造例の変形例を示す断面図である。 シリコン貫通電極を形成する場合のその他に問題を説明する図である。 シリコン貫通電極の第５構造例を示す図である。 図４５の配線層形成面のチップ全体の平面図である。 第５構造例のシリコン貫通電極の製造方法を説明する図である。 第５構造例のシリコン貫通電極の製造方法を説明する図である。 第５構造例のシリコン貫通電極の製造方法を説明する図である。 第５構造例のシリコン貫通電極の製造方法を説明する図である。 シリコン貫通電極の第６構造例を示す断面図である。 第６構造例のシリコン貫通電極の一部と配線層の平面図である。 第６構造例のシリコン貫通電極の一部と配線層の平面図である。 第６構造例のシリコン貫通電極の製造方法を説明する図である。 第６構造例のシリコン貫通電極の製造方法を説明する図である。 第６構造例のシリコン貫通電極の製造方法を説明する図である。 第６構造例の第１変形例を示す図である。 第６構造例の第２変形例を示す図である。 第６構造例の第３変形例を示す図である。 シリコン貫通電極の第７構造例を示す断面図である。 第１シリコン貫通電極および複数の第２シリコン貫通電極の配置を示す平面図である。 シリコン貫通電極の第７構造例を示す断面図である。 第７構造例のシリコン貫通電極構造の効果を説明する図である。 第７構造例のシリコン貫通電極構造の効果を説明する図である。 第７構造例のシリコン貫通電極の製造方法を説明する図である。 第７構造例のシリコン貫通電極の製造方法を説明する図である。 第７構造例のシリコン貫通電極の製造方法を説明する図である。 第７構造例の変形例を示す図である。 本開示の技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 イメージセンサの使用例を説明する図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．シリコン貫通電極の熱処理による膜ストレスの問題
３．シリコン貫通電極の第１構造例
４．シリコン貫通電極の第１構造例の製造方法
５．シリコン貫通電極の第１構造例の変形例
６．シリコン貫通電極の第１構造例のまとめ
７．シリコン貫通電極の第２構造例
８．シリコン貫通電極の第２構造例のまとめ
９．シリコン貫通電極の第３構造例
１０．シリコン貫通電極の第３構造例のまとめ
１１．シリコン貫通電極の第４構造例
１２．シリコン貫通電極の第４構造例のまとめ
１３．シリコン貫通電極の高電圧印加時の問題
１４．シリコン貫通電極の第５構造例
１５．シリコン貫通電極の第５構造例のまとめ
１６．シリコン貫通電極の第６構造例
１７．シリコン貫通電極の第６構造例のまとめ
１８．シリコン貫通電極の第７構造例
１９．シリコン貫通電極の第７構造例のまとめ
２０．電子機器への適用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付すことにより重複説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．固体撮像装置の概略構成＞
＜外観概略図＞
　図１は、本開示に係る半導体装置としての固体撮像装置の外観概略図を示している。
　図１に示される固体撮像装置１は、下側基板１１と上側基板１２とが積層されて構成された積層基板１３がパッケージ化された半導体パッケージである。固体撮像装置１は、図中の矢印で示される方向から入射される光を電気信号へ変換して出力する。
　下側基板１１には、不図示の外部基板と電気的に接続するための裏面電極であるはんだボール１４が、複数、形成されている。
　上側基板１２の上面には、R（赤）、G（緑）、またはB(青)のカラーフィルタ１５とオンチップレンズ１６が形成されている。また、上側基板１２は、オンチップレンズ１６を保護するためのガラス保護基板１８と、ガラスシール樹脂１７を介してキャビティレス構造で接続されている。
　例えば、上側基板１２には、図２のAに示されるように、光電変換を行う画素部が２次元配列された画素領域２１と、画素部の制御を行う制御回路２２が形成されており、下側基板１１には、画素部から出力された画素信号を処理する信号処理回路などのロジック回路２３が形成されている。
　あるいはまた、図２のBに示されるように、上側基板１２には、画素領域２１のみが形成され、下側基板１１に、制御回路２２とロジック回路２３が形成される構成でもよい。
　以上のように、ロジック回路２３、または、制御回路２２及びロジック回路２３の両方を、画素領域２１の上側基板１２とは別の下側基板１１に形成して積層させることで、１枚の半導体基板に、画素領域２１、制御回路２２、およびロジック回路２３を平面方向に配置した場合と比較して、固体撮像装置１としてのサイズを小型化することができる。
　以下では、少なくとも画素領域２１が形成される上側基板１２を、画素センサ基板１２と称し、少なくともロジック回路２３が形成される下側基板１１を、ロジック基板１１と称して説明を行う。
＜積層基板の構成例＞
　図３は、積層基板１３の回路構成例を示している。
　積層基板１３は、画素３２が２次元アレイ状に配列された画素アレイ部３３と、垂直駆動回路３４、カラム信号処理回路３５、水平駆動回路３６、出力回路３７、制御回路３８、入出力端子３９などを含む。
　画素３２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。画素３２の回路構成例については、図４を参照して後述する。
　また、画素３２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
　制御回路３８は、入力クロックと、動作モードなどを指令するデータを受け取り、また積層基板１３の内部情報などのデータを出力する。すなわち、制御回路３８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路３８は、生成したクロック信号や制御信号を、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６等に出力する。
　垂直駆動回路３４は、例えばシフトレジスタによって構成され、所定の画素駆動配線４０を選択し、選択された画素駆動配線４０に画素３２を駆動するためのパルスを供給し、行単位で画素３２を駆動する。すなわち、垂直駆動回路３４は、画素アレイ部３３の各画素３２を行単位で順次垂直方向に選択走査し、各画素３２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４１を通してカラム信号処理回路３５に供給する。
　カラム信号処理回路３５は、画素３２の列ごとに配置されており、１行分の画素３２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
　水平駆動回路３６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３５の各々を順番に選択し、カラム信号処理回路３５の各々から画素信号を水平信号線４２に出力させる。
　出力回路３７は、カラム信号処理回路３５の各々から水平信号線４２を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子３９は、外部と信号のやりとりをする。
　以上のように構成される積層基板１３は、CDS処理とAD変換処理を行うカラム信号処理回路３５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
＜画素の回路構成例＞
　図４は、画素３２の等価回路を示している。
　図４に示される画素３２は、電子式のグローバルシャッタ機能を実現する構成を示している。
　画素３２は、光電変換素子としてのフォトダイオード５１、第１転送トランジスタ５２、メモリ部（MEM）５３、第２転送トランジスタ５４、FD(フローティング拡散領域)５５、リセットトランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、及び排出トランジスタ５９を有する。
　フォトダイオード５１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード５１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ５２を介してメモリ部５３に接続されている。また、フォトダイオード５１のカソード端子は、不要な電荷を排出するための排出トランジスタ５９とも接続されている。
　第１転送トランジスタ５２は、転送信号TRXによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、メモリ部５３に転送する。メモリ部５３は、FD５５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。
　第２転送トランジスタ５４は、転送信号TRGによりオンされたとき、メモリ部５３に保持されている電荷を読み出し、FD５５に転送する。
　FD５５は、メモリ部５３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ５６は、リセット信号RSTによりオンされたとき、FD５５に蓄積されている電荷が定電圧源VDDに排出されることで、FD５５の電位をリセットする。
　増幅トランジスタ５７は、FD５５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５７は定電流源としての負荷MOS６０とソースフォロワ回路を構成し、FD５５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５（図３）に出力される。負荷MOS６０は、例えば、カラム信号処理回路３５内に配置されている。
　選択トランジスタ５８は、選択信号SELにより画素３２が選択されたときオンされ、画素３２の画素信号を、垂直信号線４１を介してカラム信号処理回路３５に出力する。
　排出トランジスタ５９は、排出信号OFGによりオンされたとき、フォトダイオード５１に蓄積されている不要電荷を定電圧源VDDに排出する。
　転送信号TRX及びTRG、リセット信号RST、排出信号OFG、並びに選択信号SELは、画素駆動配線４０を介して垂直駆動回路３４から供給される。
　画素３２の動作について簡単に説明する。
　まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ５９に供給されることにより排出トランジスタ５９がオンされ、フォトダイオード５１に蓄積されている電荷が定電圧源VDDに排出され、全画素のフォトダイオード５１がリセットされる。
　フォトダイオード５１のリセット後、排出トランジスタ５９が、Lowレベルの排出信号OFGによりオフされると、画素アレイ部３３の全画素で露光が開始される。
　予め定められた所定の露光時間が経過すると、画素アレイ部３３の全画素において、転送信号TRXにより第１転送トランジスタ５２がオンされ、フォトダイオード５１に蓄積されていた電荷が、メモリ部５３に転送される。
　第１転送トランジスタ５２がオフされた後、各画素３２のメモリ部５３に保持されている電荷が、行単位に、順次、カラム信号処理回路３５に読み出される。読み出し動作では、読出し行の画素３２の第２転送トランジスタ５４が転送信号TRGによりオンされ、メモリ部５３に保持されている電荷が、FD５５に転送される。そして、選択トランジスタ５８が選択信号SELによりオンされることで、FD５５に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５に出力される。
　以上のように、図４の画素回路を有する画素３２は、露光時間を画素アレイ部３３の全画素で同一に設定し、露光終了後はメモリ部５３に電荷を一時的に保持しておいて、メモリ部５３から行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
　なお、画素３２の回路構成としては、図４に示した構成に限定されるものではなく、例えば、メモリ部５３を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。
＜積層基板の詳細構造＞
　次に、図５を参照して、積層基板１３の詳細構造について説明する。図５は、固体撮像装置１の一部分を拡大して示した断面図である。
　ロジック基板１１には、例えばシリコン（Si）で構成された半導体基板８１（以下、シリコン基板８１という。）の上側（画素センサ基板１２側）に、多層配線層８２が形成されている。この多層配線層８２により、図２の制御回路２２やロジック回路２３が構成されている。
　多層配線層８２は、画素センサ基板１２に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、及び、シリコン基板８１に最も近い最下層の配線層８３ｃなどからなる複数層の配線層８３と、各配線層８３の間に形成された層間絶縁膜８４とで構成される。
　複数層の配線層８３は、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などを用いて形成され、層間絶縁膜８４は、例えば、SiO2膜、SiN膜、SiON膜などで形成される。複数層の配線層８３及び層間絶縁膜８４のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
　シリコン基板８１の所定の位置には、シリコン基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導電体８７が埋め込まれることにより、シリコン貫通電極（TSV：Through Silicon Via）８８が形成されている。絶縁膜８６は、例えば、SiO2膜、SiN膜、SiON膜などで形成することができる。
　なお、図５に示されるシリコン貫通電極８８では、内壁面に沿って絶縁膜８６と接続導電体８７が成膜され、シリコン貫通孔８５内部が空洞となっているが、内径によってはシリコン貫通孔８５内部全体が接続導電体８７で埋め込まれることもある。換言すれば、貫通孔の内部が導体で埋め込まれていても、一部が空洞となっていてもどちらでもよい。このことは、後述するチップ貫通電極(TCV：Through Chip Via)１０５などについても同様である。
　シリコン貫通電極８８の接続導電体８７は、シリコン基板８１の下面側に形成された再配線９０と接続されており、再配線９０は、はんだボール１４と接続されている。接続導電体８７及び再配線９０は、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ニッケル(Ni)、金(Au)、ポリシリコンなどで形成することができる。
　また、シリコン基板８１の下面側には、はんだボール１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
　一方、画素センサ基板１２には、シリコン（Si）で構成された半導体基板１０１（以下、シリコン基板１０１という。）の下側（ロジック基板１１側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図２の画素領域２１の画素回路が構成されている。
　多層配線層１０２は、シリコン基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、及び、ロジック基板１１に最も近い最下層の配線層１０３ｃなどからなる複数層の配線層１０３と、各配線層１０３の間に形成された層間絶縁膜１０４とで構成される。
　複数層の配線層１０３及び層間絶縁膜１０４として使用される材料は、上述した配線層８３及び層間絶縁膜８４の材料と同種のものを採用することができる。また、複数層の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３及び層間絶縁膜８４と同様である。
　なお、図５の例では、画素センサ基板１２の多層配線層１０２は３層の配線層１０３で構成され、ロジック基板１１の多層配線層８２は４層の配線層８３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
　シリコン基板１０１内には、PN接合により形成されたフォトダイオード５１が、画素３２ごとに形成されている。
　また、図示は省略されているが、多層配線層１０２とシリコン基板１０１には、第１転送トランジスタ５２、第２転送トランジスタ５４などの複数の画素トランジスタや、メモリ部（MEM）５３なども形成されている。
　カラーフィルタ１５とオンチップレンズ１６が形成されていないシリコン基板１０１の所定の位置には、画素センサ基板１２の配線層１０３ａと接続されているシリコン貫通電極１０９と、ロジック基板１１の配線層８３ａと接続されているチップ貫通電極１０５が、形成されている。
　チップ貫通電極１０５とシリコン貫通電極１０９は、シリコン基板１０１上面に形成された接続用配線１０６で接続されている。また、シリコン貫通電極１０９及びチップ貫通電極１０５のそれぞれとシリコン基板１０１との間には、絶縁膜１０７が形成されている。さらに、シリコン基板１０１の上面には、絶縁膜（平坦化膜）１０８を介して、カラーフィルタ１５やオンチップレンズ１６が形成されている。
　以上のように、固体撮像装置１の積層基板１３は、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とを貼り合わせた積層構造となっている。図５では、ロジック基板１１の多層配線層８２と、画素センサ基板１２の多層配線層１０２との貼り合わせ面が、破線で示されている。
　また、固体撮像装置１の積層基板１３では、画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続されている。そして、ロジック基板１１の配線層８３とはんだボール（裏面電極）１４が、シリコン貫通電極８８と再配線９０により接続されている。これにより、固体撮像装置１の平面積を、極限まで小さくすることができる。
　さらに、積層基板１３とガラス保護基板１８との間を、ガラスシール樹脂１７によりキャビティレス構造で貼り合わせることにより、高さ方向についても低くすることができる。
　したがって、図１に示される固体撮像装置１によれば、より小型化した半導体装置（半導体パッケージ）を実現することができる。
　なお、ロジック基板１１と画素センサ基板１２の電気的接続には、貫通電極を用いるのではなく、図６に示されるような、配線層８３と配線層１０３の金属配線どうしの金属接合を用いることもできる。
　即ち、図５に示した積層基板１３の詳細構造では、ロジック基板１１と画素センサ基板１２が、チップ貫通電極１０５とシリコン貫通電極１０９の２本の貫通電極を用いて接続されていたのに対して、図６の積層基板１３の詳細構造では、ロジック基板１１の多層配線層８２内の最上層の配線層８３ａと、画素センサ基板１２の多層配線層１０２内の最下層の配線層１０３ｃとが、金属接合（Cu－Cu接合）により接続されている。
　図６の積層基板１３の詳細構造例において、固体撮像装置１下側のはんだボール１４との接続方法は、図５の詳細構造と同様である。すなわち、シリコン貫通電極８８がロジック基板１１の最下層の配線層８３ｃと接続されることにより、はんだボール１４と積層基板１３内の配線層８３及び配線層１０３とが接続されている。
　一方、図６の詳細構造においては、シリコン基板８１の下面側に、はんだボール１４が接続される再配線９０と同一層に、電気的にはどこにも接続されていないダミー配線９２が、再配線９０と同一の配線材料で形成されている点が、図５に示した詳細構造と異なる。
　このダミー配線９２は、ロジック基板１１側の最上層の配線層８３ａと、画素センサ基板１２側の最下層の配線層１０３ｃの金属接合（Cu－Cu接合）時の凹凸の影響を低減するためのものである。すなわち、Cu－Cu接合を行う際に、シリコン基板８１の下面の一部の領域のみに再配線９０が形成されていると、再配線９０の有無による厚みの差で凹凸が発生する。ダミー配線９２を設けることで、凹凸の影響を低減することができる。
＜２．シリコン貫通電極の熱処理による膜ストレスの問題＞
　ところで、固体撮像装置１のロジック基板１１に形成されたシリコン貫通電極８８は、例えば、出力端子としてのはんだボール１４に接続され、装置内で生成された画素信号を、装置外の外部基板へ出力する電極として機能する。
　シリコン貫通電極８８は、シリコン基板８１に形成したシリコン貫通孔８５の側壁に、例えばプラズマCVD法などを用いて絶縁膜８６を形成し、絶縁膜８６の上面（シリコン貫通孔８５の内側）に、接続導電体８７として、例えば銅（Cu）を電解めっき法により形成した構造を有している。
　このように形成したシリコン貫通電極８８において、電解めっき法により接続導電体８７を形成した後に実施される各種の熱処理工程によって、絶縁膜８６の膜剥がれやクラックが発生する場合がある。
　そこで以下では、熱処理により発生する膜ストレスを低減し、絶縁膜８６の膜剥がれやクラックを抑制できるようにしたシリコン貫通電極の構造について説明する。
＜３．シリコン貫通電極の第１構造例＞
　図７は、膜ストレスを低減できるようにしたシリコン貫通電極の第１構造例を示す図である。
　図７のBおよびCは、シリコン貫通電極の第１構造例であるシリコン貫通電極１２０の断面図である。図７のBは、図７のAのX-X’線における断面図であり、図７のCは、図７のAのY-Y’線における断面図である。
　シリコン貫通電極１２０は、シリコン基板１２１を貫通するシリコン貫通孔１２２の側壁（内壁）に、接続導電体１２４を形成して構成される。接続導電体１２４は、シリコン基板１２１の上面にも形成されている。接続導電体１２４とシリコン基板１２１との間には、絶縁膜１２３が形成されている。したがって、換言すれば、シリコン貫通電極１２０は、シリコン基板１２１の上面およびシリコン貫通孔１２２の側壁に形成された絶縁膜１２３と、その上面に形成された接続導電体１２４とで構成される。
　接続導電体１２４は、図７のBおよびCにおいて下側となるシリコン基板１２１の下面側で、層間絶縁膜１２５内に形成された配線層１２６と接続されることで、シリコン基板１２１の下面側と上面側とを電気的に接続する。
　図７のAは、図７のBおよびCのシリコン基板１２１の任意の深さ位置における接続導電体１２４の平面図である。
　接続導電体１２４を上面から見ると、図７のAに示されるように、接続導電体１２４は、シリコン貫通孔１２２の径方向の厚みが薄い薄膜部１３１Aと、薄膜部１３１Aと比較して径方向の厚みが厚い厚膜部１３１Bとを有している。厚膜部１３１Bは、シリコン貫通孔１２２の径方向外側の凸部で構成される。図７のBの断面図は、接続導電体１２４の厚膜部１３１Bを通る断面図であり、図７のCの断面図は、接続導電体１２４の薄膜部１３１Aを通る断面図である。
　図７の例では、４個の厚膜部１３１Bが均等配置となるように９０度間隔で配置されているが、厚膜部１３１Bの個数は４個に限られない。厚膜部１３１Bは、薄膜部１３１Aに対して１か所以上設けられていればよい。
　図７のシリコン貫通電極１２０は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板１２１が、図５のシリコン基板８１に対応し、配線層１２６が、図５の配線層８３ｃに対応する。図７において上側となるシリコン基板１２１の上面側に形成された接続導電体１２４が、図５の再配線９０も兼用し、接続導電体１２４上に、例えば、はんだボール１４（図５または図６）が形成される。絶縁膜１２３は、図５の絶縁膜８６と同様に、例えば、SiON膜、SiO2膜、SiN膜などで形成することができる。接続導電体１２４は、図５の接続導電体８７と同様に、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ニッケル(Ni)、金(Au)、ポリシリコンなどで形成することができる。
　図８は、シリコン基板１２１上面とシリコン貫通孔１２２側壁の両方または一方の接続導電体１２４の膜厚を変更して、側壁の絶縁膜１２３に生じる熱応力を計測したシミュレーション結果を示している。
　図８の下側のグラフは、（１）シリコン基板１２１上面とシリコン貫通孔１２２側壁の両方の接続導電体１２４の膜厚を変更した場合、（２）シリコン貫通孔１２２側壁の接続導電体１２４の膜厚のみを変更した場合、（３）シリコン基板１２１上面の接続導電体１２４の膜厚のみを変更した場合、の熱応力の変化を示している。なお、接続導電体１２４の材料は銅（Cu）、絶縁膜１２３はSiO2膜とした。
　シミュレーション結果のグラフによると、シリコン基板１２１上面の接続導電体１２４の膜厚のみ薄くした場合の（３）では、熱応力は大きくなり、シリコン貫通孔１２２側壁の膜厚を薄くした場合の（１）および（２）では、熱応力は小さくなっている。これより、シリコン貫通孔１２２側壁の絶縁膜１２３に生じる熱応力に対しては、接続導電体１２４の側壁の膜厚が支配的であり、シリコン基板１２１上面の膜厚は寄与しないことが分かる。
　以上のシミュレーション結果から、シリコン貫通孔１２２側壁の接続導電体１２４の膜厚をできるだけ薄く形成することで、熱処理により発生する膜ストレスを低減し、絶縁膜１２３の膜剥がれやクラックを抑制することができる。
　一方で、シリコン貫通孔１２２側壁の接続導電体１２４の膜厚を全て薄く形成すると、シリコン貫通電極１２０の抵抗増大、配線層１２６との接続信頼性の低下などが懸念される。
　そこで、図７に示したシリコン貫通電極１２０は、接続導電体１２４の一部を薄膜部１３１Aとして膜ストレスを低減しつつ、他の一部を厚膜部１３１Bとすることで、膜厚の厚い厚膜部１３１Bで抵抗を低減し、接続信頼性を向上させている。
＜４．シリコン貫通電極の第１構造例の製造方法＞
　図９乃至図１１を参照して、図７に示した第１構造例のシリコン貫通電極１２０の製造方法を説明する。図９乃至図１１においても、図７のAのX-X’線における断面とY-Y’線における断面の両方について図示して説明する。
　初めに、図９のAに示されるように、シリコン基板１２１の画素センサ基板１２側（図５）に、層間絶縁膜１２５および配線層１２６を含む多層配線層（図５の多層配線層８２）が形成される。そして、シリコン基板１２１の多層配線層が形成された側の面と反対側のシリコン基板１２１上に、フォトレジスト１４１がパターニングされる。フォトレジスト１４１は、シリコン貫通電極１２０（不図示）を配置する位置が開口されるようにパターニングされている。このフォトレジスト１４１の開口領域は、図７のAの接続導電体１２４の平面領域に合わせて形成される。シリコン基板１２１の厚みは、例えば６０ないし８０μm程度、フォトレジスト１４１の膜厚は、例えば２０μm程度、フォトレジスト１４１の開口領域の直径は、例えば６０ないし８０μm程度とされる。シリコン基板１２１の下面側には、層間絶縁膜１２５および配線層１２６が既に形成されている。
　次に、図９のBに示されるように、ドライエッチングにより、フォトレジスト１４１の開口領域に対応するシリコン基板１２１が除去され、シリコン貫通孔１２２が形成される。
　次に、図９のCに示されるように、ウェット処理またはアッシング処理によりフォトレジスト１４１が剥離された後、図９のDに示されるように、シリコン基板１２１上面全体に、絶縁膜１２３が、例えばプラズマCVD法で成膜される。シリコン貫通孔１２２の底面および側壁にも絶縁膜１２３が成膜される。絶縁膜１２３は、例えば、SiON膜、SiO2膜やSiN膜などとすることができる。シリコン基板１２１上面の絶縁膜１２３の膜厚は、例えば、８ないし１０μm程度とされる。
　次に、図１０のAに示されるように、シリコン貫通孔１２２底面の絶縁膜１２３が、エッチバック法を用いて除去され、シリコン基板１２１に最も近い配線層１２６が露出される。
　次に、図１０のBに示されるように、PVD(Physical Vapor Deposition)法を用いて、バリアメタル膜（不図示）と、Cuシード層１２４Aが形成される。バリアメタル膜は、接続導電体１２４（Cu）の拡散を防止するための膜であり、Cuシード層１２４Aは、電解めっき法により接続導電体１２４を埋め込む際の電極となる。バリアメタル膜の材料には、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。第１構造例においては、バリアメタル膜としてチタンが用いられる。バリアメタル膜の膜厚は、例えば０．３μm程度、Cuシード層１２４Aの膜厚は、例えば０．５μm程度に形成される。
　次に、図１０のCに示されるように、Cuシード層１２４A上の所要の領域にフォトレジスト１４２が形成される。X-X’線断面におけるフォトレジスト１４２の開口領域の直径は、例えば、シリコン貫通孔１２２内のCuシード層１２４Aの直径よりも１５μm程度大きくなるように形成される。
　次に、図１１のAに示されるように、Cuシード層１２４Aを電極として、電解めっき法により銅（Cu）がめっきされ、接続導電体１２４が形成される。X-X’線断面における接続導電体１２４の膜厚は、例えば、７．５μm程度である。
　次に、図１１のBに示されるように、ウェット処理またはアッシング処理によりフォトレジスト１４２が剥離された後、図１１のCに示されるように、フォトレジスト１４２下のバリアメタル膜（不図示）とCuシード層１２４Aが、ウェットエッチングにより除去される。
　以上で、図７に示したシリコン貫通電極１２０が完成する。その後、図５のソルダマスク９１やはんだボール１４が形成される。
　以上の製造方法によれば、シリコン貫通電極１２０は、シリコン貫通孔１２２を形成する際のフォトレジスト１４１のパターニング、電解めっきを行う際のフォトレジスト１４２のパターニングを変更するだけで製造することができ、工程が増える等がないため、実現が容易である。
＜５．シリコン貫通電極の第１構造例の変形例＞
＜第１構造例の第１乃至第１０変形例＞
　図１２および図１３を参照して、シリコン貫通電極の第１構造例としてのシリコン貫通電極１２０の変形例について説明する。
　図１２および図１３は、図７のAと同様、シリコン基板１２１の任意の深さ位置における接続導電体１２４の平面図である。なお、接続導電体１２４は、開口されたシリコン貫通孔１２２の側壁に形成されるので、シリコン貫通孔１２２の平面形状も実質的に示している。
　図１２のAは、図７のAで示した第１構造例と同じ図であり、以下、この形状を第１構造例の基本形状と称する。図７のAで示した接続導電体１２４は、薄膜部１３１Aと、４か所の厚膜部１３１Bと有し、薄膜部１３１Aの平面形状が円形に構成されている。
　図１２のBは、第１構造例の第１変形例を示す上面図である。第１変形例では、薄膜部１３１Aの平面形状が四角形（正方形）に変更されている。また、四角形の薄膜部１３１Aの各辺の中央部に厚膜部１３１Bが配置されている。厚膜部１３１Bの配置個数は、四角形の薄膜部１３１Aの各辺に１個で計４個である。
　図１２のCは、第１構造例の第２変形例を示す上面図である。第２変形例では、薄膜部１３１Aの平面形状が六角形に変更されている。また、六角形の薄膜部１３１Aの各辺の中央部に厚膜部１３１Bが配置されている。厚膜部１３１Bの配置個数は、六角形の薄膜部１３１Aの各辺に１個で計６個である。
　図１２のDは、第１構造例の第３変形例を示す上面図である。第３変形例は、薄膜部１３１Aの平面形状が四角形である点で第1変形例と共通するが、角部がラウンド形状とされている点で第1変形例と相違する。厚膜部１３１Bの配置個数は、四角形の薄膜部１３１Aの各辺に１個で計４個である。
　図１２のEは、第１構造例の第４変形例を示す上面図である。第４変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第４変形例は、厚膜部１３１Bが円形の内側に凸となるように形成されている点で、円形の外側に凸となるように形成された基本形状と相違する。厚膜部１３１Bの配置個数は、９０度間隔で配置されて計４個である。
　図１２のFは、第１構造例の第５変形例を示す上面図である。第５変形例は、薄膜部１３１Aと厚膜部１３１Bとの境界が明確でなく、接続導電体１２４は、側壁の膜厚が円周方向に連続的に変化する平面形状を有する。膜厚が円周方向に連続的に変化する接続導電体１２４の膜厚が最も薄い部分が少なくとも薄膜部１３１Aに相当し、膜厚が最も厚い部分が少なくとも厚膜部１３１Bに相当する。図１２のFの例では、接続導電体１２４の内周部の平面形状は円形であり、外周部の平面形状は楕円形であるが、反対に、接続導電体１２４の内周部の平面形状を楕円形として、外周部の平面形状を円形としてもよい。
　図１３のAは、第１構造例の第６変形例を示す上面図である。第６変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第６変形例は、厚膜部１３１Bの配置箇所が円形状の所定の１箇所とされている点で基本形状と相違する。ただし、第６変形例の１箇所の厚膜部１３１Bの平面積は、基本形状の厚膜部１３１Bの１箇所の平面積よりも大きく形成されている。
　図１３のBは、第１構造例の第７変形例を示す上面図である。第７変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第７変形例は、厚膜部１３１Bの配置個数が計１２個とされ、基本形状の４個よりも多い凸部を有する点で図７のAの基本形状と相違する。１２個の厚膜部１３１Bは、円形の薄膜部１３１Aの外周部に均等な間隔で配置されている。
　図１３のCは、第１構造例の第８変形例を示す上面図である。第８変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第８変形例は、厚膜部１３１Bの平面形状が矩形ではなく、三角形とされている点で図７のAの基本形状と相違する。厚膜部１３１Bの配置個数は、９０度間隔で配置されて計４個である。
　図１３のDは、第１構造例の第９変形例を示す上面図である。第９変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第９変形例は、厚膜部１３１Bの平面形状が矩形ではあるが、その角部がラウンド形状とされている点で図７のAの基本形状と相違する。厚膜部１３１Bの配置個数は、９０度間隔で配置されて計４個である。
　図１３のEは、第１構造例の第１０変形例を示す上面図である。上述した基本形状および第１乃至第９変形例が、凸部を設けることにより厚膜部１３１Bを形成したが、第１０変形例では、凹部が設けられている。第１０変形例の接続導電体１２４は、円形の所定箇所に設けられた凹部の膜厚の薄い部分が薄膜部１３１Aを構成し、凹部以外の円形部分が厚膜部１３１Bを構成する。すなわち、凸部が凹部に変更されたことにより、第１０変形例では、薄膜部１３１Aと厚膜部１３１Bの関係が、図７のAの基本形状と反対となっている。図１３のEのように、凹部である薄膜部１３１Aの個数が４個である場合には、薄膜部１３１Aよりも厚膜部１３１Bの方の構成面積（体積）が大きくなるため、実際には、凹部である薄膜部１３１Aは、多数設けられることが好ましい。
　図１２および図１３に示した各変形例の形状を適宜組み合わせた形状も可能である。例えば、図１３のBの、凸部の厚膜部１３１Bを多数設けた歯車型の第７変形例と、凸部の角部をラウンド形状とする図１３のDの第９変形例とを組合せ、歯車型の凸部の厚膜部１３１Bの角部をラウンド形状としてもよい。
＜第１構造例の第１１および第１２変形例＞
　図１４のAは、第１構造例の第１１変形例を示す平面図である。第１１変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第１１変形例は、厚膜部１３１Bの平面形状が矩形ではなく、半円形または半楕円形とされている点で図７のAの基本形状と相違する。厚膜部１３１Bの配置個数は、９０度間隔で配置されて計４個である。
　図１４のBは、第１構造例の第１２変形例を示す平面図である。第１２変形例は、薄膜部１３１Aの平面形状が円形である点で図７のAの基本形状と共通する。一方、第１２変形例は、厚膜部１３１Bの平面形状が矩形ではなく、半円形または半楕円形の上に、角部をラウンド形状とした矩形を配置した２段重ねの形状とされている点で図７のAの基本形状と相違する。厚膜部１３１Bの配置個数は、９０度間隔で配置されて計４個である。
　図１４のAの第１１変形例や、図１４のBの第１２変形例も、図９のAで説明したフォトレジスト１４１のパターニングを変更するだけで製造することができる。
　図１５のAは、図１４のAの第１１変形例を製造する場合の図９のAの工程におけるフォトレジスト１４１の形成領域を示す平面図である。
　図１５のBは、図１４のBの第１２変形例を製造する場合の図９のAの工程におけるフォトレジスト１４１の形成領域を示す平面図である。
　第１１変形例のように、厚膜部１３１Bの平面形状を、矩形ではなく、半円形または半楕円形とし、角部をなくすことで、角部の応力集中を緩和させることができる。
　第１２変形例のように、厚膜部１３１Bの平面形状を、半円形または半楕円形の上に、角部をなくした矩形を重ねた２段形状とすることで、角部の応力集中を緩和させることができるとともに、厚膜部１３１Bの接続導電体１２４（銅）の量が増えるので、厚膜部１３１Bのさらなる低抵抗化が可能となる。
＜第１構造例の第１３および第１４変形例＞
　次に、シリコン貫通電極の第１構造例の第１３変形例および第１４変形例について説明する。
　図１６のAは、図７のAと同様、第１３変形例のシリコン貫通電極１２０の接続導電体１２４を、シリコン基板１２１の任意の深さ位置で見た平面図である。
　図１６のBは、図７のAと同様、第１４変形例のシリコン貫通電極１２０の接続導電体１２４を、シリコン基板１２１の任意の深さ位置で見た平面図である。
　なお、第１３変形例および第１４変形例の断面図は、図７のBおよびCと同様であるので、省略する。
　図１２のAで示した基本形状の接続導電体１２４は、薄膜部１３１Aの平面形状が円形であり、その円形の外側に凸部を形成し、厚膜部１３１Bとした構造であるのに対して、図１６のAおよびBの第１３変形例および第１４変形例は、厚膜部１３１Bが、円形の薄膜部１３１Aの外側と内側の両方に凸部を設けた構成とされている。
　図１６のAの第１３変形例は、円形の薄膜部１３１Aの外側と内側の両方に厚膜部１３１Bとして設けた凸部全体の形状が四角形の例である。これに対して、図１６のBの第１４変形例は、円形の薄膜部１３１Aの外側と内側の両方に厚膜部１３１Bとして設けた凸部全体の形状が半円形または半楕円形の例である。
　また、図１６のAの第１３変形例、または、図１６のBの第１４変形例と、図１２および図１３に示した各変形例の形状を適宜組み合わせた形状も可能である。例えば、図１６のAの第１３変形例と、図１３のDの厚膜部１３１Bの凸部形状を組合せ、外側と内側の両方に設けた凸部の角部をラウンド形状としてもよい。あるいはまた、図１３のCに示した第８変形例を適用し、外側と内側の両方に設けた厚膜部１３１Bの凸部の平面形状を三角形にしてもよい。
　図１７および図１８を参照して、図１６のAの第１３変形例の製造方法を説明する。図１７および図１８の上段には、シリコン基板１２１上面側からみた上面図を示し、下段には、上段の上面図において一点鎖線で示した線分の断面図を示している。
　まず、シリコン基板１２１上に、四角形の厚膜部１３１Bを形成する位置が開口するようにフォトレジスト（不図示）をパターニングし、ドライエッチングを行うことにより、図１７のAに示されるように、シリコン貫通孔１５１が、厚膜部１３１Bを形成する位置に形成される。図１７のAは、図９のA乃至Cの３工程に相当する処理が終了し、フォトレジストが除去された後の状態を示している。
　次に、図１７のBに示されるように、シリコン基板１２１上面全体に、絶縁膜１５２が、例えばプラズマCVD法で成膜される。シリコン貫通孔１５１の底面および側壁にも絶縁膜１５２が成膜される。絶縁膜１５２は、例えば、SiON膜、SiO2膜やSiN膜などとすることができる。
　次に、図１７のCに示されるように、シリコン貫通孔１５１底面の絶縁膜１５２が、エッチバック法を用いて除去され、シリコン基板１２１に最も近い配線層１２６が露出される。
　次に、図１７のDに示されるように、シリコン貫通孔１５１に、接続導電体１２４の厚膜部１３１Bとなる銅１２４Bが埋め込まれた後、CMPにより上面が平坦化される。
　次に、図１８のAに示されるように、シリコン基板１２１上面の絶縁膜１５２および銅１２４Bのさらに上面に、フォトレジスト１５３が、薄膜部１３１Aの平面形状に合わせた円形状でパターニングされる。フォトレジスト１５３は、厚膜部１３１Bとなる銅１２４B部分の上面にも形成される。厚膜部１３１Bとなる銅１２４B部分が、９０度間隔で４箇所形成されているため、円形状のフォトレジスト１５３のパターニングが、仮に、縦方向または横方向のどちらかにずれたとしても、４箇所の銅１２４B部分の少なくとも１箇所は必ず覆われるため、厚膜部１３１Bとして残すことができる。すなわち、厚膜部１３１Bを、９０度間隔で４箇所に配置した構造は、フォトレジスト１５３のパターニングのずれに有利な配置であると言える。
　次に、図１８のBに示されるように、ドライエッチングにより、フォトレジスト１５３の開口領域に対応するシリコン基板１２１が除去され、シリコン貫通孔１５４が形成される。その後、図１８のCに示されるように、最上面に形成されたフォトレジスト１５３が剥離される。
　図１８のC以降は、図９のDから図１１のCを参照して説明した第１構造の基本形状の製造方法が実施される。図９のDから図１１のCまでの工程を簡単に説明すると、図９のDで説明したように、シリコン貫通孔１５４の底面および側壁に、絶縁膜１２３が成膜される。そして、バリアメタル膜、Cuシード層１２４Aが形成され、電解めっき法により銅（Cu）が形成され、接続導電体１２４とされる。最後に、不要な領域のバリアメタル膜とCuシード層１２４Aが除去される。
　以上の製造方法により、図１６のAに示した接続導電体１２４を有するシリコン貫通電極１２０を形成することができる。
　なお、図１６のBの第１４変形例、すなわち、外側と内側の両方に設けた凸部全体の形状が円形または楕円形の接続導電体１２４を有するシリコン貫通電極１２０の製造方法も、図１７および図１８を参照して説明した第１３変形例と、基本的に同様である。図１７のAのシリコン貫通孔１５１のパターン形状と、図１８のAのフォトレジスト１５３のパターン形状が、円形または楕円形の形状となる点が異なる。
＜第１構造例の第１５変形例＞
　次に、シリコン貫通電極の第１構造例の第１５変形例について説明する。
　図１９のBは、第１５変形例のシリコン貫通電極１２０の断面図である。図１９のBは、図１９のAのX-X’線における断面図である。
　図１９のAは、第１５変形例のシリコン貫通電極１２０の接続導電体１２４を、図１９のBのシリコン基板１２１の所定の深さ位置で見たときの平面図である。
　第１５変形例のシリコン貫通電極１２０の接続導電体１２４は、図１９のAに示されるように、図７のAにおいて厚膜部１３１Bが形成されていた４箇所部分が分断され、４個の円弧状導電体１３１Cに分離されて構成されている。ただし、４個の円弧状導電体１３１Cは、図１９のBに示されるように、層間絶縁膜１２５内の配線層１２６に接続する底面部分でつながって一体化されている。
　接続導電体１２４以外の構成は、第１構造例の基本形状と同様である。
　図２０を参照して、図１９の第１５変形例の製造方法を説明する。図２０の上段には、シリコン基板１２１上面側からみた上面図を示し、下段には、上段の上面図において一点鎖線で示した線分の断面図を示している。
　まず、シリコン基板１２１上に、フォトレジスト（不図示）をパターニングし、ドライエッチングを行うことにより、図２０のAに示されるように、シリコン貫通孔１２２が形成される。図２０のAは、図９のA乃至Cの３工程に相当する処理が終了し、フォトレジストが除去された後の状態を示している。
　ここで、図７の基本形状と異なる点として、図２０のAの上面図に示されるように、シリコン貫通孔１２２には、４箇所の溝パターン１２２Aが形成されている。溝パターン１２２Aは、円周部を底辺とし、円形状の外側の頂角（頂点）へ向けて幅が細くなる三角形状のパターンである。
　次に、図９のDで説明した絶縁膜１２３の成膜工程と、図１０のAで説明したエッチバック工程とが行われた後、図１０のBで説明した、バリアメタル膜（不図示）とCuシード層１２４Aを形成する工程が行われる。図２０のBは、Cuシード層１２４Aが形成された状態を示している。ここで、バリアメタル膜とCuシード層１２４Aはスパッタ法により形成されるが、スパッタのカバレッジが悪いため、４箇所の溝パターン１２２Aの領域には、バリアメタル膜とCuシード層１２４Aが成膜されない。また、アスペクトレシオが所定値以上の高い場所（例えば、アスペクトレシオが２以上）では、バリアメタル膜とCuシード層１２４Aが成膜されないため、図２０のBのように、シリコン貫通孔１２２の溝パターン１２２Aを除く底面と、絶縁膜１２３の上面およびそれに近い溝パターン１２２Aの一部のみに、バリアメタル膜とCuシード層１２４Aが成膜される。
　次に、図１１のAで説明した工程と同様に、Cuシード層１２４A上の所要の領域にフォトレジスト１４２（不図示）を形成した後、Cuシード層１２４Aを電極として電解めっき法により銅（Cu）が形成され、接続導電体１２４とされる。
　図２０のCは、溝パターン１２２Aの領域を含む断面図を示しており、図２０のDは、溝パターン１２２Aの領域を含まない断面図を示している。Cuシード層１２４Aが成膜されていない溝パターン１２２Aの領域では、めっきの銅（Cu）が成長しないため、結果として、図１９のAに示したように、溝パターン１２２Aがある４箇所の領域で接続導電体１２４としての銅が分断された構造が形成される。
　図２０のCおよびD以降の工程、具体的には、フォトレジスト１４２を剥離し、不要なバリアメタル膜およびCuシード層１２４Aを除去する工程は、図１１で説明した基本形状の製造方法と同様である。
　上述した第１５変形例のシリコン貫通電極１２０の構造および製造方法によれば、電解めっき法を用いた接続導電体１２４の形成において、溝パターン１２２Aを設けたことにより、接続導電体１２４が、シリコン貫通孔１２２の側壁に形成される接続導電体１２４（銅）の膜厚に関わらず、溝パターン１２２A部分で必ず分断される。
　第１５変形例のシリコン貫通電極１２０は、シリコン貫通孔１２２の側壁に形成される接続導電体１２４（銅）の膜厚を厚めに形成する場合に有利となり、接続導電体１２４の低抵抗化、膜ストレスの緩和が可能となる。
＜６．シリコン貫通電極の第１構造例のまとめ＞
　以上のように、第１構造例のシリコン貫通電極１２０は、シリコン基板１２１に形成されたシリコン貫通孔１２２の側壁に、絶縁膜１２３を介して接続導電体１２４を有する。シリコン貫通孔１２２の任意の深さの断面において、接続導電体１２４は、膜厚が薄い薄膜部１３１Aと、膜厚が厚い厚膜部１３１Bとを含む複数の厚みを有する。薄膜部１３１Aまたは厚膜部１３１Bのいずれか一方は、シリコン貫通孔１２２の平面形状の所定箇所に凸部または凹部を形成することで配置されている。凸部または凹部により形成された薄膜部１３１Aまたは厚膜部１３１Bは、１箇所以上あればよい。また、凸部は、シリコン貫通孔１２２の平面形状の外側と内側の両方にあってもよい。シリコン貫通孔１２２の平面形状は、円形、楕円形、多角形などのいずれかとすることができる。多角形には、角部がラウンド形状の多角形も含まれる。
　シリコン貫通電極の第１構造例であるシリコン貫通電極１２０によれば、接続導電体１２４が薄膜部１３１Aを備えることにより膜ストレスを低減しつつ、厚膜部１３１Bを備えることで抵抗を低減し、接続信頼性を向上させる。
　製造方法の観点で言えば、シリコン貫通電極１２０は、工程数を増加することなく形成できるので、実現が容易である。上述した先行技術文献として示した特許文献１の構造のような段差も発生しないため、段差を解消するための平坦化する工程も不要である。
＜７．シリコン貫通電極の第２構造例＞
　次に、膜ストレスを低減できるようにしたシリコン貫通電極の第２構造例について説明する。
　図２１は、シリコン貫通電極の第２構造例を示す図である。
　図２１のBは、シリコン貫通電極の第２構造例であるシリコン貫通電極２００の断面図である。
　図２１のAは、図２１のBのシリコン貫通電極２００を、シリコン基板１２１の任意の深さ位置で見た平面図である。
　シリコン貫通電極２００は、シリコン基板２０１を貫通する接続導電体２０４を含んで構成される。接続導電体２０４は、シリコン基板２０１に形成されたシリコン貫通孔２０２の側壁（内壁）と、シリコン基板２０１の上面に、絶縁膜２０３を介して形成されている。シリコン貫通孔２０２の側壁に形成された接続導電体２０４のさらに内側には、接続導電体２０４の応力を抑制するストレス抑制膜２０５が形成されている。したがって、シリコン貫通電極２００は、シリコン基板２０１の上面およびシリコン貫通孔２０２の側壁に形成された絶縁膜２０３と、その上面に形成された接続導電体２０４と、ストレス抑制膜２０５とで構成される。ストレス抑制膜２０５は、シリコン基板２０１の上面において、接続導電体２０４の外周部の側壁にも形成されている。ストレス抑制膜２０５のさらに内側には、ソルダマスク２０８が埋め込まれている。ソルダマスク２０８は、シリコン基板２０１上面の絶縁膜２０３上にも形成され、シリコン基板２０１上面が保護されている。
　接続導電体２０４は、図２１において下側となるシリコン基板２０１の下面側で、層間絶縁膜２０６内に形成された配線層２０７と接続されることにより、シリコン基板２０１の下面側と上面側とを電気的に接続する。
　図２１のシリコン貫通電極２００は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板２０１が、図５のシリコン基板８１に対応し、配線層２０７が、図５の配線層８３ｃに対応する。図２１において上側となるシリコン基板２０１の上面側に形成された接続導電体２０４が、図５の再配線９０も兼用し、ソルダマスク２０８が形成されていない接続導電体２０４上に、例えば、はんだボール１４（図５または図６）が形成される。
　接続導電体２０４は、図５の接続導電体８７と同様に、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ニッケル(Ni)、金(Au)、ポリシリコンなどで形成することができる。例えば、上述した例と同様に、接続導電体２０４を、銅を用いて形成した場合には、接続導電体２０４は、２５０ないし７００Mpa程度の引張応力を有することとなる。
　そこで、引張応力を抑制するストレス抑制膜２０５としては、例えば、引張応力とは逆の圧縮応力を持つ膜、すなわち逆ストレス膜が採用される。圧縮応力を持つ逆ストレス膜としては、例えば、SiN膜、SiO2膜、SiON膜などの絶縁膜を採用することができる。そのなかでも、SiN膜は、プロセスの制御も容易であるため好適である。また、SiN膜、SiO2膜、SiON膜等の絶縁膜は、一般に熱膨張係数も低い。
　また、ストレス抑制膜２０５は、引張応力とは逆の圧縮応力を持つ金属膜や、接続導電体２０４の材料よりも低い引張応力を持つ低ストレスの金属膜であってもよい。接続導電体２０４としての銅が、２５０ないし７００Mpa程度の引張応力であるので、金属膜は、０から２５０Mpaより小さい引張応力（０＜σ（引張）＜２５０）を持つ膜か、０から７００Mpaの範囲内の圧縮応力（０＜σ（圧縮）＝＜７００）を持つ膜とすればよい。このような金属膜の例としては、例えば、TaNが挙げられる。TaNは、バリアメタルとしても使われる材料であるため、バリアメタルと共通化して用いることができる利点がある。
＜シリコン貫通電極の第２構造例の製造方法＞
　図２２を参照して、図２１に示した第２構造例のシリコン貫通電極２００の製造方法を説明する。
　初めに、図２２のAに示されるように、シリコン基板２０１にシリコン貫通孔２０２が形成された後、絶縁膜２０３および接続導電体２０４が形成される。図２２のAまでの製造工程は、上述した第１構造例と同様である。
　次に、図２２のBに示されるように、シリコン貫通孔２０２内の接続導電体２０４の上面（内壁）と、シリコン基板２０１の上面に、ストレス抑制膜２０５が形成される。ストレス抑制膜２０５は、例えば、引張応力とは逆の圧縮応力を持つSiN膜とされる。
　そして、全面エッチバック工程により、シリコン基板２０１の平面方向に垂直な方向にストレス抑制膜２０５が全体的に除去されることにより、図２２のCに示されるように、シリコン基板２０１上の接続導電体２０４上面のストレス抑制膜２０５が除去され、図２１のBに示したシリコン貫通電極２００が完成する。最後に、図示は省略するが、ソルダマスク２０８が、シリコン貫通電極２００の内側に埋め込まれるとともに、シリコン基板２０１上面の絶縁膜２０３上にも形成される。
　ストレス抑制膜２０５を金属膜で形成する場合には、図２３に示す製造方法を採用することもできる。
　すなわち、図２３は、図２１に示したシリコン貫通電極２００のその他の製造方法を示す図である。
　具体的には、図２３のAに示されるように、Cuシード層を電極として電解めっき法により銅（Cu）が成長され、接続導電体２０４が形成された後、フォトレジスト２１１を剥離せずに、図２３のBに示されるように、ストレス抑制膜２０５としての金属膜が成膜される。金属膜の成膜方法は、スパッタ法が好ましいが、低温のCVD法でも成膜可能である。
　そして、全面エッチバック工程により、シリコン基板２０１の平面方向に垂直な方向にストレス抑制膜２０５が全体的に除去されることにより、図２３のCに示されるように、フォトレジスト２１１上面のストレス抑制膜２０５が除去される。シリコン基板２０１上面の接続導電体２０４上のストレス抑制膜２０５が、異方性ドライエッチングにより除去されるが、膜厚が厚い一部のストレス抑制膜２０５は残る。
　最後に、図２３のDに示されるように、ウェット処理またはアッシング処理によりフォトレジスト２１１が除去された後、フォトレジスト２１１の下のCuシード層が除去される。
　図２３の製造方法の場合、図２３のDに示されるように、シリコン基板２０１上面の接続導電体２０４上に、ストレス抑制膜２０５が一部残されたままとなるが、ストレス抑制膜２０５は金属膜であるので、残留しても問題はない。その後、ソルダマスク２０８が形成される点は同様である。
＜シリコン貫通電極の第２構造例の変形例＞
　図２４は、シリコン貫通電極の第２構造例の変形例を示す断面図である。
　図２４において、シリコン貫通電極の第２構造例として示した図２１のシリコン貫通電極２００と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
　上述した第２構造例の説明では、ストレス抑制膜２０５として、SiN膜、SiO2膜、SiON膜などの絶縁膜や、TaNなどの金属膜を用いることができることを説明した。その他、ストレス抑制膜２０５には、少なくともC,Hを含む有機膜を用いることができる。このような有機膜の例としては、例えば、アモルファスカーボン膜（α－C膜）、ポリアリルエーテル（Poly(arylethers)）などが挙げられる。
　図２４は、ストレス抑制膜２０５として有機膜２０５’を用いた場合のシリコン貫通電極２００の断面図である。
　ストレス抑制膜２０５として有機膜２０５’を用いた場合、図２４に示されるように、シリコン貫通孔２０２内の接続導電体２０４の内側に有機膜２０５’が埋め込まれた構造とすることができる。ソルダマスク２０８は、シリコン貫通電極２００の内側に埋め込まれた有機膜２０５’の上面と、シリコン基板２０１上面の絶縁膜２０３上に形成される。
　図２５は、図２４に示したシリコン貫通電極２００の製造方法を示す図である。
　初めに、図２５のAに示されるように、シリコン基板２０１にシリコン貫通孔２０２が形成された後、絶縁膜２０３および接続導電体２０４が形成される。図２５のAまでの製造工程は、図２２のAと同様である。
　次に、図２５のBに示されるように、塗布法またはCVD法を用いて、シリコン貫通孔２０２内の接続導電体２０４の内側全体に、有機膜２０５’が埋め込まれる。塗布法により、有機膜２０５’を埋め込む場合には、有機膜２０５’が引張応力持つ場合が多いので、熱処理を実施することで、圧縮方向に応力が変化するように調整される。CVD法の場合には、成膜条件によって、圧縮応力の有機膜２０５’を成膜することが可能である。有機膜２０５’の材料としては、例えば、４００℃まで耐熱性のあるポリアリルエーテルを採用することができる。
　次に、図２５のCに示されるように、全面エッチバック工程により、シリコン基板２０１の平面方向に垂直な方向に有機膜２０５’が全体的に除去されることにより、シリコン基板２０１上の有機膜２０５’が除去される。
　最後に、ソルダマスク２０８がシリコン基板２０１上面全体に塗布された後、図２５のDに示されるように、シリコン基板２０１上面の接続導電体２０４上の所定の領域が開口される。接続導電体２０４上の開口部は、はんだボール１４（図５または図６）やワイヤボンディングによる外部接続端子部となる。
＜８．シリコン貫通電極の第２構造例のまとめ＞
　以上のように、第２構造例のシリコン貫通電極２００は、シリコン基板２０１に形成されたシリコン貫通孔２０２の側壁に、絶縁膜２０３を介して接続導電体２０４を有する。シリコン貫通電極２００は、さらに、接続導電体２０４の応力を抑制するストレス抑制膜２０５を有する。ストレス抑制膜２０５は、接続導電体２０４の引張応力とは逆の圧縮応力を持つ逆ストレス膜とすることができ、例えば、SiN膜、SiO2膜、SiON膜などの絶縁膜で構成される。あるいはまた、ストレス抑制膜２０５は、接続導電体２０４の引張応力とは逆の圧縮応力を持つ金属膜や、接続導電体２０４の材料よりも低い引張応力を持つ金属膜であってもよく、例えば、TaN等の金属膜で構成される。
　シリコン貫通電極の第２構造例であるシリコン貫通電極２００によれば、ストレス抑制膜２０５を有することにより、膜ストレスを低減し、膜剥がれやクラックを抑制することができる。その結果、配線層２０７の歩留まりや、配線層２０７との接続信頼性を向上させることができる。上述した先行技術文献として示した特許文献１の構造のような段差も発生しないため、段差を解消するための平坦化する工程も不要である。
（第１構造例と第２構造例の組合せ）
　上述した第２構造例に係るシリコン貫通電極２００のストレス抑制膜２０５を、上述した第１構造例に係るシリコン貫通電極１２０の構造に、さらに追加してもよい。例えば図７のシリコン貫通孔１２２の側壁に形成された、薄膜部１３１Aと厚膜部１３１Bを含む複数の厚みを有する接続導電体１２４の側壁上面に、ストレス抑制膜２０５をさらに形成してもよい。
＜９．シリコン貫通電極の第３構造例＞
　次に、膜ストレスを低減できるようにしたシリコン貫通電極の第３構造例について説明する。
　図２６は、シリコン貫通電極の第３構造例であるシリコン貫通電極２４０の断面図である。
　シリコン貫通電極２４０は、シリコン基板２４１を貫通するシリコン貫通孔２４２の内側に接続導電体２４５を備える。接続導電体２４５は、図２６において下側となるシリコン基板２４１の下面側で、層間絶縁膜２４６内に形成された配線層２４７と接続されることにより、シリコン基板２４１の下面側と上面側とを電気的に接続する。接続導電体２４５は、シリコン貫通孔２４２の側壁（内壁）と、シリコン基板２４１の上面に形成されている。接続導電体２４５は、上述した第１構造例等と同様に、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ニッケル(Ni)、金(Au)、ポリシリコンなどで形成することができるが、第３構造例では、銅を用いることとする。
　図２６のシリコン貫通電極２４０は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板２４１が、図５のシリコン基板８１に対応し、配線層２４７が、図５の配線層８３ｃに対応する。図２６において上側となるシリコン基板２４１の上面側に形成された接続導電体２４５の一部が露出され、図５の再配線９０を兼用する。露出された接続導電体２４５上に、例えば、はんだボール１４（図５または図６）が形成される。
　シリコン貫通孔２４２内の接続導電体２４５とシリコン基板２４１との間には、２層のバッファ層２４４Aおよび２４４Bが絶縁膜２４３を介して配置されている。図２６では、バッファ層２４４Aは、シリコン基板２４１に近い外側のバッファ層２４４であり、バッファ層２４４Bは、接続導電体２４５に近い内側のバッファ層２４４である。２層のバッファ層２４４Aおよび２４４Bを特に区別しない場合には、単に、バッファ層２４４と称する。バッファ層２４４Aとバッファ層２４４Bとの間に絶縁膜２４３が挿入され、バッファ層２４４Aとシリコン基板２４１との間、および、バッファ層２４４Bと接続導電体２４５との間にも絶縁膜２４３が挿入されている。接続導電体２４５のさらに内側には絶縁膜２４８が形成され、接続導電体２４５が絶縁膜２４８で覆われている。
　絶縁膜２４３の応力（膜ストレス）が一定値以上になると、絶縁膜２４３にクラックが発生する。図２６のシリコン貫通電極２４０では、絶縁膜２４３の応力を抑制するため、シリコン貫通孔２４２内の接続導電体２４５とシリコン基板２４１との間に、２層のバッファ層２４４Aおよび２４４Bが挿入されている。応力σと歪みεと間には、σ＝E×εのフックの法則が成り立つので、バッファ層２４４の材料としては、絶縁膜２４３よりもヤング率Eが低い材料が採用される。
　第３構造例では、絶縁膜２４３として、例えば、SiO2膜、または、SiN膜が採用される。SiO2膜のヤング率Eは、６５GPa程度であり、SiN膜のヤング率Eは２４０GPa程度である。
　これに対して、バッファ層２４４としては、例えば、所定の金属材料を用いた金属膜を用いることができる。具体的には、Ti、Al、Mg、Sn、Al-Mg合金を用いた金属膜をバッファ層２４４として形成することができる。例えば、Ti、Al、Mg、および、Al-Mg合金のヤング率Eは、Ti＝１３０GPa、Al＝４５GPa、Mg＝４４GPa、および、Al-Mg合金＝４５GPa程度である。
　あるいはまた、バッファ層２４４として、所定の樹脂材料を用いた有機膜を用いてもよい。例えば、エポキシ樹脂や、BCB樹脂（ベンゾシクロブテン樹脂）を用いた有機膜をバッファ層２４４として形成することができる。例えば、エポキシ樹脂およびBCB樹脂のヤング率Eは、エポキシ樹脂＝３．８GPa、および、BCB樹脂＝３GPa程度である。
　また、フックの法則にしたがいヤング率Eとともに応力σに影響を与える歪みεには、熱膨張係数が関係する。そのため、バッファ層２４４の材料としては、熱膨張係数（CTE）が接続導電体２４５とシリコン基板２４１との間の値となるような材料が望ましい。例えば、シリコン基板２４１の熱膨張係数は、３．２μm/m・Kであり、接続導電体２４５としての銅の熱膨張係数は、１６．５μm/m・Kであるので、熱膨張係数が、３．２μm/m・Kから１６．５μm/m・Kの範囲内（３．２μm/m・K ＜ CTE ＜ １６．５μm/m・K）の材料をバッファ層２４４として用いることが望ましい。
　例えば、上述したTi、Al、Mg、および、Al-Mg合金と、エポキシ樹脂およびBCB樹脂の熱膨張係数は、それぞれ、Ti＝８μm/m・K、Al＝２６μm/m・K、Mg＝２７μm/m・K、Al-Mg合金＝２７μm/m・K、エポキシ樹脂＝７３μm/m・K、および、BCB樹脂＝５２μm/m・Kである。したがって、熱膨張係数も考慮すると、Tiを採用することが望ましい。
　外部基板と電気的に接続される接続面となる、図２６において上側となるシリコン基板２４１の上面にも、シリコン貫通孔２４２内の形成層と同様、２層のバッファ層２４４Aおよび２４４Bが絶縁膜２４３を介して配置されるとともに、接続導電体２４５のさらに上側に絶縁膜２４８が形成されている。絶縁膜２４８は、絶縁膜２４３と同様に、SiO2膜、または、SiN膜で形成することができる。
　図２７のA乃至Cは、図２６のX-X’線における平面図を示している。
　図２７のAおよびBは、絶縁膜２４３、バッファ層２４４、および、接続導電体２４５の各層の形状を、シリコン貫通孔２４２の平面形状に合わせて形成した例を示している。
　シリコン貫通孔２４２は、図２７のAに示されるように、円形の平面形状となるように形成することができる。シリコン基板２４１側から内側の接続導電体２４５に向かって、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、バッファ層２４４B、および、絶縁膜２４３の順で、それらが形成されている。さらに、接続導電体２４５の内側に、絶縁膜２４８が形成されている。
　また、シリコン貫通孔２４２は、図２７のBに示されるように、四角形の平面形状となるように形成してもよい。ただし、四角形の角部は、直角にきれいにエッチングされないため、典型的には、図２７のBに示されるように、角部が丸みを帯びた四角形の平面形状となる。
　さらにはまた、シリコン貫通孔２４２は、図２７のCに示されるように、円形の平面形状と四角形の平面形状とを組み合わせた平面形状に形成してもよい。図２７のCの例では、シリコン基板２４１側から、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、およびバッファ層２４４Bが、四角形の平面形状で形成され、接続導電体２４５の内側と外側の絶縁膜２４３が、円形の平面形状で形成されている。このように、四角形と円形を組み合わせた平面形状とすることで、応力集中点となる角部のバッファ層２４４を厚く形成することができるので、膜応力を緩和することができる。
　図２８は、シリコン貫通電極２４０の効果を説明する図である。
　シリコン貫通電極２４０では、上述したように、シリコン貫通孔２４２内の接続導電体２４５と、シリコン基板２４１との間に、絶縁膜２４３だけでなく、２層のバッファ層２４４Aおよび２４４Bが挿入されている。この２層のバッファ層２４４Aおよび２４４Bは、絶縁膜２４３よりもヤング率Eの低い材料で形成されているので、図２８の右下のイメージ図に示されるように、絶縁膜２４３の上下方向に応力が発生した場合に、よりヤング率Eの低いバッファ層２４４Aおよび２４４Bが応力を吸収するので、絶縁膜２４３にかかる応力を小さくすることができる。これにより、シリコン貫通孔２４２内の絶縁膜２４３の膜ストレスを低減し、絶縁膜２４３のクラックや膜剥がれを防止することができる。
　また、２層のバッファ層２４４Aおよび２４４Bは、シリコン貫通孔２４２内だけではなく、シリコン基板２４１の上面にも形成されているため、断面図において丸で示す領域２５１のように、２層のバッファ層２４４Aおよび２４４Bが、シリコン基板２４１の角部を覆っている。
　一般に、シリコン基板２４１の角部に大きな応力が集中しやすいことが知られており、絶縁膜２４３のクラックは、シリコン基板２４１の角部から発生しやすい。２層のバッファ層２４４Aおよび２４４Bが、シリコン基板２４１の角部を側壁と上面の両面で覆う構造としたことにより、シリコン基板２４１の角部の応力集中点をカバーすることができ、シリコン基板２４１の角部で発生するクラックを抑制することができる。
＜シリコン貫通電極の第３構造例の製造方法＞
　図２９および図３０を参照して、図２６に示した第３構造例のシリコン貫通電極２４０の製造方法を説明する。図２９および図３０においては、外部基板との接続面となるシリコン基板２４１の上面側の平面図と、シリコン基板２４１の平面方向に対して垂直に切断した場合の断面図を図示して説明する。
　初めに、図２９のAに示されるように、シリコン基板２４１の画素センサ基板１２側（図５）に、層間絶縁膜２４６および配線層２４７を含む多層配線層（図５の多層配線層８２）が形成される。
　次に、図２９のBに示されるように、シリコン基板２４１の多層配線層が形成された側と反対側の面のシリコン基板２４１上に、フォトレジスト２６１がパターニングされる。フォトレジスト２６１は、シリコン貫通孔２４２を形成する位置が開口されるようにパターニングされている。そして、ドライエッチングにより、フォトレジスト２６１の開口領域に対応するシリコン基板２４１が除去され、シリコン貫通孔２４２が形成される。
　次に、ウェット処理またはアッシング処理によりフォトレジスト２６１が剥離された後、図２９のCに示されるように、シリコン貫通孔２４２の底面および側壁を含むシリコン基板２４１上面全体に、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、バッファ層２４４B、および、絶縁膜２４３の順で、それらが形成される。絶縁膜２４３は、上述したように、例えばSiO2膜やSiN膜、SiON膜などとすることができる。バッファ層２４４Aおよび２４４Bは、Ti、Al、Mg、Sn、Al合金、および、Mg合金などの、ヤング率Eが絶縁膜２４３よりも低い材料で形成される。また、エポキシ樹脂やBCB樹脂を用いた有機材料でバッファ層２４４Aおよび２４４Bを形成してもよい。
　次に、図３０のAに示されるように、シリコン基板２４１上面の絶縁膜２４３上に、フォトレジスト２６２がパターニングされ、フォトレジスト２６２の開口領域に応じてシリコン貫通孔２４２底面の絶縁膜２４３およびバッファ層２４４がエッチングされ、シリコン基板２４１に最も近い配線層２４７が露出される。その後、フォトレジスト２６２は剥離される。
　次に、図１０のB乃至図１１のCで説明した、バリアメタル膜およびCuシード層の形成工程、電解めっきによる接続導電体２４５の形成工程、不要部分のバリアメタル膜およびCuシード層の除去工程により、図３０のBに示されるように、接続導電体２４５が、銅（Cu）により形成される。その後、接続導電体２４５の上面に、絶縁膜２４８がさらに形成され、図２６に示したシリコン貫通電極２４０が完成する。
　なお、上述したシリコン貫通電極２４０の構成では、シリコン貫通孔２４２の側壁に、絶縁膜２４３、バッファ層２４４、接続導電体２４５、および、絶縁膜２４８が順に形成され、シリコン貫通孔２４２の中心部には所定の材料が埋め込まれずに、空洞となっている。
　しかしながら、例えば、図３１のAのように、シリコン貫通孔２４２の中心部が絶縁膜２４８で埋め込まれる構造や、図３１のBのように、シリコン貫通孔２４２の中心部が接続導電体２４５で埋め込まれる構造としてもよい。図２６に示した空洞の構造、図３１のAの絶縁膜２４８を埋め込んだ構造、図３１のBの接続導電体２４５で埋め込んだ構造を、例えば、シリコン貫通孔２４２の内径に応じて適宜選択して採用してもよい。
　次に、図３２を参照して、図２６に示した第３構造例のシリコン貫通電極２４０の別の製造方法について説明する。
　初めに、図３２のAのシリコン基板２４１の一方の面にフォトレジスト２６３がパターニングされる。
　次に、図３２のBに示されるように、フォトレジスト２６３の開口領域に対応してシリコン基板２４１が所定の深さでエッチングされ、のちにシリコン貫通孔２４２となるトレンチ２４２’が形成される。その後、ウェット処理またはアッシング処理によりフォトレジスト２６３は剥離される。
　次に、図３２のCに示されるように、トレンチ２４２’の底面および側壁を含むシリコン基板２４１上面全体に、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、バッファ層２４４B、および、絶縁膜２４３の順で、それらが形成される。絶縁膜２４３は、上述したように、例えばSiO2膜やSiN膜、SiON膜などとすることができる。バッファ層２４４Aおよび２４４Bは、Ti、Al、Mg、Sn、Al合金、および、Mg合金などの、ヤング率Eが絶縁膜２４３よりも低い材料で形成される。また、エポキシ樹脂やBCB樹脂を用いた有機材料でバッファ層２４４Aおよび２４４Bを形成してもよい。
　次に、図３２のDに示されるように、例えば、ダマシン法などを用いて、トレンチ２４２’の空洞部分に銅（Cu）が埋め込まれ、接続導電体２４５とされるとともに、シリコン基板２４１上面の絶縁膜２４３上にも接続導電体２４５が形成される。接続導電体２４５形成後、絶縁膜２４８が形成され、接続導電体２４５上面が絶縁膜２４８で覆われる。
　次に、図３２のEに示されるように、シリコン基板２４１が、絶縁膜２４８が形成された面と反対側から薄肉化される。シリコン基板２４１は、トレンチ２４２’の内部に埋め込まれた接続導電体２４５が所定の高さ（厚み）で露出するまで薄肉化される。また、薄肉化により、トレンチ２４２’は、シリコン基板２４１を貫通するシリコン貫通孔２４２となる。
　最後に、図３２のFに示されるように、接続導電体２４５が露出したシリコン基板２４１の下面に、層間絶縁膜２４６と配線層２４７が形成され、シリコン貫通電極２４０が完成する。
　図３２で説明した製造方法によれば、図３３のAのように、シリコン貫通孔２４２の中心部が接続導電体２４５で埋め込まれる構造となるが、図３１のBのように、シリコン貫通孔２４２の中心部が空洞であったり、図３１のCのように、絶縁膜２４８で埋め込まれる構造であってもよい。シリコン貫通孔２４２の中心部が空洞の場合には、図３３のBのように、上部が絶縁膜２４８で閉塞されてもよいし、図２６に示した最初の第３構造例のシリコン貫通電極２４０のように、上部が閉塞されなくてもよい。
　図３３のAのX-X’線でシリコン貫通電極２４０を見た平面図は、図３４のA乃至Cの形状を取り得る。
　図３４のAの平面図では、シリコン貫通電極２４０のシリコン貫通孔２４２が円形の平面形状となるように形成され、その内側に順番に形成された、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、バッファ層２４４B、絶縁膜２４３、および、接続導電体２４５も円形の平面形状で形成されている。
　図３４のBの平面図では、シリコン貫通電極２４０のシリコン貫通孔２４２が、角部が丸みを帯びた四角形の平面形状となるように形成され、その内側に形成された各層も、角部が丸みを帯びた四角形の平面形状で形成されている。
　図３４のCの平面図では、絶縁膜２４３、バッファ層２４４、および、接続導電体２４５が、円形の平面形状と四角形の平面形状とを組み合わせた平面形状で形成されている。具体的には、シリコン基板２４１側から、絶縁膜２４３、バッファ層２４４A、絶縁膜２４３、およびバッファ層２４４Bが、四角形の平面形状で形成され、バッファ層２４４Bの内側の絶縁膜２４３と接続導電体２４５が、円形の平面形状で形成されている。
＜バッファ層２４４の積層数＞
　上述した例では、第３構造例のシリコン貫通電極２４０は、バッファ層２４４Aとバッファ層２４４Bとからなる２層のバッファ層２４４を、絶縁膜２４３を介して積層した構成について説明した。
　しかしながら、第３構造例のシリコン貫通電極２４０が備えるバッファ層２４４の数は２層に限定されず、シリコン貫通電極２４０は、少なくとも１層のバッファ層２４４を、シリコン基板２４１と、シリコン貫通孔２４２の側壁の接続導電体２４５との間に備えていればよい。
　図３５は、図２６に示したX-X’線と同位置における、シリコン基板２４１と接続導電体２４５との間の構成例を示す断面図である。
　シリコン貫通電極２４０が備えるバッファ層２４４の数が１層であり、かつ、バッファ層２４４が、上述した有機膜のように、絶縁性を有する場合には、図３５のAまたはBのように、シリコン基板２４１と接続導電体２４５との間を、１層のバッファ層２４４と１層の絶縁膜２４３で構成することができる。１層のバッファ層２４４と１層の絶縁膜２４３の積層順は、図３５のAまたはBのどちらでもよい。
　一方、シリコン貫通電極２４０が備えるバッファ層２４４の数が１層であり、かつ、バッファ層２４４が金属膜で構成される場合には、図３５のCのように、１層のバッファ層２４４の両側を絶縁膜２４３で挟み込むように、１層のバッファ層２４４が、シリコン基板２４１と接続導電体２４５との間に配置される。
　シリコン貫通電極２４０が備えるバッファ層２４４の数がN層（N＞１）である場合には、図３５のDに示されるように、シリコン基板２４１と接続導電体２４５との間に、絶縁膜２４３とバッファ層２４４のペアがN層繰り返し配置される。
＜１０．シリコン貫通電極の第３構造例のまとめ＞
　以上のように、第３構造例のシリコン貫通電極２４０は、シリコン基板２０１に形成されたシリコン貫通孔２０２の側壁に、少なくとも１層の絶縁膜２４３と、その絶縁膜２４３よりもヤング率Eが低い材料により形成されたバッファ層２４４とを有する。これにより、絶縁膜２４３にかかる応力を小さくすることができる。また、シリコン貫通孔２４２内の絶縁膜２４３の膜ストレスを低減することで、絶縁膜２４３のクラックや膜剥がれを防止することができる。
（第１乃至第３構造例の組合せ）
　上述した第３構造例に係るシリコン貫通電極２４０の１層以上のバッファ層２４４を、上述した第１構造例に係るシリコン貫通電極１２０の構造、または、上述した第２構造例に係るシリコン貫通電極２００の構造に対して、さらに追加してもよい。例えば、図７のシリコン貫通孔１２２の側壁に形成された複数の厚みを有する接続導電体１２４とシリコン基板１２１との間に、１層以上のバッファ層２４４をさらに追加した構成とすることができる。あるいはまた、ストレス抑制膜２０５が形成された図２１のシリコン貫通電極２００の接続導電体２０４とシリコン基板２０１との間に、１層以上のバッファ層２４４をさらに追加した構成とすることができる。
＜１１．シリコン貫通電極の第４構造例＞
　次に、膜ストレスを低減できるようにしたシリコン貫通電極の第４構造例について説明する。
　図３６は、シリコン貫通電極の第４構造例を示す図である。
　図３６のBは、シリコン貫通電極の第４構造例であるシリコン貫通電極２８０の断面図を示し、図３６のAは、図３６のBのX-X’線におけるシリコン貫通電極２８０の平面図を示している。
　このシリコン貫通電極２８０は、シリコン基板２８１に形成されたシリコン貫通孔２８２の側壁の接続導電体２８７とシリコン基板２８１との間に、絶縁膜２８３、バリアメタル膜２８４、およびCuシード層２８５の積層を２重に配置した構成を有している。以下、具体的に説明する。
　シリコン貫通電極２８０は、シリコン基板２８１を貫通するシリコン貫通孔２８２を備え、X-X’線に沿って、シリコン貫通孔２８２の側壁から内側中心部へ向かって、絶縁膜２８３A、バリアメタル膜２８４A、Cuシード層２８５A、絶縁膜２８３B、バリアメタル膜２８４B、Cuシード層２８５B、および、接続導電体２８７が、その順番で形成されている。また、バリアメタル膜２８４、Cuシード層２８５、接続導電体２８７等が形成されたシリコン貫通孔２８２の内部の空洞を埋めるように、ソルダマスク２８８が充填されている。絶縁膜２８３は、例えば、SiN膜、SiO2膜、SiON膜などで構成される。バリアメタル膜２８４は、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。第４構造例においては、バリアメタル膜としてチタンが用いられる。Cuシード層２８５および接続導電体２８７は、例えば銅（Cu）を用いて形成されている。
　一方、シリコン貫通孔２８２の平面中心であるY-Y’線に沿って、シリコン貫通孔２８２内の基板厚み方向の積層を配線層２９０側から順に見ると、バリアメタル膜２８４A、Cuシード層２８５A、導電体２８６、バリアメタル膜２８４B、Cuシード層２８５B、接続導電体２８７、および、ソルダマスク２８８が、その順番で形成されている。シリコン貫通孔２８２底部のバリアメタル膜２８４Aは、図３６のBにおいて下側となるシリコン基板２８１の下面に形成された層間絶縁膜２８９内の配線層２９０と接続されている。シリコン基板２８１の最上面に形成された接続導電体２８７は、Cuシード層２８５B、バリアメタル膜２８４B、導電体２８６、Cuシード層２８５A、および、バリアメタル膜２８４Aを介して配線層２９０と接続されることにより、シリコン基板２８１の下面側と上面側とを電気的に接続する。導電体２８６も、接続導電体２８７と同じ材料である銅（Cu）で形成されている。
　導電体２８６は、シリコン貫通孔２８２の内側に形成された他の全ての膜よりも厚く形成されている。例えば、バリアメタル膜２８４の膜厚は、例えば２５０ないし４００nm程度、Cuシード層２８５の膜厚は、例えば５００ないし８００nm程度のnmオーダであるのに対して、導電体２８６の膜厚は、例えば１０ないし２０μm程度のμmオーダとされている。
　シリコン貫通孔２８２の平面形状は、第４構造例では、図３６のAの平面図のように、円形としているが、第３構造例において図２７のA乃至Cで説明したように、四角形（角部が丸みを帯びた四角形を含む）や、四角形と円形を組み合わせた平面形状としてもよい。
　図３６のシリコン貫通電極２８０は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板２８１が、図５のシリコン基板８１に対応し、配線層２９０が、図５の配線層８３ｃに対応する。図３６において上側となるシリコン基板２８１の上面側に形成された接続導電体２８７が、図５の再配線９０も兼用し、ソルダマスク２８８が形成されていない接続導電体２８７上に、例えば、はんだボール１４（図５または図６）が形成される。
　以上のように構成される第４構造例のシリコン貫通電極２８０は、シリコン貫通孔２８２の側壁面に、絶縁膜２８３、バリアメタル膜２８４、および、Cuシード層２８５の３層を２重に配置し、シリコン貫通孔２８２の底部には、バリアメタル膜２８４AおよびCuシード層２８５Aと、バリアメタル膜２８４BおよびCuシード層２８５Bとの間に、導電体２８６を有する。この導電体２８６は、シリコン貫通孔２８２内に形成された他の全ての膜よりも厚く形成されて配置されている。
　図３７および図３８を参照して、第４構造例のシリコン貫通電極２８０の効果を説明する。
　図３７は、一般的なシリコン貫通電極３００の断面構造を簡略化して示した図である。
　シリコン貫通電極３００は、シリコン基板３０１に形成したシリコン貫通孔３０２の側壁および底部に接続導電体３０３を形成した後、シリコン貫通孔３０２の内部の空洞を、ソルダマスク３０６で埋め込む形態をとることが多い。ソルダマスク３０６は、熱硬化型のレジスト材料で構成され、貫通孔内部の空洞に埋め込まれた後、加熱処理される。ソルダマスク３０６の加熱処理後、ソルダマスク３０６の応力により、図３７の右側に示されるように、シリコン貫通孔３０２底部の接続導電体３０３に、局所的な歪み（凹み）が発生する場合がある。このような局所的な歪みは、斑点不良の原因となる。
　これに対して、第４構造例のシリコン貫通電極２８０は、図３６を参照して説明したように、シリコン貫通孔２８２の底部に、導電体２８６を他の全ての膜よりも厚く形成して配置している。この導電体２８６は、図３７のシリコン貫通孔３０２の側壁および底部に形成された接続導電体３０３の底部部分を厚膜化したことに相当する。厚膜化した導電体２８６を設けたことにより、導電体２８６自体の変形が抑えられる。また、厚膜化した導電体２８６をシリコン貫通孔２８２の底部に配置したことにより、シリコン貫通孔２８２内部の容積が減少するので、そこに入るソルダマスク２８８の容量が少なくなる。その結果、シリコン貫通孔２８２底部にかかるソルダマスク２８８の応力が小さくなり、シリコン基板２８１の下面に形成された層間絶縁膜２８９内の配線層２９０の変形（凹み）を抑えることができる。
　また、絶縁膜を、絶縁膜２８３Aと絶縁膜２８３Bの２重構造にすることで、外側の絶縁膜２８３Aに掛かる応力を、内側の絶縁膜２８３Bが軽減する役目を果たすと考えられる。内側の絶縁膜２８３Bには、熱膨張係数を考慮して応力を軽減できる膜を用いてもよい。
　シリコン貫通電極２８０は、図３６のBに示したように層間絶縁膜２８９内の１枚の配線層２９０に直接接続される形態ではなく、図３８のAに示されるように、複数の微小パッド２９１により接続される構造も取り得る。このような場合、図３７に示したシリコン貫通電極３００の構造では、図３８のBに示されるように、接続導電体３０３の底部の変形に応じて複数の微小パッド３０７に対する応力も大きくなる。
　これに対して、第４構造例のシリコン貫通電極２８０によれば、厚膜化した導電体２８６を設けたことにより、導電体２８６の変形が抑えられるので、層間絶縁膜２８９内の複数の微小パッド２９１への応力を緩和することができる。
＜シリコン貫通電極の第４構造例の製造方法＞
　図３９乃至図４１を参照して、第４構造例のシリコン貫通電極２８０の製造方法を説明する。
　まず、図３９のAに示されるように、シリコン基板２８１の配線層２９０に対応する位置にシリコン貫通孔２８２が形成され、シリコン貫通孔２８２の底部および側壁を含むシリコン基板２８１上面全体に、絶縁膜２８３Aが、例えばプラズマCVD法で成膜される。絶縁膜２８３Aは、例えば、SiON膜、SiO2膜やSiN膜などで形成することができる。シリコン基板２８１の厚み（シリコン貫通孔２８２の深さ）は、例えば、７０乃至１００μｍ程度とされる。シリコン基板２８１上面の絶縁膜２９３Aの膜厚は、５乃至１０μｍ程度が望ましい。
　次に、図３９のBに示されるように、シリコン貫通孔２８２底面の絶縁膜２８３Aが、エッチバック法を用いて除去され、シリコン基板２８１に最も近い配線層２９０が露出される。
　次に、図３９のCに示されるように、シリコン貫通孔２８２の底部および側壁と、シリコン基板２８１の上面に、バリアメタル膜２８４AとCuシード層２８５Aが、順次、形成される。バリアメタル膜２８４Aの膜厚は、例えば、２５０乃至４００nm程度、Cuシード層２８５Aの膜厚は、５００乃至８００nm程度に制御される。
　次に、図３９のDに示されるように、バリアメタル膜２８４AおよびCuシード層２８５Aのさらに上面に、絶縁膜２８３Bが、例えばプラズマCVD法で成膜される。この絶縁膜２８３Bは、次の工程で一部除去されるため、図３９のAで製膜した絶縁膜２８３Aよりも薄く形成してもよく、例えば、３乃至５μｍ程度とされる。
　次に、全面エッチバック工程により、絶縁膜２８３Bが除去される。異方性ドライエッチングにより、図３９のEに示されるように、シリコン貫通孔２８２底面部分と、シリコン基板２８１上面部分の絶縁膜２８３Bは除去されるが、シリコン貫通孔２８２の側壁部分の絶縁膜２８３Bは残る。
　次に、図３９のFに示されるように、シリコン基板２８１上面のCuシード層２８５Aのさらに上面に、フォトレジスト３４１がパターニングされる。
　次に、図４０のAに示されるように、Cuシード層２８５Aを電極として、電解めっき法により銅（Cu）がめっきされ、所定の厚みの導電体２８６が形成される。導電体２８６の膜厚は、例えば、１０乃至２０μm程度とされる。めっき処理により導電体２８６を形成した後、図４０のBに示されるように、フォトレジスト３４１が、ウェット処理またはアッシング処理により剥離される。
　次に、図４０のCに示されるように、シリコン貫通孔２８２の底部および側壁と、シリコン基板２８１の上面に、バリアメタル膜２８４BとCuシード層２８５Bが、順次、形成される。バリアメタル膜２８４BおよびCuシード層２８５Bの膜厚は、バリアメタル膜２８４AとCuシード層２８５Aと同様としてよい。
　次に、図４１のAに示されるように、Cuシード層２８５B上の所要の領域にフォトレジスト３４２が形成され、図４１のBに示されるように、Cuシード層２８５Bを電極として、電解めっき法により銅（Cu）がめっきされ、接続導電体２８７とされる。接続導電体２８７の膜厚は、電気抵抗を考慮して、例えば、１．５乃至３．５μm程度とされる。
　次に、図４１のCに示されるように、ウェット処理またはアッシング処理によりフォトレジスト３４２が剥離された後、フォトレジスト３４２の下層のCuシード層２８５B、バリアメタル膜２８４B、Cuシード層２８５A、および、バリアメタル膜２８４Aが、順次除去される。最後に、図４１のDに示されるように、シリコン基板２８１の上面にソルダマスク２８８が塗布され、シリコン貫通孔２８２の内部の空洞にも埋め込まれる。加熱工程によりソルダマスク２８８が硬化され、図３６のシリコン貫通電極２８０が完成する。
　なお、２重に形成したバリアメタル膜２８４A、Cuシード層２８５A、バリアメタル膜２８４B、および、Cuシード層２８５Bは、図４２に示されるように、シリコン基板２８１上面の絶縁膜２８３A上には形成しないようにしてもよい。２重のバリアメタル膜２８４およびCuシード層２８５が、シリコン基板２８１上面に形成されないようにすることで、Cuシード層２８５や接続導電体２８７の応力が、シリコン基板２８１の角部にかかることを抑制することができる。
　シリコン貫通電極２８０によれば、絶縁膜２８３Bの応力により、仮に、絶縁膜２８３Bにクラックや膜剥がれが発生したとしても、下層のバリアメタル膜２８４AおよびCuシード層２８５Aと、上層のバリアメタル膜２８４BおよびCuシード層２８５Bで接合される構造のため、絶縁膜２８３のクラックや膜剥がれは問題とならない。
＜シリコン貫通電極の第４構造例の変形例＞
　上述した第４構造例のシリコン貫通電極２８０は、シリコン貫通孔２８２の底部に、厚く形成した導電体２８６を配置するとともに、絶縁膜２８３、バリアメタル膜２８４およびCuシード層２８５を２重に形成して構成された。
　シリコン貫通電極２８０は、シリコン基板２８１の上面と下面とを電気的に接続する接続導電体２８７を備える前提となっているため、バリアメタル膜２８４およびCuシード層２８５は、上述したようにnmオーダで成膜される。
　しかしながら、１層目のバリアメタル膜２８４AおよびCuシード層２８５Aを厚めに形成した場合には、図４３に示すように、２層目のバリアメタル膜２８４BおよびCuシード層２８５Bを省略した構成としてもよい。この場合にも、厚膜化した導電体２８６をシリコン貫通孔２８２の底部に配置した構造となるので、シリコン基板２８１の下面に形成された層間絶縁膜２８９内の配線層２９０の変形（凹み）を抑えることができる。
＜１２．シリコン貫通電極の第４構造例のまとめ＞
　以上のように、第４構造例のシリコン貫通電極２８０は、シリコン基板２８１に形成されたシリコン貫通孔２８２の側壁に、絶縁膜２８３、バリアメタル膜２８４、および、Cuシード層２８５の積層を２重に有し、シリコン貫通孔２８２の底部に厚く形成された導電体２８６を有する。導電体２８６は、シリコン貫通孔２８２内に形成された他の全ての膜よりも厚く形成されている。厚く形成された導電体２８６により、シリコン貫通孔２４２内部に埋め込まれるソルダマスク２８８の膜ストレスを低減することができ、接続導電体２８７および層間絶縁膜２８９内の配線層２９０の変形（凹み）を抑えることができる。
（第１乃至第４構造例の組合せ）
　上述した第４構造例に係るシリコン貫通電極２８０の厚膜の導電体２８６を、上述した第１乃至第３構造例であるシリコン貫通電極１２０、２００、および２４０の少なくとも１つと組み合わせてもよい。また、シリコン貫通孔２８２の側壁に、絶縁膜２８３、バリアメタル膜２８４、および、Cuシード層２８５の積層を２重に形成する構造を、第１乃至第３構造例であるシリコン貫通電極１２０、２００、および２４０の少なくとも１つと組み合わせてもよい。これにより、第１乃至第３構造例の効果に加えて、配線層２９０の変形を抑える効果も奏することができる。
＜１３．シリコン貫通電極の高電圧印加時の問題＞
　次に、図４４を参照して、シリコン貫通電極を形成する場合のその他に問題について説明する。
　図４４は、図５または図６のシリコン貫通電極８８部分の断面図である。
　固体撮像装置１のロジック基板１１に形成されたシリコン貫通電極８８は、例えば、入力端子としてのはんだボール１４に接続され、外部から供給される所定の電源電圧を装置内に取り込む電極として機能する。
　シリコン貫通電極８８は、貫通電極を形成する際の位置ずれにマージンを持たせるため、多層配線層８２内の配線層８３ｃの平面積を、シリコン貫通孔８５の平面積よりも大きめに形成する場合がある。シリコン貫通孔８５からはみ出した配線層８３ｃの領域をエクステンション領域と呼ぶことにすると、図４４において太線の両矢印で示されるように、配線層８３ｃのエクステンション領域と、シリコン基板８１との距離が短く、配線層８３ｃとシリコン基板８１との間にリークパスが形成され、絶縁性が低下するおそれがある。
　また例えば、シリコン貫通電極８８に所定の電圧、特に高電圧を印加した場合、図４４において丸印で示されるシリコン基板８１の上部と下部のコーナ部に、電界が集中することにより、実際の印加電圧よりもかなり高い電圧が印加された状態となり、コーナ部が破壊されやすい。
　以下では、配線層８３ｃとシリコン基板８１との間のリークの抑制や、シリコン基板８１のコーナ部の電界集中を抑制し、耐圧を向上させたシリコン貫通電極の構造について説明する。
＜１４．シリコン貫通電極の第５構造例＞
　次に、耐圧を向上させたシリコン貫通電極の第５構造例について説明する。
　図４５は、シリコン貫通電極の第５構造例を示す図である。
　図４５のBは、シリコン貫通電極の第５構造例であるシリコン貫通電極３８０の断面図であり、図４５のCは、シリコン貫通電極３８０が形成されていない領域の断面図である。
　図４５のAは、シリコン貫通電極３８０が電気的に接続される配線層３８７ｃの平面図である。
　図４５のBの断面図は、図４５のAのX-X’線における断面図であり、図４５のCの断面図は、図４５のAのY-Y’線における断面図である。図４５のAの平面図は、図４５のB のZ-Z’線における平面図である。
　図４５のBに示されるように、シリコン貫通電極３８０は、シリコン基板３８１を貫通する接続導電体３８４を含んで構成される。接続導電体３８４は、絶縁膜３８３を介して、シリコン基板３８１に形成されたシリコン貫通孔３８２の側壁（内壁）と、シリコン基板３８１の上面に形成されている。換言すれば、シリコン貫通電極３８０は、シリコン基板３８１の上面およびシリコン貫通孔３８２の側壁に形成された絶縁膜３８３と、その上面に形成された接続導電体３８４とで構成される。
　接続導電体３８４は、図４５のBにおいて下側となるシリコン基板３８１の下面側で、多層配線層３８５内に形成された配線層３８７ｃと接続されることにより、シリコン基板３８１の下面側と上面側とを電気的に接続する。
　多層配線層３８５は、配線層３８７ａ乃至３８７ｃからなる３層の配線層３８７と、それらの間に形成された層間絶縁膜３８６とを含む。層間絶縁膜３８６は、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができる。３層の配線層３８７は、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などを用いて形成される。３層の配線層３８７のうち、最もシリコン基板３８１に近い配線層３８７ｃは、シリコン基板３８１側の上面において接続導電体３８４と接続されている。また、多層配線層３８５内において、配線層３８７ｃの、接続導電体３８４との接続面より外側となる、平面方向の端部の側面とシリコン基板３８１側の上面には、エアギャップ３８８が形成されている。 　
　多層配線層３８５は、図４５のBにおける上側でシリコン基板３８１と接続され、図４５における下側で、絶縁膜３８９を介して第２シリコン基板３９０と接続されている。第２シリコン基板３９０は、固体撮像装置１の図５または図６の積層構造におけるシリコン基板１０１に相当する基板であり、例えば、フォトダイオード５１等が形成されている。絶縁膜３８９は、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができ、層間絶縁膜３８６と同一材料で形成されてもよいし、異なる材料で形成されてもよい。
　シリコン貫通孔３８２は、図４５のAの平面図において破線で示されるように、例えば、四角形の平面形状で形成されており、配線層３８７ｃは、シリコン貫通孔３８２の平面サイズより大きい平面積で、四角形の平面形状で形成されている。なお、シリコン貫通孔３８２の平面形状は、四角形に限らず、第３構造例で示した図２７のA乃至Cのように、円形や楕円、角部が丸みを帯びた四角形などでもよい。
　エアギャップ３８８は、図４５のAの平面図にも示されるように、配線層３８７ｃの周囲にも配置されている。
　図４５のAの平面図は、シリコン貫通電極３８０が平面方向に複数並んで配置され、その各シリコン貫通電極３８０に対応して、シリコン貫通電極３８０の接続導電体３８４と接続される配線層３８７ｃが配置された状態を示している。複数配置されたシリコン貫通電極３８０は、例えば、外部から供給される所定の電源電圧を装置内に取り込む電極であり、各シリコン貫通電極３８０と接続される配線層３８７ｃどうしが、細い線幅の配線層３８７ｃで接続されている。図４５のCの断面図は、図４５のAのY-Y’線に相当する、配線層３８７ｃの細い線幅部分の断面図である。
　図４５のシリコン貫通電極３８０は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。図４５のBのシリコン基板３８１が、図５のシリコン基板８１に対応し、配線層３８７ｃが、図５の配線層８３ｃに対応する。図４５のBにおいて上側となるシリコン基板３８１の上面側に形成された接続導電体３８４が、図５の再配線９０も兼用し、接続導電体３８４上に、例えば、はんだボール１４（図５または図６）が形成される。絶縁膜３８３は、図５の絶縁膜８６と同様に、例えば、SiON膜、SiO2膜、SiN膜などで形成することができる。接続導電体３８４は、図５の接続導電体８７と同様に、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ニッケル(Ni)、金(Au)、ポリシリコンなどで形成することができる。
　例えば、図１の固体撮像装置１において、所定の電源電圧の供給を受ける入力端子としてのはんだボール１４が、固体撮像装置１の裏面に所定の間隔で行列状に複数並んで配置される。この場合、シリコン貫通電極３８０も、固体撮像装置１の裏面に所定の間隔で行列状に複数並んで配置される。そして、シリコン貫通電極３８０との接続面となる配線層３８７ｃが、図４６に示すように配置される。すなわち、配線層３８７ｃは、はんだボール１４に接続されたシリコン貫通電極３８０と接続される接続パッドを所定の間隔で配置し、その接続パッドを細い線幅の配線で接続した配線形状とされる。図４６の一点鎖線で示される領域が、図４５のAの平面図に相当する。
　なお、図４６の例では、配線層３８７ｃの配線パターンとして、縦方向の一列を接続した配線パターンの例を示しているが、配線層３８７ｃは、必ずしも隣りのシリコン貫通電極３８０と接続される必要はなく、シリコン貫通電極３８０単位で独立して配置されたり、任意の個数単位で接続されてもよい。
　以上のように構成される第５構造例のシリコン貫通電極３８０によれば、配線層３８７ｃと接続導電体３８４との接続面より外側の配線層３８７ｃの端面近傍の上方および側方に、エアギャップ３８８が配置される。エアギャップは、一般に、酸化膜や窒化膜を用いた絶縁膜より、抵抗が高く、絶縁性を向上させることができる。配線層３８７ｃのエクステンション領域をエアギャップ３８８で覆ったことにより、図４４において太線の両矢印で示した、シリコン基板３８１と配線層３８７ｃとの間のリークを抑制することができる。
＜シリコン貫通電極の第５構造例の製造方法＞
　図４７乃至図５０を参照して、第５構造例のシリコン貫通電極３８０の製造方法を説明する。
　まず、図４７のAに示されるように、シリコン基板３８１の一方の面全体に、層間絶縁膜３８６Aが、例えばプラズマCVD法で成膜される。層間絶縁膜３８６Aは、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができる。
　次に、図４７のBに示されるように、層間絶縁膜３８６A上面の所定の領域に、仮埋層３９１が形成される。仮埋層３９１は、SiON膜、SiO2膜、SiN膜、SiCN膜などのうち、層間絶縁膜３８６Aとは異なる膜で形成することができる。あるいはまた、仮埋層３９１は、塗布装置を用いて樹脂膜で形成してもよい。仮埋層３９１が形成される領域は、のちに配線層３８７ｃおよびエアギャップ３８８となる部分に相当する。
　次に、図４７のCに示されるように、仮埋層３９１と、それ以外の層間絶縁膜３８６A上面に、追加の層間絶縁膜３８６Bが形成される。図４７のCの層間絶縁膜３８６Bは、仮埋層３９１下面の層間絶縁膜３８６Aと、追加成膜された層間絶縁膜の両方に対応する層である。
　次に、図４７のDに示されるように、仮埋層３９１より上層の層間絶縁膜３８６Bが、CMPにより研磨され、層間絶縁膜３８６Bと仮埋層３９１が同一面に平坦化される。
　次に、図４８のAに示されるように、仮埋層３９１一部の領域に、凹部３９２が形成される。具体的には、のちに配線層３８７ｃとなる部分以外の平面領域にレジストがパターニングされ、エッチングされることにより、凹部３９２が形成される。そして、形成された凹部３９２に、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などの所定の金属材料を埋め込むことにより、図４８のBに示されるように、配線層３８７ｃが形成される。ここでは、配線層３８７ｃとして、接続導電体３８４と同一材料の銅が埋め込まれるものとする。銅の埋め込みは、例えば、真空蒸着、スパッタリング、イオン化蒸着等によるCuシード層の形成と、電解めっき法を用いた銅めっきにより、行うことができる。
　以下、同様に、層間絶縁膜３８６の追加成膜、配線層としての金属膜の形成を繰り返すことにより、図４８のCに示されるように、配線層３８７ａ乃至３８７ｃからなる３層の配線層３８７と、それらの間に形成された層間絶縁膜３８６とを含む多層配線層３８５が形成される。
　次に、図４８のDに示されるように、形成された多層配線層３８５の上面に絶縁膜３８９を形成した後、例えばプラズマ接合により、第２シリコン基板３９０が接合される。
　第２シリコン基板３９０の接合後、図４９のAのように、接合基板の上下が反転される。そして、図４９のBに示されるように、シリコン基板３８１の裏面（図４９では上面）側から、シリコン貫通孔３８２が形成される。シリコン貫通孔３８２は、図９のA乃至Cで説明した工程と同様に、フォトレジストをパターニングし、ドライエッチングを行うことにより形成することができる。
　次に、図４９のCに示されるように、仮埋層３９１が除去される。仮埋層３９１が、SiON膜、SiO2膜、SiN膜、SiCN膜などの絶縁膜の場合、ウェット処理により除去することができ、仮埋層３９１が樹脂膜の場合、アッシング処理により除去することができる。
　次に、図４９のDに示されるように、シリコン基板３８１上面全体に、絶縁膜３８３が、例えばプラズマCVD法で成膜される。シリコン貫通孔３８２の底面および側壁にも絶縁膜３８３が成膜される。絶縁膜３８３は、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができる。
　次に、図５０のAに示されるように、シリコン貫通孔３８２底面の絶縁膜３８３が、エッチバック法を用いて除去され、シリコン基板３８１に最も近い配線層３８７ｃが露出される。
　次に、図５０のBに示されるように、PVD法を用いて、バリアメタル膜（不図示）と、Cuシード層３８４Aが形成された後、図５０のCに示されるように、Cuシード層３８４Aを電極として、電解めっき法により銅（Cu）がめっきされ、接続導電体３８４とされる。この工程は、第１構造例において図１０のB乃至図１１のCで説明した工程と同様である。バリアメタル膜の材料には、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。第５構造例においては、バリアメタル膜としてチタンが用いられる。
　以上により、図４５に示したシリコン貫通電極３８０が完成する。その後、図５のソルダマスク９１やはんだボール１４が形成される。
＜１５．シリコン貫通電極の第５構造例のまとめ＞
　以上のように、第５構造例のシリコン貫通電極３８０は、シリコン基板３８１に形成されたシリコン貫通孔３８２の側壁に、絶縁膜３８３を介して接続導電体３８４を有する。接続導電体３８４は、多層配線層３８５内の、最もシリコン基板３８１に近い配線層３８７ｃと接続されている。また、多層配線層３８５内において、配線層３８７ｃと接続導電体３８４との接続面より平面方向外側の配線層３８７ｃの端面近傍の上方および側方には、エアギャップ３８８が形成されている。配線層３８７ｃの端面近傍の側方と、シリコン基板３８１側の上方にエアギャップ３８８を配置し、配線層３８７ｃのエクステンション領域をエアギャップ３８８で覆ったことにより、シリコン基板３８１と配線層３８７ｃとの間のリークを抑制することができる。したがって、シリコン貫通電極の耐圧を向上させることができる。
（第１乃至第５構造例の組合せ）
　上述した第５構造例に係るシリコン貫通電極３８０のエアギャップ３８８を、上述した第１乃至第４構造例であるシリコン貫通電極１２０、２００、２４０、および２８０の少なくとも１つと組み合わせることができる。これにより、第１乃至第５構造例の効果に加えて、シリコン貫通電極を形成したシリコン基板と、シリコン基板に最も近い配線層との間のリークを抑制する効果も奏することができる。
＜１６．シリコン貫通電極の第６構造例＞
　次に、耐圧を向上させたシリコン貫通電極の第６構造例について説明する。
　図５１は、シリコン貫通電極の第６構造例を示す断面図である。
　シリコン貫通電極の第６構造例であるシリコン貫通電極４００は、半導体基板４１１と半導体基板４３１とを積層した積層構造４１６のうちの一方の半導体基板４３１を貫通して構成されている。ここで、半導体基板４１１および半導体基板４３１それぞれは、例えばシリコン（Si）で構成されており、以下では、シリコン基板４１１およびシリコン基板４３１と称して説明する。
　図５１において上側のシリコン基板４１１は、図５および図６の画素センサ基板１２のシリコン基板１０１に対応し、図５１において下側のシリコン基板４３１は、図５および図６のロジック基板１１のシリコン基板１０１に対応する。したがって、図示は省略されているが、上側のシリコン基板４１１には、図５と同様に、２次元アレイ状に配列された画素毎に、光電変換素子としてのフォトダイオードが設けられている。
　図５１において上側となるシリコン基板４１１の光入射面とは反対側の面に、多層配線層４１２が形成されており、この多層配線層４１２は、もう一方のシリコン基板４３１に形成された多層配線層４３２と接合されている。図５１の破線は、多層配線層４１２と多層配線層４３２の接合面を示している。
　多層配線層４１２は、配線層４１３Aと配線層４１３Bを含む複数層の配線層４１３と、層間絶縁膜４１４とを含んで構成されている。積層された上下の配線層４１３は、必要に応じて所定の箇所でビア４１５により電気的に接続されている。多層配線層４１２のシリコン基板４１１との界面には、複数のトランジスタTrも形成されている。複数層の配線層４１３のうち、多層配線層４３２との接合面に形成された配線層４１３Bは、多層配線層４３２側の配線層４４１Gと、金属接合（Cu－Cu接合）により電気的かつ物理的に接続されている。
　一方、シリコン基板４３１側の多層配線層４３２は、配線層４４１A乃至４４１Gの７層の配線層４４１と、それらの間の層間絶縁膜４４２とを含んで構成されている。積層された上下の配線層４４１は、必要に応じて所定の箇所でビア４４３により電気的に接続されている。
　複数層の配線層４４１は、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などを用いて形成され、層間絶縁膜４４２は、例えば、SiO2膜、SiN膜、SiON膜などで形成される。複数層の配線層４４１及び層間絶縁膜４４２のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。多層配線層４１２側の配線層４１３および層間絶縁膜４１４の材料構成についても同様である。
　なお、多層配線層４３２内の配線層４４１の階層数、および、多層配線層４１２内の配線層４１３の階層数は、図５１の例に限られず、任意の層数で構成することができる。
　シリコン貫通電極４００は、シリコン基板４３１の所定の位置に形成されたシリコン貫通孔４５２の内壁に、絶縁膜４５３を介して接続導電体４５４が埋め込まれることにより形成されている。絶縁膜４５３は、例えば、SiO2膜、SiN膜、SiON膜などで形成される。
　なお、図５１に示されるシリコン貫通電極４００では、内壁面に沿って絶縁膜４５３と接続導電体４５４が成膜され、側壁に形成された接続導電体４５４より内側の内部にソルダマスク４５６が埋め込まれているが、シリコン貫通孔４５２の内径によってはシリコン基板４３１の開口部全体が接続導電体４５４で埋め込まれることもある。また、ソルダマスク４５６が埋め込まれている接続導電体４５４の内側内部が空洞となっていてもよい。
　接続導電体４５４は、外部基板との接点部となるシリコン基板４３１上面（図５１では下側の面）にも一部形成され、再配線４５５として機能する。シリコン貫通電極４００の接続導電体４５４より内側の内部と、シリコン基板４３１上面に形成された再配線４５５の上部は、ソルダマスク４５６で保護されている。
　接続導電体４５４は、多層配線層４３２内において、シリコン基板４３１側から５層目の配線層４４１Eに到達するように、多層配線層４３２内にも埋め込まれて形成されている。
　さらに、多層配線層４３２内に形成された接続導電体４５４の平面方向内側には、配線層４４１A’乃至４４１D’の４層の配線層４４１’と、上下の配線層４４１’を接続するビア４４３’とで構成されるスタックビア４５７が形成されている。配線層４４１A’乃至４４１D’は、それぞれ、シリコン貫通電極４００以外の他の領域に形成された配線層４４１A乃至４４１Dと同一階層に形成されている。スタックビア４５７内の各配線層４４１’は、シリコン貫通電極４００以外の他の領域に形成された同一階層の配線層４４１と同時に形成される。
　図５２は、多層配線層４３２内におけるシリコン貫通電極４００の接続導電体４５４およびスタックビア４５７と、複数層の配線層４４１の平面方向の配置を示す平面図である。
　シリコン貫通電極４００の接続導電体４５４は、シリコン貫通孔４５２の円形の平面形状に合わせて、円形の平面形状で形成されている。接続導電体４５４の円形の内側に、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’と、複数のビア４４３’が配置されている。４層の配線層４４１A’乃至４４１D’どうしを上下に接続するビア４４３’は、図５２の例では４本形成されているが、ビア４４３’の本数および配置は適宜決定し得る。
　シリコン貫通電極４００の接続導電体４５４が底部で接続する配線層４４１Eは、エクステンション領域を備える。すなわち、配線層４４１Eは、シリコン貫通電極４００（シリコン貫通孔４５２）の位置ずれにマージンを持たせるため、円形の接続導電体４５４のよりも平面方向に広く形成されている。反対に、スタックビア４５７は、円形の接続導電体４５４の内側に形成されるので、円形の接続導電体４５４の面積よりも小さく配置されている。複数層の配線層４４１’の外周（側壁）は、接続導電体４５４と接続されている。
　スタックビア４５７の４層の配線層４４１A’乃至４４１D’の平面形状は、図５２の配線層４４１A’に示されるように四角形とすることができる。あるいはまた、図５３の配線層４４１A’に示されるように、接続導電体４５４の円形の平面形状に合わせて、円形としてもよい。図５３は、４層の配線層４４１A’乃至４４１D’の平面形状が図５２の例と異なる例を示す平面図である。
　図５１のシリコン貫通電極４００は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板４３１が、図５のシリコン基板８１に対応し、配線層４４１Eが、図５の配線層８３ｃに対応する。
　図５１を参照しながらシリコン貫通電極４００の効果を説明する。
　シリコン貫通電極４００は、シリコン基板４３１に形成されたシリコン貫通孔４５２の側壁に、絶縁膜４５３と接続導電体４５４とを有する。シリコン貫通孔４５２の側壁に形成された接続導電体４５４は、多層配線層４３２内の５層目の配線層４４１Eに到達する深さで多層配線層４３２内にも埋め込まれて形成されている。
　また、シリコン貫通電極４００は、多層配線層４３２内の接続導電体４５４の内側（平面方向内側）に、スタックビア４５７を有する。スタックビア４５７は、複数層の配線層４４１’と、上下の配線層４４１’を電気的に接続するビア４４３’とで構成される。スタックビア４５７は、その平面積が接続導電体４５４の外形の平面積よりも小さく形成されて、接続導電体４５４の内側に配置され、複数層の配線層４４１’の側壁が接続導電体４５４と接続される。シリコン貫通電極４００と配線層４４１Eとの電気的接続に、スタックビア４５７の各配線層４４１’の側壁面も利用することで、接続面積が大きく増加するので、配線の接続信頼性が向上する。また、シリコン貫通電極４００は、スタックビア４５７を構成するいずれかの配線層４４１’と電気的接続がされていればよいため、配線の接続信頼性が向上する。
　シリコン貫通電極４００の接続導電体４５４を、多層配線層４３２内で光入射面側のシリコン基板４１１に近い５層目の配線層４４１Eに到達する深さまで形成し、配線層４４１Eと接続するようにしたことで、シリコン基板４１１側の配線層４１３と電気的接続を行う場合に、接続抵抗を低下させることができる。
　シリコン貫通電極４００の接続導電体４５４を、シリコン基板４３１の厚みよりも深い、多層配線層４３２内の５層目の配線層４４１Eに到達する深さまで形成し、５層目の配線層４４１Eと電気的に接続する構成としたので、シリコン基板４３１から、シリコン貫通電極４００の接続先配線層である配線層４４１Eまでの距離を、スタックビア４５７の高さ（深さ）４６２に相当する距離だけ離すことができる。例えば、シリコン基板４３１から配線層４４１Eまで、１μｍ以上離すことができる。これにより、配線層４４１Eの平面積を、シリコン貫通電極４００の位置ずれにマージンを持たせるため、シリコン貫通孔４５２および接続導電体４５４の平面積よりも十分大きく確保した場合でも、配線層４４１Eとシリコン基板４３１との間のリークを抑制することができる。
　また、仮に、絶縁膜が破壊されるような高電圧がシリコン貫通電極４００に印加された場合、スタックビア４５７の高さ４６２は、シリコン貫通孔４５２の側壁に形成された絶縁膜４５３の厚さ４６１よりも大きいため、配線層４４１Eとシリコン基板４３１との間の層間絶縁膜４４２よりも、シリコン貫通孔４５２側壁の絶縁膜４５３が破壊される。そのため、シリコン貫通孔４５２の側壁に形成された絶縁膜４５３の厚さ４６１を厚くすることで、シリコン貫通電極４００に耐圧を向上させることができる。
　なお、上述した第６構造例では、スタックビア４５７の配線層４４１’の階層数が４層である例で説明したが、配線層４４１’の階層数が４層以外の２層、３層、５層以上でもよい。あるいはまた、１層（単層）の配線層４４１’であってもよい。１層の場合、ビア４４３’は、上下方向に配置される配線層４４１Eと接続導電体４５４を電気的に接続する。
＜シリコン貫通電極の第６構造例の製造方法＞
　次に、図５４乃至図５６を参照して、第６構造例のシリコン貫通電極４００の製造方法を説明する。
　まず、図５４のAに示されるように、シリコン基板４３１の一方の面全体に、層間絶縁膜４４２Aを成膜した後、所定の領域に、配線層４４１A’が形成される。層間絶縁膜４４２Aは、例えばプラズマCVD法により、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができる。配線層４４１A’は、同一階層の他の配線層４４１Aと同時に、例えば、ダマシン法により、銅で形成することができる。
　次に、図５４のBに示されるように、層間絶縁膜４４２Aの上にさらに層間絶縁膜を積み増し、層間絶縁膜４４２Bとした後、配線層４４１A’の上の所定の領域に、複数のビア４４３’と配線層４４１B’が形成される。
　次に、図５４のCに示されるように、層間絶縁膜４４２Bの上にさらに層間絶縁膜を積み増し、層間絶縁膜４４２Cとした後、配線層４４１B’の上の所定の領域に、複数のビア４４３’と配線層４４１C’が形成される。
　次に、図５４のDに示されるように、層間絶縁膜４４２Cの上にさらに層間絶縁膜を積み増し、層間絶縁膜４４２Dとした後、配線層４４１C’の上の所定の領域に、複数のビア４４３’と配線層４４１D’が形成される。配線層４４１B’乃至４４１D’は、それぞれ、同一階層の他の配線層４４１B乃至４４１Dと同時に形成することができる。
　次に、図５４のEに示されるように、層間絶縁膜４４２Dの上にさらに層間絶縁膜を積み増し、層間絶縁膜４４２Eとした後、配線層４４１D’の上の所定の領域に、複数のビア４４３’と、エクステンション領域を有する配線層４４１Eが形成される。以上の４層の配線層４４１A’乃至４４１D’およびビア４４３’により、スタックビア４５７が完成する。
　次に、図５４のFに示されるように、層間絶縁膜４４２Eの上にさらに層間絶縁膜を積み増し、層間絶縁膜４４２Fとした後、配線層４４１Eの上の所定の領域に、複数のビア４４３と配線層４４１Fが形成される。
　層間絶縁膜４４２B乃至４４２Fの形成方法は、上述した層間絶縁膜４４２Aと同様である。複数のビア４４３と配線層４４１B’乃至配線層４４１Fの形成方法も、配線層４４１A’と同様である。配線層４４１A’乃至配線層４４１Fと複数のビア４４３は、全てを同一の金属膜（第６構造例では、銅）で形成してもよいし、階層によって、異なる金属膜としてもよい。
　さらに、図示は省略するが、層間絶縁膜４４２Fと配線層４４１Fの上に、さらに層間絶縁膜が積み増しされて層間絶縁膜４４２とされるとともに、配線層４４１Gが形成され、シリコン基板４１１側の多層配線層４３２と金属接合される。
　次の図５５のA乃至Eの工程は、接合基板の上下が反転され、シリコン基板４３１の裏面を上面として加工を行うが、図５５では、そのままシリコン基板４３１の裏面を下面にした向きで図示して説明する。
　次に、図５５のAに示されるように、シリコン基板４３１の裏面（図５５では下面）側から、シリコン貫通孔４５２が形成される。シリコン貫通孔４５２は、図９のA乃至Cで説明した工程と同様に、フォトレジストをパターニングし、ドライエッチングを行うことにより形成することができる。このとき、シリコン貫通孔４５２は、多層配線層４３２側であるシリコン基板４３１のおもて面側の径が、裏面側の径よりも大きくなる逆テーパ形状となるように形成される。
　次に、図５５のBに示されるように、シリコン基板４３１上面全体に、絶縁膜４５３が、例えばプラズマCVD法で成膜される。絶縁膜４５３は、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成される。絶縁膜４５３は、シリコン貫通孔４５２の底面および側壁にも成膜されるが、シリコン貫通孔４５２底面の絶縁膜４５３の膜厚は、シリコン基板４３１上面の膜厚より薄く形成される。
　次に、図５５のCに示されるように、絶縁膜４５３がエッチバック法により除去される。シリコン貫通孔４５２底面の絶縁膜４５３は側壁部分を除いて完全に除去されるが、シリコン基板４３１上面の絶縁膜４５３は、シリコン貫通孔４５２底面との膜厚差により一部残る。また、シリコン貫通孔４５２が逆テーパ形状に形成されたことにより、シリコン貫通孔４５２側壁の絶縁膜４５３は、多層配線層４３２側の膜厚が厚くなっているので除去されない。
　さらに、異方性ドライエッチングにより、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’の側壁面に接する層間絶縁膜４４２が、配線層４４１Eに到達するまで除去される。層間絶縁膜４４２と絶縁膜４５３は、同一材料の膜でも良いし、異なる膜でもよい。スタックビア４５７の４層の配線層４４１A’乃至４４１D’は、配線層４４１A’がエッチングストッパ膜となるため除去されない。
　次に、図５５のDに示されるように、バリアメタル膜とCuシード層（どちらも不図示）が形成された後、Cuシード層を電極として、電解めっき法により銅（Cu）が埋め込まれ、接続導電体４５４とされる。この工程は、第１構造例において図１０のB乃至図１１のCで説明した工程と同様である。バリアメタル膜の材料には、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。第６構造例においては、バリアメタル膜としてチタンが用いられる。接続導電体４５４は、シリコン基板４３１上面の絶縁膜４５３の上にも形成され、再配線４５５とされる。これにより、接続導電体４５４とスタックビア４５７とを含むシリコン貫通電極４００が完成する。
　最後に、図５５のEに示されるように、シリコン貫通電極４００の接続導電体４５４より内側の内部にソルダマスク４５６が埋め込まれるとともに、シリコン基板４３１上面の再配線４５５の上面が、ソルダマスク４５６で覆われる。
　上述した製造方法では、シリコン基板４３１にシリコン貫通孔４５２を形成する際、多層配線層４３２側の径が大きくなる逆テーパ形状に形成したが、加工制御がより容易な、順テーパ形状に形成する方法もある。
　図５６は、シリコン貫通孔４５２を順テーパ形状に形成する場合の製造方法を説明する図である。上述した図５５のA乃至Eの工程が、図５６のA乃至Eの工程に置き換えられる。
　図５６のAに示されるように、シリコン基板４３１の裏面（図５６では下面）側から、シリコン貫通孔４５２が形成される。シリコン貫通孔４５２は、多層配線層４３２側であるシリコン基板４３１のおもて面側の径が、裏面側の径よりも小さくなる順テーパ形状に形成されている。
　次に、図５６のBに示されるように、シリコン基板４３１上面全体とシリコン貫通孔４５２の底面および側壁に、絶縁膜４５３が成膜される。シリコン貫通孔４５２側壁の絶縁膜４５３の膜厚は、順テーパ形状のシリコン貫通孔４５２の形状に応じて、多層配線層４３２側が、シリコン基板４３１のおもて面側よりも薄くなる。シリコン貫通孔４５２底面の絶縁膜４５３の膜厚が、シリコン基板４３１上面の膜厚より薄く形成される点は、図５５のBと同様である。
　次に、図５６のCに示されるように、エッチバック法により、シリコン貫通孔４５２底面の絶縁膜４５３が除去されるとともに、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’の側壁面に接する層間絶縁膜４４２が開口される。
　次に、図５６のDに示されるように、バリアメタル膜とCuシード層（どちらも不図示）が形成された後、電解めっき法により銅が埋め込まれ、接続導電体４５４が形成される。接続導電体４５４は、シリコン基板４３１上面の絶縁膜４５３の上にも形成され、再配線４５５とされる。これにより、接続導電体４５４とスタックビア４５７とを含むシリコン貫通電極４００が完成する。
　最後に、図５６のEに示されるように、シリコン貫通電極４００の接続導電体４５４より内側の内部にソルダマスク４５６が埋め込まれるとともに、シリコン基板４３１上面の再配線４５５の上面が、ソルダマスク４５６で覆われる。
　第６構造例のシリコン貫通電極４００は、以上のように製造することができる。
＜シリコン貫通電極の第６構造例の変形例＞
　図５７乃至図５９は、シリコン貫通電極の第６構造例の変形例であり、特に、第６構造例のシリコン貫通電極４００のうちのスタックビア４５７の変形例を示している。
　図５７に示される第６構造例の第１変形例は、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’の平面形状が、十字形状に変更された例を示している。４層の配線層４４１A’乃至４４１D’と、エクステンション領域を有する配線層４４１Eとを接続するビア４４３’は、十字形状の上下左右の凸部の４箇所と、十字形状の中央部の１箇所の計５箇所に配置されている。
　図５８に示される第６構造例の第２変形例は、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’の平面形状が、一部の階層で異なるように変形された例を示している。配線層４４１A’と４４１C’は、図５１および図５２に示した基本構造と同様に、４本のビア４４３’に接続された１枚の四角形で形成されているが、配線層４４１B’と４４１D’は、４本のビア４４３’毎に独立して設けられた四角形（アイランドパターン）となっている。図５８の例では、ビア４４３’の本数が２ｘ２の４本であるので、配線層４４１B’と４４１D’も、２ｘ２のアイランドパターンとされているが、配線層４４１B’と４４１D’のアイランドパターンの配置は、ビア４４３’の本数に応じた網目状に配置される。例えば、ビア４４３’の本数が、例えば、３ｘ３の９本である場合には、３ｘ３のアイランドパターンとなる。
　図５８の第２変形例では、配線層４４１A’と４４１C’の平面形状が同じで、配線層４４１B’と４４１D’の平面形状が同じとされているが、配線層４４１A’乃至４４１D’全ての平面形状が異なるように構成してもよい。
　図５９に示される第６構造例の第３変形例は、スタックビア４５７を構成する４層の配線層４４１A’乃至４４１D’の平面サイズが階層によって異なり、全体としてピラミッド形状に形成された例を示している。具体的には、４層の配線層４４１A’乃至４４１D’の平面サイズは、配線層４４１A’が最も小さく、配線層４４１A’、４４１B’、４４１C’、４４１D’の順番で徐々に大きくなるように構成されている。
　以上、図５７乃至図５９を参照して、シリコン貫通電極４００の、特にスタックビア４５７の変形例を示したが、スタックビア４５７は、上述した例以外の構造でもよい。４層の配線層４４１A’乃至４４１D’を積層した立体形状としてみた場合に、多角柱型、円柱型、十字型、網目型、ピラミッド型等の任意の形状を取り得る。
＜１７．シリコン貫通電極の第６構造例のまとめ＞
　以上のように、第６構造例のシリコン貫通電極４００は、シリコン基板４３１に形成されたシリコン貫通孔４５２の側壁に、絶縁膜４５３を介して接続導電体４５４を有する。接続導電体４５４は、多層配線層４３２内にも埋め込まれて形成され、接続導電体４５４の内側（平面方向内側）に、スタックビア４５７が設けられている。スタックビア４５７を設けたことにより、配線の接続信頼性を向上させることができる。シリコン基板４３１と配線層４４１Eとの距離を、スタックビア４５７の高さ４６２に相当する距離だけ離すことができるので、配線層４４１Eとシリコン基板４３１との間のリークを抑制することができる。したがって、シリコン貫通電極の耐圧を向上させることができる。
（第１乃至第６構造例の組合せ）
　上述した第６構造例に係るシリコン貫通電極４００のスタックビア４５７を、上述した第１乃至第５構造例であるシリコン貫通電極１２０、２００、２４０、２８０、および、３８０の少なくとも１つと適宜組み合わせた構造を採用してもよい。これにより、第１乃至第５構造例の効果に加えて、シリコン貫通電極を形成したシリコン基板と、シリコン貫通電極の接続先配線層との間のリークの抑制、配線の接続信頼性向上など、第６構造例の効果を奏することができる。
＜１８．シリコン貫通電極の第７構造例＞
　次に、耐圧を向上させたシリコン貫通電極の第７構造例について説明する。
　図６０は、シリコン貫通電極の第７構造例を示す断面図である。この断面図は、後述する図６１のX-X’線における断面図に相当する。
　シリコン貫通電極の第７構造例であるシリコン貫通電極５００は、半導体基板５１１と半導体基板５３１とを積層した積層構造５１５のうちの一方の半導体基板５３１を貫通して形成されている。また、シリコン貫通電極５００に隣接して、複数のシリコン貫通電極５０１が形成されている。ここで、半導体基板５１１および半導体基板５３１それぞれは、例えばシリコン（Si）で構成されており、以下では、シリコン基板５１１およびシリコン基板５３１と称して説明する。
　図６０において上側のシリコン基板５１１は、図５および図６の画素センサ基板１２のシリコン基板１０１に対応し、図６０において下側のシリコン基板５３１は、図５および図６のロジック基板１１のシリコン基板１０１に対応する。したがって、図示は省略するが、上側のシリコン基板５１１には、図５と同様に、２次元アレイ状に配列された画素毎に、光電変換素子としてのフォトダイオードが設けられている。
　図６０において上側となるシリコン基板５１１の光入射面とは反対側の面に、多層配線層５１２が形成されており、この多層配線層５１２は、もう一方のシリコン基板５３１に形成された多層配線層５３２と接合されている。図６０の破線は、多層配線層５１２と多層配線層５３２の接合面を示している。
　多層配線層５１２は、複数層の配線層５１４と、それらの間に形成された層間絶縁膜５１３とを含んで構成される。ただし、図６０では、複数層の配線層５１４のうち、多層配線層５３２との接合面に形成された配線層５１４のみが図示されており、その配線層５１４の一つである配線層５１４Aのみが示されている。配線層５１４Aは、多層配線層５３２側の配線層５４３Aと金属接合（Cu－Cu接合）されている。
　一方、シリコン基板５３１側の多層配線層５３２も、複数層の配線層５４１乃至５４３と、それらの間に形成された層間絶縁膜５４４とを含んで構成されている。複数層の配線層５４１乃至５４３のうち、配線層５４１（５４１A）は、最もシリコン基板５３１に近い配線層であり、配線層５４２（５４２A、５４２B）は、配線層５４１の次にシリコン基板５３１に近い配線層である。配線層５４３（５４３A）は、多層配線層５１２との接合面に形成され、多層配線層５１２側の配線層５１４と金属接合（Cu－Cu接合）されるための配線層である。図６０では、多層配線層５３２側の配線層５４３Aと、多層配線層５１２側の配線層５１４Aとが、金属接合（Cu－Cu接合）により電気的かつ物理的に接続されている。
　最もシリコン基板５３１に近い配線層５４１の一つである配線層５４１Aは、ビア５４４A等により、２層目の配線層５４２の一つである配線層５４２Bと電気的に接続されている。２層目の配線層５４２の他の一つである配線層５４２Aは、ビア５４５A等により、配線層５４３Aと電気的に接続されている。
　複数層の配線層５４１乃至５４３は、例えば、銅（Cu）、アルミニウム（Al）、タングステン（W）などを用いて形成され、層間絶縁膜５４４は、例えば、SiO2膜、SiN膜、SiON膜などで形成される。複数層の配線層５４１乃至５４３及び層間絶縁膜５４４のそれぞれは、全ての階層が同一の材料で形成されていてもよいし、階層によって２つ以上の材料を使い分けてもよい。多層配線層５１２側の配線層５１４および層間絶縁膜５１３の材料構成についても同様である。
　なお、多層配線層５３２内の配線層５４１乃至５４３の階層数、および、多層配線層５１２内の配線層５１４の階層数は、任意の層数で構成することができる。
　シリコン貫通電極５００は、シリコン基板５３１の所定の位置に形成したシリコン貫通孔５５２の内壁に、絶縁膜５５３を介して接続導電体５５４が埋め込まれることにより形成されている。絶縁膜５５３は、例えば、SiO2膜、SiN膜、SiON膜などで形成される。シリコン貫通孔５５２は、シリコン基板５３１を貫通して、多層配線層５３２内の配線層５４２Aの深さまで形成され、シリコン貫通孔５５２の底部に形成された接続導電体５５４が、配線層５４２Aと直接接続されている。接続導電体５５４は、シリコン基板５３１の裏面側の上面にも、絶縁膜５５３を介して形成されており、再配線５５６として機能する。シリコン貫通孔５５２の側壁および底部に形成された接続導電体５５４の上部はソルダマスク５５５で覆われている。シリコン基板５３１裏面の再配線５５６も、電極パッド部５５７を構成する一部分を除いてソルダマスク５５５で覆われている。
　シリコン貫通電極５００に隣接するシリコン貫通電極５０１は、シリコン基板５３１の所定の位置に形成したシリコン貫通孔５６２の内壁に、絶縁膜５５３を介して接続導電体５６４が埋め込まれることにより形成されている。シリコン貫通孔５６２は、シリコン基板５３１を貫通して、多層配線層５３２内の配線層５４２Bの深さまで形成され、シリコン貫通孔５６２の底部に形成された接続導電体５６４が、配線層５４２Bと直接接続されている。接続導電体５６４は、シリコン基板５３１の裏面側の上面にも、絶縁膜５５３を介して形成されており、再配線５６６として機能する。シリコン貫通孔５６２の側壁および底部に形成された接続導電体５６４の上部はソルダマスク５５５で覆われている。シリコン基板５３１裏面の再配線５６６も、電極パッド部５６７を構成する一部分を除いてソルダマスク５５５で覆われている。
　シリコン貫通電極５００の接続導電体５５４は、シリコン貫通孔５５２の底部で配線層５４２Aと直接接続されている。シリコン貫通電極５００の電極パッド部５５７から、第１の印加電圧が印加されると、印加された第１の印加電圧は、配線層５４２A、ビア５４５A、配線層５４３A等を介して、シリコン基板５１１側へ伝達される。
　シリコン貫通電極５０１の接続導電体５６４は、シリコン貫通孔５６２の底部で配線層５４２Bと直接接続されている。シリコン貫通電極５０１の電極パッド部５６７から、第１の印加電圧と異なる第２の印加電圧が印加されると、印加された第２の印加電圧は、配線層５４２Bおよびビア５４４Aを介して、配線層５４１Aへ伝達される。
　以下、区別を容易にするために、第１の印加電圧が印加されるシリコン貫通電極５００を、第１シリコン貫通電極５００と称し、第２の印加電圧が印加されるシリコン貫通電極５０１を、第２シリコン貫通電極５０１と称して説明する。また、第１シリコン貫通電極５００が電気的に接続される配線層５４２Aを第１配線層５４２Aと称し、第２シリコン貫通電極５０１と電気的に接続され、第１配線層５４２Aよりもシリコン基板５３１側に配置された配線層５４１Aを第２配線層５４１Aと称して説明する。
　第１シリコン貫通電極５００と第２シリコン貫通電極５０１は、電気的に接続していない。さらに詳しく言えば、第１シリコン貫通電極５００の接続導電体５５４および第１配線層５４２Aと、第２シリコン貫通電極５０１の接続導電体５６４および第２配線層５４１Aとは、電気的に接続していない。
　なお、図６０に示される第１シリコン貫通電極５００では、内壁面に沿って絶縁膜５５３と接続導電体５５４が成膜され、側壁の接続導電体５５４を覆うソルダマスク５５５より内側の内部が空洞となっているが、シリコン貫通孔５５２の内径によってはシリコン基板５３１の開口部全体が接続導電体５５４またはソルダマスク５５５で埋め込まれることもある。換言すれば、シリコン基板５３１の開口部の内側が導体またはソルダマスクで埋め込まれていても、一部が空洞となっていてもどちらでもよい。第２シリコン貫通電極５０１についても同様である。
　図６１は、第１シリコン貫通電極５００および複数の第２シリコン貫通電極５０１の配置を示す平面図である。図６１では、接続導電体５５４および５６４、第２配線層５４１A、並びに、第１配線層５４２Aおよび配線層５４２B等の平面配置が示されている。
　第２シリコン貫通電極５０１は、第１シリコン貫通電極５００の周囲に複数配置されている。例えば、図６１に示されるように、第１シリコン貫通電極５００を中心として、３ｘ３の行列状の配置で、８個の第２シリコン貫通電極５０１が配列されている。
　また、第１シリコン貫通電極５００を中心に囲むように配置された８個の第２シリコン貫通電極５０１を接続するように矩形状の溝５７１が形成されている。
　図６２は、溝５７１の中心線である図６１のY-Y’線における断面図を示している。
　溝５７１は、図６２に示されるように、シリコン基板５３１の裏面（図６２では下面）側から、第２シリコン貫通電極５０１のシリコン貫通孔５６２と同じ深さで形成され、隣接する第２シリコン貫通電極５０１どうしを接続している。
　図６１に戻り、中央の第１シリコン貫通電極５００には、電極パッド部５５７に印加された第１の印加電圧が、再配線５５６を経由して、シリコン貫通孔５５２の側壁および底部に形成された接続導電体５５４へ供給される。接続導電体５５４へ供給された第１の印加電圧は、シリコン貫通孔５５２の底部で第１配線層５４２Aへ供給される。なお、図６０に示した電極パッド部５５７は、図６１のように、X-X’線上ではない場所に設けられた電極パッド部５５７を、便宜的に示したものである。
　第１シリコン貫通電極５００の周囲の複数の第２シリコン貫通電極５０１には、電極パッド部５６７に印加された第２の印加電圧が、再配線５６６を経由して、シリコン貫通孔５６２の側壁および底部に形成された接続導電体５６４へ供給される。接続導電体５６４へ供給された第２の印加電圧は、シリコン貫通孔５６２の底部で配線層５４２Bへ供給される。図６０に示した電極パッド部５６７は、図６１のように、X-X’線上ではない場所に設けられた電極パッド部５６７を、便宜的に示したものである。
　配線層５４２Bは、図６１に示されるように、縦方向または横方向に隣り合う第２シリコン貫通電極５０１どうしを接続することで、矩形状に配置された８個全ての第２シリコン貫通電極５０１を電気的に接続する。また、配線層５４２Bは、図６０の断面図で示したように、ビア５４４Aを介して第２配線層５４１Aとも電気的に接続されている。
　第２配線層５４１Aは、各第２シリコン貫通電極５０１の周囲に円形状に形成されている。また、第２配線層５４１Aは、各辺３個の第２シリコン貫通電極５０１のうちの真ん中の第２シリコン貫通電極５０１の周囲から、中央の第１シリコン貫通電極５００へ向かっての直線状に延び、第１シリコン貫通電極５００の接続導電体５５４の周囲で円形状に形成されて、周囲の８個の第２シリコン貫通電極５０１の第２配線層５４１Aと一体に形成されている。ただし、上述したように、第１シリコン貫通電極５００の接続導電体５５４および第１配線層５４２Aと、周囲の第２シリコン貫通電極５０１の接続導電体５６４および第２配線層５４１Aとは、電気的に接続されていない。
　図６０乃至図６２の第１シリコン貫通電極５００および第２シリコン貫通電極５０１は、上述した図５または図６のシリコン貫通電極８８と置き換えて、固体撮像装置１に配置可能である。シリコン基板５３１が、図５のシリコン基板８１に対応し、第１配線層５４２Aが、図５の配線層８３ｃに対応する。
　以上のように構成される第７構造例のシリコン貫通電極構造の効果について、図６３および図６４を参照して説明する。図６３および図６４では、説明に必要な主要部分の符号のみを付している。
　例えば、中央の第１シリコン貫通電極５００に対しては、第１の印加電圧として、５００Vの高電圧が、電極パッド部５５７から印加される。すると、第１シリコン貫通電極５００に接続された第１配線層５４２Aにも５００Vが印加される。
　一方、周囲の第２シリコン貫通電極５０１に対しては、第２の印加電圧として、第１の印加電圧よりも低い２５０Vが、電極パッド部５６７から印加される。すると、第２シリコン貫通電極５０１に接続された配線層５４２Bにも２５０Vが印加される。また、配線層５４２Bとビア５４４Aを介して接続された第２配線層５４１Aにも２５０Vが印加される。
　なお、シリコン基板５３１の電圧は、例えば、０Vである。
　上述したように、第１配線層５４２Aと第２配線層５４１Aとは電気的に接続されていないため、シリコン基板５３１と第２配線層５４１Aとの間の電位差は２５０Vとなり、第２配線層５４１Aと第１配線層５４２Aとの電位差は２５０Vとなる。
　中央の第１シリコン貫通電極５００に対して、第１の印加電圧として、５００Vの高電圧が印加された場合、仮に、周囲に配置した複数の第２シリコン貫通電極５０１が存在しない場合には、シリコン基板５３１と第１配線層５４２Aとの間の電位差は５００Vとなる。この場合、図６３において丸で囲んで示すような、シリコン基板５３１のコーナ部では、電界が集中し、実印加電圧よりもかなり高い電圧が印加された状態となるため、コーナ部が破壊されやすくなる。
　これに対して、第７構造例のシリコン貫通電極構造では、上述したように、周囲に配置した複数の第２シリコン貫通電極５０１に、第１シリコン貫通電極５００の印加電圧よりも低い電圧を印加する電圧制御が行われる。これにより、シリコン基板５３１と第２配線層５４１A間、第２配線層５４１Aと第１配線層５４２A間、のように電界勾配が段階的に付けられる。電界を、シリコン基板５３１および第２配線層５４１A間と、第２配線層５４１Aおよび第１配線層５４２A間とに分散することができるため、シリコン基板５３１と第１配線層５４２A間の耐圧を向上させることができる。
　また、第２配線層５４１Aは、第１配線層５４２Aよりもシリコン基板５３１側に配置され、平面視において第１配線層５４２Aと重なるように、第１シリコン貫通電極５００近傍まで極力近づけることで、シリコン基板５３１のコーナ部に集中する電界を緩和することができる。これにより、第１シリコン貫通電極５００と直接接続される第１配線層５４２Aを、シリコン基板５３１に近づけることが可能となり、デバイス（固体撮像装置１）の厚みを薄くすることができる。
　図６４は、溝５７１の効果を説明する図である。図６４では、上段に図示した、溝５７１を形成しない場合と、下段に図示した、溝５７１を形成した場合とを比較して説明する。
　上段の図のように、仮に溝５７１を形成しない場合には、第１シリコン貫通電極５００とシリコン基板５３１が、側壁１つ分の絶縁膜、具体的には、第１シリコン貫通電極５００の側壁に形成された絶縁膜５５３のみで分離される。
　これに対して、下段の図のように、溝５７１を形成した場合には、第１シリコン貫通電極５００とシリコン基板５３１が、側壁３つ分の絶縁膜、具体的には、第１シリコン貫通電極５００の側壁と溝５７１両側の絶縁膜５５３と、溝５７１とで分離することができる。これにより、断面図において白色の矢印で表記した横方向の絶縁性を向上させることができる。
＜シリコン貫通電極の第７構造例の製造方法＞
　次に、図６５乃至図６７を参照して、第７構造例の第１シリコン貫通電極５００および第２シリコン貫通電極５０１の製造方法を説明する。
　まず、図６５のAに示されるように、シリコン基板５３１の一方の面全体に層間絶縁膜５４４’を成膜した後、所定の領域に、第２配線層５４１Aが形成される。層間絶縁膜５４４’は、例えばプラズマCVD法により、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成することができる。配線層４５４Aは、例えば、ダマシン法により、銅で形成することができる。
　次に、図６５のBに示されるように、層間絶縁膜５４４’の上にさらに層間絶縁膜が積み増しされ、層間絶縁膜５４４とされるとともに、第２配線層５４１Aと接続されるビア５４４A、ビア５４４Aと接続される配線層５４２B、および、第１配線層５４２Aが形成される。
　次に、図６５のCに示されるように、第１配線層５４２Aと接続されるビア５４５A、および、ビア５４５Aと接続される配線層５４３Aが形成される。以上で、シリコン基板５３１側の多層配線層５３２が完成する。
　次に、図６５のDに示されるように、別途製造されたシリコン基板５１１の多層配線層５１２と、シリコン基板５３１の多層配線層５３２とが、例えばプラズマ接合により接合される。多層配線層５１２の配線層５１４Aは、多層配線層５３２の配線層５４３Aと、金属接合（Cu－Cu接合）により電気的に接続される。
　次の図６６および図６７の各工程は、接合基板の上下が反転され、シリコン基板５３１の裏面を上面として加工を行うが、図６６および図６７では、図６５と同様に、そのままシリコン基板５３１の裏面を下面にした向きで図示して説明する。
　次に、図６６のAに示されるように、シリコン基板５３１の裏面（図６６では下面）側から、シリコン貫通孔５５２および５６２が形成される。また、図示されない領域となるが、第２シリコン貫通電極５０１どうしを接続する溝５７１も、シリコン貫通孔５５２および５６２と同時に形成される。シリコン貫通孔５５２および５６２は、図９のA乃至Cで説明した工程と同様に、フォトレジストをパターニングし、ドライエッチングを行うことにより形成することができる。
　次に、図６６のBに示されるように、シリコン基板５３１上面全体に、絶縁膜５５３が、例えばプラズマCVD法で成膜される。絶縁膜５５３は、例えば、SiON膜、SiO2膜、SiN膜、SiCN膜などで形成される。絶縁膜５５３は、シリコン貫通孔５５２および５６２の底面および側壁にも成膜されるが、シリコン貫通孔底面の絶縁膜５５３の膜厚は、シリコン基板５３１上面の膜厚より薄く形成される。
　次に、図６６のCに示されるように、絶縁膜５５３がエッチバック法により除去される。シリコン貫通孔底面の絶縁膜５５３は完全に除去されるが、シリコン基板５３１上面の絶縁膜５５３は、シリコン貫通孔底面との膜厚差により一部残る。
　次に、図６６のDに示されるように、バリアメタル膜とCuシード層（どちらも不図示）が形成された後、Cuシード層を電極として、電解めっき法により銅（Cu）が埋め込まれ、接続導電体５５４および５６４が形成される。この工程は、第１構造例において図１０のB乃至図１１のCで説明した工程と同様である。バリアメタル膜の材料には、タンタル（Ta）、チタン（Ti）、タングステン（W）、ジルコニウム（Zr）及び、その窒化膜、炭化膜等を用いることができる。第７構造例においては、バリアメタル膜としてチタンが用いられる。接続導電体５５４および５６４は、シリコン基板５３１上面の絶縁膜５５３の上にも形成される。シリコン貫通孔５５２側壁と同時に形成されたシリコン基板５３１上面の接続導電体５５４は、再配線５５６とされ、シリコン貫通孔５６２側壁と同時に形成されたシリコン基板５３１上面の接続導電体５６４は、再配線５６６とされる。これにより、第１シリコン貫通電極５００および第２シリコン貫通電極５０１が完成する。
　次に、図６７のAに示されるように、シリコン基板５３１上面の接続導電体５５６および５６６と絶縁膜５５３とを覆うようにソルダマスク５５５が形成される。第１シリコン貫通電極５００の側壁の接続導電体５５４および第２シリコン貫通電極５０１の側壁の接続導電体５６４もソルダマスク５５５で覆われる。
　最後に、図６７のBに示されるように、第１シリコン貫通電極５００の再配線５５６上に形成されたソルダマスク５５５の一部の領域が開口され、電極パッド部５５７が形成される。また、第２シリコン貫通電極５０１の再配線５６６上に形成されたソルダマスク５５５の一部の領域が開口され、電極パッド部５６７が形成される。
　以上により、図６０に示した第７構造例のシリコン貫通電極構造が完成する。
　第７構造例のシリコン貫通電極構造は、第１シリコン貫通電極５００と第２シリコン貫通電極５０１が同じ深さであるため、同時形成することができ、例えば、第１シリコン貫通電極５００と第２シリコン貫通電極５０１とが異なる深さで形成される場合と比べて、製造工程を簡略化することができる。
＜シリコン貫通電極の第７構造例の変形例＞
　図６８を参照して、シリコン貫通電極の第７構造例の変形例について説明する。
　図６８は、第１配線層５４２Aおよび配線層５４２Bと、第２配線層５４１Aの平面形状の変形例を示す平面図である。
　図６１に示した第７構造例の基本構造では、第２配線層５４１Aが、中央の第１シリコン貫通電極５００の周囲に円形状に形成されるとともに、縦方向および横方向へ十字状に延びて、周囲の第２シリコン貫通電極５０１の周りに形成された第２配線層５４１Aと接続されていた。
　これに対して、図６８のAの第２配線層５４１Aは、中央の第１シリコン貫通電極５００の周囲に円形状に形成される点は共通するが、縦方向および横方向の十字状ではなく、横方向のみで周囲の第２シリコン貫通電極５０１の周りの円形状の第２配線層５４１Aと接続されている。
　また、図６１に示した第７構造例の基本構造では、中央の第１シリコン貫通電極５００の周囲に、第２配線層５４１Aが円形状に形成されていた。これに対して、図６８のBの第２配線層５４１Aは、中央の第１シリコン貫通電極５００の周囲に、四角形状に形成されている。勿論、四角形に限らず、六角形等の多角形状や楕円形状でもよい。
　さらに、図６８のCの第２配線層５４１Aは、中央の第１シリコン貫通電極５００の周囲では、第２配線層５４１Aが接続されない配置とされている。ただし、第２配線層５４１Aは、平面視において第１配線層５４２Aと少なくとも一部が重なるように、第１シリコン貫通電極５００近傍まで極力近づけて配置される点は図６２に示した基本構造と共通する。
　以上のように、第２配線層５４１Aの平面形状、特に、第１シリコン貫通電極５００の周囲に形成する第２配線層５４１Aの平面形状は、様々な形状を取り得る。
＜１９．シリコン貫通電極の第７構造例のまとめ＞
　以上のように、第７構造例のシリコン貫通電極構造は、高電圧である第１の印加電圧を印加する第１シリコン貫通電極５００を中心に配置して、その周囲に複数の第２シリコン貫通電極５０１を配置した構造を有する。複数の第２シリコン貫通電極５０１には、第１シリコン貫通電極５００の印加電圧よりも低い第２の印加電圧が印加される。
　第１シリコン貫通電極５００の接続導電体５５４が直接接続される第１配線層５４２Aとシリコン基板５３１との間に、複数の第２シリコン貫通電極５０１の接続導電体５６４と電気的に接続された第２配線層５４１Aが配置される。第２配線層５４１Aは、第１配線層５４２Aとは電気的に接続されず、平面視において第１配線層５４２Aと少なくとも一部が重なるように、第１シリコン貫通電極５００近傍まで極力近づけて配置される。これにより、電界を、シリコン基板５３１および第２配線層５４１A間と、第２配線層５４１Aおよび第１配線層５４２A間とに分散することができるため、シリコン基板５３１と第１配線層５４２A間の耐圧を向上させることができる。したがって、シリコン貫通電極の耐圧を向上させることができる。
（第１乃至第７構造例の組合せ）
　上述した第７構造例に係る第１シリコン貫通電極５００および複数の第２シリコン貫通電極５０１の構造を、上述した第１乃至第６構造例であるシリコン貫通電極１２０、２００、２４０、２８０、３８０、および、４００の少なくとも１つと適宜組み合わせた構造を採用してもよい。例えば、第７構造例に係る第１シリコン貫通電極５００および複数の第２シリコン貫通電極５０１に、第２構造例のストレス抑制膜２０５を追加することができる。第１乃至第６構造例と第７構造例との組合せにより、第１乃至第６構造例の効果に加えて、シリコン貫通電極の耐圧を向上させるという、第７構造例の効果も奏することができる。
＜２０．電子機器への適用例＞
　本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置（スマートフォン）や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール形態であってもよい。
　図６９は、本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図６９に示される撮像装置１００１は、光学系１００２、シャッタ装置１００３、固体撮像装置１００４、制御回路１００５、信号処理回路１００６、モニタ１００７、およびメモリ１００８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１００２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像装置１００４に導き、固体撮像装置１００４の受光面に結像させる。
　シャッタ装置１００３は、光学系１００２および固体撮像装置１００４の間に配置され、制御回路１００５の制御に従って、固体撮像装置１００４への光照射期間および遮光期間を制御する。
　固体撮像装置１００４は、図１の固体撮像装置１により構成される。固体撮像装置１００４は、光学系１００２およびシャッタ装置１００３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像装置１００４に蓄積された信号電荷は、制御回路１００５から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路１００５は、固体撮像装置１００４の転送動作、および、シャッタ装置１００３のシャッタ動作を制御する駆動信号を出力して、固体撮像装置１００４およびシャッタ装置１００３を駆動する。
　信号処理回路１００６は、固体撮像装置１００４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１００６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１００７に供給されて表示されたり、メモリ１００８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１００１においても、固体撮像装置１００４として、図１の固体撮像装置１を適用することにより、熱処理により発生する膜ストレスを低減したり、耐圧を向上させることができる。これにより、高画質の撮像画像を得ることができる。
＜イメージセンサの使用例＞
　図７０は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
　上述の固体撮像装置１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　また、本開示の技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述したシリコン貫通電極の第１構造例乃至第７構造例の一部を適宜選択して組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む
　半導体装置。
（２）
　前記接続導電体の平面形状は、所定の平面形状の一部に凸部または凹部を１箇所以上設けた形状である
　前記（１）に記載の半導体装置。
（３）
　前記所定の平面形状は、円形、楕円形、または、多角形のいずれかである
　前記（２）に記載の半導体装置。
（４）
　前記所定の平面形状は、角部がラウンド形状の前記多角形である
　前記（３）に記載の半導体装置。
（５）
　前記接続導電体の平面形状は、前記所定の平面形状の外側に前記凸部を１箇所以上設けた形状である
　前記（２）乃至（４）のいずれかに記載の半導体装置。
（６）
　前記接続導電体の平面形状は、前記所定の平面形状の内側に前記凸部を１箇所以上設けた形状である
　前記（２）乃至（４）のいずれかに記載の半導体装置。
（７）
　前記凸部の平面形状は、矩形、半円形、半楕円形、または、三角形のいずれかである
　前記（５）または（６）に記載の半導体装置。
（８）
　前記凸部の平面形状は、角部がラウンド形状の前記矩形である
　前記（７）に記載の半導体装置。
（９）
　前記接続導電体は、膜厚が円周方向に連続的に変化する平面形状を有する
　前記（１）に記載の半導体装置。
（１０）
　前記接続導電体の平面形状は、前記所定の平面形状の内側に前記凹部を１箇所以上設けた形状である
　前記（２）または（３）に記載の半導体装置。
（１１）
　前記接続導電体の平面形状は、前記所定の平面形状の外側と内側の両方に前記凸部を１箇所以上設けた形状である
　前記（２）または（３）に記載の半導体装置。
（１２）
　前記凸部の平面形状は、矩形、半円形、半楕円形、または、三角形のいずれかである
　前記（１１）に記載の半導体装置。
（１３）
　前記貫通電極は、前記側壁に形成された前記接続導電体の上面に、前記接続導電体の応力を抑制するストレス抑制膜をさらに有する
　前記（１）乃至（１２）のいずれかに記載の半導体装置。
（１４）
　前記貫通電極は、前記側壁に形成された前記接続導電体と前記半導体基板との間に、前記絶縁膜よりもヤング率の低い、少なくとも１層のバッファ層をさらに有する
　前記（１）乃至（１３）のいずれかに記載の半導体装置。
（１５）
　前記貫通電極は、前記貫通孔の側壁に形成された他の膜よりも厚く形成された導電体を、前記貫通孔の底部にさらに有する
　前記（１）乃至（１４）のいずれかに記載の半導体装置。
（１６）
　前記接続導電体は、多層配線層内において、前記半導体基板に最も近い配線層と接続され、
　前記配線層の平面方向の端部の側面と前記半導体基板側の上面には、エアギャップが形成されている
　前記（１）乃至（１５）のいずれかに記載の半導体装置。
（１７）
　前記接続導電体は、多層配線層内にも埋め込まれて形成され、
　前記貫通電極は、前記多層配線層内の前記接続導電体の内側に、スタックビアを有する　前記（１）乃至（１６）のいずれかに記載の半導体装置。
（１８）
　前記半導体基板に形成された前記貫通電極を第１貫通電極として、
　前記半導体基板に形成され、前記第１貫通電極の周囲に配置された複数の第２貫通電極をさらに備え、
　前記第２貫通電極には、前記第１貫通電極に印加される第１印加電圧よりも低い第２印加電圧が印加され、
　前記第１貫通電極の接続導電体が直接接続される第１配線層と前記半導体基板との間に、前記第２貫通電極の接続導電体と電気的に接続された第２配線層が配置され、
　前記第２配線層は、前記第１配線層とは電気的に接続されないように構成された
　前記（１）乃至（１７）のいずれかに記載の半導体装置。
（１９）
　半導体基板に形成した貫通孔の側壁に、絶縁膜を介して接続導電体を形成して貫通電極を形成し、
　前記接続導電体が、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含むように形成される
　半導体装置の製造方法。
（２０）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む
　半導体装置
　を備える電子機器。
（Ｂ２）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記貫通電極は、前記側壁に形成された前記接続導電体の上面に、前記接続導電体の応力を抑制するストレス抑制膜を有する
　半導体装置。
（Ｂ３）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記貫通電極は、前記側壁に形成された前記接続導電体と前記半導体基板との間に、前記絶縁膜よりもヤング率の低い、少なくとも１層のバッファ層を有する
　半導体装置。
（Ｂ４）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記貫通電極は、前記貫通孔の側壁に、前記絶縁膜、バリアメタル膜、および、前記接続導電体のシード層の３層を２重に有し、かつ、それらの膜よりも厚く形成された導電体を、前記貫通孔の底部に有する
　半導体装置。
（Ｂ５）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記接続導電体は、多層配線層内において、前記半導体基板に最も近い配線層と接続され、
　前記配線層の平面方向の端部の側面と前記半導体基板側の上面には、エアギャップが形成されている
　半導体装置。
（Ｂ６）
　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
　前記接続導電体は、多層配線層内にも埋め込まれて形成され、
　前記貫通電極は、前記多層配線層内の前記接続導電体の内側に、スタックビアを有する
　半導体装置。
（Ｂ７）
　半導体基板に形成された第１貫通電極と、
　前記半導体基板に形成され、前記第１貫通電極の周囲に配置された複数の第２貫通電極と
　を備え、
　前記第２貫通電極には、前記第１貫通電極に印加される第１印加電圧よりも低い第２印加電圧が印加され、
　前記第１貫通電極の接続導電体が直接接続される第１配線層と前記半導体基板との間に、前記第２貫通電極の接続導電体と電気的に接続された第２配線層が配置され、
　前記第２配線層は、前記第１配線層とは電気的に接続されないように構成された
　半導体装置。
　１　固体撮像装置，　１１　ロジック基板(下側基板)，　１２　画素センサ基板(上側基板)，　１３　積層基板，　１４　はんだボール，　１５　カラーフィルタ，　１６　オンチップレンズ，　１２０　シリコン貫通電極，　１２１　シリコン基板，　１２２　シリコン貫通孔，　１３１A　薄膜部，　１３１B　厚膜部，　２００　シリコン貫通電極，　２０１　シリコン基板，　２０２　シリコン貫通孔，　２０３　絶縁膜，　２０４　接続導電体，　２０５　ストレス抑制膜，　２０５'　有機膜，　２４０　シリコン貫通電極，　２４１　シリコン基板，　２４２　シリコン貫通孔，　２４３　絶縁膜，　２４４(２４４A,２４４B)　バッファ層，　２４５　接続導電体，　２４６　層間絶縁膜，　２４７　配線層，　２８０　シリコン貫通電極，　２８１　シリコン基板，　２８２　シリコン貫通孔，　２８３(２８３A,２８３B)　絶縁膜，　２８４(２８４A,２８４B)　バリアメタル膜，　２８５(２８５A,２８５B)　Cuシード層，　２８６　導電体，　２８７　接続導電体，　２８８　ソルダマスク，　２８９　層間絶縁膜，　２９０　配線層，　３８０　シリコン貫通電極，　３８１　シリコン基板，　３８２　シリコン貫通孔，　３８３　絶縁膜，　３８４　接続導電体，　３８４A　Cuシード層，　３８５　多層配線層，　３８６　層間絶縁膜，　３８７　配線層，　３８８　エアギャップ，　３８９　絶縁膜，　４００　シリコン貫通電極，　４１１　半導体基板(シリコン基板)，　４１２　多層配線層，　４１３　配線層，　４１４　層間絶縁膜，　４３１　半導体基板(シリコン基板)，　４５２　シリコン貫通孔，　４５３　絶縁膜，　４５４　接続導電体，　４５７　スタックビア，　５００　シリコン貫通電極（第１シリコン貫通電極），　５０１　シリコン貫通電極（第２シリコン貫通電極），　５１１　半導体基板（シリコン基板），　５７１　溝，　１００１　撮像装置，　１００４　固体撮像装置

Claims (20)

  1. 　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
    　前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む
    　半導体装置。
  2. 　前記接続導電体の平面形状は、所定の平面形状の一部に凸部または凹部を１箇所以上設けた形状である
    　請求項１に記載の半導体装置。
  3. 　前記所定の平面形状は、円形、楕円形、または、多角形のいずれかである
    　請求項２に記載の半導体装置。
  4. 　前記所定の平面形状は、角部がラウンド形状の前記多角形である
    　請求項３に記載の半導体装置。
  5. 　前記接続導電体の平面形状は、前記所定の平面形状の外側に前記凸部を１箇所以上設けた形状である
    　請求項２に記載の半導体装置。
  6. 　前記接続導電体の平面形状は、前記所定の平面形状の内側に前記凸部を１箇所以上設けた形状である
    　請求項２に記載の半導体装置。
  7. 　前記凸部の平面形状は、矩形、半円形、半楕円形、または、三角形のいずれかである
    　請求項５に記載の半導体装置。
  8. 　前記凸部の平面形状は、角部がラウンド形状の前記矩形である
    　請求項７に記載の半導体装置。
  9. 　前記接続導電体は、膜厚が円周方向に連続的に変化する平面形状を有する
    　請求項１に記載の半導体装置。
  10. 　前記接続導電体の平面形状は、前記所定の平面形状の内側に前記凹部を１箇所以上設けた形状である
    　請求項２に記載の半導体装置。
  11. 　前記接続導電体の平面形状は、前記所定の平面形状の外側と内側の両方に前記凸部を１箇所以上設けた形状である
    　請求項２に記載の半導体装置。
  12. 　前記凸部の平面形状は、矩形、半円形、半楕円形、または、三角形のいずれかである
    　請求項１１に記載の半導体装置。
  13. 　前記貫通電極は、前記側壁に形成された前記接続導電体の上面に、前記接続導電体の応力を抑制するストレス抑制膜をさらに有する
    　請求項１に記載の半導体装置。
  14. 　前記貫通電極は、前記側壁に形成された前記接続導電体と前記半導体基板との間に、前記絶縁膜よりもヤング率の低い、少なくとも１層のバッファ層をさらに有する
    　請求項１に記載の半導体装置。
  15. 　前記貫通電極は、前記貫通孔の側壁に形成された他の膜よりも厚く形成された導電体を、前記貫通孔の底部にさらに有する
    　請求項１に記載の半導体装置。
  16. 　前記接続導電体は、多層配線層内において、前記半導体基板に最も近い配線層と接続され、
    　前記配線層の平面方向の端部の側面と前記半導体基板側の上面には、エアギャップが形成されている
    　請求項１に記載の半導体装置。
  17. 　前記接続導電体は、多層配線層内にも埋め込まれて形成され、
    　前記貫通電極は、前記多層配線層内の前記接続導電体の内側に、スタックビアを有する
    　請求項１に記載の半導体装置。
  18. 　前記半導体基板に形成された前記貫通電極を第１貫通電極として、
    　前記半導体基板に形成され、前記第１貫通電極の周囲に配置された複数の第２貫通電極をさらに備え、
    　前記第２貫通電極には、前記第１貫通電極に印加される第１印加電圧よりも低い第２印加電圧が印加され、
    　前記第１貫通電極の接続導電体が直接接続される第１配線層と前記半導体基板との間に、前記第２貫通電極の接続導電体と電気的に接続された第２配線層が配置され、
    　前記第２配線層は、前記第１配線層とは電気的に接続されないように構成された
    　請求項１に記載の半導体装置。
  19. 　半導体基板に形成した貫通孔の側壁に、絶縁膜を介して接続導電体を形成して貫通電極を形成し、
    　前記接続導電体が、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含むように形成される
    　半導体装置の製造方法。
  20. 　半導体基板に形成された貫通孔の側壁に、絶縁膜を介して接続導電体が形成された貫通電極を備え、
    　前記接続導電体は、膜厚が薄い薄膜部と、膜厚が厚い厚膜部とを含む
    　半導体装置
    　を備える電子機器。
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