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WO2023032416A1 - 撮像装置 - Google Patents

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WO2023032416A1
WO2023032416A1 PCT/JP2022/024389 JP2022024389W WO2023032416A1 WO 2023032416 A1 WO2023032416 A1 WO 2023032416A1 JP 2022024389 W JP2022024389 W JP 2022024389W WO 2023032416 A1 WO2023032416 A1 WO 2023032416A1
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WO
WIPO (PCT)
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pixel
imaging device
light
transistors
receiving pixels
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/024389
Other languages
English (en)
French (fr)
Inventor
真明 柳田
和弘 米田
健芳 河本
恭佑 伊東
悠介 大竹
淳二 森
壽史 若野
樹生 雛本
慎一郎 八木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to EP22864004.1A priority Critical patent/EP4398592A1/en
Priority to KR1020247005214A priority patent/KR20240051127A/ko
Priority to JP2023545107A priority patent/JPWO2023032416A1/ja
Priority to CN202280057528.5A priority patent/CN117837152A/zh
Priority to US18/293,042 priority patent/US20240373140A1/en
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    • H04N25/13—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements
    • H04N25/134—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements based on three different wavelength filter elements
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    • H10F39/80—Constructional details of image sensors
    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Definitions

  • the present disclosure relates to an imaging device that captures an image of a subject.
  • Patent Literature 1 discloses an imaging device that includes normal pixels and phase difference detection pixels for obtaining an image plane phase difference.
  • Imaging devices are expected to have high image quality, and further improvements in image quality are expected.
  • An imaging device has a plurality of light-receiving pixels each including color filters of the same color, and each of the plurality of light-receiving pixels is two light-receiving pixels adjacent to each other in a first direction.
  • a plurality of pixel blocks divided into a plurality of first pixel pairs, a plurality of lenses respectively provided at positions corresponding to the plurality of first pixel pairs, and the first pixels of the plurality of first pixel pairs and a plurality of floating diffusion layers disposed on the boundary between two light-receiving pixels adjacent to each other in the direction of , and shared by a plurality of first pixel pairs.
  • a plurality of light-receiving pixels including color filters of the same color are provided in each of a plurality of pixel blocks. These plurality of light receiving pixels are divided into a plurality of first pixel pairs each including two light receiving pixels adjacent to each other in the first direction. A plurality of lenses are provided at positions corresponding to the plurality of first pixel pairs. Furthermore, each of the plurality of first pixel pairs shares a plurality of floating diffusion layers arranged on the boundary between two light receiving pixels adjacent in the first direction. This reduces the capacitance of the floating diffusion layer, increases the efficiency of converting signal charges into signal voltages, and reduces random noise.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure
  • FIG. 2 is an explanatory diagram showing one configuration example of a pixel array shown in FIG. 1
  • FIG. 3 is a schematic diagram showing an example of a cross-sectional configuration of a light receiving pixel shown in FIG. 2
  • FIG. 3 is a circuit diagram showing a configuration example of a pixel block shown in FIG. 2
  • FIG. 3 is a circuit diagram showing a configuration example of another pixel block shown in FIG. 2
  • FIG. FIG. 3 is an explanatory diagram showing an example of a planar arrangement of light-receiving pixels shown in FIG. 2
  • 3 is a schematic diagram showing another example of the planar arrangement of the light receiving pixels shown in FIG. 2.
  • FIG. 2 is an explanatory diagram showing one configuration example of a pixel array shown in FIG. 1
  • FIG. 3 is a schematic diagram showing an example of a cross-sectional configuration of a light receiving pixel shown in FIG.
  • FIG. 3 is an explanatory diagram showing an example of a planar arrangement of pixel transistors in the pixel block shown in FIG. 2;
  • FIG. FIG. 3 is an explanatory diagram showing an example of planar arrangement of floating diffusion layers in the light receiving pixel shown in FIG. 2 ;
  • 3 is an explanatory diagram showing another example of planar arrangement of floating diffusion layers in the light receiving pixel shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing another example of a planar arrangement of pixel transistors in the pixel block shown in FIG. 2;
  • FIG. 3 is an explanatory diagram showing another example of a planar arrangement of pixel transistors in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 3 is a plan view for explaining an example of wiring layout in the pixel block shown in FIG. 2;
  • FIG. 2 is a block diagram showing a configuration example of a reading unit shown in FIG. 1;
  • FIG. 2 is an explanatory diagram showing a configuration example of an image signal shown in FIG. 1; 2 is an explanatory diagram showing an example of the number of effective pixels in the imaging device shown in FIG. 1; FIG. 2 is an explanatory diagram showing one operation example of a plurality of imaging modes in the imaging device shown in FIG. 1; FIG. 2 is an explanatory diagram showing an operation example of the imaging device shown in FIG. 1; FIG. 2 is a timing waveform diagram showing an example of readout operation in the imaging device shown in FIG. 1; FIG. FIG. 8 is another explanatory diagram showing an operation example of the imaging apparatus shown in FIG. 1; FIG. 8 is another explanatory diagram showing an operation example of the imaging apparatus shown in FIG. 1; FIG.
  • FIG. 8 is another explanatory diagram showing an operation example of the imaging apparatus shown in FIG. 1;
  • FIG. 8 is another explanatory diagram showing an operation example of the imaging apparatus shown in FIG. 1;
  • FIG. 2 is an explanatory diagram showing an example of re-mosaic processing in the imaging device shown in FIG. 1;
  • 31 is an explanatory diagram showing an example of the re-mosaic processing shown in FIG. 30;
  • FIG. 31 is another explanatory diagram showing an example of the re-mosaic processing shown in FIG. 30.
  • FIG. 31 is another explanatory diagram showing an example of the re-mosaic processing shown in FIG. 30.
  • FIG. 30 is another explanatory diagram showing an example of the re-mosaic processing shown in FIG. 30.
  • FIG. 7 is an explanatory diagram showing an example of a planar arrangement of pixel transistors in a pixel block that configures an imaging device according to Modification 1 of the present disclosure
  • FIG. 11 is an explanatory diagram showing another configuration example of a pixel block that configures an imaging device according to modification 2 of the present disclosure
  • 34 is a diagram showing an arrangement example of pixel transistors and power supply voltages in the imaging device (A) according to the embodiment and the imaging device (B) shown in FIG. 33
  • FIG. FIG. 11 is a schematic diagram illustrating an example of a vertical cross-sectional configuration of an imaging device according to Modification 3 of the present disclosure
  • 36 is a diagram showing an example of a schematic configuration of the imaging device shown in FIG. 35;
  • FIG. 4 is a circuit diagram showing an example of the configuration of a pixel block when a transistor FDG is added as a pixel transistor
  • FIG. 10 is a circuit diagram showing another example of the configuration of a pixel block when a transistor FDG is added as a pixel transistor
  • FIG. 10 is a circuit diagram showing an example of the configuration of another pixel block when a transistor FDG is added as a pixel transistor
  • FIG. 10 is a circuit diagram showing another example of the configuration of another pixel block when a transistor FDG is added as a pixel transistor
  • FIG. 11 is a plan view illustrating an example wiring layout in a pixel block according to Modification 5 of the present disclosure
  • 39 is a circuit diagram showing the configuration of the pixel block shown in FIG. 38;
  • FIG. 14 is a plan view illustrating an example wiring layout in a pixel block according to Modification 6 of the present disclosure
  • 41 is a circuit diagram showing the configuration of the pixel block shown in FIG. 40
  • FIG. FIG. 12 is a circuit diagram showing a pixel block configuration according to Modification 8 of the present disclosure
  • 43 is a timing chart of the pixel block shown in FIG. 42
  • FIG. FIG. 13 is a circuit diagram showing the configuration of an imaging device according to Modification 9 of the present disclosure
  • FIG. 20 is a plan view illustrating an example wiring layout in a pixel block according to Modification 10 of the present disclosure
  • 46 is a circuit diagram showing the configuration of the pixel block shown in FIG. 45
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit
  • FIG. 45 It is explan
  • FIG. 1 illustrates a configuration example of an imaging device (imaging device 1) according to an embodiment of the present disclosure.
  • the imaging device 1 includes a pixel array 11 , a driving section 12 , a reference signal generating section 13 , a reading section 20 , a signal processing section 15 and an imaging control section 18 .
  • the pixel array 11 has a plurality of light receiving pixels P arranged in a matrix.
  • the light receiving pixel P is configured to generate a signal SIG including a pixel voltage Vpix according to the amount of light received.
  • FIG. 2 shows an example of the arrangement of the light receiving pixels P in the pixel array 11.
  • FIG. FIG. 3 shows an example of a schematic cross-sectional structure of the pixel array 11. As shown in FIG. 3 shows a cross section corresponding to line I-I' shown in FIG.
  • the pixel array 11 has multiple pixel blocks 100 and multiple lenses 101 .
  • the plurality of pixel blocks 100 includes pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • a plurality of light-receiving pixels P are arranged with four pixel blocks 100 (pixel blocks 100R, 100Gr, 100Gb, 100B) as a minimum repeating unit (unit U).
  • the pixel block 100R has, for example, eight light-receiving pixels P (light-receiving pixels PR) including red (R) color filters 131, for example.
  • the pixel block 100Gr has, for example, ten light-receiving pixels P (light-receiving pixels PGr) including green (G) color filters 131, for example.
  • the pixel block 100Gb has, for example, ten light-receiving pixels P (light-receiving pixels PGb) including green (G) color filters 131, for example.
  • the pixel block 100B has, for example, eight light-receiving pixels P (light-receiving pixels PB) including a blue (B) color filter 131, for example.
  • B blue
  • the difference in color of the color filters is expressed using hatching.
  • the arrangement pattern of the light receiving pixels PR in the pixel block 100R and the arrangement pattern of the light receiving pixels PB in the pixel block 100B are the same, and the arrangement pattern of the light receiving pixels PGr in the pixel block 100Gr and the arrangement pattern of the light receiving pixels PGb in the pixel block 100Gb are the same. , are the same as each other.
  • the pixel blocks 100R, 100Gr, 100Gb, and 100B are arranged, for example, in 2 rows ⁇ 2 columns. Specifically, the pixel block 100R and the pixel block 100B and the pixel block 100Gr and the pixel block 100Gb having the same arrangement pattern are arranged on diagonal lines that cross each other. As an example, the pixel block 100Gr is located on the upper left, the pixel block 100R is located on the upper right, the pixel block 100B is located on the lower left, and the pixel block 100Gb is located on the lower right. In this manner, the pixel blocks 100R, 100Gr, 100Gb, and 100B are arranged in a so-called Bayer arrangement with the pixel block 100 as a unit.
  • the light-receiving pixel P corresponds to a specific example of the "light-receiving pixel" in the present disclosure.
  • the pixel pair 90A corresponds to a specific example of "first pixel pair” in the present disclosure.
  • the pixel block 100 corresponds to a specific example of "pixel block” in the present disclosure.
  • the pixel block 100Gr and the pixel block 100Gb correspond to one specific example of "first pixel block” in the present disclosure.
  • the pixel block 100R and the pixel block 100B correspond to one specific example of "second pixel block” in the present disclosure.
  • the lens 101 corresponds to a specific example of "lens" in the present disclosure.
  • the pixel array 11 includes, for example, a semiconductor substrate 111, a light receiving section 112, a pixel separating section 113, a multilayer wiring layer 121, a color filter 131, and a light shielding film 132. .
  • the semiconductor substrate 111 is a support substrate on which the imaging device 1 is formed.
  • the semiconductor substrate 111 is, for example, a P-type semiconductor substrate having a pair of opposing surfaces (a front surface 111S1 and a back surface 111S2).
  • the light receiving section 112 is a semiconductor region embedded in the semiconductor substrate 111 at a position corresponding to each of the plurality of light receiving pixels P.
  • the light receiving section 112 is a photodiode (PD) formed by doping an N-type impurity. is formed.
  • the pixel separating section 113 is provided at the boundary between a plurality of light-receiving pixels P adjacent to each other in the XY plane within the substrate of the semiconductor substrate 111.
  • the DTI Deep Trench Isolation
  • the multilayer wiring layer 121 is provided on the surface 111S1 of the semiconductor substrate 111, which is the surface opposite to the light incident side S of the pixel array 11.
  • FIG. The multilayer wiring layer 121 includes, for example, a plurality of wiring layers 122-127 and an interlayer insulating layer 128.
  • FIG. A plurality of wiring layers 122 to 127 are provided in order from the back surface 111S2 side of the semiconductor substrate 111 .
  • a plurality of wirings such as control lines TRGL to be described later, which connect the plurality of transistors provided on the surface 111S1 of the semiconductor substrate 111, the driving section 12 and the reading section 20, are provided. be provided.
  • the color filter 131 is provided on the rear surface 111S2 of the semiconductor substrate 111, which is the light incident side S of the pixel array 11.
  • the light shielding film 132 is provided on the back surface 111S2 of the semiconductor substrate 111 so as to surround two light receiving pixels P (hereinafter also referred to as pixel pairs 90A) adjacent to each other in the X-axis direction.
  • the plurality of lenses 101 are so-called on-chip lenses, and are provided on the color filter 131 on the light incident side S of the pixel array 11 .
  • the lens 101 is provided above two light-receiving pixels P (pixel pairs 90A) adjacent to each other in the X-axis direction.
  • Four lenses 101 are provided above the eight light receiving pixels P of the pixel block 100R.
  • Five lenses 101 are provided above the ten light receiving pixels P of the pixel block 100Gr.
  • Five lenses 101 are provided above the ten light receiving pixels P of the pixel block 100Gb.
  • Four lenses 101 are provided above the eight light receiving pixels P of the pixel block 100B.
  • the lenses 101 are arranged side by side in the X-axis direction and the Y-axis direction.
  • the lenses 101 arranged in the Y-axis direction are arranged with a shift of one light-receiving pixel P in the X-axis direction.
  • the pixel pairs 90A arranged in the Y-axis direction are shifted by one light-receiving pixel P in the X-axis direction.
  • the imaging device 1 generates phase difference data DF based on so-called image plane phase differences detected by the plurality of pixel pairs 90A. For example, a camera equipped with the imaging device 1 determines the defocus amount based on this phase difference data DF, and moves the position of the photographing lens based on this defocus amount. In this way, the camera can realize autofocus.
  • FIG. 4 shows a configuration example of the pixel block 100Gr.
  • FIG. 5 shows a configuration example of the pixel block 100R.
  • the pixel array 11 has multiple control lines TRGL, multiple control lines RSTL, multiple control lines SELL, and multiple signal lines VSL.
  • the control line TRGL corresponds to a specific example of "control line" in the present disclosure.
  • the control line TRGL extends, for example, in the X-axis direction (see FIGS. 16 to 18, for example), and one end is connected to the drive section 12 .
  • a control signal STRG is supplied from the driving section 12 to the control line TRGL.
  • the control line RSTL extends, for example, in the X-axis direction (see FIG. 16, for example), and one end is connected to the driving section 12 .
  • a control signal SRST is supplied from the driving section 12 to the control line RSTL.
  • the control line SELL extends, for example, in the X-axis direction (see FIG. 16, for example), and one end is connected to the driving section 12 .
  • a control signal SSEL is supplied from the drive unit 12 to the control line SELL.
  • the signal line VSL extends, for example, in the Y-axis direction (see, for example, FIG. 19), and one end is connected to the reading section 20 .
  • the signal line VSL transmits the signal SIG generated by the light receiving pixel P to the reading unit 20 .
  • the pixel block 100Gr includes, for example, 10 photodiodes, 10 transistors TRG, 5 floating diffusion layers (FD), and 1 transistors RST, AMP, and SEL as pixel transistors. have.
  • Ten photodiodes and ten transistors TRG respectively correspond to ten light-receiving pixels PGr included in the pixel block 100Gr.
  • One of each of the five floating diffusion layers is arranged for each pixel pair 90A. In other words, each of the five floating diffusion layers is shared by two light-receiving pixels P adjacent in the X-axis direction that constitute the pixel pair 90A.
  • the transistors TRG, RST, AMP, and SEL are N-type MOS (Metal Oxide Semiconductor) transistors in this example. Five floating diffusion layers and transistors TRG, RST, AMP, and SEL are provided on surface 111S1 of semiconductor substrate 111, respectively.
  • a photodiode is a photoelectric conversion element that generates an amount of charge corresponding to the amount of light received and accumulates the generated charge inside.
  • the photodiode has an anode grounded and a cathode connected to the source of the transistor TRG.
  • the transistor TRG transfers charges generated by the photodiode to the floating diffusion layer.
  • the transistor TRG has a gate connected to the control line TRGL, a source connected to the cathode of the photodiode, and a drain connected to the floating diffusion layer.
  • Gates of ten transistors TRG are connected to different control lines TRGL among ten control lines TRGL (control lines TRGL1 to TRGL6 and TRGL9 to TRGL12 in this example).
  • the floating diffusion layer is configured to store charges transferred from the photodiode via the transistor TRG.
  • the floating diffusion layer is configured using, for example, a diffusion layer formed on the surface of the semiconductor substrate.
  • the gate of the transistor RST is connected to the control line RSTL, the drain is supplied with the power supply voltage VDD, and the source is connected to the floating diffusion layer.
  • the gate of the transistor AMP is connected to the floating diffusion layer, the power supply voltage VDD is supplied to the drain, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line VSL.
  • the transistor TRG corresponds to a specific example of the "first transistor” in the present disclosure.
  • the floating diffusion layer corresponds to a specific example of "floating diffusion layer” of the present disclosure.
  • a pixel transistor including transistors RST, AMP, and SEL corresponds to a specific example of the "second transistor" of the present disclosure.
  • the charges accumulated in the photodiodes are discharged by turning on the transistors TRG and RST based on the control signals STRG and SRST, for example.
  • the transistors TRG and RST are turned off, an exposure period T is started, and an amount of charge corresponding to the amount of light received is accumulated in the photodiode.
  • the light receiving pixel P outputs the signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the signal line VSL.
  • the light-receiving pixel P is electrically connected to the signal line VSL by turning on the transistor SEL based on the control signal SSEL.
  • the transistor AMP is connected to a constant current source 21 (described later) of the reading section 20 and operates as a so-called source follower.
  • the light-receiving pixel P has a floating diffusion layer during a P-phase (pre-charge phase) period TP after the voltage of the floating diffusion layer is reset by turning on the transistor RST. A voltage corresponding to the voltage is output as a reset voltage Vreset.
  • the voltage corresponding to the voltage of the floating diffusion layer at that time The voltage is output as the pixel voltage Vpix.
  • a difference voltage between the pixel voltage Vpix and the reset voltage Vreset corresponds to the amount of light received by the light receiving pixel P during the exposure period T.
  • the light-receiving pixel P outputs the signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the signal line VSL.
  • the pixel block 100R (FIG. 5) has 8 photodiodes, 8 transistors TRG, 4 floating diffusion layers, and 1 transistors RST, AMP, and SEL as pixel transistors. .
  • Eight photodiodes and eight transistors TRG respectively correspond to eight light receiving pixels PR included in the pixel block 100R.
  • the gates of the eight transistors TRG are connected to different control lines TRGL among the eight control lines TRGL (control lines TRGL1, TRGL2, TRGL5 to TRGL10 in this example).
  • each of the four floating diffusion layers is arranged one by one for each pixel pair 90A, and is shared by two light receiving pixels P adjacent in the X-axis direction forming the pixel pair 90A.
  • Four floating diffusion layers and transistors TRG, RST, AMP, and SEL are provided on surface 111S1 of semiconductor substrate 111, respectively.
  • the pixel block 100B includes 8 photodiodes, 8 transistors TRG, 4 floating diffusion layers, and 1 transistors RST, AMP, and 1 as pixel transistors.
  • Eight photodiodes and eight transistors TRG respectively correspond to eight light receiving pixels PB included in the pixel block 100B.
  • Gates of the eight transistors TRG are connected to different control lines TRGL among the eight control lines TRGL.
  • each of the four floating diffusion layers is arranged one by one for each pixel pair 90A, and is shared by two light receiving pixels P adjacent in the X-axis direction forming the pixel pair 90A.
  • Four floating diffusion layers and transistors TRG, RST, AMP, and SEL are provided on surface 111S1 of semiconductor substrate 111, respectively.
  • the pixel block 100Gb includes 10 photodiodes, 10 transistors TRG, 5 floating diffusion layers, and 1 transistors RST, AMP, and 1 as pixel transistors.
  • SEL Ten photodiodes and ten transistors TRG respectively correspond to ten light-receiving pixels PGb included in the pixel block 100Gb. Gates of the ten transistors TRG are connected to different control lines TRGL among the ten control lines TRGL.
  • Each of the five floating diffusion layers is arranged one by one for each pixel pair 90A, and is shared by two light-receiving pixels P adjacent to each other in the X-axis direction that constitute the pixel pair 90A.
  • Five floating diffusion layers and transistors TRG, RST, AMP, and SEL are provided on surface 111S1 of semiconductor substrate 111, respectively.
  • FIG. 6 shows an example of a planar configuration of each of the plurality of light-receiving pixels P that constitute the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the five or four floating diffusion layers provided in each of the pixel blocks 100R, 100Gr, 100Gb, and 100B are shared by the two light-receiving pixels P adjacent in the X-axis direction forming the pixel pair 90A. be done.
  • the floating diffusion layer is arranged at the boundary between two light-receiving pixels P adjacent in the X-axis direction that constitute the pixel pair 90A.
  • the 10 or 8 transistors TRG provided in each of the pixel blocks 100R, 100Gr, 100Gb and 100B are connected to the 10 or 8 light receiving pixels P constituting each of the pixel blocks 100R, 100Gr, 100Gb and 100B. They are provided one by one.
  • the gate of the transistor TRG provided in each light-receiving pixel P is a floating diffusion layer arranged at the boundary between two light-receiving pixels P adjacent to each other in the X-axis direction for each pixel pair 90A. are arranged opposite each other along the X-axis direction with the .
  • One floating diffusion layer provided for each pixel pair 90A and the gates of the two transistors TRG arranged opposite to each other are located on one side of a pair of sides facing each other in the Y-axis direction, as shown in FIG. (For example, the lower side of the paper surface) and the other side (for example, the lower side of the paper surface).
  • FIG. 8 shows an example of planar arrangement of pixel transistors provided for each of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the pixel transistors include transistors RST, AMP, and SEL, and are provided for each of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the unit U consisting of the pixel blocks 100R, 100Gr, 100Gb and 100B has 12 pixel transistors (RST-R, RST-Gr, RST-Gb, RST-B, AMP-R, AMP-Gr, AMP-Gb , AMP-B, SEL-R, SEL-Gr, SEL-Gb, SEL-B).
  • R, Gr, Gb, and B attached to the end of the reference numerals of the pixel transistors correspond to the pixel blocks 100R, 100Gr, 100Gb, and 100B in which they are provided. If it is not necessary to distinguish between the pixel transistors provided in the pixel blocks 100R, 100Gr, 100Gb, and 100B, the suffixes R, Gr, Gb, and B are omitted.
  • the 12 pixel transistors are arranged, for example, in three groups of four each (eg, [RST-Gr, RST-B/RST-R/RST-Gb]/[AMP-Gr/SEL-Gr/SEL-R/AMP- R]/[AMP-B/SEL-B/SEL-Gb/AMP-Gb]).
  • the four pixel transistors in each group are arranged side by side along the X-axis direction, for example.
  • one floating diffusion layer provided for each pixel pair 90A and the gates of the two transistors TRG arranged opposite to each other are alternately arranged on one side of a pair of sides facing in the Y-axis direction.
  • each group is arranged side by side.
  • the four pixel transistors of each group at the boundary between two light receiving pixels P adjacent in the Y-axis direction are shared between the two light receiving pixels P adjacent in the Y-axis direction. This improves area efficiency.
  • Each group-on four pixel transistors are arranged periodically in both the X-axis direction and the Y-axis direction. It's becoming
  • Element isolation portions 115 and 116 are provided above and below the plurality of pixel transistors arranged in parallel along the X-axis direction in plan view and between the plurality of pixel transistors arranged in parallel.
  • the element isolation portion 115 electrically separates the light receiving portion 112 and the diffusion region 114 in which an N-type impurity is diffused and which is provided on the surface 111S1 of the semiconductor substrate 111 constituting the sources/drains of the transistors TRG, RST, AMP, and SEL. It separates
  • the element isolation section 116 appropriately electrically isolates a plurality of pixel transistors arranged in parallel.
  • Element isolation portions 115 and 116 are provided on surface 111S1 of semiconductor substrate 111 as, for example, STI (Shallow Trench Isolation) formed using an insulating layer or impurity layers.
  • the floating diffusion layer is formed along a line segment passing through the centers of the gates of the transistors TRG arranged facing each other along the X-axis direction, as shown in FIG. On the other hand, it is formed closer to the element isolation portion 115 and brought into contact with the element isolation portion, for example.
  • the electric field of the PN junction generated between the P-type diffusion layer and the floating diffusion layer disappears, and the white spots in the floating diffusion layer disappear. Suppressed. Dark current is generated from the STI by not pinning the STI. accumulates in the floating diffusion layer.
  • a dark current accumulated in the floating diffusion layer can be removed by a correlated double sampling (CDS) operation when reading out signal charges.
  • CDS correlated double sampling
  • the contact provided on the floating diffusion layer is also an element isolation portion with respect to a line segment passing through the centers of the gates of the transistors TRG arranged opposite to each other along the axial direction. It is formed near 115 .
  • the floating diffusion layer is formed by a line segment passing through the centers of the gates of the transistors TRG arranged facing each other along the X-axis direction, as shown in FIG. 10, for example. are arranged away from the element isolation portion 115 .
  • the electric field generated between the element isolation portion 115 and the floating diffusion layer is relaxed, and white spots in the floating diffusion layer are suppressed.
  • the contact (floating diffusion layer contact) provided on the floating diffusion layer is also isolated from a line segment passing through the center of each gate of the transistors TRG arranged opposite to each other along the X-axis direction. It is formed away from the portion 115 .
  • the element isolation portion 115 for isolating the photodiode and the pixel transistor is preferably formed using an impurity layer. As a result, the dose amount of P-type ions can be reduced, so white spots in the floating diffusion layer can be further suppressed as compared with the case of forming as STI. Further, it is preferable that the element isolation portion 116 between the pixel transistors of the adjacent light-receiving pixels P is formed of STI. As a result, the space required for isolation can be reduced, and the channel length and gate width of the pixel transistor can be increased.
  • a well contact region WellCon for applying fixed charges to the semiconductor substrate 111 may be provided between the pixel transistors arranged in parallel for each of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the well contact region WellCon corresponds to a specific example of the "substrate contact" of the present disclosure.
  • the diffusion region 114 may be shared between pixel transistors arranged in parallel, as shown in FIG. 11, for example. Thereby, the formation area of the pixel transistor can be reduced.
  • a transistor FDG may be further provided to switch the conversion efficiency.
  • the transistors AMP, SEL and the transistors RST, FDG are arranged in different rows in the pixel blocks 100Gr, 100Gb, and the transistors AMP, SEL, RST are arranged in the pixel blocks 100R, 100B. , FDG on the same row.
  • the control lines RSTL and FDGL for the transistors RST and FDG can be shared by the pixel block 100R and the pixel block 100Gr, and the pixel block 100Gb and the pixel block 100B, which are arranged in parallel in the X-axis direction, thereby reducing the number of control lines. be able to.
  • the transistor FDG like the transistors RST, AMP, and SEL, corresponds to a specific example of the "second transistor" of the present disclosure.
  • the arrangement of each pixel transistor shown in FIG. 12 is an example, and the present invention is not limited to this.
  • FIG. 12 shows an example in which the transistors SEL, AMP, RST, and FDG are arranged in the pixel blocks 100R and 100B, and the transistors RST and FDG are arranged in the pixel blocks 100Gr and 100Gb.
  • AMP, RST and FDG may be arranged, and the transistors RST and FDG may be arranged in the pixel blocks 100R and 100B.
  • the plurality of floating diffusion layers provided in the unit U, the gates of the plurality of transistors TRG, and the plurality of pixel transistors (transistors RST, AMP , SEL, FDG) and various wirings (a plurality of connection wirings FDL, a plurality of control lines TRGL, RSTL, SELL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL) are arranged with respect to the center of the unit U, respectively. are arranged point-symmetrically.
  • FIG. 13 shows a plurality of floating diffusion layers provided on the surface 111S1 of the semiconductor substrate 111, gates of a plurality of transistors TRG, and a plurality of pixel transistors (transistors RST, AMP, SEL, FDG) are shown together with the outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • FIG. 14 shows, for example, various wirings provided in the wiring layer 122 (a plurality of FD connection wirings FDL, a plurality of control lines TRGL, RSTL, SELL, and FDGL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL).
  • FIG. 15 shows, for example, various wirings provided in the wiring layer 123 (connection wiring SubFDL for a plurality of SubFDs, a plurality of control lines TRGL, RSTL, SELL, FDGL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL). is shown together with the outlines of pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • FIG. 15 shows, for example, various wirings provided in the wiring layer 123 (connection wiring SubFDL for a plurality of SubFDs, a plurality of control lines TRGL, RSTL, SELL, FDGL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL).
  • FIG. 16 shows, for example, various wirings (a plurality of control lines TRGL, RSTL, SELL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL) provided in the wiring layer 124 are connected to pixel blocks 100R, 100Gr, 100Gb, and 100B. It is shown together with the external shape of FIG. 17 shows, for example, various wirings (a plurality of control lines TRGL and FDGL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL) provided in the wiring layer 125, and the pixel blocks 100R, 100Gr, 100Gb, and 100B. It is represented with FIG.
  • FIG. 18 shows, for example, various wirings (a plurality of control lines TRGL and FDGL, a plurality of signal lines VSL, a reference potential line VSS, and a power supply line VDDL) provided in the wiring layer 126, and the outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • FIG. 19 shows, for example, various wirings (plurality of signal lines VSL, reference potential lines VSS, and power supply lines VDDL) provided in the wiring layer 127 together with outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the pixel blocks 100Gr and 100Gb, and the pixel blocks R and B, which have the same light-receiving pixel P arrangement pattern, have the same conversion efficiency. Therefore, the correction circuit in the post-processing can be simplified. Moreover, since the capacitance characteristics are also the same, the variation in characteristics can be reduced.
  • Control line TRGL is provided along connection line FDL. This improves the coupling between the connection wiring FDL and the control line TRGL, and suppresses the coupling between the connection wiring FDL and the control lines RSTL, SELL, FDGL and the signal lines VSL. Therefore, the effect of assisting transfer by the control line TRGL is improved.
  • the drive unit 12 ( FIG. 1 ) is configured to drive the plurality of light receiving pixels P in the pixel array 11 based on instructions from the imaging control unit 18 . Specifically, the driving unit 12 supplies a plurality of control signals STRG to the plurality of control lines TRGL in the pixel array 11, supplies a plurality of control signals SRST to the plurality of control lines RSTL, and supplies a plurality of control signals SRST to the plurality of control lines. A plurality of light-receiving pixels P in the pixel array 11 are driven by supplying a plurality of control signals SSEL to the SELL.
  • the reference signal generation unit 13 is configured to generate the reference signal RAMP based on the instruction from the imaging control unit 18 .
  • the reference signal RAMP has a so-called ramp waveform in which the voltage level gradually changes over time during the period (the P-phase period TP and the D-phase period TD) in which the reading unit 20 performs AD conversion.
  • the reference signal generation unit 13 supplies such a reference signal RAMP to the reading unit 20 .
  • the reading unit 20 is configured to generate the image signal Spic0 by performing AD conversion based on the signal SIG supplied from the pixel array 11 via the signal line VSL based on the instruction from the imaging control unit 18. be done.
  • FIG. 20 shows a configuration example of the reading unit 20.
  • FIG. 20 also depicts the reference signal generating unit 13, the signal processing unit 15, and the imaging control unit 18.
  • the reading unit 20 has a plurality of constant current sources 21 , a plurality of AD (Analog to Digital) conversion units ADC, and a transfer control unit 27 .
  • the plurality of constant current sources 21 and the plurality of AD converters ADC are provided corresponding to the plurality of signal lines VSL, respectively.
  • the constant current source 21 and AD converter ADC corresponding to one signal line VSL will be described below.
  • the constant current source 21 is configured to apply a predetermined current to the corresponding signal line VSL.
  • One end of the constant current source 21 is connected to the corresponding signal line VSL, and the other end is grounded.
  • the AD conversion unit ADC is configured to perform AD conversion based on the signal SIG on the corresponding signal line VSL.
  • the AD converter ADC has capacitive elements 22 and 23 , a comparator circuit 24 , a counter 25 and a latch 26 .
  • One end of the capacitive element 22 is connected to the signal line VSL and supplied with the signal SIG, and the other end is connected to the comparison circuit 24 .
  • a reference signal RAMP supplied from the reference signal generation unit 13 is supplied to one end of the capacitive element 23 , and the other end is connected to the comparison circuit 24 .
  • the comparison circuit 24 performs a comparison operation based on the signal SIG supplied from the light receiving pixel P via the signal line VSL and the capacitive element 22 and the reference signal RAMP supplied from the reference signal generation section 13 via the capacitive element 23. is configured to generate the signal CP by performing The comparison circuit 24 sets the operating point by setting the voltages of the capacitive elements 22 and 23 based on the control signal AZ supplied from the imaging control section 18 . After that, the comparison circuit 24 performs a comparison operation to compare the reset voltage Vreset included in the signal SIG with the voltage of the reference signal RAMP in the P-phase period TP, and performs a comparison operation of A comparison operation is performed to compare the pixel voltage Vpix and the voltage of the reference signal RAMP.
  • the counter 25 is configured to perform a counting operation of counting the pulses of the clock signal CLK supplied from the imaging control section 18 based on the signal CP supplied from the comparison circuit 24 . Specifically, the counter 25 generates the count value CNTP by counting the pulses of the clock signal CLK until the signal CP transitions in the P-phase period TP, and converts the count value CNTP into a digital signal having a plurality of bits. Output as code. Further, the counter 25 generates a count value CNTD by counting the pulses of the clock signal CLK until the signal CP transitions in the D-phase period TD, and outputs the count value CNTD as a digital code having a plurality of bits. It is designed to
  • the latch 26 is configured to temporarily hold the digital code supplied from the counter 25 and to output the digital code to the bus wiring BUS based on the instruction from the transfer control section 27 .
  • the transfer control unit 27 is configured to control the latches 26 of the plurality of AD conversion units ADC to sequentially output the digital code to the bus wiring BUS based on the control signal CTL supplied from the imaging control unit 18. be.
  • the reading unit 20 uses the bus wiring BUS to sequentially transfer the plurality of digital codes supplied from the plurality of AD conversion units ADC to the signal processing unit 15 as the image signal Spic0.
  • the signal processing unit 15 (FIG. 1) is configured to generate the image signal Spic by performing predetermined signal processing based on the image signal Spic0 and an instruction from the imaging control unit 18.
  • the signal processor 15 has an image data generator 16 and a phase difference data generator 17 .
  • the image data generator 16 is configured to generate image data DP representing a captured image by performing predetermined image processing based on the image signal Spic0.
  • the phase difference data generation unit 17 is configured to generate phase difference data DF indicating an image plane phase difference by performing predetermined image processing based on the image signal Spic0.
  • the signal processing unit 15 generates an image signal Spic including the image data DP generated by the image data generation unit 16 and the phase difference data DF generated by the phase difference data generation unit 17 .
  • FIG. 21 shows an example of the image signal Spic.
  • the signal processing unit 15 generates the image signal Spic by, for example, alternately arranging the image data DP related to the light-receiving pixels P in multiple rows and the phase difference data DF related to the light-receiving pixels P in multiple rows. Then, the signal processing unit 15 Such an image signal Spic is output.
  • the imaging control unit 18 supplies control signals to the driving unit 12, the reference signal generating unit 13, the reading unit 20, and the signal processing unit 15, and controls the operation of these circuits, thereby controlling the operation of the imaging device 1.
  • a control signal Sctl is supplied to the imaging control unit 18 from the outside.
  • This control signal Sctl includes, for example, information about the zoom magnification of so-called electronic zoom.
  • the imaging control unit 18 controls the operation of the imaging device 1 based on the control signal Sctl.
  • the drive unit 12 sequentially drives the plurality of light receiving pixels P in the pixel array 11 based on instructions from the imaging control unit 18 .
  • the reference signal generator 13 generates the reference signal RAMP based on the instruction from the imaging controller 18 .
  • the light-receiving pixel P outputs the reset voltage Vreset as the signal SIG during the P-phase period TP, and outputs the pixel voltage Vpix corresponding to the amount of received light as the signal SIG during the D-phase period TD.
  • the reading unit 20 generates the image signal Spic0 based on the signal SIG supplied from the pixel array 11 via the signal line VSL and the instruction from the imaging control unit 18 .
  • the image data generation unit 16 performs predetermined image processing based on the image signal Spic0 to generate image data DP representing the captured image
  • the phase difference data generation unit 17 generates the image signal Predetermined image processing is performed based on Spic0 to generate phase difference data DF representing the image plane phase difference.
  • the signal processing unit 15 generates an image signal Spic including the image data DP and the phase difference data DF.
  • the imaging control unit 18 supplies control signals to the driving unit 12, the reference signal generating unit 13, the reading unit 20, and the signal processing unit 15, and controls the operation of these circuits, thereby controlling the operation of the imaging device 1. do.
  • the imaging control unit 18 controls the operation of the imaging device 1 based on the control signal Sctl including information about the zoom magnification of the electronic zoom. A zoom operation in the imaging device 1 will be described below.
  • FIG. 22 shows an example of the number of light-receiving pixels P (the number of effective pixels) of a captured image when the zoom magnification is changed from 1x to 10x.
  • the solid line indicates the number of effective pixels of the imaging device 1.
  • FIG. 23A and 23B show an example of the zoom operation in the imaging device 1, where (A) shows the operation when the zoom magnification is 1 ⁇ , and (B) shows the operation when the zoom magnification is 2 ⁇ . , and (C) shows the operation when the zoom magnification is 3 times.
  • the imaging device 1 has three imaging modes M (imaging modes MA, MB, MC).
  • the imaging control unit 18 selects one of the three imaging modes MA to MC based on the information about the zoom magnification included in the control signal Sctl. Specifically, as shown in FIG. 22, the imaging control unit 18 selects the imaging mode MA when the zoom magnification is less than 2, and selects the imaging mode MA when the zoom magnification is 2 or more and less than 3. MB is selected, and when the zoom magnification is 3 or more, imaging mode MC is selected.
  • the imaging device 1 obtains four pixel values V (pixel values VR, VGr, VGb, VB) in each of the plurality of unit units U. Specific operations will be described later. In this way, the imaging device 1 generates the image data DP by generating the pixel values V at a ratio of 4 pixels to 36 pixels P.
  • FIG. When the number of light receiving pixels P in the pixel array 11 is 108 [Mpix], pixel values V for 12 [Mpix] are calculated. As a result, the number of effective pixels is 12 [Mpix], as shown in FIG.
  • this imaging mode MA when the zoom magnification is increased from 1, the number of effective pixels decreases according to the magnification. Then, when the zoom magnification becomes 2, the imaging mode M becomes the imaging mode MB.
  • the imaging device 1 obtains 16 pixel values V for each of the plurality of unit units U, as shown in FIG. 23(B). Specific operations will be described later. In this manner, the imaging device 1 generates the image data DP by generating the pixel values V at a ratio of 16 pixels to 36 light receiving pixels P.
  • FIG. When the number of light receiving pixels P in the pixel array 11 is 108 [Mpix], pixel values V for 48 [Mpix] are calculated. Actually, since the zoom magnification is 2 times, the imaging range is narrowed to 1/4 as shown in FIG. ).
  • this imaging mode MB when the zoom magnification is increased from 2, the number of effective pixels decreases according to the magnification. Then, when the zoom magnification becomes 3, the imaging mode M becomes the imaging mode MC.
  • the imaging device 1 obtains 36 pixel values V for each of the plurality of unit units U, as shown in FIG. 23(C). Specific operations will be described later. In this manner, the imaging device 1 generates the image data DP by generating the pixel values V at a ratio of 36 pixels to the 36 light receiving pixels P.
  • FIG. When the number of light receiving pixels P in the pixel array 11 is 108 [Mpix], a captured image of 108 [Mpix] can be obtained. Actually, since the zoom magnification is 3 times, the imaging range is narrowed to 1/9 as shown in FIG. ).
  • the imaging device 1 is provided with three imaging modes M, so that it is possible to reduce the change in the image quality of the captured image when the zoom magnification is changed. That is, for example, two imaging modes MA and MC are provided by omitting the imaging mode MB, and the imaging mode MA is selected when the zoom magnification is less than 2.
  • the imaging mode MA is selected when the zoom magnification is less than 2.
  • the image pickup apparatus 1 is provided with three image pickup modes M, it is possible to reduce the change in the number of effective pixels when the zoom magnification is changed. can.
  • FIG. 24 shows an operation example of the imaging device 1 in the imaging mode MA.
  • the light-receiving pixels P indicated by "o" indicate the light-receiving pixels P to be subjected to the readout operation.
  • the imaging device 1 sets the pixel value according to the amount of light received by the left light receiving pixel P in the pixel pair 90A provided with the lens 101.
  • V image data DT1 is generated.
  • the imaging device 1 targets the five light-receiving pixels PGr arranged on the left in the five pixel pairs 90A among the ten light-receiving pixels PGr of the pixel block 100Gr for the readout operation.
  • a pixel value VGr1 at the position of the center of gravity of these five light receiving pixels PGr is calculated.
  • the imaging device 1 targets the four light-receiving pixels PR arranged on the left in the four pixel pairs 90A among the eight light-receiving pixels PR of the pixel block 100R.
  • a pixel value VR1 at the position of the center of gravity of the light receiving pixel PR is calculated.
  • the imaging device 1 selects the four light receiving pixels PB arranged on the left in the four pixel pairs 90A among the eight light receiving pixels PB of the pixel block 100B as targets for the readout operation.
  • a pixel value VB1 at the position of the center of gravity of PB is calculated.
  • the imaging device 1 targets the five light-receiving pixels PGb arranged on the left in the five pixel pairs 90A among the ten light-receiving pixels PGb of the pixel block 100Gb.
  • a pixel value VGb1 at the position of the center of gravity of PGb is calculated.
  • the imaging device 1 generates image data DT1 (FIG. 24A) including pixel values VGr1, VR1, VB1, and VGb1.
  • the imaging device 1 calculates the pixel value V according to the amount of light received by all the light receiving pixels P in each of the plurality of pixel blocks 100, thereby obtaining the image data. Generate DT2. Specifically, the imaging device 1 calculates the pixel value VGr2 at the barycentric position of the ten light receiving pixels PGr of the pixel block 100Gr by setting the ten light receiving pixels PGr as targets of the readout operation. In addition, the imaging device 1 calculates the pixel value VR2 at the barycenter position of the eight light receiving pixels PR of the pixel block 100R by setting the eight light receiving pixels PR of the pixel block 100R as targets of the readout operation.
  • the imaging device 1 calculates the pixel value VB2 at the barycentric position of the eight light receiving pixels PB of the pixel block 100B by subjecting the eight light receiving pixels PB to the readout operation.
  • the imaging device 1 calculates the pixel value VGb2 at the barycentric position of the ten light-receiving pixels PGb of the pixel block 100Gb by subjecting the ten light-receiving pixels PGb to the readout operation. In this manner, the imaging device 1 generates image data DT2 (FIG. 24B) including pixel values VGr2, VR2, VB2, and VGb2.
  • FIG. 25 shows an example of the read operation
  • (A) shows the waveform of the control signal SSEL
  • (B) shows the waveform of the control signal SRST
  • (C) is arranged on the left side of the pixel pair 90A.
  • (D) shows the waveform of the control signal STRG (control signal STRGL) supplied to the light-receiving pixel PGr arranged on the right side of the pixel pair 90A.
  • E) shows the waveform of the control signal AZ
  • (F) shows the waveform of the reference signal RAMP
  • (G) shows the waveform of the signal SIG
  • (H) shows the waveform of the signal CP.
  • waveforms of the reference signal RAMP and the signal SIG are shown using the same voltage axis. Also, in this description, the waveform of the reference signal RAMP shown in FIG.
  • the waveform of the signal SIG is the waveform of the voltage supplied to the input terminal of the comparison circuit 24 via the capacitive element 22 .
  • the horizontal period H starts.
  • the drive unit 12 changes the voltage of the control signal SSEL from low level to high level ((A) in FIG. 25).
  • the transistor SEL is turned on, and the pixel block 100Gr is electrically connected to the signal line VSL.
  • the driving section 12 changes the voltage of the control signal SRST from low level to high level (FIG. 25(B)).
  • the transistor RST is turned on, and the voltage of the floating diffusion layer is set to the power supply voltage VDD (reset operation).
  • the pixel block 100Gr outputs a voltage corresponding to the voltage of the floating diffusion layer at this time. Also, at this timing t11, the imaging control unit 18 changes the voltage of the control signal AZ from low level to high level (FIG. 25(E)). Thereby, the comparison circuit 24 of the AD conversion unit ADC sets the operating point by setting the voltages of the capacitive elements 22 and 23 . Thus, the voltage of the signal SIG is set to the reset voltage Vreset, and the voltage of the reference signal RAMP is set to the same voltage as the voltage of the signal SIG (reset voltage Vreset) ((F), (G) in FIG. 25). ).
  • the driving section 12 changes the voltage of the control signal SRST from high level to low level ((B) in FIG. 25). As a result, the transistor RST is turned off in the pixel block 100Gr, and the reset operation is completed.
  • the imaging control unit 18 changes the voltage of the control signal AZ from high level to low level (FIG. 25(E)).
  • the comparison circuit 24 finishes setting the operating point.
  • the reference signal generator 13 sets the voltage of the reference signal RAMP to the voltage V1 ((F) in FIG. 25).
  • the voltage of the reference signal RAMP becomes higher than the voltage of the signal SIG, so the comparison circuit 24 changes the voltage of the signal CP from low level to high level (FIG. 25(H)).
  • the AD conversion unit ADC performs AD conversion based on the signal SIG. Specifically, first, at timing t13, the reference signal generator 13 starts to lower the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change ((F) in FIG. 25). Also, at this timing t13, the imaging control unit 18 starts generating the clock signal CLK. The counter 25 of the AD converter ADC counts the pulses of the clock signal CLK by performing a counting operation.
  • the comparison circuit 24 of the AD conversion unit ADC changes the voltage of the signal CP from high level to low level (FIG. 25(H)).
  • the counter 25 of the AD converter ADC stops the counting operation based on this transition of the signal CP.
  • the count value (count value CNTP) of the counter 25 at this time is a value corresponding to the reset voltage Vreset.
  • Latch 26 holds this count value CNTP.
  • the counter 25 then resets the count value.
  • the imaging control unit 18 stops generating the clock signal CLK as the P-phase period TP ends. Further, the reference signal generator 13 stops changing the voltage of the reference signal RAMP at this timing t15 ((F) in FIG. 25). In a period after timing t15, the reading unit 20 supplies the count value CNTP held in the latch 26 to the signal processing unit 15 as the image signal Spic0.
  • the imaging control section 18 sets the voltage of the reference signal RAMP to the voltage V1 ((F) in FIG. 25).
  • the voltage of the reference signal RAMP becomes higher than the voltage of the signal SIG (reset voltage Vreset), so the comparison circuit 24 changes the voltage of the signal CP from low level to high level (FIG. 25(H)).
  • the driving section 12 changes the voltage of the control signal STRGL from low level to high level (FIG. 25(C)).
  • the transistors TRG are turned on, and charges generated in the photodiodes are transferred to the floating diffusion layer (charge transfer operation).
  • the pixel block 100Gr outputs a voltage corresponding to the voltage of the floating diffusion layer at this time.
  • the voltage of the signal SIG becomes the pixel voltage Vpix1 (FIG. 25(G)).
  • the driving section 12 changes the voltage of the control signal STRGL from high level to low level ((C) in FIG. 25).
  • the transistors TRG are turned off, and the charge transfer operation ends.
  • the AD conversion unit ADC performs AD conversion based on the signal SIG. Specifically, first, at timing t18, the reference signal generator 13 starts to lower the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change ((F) in FIG. 25). Also, at this timing t18, the imaging control unit 18 starts generating the clock signal CLK. The counter 25 of the AD converter ADC counts the pulses of the clock signal CLK by performing a counting operation.
  • the comparison circuit 24 of the AD conversion unit ADC changes the voltage of the signal CP from high level to low level (FIG. 25(H)).
  • the counter 25 of the AD converter ADC stops the counting operation based on this transition of the signal CP.
  • the count value (count value CNTD1) of the counter 25 at this time is a value corresponding to the pixel voltage Vpix1.
  • Latch 26 holds this count value CNTD1.
  • the counter 25 then resets the count value.
  • the imaging control section 18 stops generating the clock signal CLK upon completion of the D-phase period TD1. Further, the reference signal generator 13 stops changing the voltage of the reference signal RAMP at this timing t20 ((F) in FIG. 25). In a period after timing t20, the reading unit 20 supplies the count value CNTD1 held in the latch 26 to the signal processing unit 15 as the image signal Spic0.
  • the imaging control section 18 sets the voltage of the reference signal RAMP to the voltage V1 ((F) in FIG. 25).
  • the voltage of the reference signal RAMP becomes higher than the voltage of the signal SIG (pixel voltage Vpix1), so the comparison circuit 24 changes the voltage of the signal CP from low level to high level (FIG. 25(H)).
  • the driving section 12 changes the voltages of the control signals STRGL and STRGR from low level to high level (FIGS. 25(C) and 25(D)).
  • the transistors TRG are turned on, and charges generated in the photodiodes are transferred to the floating diffusion layer (charge transfer operation).
  • the pixel block 100Gr outputs a voltage corresponding to the voltage of the floating diffusion layer at this time.
  • the voltage of the signal SIG becomes the pixel voltage Vpix2 (FIG. 25(G)).
  • the driving section 12 changes the voltages of the control signals STRGL and STRGR from high level to low level (FIGS. 25(C) and (D)).
  • the transistors TRG are turned off in the ten light-receiving pixels PGr, and the charge transfer operation is completed.
  • the AD conversion unit ADC performs AD conversion based on the signal SIG. Specifically, first, at timing t23, the reference signal generator 13 starts to lower the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change ((F) in FIG. 25). Also, at this timing t23, the imaging control unit 18 starts generating the clock signal CLK. The counter 25 of the AD converter ADC counts the pulses of the clock signal CLK by performing a counting operation.
  • the comparison circuit 24 of the AD conversion unit ADC changes the voltage of the signal CP from high level to low level (FIG. 25(H)).
  • the counter 25 of the AD converter ADC stops the counting operation based on this transition of the signal CP.
  • the count value (count value CNTD2) of the counter 25 at this time is a value corresponding to the pixel voltage Vpix2.
  • Latch 26 holds this count value CNTD2.
  • the counter 25 then resets the count value.
  • the imaging control unit 18 stops generating the clock signal CLK upon completion of the D-phase period TD2. Further, the reference signal generator 13 stops changing the voltage of the reference signal RAMP at this timing t25 ((F) in FIG. 25). In a period after timing t25, the reading unit 20 supplies the count value CNTD2 held in the latch 26 to the signal processing unit 15 as the image signal Spic0.
  • the driving section 12 changes the voltage of the control signal SSEL from high level to low level (FIG. 25(A)). Accordingly, in the pixel block 100Gr, the transistor SEL is turned off, and the pixel block 100Gr is electrically disconnected from the signal line VSL.
  • the reading unit 20 supplies the image signal Spic0 including the count values CNTP, CNTD1, and CNTD2 to the signal processing unit 15.
  • the signal processing unit 15 uses the principle of correlated double sampling based on the count values CNTP, CNTD1, and CNTD2 included in the image signal Spic0, for example, to obtain the pixel value VGr1 shown in FIG. A pixel value VGr2 shown in (B) is generated. Specifically, the signal processing unit 15 generates the pixel value VGr1 by, for example, subtracting the count value CNTP from the count value CNTD1.
  • the count value CNTD1 is a value corresponding to the sum of the amounts of light received by the five light-receiving pixels PGr arranged on the left in the five pixel pairs 90A of the pixel block 100Gr. Based on this, the pixel value VGr1 shown in FIG. 24A can be generated. Similarly, the signal processing unit 15 generates the pixel value VGr2 by, for example, subtracting the count value CNTP from the count value CNTD2.
  • the count value CNTD2 is a value corresponding to the sum of the amounts of light received by the ten light-receiving pixels PGr of the pixel block 100Gr. It is possible to generate a pixel value VGr2 with
  • the signal processing unit 15 generates image data DT1 including pixel values VR1, VGr1, VGb1 and VB1 and image data DT2 including pixel values VR2, VGr2, VGb2 and VB2 as shown in FIG. Generate.
  • FIG. 26 shows an example of image processing by the signal processing section 15 in the imaging mode MA.
  • the signal processing unit 15 generates image data DT3 by performing subtraction processing based on the image data DT1 and DT2.
  • the signal processing unit 15 calculates the pixel value VGr3 by subtracting the pixel value VGr1 in the image data DT1 from the pixel value VGr2 in the image data DT2.
  • This pixel value VGr3 is a value corresponding to the sum of the amounts of light received by the five light receiving pixels PGr arranged on the right in the five pixel pairs 90A of the pixel block 100Gr. That is, the pixel value VGr1 is a value corresponding to the sum of the amounts of light received by the five light-receiving pixels PGr arranged on the left in the five pixel pairs 90A of the pixel block 100Gr, and the pixel value VGr2 is a value of the pixel block 100Gr.
  • This value corresponds to the sum of the amounts of light received by the ten light-receiving pixels PGr. Therefore, by subtracting the pixel value VGr1 from the pixel value VGr2, a value corresponding to the sum of the amounts of light received by the five light receiving pixels PGr arranged on the right in the five pixel pairs 90A of the pixel block 100Gr is obtained.
  • the pixel value VGr3 is a value corresponding to the sum of the amounts of light received by the five light-receiving pixels PGr arranged on the right in the five pixel pairs 90A. are arranged at the centroid positions of these five light-receiving pixels PGr.
  • the signal processing unit 15 calculates a pixel value VR3 by subtracting the pixel value VR1 in the image data DT1 from the pixel value VR2 in the image data DT2.
  • This pixel value VR3 is a value corresponding to the sum of the amounts of light received by the four light receiving pixels PR arranged on the right in the four pixel pairs 90A of the pixel block 100R.
  • the pixel value VR3 is arranged at the centroid position of the four light receiving pixels PR arranged on the right in the four pixel pairs 90A of the pixel block 100R.
  • the signal processing unit 15 calculates the pixel value VB3 by subtracting the pixel value VB1 in the image data DT1 from the pixel value VB2 in the image data DT2.
  • This pixel value VB3 is a value corresponding to the sum of the amounts of light received by the four light-receiving pixels PB arranged on the right in the four pixel pairs 90A of the pixel block 100B.
  • the pixel value VB3 is located at the center of gravity of the four light-receiving pixels PB located on the right in the four pixel pairs 90A of the pixel block 100B.
  • the signal processing unit 15 calculates the pixel value VGb3 by subtracting the pixel value VGb1 in the image data DT1 from the pixel value VGb2 in the image data DT2.
  • This pixel value VGb3 is a value corresponding to the sum of the amounts of light received by the five light-receiving pixels PGb arranged on the right in the five pixel pairs 90A of the pixel block 100Gb.
  • the pixel value VGb3 is arranged at the centroid position of the five light-receiving pixels PGb arranged on the right in the five pixel pairs 90A of the pixel block 100Gb.
  • the image data generation unit 16 of the signal processing unit 15 performs predetermined image processing based on the image data DT2 to generate image data DP (FIG. 23(A)) representing the captured image.
  • the phase difference data generation unit 17 of the signal processing unit 15 generates phase difference data DF indicating the image plane phase difference by performing predetermined image processing based on the image data DT1 and DT3. That is, the image data DT1 has the pixel value V at the light receiving pixel P arranged on the left in the plurality of pixel pairs 90A, and the image data DT3 has the pixel value V at the light receiving pixel P arranged on the right in the plurality of pixel pairs 90A. has a pixel value V of Therefore, the phase difference data generator 17 can generate the phase difference data DF based on the image data DT1 and DT3.
  • the lenses 101 are arranged side by side in the X-axis direction and the Y-axis direction. can be generated. Therefore, for example, a camera equipped with such an imaging device 1 can achieve high-precision autofocus, and as a result, can improve image quality.
  • the imaging mode MA corresponds to a specific example of "first imaging mode” in the present disclosure.
  • a pixel value in the image data DT1 corresponds to a specific example of "first pixel value” in the present disclosure.
  • a pixel value in the image data DT2 corresponds to a specific example of "second pixel value” in the present disclosure.
  • a pixel value in the image data DT3 corresponds to a specific example of "third pixel value" in the present disclosure.
  • FIG. 27 shows an operation example of the imaging device 1 in the imaging mode MB.
  • FIG. 28 more specifically expresses the operation shown in FIG. In FIGS. 27 and 15, the light-receiving pixels P indicated by "o" indicate the light-receiving pixels P to be read out.
  • the imaging device 1 performs a readout operation on the light-receiving pixel PGr arranged on the left in one of the five pixel pairs 90A of the pixel block 100Gr. , and the pixel value VGr1 at the position of this light-receiving pixel PGr is calculated.
  • the imaging device 1 targets the two light receiving pixels PGr in the pixel pair 90A for the readout operation, and calculates the pixel values at the barycenter positions of the two light receiving pixels PGr. Calculate VGr2.
  • the imaging device 1 sets the light-receiving pixel PR located on the left in one pixel pair 90A out of the four pixel pairs 90A of the pixel block 100R. is read out, and the pixel value VR1 at the position of the light receiving pixel PR is calculated.
  • the imaging device 1 targets the two light receiving pixels PR in the pixel pair 90A for the readout operation, and calculates the pixel values at the barycentric positions of the two light receiving pixels PR. Calculate VR2.
  • the imaging device 1 selects the light-receiving pixel PB located on the left in one pixel pair 90A out of the four pixel pairs 90A of the pixel block 100B. is read out, and the pixel value VB1 at the position of the light receiving pixel PB is calculated.
  • the imaging device 1 targets the two light receiving pixels PB in the pixel pair 90A for the readout operation, and calculates the pixel values at the barycentric positions of the two light receiving pixels PB. Calculate VB2.
  • the imaging device 1 selects the light-receiving pixel PGb located on the left in one of the five pixel pairs 90A of the pixel block 100Gb. is read out, and the pixel value VGb1 at the position of the light receiving pixel PGb is calculated.
  • the imaging device 1 targets the two light receiving pixels PGb in the pixel pair 90A for the readout operation, and calculates the pixel values at the barycentric positions of the two light receiving pixels PGb. Calculate VGb2.
  • FIGS. 28A and 28B The readout operation in FIGS. 28A and 28B is similar to the readout operation in the imaging mode MA described above (FIG. 25). 28(C) and (D), FIGS. 28(E) and (F), FIGS. 28(G) and (H), FIGS. The operation of J) and the operations of FIGS. 28(K) and (L) are performed.
  • the imaging apparatus 1 obtains image data DT1 (FIG. 27A) including pixel values VGr1, VR1, VB1 and VGb1, and image data DT2 including pixel values VGr2, VR2, VB2 and VGb2 (FIG. 27). (B)).
  • FIG. 29 shows an example of image processing by the signal processing unit 15 in the imaging mode MB.
  • the signal processing unit 15 generates image data DT3 by performing subtraction processing based on the image data DT1 and DT2.
  • the signal processing unit 15 calculates five pixel values VGr3 by subtracting the five pixel values VGr1 in the image data DT1 from the five pixel values VGr2 in the image data DT2.
  • This pixel value VGr3 is a value corresponding to the amount of light received by the light receiving pixel PGr arranged on the right side of the pixel pair 90A of the pixel block 100Gr.
  • the pixel value VGr1 is a value corresponding to the amount of light received by the light receiving pixel PGr arranged on the left in the pixel pair 90A of the pixel block 100Gr
  • the pixel value VGr2 is a value corresponding to the amount of light received by the two light receiving pixels PGr in this pixel pair 90A. is a value corresponding to the sum of the amount of received light. Therefore, by subtracting the pixel value VGr1 from the pixel value VGr2, a value corresponding to the amount of received light at the light receiving pixel PGr arranged on the right side of the pixel pair 90A of the pixel block 100Gr can be obtained.
  • the pixel value VGr3 is a value corresponding to the amount of light received by the light-receiving pixel PGr arranged on the right side of the pixel pair 90A. Therefore, as shown in FIG. It is arranged at the position of the light-receiving pixel PGr arranged on the right.
  • the signal processing unit 15 calculates four pixel values VR3 by subtracting the four pixel values VR1 in the image data DT1 from the four pixel values VR2 in the image data DT2.
  • This pixel value VR3 is a value corresponding to the amount of light received by the light receiving pixel PR arranged on the right side of the pixel pair 90A of the pixel block 100R.
  • This pixel value VR3 is arranged at the position of the light-receiving pixel PR arranged on the right in this pixel pair 90A.
  • the signal processing unit 15 calculates four pixel values VB3 by subtracting the four pixel values VB1 in the image data DT1 from the four pixel values VB2 in the image data DT2.
  • This pixel value VB3 is a value corresponding to the amount of light received by the light receiving pixel PB arranged on the right side of the pixel pair 90A of the pixel block 100B.
  • This pixel value VB3 is arranged at the positions of the four light-receiving pixels PB arranged on the right in this pixel pair 90A.
  • the signal processing unit 15 calculates five pixel values VGb3 by subtracting the five pixel values VGb1 in the image data DT1 from the five pixel values VGb2 in the image data DT2.
  • This pixel value VGb3 is a value corresponding to the amount of light received by the light receiving pixel PGb arranged on the right side of the pixel pair 90A in the pixel block 100Gb.
  • This pixel value VGb3 is arranged at the position of the light-receiving pixel PGb arranged on the right in this pixel pair 90A.
  • the image data generation unit 16 of the signal processing unit 15 performs predetermined image processing based on the image data DT2 as shown in FIG. )).
  • This predetermined image processing includes remosaic processing in which the pixel values V are modified and the pixel values V are rearranged.
  • FIG. 30 shows an example of the re-mosaic processing in the imaging mode M2, (A) shows the image data DT2, (B) shows the position of the pixel value V before and after the re-mosaic processing, and (C) Image data DT4 generated by remosaic processing based on image data DT2 is shown.
  • image data DT4 generated by remosaic processing based on image data DT2 is shown.
  • " ⁇ " indicates the position of the pixel value V in the image data DT2
  • " ⁇ " indicates the position of the pixel value V in the image data DT4.
  • FIG. 31A shows the re-mosaic processing for the pixel block 100R
  • FIG. 31B shows the re-mosaic processing for the pixel blocks 100Gr and 100Gb
  • FIG. 31C shows the re-mosaic processing for the pixel block 100B. It is represented. 31A to 18C, (A) shows the image data DT2, and (B) shows the image data DT4 generated by remosaic processing.
  • the image data DT2 includes pixel values V at a ratio of 18 pixels to 36 light-receiving pixels P.
  • the image data DT2 includes pixel values V for 54 [Mpix].
  • the image data DT4 includes pixel values V at a ratio of 16 pixels to 36 light-receiving pixels P.
  • the image data DT4 includes pixel values V for 48 [Mpix].
  • the image data generator 16 generates such image data DT4 by correcting the pixel values V in the image data DT2 and rearranging the pixel values V.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing interpolation processing based on the plurality of pixel values VR2 in the image data DT2. , a pixel value VR4 is generated based on the pixel value V over the entire surface.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, complementing processing based on the plurality of pixel values VGr2 and VGb2 in the image data DT2. , pixel values VGr4 and VGb4 are generated based on the pixel values V over the entire surface. As shown in FIG.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing a complementing process based on the plurality of pixel values VB2 in the image data DT2, and calculates the pixel values V over the entire surface. Based on the value V, a pixel value VB4 is generated.
  • the image data generator 16 generates the image data DT4 shown in FIG. 30(C) based on the image data DT2 shown in FIG. 30(A). Then, the image data generator 16 performs predetermined image processing based on the image data DT4 to generate image data DP (FIG. 10B) representing the captured image.
  • the phase difference data generation unit 17 of the signal processing unit 15 performs predetermined image processing based on the image data DT1 and DT3 to obtain phase difference data indicating the image plane phase difference. Generate a DF. That is, the image data DT1 has the pixel value V at the light receiving pixel P arranged on the left in the plurality of pixel pairs 90A, and the image data DT3 has the pixel value V at the light receiving pixel P arranged on the right in the plurality of pixel pairs 90A. has a pixel value V of Therefore, the phase difference data generator 17 can generate the phase difference data DF based on the image data DT1 and DT3.
  • the phase difference data generation unit 17 like the image data generation unit 16, generates phase difference data DF by rearranging the pixel values V based on the image data DT1 and DT3. That is, in the image data DT1 and DT3, the left and right pixel values V of the pixel pair 90A are included at a ratio of 18 to 36 light receiving pixels P. Therefore, the phase difference data generation unit 17 rearranges the pixel values V so that the left and right pixel values V of the pixel pair 90A are included in 16 of the 36 light receiving pixels P. Thereby, the phase difference data generator 17 can generate the phase difference data DF corresponding to the image data DP generated by the image data generator 16 .
  • the imaging mode MB corresponds to a specific example of "second imaging mode” in the present disclosure.
  • a pixel value in the image data DT1 corresponds to a specific example of "first pixel value” in the present disclosure.
  • a pixel value in the image data DT2 corresponds to a specific example of "second pixel value” in the present disclosure.
  • a pixel value in the image data DT3 corresponds to a specific example of "third pixel value” in the present disclosure.
  • a pixel value in the image data DT4 corresponds to a specific example of "fourth pixel value" in the present disclosure.
  • FIG. 19 shows an operation example of the imaging device 1 in the imaging mode MC.
  • FIG. 20 more specifically expresses the operation shown in FIG. In FIGS. 19 and 20, the light-receiving pixels P marked with "o" indicate the light-receiving pixels P to be read out.
  • the imaging device 1 targets one of the ten light receiving pixels PGr of the pixel block 100Gr for the readout operation.
  • a pixel value VGr1 at the position of is calculated.
  • 21A and 21B show an example of the read operation, in which (A) shows the waveform of the control signal SSEL, (B) shows the waveform of the control signal SRST, and (C) shows the light receiving pixel PGr to be read. (D) shows the waveform of the control signal AZ; (E) shows the waveform of the reference signal RAMP; (F) shows the waveform of the signal SIG; indicates the waveform of signal CP.
  • This readout operation is obtained by omitting the operation at timings t21 to t26 in the readout operation (FIG. 25) in the imaging modes MA and MB. In this manner, the reading unit 20 supplies the image signal Spic0 including the count values CNTP and CNTD1 to the signal processing unit 15.
  • FIG. 25 shows the image signal Spic0 including the count values CNTP and CNTD1 to the signal processing unit 15.
  • the signal processing unit 15 uses the principle of correlated double sampling to generate the pixel value VGr1, for example, based on the count values CNTP and CNTD1 included in the image signal Spic0. Specifically, the signal processing unit 15 generates the pixel value VGr1 by, for example, subtracting the count value CNTP from the count value CNTD1.
  • the imaging device 1 targets one of the eight light-receiving pixels PR of the pixel block 100R for the readout operation.
  • a pixel value VR1 at the position of the light receiving pixel PR is calculated.
  • the imaging device 1 targets one of the eight light receiving pixels PB of the pixel block 100B for the readout operation.
  • a pixel value VB1 at the position of the light receiving pixel PB is calculated.
  • the imaging device 1 targets one of the ten light receiving pixels PGb of the pixel block 100Gb for the readout operation.
  • a pixel value VGb1 in the light-receiving pixel PGb is calculated.
  • the imaging device 1 then performs the operations of FIGS. 20(B) to (L). In this manner, the imaging device 1 generates image data DT1 (FIG. 19) including pixel values VGr1, VR1, VB1, and VGb1.
  • FIG. 22 shows an example of image processing by the signal processing unit 15 in the imaging mode MC.
  • the image data generation unit 16 of the signal processing unit 15 generates image data DP (FIG. 10(C)) representing a captured image by performing predetermined image processing based on the image data DT1.
  • This predetermined image processing includes remosaic processing in which the pixel values V are modified and the pixel values V are rearranged.
  • FIG. 23 shows an example of re-mosaic processing in imaging mode MC
  • (A) shows image data DT1
  • (B) shows the position of pixel value V before and after re-mosaic processing
  • (C) shows Image data DT4 generated by remosaic processing based on image data DT1 is shown.
  • “ ⁇ " indicates the position of the pixel value V in the image data DT1
  • " ⁇ " indicates the position of the pixel value V in the image data DT4.
  • 24A shows the re-mosaic processing for the pixel block 100R
  • FIG. 24B shows the re-mosaic processing for the pixel blocks 100Gr and 100Gb
  • FIG. 24C shows the re-mosaic processing for the pixel block 100B. It is represented. 24A to 24C, (A) shows the image data DT1, and (B) shows the image data DT4 generated by remosaic processing.
  • image data DT4 In image data DT4, four pixel values VGr4, VR4, VB4, and VGb4 are arranged in a Bayer array.
  • the image data generator 16 generates such image data DT4 by correcting the pixel values V in the image data DT1 and rearranging the pixel values V.
  • FIG. 1 In image data DT4, four pixel values VGr4, VR4, VB4, and VGb4 are arranged in a Bayer array.
  • the image data generator 16 generates such image data DT4 by correcting the pixel values V in the image data DT1 and rearranging the pixel values V.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing interpolation processing based on the plurality of pixel values VR1 in the image data DT1. , a pixel value VR4 is generated based on the pixel value V over the entire surface.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing interpolation processing based on the plurality of pixel values VGr1 and VGb1 in the image data DT1.
  • pixel values VGr4 and VGb4 are generated based on the pixel values V over the entire surface.
  • FIG. 24A the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing interpolation processing based on the plurality of pixel values VGr1 and VGb1 in the image data DT1. , pixel values VGr4 and VGb4 are generated based on the pixel values V over the entire surface.
  • the image data generation unit 16 calculates the pixel values V over the entire surface by, for example, performing interpolation processing based on the plurality of pixel values VB1 in the image data DT1, and calculates the pixel values V over the entire surface. Based on the value V, a pixel value VB4 is generated.
  • the image data generator 16 generates the image data DT4 shown in FIG. 23(C) based on the image data DT1 shown in FIG. 23(A). Then, the image data generator 16 performs predetermined image processing based on this image data DT4 to generate image data DP (FIG. 10(C)) representing the captured image.
  • the phase difference data generation unit 17 of the signal processing unit 15 performs predetermined image processing based on the image data DT1 to generate phase difference data DF indicating the image plane phase difference.
  • the image data DT1 is composed of image data (image data DT11) having the pixel value V of the light receiving pixel P arranged on the left in the plurality of pixel pairs 90A, and image data (image data DT11) having the pixel value V of the light receiving pixel P arranged on the right in the plurality of pixel pairs 90A. and image data (image data DT12) having a pixel value V at P. Therefore, the phase difference data generator 17 can generate the phase difference data DF based on this image data DT1 (image data DT11, DT12).
  • the imaging mode MC corresponds to a specific example of "third imaging mode” in the present disclosure.
  • a pixel value in the image data DT1 corresponds to a specific example of "first pixel value” in the present disclosure.
  • a pixel value in the image data DT2 corresponds to a specific example of "second pixel value” in the present disclosure.
  • a pixel value in the image data DT3 corresponds to a specific example of "third pixel value” in the present disclosure.
  • a pixel value in the image data DT4 corresponds to a specific example of "fourth pixel value” in the present disclosure.
  • the imaging device 1 is provided with a plurality of pixel blocks 100 each having a plurality of light-receiving pixels P including color filters of the same color. These plurality of light receiving pixels P are divided into a plurality of pixel pairs 90A each including two light receiving pixels P. As shown in FIG. A plurality of lenses 101 are provided at positions corresponding to the plurality of pixel pairs 90A.
  • the imaging device 1 can generate the phase difference data DF with high resolution over the entire surface of the pixel array 11 . Therefore, for example, a camera equipped with such an imaging device 1 can achieve high-precision autofocus at various zoom magnifications. As a result, the imaging device 1 can improve image quality.
  • the number of light-receiving pixels in one pixel block 100 is greater than the number of light-receiving pixels in another pixel block 100 .
  • the number of light-receiving pixels PGr in the pixel block 100Gr and the number of light-receiving pixels PGb in the pixel block 100Gb are changed to the number of light-receiving pixels PR in the pixel block 100R and the number of light-receiving pixels PB in the pixel block 100B. I did more than the number.
  • the sensitivity to green light can be increased, and the image quality of the captured image can be improved.
  • the imaging device three imaging modes MA to MC are provided, and re-mosaic processing is performed in imaging modes MB and MC.
  • the number of effective pixels in the imaging mode MB is adjusted particularly by the re-mosaic processing in the imaging mode MB, and it is possible to reduce the change in the number of effective pixels when the zoom magnification is changed. change in image quality can be suppressed.
  • a plurality of pixel blocks each having a plurality of light-receiving pixels including color filters of the same color are provided. These plurality of light receiving pixels P are divided into a plurality of pixel pairs 90A each including two light receiving pixels P arranged side by side in the X-axis direction. A plurality of lenses are provided at positions corresponding to the plurality of pixel pairs 90A. As a result, highly accurate autofocus can be achieved. Furthermore, each of the plurality of pixel pairs 90A shares one floating diffusion layer at the boundary between two light receiving pixels P adjacent to each other in the X-axis direction. As a result, the capacitance of the floating diffusion layer is reduced, so that phase difference detection can be performed with high sensitivity. Therefore, image quality can be improved.
  • the plurality of light-receiving pixels P constituting the pixel blocks 100R, 100Gr, 100Gb, and 100B are arranged so that two light-receiving pixels P adjacent to each other in the Y-axis direction form pixel pairs 90B. were arranged periodically. Furthermore, two light receiving pixels P adjacent to each other in the X-axis direction are arranged so that the pixel pairs 90B have a mirror image structure. Thereby, area efficiency can be improved.
  • the floating diffusion layers arranged on the boundary between the two light receiving pixels P adjacent to each other in the X-axis direction, which constitute the pixel pair 90A, are two pixels facing each other in the X-axis direction. It is arranged to be shifted in the Y-axis direction with respect to a line segment passing through the centers of the gates of the two transistors TRG.
  • the element isolation portion 115 is composed of STI
  • the floating diffusion layer is made close to the element isolation portion 115 .
  • the floating diffusion layer is arranged so as to be distant from the element isolation portion 115 . As a result, it is possible to suppress white spots in the floating diffusion layer.
  • the pixel block 100Gr and the pixel block 100Gb, and the pixel block R and the pixel block B having the same arrangement pattern of the light-receiving pixels P have the same conversion efficiency. Therefore, it is possible to simplify the correction circuit in the post-processing and reduce variations in characteristics.
  • connection wirings FDL connecting four or five floating diffusion layers and the gates of the transistors AMP in each of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the well contact region WellCon for applying a fixed charge to the semiconductor substrate 111 is provided between the pixel transistors arranged side by side in the X-axis direction as shown in FIG. Although shown, it is not limited to this. Alternatively, for example, as shown in FIG. 32, it may be arranged between pixel pairs 90A adjacent to each other in the X-axis direction, for example, between the light receiving sections 112 .
  • two pixel blocks 100R and two pixel blocks 100B, and two pixel blocks 100Gr and two pixel blocks 100Gb, which have the same arrangement pattern, are arranged in the X-axis direction and the Y-axis direction. Place them alternately. Furthermore, at this time, the sharing ratio of the power supply voltage VDD is increased.
  • [FD/FDG/RST/VDD/AMP/SEL/VSL]/[FD/FDG/ RST/VDD]/[FD/FDG/RST/VDD/AMP/VSL]/[FD/FDG/RST/VDD] are provided between the pixel transistors.
  • [FD/FDG/RST/VDD/AMP/SEL/VSL]/[FD/FDG/VDD/RST/FDG/FD ]/[VSL/SEL/AMP/VDD/RST/FDG/FD] three VDDs are provided between the pixel transistors.
  • the gate length of the pixel transistor can be increased.
  • the gate length of the transistor AMP is increased, for example, random telegraph noise (RTS) can be reduced.
  • RTS random telegraph noise
  • the gate lengths of the transistors SEL and RST are increased, variations in transistor characteristics such as threshold voltage (Vth) and cutoff can be reduced.
  • FIG. 35 illustrates an example of a vertical cross-sectional configuration of an imaging device (imaging device 1A) according to Modification 3 of the present disclosure.
  • FIG. 36 shows an example of a schematic configuration of the imaging device 1A shown in FIG.
  • the imaging device 1A has a first substrate 210 having light receiving pixels P for performing photoelectric conversion on a semiconductor substrate 211, and a readout circuit 42 for outputting image signals based on charges output from the light receiving pixels P on a semiconductor substrate 221.
  • the imaging device has a three-dimensional structure in which the second substrate 220 is laminated.
  • the imaging device 1A is formed by stacking three substrates (first substrate 210, second substrate 220 and third substrate 230) in this order.
  • the first substrate 210 has a plurality of light-receiving pixels P that perform photoelectric conversion on the semiconductor substrate 211 .
  • a plurality of light-receiving pixels P are arranged in a matrix within the pixel array 31 on the first substrate 210 .
  • the second substrate 220 has a readout circuit 42 for outputting pixel signals based on charges output from the light receiving pixels P on the semiconductor substrate 221, one for each of the four light receiving pixels P.
  • the second substrate 220 has a plurality of pixel drive lines 43 extending in the row direction and a plurality of vertical signal lines 44 extending in the column direction.
  • the third substrate 230 has a logic circuit 52 for processing pixel signals on a semiconductor substrate 231 .
  • the logic circuit 32 has, for example, a vertical drive circuit 53, a column signal processing circuit 54, a horizontal drive circuit 55 and a system control circuit 56.
  • the logic circuit 52 (specifically, the horizontal driving circuit 55) outputs the output voltage Vout for each light receiving pixel P to the outside.
  • a low-resistance region made of silicide such as CoSi 2 or NiSi formed by a self-aligned silicide process is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the vertical drive circuit 53 sequentially selects a plurality of light receiving pixels P in units of rows.
  • the column signal processing circuit 54 performs, for example, correlated double sampling (CDS) processing on pixel signals output from the light receiving pixels P in the row selected by the vertical drive circuit 53 .
  • the column signal processing circuit 54 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each light receiving pixel P.
  • the horizontal driving circuit 55 for example, sequentially outputs the pixel data held in the column signal processing circuit 54 to the outside.
  • the system control circuit 56 controls driving of each block (the vertical drive circuit 53, the column signal processing circuit 54 and the horizontal drive circuit 55) in the logic circuit 52, for example.
  • the imaging device 1A has a structure in which the first substrate 210, the second substrate 220 and the third substrate 230 are laminated in this order. , a color filter 240 and a light receiving lens 250 .
  • One color filter 240 and one light-receiving lens 250 are provided for each light-receiving pixel P, for example.
  • the imaging device 1A is a back-illuminated imaging device.
  • the first substrate 210 is configured by laminating an insulating layer 46 on the surface (surface 211S1) of the semiconductor substrate 211. As shown in FIG.
  • the first substrate 210 has an insulating layer 246 as part of the interlayer insulating film 251 .
  • the insulating layer 246 is provided between the semiconductor substrate 211 and a semiconductor substrate 221 which will be described later.
  • the semiconductor substrate 211 is composed of a silicon substrate.
  • the semiconductor substrate 211 has, for example, a p-well 242 on part of the surface and its vicinity, and a PD 241 of a conductivity type different from that of the p-well 242 in the other region (region deeper than the p-well 242). have.
  • the p-well 242 is composed of a p-type semiconductor region.
  • the PD 241 is composed of a semiconductor region of a conductivity type (specifically, n-type) different from that of the p-well 242 .
  • the semiconductor substrate 211 has a floating diffusion layer (FD) within the p-well 242 as a semiconductor region of a conductivity type (specifically, n-type) different from that of the p-well 242 .
  • FD floating diffusion layer
  • the first substrate 210 has a photodiode, a transfer transistor TR and a floating diffusion layer for each light receiving pixel P.
  • the first substrate 210 has a configuration in which a transfer transistor TR and a floating diffusion layer are provided on a part of the surface 211S1 side of the semiconductor substrate 211 (the side opposite to the light incident surface side, the second substrate 220 side).
  • the first substrate 210 has an element isolation portion 243 that isolates each light receiving pixel P. As shown in FIG.
  • the element isolation part 243 is formed extending in the normal direction of the semiconductor substrate 211 (the direction perpendicular to the surface of the semiconductor substrate 211).
  • the element isolation portion 243 is provided between two light receiving pixels P adjacent to each other.
  • the element isolation portion 243 electrically isolates the light-receiving pixels P adjacent to each other.
  • the element isolation part 243 is made of, for example, silicon oxide.
  • the element isolation part 243 penetrates the semiconductor substrate 211, for example.
  • the first substrate 210 further has, for example, a p-well layer 244 which is a side surface of the element isolation portion 243 and is in contact with the surface on the side of the photodiode.
  • the p-well layer 244 is composed of a semiconductor region of a conductivity type (specifically, p-type) different from that of the photodiode.
  • the first substrate 210 further has a fixed charge film 245 in contact with the back surface (surface 211S2) of the semiconductor substrate 211, for example.
  • the fixed charge film 245 is negatively charged in order to suppress the generation of dark current due to the interface level on the light receiving surface side of the semiconductor substrate 211 .
  • the fixed charge film 245 is formed of, for example, an insulating film having negative fixed charges. Examples of materials for such insulating films include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • a hole accumulation layer is formed at the interface on the light receiving surface side of the semiconductor substrate 211 by the electric field induced by the fixed charge film 245 . This hole accumulation layer suppresses the generation of electrons from the interface.
  • Color filter 240 is provided on the back side of semiconductor substrate 211 .
  • the color filter 240 is provided, for example, in contact with the fixed charge film 245 and provided at a position facing the light receiving pixel P with the fixed charge film 245 interposed therebetween.
  • the light-receiving lens 250 is provided, for example, in contact with the color filter 240 and is provided at a position facing the light-receiving pixel P via the color filter 240 and the fixed charge film 245 .
  • the second substrate 220 is configured by laminating an insulating layer 252 on a semiconductor substrate 221 .
  • the second substrate 220 has the insulating layer 252 as part of the interlayer insulating film 251 .
  • the insulating layer 252 is provided between the semiconductor substrates 221 and 231 .
  • the semiconductor substrate 221 is composed of a silicon substrate.
  • the second substrate 220 has one readout circuit 222 for every four light receiving pixels P. As shown in FIG.
  • the second substrate 220 has a configuration in which a readout circuit 222 is provided on part of the surface of the semiconductor substrate 221 (the surface 221S1 facing the third substrate 230).
  • the second substrate 220 is bonded to the first substrate 210 with the back surface (surface 21S2) of the semiconductor substrate 221 facing the front surface (surface 211S1) of the semiconductor substrate 211 . That is, the second substrate 220 is bonded face-to-back to the first substrate 210 .
  • the second substrate 220 further has an insulating layer 253 penetrating through the semiconductor substrate 221 in the same layer as the semiconductor substrate 221 .
  • the second substrate 220 has an insulating layer 253 as part of the interlayer insulating film 251 .
  • the insulating layer 253 is provided so as to cover the side surface of the through wiring 254 which will be described later.
  • a laminate composed of the first substrate 210 and the second substrate 220 has an interlayer insulating film 251 and a through wire 254 provided in the interlayer insulating film 251 .
  • the laminate has one through-wiring 254 for each light-receiving pixel P. As shown in FIG.
  • the through-wiring 254 extends in the normal direction of the semiconductor substrate 221 and is provided to penetrate through a portion of the interlayer insulating film 251 including the insulating layer 253 .
  • the first substrate 210 and the second substrate 220 are electrically connected to each other by the through wiring 254 .
  • the through wire 254 is electrically connected to the floating diffusion layer and the connection wire 255 described later.
  • the through-wiring 254 preferably has a metal layer containing, for example, a metal having an oxygen storage effect between the surrounding insulating layers 246 , 252 , 253 . This makes it possible to prevent oxygen from entering through the opening formed by forming the through-wiring 254 .
  • the stacked body composed of the first substrate 210 and the second substrate 220 is further provided in the interlayer insulating film 251, and includes, for example, the p-well 242 of the semiconductor substrate 211, the wiring in the second substrate 220, the transfer gate TG and the wiring in the second substrate 220. It has a through wire (not shown) electrically connected to the pixel drive line 43 . Also, the transfer gate TG has a vertical gate structure and is formed deeper than the depth of the isolation portion 115 . Further, the position of the transfer gate TG is arranged at a position away from the center of the light-receiving pixel P in plan view.
  • the second substrate 220 has, for example, a plurality of connection portions 259 electrically connected to the readout circuit 42 and the semiconductor substrate 221 in the insulating layer 252 .
  • the second substrate 220 further has, for example, a wiring layer 256 on the insulating layer 252 .
  • the wiring layer 256 has, for example, an insulating layer 257 and a plurality of pixel drive lines 43 and a plurality of vertical signal lines 424 provided in the insulating layer 257 .
  • the wiring layer 256 further has a plurality of connection wirings 255 in the insulating layer 257, one for each of the four light receiving pixels P, for example.
  • the connection wiring 255 electrically connects the through wirings 254 electrically connected to the floating diffusion layers included in the four light receiving pixels P sharing the readout circuit 42 to each other.
  • the wiring layer 256 further has a plurality of pad electrodes 258 in the insulating layer 257, for example.
  • Each pad electrode 258 is made of metal such as Cu (copper) or Al (aluminum).
  • Each pad electrode 258 is exposed on the surface of the wiring layer 256 .
  • Each pad electrode 258 is used for electrical connection between the second substrate 220 and the third substrate 230 and bonding between the second substrate 220 and the third substrate 230 .
  • one pad electrode 258 is provided for each pixel drive line 223 and each vertical signal line 224 .
  • the third substrate 230 is configured by laminating an interlayer insulating film 261 on a semiconductor substrate 231, for example. As will be described later, the third substrate 230 is bonded to the second substrate 220 with the front surfaces thereof facing each other. , which is opposite to the vertical direction in the drawing.
  • the semiconductor substrate 231 is composed of a silicon substrate.
  • the third substrate 230 has a configuration in which a logic circuit 52 is provided on a portion of the front surface (surface 231S1) of the semiconductor substrate 231. As shown in FIG.
  • the third substrate 230 further has, for example, a wiring layer 262 on the interlayer insulating film 261 .
  • the wiring layer 262 has, for example, an insulating layer 263 and a plurality of pad electrodes 264 provided in the insulating layer 263 .
  • the multiple pad electrodes 264 are electrically connected to the logic circuit 52 .
  • Each pad electrode 264 is made of Cu (copper), for example.
  • Each pad electrode 264 is exposed on the surface of the wiring layer 262 .
  • Each pad electrode 264 is used for electrical connection between the second substrate 220 and the third substrate 230 and bonding between the second substrate 220 and the third substrate 230 .
  • the number of pad electrodes 264 does not necessarily have to be plural, and even one pad electrode 264 can be electrically connected to the logic circuit 52 .
  • the second substrate 220 and the third substrate 230 are electrically connected to each other by bonding the pad electrodes 258 and 264 together. That is, the gate (transfer gate TG) of the transfer transistor TR is electrically connected to the logic circuit 52 via the through wire 254 and the pad electrodes 258 and 264 .
  • the third substrate 230 is bonded to the second substrate 220 with the surface (surface 231S1) of the semiconductor substrate 231 facing the surface (surface 221S1) of the semiconductor substrate 221 . That is, the third substrate 230 is bonded face-to-face to the second substrate 220 .
  • the photodiode and the pixel transistor are provided on different substrates.
  • the area of the photodiode can be increased, and the sensitivity and saturation capacity can be increased.
  • the area of the pixel transistor can be increased.
  • RTS random telegraph noise
  • the gate lengths of the transistors SEL and RST are increased, variations in transistor characteristics such as threshold voltage (Vth) and cutoff can be reduced.
  • FIG. 12 shows an example in which the transistor FDG for switching the conversion efficiency is added, and the configurations of the pixel blocks (for example, the pixel blocks 100R and 100Gr) in that case are shown in FIGS. 37A to 37D.
  • FIG. 37A shows an example of the configuration of the pixel block 100Gr when adding the transistor FDG.
  • FIG. 37B shows another example of the configuration of the pixel block 100Gr when the transistor FDG is added.
  • FIG. 37C shows an example of the configuration of the pixel block 100R when the transistor FDG is added.
  • FIG. 37D shows another example of the configuration of the pixel block 100R when the transistor FDG is added.
  • a plurality of SubFDs may be arranged for one transistor FDG, or may be shared by a plurality of transistors FDG. Further, adjacent connection wirings FDL may serve as a plurality of SubFDs.
  • FIG. 38 shows various wirings (connection wirings SubFDL of a plurality of SubFDs, a plurality of control lines SELL, a plurality of signal lines VSL, a reference potential line VSS and a power line VDDL) together with the outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • FIG. 39 is a circuit diagram showing the structure of the pixel block shown in FIG. 38. Referring to FIG. In FIG. 39, a plurality of light-receiving pixels P forming each pixel block (pixel blocks 100Gb and 100R) are represented by one PD for simplification.
  • the pixel blocks 100R and 100B consisting of eight light-receiving pixels P and the pixel blocks 100Gr and 100Gb consisting of ten light-receiving pixels P may share the FD with each other via the SubFD.
  • SubFD is a metal wiring that is connected to a node between the FDG transistor and the RST transistor to ensure capacity during low conversion efficiency driving, and corresponds to a specific example of "conversion efficiency switching wiring" in the present disclosure. do.
  • the wiring (SubFD) for switching the conversion efficiency of the pixel block 100Gb adjacent in the Y-axis direction and the SubFD of the pixel block 100R are connected to each other via the connection wiring SubFDL. do.
  • one end of the connected SubFD is connected to the source of the transistor RST and the drain of the transistor FDG of the pixel block 100Gb, and the other end is connected to the source of the transistor RST and the drain of the transistor FDG of the pixel block 100R.
  • the SubFD of the pixel block 100B and the SubFD of the pixel block 100Gr that are adjacent in the Y-axis direction are electrically connected via the connection wiring SubFDL.
  • one end of the connected SubFD is connected to the source of the transistor RST and the drain of the transistor FDG in the pixel block 100B, and the other end is connected to the source of the transistor RST and the drain of the transistor FDG in the pixel block 100Gr. be.
  • FIG. 38 shows the line width of the connection wiring SubFDL to be narrower than the line width of SubFD for convenience, the present invention is not limited to this. In practice, the line width of the connection wiring SubFDL is formed to be equal to the line width of SubFD.
  • pixel blocks adjacent to each other in the Y-axis direction (for example, the pixel block 100Gb and the pixel block 100R, or the pixel block 100B and the pixel block 100Gr) efficiently use the capacity of the SubFD provided in each pixel block. It becomes possible to expand the dynamic range. In addition, it is possible to further reduce the conversion efficiency when the conversion efficiency is low (Low).
  • the conversion efficiency between the pixel blocks 100R and 100B composed of eight light-receiving pixels P and the pixel blocks 100Gr and 100Gr composed of ten light-receiving pixels P is difference occurs. Therefore, it is desirable to match the conversion efficiencies in the subsequent correction circuit.
  • the SubFD shared by the pixel blocks adjacent in the Y-axis direction is connected to the source of the transistor RST of each pixel block.
  • SubFD is fixed to the power supply potential (VDD). This reduces the FD-FD coupling capacitance. Therefore, it is possible to reduce color mixture of signals between pixel blocks sharing the SubFD.
  • FIG. 40 shows various wirings (connection wirings SubFDL of multiple SubFDs, multiple control lines SELL, multiple signal lines VSL, reference potential lines VSS, and power line VDDL) together with the outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • FIG. 41 is a circuit diagram showing the configuration of the pixel block shown in FIG. 40. Referring to FIG. In FIG. 41, a plurality of light-receiving pixels P forming each pixel block (pixel blocks 100Gb and 100R) are represented by one PD for simplification.
  • a part of the SubFD is dropped to another wiring layer (for example, the wiring layer 122) in the vicinity of the switching element 117 via a via, and the switching of the switching element 117 on/off enables connection and separation of the SubFD. to control.
  • another wiring layer for example, the wiring layer 122
  • the switching element 117 when the conversion efficiency is high (High), the switching element 117 is turned off, and when the conversion efficiency is low (Low), the switching element 117 is turned on.
  • the SubFD is in an electrically floating state when the conversion efficiency is high (High), so FD-FD coupling via the SubFD is suppressed. Therefore, it is possible to reduce color mixture of signals between pixel blocks sharing the SubFD (for example, between the pixel block 100Gb and the pixel block 100R, between the pixel block 100Gb and the pixel block 100B).
  • FIG. 42 is a circuit diagram showing the configuration of a pixel block according to Modification 7 of the present disclosure.
  • a plurality of light-receiving pixels P forming each pixel block are represented by one PD for simplification.
  • FIG. 43 is a timing chart of each transistor during high conversion efficiency driving and low conversion efficiency driving in the pixel block shown in FIG.
  • FIG. 44 is a circuit diagram showing the configuration of a pixel block according to Modification 8 of the present disclosure.
  • a plurality of light-receiving pixels P forming each pixel block are represented by one PD for simplification.
  • Transistor RST and transistor FDG may be connected in parallel to FD as shown in FIG.
  • FIG. 45 shows, for example, various wirings provided in the wiring layer 123 (multiple SubFD connection wirings SubFDL, multiple control lines SELL, multiple signal lines VSL, reference potential lines VSS, and power supply line VDDL) together with the outlines of the pixel blocks 100R, 100Gr, 100Gb, and 100B.
  • the pixel block 100Gb and the pixel block 100R which are adjacent in the Y-axis direction, share the SubFD
  • the pixel block 100B and the pixel block 100Gr share the SubFD
  • the present invention is limited to this. not a thing SubFD may be shared between the pixel block 100Gb and the pixel block 100B in the pixel block 100Gr and the pixel block 100R that are adjacent in the X-axis direction.
  • the degree of freedom in layout and drive design can be improved.
  • FIG. 47 shows a usage example of the imaging device 1 according to the above embodiment.
  • the imaging device 1 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as televisions, refrigerators, air conditioners, etc., endoscopes, and devices that perform angiography by receiving infrared light to capture images and operate devices according to gestures.
  • Devices used for medical and health care such as equipment used for security purposes such as monitoring cameras for crime prevention and cameras used for personal authentication, skin measuring instruments for photographing the skin, scalp Equipment used for beauty, such as a microscope for photographing Equipment used for sports, such as action cameras and wearable cameras for sports, etc. Cameras for monitoring the condition of fields and crops, etc. of agricultural equipment
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 48 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 49 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 49 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • An imaging device mounted on a vehicle can improve the image quality of a captured image.
  • the vehicle control system 12000 realizes a vehicle collision avoidance or collision mitigation function, a follow-up driving function based on the distance between vehicles, a vehicle speed maintenance driving function, a vehicle collision warning function, a vehicle lane deviation warning function, etc. with high accuracy. can.
  • the arrangement of the pixel blocks in the pixel array and the arrangement of the light-receiving pixels P in the pixel blocks are not limited to the arrangements described in the above embodiments and the like, and various arrangements are possible.
  • the present technology can be configured as follows. According to the present technology having the following configuration, it is possible to improve the image quality of a captured image. (1) each having a plurality of light-receiving pixels including color filters of the same color, and the plurality of light-receiving pixels are divided into a plurality of first pixel pairs each including two light-receiving pixels adjacent to each other in a first direction a plurality of blocks of pixels; a plurality of lenses respectively provided at positions corresponding to the plurality of first pixel pairs; and a plurality of floating diffusion layers disposed on boundaries between two light-receiving pixels of the plurality of first pixel pairs adjacent in the first direction and shared by the plurality of first pixel pairs. Imaging device.
  • a plurality of floating diffusion layer contacts are further provided on each of the plurality of floating diffusion layers, The plurality of floating diffusion layer contacts are arranged on a line segment passing through the center of each of the gates of the plurality of first transistors arranged to face each other along the first direction or together with the plurality of floating diffusion layers.
  • the first element isolation portion is formed including an insulating layer, The imaging device according to (4), wherein the plurality of floating diffusion layers are provided near the first element isolation section in plan view.
  • the first element isolation portion is formed including an impurity layer
  • a plurality of second elements provided between the plurality of second transistors adjacent in the first direction and electrically isolating the plurality of second transistors adjacent in the first direction from each other;
  • the imaging device according to (7), wherein the plurality of second element isolation portions are formed including an insulating layer or an impurity layer.
  • the plurality of light-receiving pixels are arranged periodically in the second direction with two light-receiving pixels adjacent in a second direction intersecting the first direction as a second pixel pair, and
  • the imaging device according to any one of (1) to (8), wherein the two second pixel pairs adjacent in the direction of have a mirror image structure.
  • a semiconductor device having a first surface and a second surface facing each other, wherein the plurality of light receiving pixels are arranged in a matrix and each of the plurality of light receiving portions is embedded in each of the plurality of light receiving pixels.
  • the imaging device according to any one of (3) to (9) above, provided on the surface of (11)
  • the imaging device wherein the first surface of the semiconductor substrate is further provided with a plurality of substrate contacts for applying a fixed potential to the semiconductor substrate.
  • the plurality of substrate contacts are provided between the plurality of second transistors provided along the first direction in plan view.
  • the plurality of substrate contacts are provided between the plurality of light receiving sections adjacent to each other in the first direction in plan view.
  • the plurality of pixel blocks (1) wherein, in each of the plurality of pixel blocks, the two first pixel pairs arranged in a second direction intersecting the first direction are arranged with a shift in the first direction;
  • the plurality of pixel blocks includes a first pixel block and a second pixel block; In the first pixel block, the plurality of light receiving pixels are arranged in a first arrangement pattern, The imaging device according to any one of (1) to (14), wherein in the second pixel block, the plurality of light receiving pixels are arranged in a second arrangement pattern.
  • the plurality of pixel blocks has two of the first pixel blocks and two of the second pixel blocks arranged in 2 rows ⁇ 2 columns as a minimum repeating unit;
  • the number of the plurality of light receiving pixels in the first pixel block is greater than the number of the plurality of light receiving pixels in the second pixel block; the plurality of light-receiving pixels included in the two first pixel blocks include the green color filter; the plurality of light-receiving pixels included in one of the two second pixel blocks includes the red color filter;
  • a plurality of light-receiving portions provided in each of the plurality of light-receiving pixels for generating charges according to the amount of light received by photoelectric conversion; a plurality of first transistors that transfer to A plurality of second transistors provided for each of the plurality of pixel blocks along the first direction at positions different from those of the plurality of first transistors in a second direction intersecting the first direction.
  • the plurality of floating diffusion layers, the plurality of first transistors, and the plurality of second transistors are arranged point-symmetrically with respect to the center of the minimum repeating unit in plan view.
  • the imaging device according to any one of the above.
  • the plurality of floating diffusion layers provided in one pixel block are connected to the amplifying transistor via a first wiring that is continuous with each other; In a wiring layer including the first wiring, a part of a control line connected to the plurality of first transistors provided in one pixel block is provided along the first wiring.
  • (22) further comprising a plurality of second transistors provided along the first direction for each of the plurality of pixel blocks; The plurality of second transistors are arranged periodically in each of the first direction and the second direction, and the repetition period in the first direction is greater than the repetition period in the second direction.
  • (23) The imaging device according to (22), wherein the repetition period in the first direction is twice the repetition period in the second direction.
  • a first substrate provided with the plurality of light receiving portions, the plurality of floating diffusion layers, and the first transistor; a second substrate provided with a readout circuit including the second transistor;
  • each gate of the plurality of first transistors is provided at a position deviated from a center portion of each of the plurality of light receiving pixels in a plan view;
  • the imaging device according to . The gates of the plurality of first transistors each have a vertical gate structure, and are deeper than the first element isolation portion, according to any one of (4) to (25).
  • Imaging device. The first pixel block and the second pixel block according to any one of (21) to (26), wherein the first pixel block and the second pixel block are electrically connected to each other via conversion efficiency switching wiring. imaging device.

Landscapes

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Abstract

本開示の一実施形態の撮像装置は、それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素を有し、複数の受光画素は、それぞれが第１の方向に隣り合う２つの受光画素を含む複数の第１の画素ペアに区分された複数の画素ブロックと、複数の第１の画素ペアに対応する位置にそれぞれ設けられた複数のレンズと、複数の第１の画素ペアの第１の方向に隣り合う２つの受光画素の境界に配置され、それぞれが複数の第１の画素ペアにおいて共有された複数の浮遊拡散層とを備える。

Description

撮像装置
　本開示は、被写体を撮像する撮像装置に関する。
　撮像装置には、例えばオートフォーカスを実現するために像面位相差を得るものがある。例えば、特許文献１には、通常画素と、像面位相差を得るための位相差検出画素とを備えた撮像装置が開示されている。
国際公開第２０１６／０９８６４０号
　撮像装置では、撮像画像の画質が高いことが望まれており、さらなる画質の向上が期待されている。
　画質を高めることができる撮像装置を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素を有し、複数の受光画素は、それぞれが第１の方向に隣り合う２つの受光画素を含む複数の第１の画素ペアに区分された複数の画素ブロックと、複数の第１の画素ペアに対応する位置にそれぞれ設けられた複数のレンズと、複数の第１の画素ペアの第１の方向に隣り合う２つの受光画素の境界に配置され、それぞれが複数の第１の画素ペアにおいて共有された複数の浮遊拡散層とを備えたものである。
　本開示の一実施の形態における撮像装置では、複数の画素ブロックのそれぞれにおいて、互いに同じ色のカラーフィルタを含む複数の受光画素が設けられる。これらの複数の受光画素は、それぞれが第１の方向に隣り合う２つの受光画素を含む複数の第１の画素ペアに区分されている。複数の第１の画素ペアに対応する位置には、複数のレンズがそれぞれ設けられる。更に、複数の第１の画素ペアのそれぞれは、第１の方向に隣り合う２つの受光画素の境界に配置された複数の浮遊拡散層を共有する。これにより、浮遊拡散層の容量を低減し、信号電荷を信号電圧に変換する効率を増加させてランダムノイズを低減する。
本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した画素アレイの一構成例を表す説明図である。 図２に示した受光画素の断面構成の一例を表す模式図である。 図２に示した画素ブロックの一構成例を表す回路図である。 図２に示した他の画素ブロックの一構成例を表す回路図である。 図２に示した受光画素の平面配列の一例を表す説明図である。 図２に示した受光画素の平面配列の他の例を表す模式図である。 図２に示した画素ブロックにおける画素トランジスタの平面配列の一例を表す説明図である。 図２に示した受光画素における浮遊拡散層の平面配置の一例を表す説明図である。 図２に示した受光画素における浮遊拡散層の平面配置の他の例を表す説明図である。 図２に示した画素ブロックにおける画素トランジスタの平面配列の他の例を表す説明図である。 図２に示した画素ブロックにおける画素トランジスタの平面配列の他の例を表す説明図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図２に示した画素ブロックにおける配線レイアウト例を説明する平面図である。 図１に示した読出部の一構成例を表すブロック図である。 図１に示した画像信号の一構成例を表す説明図である。 図１に示した撮像装置における有効画素数の一例を表す説明図である。 図１に示した撮像装置における複数の撮像モードの一動作例を表す説明図である。 図１に示した撮像装置の一動作例を表す説明図である。 図１に示した撮像装置における読出動作の一例を表すタイミング波形図である。 図１に示した撮像装置の一動作例を表す他の説明図である。 図１に示した撮像装置の一動作例を表す他の説明図である。 図１に示した撮像装置の一動作例を表す他の説明図である。 図１に示した撮像装置の一動作例を表す他の説明図である。 図１に示した撮像装置におけるリモザイク処理の一例を表す説明図である。 図３０に示したリモザイク処理の一例を表す説明図である。 図３０に示したリモザイク処理の一例を表す他の説明図である。 図３０に示したリモザイク処理の一例を表す他の説明図である。 本開示の変形例１に係る撮像装置を構成する画素ブロックにおける画素トランジスタの平面配列の一例を表す説明図である。 本開示の変形例２に係る撮像装置を構成する画素ブロックの他の構成例を表す説明図である。 実施の形態等の撮像装置（Ａ）および図３３に示した撮像装置（Ｂ）における画素トランジスタおよび電源電圧の配置例を表す図である。 本開示の変形例３に係る撮像装置の垂直方向の断面構成の一例を表す模式図である。 図３５に示した撮像装置の概略構成の一例を表す図である。 画素トランジスタとしてトランジスタＦＤＧを追加した際の画素ブロックの構成の一例を表す回路図である。 画素トランジスタとしてトランジスタＦＤＧを追加した際の画素ブロックの構成の他の例を表す回路図である。 画素トランジスタとしてトランジスタＦＤＧを追加した際の他の画素ブロックの構成の一例を表す回路図である。 画素トランジスタとしてトランジスタＦＤＧを追加した際の他の画素ブロックの構成の他の例を表す回路図である。 本開示の変形例５に係る画素ブロックにおける配線レイアウト例を説明する平面図である。 図３８に示した画素ブロックの構成を表す回路図である。 本開示の変形例６に係る画素ブロックにおける配線レイアウト例を説明する平面図である。 図４０に示した画素ブロックの構成を表す回路図である。 本開示の変形例８に係る画素ブロック構成を表す回路図である。 図４２に示した画素ブロックのタイミングチャート図である。 本開示の変形例９に係る撮像装置を構成表す回路図である。 本開示の変形例１０に係る画素ブロックにおける配線レイアウト例を説明する平面図である。 図４５に示した画素ブロックの構成を表す回路図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．変形例
３．撮像装置の使用例
４．移動体への応用例
＜１．実施の形態＞
［構成例］
　図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の一構成例を表したものである。撮像装置１は、画素アレイ１１と、駆動部１２と、参照信号生成部１３と、読出部２０と、信号処理部１５と、撮像制御部１８とを備えている。
　画素アレイ１１は、マトリクス状に配置された複数の受光画素Ｐを有している。受光画素Ｐは、受光量に応じた画素電圧Ｖpixを含む信号ＳＩＧを生成するように構成される。
　図２は、画素アレイ１１における受光画素Ｐの配置の一例を表したものである。図３は、画素アレイ１１の概略断面構造の一例を表したものである。なお、図３は、図６に示したＩ－Ｉ’線に対応する断面を表している。画素アレイ１１は、複数の画素ブロック１００と、複数のレンズ１０１とを有している。
　複数の画素ブロック１００は、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを含んでいる。画素アレイ１１では、複数の受光画素Ｐは、４つの画素ブロック１００（画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ）を最小繰り返し単位（ユニットＵ）として配置される。
　画素ブロック１００Ｒは、例えば赤色（Ｒ）のカラーフィルタ１３１を含む、例えば８個の受光画素Ｐ（受光画素ＰＲ）を有する。画素ブロック１００Ｇｒは、例えば緑色（Ｇ）のカラーフィルタ１３１を含む、例えば１０個の受光画素Ｐ（受光画素ＰＧｒ）を有する。画素ブロック１００Ｇｂは、例えば緑色（Ｇ）のカラーフィルタ１３１を含む、例えば１０個の受光画素Ｐ（受光画素ＰＧｂ）を有する。画素ブロック１００Ｂは、例えば青色（Ｂ）のカラーフィルタ１３１を含む、例えば８個の受光画素Ｐ（受光画素ＰＢ）を有する。図２では、カラーフィルタの色の違いを、網掛けを用いて表現している。画素ブロック１００Ｒにおける受光画素ＰＲの配置パターンおよび画素ブロック１００Ｂにおける受光画素ＰＢの配置パターンは、互いに同じであり、画素ブロック１００Ｇｒにおける受光画素ＰＧｒの配置パターンおよび画素ブロック１００Ｇｂにおける受光画素ＰＧｂの配置パターンは、互いに同じである。
　ユニットＵにおいて、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂは、例えば２行×２列で配置される。具体的には、互いに同じ配置パターンを有する画素ブロック１００Ｒおよび画素ブロック１００Ｂと、画素ブロック１００Ｇｒおよび画素ブロック１００Ｇｂとは、互いに交差する対角線上に配置される。一例として、画素ブロック１００Ｇｒは左上に配置され、画素ブロック１００Ｒは右上に配置され、画素ブロック１００Ｂは左下に配置され、画素ブロック１００Ｇｂは右下に配置される。このように、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂは、画素ブロック１００を単位として、いわゆるベイヤー配列により配列される。
　ここで、受光画素Ｐは、本開示における「受光画素」の一具体例に相当する。画素ペア９０Ａは、本開示における「第１の画素ペア」の一具体例に相当する。画素ブロック１００は、本開示における「画素ブロック」の一具体例に相当する。例えば、画素ブロック１００Ｇｒおよび画素ブロック１００Ｇｂは、本開示における「第１の画素ブロック」の一具体例に相当する。例えば、画素ブロック１００Ｒおよび画素ブロック１００Ｂは、本開示における「第２の画素ブロック」の一具体例に相当する。レンズ１０１は、本開示における「レンズ」の一具体例に相当する。
　図３に示したように、画素アレイ１１は、例えば、半導体基板１１１と、受光部１１２と、画素分離部１１３と、多層配線層１２１と、カラーフィルタ１３１と、遮光膜１３２とを備えている。
　半導体基板１１１は、撮像装置１が形成される支持基板である。半導体基板１１１は、対向する一対の面（表面１１１Ｓ１および裏面１１１Ｓ２）を有する、例えばＰ型の半導体基板である。受光部１１２は、半導体基板１１１の基板内における、複数の受光画素Ｐのそれぞれに対応する位置に埋め込み形成された半導体領域であり、例えばＮ型の不純物がドーピングされることによりフォトダイオード（ＰＤ）が形成される。画素分離部１１３は、半導体基板１１１の基板内における、ＸＹ平面において隣り合う複数の受光画素Ｐの境界に設けられ、例えば、酸化膜等の絶縁材料を用いて構成されるＤＴＩ（Deep Trench Isolation）である。
　多層配線層１２１は、画素アレイ１１の光入射側Ｓとは反対の面である半導体基板１１１の表面１１１Ｓ１の上に設けられる。多層配線層１２１は、例えば、複数の配線層１２２～１２７および層間絶縁層１２８を含んでいる。複数の配線層１２２～１２７は、半導体基板１１１の裏面１１１Ｓ２側から順に設けられる。複数の配線層１２２～１２７には、例えば、半導体基板１１１の表面１１１Ｓ１に設けられる複数のトランジスタと、駆動部１２および読出部２０とを接続する、例えば後述する制御線ＴＲＧＬ等の複数の配線が設けられる。
　カラーフィルタ１３１は、画素アレイ１１の光入射側Ｓである半導体基板１１１の裏面１１１Ｓ２の上に設けられる。遮光膜１３２は、半導体基板１１１の裏面１１１Ｓ２において、Ｘ軸方向に隣り合う２つの受光画素Ｐ（以下、画素ペア９０Ａとも呼ぶ）を囲むように設けられる。
　複数のレンズ１０１は、いわゆるオンチップレンズであり、画素アレイ１１の光入射側Ｓにおけるカラーフィルタ１３１の上に設けられる。レンズ１０１は、Ｘ軸方向に隣り合う２つの受光画素Ｐ（画素ペア９０Ａ）の上部に設けられる。画素ブロック１００Ｒの８個の受光画素Ｐの上部には４つのレンズ１０１が設けられる。画素ブロック１００Ｇｒの１０個の受光画素Ｐの上部には５つのレンズ１０１が設けられる。画素ブロック１００Ｇｂの１０個の受光画素Ｐの上部には５つのレンズ１０１が設けられる。画素ブロック１００Ｂの８個の受光画素Ｐの上部には４つのレンズ１０１が設けられる。レンズ１０１は、Ｘ軸方向およびＹ軸方向において並設される。Ｙ軸方向に並ぶレンズ１０１は、Ｘ軸方向において、１つの受光画素Ｐの分だけずれて配置される。換言すると、Ｙ軸方向に並ぶ画素ペア９０Ａは、Ｘ軸方向において、１つの受光画素Ｐの分だけずれて配置される。
　この構成により、１つのレンズ１０１に対応する画素ペア９０Ａにおける２つの受光画素Ｐでは、像が互いにずれる。撮像装置１は、複数の画素ペア９０Ａにより検出されたいわゆる像面位相差に基づいて位相差データＤＦを生成する。例えば、撮像装置１を搭載したカメラでは、この位相差データＤＦに基づいてデフォーカス量を決定し、このデフォーカス量に基づいて、撮影レンズの位置を移動させる。このようにして、カメラでは、オートフォーカスを実現することができるようになっている。
　図４は、画素ブロック１００Ｇｒの一構成例を表したものである。図５は、画素ブロック１００Ｒの一構成例を表したものである。
　画素アレイ１１は、複数の制御線ＴＲＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。制御線ＴＲＧＬは、本開示における「制御線」の一具体例に対応する。制御線ＴＲＧＬは、例えばＸ軸方向（例えば、図１６～図１８参照）に延伸し、一端が駆動部１２に接続される。この制御線ＴＲＧＬには、駆動部１２により制御信号ＳＴＲＧが供給される。制御線ＲＳＴＬは、例えばＸ軸方向（例えば、図１６参照）に延伸し、一端が駆動部１２に接続される。この制御線ＲＳＴＬには、駆動部１２により制御信号ＳＲＳＴが供給される。制御線ＳＥＬＬは、例えばＸ軸方向（例えば、図１６参照）に延伸し、一端が駆動部１２に接続される。この制御線ＳＥＬＬには、駆動部１２により制御信号ＳＳＥＬが供給される。信号線ＶＳＬは、例えばＹ軸方向（例えば、図１９参照）に延伸し、一端が読出部２０に接続される。この信号線ＶＳＬは、受光画素Ｐが生成した信号ＳＩＧを読出部２０に伝える。
　画素ブロック１００Ｇｒ（図４）は、例えば、１０個のフォトダイオードと、１０個のトランジスタＴＲＧと、５個の浮遊拡散層（ＦＤ）と、画素トランジスタとしてそれぞれ１個のトランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。１０個のフォトダイオードおよび１０個のトランジスタＴＲＧは、画素ブロック１００Ｇｒに含まれる１０個の受光画素ＰＧｒにそれぞれ対応する。５個の浮遊拡散層のそれぞれは、画素ペア９０Ａ毎に１個ずつ配置される。換言すると、５個の浮遊拡散層のそれぞれは、画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐによって共有される。トランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。５個の浮遊拡散層およびトランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、それぞれ、半導体基板１１１の表面１１１Ｓ１に設けられる。
　フォトダイオードは、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードのアノードは接地され、カソードはトランジスタＴＲＧのソースに接続される。
　トランジスタＴＲＧは、フォトダイオードで生成された電荷を浮遊拡散層に転送する。トランジスタＴＲＧのゲートは制御線ＴＲＧＬに接続され、ソースはフォトダイオードのカソードに接続され、ドレインは浮遊拡散層に接続される。１０個のトランジスタＴＲＧのゲートは、１０本の制御線ＴＲＧＬ（この例では、制御線ＴＲＧＬ１～ＴＲＧＬ６，ＴＲＧＬ９～ＴＲＧＬ１２）のうちの互いに異なる制御線ＴＲＧＬに接続される。
　浮遊拡散層は、フォトダイオードからトランジスタＴＲＧを介して転送された電荷を蓄積するように構成される。浮遊拡散層は、例えば、半導体基板の表面に形成された拡散層を用いて構成される。
　トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースは浮遊拡散層に接続される。
　トランジスタＡＭＰのゲートは浮遊拡散層に接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタＳＥＬのドレインに接続される。
　トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＶＳＬに接続される。
　ここで、トランジスタＴＲＧは、本開示における「第１のトランジスタ」の一具体例に対応する。浮遊拡散層は、本開示の「浮遊拡散層」の一具体例に対応する。トランジスタＲＳＴ，ＡＭＰ，ＳＥＬを含む画素トランジスタは、本開示の「第２のトランジスタ」の一具体例に対応する。
　この構成により、受光画素Ｐでは、例えば制御信号ＳＴＲＧ，ＳＲＳＴに基づいてトランジスタＴＲＧ，ＲＳＴがオン状態になることにより、フォトダイオードに蓄積された電荷が排出される。そして、これらのトランジスタＴＲＧ，ＲＳＴがオフ状態になることにより、露光期間Ｔが開始され、フォトダイオードに、受光量に応じた量の電荷が蓄積される。そして、露光期間Ｔが終了した後に、受光画素Ｐは、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む信号ＳＩＧを、信号線ＶＳＬに出力する。具体的には、まず、制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、受光画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の定電流源２１（後述）に接続され、いわゆるソースフォロワとして動作する。そして、受光画素Ｐは、後述するように、トランジスタＲＳＴがオン状態になることにより浮遊拡散層の電圧がリセットされた後のＰ相（Pre-charge相）期間ＴＰにおいて、その時の浮遊拡散層の電圧に応じた電圧をリセット電圧Ｖresetとして出力する。また、受光画素Ｐは、トランジスタＴＲＧがオン状態になることによりフォトダイオードから浮遊拡散層へ電荷が転送された後のＤ相（Ｄａｔａ相）期間ＴＤにおいて、その時の浮遊拡散層の電圧に応じた電圧を画素電圧Ｖpixとして出力する。画素電圧Ｖpixとリセット電圧Ｖresetとの差電圧は、露光期間Ｔにおける受光画素Ｐの受光量に対応する。このようにして、受光画素Ｐは、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixを含む信号ＳＩＧを、信号線ＶＳＬに出力するようになっている。
　画素ブロック１００Ｒ（図５）は、８個のフォトダイオードと、８個のトランジスタＴＲＧと、４個の浮遊拡散層と、画素トランジスタとしてそれぞれ１個のトランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。８個のフォトダイオードおよび８個のトランジスタＴＲＧは、画素ブロック１００Ｒに含まれる８個の受光画素ＰＲにそれぞれ対応している。８個のトランジスタＴＲＧのゲートは、８本の制御線ＴＲＧＬ（この例では、制御線ＴＲＧＬ１，ＴＲＧＬ２，ＴＲＧＬ５～ＴＲＧＬ１０）のうちの互いに異なる制御線ＴＲＧＬに接続される。４個の浮遊拡散層のそれぞれは、画素ブロック１００Ｇｒと同様に、画素ペア９０Ａ毎に１個ずつ配置され、画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐによって共有される。４個の浮遊拡散層およびトランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、それぞれ、半導体基板１１１の表面１１１Ｓ１に設けられる。
　画素ブロック１００Ｂは、画素ブロック１００Ｒ（図５）と同様に、８個のフォトダイオードと、８個のトランジスタＴＲＧと、４個の浮遊拡散層と、画素トランジスタとしてそれぞれ１個のトランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。８個のフォトダイオードおよび８個のトランジスタＴＲＧは、画素ブロック１００Ｂに含まれる８個の受光画素ＰＢにそれぞれ対応している。８個のトランジスタＴＲＧのゲートは、８本の制御線ＴＲＧＬのうちの互いに異なる制御線ＴＲＧＬに接続される。４個の浮遊拡散層のそれぞれは、画素ブロック１００Ｇｒと同様に、画素ペア９０Ａ毎に１個ずつ配置され、画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐによって共有される。４個の浮遊拡散層およびトランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、それぞれ、半導体基板１１１の表面１１１Ｓ１に設けられる。
　画素ブロック１００Ｇｂは、画素ブロック１００Ｇｒ（図４）と同様に、１０個のフォトダイオードと、１０個のトランジスタＴＲＧと、５個の浮遊拡散層と、画素トランジスタとしてそれぞれ１個のトランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。１０個のフォトダイオードおよび１０個のトランジスタＴＲＧは、画素ブロック１００Ｇｂに含まれる１０個の受光画素ＰＧｂにそれぞれ対応している。１０個のトランジスタＴＲＧのゲートは、１０本の制御線ＴＲＧＬのうちの互いに異なる制御線ＴＲＧＬに接続される。５個の浮遊拡散層のそれぞれは、画素ペア９０Ａ毎に１個ずつ配置され、画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐによって共有される。５個の浮遊拡散層およびトランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、それぞれ、半導体基板１１１の表面１１１Ｓ１に設けられる。
　図６は、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを構成する複数の受光画素Ｐのそれぞれにおける平面構成の一例を表したものである。
　上記のように、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂのそれぞれに設けられた５個または４個の浮遊拡散層は、画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐによって共有される。具体的には、図６に示したように、浮遊拡散層は画素ペア９０Ａを構成するＸ軸方向に隣り合う２つの受光画素Ｐの境界に配置される。
　画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂのそれぞれに設けられた１０個または８個のトランジスタＴＲＧは、各画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを構成する１０個または８個の受光画素Ｐのそれぞれに１個ずつ設けられる。例えば、各受光画素Ｐに設けられたトランジスタＴＲＧのゲートは、図６に示したように、画素ペア９０Ａ毎に、Ｘ軸方向に隣り合う２つの受光画素Ｐの境界に配置された浮遊拡散層を間にしてＸ軸方向に沿って対向配置される。また、画素ペア９０Ａ毎に設けられた１つの浮遊拡散層および対向配置された２つのトランジスタＴＲＧのゲートは、それぞれ、例えば図６に示したように、各画素ペア９０ＡにおいてＹ軸方向に対向する一対の辺の一方（例えば、紙面下方の辺）側に偏って配置される。
　なお、画素ペア９０Ａ毎に設けられた１つの浮遊拡散層および対向配置された２つのトランジスタＴＲＧのゲートの位置はこれに限定されない。画素ペア９０Ａ毎に設けられた１つの浮遊拡散層および対向配置された２つのトランジスタＴＲＧのゲートは、例えば図７に示したように、１行おきにＹ軸方向に対向する一対の辺の一方（例えば、紙面下方の辺）と他方（例えば、紙面下方の辺）側に偏って配置するようにしてもよい。
　更に、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを構成する複数の受光画素Ｐは、例えば図６に示したように、Ｙ軸方向に隣り合う２つの受光画素Ｐを画素ペア９０ＢとしてＹ軸方向に周期的に配置される。更に、Ｘ軸方向に隣り合う２つの受光画素Ｐを画素ペア９０Ｂは、例えば図６に示したように、互いに鏡像構造を有する。
　図８は、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に設けられた画素トランジスタの平面配列の一例を表したものである。
　画素トランジスタは、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬを含んでおり、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に１個ずつ設けられる。換言すると、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００ＢからなるユニットＵは１２個の画素トランジスタ（ＲＳＴ－Ｒ，ＲＳＴ－Ｇｒ，ＲＳＴ－Ｇｂ，ＲＳＴ－Ｂ、ＡＭＰ－Ｒ，ＡＭＰ－Ｇｒ，ＡＭＰ－Ｇｂ，ＡＭＰ－Ｂ、ＳＥＬ－Ｒ，ＳＥＬ－Ｇｒ，ＳＥＬ－Ｇｂ，ＳＥＬ－Ｂ）を有する。
なお、各画素トランジスタの符号の末尾に付したＲ，Ｇｒ，Ｇｂ，Ｂは、それらが設けられる画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂに対応する。画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂのそれぞれに設けられた各画素トランジスタを互いに区別する必要がない場合には、末尾のＲ，Ｇｒ，Ｇｂ，Ｂを省略する。
　１２個の画素トランジスタは、例えば４個ずつ３つのグループ（例えば、［ＲＳＴ－Ｇｒ，ＲＳＴ－Ｂ／ＲＳＴ－Ｒ／ＲＳＴ－Ｇｂ］／［ＡＭＰ－Ｇｒ／ＳＥＬ－Ｇｒ／ＳＥＬ－Ｒ／ＡＭＰ－Ｒ］／［ＡＭＰ－Ｂ／ＳＥＬ－Ｂ／ＳＥＬ－Ｇｂ／ＡＭＰ－Ｇｂ］）に分けて設けられる。各グループの４個の画素トランジスタは、例えばＸ軸方向に沿って並設される。例えば、図７に示したように、画素ペア９０Ａ毎に設けられた１つの浮遊拡散層および対向配置された２つのトランジスタＴＲＧのゲートを１行おきにＹ軸方向に対向する一対の辺の一方（例えば、紙面下方の辺）と他方（例えば、紙面下方の辺）側に偏って配置する場合には、例えば図８に示したように、Ｙ軸方向に隣り合う２つの受光画素Ｐの境界に各グループの４個の画素トランジスタを並設する。このようにＹ軸方向に隣り合う２つの受光画素Ｐの境界に各グループの４個の画素トランジスタは、Ｙ軸方向に隣り合う２つの受光画素Ｐの間で互いに共有される。これにより、面積効率が向上する。また、各グループオン４個の画素トランジスタは、Ｘ軸方向およびＹ軸方向のそれぞれに周期的に配置されており、Ｘ軸方向の周期は、Ｙ軸方向の周期よりも大きく、例えば２倍となっている。
　Ｘ軸方向に沿って並設される複数の画素トランジスタの、平面視における上下および並設される複数の画素トランジスタの間には、それぞれ、素子分離部１１５，１１６が設けられる。素子分離部１１５は、トランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬのソース／ドレインを構成する半導体基板１１１の表面１１１Ｓ１に設けられたＮ型の不純物が拡散された拡散領域１１４と、受光部１１２とを電気的に分離するものである。素子分離部１１６は、並設される複数の画素トランジスタの間を適宜電気的に分離するものである。素子分離部１１５，１１６は、それぞれ、例えば、絶縁層を用いて形成されたＳＴＩ（Shallow Trench Isolation）、または不純物層として半導体基板１１１の表面１１１Ｓ１に設けられる。
　素子分離部１１５をＳＴＩで構成する場合には、浮遊拡散層は、例えば図９に示したように、Ｘ軸方向に沿って対向配置されたトランジスタＴＲＧのそれぞれのゲートの中心を通る線分に対して素子分離部１１５寄りに形成し、例えば素子分離部に接触させる。ＳＴＩピニングをとるためのＰ型拡散層を敢えて注入しないことで、Ｐ型拡散層と浮遊拡散層（Ｎ型拡散層）との間に生じるＰＮ接合の電界がなくなり、浮遊拡散層の白点が抑制される。なお、ＳＴＩピニングを取らないことでＳＴＩから暗電流が発生するが、この暗電流の深部へのパスを遮断し、浮遊拡散層側へ流れるようにポテンシャル設計を工夫することで、発生した暗電流を浮遊拡散層へ蓄積する。浮遊拡散層に蓄積された暗電流は信号電荷を読み出す際の相関二重サンプリング（ＣＤＳ）動作で除去することができる。浮遊拡散層上に設けられるコンタクト（浮遊拡散層コンタクト）も、浮遊拡散層と同様に、軸方向に沿って対向配置されたトランジスタＴＲＧのそれぞれのゲートの中心を通る線分に対して素子分離部１１５寄りに形成される。
　素子分離部１１５を不純物層で構成する場合には、浮遊拡散層は、例えば図１０に示したように、Ｘ軸方向に沿って対向配置されたトランジスタＴＲＧのそれぞれのゲートの中心を通る線分に対して素子分離部１１５から遠ざかるように配置される。これにより、素子分離部１１５と浮遊拡散層との間に生じる電界を緩和し、浮遊拡散層の白点化が抑制される。浮遊拡散層上に設けられるコンタクト（浮遊拡散層コンタクト）も、浮遊拡散層と同様に、Ｘ軸方向に沿って対向配置されたトランジスタＴＲＧのそれぞれのゲートの中心を通る線分に対して素子分離部１１５から遠ざかるように形成される。
　なお、フォトダイオードと画素トランジスタとの分離のための素子分離部１１５は、不純物層を用いて形成することが好ましい。これにより、Ｐ型イオンのドーズ量を少なくできるため、ＳＴＩとして形成した場合と比較して、浮遊拡散層の白点化をより抑制することができる。また、隣接する受光画素Ｐの画素トランジスタ間の素子分離部１１６は、ＳＴＩで形成することが好ましい。これにより、分離に必要なスペースを削減することができため、画素トランジスタのチャネル長やゲート幅を拡大できる。
　各画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に並設される画素トランジスタの間には、半導体基板１１１に対して固定電荷を印加するためのウェルコンタクト領域ＷｅｌｌＣｏｎが設けるようにしてもよい。これにより、受光部１１２の直下に配置する場合（図３の下側）と比較して、受光部１１２周辺の表面電界を低減することができる。ウェルコンタクト領域ＷｅｌｌＣｏｎは、本開示の「基板コンタクト」の一具体例に相当するものである。また、拡散領域１１４は、例えば図１１に示したように、並設される画素トランジスタの間で共有化してもよい。これにより、画素トランジスタの形成面積を削減することができる。更に、変換効率を切り替えるためにトランジスタＦＤＧをさらに設けるようにしてもよい。その際には、例えば図１２に示したように、画素ブロック１００Ｇｒ，１００ＧｂではトランジスタＡＭＰ，ＳＥＬとトランジスタＲＳＴ，ＦＤＧとを互いに異なる行に配置し、画素ブロック１００Ｒ，１００ＢではトランジスタＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧを同じ行に配置する。これにより、トランジスタＲＳＴ，ＦＤＧの制御線ＲＳＴＬ，ＦＤＧＬをＸ軸方向に並設される画素ブロック１００Ｒと画素ブロック１００Ｇｒ、画素ブロック１００Ｇｂと画素ブロック１００Ｂで共有できるようになり、制御配線の本数を減らすことができる。なお、トランジスタＦＤＧは、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬと同様に、本開示の「第２のトランジスタ」の一具体例に相当する。また、図１２に示した各画素トランジスタの配置は一例であり、これに限定されるものではない。例えば、図１２では画素ブロック１００Ｒ，１００ＢにトランジスタＳＥＬ，ＡＭＰ，ＲＳＴ，ＦＤＧを配置し、画素ブロック１００Ｇｒ，１００ＧｂにトランジスタＲＳＴ，ＦＤＧを配置した例を示したが、画素ブロック１００Ｇｒ，１００ＧｂにトランジスタＳＥＬ，ＡＭＰ，ＲＳＴ，ＦＤＧを配置し、画素ブロック１００Ｒ，１００ＢにトランジスタＲＳＴ，ＦＤＧを配置するようにしてもよい。
　更に、本実施の形態では、ユニットＵに設けられた複数の浮遊拡散層、複数のトランジスタＴＲＧのゲート、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に設けられた複数の画素トランジスタ（トランジスタＲＳＴ，ＡＭＰ，ＳＥＬ，ＦＤＧ）および各種配線（複数の接続配線ＦＤＬ、複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）は、それぞれ、ユニットＵの中心に対して点対称に配置される。
　図１３は、半導体基板１１１の表面１１１Ｓ１に設けられる複数の浮遊拡散層、複数のトランジスタＴＲＧのゲート、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に設けられた複数の画素トランジスタ（トランジスタＲＳＴ，ＡＭＰ，ＳＥＬ，ＦＤＧ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１４は、例えば配線層１２２に設けられた各種配線（複数のＦＤの接続配線ＦＤＬ、複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ,ＦＤＧＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１５は、例えば配線層１２３に設けられた各種配線（複数のＳｕｂＦＤの接続配線ＳｕｂＦＤＬ、複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ,ＦＤＧＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１６は、例えば配線層１２４に設けられた各種配線（複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１７は、例えば配線層１２５に設けられた各種配線（複数の制御線ＴＲＧＬ，ＦＤＧＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１８は、例えば配線層１２６に設けられた各種配線（複数の制御線ＴＲＧＬ，ＦＤＧＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図１９は、例えば配線層１２７に設けられた各種配線（複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。半導体基板１１１の表面１１１Ｓ１に設けられた複数の浮遊拡散層、複数のトランジスタＴＲＧのゲート、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に設けられた複数の画素トランジスタ（トランジスタＲＳＴ，ＡＭＰ，ＳＥＬ，ＦＤＧ）および各配線層１２２～１２７にそれぞれ設けられた各種配線（複数の接続配線ＦＤＬ、複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ,ＦＤＧＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）は、それぞれ、ユニットＵの中心（図中星印）に対して点対称に配置される。
　これにより、互いに同じ受光画素Ｐの配置パターンを有する、画素ブロック１００Ｇｒと画素ブロック１００Ｇｂおよび画素ブロックＲと画素ブロックＢの変換効率が同等となる。よって、後段処理での補正回路を簡略化することができる。また、容量特性も同等となるため、特性のばらつきを低減することができる。
　各画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂにおいて４個または５個の浮遊拡散層とトランジスタＡＭＰのゲートとを接続する接続配線ＦＤＬを含む配線層１２２では、例えば図１４に示したように、複数の制御線ＴＲＧＬが接続配線ＦＤＬに沿うように設けられる。これにより、接続配線ＦＤＬと制御線ＴＲＧＬとのカップリングが向上すると共に、接続配線ＦＤＬとその他の複数の制御線ＲＳＴＬ，ＳＥＬＬ,ＦＤＧＬおよび複数の信号線ＶＳＬとのカップリングが抑制される。よって、制御線ＴＲＧＬによる転送補助効果が向上する。
　駆動部１２（図１）は、撮像制御部１８からの指示に基づいて、画素アレイ１１における複数の受光画素Ｐを駆動するように構成される。具体的には、駆動部１２は、画素アレイ１１における複数の制御線ＴＲＧＬに複数の制御信号ＳＴＲＧをそれぞれ供給し、複数の制御線ＲＳＴＬに複数の制御信号ＳＲＳＴをそれぞれ供給し、複数の制御線ＳＥＬＬに複数の制御信号ＳＳＥＬをそれぞれ供給することにより、画素アレイ１１における複数の受光画素Ｐを駆動するようになっている。
　参照信号生成部１３は、撮像制御部１８からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。参照信号ＲＡＭＰは、読出部２０がＡＤ変換を行う期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。参照信号生成部１３は、このような参照信号ＲＡＭＰを読出部２０に供給するようになっている。
　読出部２０は、撮像制御部１８からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号Ｓpic0を生成するように構成される。
　図２０は、読出部２０の一構成例を表したものである。なお、図２０には、読出部２０に加え、参照信号生成部１３、信号処理部１５、および撮像制御部１８をも描いている。読出部２０は、複数の定電流源２１と、複数のＡＤ（Analog to Digital）変換部ＡＤＣと、転送制御部２７とを有している。複数の定電流源２１および複数のＡＤ変換部ＡＤＣは、複数の信号線ＶＳＬに対応してそれぞれ設けられる。以下に、ある１つの信号線ＶＳＬに対応する定電流源２１およびＡＤ変換部ＡＤＣについて説明する。
　定電流源２１は、対応する信号線ＶＳＬに所定の電流を流すように構成される。定電流源２１の一端は、対応する信号線ＶＳＬに接続され、他端は接地される。
　ＡＤ変換部ＡＤＣは、対応する信号線ＶＳＬにおける信号ＳＩＧに基づいてＡＤ変換を行うように構成される。ＡＤ変換部ＡＤＣは、容量素子２２，２３と、比較回路２４と、カウンタ２５と、ラッチ２６とを有している。
　容量素子２２の一端は信号線ＶＳＬに接続されるとともに信号ＳＩＧが供給され、他端は比較回路２４に接続される。容量素子２３の一端には参照信号生成部１３から供給された参照信号ＲＡＭＰが供給され、他端は比較回路２４に接続される。
　比較回路２４は、受光画素Ｐから信号線ＶＳＬおよび容量素子２２を介して供給された信号ＳＩＧ、および参照信号生成部１３から容量素子２３を介して供給された参照信号ＲＡＭＰに基づいて、比較動作を行うことにより信号ＣＰを生成するように構成される。比較回路２４は、撮像制御部１８から供給された制御信号ＡＺに基づいて、容量素子２２，２３の電圧を設定することにより動作点を設定する。そしてその後に、比較回路２４は、Ｐ相期間ＴＰにおいて、信号ＳＩＧに含まれるリセット電圧Ｖresetと、参照信号ＲＡＭＰの電圧とを比較する比較動作を行い、Ｄ相期間ＴＤにおいて、信号ＳＩＧに含まれる画素電圧Ｖpixと、参照信号ＲＡＭＰの電圧とを比較する比較動作を行うようになっている。
　カウンタ２５は、比較回路２４から供給された信号ＣＰに基づいて、撮像制御部１８から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うように構成される。具体的には、カウンタ２５は、Ｐ相期間ＴＰにおいて、信号ＣＰが遷移するまでクロック信号ＣＬＫのパルスをカウントすることによりカウント値ＣＮＴＰを生成し、このカウント値ＣＮＴＰを、複数のビットを有するデジタルコードとして出力する。また、カウンタ２５は、Ｄ相期間ＴＤにおいて、信号ＣＰが遷移するまでクロック信号ＣＬＫのパルスをカウントすることによりカウント値ＣＮＴＤを生成し、このカウント値ＣＮＴＤを、複数のビットを有するデジタルコードとして出力するようになっている。
ラッチ２６は、カウンタ２５から供給されたデジタルコードを一時的に保持するとともに、転送制御部２７からの指示に基づいて、そのデジタルコードをバス配線ＢＵＳに出力するように構成される。
　転送制御部２７は、撮像制御部１８から供給された制御信号ＣＴＬに基づいて、複数のＡＤ変換部ＡＤＣのラッチ２６が、デジタルコードをバス配線ＢＵＳに順次出力させるように制御するように構成される。読出部２０は、このバス配線ＢＵＳを用いて、複数のＡＤ変換部ＡＤＣから供給された複数のデジタルコードを、画像信号Ｓpic0として、信号処理部１５に順次転送するようになっている。
　信号処理部１５（図１）は、画像信号Ｓpic0および撮像制御部１８からの指示に基づいて、所定の信号処理を行うことにより画像信号Ｓpicを生成するように構成される。信号処理部１５は、画像データ生成部１６と、位相差データ生成部１７とを有している。画像データ生成部１６は、画像信号Ｓpic0に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰを生成するように構成される。位相差データ生成部１７は、画像信号Ｓpic0に基づいて、所定の画像処理を行うことにより、像面位相差を示す位相差データＤＦを生成するように構成される。信号処理部１５は、画像データ生成部１６により生成された画像データＤＰ、および位相差データ生成部１７により生成された位相差データＤＦを含む画像信号Ｓpicを生成する。
　図２１は、画像信号Ｓpicの一例を表したものである。信号処理部１５は、例えば、複数行分の受光画素Ｐに係る画像データＤＰと、複数行分の受光画素Ｐに係る位相差データＤＦを交互に配置することにより、画像信号Ｓpicを生成する。そして、信号処理部１５は、
このような画像信号Ｓpicを出力するようになっている。
　撮像制御部１８は、駆動部１２、参照信号生成部１３、読出部２０および信号処理部１５に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するように構成される。撮像制御部１８には、外部から制御信号Ｓctlが供給される。この制御信号Ｓctlは、例えば、いわゆる電子ズームのズーム倍率についての情報を含む。撮像制御部１８は、制御信号Ｓctlに基づいて、撮像装置１の動作を制御するようになっている。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１および図２０を参照して、撮像装置１の全体動作概要を説明する。駆動部１２は、撮像制御部１８からの指示に基づいて、画素アレイ１１における複数の受光画素Ｐを順次駆動する。参照信号生成部１３は、撮像制御部１８からの指示に基づいて、参照信号ＲＡＭＰを生成する。受光画素Ｐは、Ｐ相期間ＴＰにおいて、リセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。読出部２０は、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧ、および撮像制御部１８からの指示に基づいて、画像信号Ｓpic0を生成する。信号処理部１５において、画像データ生成部１６は、画像信号Ｓpic0に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰを生成し、位相差データ生成部１７は、画像信号Ｓpic0に基づいて、所定の画像処理を行うことにより、像面位相差を示す位相差データＤＦを生成する。そして、信号処理部１５は、画像データＤＰおよび位相差データＤＦを含む画像信号Ｓpicを生成する。撮像制御部１８は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１５に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御する。
（詳細動作）
　撮像制御部１８は、電子ズームのズーム倍率についての情報を含む制御信号Ｓctlに基づいて、撮像装置１の動作を制御する。以下に、撮像装置１におけるズーム動作について説明する。
　図２２は、ズーム倍率を１倍から１０倍まで変化させた場合における、撮像画像に係る受光画素Ｐの数（有効画素数）の一例を表したものである。図２２において、実線は、撮像装置１の有効画素数を示している。図２３は、撮像装置１におけるズーム動作の一例を表したものであり、（Ａ）はズーム倍率が１倍である場合における動作を示し、（Ｂ）はズーム倍率が２倍である場合における動作を示し、（Ｃ）はズーム倍率が３倍である場合における動作を示す。
　撮像装置１は、３つの撮像モードＭ（撮像モードＭＡ，ＭＢ，ＭＣ）を有している。撮像制御部１８は、制御信号Ｓctlに含まれるズーム倍率についての情報に基づいて、３つの撮像モードＭＡ～ＭＣのうちの１つを選択する。具体的には、撮像制御部１８は、図２２において示したように、ズーム倍率が２未満である場合には撮像モードＭＡを選択し、ズーム倍率が２以上３未満である場合には撮像モードＭＢを選択し、ズーム倍率が３以上である場合には撮像モードＭＣを選択する。
　撮像モードＭＡでは、図２３（Ａ）に示したように、撮像装置１は、複数の単位ユニットＵのそれぞれにおいて、４つの画素値Ｖ（画素値ＶＲ，ＶＧｒ，ＶＧｂ，ＶＢ）を得る。具体的な動作については、後述する。このように、撮像装置１は、３６個の受光画素Ｐに対して４個の割合で、画素値Ｖを生成することにより、画像データＤＰを生成する。画素アレイ１１における受光画素Ｐの数が１０８［Ｍpix］である場合には、１２［Ｍpix］分の画素値Ｖが算出される。これにより、図２２に示したように、有効画素数は、１２［Ｍpix］となる。
　図２２に示したように、この撮像モードＭＡにおいて、ズーム倍率を１から増やすと、倍率に応じて、有効画素数が低下していく。そして、ズーム倍率が２になると、撮像モードＭは撮像モードＭＢになる。
　撮像モードＭＢでは、図２３（Ｂ）に示したように、撮像装置１は、複数の単位ユニットＵのそれぞれにおいて、１６個の画素値Ｖを得る。具体的な動作については、後述する。このように、撮像装置１は、３６個の受光画素Ｐに対して１６個の割合で、画素値Ｖを生成することにより、画像データＤＰを生成する。画素アレイ１１における受光画素Ｐの数が１０８［Ｍpix］である場合には、４８［Ｍpix］分の画素値Ｖが算出される。実際には、ズーム倍率が２倍であるので、図２３（Ｂ）に示したように撮像範囲が１／４に狭くなるため、有効画素数は１２［Ｍpix］（＝４８［Ｍpix］／４）となる。
　図２２に示したように、この撮像モードＭＢにおいて、ズーム倍率を２から増やすと、倍率に応じて、有効画素数が低下していく。そして、ズーム倍率が３になると、撮像モードＭは撮像モードＭＣになる。
　撮像モードＭＣでは、図２３（Ｃ）に示したように、撮像装置１は、複数の単位ユニットＵのそれぞれにおいて、３６個の画素値Ｖを得る。具体的な動作については、後述する。このように、撮像装置１は、３６個の受光画素Ｐに対して３６個の割合で、画素値Ｖを生成することにより、画像データＤＰを生成する。画素アレイ１１における受光画素Ｐの数が１０８［Ｍpix］である場合には、１０８［Ｍpix］の撮像画像を得ることができる。実際には、ズーム倍率が３倍であるので、図２３（Ｃ）に示したように撮像範囲が１／９に狭くなるため、有効画素数は１２［Ｍpix］（＝１０８［Ｍpix］／９）となる。
　このように、撮像装置１では、３つの撮像モードＭを設けるようにしたので、ズーム倍率を変更した場合における、撮像画像の画質の変化を低減することができる。すなわち、例えば、撮像モードＭＢを省いて２つの撮像モードＭＡ，ＭＣを設け、ズーム倍率が２倍未満である場合に撮像モードＭＡを選択するとともに、ズーム倍率が２倍以上である場合に撮像モードＭＣを選択した場合には、図２２において破線で示したように、有効画素数が大きく変化する。すなわち、この例では、ズーム倍率が２倍である場合には、撮像モードＭＣが選択され、有効画素数は２７［Ｍpix］（＝１０８［Ｍpix］／４）である。よって、ズーム倍率が例えば１．９倍である場合における有効画素数と、ズーム倍率が２倍である場合における有効画素数に大きな差が生じるので、ズーム倍率が２倍前後において、撮像画像の画質が大きく変化する可能性がある。一方、撮像装置１では、３つの撮像モードＭを設けるようにしたので、ズーム倍率を変更した場合における、有効画素数の変化を低減することができるので、撮像画像の画質の変化を抑えることができる。
（撮像モードＭＡ）
　図２４は、撮像モードＭＡにおける撮像装置１の一動作例を表したものである。図２４において、“〇”で示した受光画素Ｐは、読出動作の対象となる受光画素Ｐを示す。
　まず、撮像装置１は、図２４（Ａ）に示したように、複数の画素ブロック１００のそれぞれにおいて、レンズ１０１が設けられた画素ペア９０Ａにおける左の受光画素Ｐの受光量に応じた画素値Ｖを算出することにより、画像データＤＴ１を生成する。具体的には、撮像装置１は、画素ブロック１００Ｇｒの１０個の受光画素ＰＧｒのうちの、５つの画素ペア９０Ａにおける左に配置された５つの受光画素ＰＧｒを読出動作の対象とすることにより、この５つの受光画素ＰＧｒの重心位置における画素値ＶＧｒ１を算出する。また、撮像装置１は、画素ブロック１００Ｒの８個の受光画素ＰＲのうちの、４つの画素ペア９０Ａにおける左に配置された４つの受光画素ＰＲを読出動作の対象とすることにより、この４つの受光画素ＰＲの重心位置における画素値ＶＲ１を算出する。撮像装置１は、画素ブロック１００Ｂの８個の受光画素ＰＢのうちの、４つの画素ペア９０Ａにおける左に配置された４つの受光画素ＰＢを読出動作の対象とすることにより、この４つの受光画素ＰＢの重心位置における画素値ＶＢ１を算出する。撮像装置１は、画素ブロック１００Ｇｂの１０個の受光画素ＰＧｂのうちの、５つの画素ペア９０Ａにおける左に配置された５つの受光画素ＰＧｂを読出動作の対象とすることにより、この５つの受光画素ＰＧｂの重心位置における画素値ＶＧｂ１を算出する。このようにして、撮像装置１は、画素値ＶＧｒ１，ＶＲ１，ＶＢ１，ＶＧｂ１を含む画像データＤＴ１（図２４（Ａ））を生成する。
　次に、撮像装置１は、図２４（Ｂ）に示したように、複数の画素ブロック１００のそれぞれにおいて、全ての受光画素Ｐの受光量に応じた画素値Ｖを算出することにより、画像データＤＴ２を生成する。具体的には、撮像装置１は、画素ブロック１００Ｇｒの１０個の受光画素ＰＧｒを読出動作の対象とすることにより、この１０個の受光画素ＰＧｒの重心位置における画素値ＶＧｒ２を算出する。また、撮像装置１は、画素ブロック１００Ｒの８個の受光画素ＰＲを読出動作の対象とすることにより、この８個の受光画素ＰＲの重心位置における画素値ＶＲ２を算出する。撮像装置１は、画素ブロック１００Ｂの８個の受光画素ＰＢを読出動作の対象とすることにより、この８個の受光画素ＰＢの重心位置における画素値ＶＢ２を算出する。撮像装置１は、画素ブロック１００Ｇｂの１０個の受光画素ＰＧｂを読出動作の対象とすることにより、この１０個の受光画素ＰＧｂの重心位置における画素値ＶＧｂ２を算出する。このようにして、撮像装置１は、画素値ＶＧｒ２，ＶＲ２，ＶＢ２，ＶＧｂ２を含む画像データＤＴ２（図２４（Ｂ））を生成する。
　以下に、ある画素ブロック１００Ｇｒに着目して、この画素ブロック１００Ｇｒにおける１０個の受光画素ＰＧｒに対する読出動作について説明する。
　図２５は、読出動作の一例を表したものであり、（Ａ）は制御信号ＳＳＥＬの波形を示し、（Ｂ）は制御信号ＳＲＳＴの波形を示し、（Ｃ）は画素ペア９０Ａにおける左に配置された受光画素ＰＧｒに供給される制御信号ＳＴＲＧ（制御信号ＳＴＲＧＬ）の波形を示し、（Ｄ）は画素ペア９０Ａにおける右に配置された受光画素ＰＧｒに供給される制御信号ＳＴＲＧ（制御信号ＳＴＲＧＲ）の波形を示し、（Ｅ）は制御信号ＡＺの波形を示し、（Ｆ）は参照信号ＲＡＭＰの波形を示し、（Ｇ）は信号ＳＩＧの波形を示し、（Ｈ）は信号ＣＰの波形を示す。図２５（Ｆ），（Ｇ）では、参照信号ＲＡＭＰおよび信号ＳＩＧの波形を、同じ電圧軸を用いて示している。また、この説明では、図２５（Ｆ）に示した参照信号ＲＡＭＰの波形は、容量素子２３を介して比較回路２４の入力端子に供給された電圧の波形であり、図２５（Ｇ）に示した信号ＳＩＧの波形は、容量素子２２を介して比較回路２４の入力端子に供給された電圧の波形である。
　まず、タイミングｔ１１において、水平期間Ｈが開始する。これにより、駆動部１２は、制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図２５（Ａ））。これにより、画素ブロック１００Ｇｒでは、トランジスタＳＥＬがオン状態になり、画素ブロック１００Ｇｒが信号線ＶＳＬと電気的に接続される。また、このタイミングｔ１１において、駆動部１２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図２５（Ｂ））。これにより、画素ブロック１００Ｇｒでは、トランジスタＲＳＴがオン状態になり、浮遊拡散層の電圧が電源電圧ＶＤＤに設定される（リセット動作）。そして、画素ブロック１００Ｇｒは、このときの浮遊拡散層の電圧に対応する電圧を出力する。また、このタイミングｔ１１において、撮像制御部１８は、制御信号ＡＺの電圧を低レベルから高レベルに変化させる（図２５（Ｅ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、容量素子２２，２３の電圧を設定することにより動作点を設定する。このようにして、信号ＳＩＧの電圧がリセット電圧Ｖresetに設定され、参照信号ＲＡＭＰの電圧が、信号ＳＩＧの電圧（リセット電圧
Ｖreset）と同じ電圧に設定される（図２５（Ｆ），（Ｇ））。
　そして、タイミングｔ１１から所定の時間が経過したタイミングにおいて、駆動部１２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図２５（Ｂ））。これにより、画素ブロック１００Ｇｒにおいて、トランジスタＲＳＴはオフ状態になり、リセット動作は終了する。
　次に、タイミングｔ１２において、撮像制御部１８は、制御信号ＡＺの電圧を高レベルから低レベルに変化させる（図２５（Ｅ））。これにより、比較回路２４は、動作点の設定を終了する。
　また、このタイミングｔ１２において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１にする（図２５（Ｆ））。これにより、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧より高くなるので、比較回路２４は、信号ＣＰの電圧を低レベルから高レベルに変化させる（図２５（Ｈ））。
　そして、タイミングｔ１３～ｔ１５の期間（Ｐ相期間ＴＰ）において、ＡＤ変換部ＡＤＣは、信号ＳＩＧに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１３において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から所定の変化度合いで低下させ始める（図２５（Ｆ））。また、このタイミングｔ１３において、撮像制御部１８は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　そして、タイミングｔ１４において、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図２５（Ｆ），（Ｇ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を高レベルから低レベルに変化させる（図２５（Ｈ））。ＡＤ変換部ＡＤＣのカウンタ２５は、この信号ＣＰの遷移に基づいて、カウント動作を停止する。このときのカウンタ２５のカウント値（カウント値ＣＮＴＰ）は、リセット電圧Ｖresetに応じた値である。ラッチ２６は、このカウント値ＣＮＴＰを保持する。そして、カウンタ２５は、カウント値をリセットする。
　次に、タイミングｔ１５において、撮像制御部１８は、Ｐ相期間ＴＰの終了に伴い、クロック信号ＣＬＫの生成を停止する。また、参照信号生成部１３は、このタイミングｔ１５において、参照信号ＲＡＭＰの電圧の変化を停止させる（図２５（Ｆ））。そして、このタイミングｔ１５以降の期間において、読出部２０は、ラッチ２６に保持されたカウント値ＣＮＴＰを、画像信号Ｓpic0として、信号処理部１５に供給する。
　次に、タイミングｔ１６において、撮像制御部１８は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する（図２５（Ｆ））。これにより、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧（リセット電圧Ｖreset）より高くなるので、比較回路２４は、信号ＣＰの電圧を低レベルから高レベルに変化させる（図２５（Ｈ））。
　次に、タイミングｔ１７において、駆動部１２は、制御信号ＳＴＲＧＬの電圧を低レベルから高レベルに変化させる（図２５（Ｃ））。これにより、画素ペア９０Ａにおける左に配置された５つの受光画素ＰＧｒでは、トランジスタＴＲＧがオン状態になり、フォトダイオードで発生した電荷が浮遊拡散層に転送される（電荷転送動作）。そして、画素ブロック１００Ｇｒは、このときの浮遊拡散層の電圧に対応する電圧を出力する。このようにして、信号ＳＩＧの電圧が画素電圧Ｖpix1になる（図２５（Ｇ））。
　そして、このタイミングｔ１７から所定の時間が経過したタイミングにおいて、駆動部１２は、制御信号ＳＴＲＧＬの電圧を高レベルから低レベルに変化させる（図２５（Ｃ））。これにより、画素ペア９０Ａの左に配置された５つの受光画素ＰＧｒにおいて、トランジスタＴＲＧはオフ状態になり、電荷転送動作は終了する。
　そして、タイミングｔ１８～ｔ２０の期間（Ｄ相期間ＴＤ１）において、ＡＤ変換部ＡＤＣは、信号ＳＩＧに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１８において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から所定の変化度合いで低下させ始める（図２５（Ｆ））。また、このタイミングｔ１８において、撮像制御部１８は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　そして、タイミングｔ１９において、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧（画素電圧Ｖpix1）を下回る（図２５（Ｆ），（Ｇ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を高レベルから低レベルに変化させる（図２５（Ｈ））。ＡＤ変換部ＡＤＣのカウンタ２５は、この信号ＣＰの遷移に基づいて、カウント動作を停止する。このときのカウンタ２５のカウント値（カウント値ＣＮＴＤ１）は、画素電圧Ｖpix1に応じた値である。ラッチ２６は、このカウント値ＣＮＴＤ１を保持する。そして、カウンタ２５は、カウント値をリセットする。
　次に、タイミングｔ２０において、撮像制御部１８は、Ｄ相期間ＴＤ１の終了に伴い、クロック信号ＣＬＫの生成を停止する。また、参照信号生成部１３は、このタイミングｔ２０において、参照信号ＲＡＭＰの電圧の変化を停止させる（図２５（Ｆ））。そして、このタイミングｔ２０以降の期間において、読出部２０は、ラッチ２６に保持されたカウント値ＣＮＴＤ１を、画像信号Ｓpic0として、信号処理部１５に供給する。
　次に、タイミングｔ２１において、撮像制御部１８は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する（図２５（Ｆ））。これにより、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧（画素電圧Ｖpix1）より高くなるので、比較回路２４は、信号ＣＰの電圧を低レベルから高レベルに変化させる（図２５（Ｈ））。
　次に、タイミングｔ２２において、駆動部１２は、制御信号ＳＴＲＧＬ，ＳＴＲＧＲの電圧を低レベルから高レベルにそれぞれ変化させる（図２５（Ｃ），（Ｄ））。これにより、画素ブロック１００Ｇｒにおける１０個の受光画素ＰＧｒでは、トランジスタＴＲＧがオン状態になり、フォトダイオードで発生した電荷が浮遊拡散層に転送される（電荷転送動作）。そして、画素ブロック１００Ｇｒは、このときの浮遊拡散層の電圧に対応する電圧を出力する。このようにして、信号ＳＩＧの電圧が画素電圧Ｖpix2になる（図２５（Ｇ））。
　そして、このタイミングｔ２２から所定の時間が経過したタイミングにおいて、駆動部１２は、制御信号ＳＴＲＧＬ，ＳＴＲＧＲの電圧を高レベルから低レベルにそれぞれ変化させる（図２５（Ｃ），（Ｄ））。これにより、１０個の受光画素ＰＧｒにおいて、トランジスタＴＲＧはオフ状態になり、電荷転送動作は終了する。
　そして、タイミングｔ２３～ｔ２５の期間（Ｄ相期間ＴＤ２）において、ＡＤ変換部ＡＤＣは、信号ＳＩＧに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ２３において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から所定の変化度合いで低下させ始める（図２５（Ｆ））。また、このタイミングｔ２３において、撮像制御部１８は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　そして、タイミングｔ２４において、参照信号ＲＡＭＰの電圧が信号ＳＩＧの電圧（画素電圧Ｖpix2）を下回る（図２５（Ｆ），（Ｇ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を高レベルから低レベルに変化させる（図２５（Ｈ））。ＡＤ変換部ＡＤＣのカウンタ２５は、この信号ＣＰの遷移に基づいて、カウント動作を停止する。このときのカウンタ２５のカウント値（カウント値ＣＮＴＤ２）は、画素電圧Ｖpix2に応じた値である。ラッチ２６は、このカウント値ＣＮＴＤ２を保持する。そして、カウンタ２５は、カウント値をリセットする。
　次に、タイミングｔ２５において、撮像制御部１８は、Ｄ相期間ＴＤ２の終了に伴い、クロック信号ＣＬＫの生成を停止する。また、参照信号生成部１３は、このタイミングｔ２５において、参照信号ＲＡＭＰの電圧の変化を停止させる（図２５（Ｆ））。そして、このタイミングｔ２５以降の期間において、読出部２０は、ラッチ２６に保持されたカウント値ＣＮＴＤ２を、画像信号Ｓpic0として、信号処理部１５に供給する。
　次に、タイミングｔ２６において、駆動部１２は、制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図２５（Ａ））。これにより、画素ブロック１００Ｇｒでは、トランジスタＳＥＬがオフ状態になり、画素ブロック１００Ｇｒが信号線ＶＳＬから電気的に切り離される。
　このようにして、読出部２０は、カウント値ＣＮＴＰ，ＣＮＴＤ１，ＣＮＴＤ２を含む画像信号Ｓpic0を信号処理部１５に供給する。信号処理部１５は、例えば画像信号Ｓpic0に含まれるカウント値ＣＮＴＰ，ＣＮＴＤ１，ＣＮＴＤ２に基づいて、相関２重サンプリングの原理を利用して、図２４（Ａ）に示した画素値ＶＧｒ１、および図２４（Ｂ）に示した画素値ＶＧｒ２を生成する。具体的には、信号処理部１５は、例えば、カウント値ＣＮＴＤ１からカウント値ＣＮＴＰを減算することにより、画素値ＶＧｒ１を生成する。カウント値ＣＮＴＤ１は、画素ブロック１００Ｇｒの５つの画素ペア９０Ａにおける左に配置された５つの受光画素ＰＧｒでの受光量の和に応じた値であるので、信号処理部１５は、このカウント値ＣＮＴＤ１に基づいて、図２４（Ａ）に示した画素値ＶＧｒ１を生成することができる。同様に、信号処理部１５は、例えば、カウント値ＣＮＴＤ２からカウント値ＣＮＴＰを減算することにより、画素値ＶＧｒ２を生成する。カウント値ＣＮＴＤ２は、画素ブロック１００Ｇｒの１０個の受光画素ＰＧｒでの受光量の和に応じた値であるので、信号処理部１５は、このカウント値ＣＮＴＤ２に基づいて、図２４（Ｂ）に示した画素値ＶＧｒ２を生成することができる。
　以上、画素ブロック１００Ｇｒについて説明したが、画素ブロック１００Ｒ，１００Ｇｂ，１００Ｂについても同様である。このようにして、信号処理部１５は、図２４に示したように、画素値ＶＲ１，ＶＧｒ１，ＶＧｂ１，ＶＢ１を含む画像データＤＴ１、および画素値ＶＲ２，ＶＧｒ２，ＶＧｂ２，ＶＢ２を含む画像データＤＴ２を生成する。
　図２６は、撮像モードＭＡにおける、信号処理部１５の画像処理の一例を表したものである。
　まず、信号処理部１５は、画像データＤＴ１，ＤＴ２に基づいて、減算処理を行うことにより、画像データＤＴ３を生成する。
　具体的には、信号処理部１５は、画像データＤＴ２における画素値ＶＧｒ２から、画像データＤＴ１における画素値ＶＧｒ１を減算することにより、画素値ＶＧｒ３を算出する。この画素値ＶＧｒ３は、画素ブロック１００Ｇｒの５つの画素ペア９０Ａにおける右に配置された５つの受光画素ＰＧｒでの受光量の和に応じた値である。すなわち、画素値ＶＧｒ１は、画素ブロック１００Ｇｒの５つの画素ペア９０Ａにおける左に配置された５つの受光画素ＰＧｒでの受光量の和に応じた値であり、画素値ＶＧｒ２は、この画素ブロック１００Ｇｒの１０個の受光画素ＰＧｒでの受光量の和に応じた値である。よって、画素値ＶＧｒ２から画素値ＶＧｒ１を減算することにより、画素ブロック１００Ｇｒの５つの画素ペア９０Ａにおける右に配置された５つの受光画素ＰＧｒでの受光量の和に応じた値が得られる。このように、画素値ＶＧｒ３は、５つの画素ペア９０Ａにおける右に配置された５つの受光画素ＰＧｒでの受光量の和に応じた値であるので、図２６に示したように、画素値ＶＧｒ３は、これらの５つの受光画素ＰＧｒの重心位置に配置される。
　同様に、信号処理部１５は、画像データＤＴ２における画素値ＶＲ２から、画像データＤＴ１における画素値ＶＲ１を減算することにより、画素値ＶＲ３を算出する。この画素値ＶＲ３は、画素ブロック１００Ｒの４つの画素ペア９０Ａにおける右に配置された４つの受光画素ＰＲでの受光量の和に応じた値である。画素値ＶＲ３は、画素ブロック１００Ｒの４つの画素ペア９０Ａにおける右に配置された４つの受光画素ＰＲの重心位置に配置される。
　信号処理部１５は、画像データＤＴ２における画素値ＶＢ２から、画像データＤＴ１における画素値ＶＢ１を減算することにより、画素値ＶＢ３を算出する。この画素値ＶＢ３は、画素ブロック１００Ｂの４つの画素ペア９０Ａにおける右に配置された４つの受光画素ＰＢでの受光量の和に応じた値である。画素値ＶＢ３は、画素ブロック１００Ｂの４つの画素ペア９０Ａにおける右に配置された４つの受光画素ＰＢの重心位置に配置される。
　信号処理部１５は、画像データＤＴ２における画素値ＶＧｂ２から、画像データＤＴ１における画素値ＶＧｂ１を減算することにより、画素値ＶＧｂ３を算出する。この画素値ＶＧｂ３は、画素ブロック１００Ｇｂの５つの画素ペア９０Ａにおける右に配置された５つの受光画素ＰＧｂでの受光量の和に応じた値である。画素値ＶＧｂ３は、画素ブロック１００Ｇｂの５つの画素ペア９０Ａにおける右に配置された５つの受光画素ＰＧｂの重心位置に配置される。
　そして、信号処理部１５の画像データ生成部１６は、画像データＤＴ２に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰ（図２３（Ａ））を生成する。
　また、信号処理部１５の位相差データ生成部１７は、画像データＤＴ１，ＤＴ３に基づいて、所定の画像処理を行うことにより、像面位相差を示す位相差データＤＦを生成する。すなわち、画像データＤＴ１は、複数の画素ペア９０Ａにおける左に配置された受光画素Ｐでの画素値Ｖを有し、画像データＤＴ３は、複数の画素ペア９０Ａにおける右に配置された受光画素Ｐでの画素値Ｖを有する。よって、位相差データ生成部１７は、画像データＤＴ１，ＤＴ３に基づいて、位相差データＤＦを生成することができる。
　撮像装置１では、図２に示したように、画素アレイ１１において、レンズ１０１がＸ軸方向およびＹ軸方向に並設されているので、画素アレイ１１の全面にわたり、高い解像度で位相差データＤＦを生成することができる。よって、例えば、このような撮像装置１が搭載されたカメラでは、精度が高いオートフォーカスを実現することができ、その結果、画質を高めることができる。
　ここで、撮像モードＭＡは、本開示における「第１の撮像モード」の一具体例に対応する。画像データＤＴ１における画素値は、本開示における「第１の画素値」の一具体例に対応する。画像データＤＴ２における画素値は、本開示における「第２の画素値」の一具体例に対応する。画像データＤＴ３における画素値は、本開示における「第３の画素値」の一具体例に対応する。
（撮像モードＭＢ）
　図２７は、撮像モードＭＢにおける撮像装置１の一動作例を表したものである。図２８は、図２７に示した動作をより具体的に表したものである。図２７，１５において、“〇”で示した受光画素Ｐは、読出動作の対象となる受光画素Ｐを示す。
　画素ブロック１００Ｇｒでは、図２８（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｇｒの５つの画素ペア９０Ａのうちの１つの画素ペア９０Ａにおける左に配置された受光画素ＰＧｒを読出動作の対象とし、この受光画素ＰＧｒの位置における画素値ＶＧｒ１を算出する。そして、次に、図２８（Ｂ）に示したように、撮像装置１は、その画素ペア９０Ａにおける２つの受光画素ＰＧｒを読出動作の対象とし、この２つの受光画素ＰＧｒの重心位置における画素値ＶＧｒ２を算出する。
　同様に、画素ブロック１００Ｒでは、図２８（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｒの４つの画素ペア９０Ａのうちの１つの画素ペア９０Ａにおける左に配置された受光画素ＰＲを読出動作の対象とし、この受光画素ＰＲの位置における画素値ＶＲ１を算出する。そして、次に、図２８（Ｂ）に示したように、撮像装置１は、その画素ペア９０Ａにおける２つの受光画素ＰＲを読出動作の対象とし、この２つの受光画素ＰＲの重心位置における画素値ＶＲ２を算出する。
　同様に、画素ブロック１００Ｂでは、図２８（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｂの４つの画素ペア９０Ａのうちの１つの画素ペア９０Ａにおける左に配置された受光画素ＰＢを読出動作の対象とし、この受光画素ＰＢの位置における画素値ＶＢ１を算出する。そして、次に、図２８（Ｂ）に示したように、撮像装置１は、その画素ペア９０Ａにおける２つの受光画素ＰＢを読出動作の対象とし、この２つの受光画素ＰＢの重心位置における画素値ＶＢ２を算出する。
　同様に、画素ブロック１００Ｇｂでは、図２８（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｇｂの５つの画素ペア９０Ａのうちの１つの画素ペア９０Ａにおける左に配置された受光画素ＰＧｂを読出動作の対象とし、この受光画素ＰＧｂの位置における画素値ＶＧｂ１を算出する。そして、次に、図２８（Ｂ）に示したように、撮像装置１は、その画素ペア９０Ａにおける２つの受光画素ＰＧｂを読出動作の対象とし、この２つの受光画素ＰＧｂの重心位置における画素値ＶＧｂ２を算出する。
　この図２８（Ａ），（Ｂ）における読出動作は、上述した撮像モードＭＡにおける読出動作（図２５）と同様の動作である。撮像装置１は、その後、図２８（Ｃ），（Ｄ）の動
作、図２８（Ｅ），（Ｆ）の動作、図２８（Ｇ），（Ｈ）の動作、図２８（Ｉ），（Ｊ）の動作、図２８（Ｋ），（Ｌ）の動作を行う。このようにして、撮像装置１は、画素値ＶＧｒ１，ＶＲ１，ＶＢ１，ＶＧｂ１を含む画像データＤＴ１（図２７（Ａ））、および画素値ＶＧｒ２，ＶＲ２，ＶＢ２，ＶＧｂ２を含む画像データＤＴ２（図２７（Ｂ））を生成する。
　図２９は、撮像モードＭＢにおける、信号処理部１５の画像処理の一例を表したものである。
　まず、信号処理部１５は、画像データＤＴ１，ＤＴ２に基づいて、減算処理を行うことにより、画像データＤＴ３を生成する。
　具体的には、信号処理部１５は、画像データＤＴ２における５つの画素値ＶＧｒ２から、画像データＤＴ１における５つの画素値ＶＧｒ１をそれぞれ減算することにより、５つの画素値ＶＧｒ３を算出する。この画素値ＶＧｒ３は、画素ブロック１００Ｇｒの画素ペア９０Ａにおける右に配置された受光画素ＰＧｒでの受光量に応じた値である。すなわち、画素値ＶＧｒ１は、画素ブロック１００Ｇｒの画素ペア９０Ａにおける左に配置された受光画素ＰＧｒでの受光量に応じた値であり、画素値ＶＧｒ２は、この画素ペア９０Ａにおける２つの受光画素ＰＧｒでの受光量の和に応じた値である。よって、画素値ＶＧｒ２から画素値ＶＧｒ１を減算することにより、画素ブロック１００Ｇｒの画素ペア９０Ａにおける右に配置された受光画素ＰＧｒでの受光量に応じた値が得られる。このように、画素値ＶＧｒ３は、画素ペア９０Ａにおける右に配置された受光画素ＰＧｒでの受光量に応じた値であるので、図２９に示したように、画素値ＶＧｒ３は、画素ペア９０Ａにおける右に配置された受光画素ＰＧｒの位置に配置される。
　同様に、信号処理部１５は、画像データＤＴ２における４つの画素値ＶＲ２から、画像データＤＴ１における４つの画素値ＶＲ１をそれぞれ減算することにより、４つの画素値ＶＲ３を算出する。この画素値ＶＲ３は、画素ブロック１００Ｒの画素ペア９０Ａにおける右に配置された受光画素ＰＲでの受光量に応じた値である。この画素値ＶＲ３は、この画素ペア９０Ａにおける右に配置された受光画素ＰＲの位置に配置される。
　信号処理部１５は、画像データＤＴ２における４つの画素値ＶＢ２から、画像データＤＴ１における４つの画素値ＶＢ１をそれぞれ減算することにより、４つの画素値ＶＢ３を算出する。この画素値ＶＢ３は、画素ブロック１００Ｂの画素ペア９０Ａにおける右に配置された受光画素ＰＢでの受光量に応じた値である。この画素値ＶＢ３は、この画素ペア９０Ａにおける右に配置された４つの受光画素ＰＢの位置に配置される。
　信号処理部１５は、画像データＤＴ２における５つの画素値ＶＧｂ２から、画像データＤＴ１における５つの画素値ＶＧｂ１をそれぞれ減算することにより、５つの画素値ＶＧｂ３を算出する。この画素値ＶＧｂ３は、画素ブロック１００Ｇｂの画素ペア９０Ａにおける右に配置された受光画素ＰＧｂでの受光量に応じた値である。この画素値ＶＧｂ３は、この画素ペア９０Ａにおける右に配置された受光画素ＰＧｂの位置に配置される。
　そして、信号処理部１５の画像データ生成部１６は、図２９に示したように、画像データＤＴ２に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰ（図２３（Ｂ））を生成する。この所定の画像処理は、画素値Ｖの修正を行うとともに画素値Ｖの再配置を行うリモザイク処理を含む。
　図３０は、撮像モードＭ２におけるリモザイク処理の一例を表したものであり、（Ａ）は画像データＤＴ２を示し、（Ｂ）はリモザイク処理の前後の画素値Ｖの位置を示し、（Ｃ）は画像データＤＴ２に基づいてリモザイク処理により生成された画像データＤＴ４を示す。　図３０（Ｂ）において、“〇”は、画像データＤＴ２における画素値Ｖの位置を示し、“□”は、画像データＤＴ４における画素値Ｖの位置を示している。
　図３１Ａは、画素ブロック１００Ｒについてのリモザイク処理を表したものであり、図３１Ｂは、画素ブロック１００Ｇｒ，１００Ｇｂについてのリモザイク処理を表したものであり、図３１Ｃは、画素ブロック１００Ｂについてもリモザイク処理を表したものである。図３１Ａ～１８Ｃにおいて、（Ａ）は画像データＤＴ２を示し、（Ｂ）はリモザイク処理により生成された画像データＤＴ４を示す。
　画像データＤＴ２では、図３０（Ａ）に示したように、３６個の受光画素Ｐに対して１８個の割合で画素値Ｖを含む。例えば、画素アレイ１１における受光画素Ｐの数が１０８［Ｍpix］である場合には、画像データＤＴ２は、５４［Ｍpix］分の画素値Ｖを含む。一方、画像データＤＴ４では、図３０（Ｃ）に示したように、３６個の受光画素Ｐに対して１６個の割合で画素値Ｖを含む。例えば、画素アレイ１１における受光画素Ｐの数が１０８［Ｍpix］である場合には、画像データＤＴ４は、４８［Ｍpix］分の画素値Ｖを含む。また、画像データＤＴ４では、４つの画素値ＶＧｒ４，ＶＲ４，ＶＢ４，ＶＧｂ４がベイヤー配列により配列される。画像データ生成部１６は、画像データＤＴ２における画素値Ｖの修正を行うとともに画素値Ｖの再配置を行うことにより、このような画像データＤＴ４を生成する。
　具体的には、画像データ生成部１６は、図３１Ａに示したように、画像データＤＴ２における複数の画素値ＶＲ２に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＲ４を生成する。同様に、画像データ生成部１６は、図３１Ｂに示したように、画像データＤＴ２における複数の画素値ＶＧｒ２，ＶＧｂ２に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＧｒ４，ＶＧｂ４を生成する。画像データ生成部１６は、図３１Ｃに示したように、画像データＤＴ２における複数の画素値ＶＢ２に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＢ４を生成する。
　このようにして、画像データ生成部１６は、図３０（Ａ）に示した画像データＤＴ２に基づいて、図３０（Ｃ）に示した画像データＤＴ４を生成する。そして、画像データ生成部１６は、この画像データＤＴ４に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰ（図１０（Ｂ））を生成する。
　また、信号処理部１５の位相差データ生成部１７は、図２９に示したように、画像データＤＴ１，ＤＴ３に基づいて、所定の画像処理を行うことにより、像面位相差を示す位相差データＤＦを生成する。すなわち、画像データＤＴ１は、複数の画素ペア９０Ａにおける左に配置された受光画素Ｐでの画素値Ｖを有し、画像データＤＴ３は、複数の画素ペア９０Ａにおける右に配置された受光画素Ｐでの画素値Ｖを有する。よって、位相差データ生成部１７は、画像データＤＴ１，ＤＴ３に基づいて、位相差データＤＦを生成することができる。
　位相差データ生成部１７は、画像データ生成部１６と同様に、画像データＤＴ１，ＤＴ３に基づいて、画素値Ｖの再配置を行うことにより、位相差データＤＦを生成する。すなわち、画像データＤＴ１，ＤＴ３では、３６個の受光画素Ｐに対して１８個の割合で、画素ペア９０Ａに係る左右の画素値Ｖを含む。よって、位相差データ生成部１７は、３６個の受光画素Ｐに対して１６個の割合で、画素ペア９０Ａに係る左右の画素値Ｖを含むように、画素値Ｖの再配置を行う。これにより、位相差データ生成部１７は、画像データ生成部１６が生成した画像データＤＰに対応した位相差データＤＦを生成することができる。
　ここで、撮像モードＭＢは、本開示における「第２の撮像モード」の一具体例に対応する。画像データＤＴ１における画素値は、本開示における「第１の画素値」の一具体例に対応する。画像データＤＴ２における画素値は、本開示における「第２の画素値」の一具体例に対応する。画像データＤＴ３における画素値は、本開示における「第３の画素値」の一具体例に対応する。画像データＤＴ４における画素値は、本開示における「第４の画素値」の一具体例に対応する。
（撮像モードＭＣ）
　図１９は、撮像モードＭＣにおける撮像装置１の一動作例を表したものである。図２０は、図１９に示した動作をより具体的に表したものである。図１９，２０において、“〇”で示した受光画素Ｐは、読出動作の対象となる受光画素Ｐを示す。
　画素ブロック１００Ｇｒでは、図２０（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｇｒの１０個の受光画素ＰＧｒのうちの１つの受光画素ＰＧｒを読出動作の対象とし、この受光画素ＰＧｒの位置における画素値ＶＧｒ１を算出する。
　図２１は、読出動作の一例を表したものであり、（Ａ）は制御信号ＳＳＥＬの波形を示し、（Ｂ）は制御信号ＳＲＳＴの波形を示し、（Ｃ）は読出対象である受光画素ＰＧｒに供給される制御信号ＳＴＲＧの波形を示し、（Ｄ）は制御信号ＡＺの波形を示し、（Ｅ）は参照信号ＲＡＭＰの波形を示し、（Ｆ）は信号ＳＩＧの波形を示し、（Ｇ）は信号ＣＰの波形を示す。この読出動作は、撮像モードＭＡ，ＭＢにおける読出動作（図２５）において、タイミングｔ２１～ｔ２６の動作を省いたものである。このようにして、読出部２０は、カウント値ＣＮＴＰ，ＣＮＴＤ１を含む画像信号Ｓpic0を信号処理部１５に供給する。信号処理部１５は、例えば画像信号Ｓpic0に含まれるカウント値ＣＮＴＰ，ＣＮＴＤ１に基づいて、相関２重サンプリングの原理を利用して、画素値ＶＧｒ１を生成する。具体的には、信号処理部１５は、例えば、カウント値ＣＮＴＤ１からカウント値ＣＮＴＰを減算することにより、画素値ＶＧｒ１を生成する。
　同様に、画素ブロック１００Ｒでは、図２０（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｒの８個の受光画素ＰＲのうちの１つの受光画素ＰＲを読出動作の対象とし、この受光画素ＰＲの位置における画素値ＶＲ１を算出する。
　同様に、画素ブロック１００Ｂでは、図２０（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｂの８個の受光画素ＰＢのうちの１つの受光画素ＰＢを読出動作の対象とし、この受光画素ＰＢの位置における画素値ＶＢ１を算出する。
　同様に、画素ブロック１００Ｇｂでは、図２０（Ａ）に示したように、撮像装置１は、画素ブロック１００Ｇｂの１０個の受光画素ＰＧｂのうちの１つの受光画素ＰＧｂを読出動作の対象とし、この受光画素ＰＧｂにおける画素値ＶＧｂ１を算出する。
　撮像装置１は、その後、図２０（Ｂ）～（Ｌ）の動作を行う。このようにして、撮像装置１は、画素値ＶＧｒ１，ＶＲ１，ＶＢ１，ＶＧｂ１を含む画像データＤＴ１（図１９）を生成する。
　図２２は、撮像モードＭＣにおける、信号処理部１５の画像処理の一例を表したものである。
　信号処理部１５の画像データ生成部１６は、画像データＤＴ１に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰ（図１０（Ｃ））を生成する。この所定の画像処理は、画素値Ｖの修正を行うとともに画素値Ｖの再配置を行うリモザイク処理を含む。
　図２３は、撮像モードＭＣにおけるリモザイク処理の一例を表したものであり、（Ａ）は画像データＤＴ１を示し、（Ｂ）はリモザイク処理の前後の画素値Ｖの位置を示し、（Ｃ）は画像データＤＴ１に基づいてリモザイク処理により生成された画像データＤＴ４を示す。　図２３（Ｂ）において、“〇”は、画像データＤＴ１における画素値Ｖの位置を示し、“□”は、画像データＤＴ４における画素値Ｖの位置を示している。
　図２４Ａは、画素ブロック１００Ｒについてのリモザイク処理を表したものであり、図２４Ｂは、画素ブロック１００Ｇｒ，１００Ｇｂについてのリモザイク処理を表したものであり、図２４Ｃは、画素ブロック１００Ｂについてもリモザイク処理を表したものである。図２４Ａ～２４Ｃにおいて、（Ａ）は画像データＤＴ１を示し、（Ｂ）はリモザイク処理により生成された画像データＤＴ４を示す。
　画像データＤＴ４では、４つの画素値ＶＧｒ４，ＶＲ４，ＶＢ４，ＶＧｂ４がベイヤー配列により配列される。画像データ生成部１６は、画像データＤＴ１における画素値Ｖの修正を行うとともに画素値Ｖの再配置を行うことにより、このような画像データＤＴ４を生成する。
　具体的には、画像データ生成部１６は、図２４Ａに示したように、画像データＤＴ１における複数の画素値ＶＲ１に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＲ４を生成する。同様に、画像データ生成部１６は、図２４Ｂに示したように、画像データＤＴ１における複数の画素値ＶＧｒ１，ＶＧｂ１に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＧｒ４，ＶＧｂ４を生成する。画像データ生成部１６は、図２４Ｃに示したように、画像データＤＴ１における複数の画素値ＶＢ１に基づいて、例えば、補完処理を行うことにより、一面にわたる画素値Ｖを算出し、その一面にわたる画素値Ｖに基づいて、画素値ＶＢ４を生成する。
　このようにして、画像データ生成部１６は、図２３（Ａ）に示した画像データＤＴ１に基づいて、図２３（Ｃ）に示した画像データＤＴ４を生成する。そして、画像データ生成部１６は、この画像データＤＴ４に基づいて、所定の画像処理を行うことにより、撮像画像を示す画像データＤＰ（図１０（Ｃ））を生成する。
　また、信号処理部１５の位相差データ生成部１７は、図２２に示したように、画像データＤＴ１に基づいて、所定の画像処理を行うことにより、像面位相差を示す位相差データＤＦを生成する。すなわち、画像データＤＴ１は、複数の画素ペア９０Ａにおける左に配置された受光画素Ｐでの画素値Ｖを有する画像データ（画像データＤＴ１１）と、複数の画素ペア９０Ａにおける右に配置された受光画素Ｐでの画素値Ｖを有する画像データ（画像データＤＴ１２）とを含む。よって、位相差データ生成部１７は、この画像データＤＴ１（画像データＤＴ１１，ＤＴ１２）に基づいて、位相差データＤＦを生成することができる。
　ここで、撮像モードＭＣは、本開示における「第３の撮像モード」の一具体例に対応する。画像データＤＴ１における画素値は、本開示における「第１の画素値」の一具体例に対応する。画像データＤＴ２における画素値は、本開示における「第２の画素値」の一具体例に対応する。画像データＤＴ３における画素値は、本開示における「第３の画素値」の一具体例に対応する。画像データＤＴ４における画素値は、本開示における「第４の画素値」の一具体例に対応する。
　このように、撮像装置１では、それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素Ｐを有する複数の画素ブロック１００を設けるようにした。これらの複数の受光画素Ｐは、それぞれが２つの受光画素Ｐを含む複数の画素ペア９０Ａに区分されるようにした。そして、これらの複数の画素ペア９０Ａに対応する位置に複数のレンズ１０１をそれぞれ設けるようにした。これにより、撮像装置１では、画素アレイ１１の全面にわたり、高い解像度で位相差データＤＦを生成することができる。よって、例えば、このような撮像装置１が搭載されたカメラでは、例えば様々なズーム倍率において、精度が高いオートフォーカスを実現することができる。その結果、撮像装置１では、画質を高めることができる。
　また、撮像装置１では、ある画素ブロック１００における複数の受光画素の数が、他のある画素ブロック１００における複数の受光画素の数よりも多くした。具体的には、この例では、画素ブロック１００Ｇｒにおける受光画素ＰＧｒの数、および画素ブロック１００Ｇｂにおける受光画素ＰＧｂの数を、画素ブロック１００Ｒにおける受光画素ＰＲの数、および画素ブロック１００Ｂにおける受光画素ＰＢの数よりも多くした。これにより、例えば、緑色の受光感度を高めることができ、撮像画像の画質を高めることができる。
　また、撮像装置１では、３つの撮像モードＭＡ～ＭＣを設け、撮像モードＭＢ，ＭＣにおいてリモザイク処理を行うようにした。これにより、撮像装置１では、特に撮像モードＭＢにおけるリモザイク処理により、撮像モードＭＢにおける有効画素数が調整され、ズーム倍率を変更した場合における有効画素数の変化を低減することができるので、撮像画像の画質の変化を抑えることができる。
［効果］
　以上のように本実施の形態の撮像装置１では、それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素を有する複数の画素ブロックを設けるようにした。これらの複数の受光画素Ｐは、それぞれがＸ軸方向に並設される２つの受光画素Ｐを含む複数の画素ペア９０Ａに区分されるようにした。そして、これらの複数の画素ペア９０Ａに対応する位置に複数のレンズをそれぞれ設けるようにした。これにより、精度が高いオートフォーカスを実現することができる。更に、複数の画素ペア９０Ａのそれぞれは、Ｘ軸方向に隣り合う２つの受光画素Ｐの境界において１つ浮遊拡散層を共有するようにした。これにより、浮遊拡散層の容量が小さくなるため、高感度な位相差検出ができるようになる。よって、画質を高めることが可能となる。
　また、本実施の形態の撮像装置１では、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを構成する複数の受光画素Ｐは、Ｙ軸方向に隣り合う２つの受光画素Ｐを画素ペア９０ＢとしてＹ軸方向に周期的に配置するようにした。更に、Ｘ軸方向に隣り合う２つの受光画素Ｐを画素ペア９０Ｂが互いに鏡像構造をとなるようにした。これにより、面積効率を向上することができる。
　また、本実施の形態の撮像装置１では、画素ペア９０Ａを構成する、Ｘ軸方向に隣り合う２つの受光画素Ｐの境界に配置される浮遊拡散層は、Ｘ軸方向に沿って対向する２つのトランジスタＴＲＧのゲートの中心を通る線分に対してＹ軸方向にずれて配置されるようにした。具体的には、素子分離部１１５をＳＴＩで構成する場合には、浮遊拡散層は素子分離部１１５に近接するようにした。また、素子分離部１１５を不純物層で構成する場合には、浮遊拡散層は素子分離部１１５から遠ざかるように配置した。これにより、浮遊拡散層の白点化を抑制することができる。
　更に、本実施の形態の撮像装置１では、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００ＢからなるユニットＵに設けられた複数の浮遊拡散層、複数のトランジスタＴＲＧのゲート、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂ毎に設けられた複数の画素トランジスタ（トランジスタＲＳＴ，ＡＭＰ，ＳＥＬ，ＦＤＧ）および各種配線（複数の接続配線ＦＤＬ、複数の制御線ＴＲＧＬ，ＲＳＴＬ，ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）は、それぞれ、ユニットＵの中心に対して点対称に配置するようにした。これにより、互いに同じ受光画素Ｐの配置パターンを有する画素ブロック１００Ｇｒと画素ブロック１００Ｇｂおよび画素ブロックＲと画素ブロックＢの変換効率が同等となる。よって、後段処理での補正回路の簡略化および特性のばらつきを低減することができる。
　更にまた、本実施の形態の撮像装置１では、各画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂにおいて４個または５個の浮遊拡散層とトランジスタＡＭＰのゲートとを接続する接続配線ＦＤＬに対して、複数の制御線ＴＲＧＬの一部が沿うようにした。これにより、接続配線ＦＤＬと制御線ＴＲＧＬとのカップリングが向上すると共に、接続配線ＦＤＬとその他の複数の制御線ＲＳＴＬ，ＳＥＬＬ,ＦＤＧＬおよび複数の信号線ＶＳＬとのカップリングが抑制される。よって、制御線ＴＲＧＬによる転送補助効果が向上させることができる。
＜２．変形例＞
［変形例１］
　上記実施の形態では、半導体基板１１１に対して固定電荷を印加するためのウェルコンタクト領域ＷｅｌｌＣｏｎを、図１０等に示したように、Ｘ軸方向に並設される画素トランジスタの間に設ける例を示したが、これに限定されるものではない。これに代えて、例えば図３２に示したように、Ｘ軸方向に隣り合う画素ペア９０Ａの間の、例えば受光部１１２の間に配置してもよい。
　これにより、画素トランジスタのゲート長を拡大することができる。例えば、トランジスタＡＭＰのゲート長を拡大した場合には、例えばランダムテレグラフノイズ（ＲＴＳ）を低減することができる。トランジスタＳＥＬ、ＲＳＴのゲート長を拡大した場合には、閾値電圧（Ｖｔｈ）やカットオフ等のトランジスタの特性のばらつきを低減することができる。
［変形例２］
　上記実施の形態では、２行×２列で配置された４つの画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを最小繰り返し単位（ユニットＵ）とした例を示したが、これに限らない。これに代えて、例えば図３３に示したように、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂを２つずつ、計８個の画素ブロックを最小繰り返し単位としてもよい。その場合、計８個の画素ブロックは、例えば４行×２列で配置される。具体的には、互いに同じ配置パターンを有する２個の画素ブロック１００Ｒおよび２個の画素ブロック１００Ｂと、２個の画素ブロック１００Ｇｒおよび２個の画素ブロック１００Ｇｂとを、Ｘ軸方向およびＹ軸方向に交互に配置する。更に、このとき、電源電圧ＶＤＤの共有率を高める。
　例えば、上記実施の形態では、図３４の（Ａ）に示したように、例えば２個のユニットＵに亘って［ＦＤ／ＦＤＧ／ＲＳＴ／ＶＤＤ／ＡＭＰ／ＳＥＬ／ＶＳＬ］／［ＦＤ／ＦＤＧ／ＲＳＴ／ＶＤＤ］／［ＦＤ／ＦＤＧ／ＲＳＴ／ＶＤＤ／ＡＭＰ／ＶＳＬ］／［ＦＤ／ＦＤＧ／ＲＳＴ／ＶＤＤ］のように画素トランジスタの間に４個のＶＤＤが設けられる。これに対して、本変形例では、図３４の（Ｂ）に示したように、［ＦＤ／ＦＤＧ／ＲＳＴ／ＶＤＤ／ＡＭＰ／ＳＥＬ／ＶＳＬ］／［ＦＤ／ＦＤＧ／ＶＤＤ／ＲＳＴ／ＦＤＧ／ＦＤ］／［ＶＳＬ／ＳＥＬ／ＡＭＰ／ＶＤＤ／ＲＳＴ／ＦＤＧ／ＦＤ］のように画素トランジスタの間に設けられるＶＤＤは３個となる。
　これにより、面積効率を向上させることができる。具体的には、画素トランジスタのゲート長を拡大することができ、例えば、トランジスタＡＭＰのゲート長を拡大した場合には、例えばランダムテレグラフノイズ（ＲＴＳ）を低減することができる。トランジスタＳＥＬ、ＲＳＴのゲート長を拡大した場合には、閾値電圧（Ｖｔｈ）やカットオフ等のトランジスタの特性のばらつきを低減することができる。
［変形例３］
　図３５は、本開示の変形例３に係る撮像装置（撮像装置１Ａ）の垂直方向の断面構成の一例を表したものである。図３６は、図３５に示した撮像装置１Ａの概略構成の一例を表したものである。撮像装置１Ａは、半導体基板２１１に、光電変換を行う受光画素Ｐを有する第１基板２１０と、半導体基板２２１に、受光画素Ｐから出力された電荷に基づく画像信号を出力する読み出し回路４２を有する第２基板２２０とが積層された３次元構造を有する撮像装置である。
　撮像装置１Ａは、３つの基板（第１基板２１０、第２基板２２０および第３基板２３０）がこの順に積層されたものである。
　第１基板２１０は、上記のように、半導体基板２１１に、光電変換を行う複数の受光画素Ｐを有している。複数の受光画素Ｐは、第１基板２１０における画素アレイ３１内に行列状に設けられている。第２基板２２０は、半導体基板２２１に、受光画素Ｐから出力された電荷に基づく画素信号を出力する読み出し回路４２を４つの受光画素Ｐ毎に１つずつ有している。第２基板２２０は、行方向に延在する複数の画素駆動線４３と、列方向に延在する複数の垂直信号線４４とを有している。第３基板２３０は、半導体基板２３１に、画素信号を処理するロジック回路５２を有している。ロジック回路３２は、例えば、垂直駆動回路５３、カラム信号処理回路５４、水平駆動回路５５およびシステム制御回路５６を有している。ロジック回路５２（具体的には水平駆動回路５５）は、受光画素Ｐ毎の出力電圧Ｖｏｕｔを外部に出力する。ロジック回路５２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路５３は、例えば、複数の受光画素Ｐを行単位で順に選択する。カラム信号処理回路５４は、例えば、垂直駆動回路５３によって選択された行の各受光画素Ｐから出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路５４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各受光画素Ｐの受光量に応じた画素データを保持する。水平駆動回路５５は、例えば、カラム信号処理回路５４に保持されている画素データを順次、外部に出力する。システム制御回路５６は、例えば、ロジック回路５２内の各ブロック（垂直駆動回路５３、カラム信号処理回路５４および水平駆動回路５５）の駆動を制御する。
　撮像装置１Ａは、上記のように、第１基板２１０、第２基板２２０および第３基板２３０がこの順に積層された構成を有し、さらに、第１基板２１０の裏面（光入射面）側に、カラーフィルタ２４０および受光レンズ２５０を備えている。カラーフィルタ２４０および受光レンズ２５０は、それぞれ、例えば、受光画素Ｐ毎に１つずつ設けられている。つまり、撮像装置１Ａは、裏面照射型の撮像装置である。
　第１基板２１０は、半導体基板２１１の表面（面２１１Ｓ１）上に絶縁層４６を積層して構成されている。第１基板２１０は、層間絶縁膜２５１の一部として、絶縁層２４６を有している。絶縁層２４６は、半導体基板２１１と、後述の半導体基板２２１との間に設けられている。半導体基板２１１は、シリコン基板で構成されている。半導体基板２１１は、例えば、表面の一部およびその近傍に、ｐウェル２４２を有しており、それ以外の領域（ｐウェル２４２よりも深い領域）に、ｐウェル２４２とは異なる導電型のＰＤ２４１を有している。ｐウェル２４２は、ｐ型の半導体領域で構成されている。ＰＤ２４１は、ｐウェル２４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板２１１は、ｐウェル２４２内に、ｐウェル２４２とは異なる導電型（具体的にはｎ型）の半導体領域として、浮遊拡散層（ＦＤ）を有している。
　第１基板２１０は、フォトダイオード、転送トランジスタＴＲおよび浮遊拡散層を受光画素Ｐ毎に有している。第１基板２１０は、半導体基板２１１の面２１１Ｓ１側（光入射面側とは反対側、第２基板２２０側）の一部に、転送トランジスタＴＲおよび浮遊拡散層が設けられた構成となっている。第１基板２１０は、各受光画素Ｐを分離する素子分離部２４３を有している。素子分離部２４３は、半導体基板２１１の法線方向（半導体基板２１１の表面に対して垂直な方向）に延在して形成されている。素子分離部２４３は、互いに隣接する２つの受光画素Ｐの間に設けられている。素子分離部２４３は、互いに隣接する受光画素Ｐ同士を電気的に分離する。素子分離部２４３は、例えば、酸化シリコンによって構成されている。素子分離部２４３は、例えば、半導体基板２１１を貫通している。第１基板２１０は、例えば、さらに、素子分離部２４３の側面であって、且つ、フォトダイオード側の面に接するｐウェル層２４４を有している。ｐウェル層２４４は、フォトダイオードとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板２１０は、例えば、さらに、半導体基板２１１の裏面（面２１１Ｓ２）に接する固定電荷膜２４５を有している。固定電荷膜２４５は、半導体基板２１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜２４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜２４５が誘起する電界により、半導体基板２１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ２４０は、半導体基板２１１の裏面側に設けられている。カラーフィルタ２４０は、例えば、固定電荷膜２４５に接して設けられており、固定電荷膜２４５を介して受光画素Ｐと対向する位置に設けられている。受光レンズ２５０は、例えば、カラーフィルタ２４０に接して設けられており、カラーフィルタ２４０および固定電荷膜２４５を介して受光画素Ｐと対向する位置に設けられている。
　第２基板２２０は、半導体基板２２１上に絶縁層２５２を積層して構成されている。絶縁層２５２は、第２基板２２０は、層間絶縁膜２５１の一部として、絶縁層２５２を有している。絶縁層２５２は、半導体基板２２１と、半導体基板２３１との間に設けられている。半導体基板２２１は、シリコン基板で構成されている。第２基板２２０は、４つの受光画素Ｐ毎に、１つの読み出し回路２２２を有している。第２基板２２０は、半導体基板２２１の表面（第３基板２３０と対向する面２２１Ｓ１）側の一部に読み出し回路２２２が設けられた構成となっている。第２基板２２０は、半導体基板２１１の表面（面２１１Ｓ１）に対して半導体基板２２１の裏面（面２１Ｓ２）を向けて第１基板２１０に貼り合わされている。つまり、第２基板２２０は、第１基板２１０に、フェイストゥーバックで貼り合わされている。第２基板２２０は、さらに、半導体基板２２１と同一の層内に、半導体基板２２１を貫通する絶縁層２５３を有している。第２基板２２０は、層間絶縁膜２５１の一部として、絶縁層２５３を有している。絶縁層２５３は、後述の貫通配線２５４の側面を覆うように設けられている。
　第１基板２１０および第２基板２２０からなる積層体は、層間絶縁膜２５１と、層間絶縁膜２５１内に設けられた貫通配線２５４を有している。上記積層体は、受光画素Ｐ毎に、１つの貫通配線２５４を有している。貫通配線２５４は、半導体基板２２１の法線方向に延びており、層間絶縁膜２５１のうち、絶縁層２５３を含む箇所を貫通して設けられている。第１基板２１０および第２基板２２０は、貫通配線２５４によって互いに電気的に接続されている。具体的には、貫通配線２５４は、浮遊拡散層および後述の接続配線２５５に電気的に接続されている。なお、貫通配線２５４は、周囲の絶縁層２４６，２５２，２５３との間に、例えば、酸素吸蔵効果を有する金属を含む金属層を有することが好ましい。これにより、貫通配線２５４を形成することによって形成された開口を介した酸素の侵入を防ぐことが可能となる。
　第１基板２１０および第２基板２２０からなる積層体は、さらに、層間絶縁膜２５１内に設けられると共に、例えば、半導体基板２１１のｐウェル２４２および第２基板２２０内の配線や、転送ゲートＴＧおよび画素駆動線４３に電気的に接続される貫通配線（図示せず）を有している。また、転送ゲートＴＧは縦型のゲート構造を有し、素子分離部１１５の深さよりも深く形成されている。また、転送ゲートＴＧの位置は、平面視において受光画素Ｐの中心から外れた位置に配置されている。
　第２基板２２０は、例えば、絶縁層２５２内に、読み出し回路４２や半導体基板２２１と電気的に接続された複数の接続部２５９を有している。第２基板２２０は、さらに、例えば、絶縁層２５２上に配線層２５６を有している。配線層２５６は、例えば、絶縁層２５７と、絶縁層２５７内に設けられた複数の画素駆動線４３および複数の垂直信号線４２４を有している。配線層２５６は、さらに、例えば、絶縁層２５７内に複数の接続配線２５５を４つの受光画素Ｐ毎に１つずつ有している。接続配線２５５は、読み出し回路４２を共有する４つの受光画素Ｐに含まれる浮遊拡散層に電気的に接続された各貫通配線２５４を互いに電気的に接続している。
　配線層２５６は、さらに、例えば、絶縁層２５７内に複数のパッド電極２５８を有している。各パッド電極２５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）等の金属で形成されている。各パッド電極２５８は、配線層２５６の表面に露出している。各パッド電極２５８は、第２基板２２０と第３基板２３０との電気的な接続と、第２基板２２０と第３基板２３０との貼り合わせに用いられる。複数のパッド電極２５８は、例えば、画素駆動線２２３および垂直信号線２２４毎に１つずつ設けられている。
　第３基板２３０は、例えば、半導体基板２３１上に層間絶縁膜２６１を積層して構成されている。なお、第３基板２３０は、後述するように、第２基板２２０に、表面側の面同士で貼り合わされていることから、第３基板２３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板２３１は、シリコン基板で構成されている。第３基板２３０は、半導体基板２３１の表面（面２３１Ｓ１）側の一部にロジック回路５２が設けられた構成となっている。第３基板２３０は、さらに、例えば、層間絶縁膜２６１上に配線層２６２を有している。配線層２６２は、例えば、絶縁層２６３と、絶縁層２６３内に設けられた複数のパッド電極２６４を有している。複数のパッド電極２６４は、ロジック回路５２と電気的に接続されている。各パッド電極２６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極２６４は、配線層２６２の表面に露出している。各パッド電極２６４は、第２基板２２０と第３基板２３０との電気的な接続と、第２基板２２０と第３基板２３０との貼り合わせに用いられる。また、パッド電極２６４は、必ずしも複数でなくてもよく、１つでもロジック回路５２と電気的に接続が可能である。第２基板２２０および第３基板２３０は、パッド電極２５８，２６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線２５４と、パッド電極２５８，２６４とを介して、ロジック回路５２に電気的に接続されている。第３基板２３０は、半導体基板２２１の表面（面２２１Ｓ１）側に半導体基板２３１の表面（面２３１Ｓ１）を向けて第２基板２２０に貼り合わされている。つまり、第３基板２３０は、第２基板２２０に、フェイストゥーフェイスで貼り合わされている。
　このように、本変形例では、フォトダイオードと画素トランジスタ（読み出し回路４２）とを異なる基板に設けるようにした。これにより、上記実施の形態の効果に加えて、フォトダイオードの面積を拡大することができ、感度や飽和容量を増加させることが可能となる。また、画素トランジスタの面積も拡大することができる。例えば、トランジスタＡＭＰのゲート長を拡大した場合には、例えばランダムテレグラフノイズ（ＲＴＳ）を低減することが可能となる。トランジスタＳＥＬ、ＲＳＴのゲート長を拡大した場合には、閾値電圧（Ｖｔｈ）やカットオフ等のトランジスタ特性のばらつきを低減することが可能となる。
［変形例４］
　上記実施の形態では、図１２において変換効率を切り替えるためのトランジスタＦＤＧを追加した例を示したが、その際の画素ブロック（例えば、画素ブロック１００Ｒ，１００Ｇｒ）の構成を図３７Ａ～図３７Ｄに示す。図３７Ａは、トランジスタＦＤＧを追加した際の画素ブロック１００Ｇｒの構成の一例を表したものである。図３７Ｂは、トランジスタＦＤＧを追加した際の画素ブロック１００Ｇｒの構成の他の例を表したものである。図３７Ｃは、トランジスタＦＤＧを追加した際の画素ブロック１００Ｒの構成の一例を表したものである。図３７Ｄは、トランジスタＦＤＧを追加した際の画素ブロック１００Ｒの構成の他の例を表したものである。
　また、複数のＳｕｂＦＤは、１つのトランジスタＦＤＧにつき１つ配置してもよいし、複数のトランジスタＦＤＧで共有していてもよい。また、複数のＳｕｂＦＤは、隣接する接続配線ＦＤＬが兼ねていてもよい。
［変形例５］
　図３８は、本開示の変形例５に係る、例えば配線層１２３に設けられた各種配線（複数のＳｕｂＦＤの接続配線ＳｕｂＦＤＬ、複数の制御線ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図３９は、図３８に示した画素ブロックの構成を表す回路図である。なお、図３９では、各画素ブロック（画素ブロック１００Ｇｂ，１００Ｒ）を構成する複数の受光画素Ｐを１つのＰＤで表し簡略化している。
　８個の受光画素Ｐからなる画素ブロック１００Ｒ，１００Ｂと、１０個の受光画素Ｐからなる画素ブロック１００Ｇｒ，１００Ｇｂとが、ＳｕｂＦＤを介して互いにＦＤを共有するようにしてもよい。ＳｕｂＦＤは、ＦＤＧトランジスタとＲＳＴトランジスタの間のノードに接続される、低変換効率駆動時の容量を確保するためのメタル配線であり、本開示における「変換効率切り替え用配線」の一具体例に相当する。
　具体的には、例えば図３８に示したように、Ｙ軸方向に隣り合う画素ブロック１００Ｇｂの変換効率切り替え用の配線（ＳｕｂＦＤ）と、画素ブロック１００ＲのＳｕｂＦＤとを接続配線ＳｕｂＦＤＬを介して互いに接続する。例えば図３９に示したように、接続されたＳｕｂＦＤの一端は、画素ブロック１００ＧｂのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと接続され、他端は画素ブロック１００ＲのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと接続される。また、Ｙ軸方向に隣り合う画素ブロック１００ＢのＳｕｂＦＤと、画素ブロック１００ＧｒのＳｕｂＦＤとを接続配線ＳｕｂＦＤＬを介して電気的に接続する。図示していないが、接続されたＳｕｂＦＤの一端は、画素ブロック１００ＢのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと接続され、他端は画素ブロック１００ＧｒのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと接続される。
　なお、図３８では、便宜上、接続配線ＳｕｂＦＤＬの線幅をＳｕｂＦＤの線幅よりも狭く示したがこれに限定されるものではない。実際には、接続配線ＳｕｂＦＤＬの線幅は、ＳｕｂＦＤの線幅と同等に形成される。
　以上により、Ｙ軸方向に隣り合う画素ブロック（例えば、画素ブロック１００Ｇｂと画素ブロック１００Ｒ、または、画素ブロック１００Ｂと画素ブロック１００Ｇｒ）は、互いに画素ブロックにそれぞれ設けられたＳｕｂＦＤの容量を効率的に利用できるようになり、ダイナミックレンジを拡大させることが可能となる。加えて、低変換効率（Ｌｏｗ）時の変換効率をより低下させることが可能となる。
　また、上記実施の形態等の撮像装置１のユニットＵでは、８個の受光画素Ｐからなる画素ブロック１００Ｒ，１００Ｂと、１０個の受光画素Ｐからなる画素ブロック１００Ｇｒ，１００Ｇｒとの間で変換効率に差分が生じる。そのため、後段の補正回路において変換効率を一致させることが望ましい。
　これに対して本変形例では、Ｙ軸方向に隣り合う、８個の受光画素Ｐからなる画素ブロック１００Ｒと１０個の受光画素Ｐからなる画素ブロック１００Ｇｂとの間、８個の受光画素Ｐからなる画素ブロック１００Ｂと１０個の受光画素Ｐからなる画素ブロック１００Ｇｒとの間において、それぞれ、ＳｕｂＦＤを介してＦＤを共有するようにした。これにより、ユニットＵ内においてＦＤを共有する構成画素数が共に１８個となるため、低変換効率（Ｌｏｗ）時の変換効率の差が小さくなる。よって、上記実施の形態等において変換効率の差分に対応するためにＬｏｗ系統用に２系統設けられていたアナログ回路を共通化することが可能となる。
　更に、本変形例では、Ｙ軸方向に隣り合う画素ブロック間で共有されるＳｕｂＦＤを、それぞれの画素ブロックのトランジスタＲＳＴのソースに接続するようにしたので、高変換効率（Ｈｉｇｈ）時には、ＦＤを共有する画素ブロックの少なくとも一方のトランジスタＲＳＴをオン状態にし、トランジスタＦＤＧをオフ状態にすることにより、ＳｕｂＦＤが電源電位（ＶＤＤ）に固定される。これにより、ＦＤ－ＦＤカップリング容量が低減される。よって、ＳｕｂＦＤを共有する画素ブロック間の信号の混色を低減することが可能となる。
［変形例６］
　図４０は、本開示の変形例６に係る、例えば配線層１２３に設けられた各種配線（複数のＳｕｂＦＤの接続配線ＳｕｂＦＤＬ、複数の制御線ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。図４１は、図４０に示した画素ブロックの構成を表す回路図である。なお、図４１では、各画素ブロック（画素ブロック１００Ｇｂ，１００Ｒ）を構成する複数の受光画素Ｐを１つのＰＤで表し簡略化している。
　上記変形例５のように、Ｙ軸方向に隣り合う、画素ブロック１００ＧｂのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと、画素ブロック１００ＲのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインとに接続されるＳｕｂＦＤの間、画素ブロック１００ＢのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインと、画素ブロック１００ＧｒのトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインとに接続されるＳｕｂＦＤの間には、それぞれ、スイッチ素子１１７を配置するようにしてもよい。具体的には、ＳｕｂＦＤの一部をスイッチ素子１１７の近傍で他の配線層（例えば、配線層１２２）にビアを介して落とし、スイッチ素子１１７のオン／オフの切り替えによってＳｕｂＦＤの接続と分離とを制御する。
　例えば、高変換効率（Ｈｉｇｈ）時にはスイッチ素子１１７をオフ状態、低変換効率（Ｌｏｗ）時にはスイッチ素子１１７をオン状態にする。これにより、高変換効率（Ｈｉｇｈ）時にＳｕｂＦＤは電気的に浮遊状態となるため、ＳｕｂＦＤを介したＦＤ－ＦＤカップリングが抑制される。よって、ＳｕｂＦＤを共有する画素ブロック間（例えば、画素ブロック１００Ｇｂと画素ブロック１００Ｒとの間、画素ブロック１００Ｇｂと画素ブロック１００Ｂとの間）の信号の混色を低減することが可能となる。
［変形例７］
　図４２は、本開示の変形例７に係る、画素ブロックの構成を表す回路図である。なお、図４２では、各画素ブロック（画素ブロック１００Ｇｂ，１００Ｒ）を構成する複数の受光画素Ｐを１つのＰＤで表し簡略化している。図４３は、図４２に示した画素ブロックにおける高変換効率換駆動時および低変換効率駆動時の各トランジスタのタイミングチャート図である。
　上記変形例５では、高変換効率（Ｈｉｇｈ）時にＳｕｂＦＤを電源電位（ＶＤＤ）に固定する例を示したが、これに限定されるものではない。例えば、図４２に示したように、トランジスタＲＳＴのドレインを別の電源線（ＶＢ）に接続し、画素アレイ外に配置した切り替えスイッチを使って、画素をリセットする際は電源電位（ＶＤＤ）に接続し、蓄積期間および高変換効率（Ｈｉｇｈ）時は固定電位（例えば、ＧＮＤ）に接続してもよい。
　これにより、上記変形例５と同様に、ＳｕｂＦＤを共有する画素ブロック間（例えば、画素ブロック１００Ｇｂと画素ブロック１００Ｒとの間、画素ブロック１００Ｇｂと画素ブロック１００Ｂとの間）の信号の混色を低減することが可能となる。加えて、上記変形例５のようにＳｕｂＦＤをＶＤＤに電位固定した場合には、信号に電源ノイズが乗る（電源電圧変動除去比；ＰＳＲＲ）虞があるが、本変形例のようにＧＮＤに固定することにより、ＰＳＲＲを防止することが可能となる。
［変形例８］
　図４４は、本開示の変形例８に係る、画素ブロックの構成を表す回路図である。なお、図４４では、各画素ブロック（画素ブロック１００Ｇｂ，１００Ｒ）を構成する複数の受光画素Ｐを１つのＰＤで表し簡略化している。
　上記変形例５～７では、画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００ＢにおいてトランジスタＲＳＴおよびトランジスタＦＤＧが直列に接続されている例を示したが、これに限定されるものではない。トランジスタＲＳＴおよびトランジスタＦＤＧは、図４４に示したように、ＦＤに対して並列に接続されていてもよい。
　このように、ＦＤに対するトランジスタＲＳＴおよびトランジスタＦＤＧの接続を直列および並列の両方を選択できるようにすることで、レイアウトの自由度を向上させることができる。
［変形例９］
　図４５は、本開示の変形例９に係る、例えば配線層１２３に設けられた各種配線（複数のＳｕｂＦＤの接続配線ＳｕｂＦＤＬ、複数の制御線ＳＥＬＬ、複数の信号線ＶＳＬ、基準電位線ＶＳＳおよび電源線ＶＤＤＬ）を画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００Ｂの外形と共に表したものである。
　上記変形例５～８では、Ｙ軸方向に隣り合う、画素ブロック１００Ｇｂと画素ブロック１００ＲとにおいてＳｕｂＦＤを、画素ブロック１００Ｂと画素ブロック１００ＧｒとにおいてＳｕｂＦＤを共有するようにしたが、これに限定されるものではない。ＳｕｂＦＤは、Ｘ軸方向に隣り合う画素ブロック１００Ｇｒと画素ブロック１００Ｒとにおいて、画素ブロック１００Ｇｂと画素ブロック１００Ｂとにおいて共有するようにしてもよい。
　このように、Ｘ軸方向またはＹ軸方向に隣り合う画素ブロック１００Ｒ，１００Ｇｒ，１００Ｇｂ，１００ＢにおいてＳｕｂＦＤを共有できるようにすることで、レイアウトや駆動の設計の自由度を向上させることができる。
［その他の変形例］
　また、これらの変形例は互いに組み合わせてもよい。例えば、Ｙ軸方向に隣り合う、画素ブロック１００Ｇｂと画素ブロック１００ＲとにおいてＳｕｂＦＤを、画素ブロック１００Ｂと画素ブロック１００ＧｒとにおいてＳｕｂＦＤを共有したうえで、さらにＸ軸方向に隣り合う画素ブロック１００Ｇｒと画素ブロック１００Ｒとにおいて、画素ブロック１００Ｇｂと画素ブロック１００Ｂを共有してもよい。これにより、低変換効率時にさらに変換効率を低くすることが可能となる。
＜３．撮像装置の使用例＞
　図４７は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４９は、撮像部１２０３１の設置位置の例を示す図である。
　図４９では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。車両に搭載される撮像装置では、撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、画素アレイにおける画素ブロックの配置、および画素ブロックにおける受光画素Ｐの配置は、上記実施の形態などに記載された配置に限定されるものではなく、様々な配置が可能である。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、撮像画像の画質を高めることができる。
（１）
　それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素を有し、前記複数の受光画素は、それぞれが第１の方向に隣り合う２つの受光画素を含む複数の第１の画素ペアに区分された複数の画素ブロックと、
　前記複数の第１の画素ペアに対応する位置にそれぞれ設けられた複数のレンズと、
　前記複数の第１の画素ペアの前記第１の方向に隣り合う２つの受光画素の境界に配置され、それぞれが前記複数の第１の画素ペアにおいて共有された複数の浮遊拡散層と
　を備えた撮像装置。
（２）
　前記複数の受光画素のそれぞれに設けられた、受光量に応じた電荷を光電変換により生成する複数の受光部と、前記複数の受光部のそれぞれにおいて生成された前記電荷を前記複数の浮遊拡散層に転送する複数の第１のトランジスタとをさらに有し、
　前記複数の第１のトランジスタのそれぞれのゲートは、前記複数の第１の画素ペアのそれぞれにおいて、前記複数の浮遊拡散層を間にして前記第１の方向に沿って対向配置され、
　前記複数の浮遊拡散層のそれぞれは、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分に対して法線方向にずれて配置される、前記（１）に記載の撮像装置。
（３）
　前記複数の浮遊拡散層上には、それぞれ、複数の浮遊拡散層コンタクトがさらに設けられており、
　前記複数の浮遊拡散層コンタクトは、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分上または前記複数の浮遊拡散層と共に、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分に対して法線方向にずれて配置される、前記（２）に記載の撮像装置。
（４）
　前記複数の画素ブロック毎に設けられた複数の第２のトランジスタをさらに有し、
　前記複数の第２のトランジスタは、前記複数の第１のトランジスタとは、前記第１の方向と交差する第２の方向に異なる位置において前記第１の方向に沿って設けられており、
　前記複数の受光部と前記複数の第２のトランジスタとは第１の素子分離部によって電気的に分離される、前記（２）または（３）に記載の撮像装置。
（５）
　前記第１の素子分離部は絶縁層を含んで形成されており、
　前記複数の浮遊拡散層は、平面視において前記第１の素子分離部寄りに設けられている、前記（４）に記載の撮像装置。
（６）
　前記第１の素子分離部は不純物層を含んで形成されており、
　前記複数の浮遊拡散層は、平面視において前記第１の素子分離部から遠ざかる方向に設けられている、前記（４）に記載の撮像装置。
（７）
　前記第１の方向において隣り合う前記複数の第２のトランジスタの間にそれぞれ設けられ、前記第１の方向において隣り合う前記複数の第２のトランジスタを互いに電気的に分離する複数の第２の素子分離部をさらに有する、前記（４）乃至（６）のうちのいずれか１つに記載の撮像装置。
（８）
　前記複数の第２の素子分離部は、絶縁層または不純物層を含んで形成されている、前記（７）に記載の撮像装置。
（９）
　前記複数の受光画素は、前記第１の方向と交差する第２の方向に隣り合う２つの受光画素を第２の画素ペアとして前記第２の方向に周期的に配置され、且つ、前記第１の方向に隣り合う２つの前記第２の画素ペアは互いに鏡像構造を有する、前記（１）乃至（８）のうちのいずれか１つに記載の撮像装置。
（１０）
　対向する第１の面および第２の面を有し、前記複数の受光画素がマトリクス状に配置されると共に、前記複数の受光部のそれぞれが、前記複数の受光画素毎に埋め込み形成された半導体基板をさらに有し、
　前記複数のレンズは前記半導体基板の前記第２の面側に設けられ、前記複数の浮遊拡散層、前記複数の第１のトランジスタおよび前記複数の第２のトランジスタはそれぞれ前記半導体基板の前記第１の面に設けられる、前記（３）乃至（９）のうちのいずれか１つに記載の撮像装置。
（１１）
　前記半導体基板の前記第１の面には、前記半導体基板に固定電位を印加する複数の基板コンタクトがさらに設けられる、前記（１０）に記載の撮像装置。
（１２）
　前記複数の基板コンタクトは、平面視において、前記第１の方向に沿って設けられた前記複数の第２のトランジスタの間に設けられる、前記（１１）に記載の撮像装置。
（１３）
　前記複数の基板コンタクトは、平面視において、前記第１の方向に隣り合う前記複数の受光部の間にそれぞれ設けられる、前記（１１）に記載の撮像装置。
（１４）
　前記複数の画素ブロックのそれぞれにおいて、前記第１の方向と交差する第２の方向に並ぶ２つの前記第１の画素ペアは、前記第１の方向においてずれて配置されている、前記（１）乃至（１３）のうちのいずれか１つに記載の撮像装置。
（１５）
　前記複数の画素ブロックは、第１の画素ブロックと、第２の画素ブロックとを含み、
　前記第１の画素ブロックにおいて、前記複数の受光画素は、第１の配置パターンで配置され、
　前記第２の画素ブロックにおいて、前記複数の受光画素は、第２の配置パターンで配置される、前記（１）乃至（１４）のうちのいずれか１つに記載の撮像装置。
（１６）
　前記複数の画素ブロックは、最小繰り返し単位として２行×２列に配置された、２つの前記第１の画素ブロックおよび２つの前記第２の画素ブロックを有し、
　前記２つの第１の画素ブロックと、前記２つの第２の画素ブロックとは互いに交差する対角線上に配置される、前記（１５）に記載の撮像装置。
（１７）
　前記第１の画素ブロックにおける前記複数の受光画素の数は、前記第２の画素ブロックにおける前記複数の受光画素の数より多く、
　前記２つの第１の画素ブロックに含まれる前記複数の受光画素は、緑色の前記カラーフィルタを含み、
　前記２つの第２の画素ブロックのうちの一方の前記第２の画素ブロックに含まれる前記複数の受光画素は、赤色の前記カラーフィルタを含み、
　前記２つの第２の画素ブロックのうちの他方の前記第２の画素ブロックに含まれる前記複数の受光画素は、青色の前記カラーフィルタを含む、前記（１６）に記載の撮像装置。
（１８）
　前記複数の受光画素のそれぞれに設けられた、受光量に応じた電荷を光電変換により生成する複数の受光部と、前記複数の受光部のそれぞれにおいて生成された前記電荷を前記複数の浮遊拡散層に転送する複数の第１のトランジスタと、
　前記複数の画素ブロック毎に、前記複数の第１のトランジスタとは前記第１の方向と交差する第２の方向に異なる位置において前記第１の方向に沿って設けられた複数の第２のトランジスタとをさらに有し、
　前記最小繰り返し単位において、前記複数の浮遊拡散層、前記複数の第１のトランジスタおよび前記複数の第２のトランジスタは、平面視において、前記最小繰り返し単位の中心に対して点対称に配置される、前記（１６）または（１７）に記載の撮像装置。
（１９）
　前記最小繰り返し単位において、前記２つの第１の画素ブロックおよび前記２つの第２の画素ブロックのそれぞれに設けられた前記複数の浮遊拡散層、前記複数の第１のトランジスタ、前記複数の第２のトランジスタおよび基準電位を供給する基準電位線に接続される複数の配線は、平面視において、前記最小繰り返し単位の中心に対して点対称に配置される、前記（１６）乃至（１８）のうちのいずれか１つに記載の撮像装置。
（２０）
　前記第２のトランジスタとして、増幅トランジスタ、選択トランジスタおよびリセットトランジスタを有し、
　１つの前記画素ブロックにおいて設けられた前記複数の浮遊拡散層は互いに連続する第１の配線を介して前記増幅トランジスタに接続され、
　前記第１の配線を含む配線層内には、１つの前記画素ブロックにおいて設けられた前記複数の第１のトランジスタに接続される制御線の一部が、前記第１の配線に沿って設けられている、前記（１９）に記載の撮像装置。
（２１）
　前記第２のトランジスタとして変換効率切替トランジスタをさらに有する、前記（２０）に記載の撮像装置。
（２２）
　前記複数の画素ブロック毎に前記第１の方向に沿って設けられる複数の第２のトランジスタをさらに有し、
　前記複数の第２トランジスタは、前記第１の方向および前記第２の方向のそれぞれに周期的に配置され、前記第１の方向の繰り返し周期は前記第２の方向の繰り返し周期よりも大きい、前記（４）乃至（２１）のうちのいずれか１つに記載の撮像装置。
（２３）
　前記第１の方向の繰り返し周期は、前記第２の方向の繰り返し周期の２倍である、前記（２２）に記載の撮像装置。
（２４）
　前記複数の受光部、前記複数の浮遊拡散層および前記第１のトランジスタが設けられた第１基板と、
　前記第２のトランジスタを含む読み出し回路が設けられた第２基板と、
　前記第１基板と前記第２基板とを電気的に接続する貫通配線とをさらに有する、前記（４）乃至（２３）のうちのいずれか１つに記載の撮像装置。
（２５）
　前記複数の第１のトランジスタのそれぞれのゲートは、平面視において前記複数の受光画素それぞれの中心部から外れた位置に設けられている、前記（２）乃至（２４）のうちのいずれか１つに記載の撮像装置。
（２６）
　前記複数の第１のトランジスタのそれぞれのゲートは縦型のゲート構造を有し、前記第１の素子分離部よりも深い、前記（４）乃至（２５）のうちのいずれか１つに記載の撮像装置。
（２７）
　前記第１の画素ブロックと前記第２の画素ブロックとは、変換効率切り替え用配線を介して互いに電気的に接続されている、前記（２１）乃至（２６）のうちのいずれか１つに記載の撮像装置。
（２８）
　前記変換効率切り替え用配線の間にスイッチ素子をさらに有し、
　前記スイッチ素子を介して前記第１の画素ブロックと前記第２の画素ブロックとの電気的に接続と分離がなされる、前記（２７）に記載の撮像装置。
（２９）
　前記変換効率切り替え用配線は、高変換効率駆動時に電源電位に固定される、前記（２７）または（２８）に記載の撮像装置。
（３０）
　前記変換効率切り替え用配線は、高変換効率駆動時にグランド電位に固定される、前記（２７）または（２８）に記載の撮像装置。
（３１）
　前記リセットトランジスタのドレインに電源線を接続し、前記複数の受光画素がアレイ状に配置されてなる画素アレイ外に配置した切り替えスイッチを使って電圧を切り替える、前記（２７）乃至（３０）のうちのいずれか１つに記載の撮像装置。
（３２）
　前記リセットトランジスタと前記変換効率切替トランジスタとは直列に接続されている、前記（２７）乃至（３１）のうちのいずれか１つに記載の撮像装置。
（３３）
　前記リセットトランジスタと前記変換効率切替トランジスタとは並列に接続されている、前記（２７）乃至（３１）のうちのいずれか１つに記載の撮像装置。
（３４）
　前記変換効率切り替え用配線は、行方向に隣接する前記第１の画素ブロックと前記第２の画素ブロックとを接続する、前記（２７）乃至（３３）のうちのいずれか１つに記載の撮像装置。
（３５）
　前記変換効率切り替え用配線は、列方向に隣接する前記第１の画素ブロックと前記第２の画素ブロックとを接続する、前記（２７）乃至（３３）のうちのいずれか１つに記載の撮像装置。
　本出願は、日本国特許庁において２０２１年８月３１日に出願された日本特許出願番号２０２１－１４１８８０号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (35)

  1. 　それぞれが、互いに同じ色のカラーフィルタを含む複数の受光画素を有し、前記複数の受光画素は、それぞれが第１の方向に隣り合う２つの受光画素を含む複数の第１の画素ペアに区分された複数の画素ブロックと、
    　前記複数の第１の画素ペアに対応する位置にそれぞれ設けられた複数のレンズと、
    　前記複数の第１の画素ペアの前記第１の方向に隣り合う２つの受光画素の境界に配置され、それぞれが前記複数の第１の画素ペアにおいて共有された複数の浮遊拡散層と
    　を備えた撮像装置。
  2. 　前記複数の受光画素のそれぞれに設けられた、受光量に応じた電荷を光電変換により生成する複数の受光部と、前記複数の受光部のそれぞれにおいて生成された前記電荷を前記複数の浮遊拡散層に転送する複数の第１のトランジスタとをさらに有し、
    　前記複数の第１のトランジスタのそれぞれのゲートは、前記複数の第１の画素ペアのそれぞれにおいて、前記複数の浮遊拡散層を間にして前記第１の方向に沿って対向配置され、
    　前記複数の浮遊拡散層のそれぞれは、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分に対して法線方向にずれて配置される、請求項１に記載の撮像装置。
  3. 　前記複数の浮遊拡散層上には、それぞれ、複数の浮遊拡散層コンタクトがさらに設けられており、
    　前記複数の浮遊拡散層コンタクトは、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分上または前記複数の浮遊拡散層と共に、前記第１の方向に沿って対向配置された前記複数の第１のトランジスタのそれぞれのゲートの中心を通る線分に対して法線方向にずれて配置される、請求項２に記載の撮像装置。
  4. 　前記複数の画素ブロック毎に設けられた複数の第２のトランジスタをさらに有し、
    　前記複数の第２のトランジスタは、前記複数の第１のトランジスタとは、前記第１の方向と交差する第２の方向に異なる位置において前記第１の方向に沿って設けられており、
    　前記複数の受光部と前記複数の第２のトランジスタとは第１の素子分離部によって電気的に分離される、請求項２に記載の撮像装置。
  5. 　前記第１の素子分離部は絶縁層を含んで形成されており、
    　前記複数の浮遊拡散層は、平面視において前記第１の素子分離部寄りに設けられている、請求項４に記載の撮像装置。
  6. 　前記第１の素子分離部は不純物層を含んで形成されており、
    　前記複数の浮遊拡散層は、平面視において前記第１の素子分離部から遠ざかる方向に設けられている、請求項４に記載の撮像装置。
  7. 　前記第１の方向において隣り合う前記複数の第２のトランジスタの間にそれぞれ設けられ、前記第１の方向において隣り合う前記複数の第２のトランジスタを互いに電気的に分離する複数の第２の素子分離部をさらに有する、請求項４に記載の撮像装置。
  8. 　前記複数の第２の素子分離部は、絶縁層または不純物層を含んで形成されている、請求項７に記載の撮像装置。
  9. 　前記複数の受光画素は、前記第１の方向と交差する第２の方向に隣り合う２つの受光画素を第２の画素ペアとして前記第２の方向に周期的に配置され、且つ、前記第１の方向に隣り合う２つの前記第２の画素ペアは互いに鏡像構造を有する、請求項１に記載の撮像装置。
  10. 　対向する第１の面および第２の面を有し、前記複数の受光画素がマトリクス状に配置されると共に、前記複数の受光部のそれぞれが、前記複数の受光画素毎に埋め込み形成された半導体基板をさらに有し、
    　前記複数のレンズは前記半導体基板の前記第２の面側に設けられ、前記複数の浮遊拡散層、前記複数の第１のトランジスタおよび前記複数の第２のトランジスタはそれぞれ前記半導体基板の前記第１の面に設けられる、請求項３に記載の撮像装置。
  11. 　前記半導体基板の前記第１の面には、前記半導体基板に固定電位を印加する複数の基板コンタクトがさらに設けられる、請求項１０に記載の撮像装置。
  12. 　前記複数の基板コンタクトは、平面視において、前記第１の方向に沿って設けられた前記複数の第２のトランジスタの間に設けられる、請求項１１に記載の撮像装置。
  13. 　前記複数の基板コンタクトは、平面視において、前記第１の方向に隣り合う前記複数の受光部の間にそれぞれ設けられる、請求項１１に記載の撮像装置。
  14. 　前記複数の画素ブロックのそれぞれにおいて、前記第１の方向と交差する第２の方向に並ぶ２つの前記第１の画素ペアは、前記第１の方向においてずれて配置されている、請求項１に記載の撮像装置。
  15. 　前記複数の画素ブロックは、第１の画素ブロックと、第２の画素ブロックとを含み、
    　前記第１の画素ブロックにおいて、前記複数の受光画素は、第１の配置パターンで配置され、
    　前記第２の画素ブロックにおいて、前記複数の受光画素は、第２の配置パターンで配置される、請求項１に記載の撮像装置。
  16. 　前記複数の画素ブロックは、最小繰り返し単位として２行×２列に配置された、２つの前記第１の画素ブロックおよび２つの前記第２の画素ブロックを有し、
    　前記２つの第１の画素ブロックと、前記２つの第２の画素ブロックとは互いに交差する対角線上に配置される、請求項１５に記載の撮像装置。
  17. 　前記第１の画素ブロックにおける前記複数の受光画素の数は、前記第２の画素ブロックにおける前記複数の受光画素の数より多く、
    　前記２つの第１の画素ブロックに含まれる前記複数の受光画素は、緑色の前記カラーフィルタを含み、
    　前記２つの第２の画素ブロックのうちの一方の前記第２の画素ブロックに含まれる前記複数の受光画素は、赤色の前記カラーフィルタを含み、
    　前記２つの第２の画素ブロックのうちの他方の前記第２の画素ブロックに含まれる前記複数の受光画素は、青色の前記カラーフィルタを含む、請求項１６に記載の撮像装置。
  18. 　前記複数の受光画素のそれぞれに設けられた、受光量に応じた電荷を光電変換により生成する複数の受光部と、前記複数の受光部のそれぞれにおいて生成された前記電荷を前記複数の浮遊拡散層に転送する複数の第１のトランジスタと、
    　前記複数の画素ブロック毎に、前記複数の第１のトランジスタとは前記第１の方向と交差する第２の方向に異なる位置において前記第１の方向に沿って設けられた複数の第２のトランジスタとをさらに有し、
    　前記最小繰り返し単位において、前記複数の浮遊拡散層、前記複数の第１のトランジスタおよび前記複数の第２のトランジスタは、平面視において、前記最小繰り返し単位の中心に対して点対称に配置される、請求項１６に記載の撮像装置。
  19. 　前記最小繰り返し単位において、前記２つの第１の画素ブロックおよび前記２つの第２の画素ブロックのそれぞれに設けられた前記複数の浮遊拡散層、前記複数の第１のトランジスタ、前記複数の第２のトランジスタおよび基準電位を供給する基準電位線に接続される複数の配線は、平面視において、前記最小繰り返し単位の中心に対して点対称に配置される、請求項１６に記載の撮像装置。
  20. 　前記第２のトランジスタとして、増幅トランジスタ、選択トランジスタおよびリセットトランジスタを有し、
    　１つの前記画素ブロックにおいて設けられた前記複数の浮遊拡散層は互いに連続する第１の配線を介して前記増幅トランジスタに接続され、
    　前記第１の配線を含む配線層内には、１つの前記画素ブロックにおいて設けられた前記複数の第１のトランジスタに接続される制御線の一部が、前記第１の配線に沿って設けられている、請求項１９に記載の撮像装置。
  21. 　前記第２のトランジスタとして変換効率切替トランジスタをさらに有する、請求項２０に記載の撮像装置。
  22. 　前記複数の画素ブロック毎に前記第１の方向に沿って設けられる複数の第２のトランジスタをさらに有し、
    　前記複数の第２トランジスタは、前記第１の方向および前記第２の方向のそれぞれに周期的に配置され、前記第１の方向の繰り返し周期は前記第２の方向の繰り返し周期よりも大きい、請求項４に記載の撮像装置。
  23. 　前記第１の方向の繰り返し周期は、前記第２の方向の繰り返し周期の２倍である、請求項２２に記載の撮像装置。
  24. 　前記複数の受光部、前記複数の浮遊拡散層および前記第１のトランジスタが設けられた第１基板と、
    　前記第２のトランジスタを含む読み出し回路が設けられた第２基板と、
    　前記第１基板と前記第２基板とを電気的に接続する貫通配線とをさらに有する、請求項４に記載の撮像装置。
  25. 　前記複数の第１のトランジスタのそれぞれのゲートは、平面視において前記複数の受光画素それぞれの中心部から外れた位置に設けられている、請求項２に記載の撮像装置。
  26. 　前記複数の第１のトランジスタのそれぞれのゲートは縦型のゲート構造を有し、前記第１の素子分離部よりも深い、請求項４に記載の撮像装置。
  27. 　前記第１の画素ブロックと前記第２の画素ブロックとは、変換効率切り替え用配線を介して互いに電気的に接続されている、請求項２１に記載の撮像装置。
  28. 　前記変換効率切り替え用配線の間にスイッチ素子をさらに有し、
    　前記スイッチ素子を介して前記第１の画素ブロックと前記第２の画素ブロックとの電気的に接続と分離がなされる、請求項２７に記載の撮像装置。
  29. 　前記変換効率切り替え用配線は、高変換効率駆動時に電源電位に固定される、請求項２７に記載の撮像装置。
  30. 　前記変換効率切り替え用配線は、高変換効率駆動時にグランド電位に固定される、請求項２７に記載の撮像装置。
  31. 　前記リセットトランジスタのドレインに電源線を接続し、前記複数の受光画素がアレイ状に配置されてなる画素アレイ外に配置した切り替えスイッチを使って電圧を切り替える、請求項２７に記載の撮像装置。
  32. 　前記リセットトランジスタと前記変換効率切替トランジスタとは直列に接続されている、請求項２７に記載の撮像装置。
  33. 　前記リセットトランジスタと前記変換効率切替トランジスタとは並列に接続されている、請求項２７に記載の撮像装置。
  34. 　前記変換効率切り替え用配線は、行方向に隣接する前記第１の画素ブロックと前記第２の画素ブロックとを接続する、請求項２７に記載の撮像装置。
  35. 　前記変換効率切り替え用配線は、列方向に隣接する前記第１の画素ブロックと前記第２の画素ブロックとを接続する、請求項２７に記載の撮像装置。
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