WO2022158126A1 - 電力変換装置および地絡検出方法 - Google Patents
電力変換装置および地絡検出方法 Download PDFInfo
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Definitions
- the present invention relates to a power conversion device that drives a motor and a cable or motor ground fault detection method using the same.
- Patent Document 1 discloses a method for detecting a ground fault via a resistor by comparing a potential difference between at least one phase of the inverter output terminal and one pole of the DC bus with a reference voltage when the inverter is stopped. By doing so, a ground fault at the inverter output end is detected.
- a voltage dividing resistor and a comparator are used as a circuit configuration for detection. When a ground fault occurs, the impedance between the output terminal and the ground becomes low and the voltage of the inverter output terminal rises. The aforementioned comparator compares this voltage rise with a reference voltage and determines that a ground fault has occurred when the reference voltage is exceeded.
- An object of the present invention is to provide a power converter and a ground fault detection method capable of reducing the range of capacitance conditions in which erroneous detection occurs due to parasitic capacitance Cp and suppressing erroneous detection. .
- the present invention includes a diode bridge circuit that converts three-phase AC power into DC power, an inverter circuit that has a plurality of switch elements that control the current flowing through a cable connected to an external device, and a diode A power conversion device having two DC voltage wirings connecting a bridge circuit and the inverter circuit, wherein from a first voltage information signal obtained by dividing the voltage between the cable and one of the DC voltage wirings, the preceding A periodically occurring mountain-shaped waveform having two peaks, a first peak that follows and a second peak that follows, is extracted, and the second peak value is higher than a preset first threshold value. If it is high and the difference value between the first peak value and the second peak value is lower than a preset second threshold value, it is determined that a ground fault has occurred in the external device and the connecting cable. .
- the range of capacitance conditions in which erroneous detection occurs due to the parasitic capacitance Cp can be reduced, and erroneous detection can be suppressed.
- FIG. 1 is a configuration diagram of a power conversion device in Example 1.
- FIG. 4 is a circuit diagram extracting a circuit portion related to a U-phase output voltage VUN for a DC voltage bus N in Embodiment 1.
- FIG. FIG. 10 is a simulation calculation result of a voltage waveform when the parasitic capacitance Cp is 0 in Example 1.
- FIG. 10 is a simulation calculation result of a voltage waveform when the parasitic capacitance Cp is 10 nF in Example 1.
- FIG. 4 is an overall processing flowchart for diagnosing a ground fault in Embodiment 1.
- FIG. 4 is an overall processing flowchart for diagnosing a ground fault in Embodiment 1.
- FIG. 4 is a processing flowchart of ground fault diagnosis in the first embodiment; It is an example of the voltage information EUNn waveform when the power cable TC in the first embodiment is single-phase grounded and neutral point grounded. 4 is an example of a waveform of voltage information EUNn in Example 1.
- FIG. 4 is a processing flowchart for extracting a first peak value Ep1 and a second peak value Ep2 in Example 1.
- FIG. 4 is a table summarizing extracted first peak values Ep1 in Example 1.
- FIG. 4 is a table summarizing extracted second peak values Ep2 in Example 1.
- FIG. 4 is a table summarizing difference values Ep1-Ep2 in Example 1.
- FIG. 7 is a table summarizing the values of determination results Jdg output by the control circuit in Example 1.
- FIG. FIG. 11 is a configuration diagram of a control circuit in Example 2; 10 is a processing flowchart of ground fault diagnosis in Embodiment 2.
- FIG. 10 is a table summarizing examples of average values Eav
- FIG. 1 is a configuration diagram of the power converter in this embodiment.
- the power conversion device 1 includes a diode bridge circuit 2 that inputs three-phase AC power and converts it to DC power, a smoothing capacitor 3, and an inverter circuit 4 that includes a plurality of switch elements that control the current flowing through a cable connected to an external device. It has
- the power conversion device 1 also includes a control circuit 5 for controlling the operation of the power conversion device 1, a display 6 for displaying output information from the control circuit 5, and a transmitter for transmitting to an external system.
- the control circuit 5 includes a CPU or a microcomputer as hardware, and executes control processing by performing software processing using various processing programs and data stored in a memory. Note that the software processing may be replaced with an FPGA (Field-Programmable Gate Array).
- Three motor cables MC are connected to the output terminals U, V, and W of the power conversion device 1, and a motor MT is connected at the end thereof.
- three power cables TC are connected to the input terminals R, S, and T of the power converter 1, and the ends thereof are connected to the secondary side of the transformer TRN.
- the power cable TC and the secondary side of the transformer TRN are single-phase grounded or neutral grounded.
- This embodiment mainly provides an effective ground fault determination method when one of the three power cables TC is connected to the ground G and is single-phase grounded.
- the S phase is connected to the ground G to form a one-phase ground.
- An insulation resistance RGF and a parasitic capacitance Cp exist between the ground G and the three motor cables MC and wiring inside the motor MT enclosed by the dashed lines.
- voltage information of the U-phase output voltage VUN for the DC voltage bus N in the inverter circuit 4 is used to detect a drop in the insulation resistance RGF, and this is determined as a ground fault.
- the U-phase, V-phase, and W-phase are connected via wiring inductance and winding inductance in the motor. However, since the influence of these inductances can be ignored, the U-phase, V-phase, and W-phase can be considered to be at the same potential. Therefore, the V-phase output voltage or the W-phase output voltage for the DC voltage bus N may be used instead of the U-phase output voltage VUN.
- the diode bridge circuit 2 is composed of six diodes, converts AC power input from input terminals R, S, and T into DC power, and outputs the DC power to DC voltage buses N and P.
- the rectifying action of the diode bridge circuit 2 generates a DC voltage VDC in which the DC voltage bus P is a positive voltage and the DC voltage bus N is a negative voltage.
- a smoothing capacitor 3 has its ends connected to the DC voltage buses N and P and smoothes the DC voltage VDC.
- the inverter circuit 4 converts the DC power supplied from the DC voltage buses N and P into AC power for driving the motor, and outputs the AC power to the output terminals U, V, and W.
- the power converter 1 includes a resistor R1, a resistor R2, a current amplifier 8, and a voltage measuring circuit 10 at the output of the inverter circuit 4.
- a resistor R1 and a resistor R2 are connected in series between the output terminal U and the DC voltage bus N, divide the voltage VUN between the output terminal U and the DC voltage bus N, and function as a resistor voltage dividing circuit.
- the purpose of the voltage division is to allow the voltage information of the voltage VUN of 100V or more to be processed by the subsequent current amplifier 8 and voltage measurement circuit 10 with low withstand voltage parts of 5V or less.
- a current amplifying amplifier 8 having a high input resistance is used so as not to affect the voltage division value.
- the voltage measuring circuit 10 measures the voltage obtained by dividing the voltage VUN through the current amplifier 8, converts the analog voltage VUN into corresponding digital voltage information EUN, and supplies it to the control circuit 5. .
- the power converter 1 includes a resistor R3, a resistor R4, a current amplifier 9, and a voltage measuring circuit 11 at the DC voltage input section of the inverter circuit 4.
- a resistor R3 and a resistor R4 are connected in series between the DC voltage buses P and N, divide the voltage VDC between the DC voltage buses P and N, and function as a resistor voltage dividing circuit.
- a current amplifying amplifier 9 with a high input resistance is used so as not to affect the voltage division value.
- the voltage measurement circuit 11 measures the voltage obtained by dividing the voltage VDC through the current amplifier 9, converts the analog voltage VDC into corresponding digital voltage information EDC, and supplies it to the control circuit 5. .
- the control circuit 5 includes a waveform storage unit 21, a first peak value extraction unit 22, a second peak value extraction unit 23, a subtractor 24, comparators 25 and 26, an AND gate 27, a divider 28, and a ground state determination unit. 29 and a resistance value estimator 30 .
- the divider 28 divides the voltage information EUN sent from the voltage measurement circuit 10 by the voltage information EDC sent from the voltage measurement circuit 11, and outputs voltage information EUNn. Since the voltage information VUN is normalized by this division work, even if the three-phase AC input voltage fluctuates, an effect of suppressing a diagnosis error can be obtained. If the three-phase AC input voltage does not fluctuate, the normalization operation by the divider 28 may be omitted, or instead of the voltage information EDC, the normalization operation may be performed by division by a fixed value.
- the waveform storage unit 21 stores waveform information WF_EUNn of the voltage information EUNn for one cycle of the three-phase AC input voltage.
- the first peak value extraction unit 22 extracts the preceding first peak value Ep1 of the mountain-shaped waveform appearing in the waveform information WF_EUNn, and the second peak value extraction unit 23 A second peak value Ep2 following the mountain-shaped waveform is extracted.
- a subtractor 24 calculates a difference value Ep1-Ep2 between the two extracted peak values.
- the comparator 25 compares the second peak value Ep2 and the threshold value ThA, and outputs 1 if EP2>ThA and 0 otherwise.
- Comparator 26 compares difference value Ep2-EP1 with threshold ThD, and outputs 1 if Ep2-EP1 ⁇ ThD, and 0 otherwise.
- the AND gate 27 outputs 1 to the ground fault determination result Jdg when both the outputs of the comparators 25 and 26 are 1, and outputs 0 to the ground fault determination result Jdg otherwise.
- the control circuit 5 transmits the ground fault judgment result Jdg to the display 6 and the transmitter 7, and the diagnosis result is notified to the user and the external system.
- the ground state determination unit 29 detects that the zero period and the mountain-shaped waveform are repeatedly generated. It is determined that it is in a one-phase grounded state connected to
- the resistance value estimator 30 inputs the second peak value Ep2, estimates the insulation resistance RGF based on the value, transmits the insulation resistance estimated value R_est to the display 6 and the transmitter 7, and obtains the estimated resistance value The result of is notified to the user and the external system.
- the inverter circuit 4 is composed of three half-bridge circuits of U-phase, V-phase, and W-phase, and a driver circuit 31 .
- the U-phase half-bridge circuit includes an upper arm in which a switch SWu and a diode DIu are connected in antiparallel, and a lower arm in which a switch SWx and a diode DIx are connected in antiparallel.
- the V-phase half-bridge circuit is composed of switches SWv and diodes DIv, the switches SWy and diodes DIy, and the W-phase half-bridge circuit is composed of switches SWw and diodes DIw, switches SWz and diodes DIz.
- All switches SWu, SWv, SWw, SWx, SWy, and SWz are connected to the driver circuit 31 .
- the driver circuit 31 supplies an electric signal to the switch based on a command from the control circuit 5, and controls switching between ON and OFF of the switch to drive the switch element.
- FIG. 2 is a circuit diagram of a circuit portion related to the U-phase output voltage VUN for the DC voltage bus N extracted from the configuration diagram of FIG. Since the inductance component can be ignored as described above, the inductance of the cables and motor windings has been removed from the circuit diagram.
- the secondary side of the transformer TRN is represented as three sinusoidal voltage sources with the same amplitude A and the same frequency f, but phases ⁇ 1, ⁇ 2, ⁇ 3 that are 120 degrees out of phase with each other. ing.
- the input terminal S of the power converter 1 is grounded to the ground G
- the other input terminals R and T are applied with an AC voltage obtained by connecting two of the voltage sources in series.
- the DC voltage VDC between the DC voltage buses P and N is obtained by connecting two voltage sources in the transformer TRN in series.
- a DC voltage is generated which corresponds to the maximum value of the voltage.
- the voltage VN of the DC voltage bus N is at the same potential as the ground G or lower. However, the diode built-in voltage is assumed to be negligible.
- the output terminal U of the power converter 1 is connected to the ground G via an insulation resistor RGF, and to the DC voltage bus N via a series resistor of resistors R1 and R2.
- the output terminal U is also connected to ground G via a parasitic capacitance Cp and to a DC voltage bus N via a diode D.
- a diode D represents a circuit in which the free wheel diodes DIx, DIy, and DIz of the lower arm of the inverter circuit 4 are connected in parallel with one diode.
- the insulation resistance RGF and the resistances R1 and R2 simply act as voltage dividing resistances. Then, the voltage of the DC voltage bus N is divided by the series resistance of the voltage dividing resistors R1 and R2.
- the parasitic capacitance Cp when the parasitic capacitance Cp exists, the parasitic capacitance Cp, the insulation resistance RGF, and the resistors R1 and R2 form a CR delay circuit. It acts as a CR delay circuit that delays potential follow-up.
- a diode D clamps the potential of the output terminal U so that it does not fall below the potential of the DC voltage bus N.
- the voltage Umon measured by the voltage measurement circuit 10 is a voltage obtained by multiplying the voltage VUN by R1/(R1+R2) regardless of the size of the parasitic capacitance Cp, and the voltage Umon inherits the information of the voltage VUN as it is.
- FIGS. 3A and 3B show examples of simulation calculation results of voltage waveforms of voltages VN, VU, and VUN in this embodiment.
- 3A shows the case where the parasitic capacitance Cp is 0, and
- FIG. 3B shows the case where the parasitic capacitance Cp is 10 nF.
- the waveform of the voltage VN becomes the curve at the bottom in the figure, which is a negative voltage waveform with two bottoms of the same height.
- the waveform becomes a straight line with a constant 0V.
- the waveform of the voltage VN is a negative voltage waveform with two bottoms, like FIG. 3A.
- the waveform of the voltage VU is delayed with respect to the waveform of FIG. 3A due to the CR delay circuit formed by the insulation resistor RGF, the series resistance of the voltage dividing resistors R1 and R2, and the parasitic capacitance Cp.
- the higher the insulation resistance RGF and the earlier the waveform of the voltage VUN the higher the waveform rises compared to the waveform of FIG. 3A, and the higher the 1st peak than the 2nd peak. come.
- the waveform of the voltage VUN is not a straight line with a constant 0V, but a mountain-like waveform with 1st peak and 2nd peak at different heights.
- FIG. 4 shows an overall processing flowchart for diagnosing a ground fault in this embodiment. Note that this flowchart is started immediately after the power conversion device 1 is powered on, or by a ground fault diagnosis start trigger from the user or the connection system.
- the control circuit 5 turns off all the switches SWu, SWv, SWw, SWx, SWy, and SWz in the inverter circuit 4 (S1).
- the ground fault diagnostic operation is performed (S4). Details of the ground fault diagnosis will be described later.
- the judgment result obtained by the diagnostic operation is displayed on the display 6, and is transmitted to the outside of the apparatus by the transmitter 7 (S5).
- FIG. 5 shows a processing flowchart of the ground fault diagnosis (S4) in this embodiment.
- the ground state determination unit 29 compares the voltage information EUNn output from the divider 28 with a threshold value EZ slightly larger than 0 for a while (S11).
- FIG. 6 shows an example of the voltage information EUNn waveform when the power cable TC in this embodiment is single-phase grounded and neutral point grounded.
- a threshold EZ slightly higher than 0, in the case of single-phase grounding, the voltage information EUNn cycles between a state higher than EZ and a state lower than the threshold EZ, which is theoretically zero if noise and disturbances are excluded. In other words, in the case of grounded neutral, the voltage information EUNn is always higher than EZ.
- the grounding state determination unit 29 determines that the power cable TC is single-phase grounded when EUNn periodically repeats the states of EUNn ⁇ EZ and EUNn>EZ. Then, the process proceeds to the next step S13 (S12). Further, when EUNn>EZ at all times, the ground state determination unit 29 determines that the power cable TC is grounded at the neutral point, and diagnoses the ground fault by a method different from that of the present embodiment (S22). For example, it is possible to diagnose that a ground fault has been detected when EUNn always exceeds a different threshold value, or it can be diagnosed that a ground fault has been detected because EUNn > EZ. You can If EUNn ⁇ EZ at all times, the grounding state of the power cable TC is unknown, and the ground fault is not detected (S23).
- the waveform storage unit 21 extracts the rise timing of the voltage information EUNn waveform (S13) and stores waveform data WF_EUNn for one cycle (S14).
- FIG. 7 shows an example of the waveform of the voltage information EUNn in this embodiment.
- the first peak value extraction unit 22 extracts the preceding first peak value Ep1 of the mountain-shaped waveform appearing in the waveform information WF_EUNn,
- the two-peak value extraction unit 23 extracts the second peak value Ep2 following the mountain-shaped waveform (S15).
- FIG. 8 shows a processing flowchart for extracting the first peak value Ep1 and the second peak value Ep2 from the waveform data WF_EUNn in this embodiment.
- the waveform data WF_EUNn time axis is first divided into three (S31), and the first peak value extraction unit 22 sets the maximum value of the waveform data WF_EUNn in the first divided period as Ep1. (S32), and the second peak value extraction unit 23 outputs the maximum value of the waveform data WF_EUNn within the second divided period as Ep2 (S33).
- the periods divided into three are T1, T2, and T3. Extract the peak value.
- the comparator 25 compares the second peak value Ep2 with a preset threshold value ThA (S16). If the comparison result is Ep2 ⁇ ThA, the control circuit 5 determines that the ground fault is not detected (S23).
- the comparator 26 compares the difference Ep1-Ep2 between the first peak value Ep1 and the second peak value Ep2 with a preset threshold value ThD. (S17). If the comparison result is Ep1-Ep2>ThD, the control circuit 5 determines that the ground fault is not detected (S23).
- the control circuit 5 determines that there is a ground fault (S17).
- the resistance value estimator 30 also calculates an estimated value of the insulation resistance RGF from the second peak value Ep2 (S18). Since the waveform data WF_EUNn is normalized, if the influence of the parasitic capacitance Cp can be ignored, the second peak value Ep2 can be expressed by (R1+R2)/(R1+R2+RGF). It can be estimated from (Equation 1).
- RGF (R1+R2) ⁇ ((1/Ep2) ⁇ 1) (Equation 1)
- Equation 1 since the estimated value of RGF obtained from Equation 1 does not include the effect of the parasitic capacitance Cp, the larger the parasitic capacitance Cp, the larger the error.
- FIG. 9A is a table summarizing examples of values of the first peak value Ep1 extracted in this embodiment
- FIG. 9B is a table showing examples of values of the second peak value Ep2 extracted in this embodiment. This is a table summarizing
- Each value in the tables of FIGS. 9A and 9B is a value obtained by performing circuit simulation calculation using the insulation resistance RGF and the parasitic capacitance Cp as parameters.
- a low 0.2 was set as the threshold. Then Ep1 and Ep2 are above the threshold in the A region and below the threshold in the B region.
- FIG. 10 is a table summarizing difference values Ep1-Ep2, which are values obtained by subtracting the second peak value Ep2 shown in FIG. 9B from the first peak value Ep1 shown in FIG. 9A in this embodiment.
- a threshold value of 0.1 is set for the values in FIG. 10
- each value will be higher than the threshold value in the A region and lower than the threshold value in the B region.
- the comparator 25 the comparator 26, and the AND gate 27 provided in the control circuit 5 of this embodiment, 0.2 is set to the threshold value ThA, and 0.1 to the threshold value ThD. After setting and inputting the first peak value and the second peak value shown in FIGS. 9A and 9B, the Jdg value shown in FIG. 11 is output.
- the control circuit 5 determines that the range of Y in FIG. 11 is ground fault detection, and determines that the ground fault is not detected in the range of N.
- the range of Y matches the logical product of the range of B in FIG. 9B and the range of A in FIG.
- this embodiment shows that erroneous detection occurs under the condition that the parasitic capacitance Cp is 100 nF or more. Therefore, it was shown that the condition range of the parasitic capacitance Cp that causes erroneous detection in the present embodiment is smaller than the condition range of the parasitic capacitance Cp that causes erroneous detection in Patent Document 1.
- FIG. 12 is a configuration example of the control circuit in this embodiment.
- a control circuit 51 has an average value calculator 32 added to the control circuit 5 of FIG.
- the average value calculator 32 calculates the average value from the data for one cycle of the waveform data WF_EUNn and outputs the average value Eavg.
- the signal supplied to the comparator 25 is the average value Eavg, and the comparator 25 compares the average value Eavg with the threshold value Tha.
- Other configurations are the same as those of the control circuit 5 shown in FIG.
- FIG. 13 is a processing flowchart of the ground fault diagnosis (S4) in this embodiment. That is, the processing flowchart of FIG. 13 is a processing flowchart of ground fault diagnosis when the control circuit 51 shown in FIG. 12 is used. In FIG. 13, steps S41 and S42 are changed instead of step S16 of FIG.
- Steps S41 and S42 are arranged after S14 in which one cycle of waveform data WF_EUNn is stored.
- step 41 an average value Eavg of waveform data WF_EUNn for one cycle is calculated.
- step S42 the comparator 25 compares the average value Eavg with a preset threshold value ThA. If the comparison result is Eavg ⁇ ThA, the control circuit 5 determines that the ground fault is not detected (S23). If the comparison result is not Eavg ⁇ ThA, the comparator 26 proceeds to compare the difference value Ep1-Ep2 (S17).
- FIG. 14 is a table summarizing examples of average values Eavg in this embodiment.
- Each value in the table of FIG. 14 is a value obtained by performing circuit simulation calculation using the insulation resistance RGF and the parasitic capacitance Cp as parameters.
- Eavg is higher than the threshold in the A region and lower than the threshold in the B region.
- the ranges of the regions A and B are the same as the result of the second peak value Ep2 shown in FIG. 9B. Therefore, by supplying the average value Eavg instead of the second peak value Ep2 to the comparator 25 as shown in FIG. 12, the control circuit 51 can output the determination result shown in FIG. can be done.
- the present invention is not limited to the above embodiments, and includes various modifications.
- the above-described embodiments have been described in detail in order to explain the present invention in an easy-to-understand manner, and are not necessarily limited to those having all the described configurations.
- it is possible to replace part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
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Abstract
外部装置および接続するケーブルに発生する地絡を診断する際に、寄生容量によって誤検知が発生する容量条件の範囲を縮小し、誤検知を抑制することを目的とする。 上記目的を達成するために、三相交流電力を直流電力に変換するダイオードブリッジ回路と、外部装置と接続するケーブルに流れる電流を制御する複数のスイッチ素子を備えたインバータ回路と、ダイオードブリッジ回路と前記インバータ回路を接続する2つの直流電圧配線を有する電力変換装置であって、ケーブルと直流電圧配線のうちの1つとの間の電圧を分圧した第一の電圧情報信号から、先行する第一のピークと後行する第二のピークの2つのピークを持った周期的に発生する山状の波形を抽出し、第二のピーク値があらかじめ設定された第一のしきい値より高く、かつ、第一のピーク値と第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合、外部装置および接続するケーブルに地絡が発生していると判定する。
Description
本発明は、モータを駆動する電力変換装置およびそれを用いたケーブルあるいはモータの地絡検出方法に関する。
電力変換装置に接続するモータおよび、電力変換装置とモータ間を接続するケーブルに地絡が発生した場合、モータに正常な電流が流せずモータの制御に悪影響が出るため、使用者に報知する必要がある。また、モータの制御に影響が出ない高抵抗な地絡であっても、今後絶縁劣化が進行することによって制御に影響が出る可能性があるので、高抵抗な地絡であっても使用者に報知することは有益である。
本技術分野における背景技術として特許文献1がある。特許文献1には、抵抗を介した地絡を検知する方法として、インバータの停止時に、インバータ出力端子の少なくとも一つの相と前記直流母線の一方の極との間の電位差と基準電圧とを比較することにより、インバータ出力端の地絡を検出している。また、検出するための回路構成として、分圧抵抗器と比較器を用いている。地絡が発生すると、出力端子と大地間のインピーダンスが低くなり、インバータ出力端子の電圧が上昇する。前述の比較器は、この電圧上昇を基準電圧と比較し、基準電圧を超過した場合に地絡発生と判断している。
ケーブルおよびモータと、大地の間には、寄生的な静電容量成分が存在する(以降、この静電容量成分を寄生容量Cpと記載する)。寄生容量Cpのインピーダンスの絶対値を式で表すとZCp=1/(2πfCp)であるから、寄生容量Cpが大きくなると、それに反比例してインバータの出力端子と大地間のインピーダンスが低下する。そのため、特許文献1で示した電圧上昇を検知することで地絡と判定する方法では、寄生容量Cpが大きい場合に、地絡が発生していなくても地絡発生と誤判定してしまう問題がある。地絡の誤検知が発生すると、装置の使用開始ができないなど使用者にとって不利益をもたらすので極力避けねばならない。
本発明の目的は、上記課題に鑑み、寄生容量Cpによって誤検知が発生する容量条件の範囲を縮小し、誤検知を抑制することができる電力変換装置および地絡検出方法を提供することである。
本発明は、その一例を挙げるならば、三相交流電力を直流電力に変換するダイオードブリッジ回路と、外部装置と接続するケーブルに流れる電流を制御する複数のスイッチ素子を備えたインバータ回路と、ダイオードブリッジ回路と前記インバータ回路を接続する2つの直流電圧配線を有する電力変換装置であって、ケーブルと直流電圧配線のうちの1つとの間の電圧を分圧した第一の電圧情報信号から、先行する第一のピークと後行する第二のピークの2つのピークを持った周期的に発生する山状の波形を抽出し、第二のピーク値があらかじめ設定された第一のしきい値より高く、かつ、第一のピーク値と第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合、外部装置および接続するケーブルに地絡が発生していると判定する。
本発明によれば、寄生容量Cpによって誤検知が発生する容量条件の範囲を縮小し、誤検知を抑制することができる。
以下、本発明の実施例について図面を用いて説明する。
図1は、本実施例における電力変換装置の構成図である。電力変換装置1は、三相交流電力を入力して直流電力に変換するダイオードブリッジ回路2、平滑コンデンサ3、外部装置と接続するケーブルに流れる電流を制御する複数のスイッチ素子を備えたインバータ回路4を備えている。
また、電力変換装置1は、電力変換装置1の動作を制御するための制御回路5と、制御回路5からの出力情報を表示するための表示器6、外部のシステムへ送信するための送信機7を備えている。制御回路5は、ハードウェアとしてはCPUもしくはマイコンを含む構成であり、メモリに記憶格納されている各種処理プログラムとデータを用いてソフトウェア処理することにより制御処理を実行する。なお、ソフトウェア処理に代えてFPGA(Field-Programmable Gate Array)で構成してもよい。
電力変換装置1の出力端子U、V、Wには3本のモータケーブルMCが接続され、その先にモータMTが接続されている。一方、電力変換装置1の入力端子R、S、Tには3本の電源ケーブルTCが接続され、その先がトランスTRNの2次側に接続されている。電源ケーブルTCおよびトランスTRNの2次側は、一相接地または中性点接地されている。
本実施例では、主に、電源ケーブルTCの3本のいずれか1本が大地Gに接続されている一相接地されている場合に有効な地絡判定方法を提供する。なお、図1においては、S相が大地Gに接続された一相接地となっている。
破線で囲われた3本のモータケーブルMCおよびモータMT内の配線上と、大地Gとの間には、絶縁抵抗RGFと寄生容量Cpが存在している。本実施例は、インバータ回路4の中の直流電圧バスNに対するU相出力電圧VUNの電圧情報を利用して絶縁抵抗RGFの低下を検出し、これを地絡として判定する。
なお、U相、V相、W相は配線インダクタンスおよびモータ内の巻き線インダクタンスを介して接続しているが、地絡の判定動作ではモータ駆動に用いられる電流よりも十分に微小な電流しか流れず、これらのインダクタンスの影響を無視できるため、U相、V相、W相は同じ電位にあるとみなすことができる。そのため、U相出力電圧VUNの代わりに、直流電圧バスNに対するV相出力電圧またはW相出力電圧を用いても良い。
ダイオードブリッジ回路2は6つのダイオードで構成され、入力端子R、S、Tから入力される交流電力を直流電力に変換し、直流電圧バスNおよびPに出力する。ダイオードブリッジ回路2の整流作用により直流電圧バスPを正電圧、直流電圧バスNを負電圧とした直流電圧VDCが発生する。平滑コンデンサ3はその両端を直流電圧バスNおよびPに接続し、直流電圧VDCを平滑化する。インバータ回路4は、直流電圧バスNおよびPから供給される直流電力を、モータを駆動するための交流電力に変換し、出力端子U、V、Wへ出力する。
電力変換装置1は、インバータ回路4の出力部に、抵抗R1、抵抗R2、電流増幅アンプ8、電圧計測回路10を備えている。抵抗R1と抵抗R2は、出力端子Uと直流電圧バスNの間を直列に接続し、出力端子Uと直流電圧バスN間の電圧VUNを分圧し、抵抗分圧回路として機能する。分圧の目的は、100V以上の電圧VUNの電圧情報を後続の電流増幅アンプ8や電圧計測回路10に5V以下の低耐圧部品で処理できるようにするためである。電流増幅アンプ8には入力抵抗が高いものを用い、分圧値に影響を与えないようにしている。電圧計測回路10には電流増幅アンプ8を介して、電圧VUNの分圧された電圧を計測し、アナログの電圧VUNをそれに対応したデジタルの電圧情報EUNに変換して、制御回路5に供給する。
同様に、電力変換装置1は、インバータ回路4の直流電圧入力部には、抵抗R3、抵抗R4、電流増幅アンプ9、電圧計測回路11を備えている。抵抗R3と抵抗R4は、直流電圧バスPとNの間を直列に接続し、直流電圧バスPとNの間の電圧VDCを分圧し、抵抗分圧回路として機能する。電流増幅アンプ9には入力抵抗が高いものを用い、分圧値に影響を与えないようにしている。電圧計測回路11には電流増幅アンプ9を介して、電圧VDCの分圧された電圧を計測し、アナログの電圧VDCをそれに対応したデジタルの電圧情報EDCに変換して、制御回路5に供給する。
制御回路5は、波形記憶部21、第一ピーク値抽出部22、第二ピーク値抽出部23、引算器24、比較器25および26、論理積ゲート27、除算器28、接地状態判定部29、抵抗値推定部30を備えている。
除算器28は、電圧計測回路10から送られてきた電圧情報EUNを、電圧計測回路11から送られてきた電圧情報EDCで除算し、電圧情報EUNnを出力する。この除算作業によって、電圧情報VUNが正規化されるため、三相交流入力電圧の変動が発生しても診断誤差を抑制する効果が得られる。三相交流入力電圧が変動しない場合は、除算器28による正規化動作を省略したり、あるいは、電圧情報EDCに代えて固定値による除算による正規化動作としても良い。
波形記憶部21は三相交流入力電圧の1周期の期間の電圧情報EUNnの波形情報WF_EUNnを記憶する。
この記憶された波形情報WF_EUNnを基に、第一ピーク値抽出部22は、波形情報WF_EUNnに現れる山状の波形の先行する第一ピーク値Ep1を抽出し、第二ピーク値抽出部23は、山状の波形の後行する第二ピーク値Ep2を抽出する。引算器24は、抽出した2つのピーク値の差分値Ep1-Ep2を計算する。
比較器25は、第二ピーク値Ep2としきい値ThAを比較し、EP2>ThAの場合は1を、そうでない場合は0を出力する。比較器26は、差分値Ep2-EP1としきい値ThDを比較し、Ep2-EP1<ThDの場合は1を、そうでない場合は0を出力する。論理積ゲート27は比較器25と比較器26の両方の出力が1の場合に、地絡判定結果Jdgに1を、そうでない場合に地絡判定結果Jdgに0を出力する。ここで、Jdg=1は地絡検出あり、Jdg=0が地絡不検出を意味する。制御回路5はこの地絡判定結果Jdgを表示器6および送信機7に送信し、診断結果はユーザおよび外部システムへ報知される。
接地状態判定部29は、波形記憶部21が記憶する波形情報WF_EUNnより、ゼロ期間と山状の波形が繰り返し発生することを検出した場合、電源ケーブルTCの3本のいずれか1本が大地Gに接続されている一相接地状態であると判定する。
抵抗値推定部30は、第二ピーク値Ep2を入力して、その値を基に絶縁抵抗RGFを推定し、絶縁抵抗の推定値R_estを表示器6および送信機7に送信し、抵抗推定値の結果はユーザおよび外部システムへ報知される。
インバータ回路4は、U相、V相、W相の3つのハーフブリッジ回路と、ドライバ回路31から構成されている。U相のハーフブリッジ回路は、スイッチSWuとダイオードDIuが逆並列に接続された上アームと、スイッチSWxとダイオードDIxが逆並列に接続された下アームで構成されている。
同様にして、V相のハーフブリッジ回路は、スイッチSWvとダイオードDIv、スイッチSWyとダイオードDIyで、W相のハーフブリッジ回路は、スイッチSWwとダイオードDIw、スイッチSWzとダイオードDIzで構成されている。
全てのスイッチSWu、SWv、SWw、SWx、SWy、SWzは、ドライバ回路31と接続している。ドライバ回路31は制御回路5からの指令に基づいてスイッチに電気信号を供給し、スイッチのONとOFFの切り替え制御を行うことでスイッチ素子を駆動する。
図2は、直流電圧バスNに対するU相出力電圧VUNに関連する回路部分を、図1の構成図から抽出した回路図である。前述した通りインダクタンス成分は無視できるため回路図からはケーブルやモータ巻き線のインダクタンスは削除されている。
図2において、トランスTRNの二次側は3つの正弦波電圧源として表され、それらは、同じ振幅A、と同じ周波数fであるが、互いに120度ずつずれた位相θ1、θ2、θ3となっている。電力変換装置1の入力端子Sが大地Gに接地されている場合、他の入力端子RおよびTには、前記の電圧源のうち2つを直列に繋げて得られる交流電圧が印加される。一方、ダイオードブリッジ回路2の整流作用と平滑コンデンサ3の電圧平滑化作用によって、直流電圧バスPとNの間の直流電圧VDCには、トランスTRN内の電圧源を2つ直列に繋げて得られる電圧の最大値に相当する直流電圧が発生する。また、ダイオードを介して直流電圧バスNと大地Gは接続しているため、直流電圧バスNの電圧VNは大地Gと同じかあるいはより低い電位となっている。ただし、ダイオードのビルトイン電圧は無視できるものとする。
電力変換装置1の出力端子Uは、絶縁抵抗RGFを介して大地Gと、また抵抗R1とR2の直列抵抗を介して直流電圧バスNと接続している。また、出力端子Uは、寄生容量Cpを介して大地Gと、またダイオードDを介して直流電圧バスNと接続している。ダイオードDは、インバータ回路4の下アームの還流ダイオードDIx、DIy、DIzが並列接続された回路を1つのダイオードで表したものである。
寄生容量Cpが無い(Cp=0)の場合は、絶縁抵抗RGF、抵抗R1、R2は単純に分圧抵抗として作用するため、大地Gに対する出力端子Uの電圧VU(負)は、絶縁抵抗RGFと、分圧抵抗R1とR2の直列抵抗が直流電圧バスNの電圧を分圧した電圧となる。そして、直流電圧バスNに対する出力端子Uの電圧VUNは、上記の電圧VU(負)と電圧VN(負)の差電圧、つまりVUN=VU-VNとなる。
一方、寄生容量Cpが存在する場合は、寄生容量Cpと絶縁抵抗RGF、抵抗R1、R2がCR遅延回路を形成するため、直流電圧バスNの電圧VNの電圧変動に対して、出力端子Uの電位追従を遅らせるCR遅延回路として作用する。なお、ダイオードDによって、出力端子Uの電位は直流電圧バスNの電位を下回らないようにクランプされている。
なお、電圧計測回路10が計測する電圧Umonは、寄生容量Cpの大小に関わらず電圧VUNをR1/(R1+R2)倍とした電圧であって、電圧Umonは電圧VUNの情報をそのまま引き継いでいる。
図3A、図3Bに、本実施例における電圧VN、VUおよびVUNの電圧波形のシミュレーション計算結果の例を示す。図3Aは寄生容量Cpが0の場合、図3Bは寄生容量Cpが10nFの場合である。ステップさせたパラメータは、絶縁抵抗RGFであって、RFG={0Ω、100kΩ、300kΩ、1MΩ、3MΩ、∞Ω}としている。その他パラメータは固定であって、抵抗R1=5kΩ、抵抗R2=295kΩ、振幅A=163.3V、周波数f=50Hzとして計算している。
寄生容量Cpが0の場合の図3Aにおいて、電圧VNの波形は図中の一番下側の曲線となり、これは同じ高さの2つのボトムを持った負の電圧波形である。電圧VUは、電圧VNの分圧電圧であるから、電圧VUの波形は電圧VNがRGF/(R1+R2+RGF)倍に圧縮された波形となる。例えば、RGF=∞Ωのときは、電圧VUの波形は電圧VNの波形と同じであるが、RGFの減少に伴って電圧VUの波形は圧縮され、RGF=300kΩでは振幅が半分となり、RGF=0Ωでは、電圧VUの波形は0V一定の直線となる。電圧VUNは電圧VUと電圧VNの差電圧であるから、例えば、RGF=0Ωのときは、電圧VUの波形は電圧VNの波形を正負反対にした波形、つまり同じ高さの2つのピーク(1stおよび2ndピーク)を持った山状の正の電圧波形となるが、RGFの増大に伴って電圧VUの波形は圧縮され、RGF=300kΩでは振幅が半分となり、RGF=∞Ωでは、電圧VUNの波形は0V一定の直線となる。
寄生容量Cpが10nFの場合の図3Bにおいて、電圧VNの波形は図3Aと同じく2つのボトムを持った負の電圧波形である。しかしながら、絶縁抵抗RGFと分圧抵抗R1とR2の直列抵抗と寄生容量Cpが形成するCR遅延回路によって、電圧VUの波形は、図3Aの波形に対して遅れた波形となる。その結果、電圧VUNの波形は、絶縁抵抗RGFが高いほど、および、早い時間ほど、図3Aの波形と比べて波形が上に持ち上がり、また、2ndピークにくらべ1stピークの高さが高くなってくる。
例えば、RGF=∞Ωでは、電圧VUNの波形は0V一定の直線とならず、異なる高さの1stピークと2ndピークを持った山状の波形となる。
図4に、本実施例における地絡診断のための全体処理フローチャートを示す。なお、このフローチャートは、電力変換装置1への電源投入直後や、ユーザおよび接続システムからの地絡診断開始トリガによって開始される。図4において、開始後、制御回路5はインバータ回路4内のすべスイッチSWu、SWv、SWw、SWx、SWy、SWzをOFFにする(S1)。
続いて、接続するモータMCの回転が停止したことを確認する(S2)、具体的にはモータ駆動制御のためにインバータ回路4の複数の出力相に取り付けられた電流センサ(不図示)や、DC電流バスに取り付けられた電流センサ(不図示)を利用して確認することができる。停止いていないと確認された場合は停止するまで待機する。また、電流センサを利用しない場合は、あらかじめモータの停止に必要な時間を見積もっておいてその時間待機する。
続いて、電圧VDCが安定しているか確認する(S3)。安定していない場合は平滑コンデンサ3が十分に充電されて電圧VDCが安定するまで待機する。
モータ停止と電圧VDCの安定化が確認されたら、地絡診断動作を実施する(S4)。地絡診断の詳細については後述する。診断動作によって得られた判定結果は表示器6に表示され、また送信機7により装置外部に送信される(S5)。
図5に、本実施例における地絡診断(S4)の処理フローチャートを示す。図5において、まず、接地状態判定部29は、除算器28が出力した電圧情報EUNnを、0より僅かに大きいしきい値EZと、しばらくの時間、比較する(S11)。比較する時間は、想定される入力交流電圧の周波数の最大値より長ければよい。しきい値EZは電圧情報EUNnが0にある状態を検出するためのしきい値なので、理論的には1より十分に小さく0に限りなく近いほど良いが、実用的にはノイズが含まれること考慮すると、EZ=0.01~0.1付近の値が好ましい。
図6に、本実施例における電源ケーブルTCが一相接地および中性点接地の場合の電圧情報EUNn波形の一例を示す。0より僅かに高いしきい値EZに対して、一相接地の場合は、電圧情報EUNnはEZより高い状態とノイズとか外乱を除くと理論的にゼロのしきい値EZより低い状態を周期的に繰り返す、言い換えれば周期的に理論的にゼロ電圧状態となる、のに対して、中性点接地の場合は、電圧情報EUNnはEZより常時高い状態になっている。
上記のような特性を利用して、接地状態判定部29は、EUNnがEUNn<EZとEUNn>EZの状態を周期的に繰り返した場合に、電源ケーブルTCが一相接地されている判断して次のステップS13に進む(S12)。また接地状態判定部29は、常時EUNn>EZであった場合、電源ケーブルTCが中性点接地されていると判断し、本実施例と別の方法で地絡を診断する(S22)。例えば常時EUNnが、別のしきい値を超えたことを以って地絡検出と診断しても良いし、あるいは、既にEUNn>EZとなっていることを以って地絡検出したと診断しても良い。常時EUNn<EZであった場合は、電源ケーブルTCの接地状態は不明であり、地絡不検出として処理する(S23)。
接地状態判定部29が一相接地と判定した場合、波形記憶部21は、電圧情報EUNn波形の立ち上がりタイミングを抽出し(S13)、1周期分の波形データWF_EUNnを記憶する(S14)。
図7に、本実施例における電圧情報EUNnの波形の一例を示す。波形記憶部21は、EUNn<EZからEUNn>EZとなる時刻を立ち上がりタイミングとして検出する。また、波形記憶部21は、連続した2つの立ち上がりタイミングを検出し、その期間Tの電圧情報EUNnを波形データWF_EUNnとして記憶する。なお、期間Tの長さは入力交流電圧の1周期と同じになる(T=1/f)。
図5に戻って、波形記憶部21が波形データWF_EUNnを記憶した後、第一ピーク値抽出部22は、波形情報WF_EUNnに現れる山状の波形の先行する第一ピーク値Ep1を抽出し、第二ピーク値抽出部23は、山状の波形の後行する第二ピーク値Ep2を抽出する(S15)。
図8に、本実施例における波形データWF_EUNnより第一ピーク値Ep1と第二ピーク値Ep2を抽出するための処理フローチャートを示す。図8の処理フローチャートにおいて、まず波形データWF_EUNn時間軸に対して3分割し(S31)、第一ピーク値抽出部22は、分割された1番目の期間内における波形データWF_EUNnの最大値をEp1として出力し(S32)、第二ピーク値抽出部23は、分割された2番目の期間内における波形データWF_EUNnの最大値をEp2として出力する(S33)。なお、図7の波形において、3分割された期間はT1、T2、T3であり、第一ピーク値抽出部22は期間T1において、第二ピーク値抽出部23は期間T2において、それぞれ最大値を抽出しピーク値とする。
図5に戻って、第一ピーク値Ep1および第二のピーク値Ep2を抽出した後、比較器25は、第二ピーク値Ep2とあらかじめ設定されているしきい値ThAを比較する(S16)。比較結果がEp2<ThAの場合には、制御回路5は地絡不検出と判断する(S23)。
比較結果がEp2<ThAでなかった場合、続いて、比較器26は、第一ピーク値Ep1と第二ピーク値Ep2の差分値Ep1-Ep2を、あらかじめ設定されているしきい値ThDと比較する(S17)。比較結果がEp1-Ep2>ThDの場合、制御回路5は地絡不検出と判断する(S23)。
比較結果がEp1-Ep2>ThDでなかった場合、制御回路5は地絡ありとして判断する(S17)。
また、抵抗値推定部30は、第二ピーク値Ep2より、絶縁抵抗RGFの値の推定値を計算する(S18)。波形データWF_EUNnは正規化されているため、寄生容量Cpの影響が無視できる場合には、第二ピーク値Ep2は(R1+R2)/(R1+R2+RGF)で表すことができるため、絶縁抵抗RGFの値を下記(数1)より推定することができる。
RGF=(R1+R2)・((1/Ep2)-1) ・・・(数1)
ただし、数1から得られるRGFの推定値には寄生容量Cpの影響が含まれていないため、寄生容量Cpが大きいほど誤差は大きくなる。
ただし、数1から得られるRGFの推定値には寄生容量Cpの影響が含まれていないため、寄生容量Cpが大きいほど誤差は大きくなる。
図9Aは、本実施例における抽出された第一のピーク値Ep1の値の例を纏めた表であって、図9Bは、本実施例における抽出された第二のピーク値Ep2の値の例を纏めた表である。
図9A、図9Bの表中の各値は、絶縁抵抗RGFと寄生容量Cpをパラメータとして、回路シミュレーション計算を行い得られた値である。シミュレーション条件は、抵抗R1=R3=5kΩ、抵抗R2=R4=295kΩ、平滑コンデンサ容量=1mF、入力三相交流相電圧振幅A=163.3Vとしている。
ここで、1MΩ程度の絶縁抵抗RGFを地絡と判定させるために、シミュレーション条件RGF=1MΩ、Cp=0.1nF(最小容量)で得られたEp1およびEp2の値である0.23より僅かに少ない0.2をしきい値に設定した。すると、Ep1とEp2は、Aの領域でしきい値より高く、Bの領域でしきい値より低くなる。
ここで、仮にAの領域を地絡と判定した場合について述べる。これは、特許文献1のように、波形のピーク値が、あるしきい値より大きい場合に地絡検出と診断させることに相当する。
図9Aにおいて、寄生容量Cpが1nF以下の場合、絶縁抵抗RGFが1MΩ以下では地絡検出、3MΩ以上では地絡不検出と判定ができるが、寄生容量Cpが大きい場合、すなわち、図9Aにおいては3nF以上の場合、全ての絶縁抵抗RGFの条件で地絡検出と判定するため、破線で示したA2の条件において誤検知となる。
同様に、図9Bにおいて、寄生容量Cpが3nF以下の場合、絶縁抵抗RGFが1MΩ以下では地絡検出、3MΩ以上では地絡不検出と判定ができるが、寄生容量Cpが大きい場合、すなわち、図9Bにおいては10nF以上の場合、全ての絶縁抵抗RGFの条件で地絡検出と判定するため、破線で示したA2の条件において誤検知となる。
そこで、本実施例では、2つのピークの差分値Ep1-Ep2を地絡判定に利用する。図10は、本実施例における図9Aに示した第一ピーク値Ep1から図9Bに示した第二ピーク値Ep2を引いた値である差分値Ep1-Ep2を纏めた表である。ここで、図10の値に対して、しきい値に0.1を設定すると、各値はAの領域でしきい値より高く、Bの領域でしきい値より低くなる。
そして、本実施例の制御回路5が備えている引算器24、比較器25、比較器26、論理積ゲート27に対して、しきい値ThAに0.2、閾値ThDに0.1を設定して、図9Aおよび図9Bに示した第一ピーク値および第二ピーク値を入力すると、図11に示すJdg値が出力される。
制御回路5は、図11のYの範囲を地絡検出として判定し、Nの範囲で地絡不検出として判定する。なお、Yの範囲は、図9BのBの範囲と、図10のAの範囲の論理積に一致する。図11の表では、Y2の範囲が誤検知となるため、本実施例は、寄生容量Cpが100nF以上の条件で誤検知が発生することが示されている。したがって、本実施例において誤検知を発生させる寄生容量Cpの条件範囲が、特許文献1において誤検知を発生させる寄生容量Cpの条件範囲より小さくなることが示された。
なお、本実施例においては、絶縁抵抗RGFが1MΩより小さいにもかかわらず検出しない不感領域N2が存在する。より誤検知を抑制する、つまりY2の範囲を縮小するためには、閾値V1の値をより小さくすることで可能だが、一方でN2の範囲を縮小するためには、閾値V1の値をより大きくすることで可能となるため、これらのトレードオフとなる。
以上のように、本実施例によれば、寄生容量Cpによって誤検知が発生する容量条件の範囲を縮小し、誤検知を抑制することができる。
図12は、本実施例における制御回路の構成例である。図12において、制御回路51は、図1の制御回路5において、新たに平均値計算部32が追加されている。
図12において、平均値計算部32は、波形データWF_EUNnの1周期分のデータから平均値を計算し、平均値Eavgを出力する。また、比較器25へ供給される信号は、平均値Eavgとなっており、比較器25は平均値Eavgとしきい値Thaを比較する。その他構成は、図1に示された制御回路5の構成と同じである。
図13は、本実施例における地絡診断(S4)の処理フローチャートである。すなわち、図13の処理フローチャートは、図12に示した制御回路51を用いた場合の、地絡診断の処理フローチャートである。図13においては、図5のステップS16に代えてステップS41とS42が変更されている。
ステップS41およびS42は、1周期分の波形データWF_EUNnを記憶するS14以降に配置される。ステップ41においては、1周期分の波形データWF_EUNnの平均値Eavgを計算する。続くステップS42では、比較器25は、平均値Eavgとあらかじめ設定されているしきい値ThAを比較する。比較結果がEavg<ThAの場合には、制御回路5は地絡不検出と判断する(S23)。比較結果がEavg<ThAでなかった場合は、比較器26による、差分値Ep1-Ep2の比較に進む(S17)。
図14は、本実施例における平均値Eavgの値の例を纏めた表である。図14の表中の各値は、絶縁抵抗RGFと寄生容量Cpをパラメータとして、回路シミュレーション計算を行い得られた値である。シミュレーション条件は、図9の場合と同じく、抵抗R1=R3=5kΩ、抵抗R2=R4=295kΩ、平滑コンデンサ容量=1mF、入力三相交流相電圧振幅A=163.3Vとしている。
ここで、1MΩ程度の絶縁抵抗RGFを地絡と判定させるために、シミュレーション条件RGF=1MΩ、Cp=0.1nF(最小容量)で得られたEavgの値である0.11より僅かに少ない0.1をしきい値に設定した。
すると、Eavgは、Aの領域でしきい値より高く、Bの領域でしきい値より低くなる。このAとBの領域の範囲は、図9Bに示した第二ピーク値Ep2の結果と同じである。したがって、、図12に示すように、比較器25に、第二ピーク値Ep2を供給する代わりに平均値Eavgを供給することによって、制御回路51は、図11に示した判定結果を出力することができる。
以上のように、本実施例によれば、実施例1と同様に、寄生容量Cpによって誤検知が発生する容量条件の範囲を縮小し、誤検知を抑制することができる。
以上実施例について説明したが、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
1:電力変換装置、2:ダイオードブリッジ回路、3:平滑コンデンサ、4:インバータ回路、5、51:制御回路、6:表示器、7:送信機、8、9:電流増幅アンプ、10、11:電圧計測回路、21:波形記憶部、22:第一ピーク値抽出部、23:第二ピーク値抽出部、24:引算器、25、26:比較器、27:論理積ゲート、28:除算器、29:接地状態判定部、30:抵抗値推定部、31:ドライバ回路、32:平均値計算部、R1~R4:抵抗、SWu、SWv、SWw、SWx、SWy、SWz:スイッチ素子、DIu、DIv、DIw、DIx、DIy、DIz:ダイオード。
Claims (14)
- 三相交流電力を直流電力に変換するダイオードブリッジ回路と、
外部装置と接続するケーブルに流れる電流を制御する複数のスイッチ素子を備えたインバータ回路と、
前記ダイオードブリッジ回路と前記インバータ回路を接続する2つの直流電圧配線と、
前記2つの直流電圧配線の間を接続する平滑コンデンサと、
前記スイッチ素子を駆動するドライバ回路と、
前記ケーブルと前記直流電圧配線のうちの1つとの間の電圧を分圧する第一の抵抗分圧回路と、
前記第一の抵抗分圧回路で分圧された電圧を計測してそれに対応する電圧情報信号を出力する第一の電圧計測回路と、
前記第一の電圧計測回路からの電圧情報信号を入力して地絡診断を行う制御部を有し、
前記制御部は、前記第一の電圧計測回路が出力した電圧情報信号から、先行する第一のピークと後行する第二のピークの2つのピークを持った周期的に発生する山状の波形を抽出し、前記第二のピーク値があらかじめ設定された第一のしきい値より高く、かつ、前記第一のピーク値と前記第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合、前記外部装置および接続するケーブルに地絡が発生していると判定することを特徴とする電力変換装置。 - 請求項1に記載の電力変換装置であって、
前記の地絡が発生していると判定する条件に代えて、
前記第一の電圧計測回路が出力した電圧情報信号からその平均値を計算し、前記平均値があらかじめ設定された第一のしきい値より高く、かつ、前記第一のピーク値と前記第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合に、地絡が発生していると判定することを特徴とする電力変換装置。 - 請求項1または2に記載の電力変換装置であって、
前記2つの直流電圧配線の間の電圧を分圧する第二の抵抗分圧回路と、
前記第二の抵抗分圧回路で分圧された電圧を計測してそれに対応する電圧情報信号を出力する第二の電圧計測回路を有し、
前記制御部は除算器を有し、
前記制御部は前記除算器が前記第一の電圧計測回路が出力する電圧情報信号を、前記第二の電圧計測回路が出力する電圧情報信号で除算することで、前記第一の電圧計測回路が出力する電圧情報信号を正規化することを特徴とする電力変換装置。 - 請求項1または2に記載の電力変換装置であって、
前記制御部は、三相交流電力を入力する外部配線の接地状態を判定する接地状態判定部を有し、前記第一の電圧計測回路が出力する電圧情報信号が周期的に0電圧状態となることを検知して、前記外部配線の接地状態が一相接地であると判定することを特徴とする電力変換装置。 - 請求項1または2に記載の電力変換装置であって、
表示器および送信機を有し、
前記表示器は前記地絡の判定結果を表示し、
前記送信機は外部のシステムに前記地絡の判定結果を送信することを特徴とする電力変換装置。 - 請求項5に記載の電力変換装置であって、
前記制御部は、前記第二のピーク値に基づいて、外部装置および接続するケーブルに発生した地絡の抵抗値を推定計算し、
前記表示器は推定された地絡の抵抗値を表示し、
前記送信機は外部のシステムに推定された地絡の抵抗値を送信することを特徴とする電力変換装置。 - 請求項1または2に記載の電力変換装置であって、
前記制御部は、波形記憶部を有し、前記周期的に発生する山状の波形の少なくとも1周期分の波形データを記憶することを特徴とする電力変換装置。 - 三相交流電力を直流電力に変換するダイオードブリッジ回路と、外部装置と接続するケーブルに流れる電流を制御する複数のスイッチ素子を備えたインバータ回路と、前記ダイオードブリッジ回路と前記インバータ回路を接続する2つの直流電圧配線を有する電力変換装置の地絡検出方法であって、
前記ケーブルと前記直流電圧配線のうちの1つとの間の電圧を分圧した第一の電圧情報信号から、先行する第一のピークと後行する第二のピークの2つのピークを持った周期的に発生する山状の波形を抽出し、
前記第二のピーク値があらかじめ設定された第一のしきい値より高く、かつ、前記第一のピーク値と前記第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合、前記外部装置および接続するケーブルに地絡が発生していると判定することを特徴とする地絡検出方法。 - 請求項8に記載の地絡検出方法であって、
前記の地絡が発生していると判定する条件に代えて、
前記第一の電圧情報信号からその平均値を計算し、前記平均値があらかじめ設定された第一のしきい値より高く、かつ、前記第一のピーク値と前記第二のピーク値の差分値があらかじめ設定された第二のしきい値より低い場合に、地絡が発生していると判定することを特徴とする地絡検出方法。 - 請求項8または9に記載の地絡検出方法であって、
前記第一の電圧情報信号を、前記2つの直流電圧配線の間の電圧を分圧した第二の電圧情報信号で除算することで、前記第一の電圧情報信号を正規化することを特徴とする地絡検出方法。 - 請求項8または9に記載の地絡検出方法であって、
前記第一の電圧情報信号が、周期的に0電圧状態となることを検知して三相交流電力を入力する外部配線の接地状態が一相接地であると判定することを特徴とする地絡検出方法。 - 請求項8または9に記載の地絡検出方法であって、
前記地絡の判定結果を表示し、
外部のシステムに前記地絡の判定結果を送信することを特徴とする地絡検出方法。 - 請求項12に記載の地絡検出方法であって、
前記第二のピーク値に基づいて、外部装置および接続するケーブルに発生した地絡の抵抗値を推定計算し、
推定された地絡の抵抗値を表示し、
外部のシステムに推定された地絡の抵抗値を送信することを特徴とする地絡検出方法。 - 請求項8または9に記載の地絡検出方法であって、
前記周期的に発生する山状の波形の少なくとも1周期分の波形データを記憶することを特徴とする地絡検出方法。
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