WO2022014051A1 - 表示装置 - Google Patents

Abstract

垂直走査方向の切り替えが可能な表示装置の狭額縁化を実現する。　ゲートドライバ（２１）は、書き込み制御線に接続されたｎ個の単位回路を含む複数個の単位回路からなるシフトレジスタ（２１１）と、複数個の単位回路にそれぞれ対応する複数個の第１スイッチ回路からなる第１の走査順序切り替え回路（２１２）と、初期化制御線に接続されたｎ個の第２スイッチ回路からなる第２の走査順序切り替え回路（２１３）とによって構成される。第１の走査順序切り替え回路（２１２）は、走査順序指示信号に基づき、シフトレジスタ（２１１）の動作を制御する。各第２スイッチ回路は、走査順序指示信号に基づき、前段側の単位回路の出力信号または後段側の単位回路の出力信号を第２走査信号として初期化制御線に印加する。

Description

表示装置

　以下の開示は、垂直走査方向の切り替えが可能な走査線駆動回路を備えた表示装置に関する。

　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。

　有機ＥＬ表示装置の表示部には、画素回路の動作を制御するための各種の制御信号線が配設されている。例えば、画素回路内の駆動トランジスタの特性のばらつきを補償する方式に内部補償方式を採用している有機ＥＬ表示装置においては、画素回路へのデータ信号の書き込みを制御するための書き込み制御線や画素回路の内部の状態を初期化するための初期化制御線などの複数種類の水平走査線が表示部に配設されている。

　なお、本明細書では、水平走査線を表示部の上端側から下端側に向かって順次に走査することを「正順走査」といい、水平走査線を表示部の下端側から上端側に向かって順次に走査することを「逆順走査」という。

　以下、複数種類の水平走査線として上述した書き込み制御線と初期化制御線とが設けられているケースに着目する。画素回路へのデータ信号の書き込みは当該画素回路の内部状態が初期化された後に行われる。従って、同じ行の画素回路に接続された書き込み制御線と初期化制御線とに着目すると、書き込み制御線がアクティブになるタイミングよりも早いタイミングで初期化制御線がアクティブになる（書き込み制御線にオンレベルの走査信号が印加されるタイミングよりも早いタイミングで初期化制御線にオンレベルの走査信号が印加される）。この場合において、或る行の画素回路に接続された書き込み制御線とそれとは別の行の画素回路に接続された初期化制御線とを同じタイミングでアクティブにすることができる。これに関し、有機ＥＬ表示装置が動作している期間を通じて垂直走査方向（複数本の水平走査線の走査順序）が一方向に固定されているのであれば（例えば、正順走査のみが行われるのであれば）、同じタイミングでアクティブとなるべき書き込み制御線と初期化制御線とをまとめて駆動することが可能である。これは、１系統のシフトレジスタによって実現することができる。ところが、垂直走査方向の切り替え（正順走査と逆順走査との切り替え）が可能な構成を採用しようとする場合、同じタイミングでアクティブとなるべき書き込み制御線と初期化制御線との組み合わせが、正順走査が行われる際と逆順走査が行われる際とで異なることになる。このため、書き込み制御線を駆動するためのシフトレジスタと初期化制御線を駆動するためのシフトレジスタとが必要となる。すなわち、２系統のシフトレジスタが必要となる。

　図１７は、上述した２系統のシフトレジスタを含むゲートドライバ９の概略構成を示すブロック図である。このゲートドライバ９には、書き込み制御線を駆動するスキャンドライバ９１と、初期化制御線を駆動するディスチャージドライバ９２とが含まれている。スキャンドライバ９１は、表示部内の複数の書き込み制御線に接続されたシフトレジスタ９１１と、垂直走査方向を切り替えるための走査順序切り替え回路９１２とによって構成されている。スキャンドライバ９２は、表示部内の複数の初期化制御線に接続されたシフトレジスタ９２１と、垂直走査方向を切り替えるための走査順序切り替え回路９２２とによって構成されている。

　図１８および図１９は、図１７に示したゲートドライバ９の詳細な構成を示すブロック図である。図１８にはシフトレジスタ９１１，９２１の初段側近傍の構成を示しており、図１９にはシフトレジスタ９１１，９２１の最終段側近傍の構成を示している。以下、シフトレジスタの各段を構成する回路のことを「単位回路」という。なお、ここでは、ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）およびｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）が表示部に配設されているものと仮定する。

　上述したように、ゲートドライバ９にはスキャンドライバ９１とディスチャージドライバ９２とが含まれている。スキャンドライバ９１は、（ｎ＋２）個の単位回路Ｕ１（０）～Ｕ１（ｎ＋１）からなるシフトレジスタ９１１と、（ｎ＋２）個の単位回路Ｕ１（０）～Ｕ１（ｎ＋１）と１対１で対応する（ｎ＋２）個のスイッチ回路Ｓ１からなる走査順序切り替え回路９１２とによって構成されている。ディスチャージドライバ９２は、（ｎ＋２）個の単位回路Ｕ２（０）～Ｕ２（ｎ＋１）からなるシフトレジスタ９２１と、（ｎ＋２）個の単位回路Ｕ２（０）～Ｕ２（ｎ＋１）と１対１で対応する（ｎ＋２）個のスイッチ回路Ｓ２からなる走査順序切り替え回路９２２とによって構成されている。シフトレジスタ９１１に関し、単位回路Ｕ１（１）～Ｕ１（ｎ）については表示部内の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）に接続されているが、単位回路Ｕ１（０），Ｕ１（ｎ＋１）についてはダミーの書き込み制御線ＳＣＡＮ（ＤＵａ），ＳＣＡＮ（ＤＵｂ）に接続されている。同様に、シフトレジスタ９２１に関し、単位回路Ｕ２（１）～Ｕ２（ｎ）については表示部内の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）に接続されているが、単位回路Ｕ２（０），Ｕ２（ｎ＋１）についてはダミーの初期化制御線ＤＩＳ（ＤＵａ），ＤＩＳ（ＤＵｂ）に接続されている。

　スキャンドライバ９１およびディスチャージドライバ９２には、次のように各種の制御信号が与えられる。２相のクロック信号であるゲートクロック信号ＧＣＫ１，ＧＣＫ２および垂直走査方向を指示する走査順序指示信号ＵＤ，ＵＤＢが、スキャンドライバ９１とディスチャージドライバ９２とに与えられる。また、ゲートスタートパルス信号ＧＳＰ（Ｓ）がスキャンドライバ９１に与えられ、ゲートスタートパルス信号ＧＳＰ（Ｄ）がディスチャージドライバ９２に与えられる。なお、ゲートスタートパルス信号ＧＳＰ（Ｓ）は単位回路Ｕ１（０）に対応するスイッチ回路Ｓ１と単位回路Ｕ１（ｎ＋１）に対応するスイッチ回路Ｓ１とに与えられ、ゲートスタートパルス信号ＧＳＰ（Ｄ）は単位回路Ｕ２（０）に対応するスイッチ回路Ｓ２と単位回路Ｕ２（ｎ＋１）に対応するスイッチ回路Ｓ２とに与えられる。

　スイッチ回路Ｓ１，Ｓ２は、次のように構成されている。第１選択信号ＳＥＬがハイレベルであって、かつ、第２選択信号ＳＥＬＢがローレベルであれば、出力信号ＯＵＴとして第１入力信号ＩＮ１が出力される。第１選択信号ＳＥＬがローレベルであって、かつ、第２選択信号ＳＥＬＢがハイレベルであれば、出力信号ＯＵＴとして第２入力信号ＩＮ２が出力される。なお、スイッチ回路Ｓ１，Ｓ２には、走査順序指示信号ＵＤが第１選択信号ＳＥＬとして与えられ、走査順序指示信号ＵＤＢが第２選択信号ＳＥＬＢとして与えられる。

　シフトレジスタ９１１内の単位回路Ｕ１（０）～Ｕ１（ｎ＋１）およびシフトレジスタ９２１内の単位回路Ｕ２（０）～Ｕ２（ｎ＋１）は、次のように構成されている。第１クロック信号ＣＫ１がローレベルになっている時に、セット入力信号ＩＮが内部に取り込まれる。そして、当該セット入力信号ＩＮがローレベル（オンレベル）であれば、次にクロック信号ＣＫ２がハイレベルからローレベルに変化したときにローレベル（オンレベル）の出力信号ＯＵＴが出力される。

　図２０および図２１は正順走査が行われる際の信号波形図である。正順走査が行われる際には、走査順序指示信号ＵＤはハイレベルで維持され、かつ、走査順序指示信号ＵＤＢはローレベルで維持される。そして、ゲートスタートパルス信号ＧＳＰ（Ｄ）のパルスがディスチャージドライバ９２に与えられた後、ゲートスタートパルス信号ＧＳＰ（Ｓ）のパルスがスキャンドライバ９１に与えられる。これにより、１本目の初期化制御線ＤＩＳ（１）からｎ本目の初期化制御線ＤＩＳ（ｎ）が順次にアクティブになり、また、１本目の書き込み制御線ＳＣＡＮ（１）からｎ本目の書き込み制御線ＳＣＡＮ（ｎ）が順次にアクティブになる。その際、ｋを１以上（ｎ－１）以下の自然数として、ｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ＋１）本目の初期化制御線ＤＩＳ（ｋ＋１）とが同じタイミングでアクティブになる。

　図２２および図２３は逆順走査が行われる際の信号波形図である。逆順走査が行われる際には、走査順序指示信号ＵＤはローレベルで維持され、かつ、走査順序指示信号ＵＤＢはハイレベルで維持される。そして、ゲートスタートパルス信号ＧＳＰ（Ｄ）のパルスがディスチャージドライバ９２に与えられた後、ゲートスタートパルス信号ＧＳＰ（Ｓ）のパルスがスキャンドライバ９１に与えられる。これにより、ｎ本目の初期化制御線ＤＩＳ（ｎ）から１本目の初期化制御線ＤＩＳ（ｎ）が順次にアクティブになり、また、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）から１本目の書き込み制御線ＳＣＡＮ（１）が順次にアクティブになる。その際、ｋを２以上ｎ以下の自然数として、ｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ－１）本目の初期化制御線ＤＩＳ（ｋ－１）とが同じタイミングでアクティブになる。

　以上のように、２種類の水平走査線（書き込み制御線および初期化制御線）が配設された表示部を有する有機ＥＬ表示装置において、それら２種類の水平走査線を２系統のシフトレジスタを用いて駆動するという構成を採用することによって、垂直走査方向の切り替えが実現されている。

　なお、本件に関連して以下の先行技術文献が知られている。日本の特開平１１－１７６１８６号公報には、双方向シフトレジスタを備えた液晶表示装置の発明が開示されている。また、日本の特開平１１－２１３６８６号公報には、少ない素子数で双方向シフト機能を具現できる双方向シフトレジスタの発明が開示されている。

日本の特開平１１－１７６１８６号公報 日本の特開平１１－２１３６８６号公報

　近年、表示装置の高精細化・小型化の要求が高まっている。ところが、垂直走査方向の切り替えが可能な構成を採用する場合、従来の手法によれば、表示部に配設されている水平走査線の種類の数に応じた数のシフトレジスタをゲートドライバ（水平走査線駆動用の回路）に設ける必要がある。このため、１系統のシフトレジスタを用いて水平走査線を駆動している構成と比較して、回路規模が顕著に大きくなる。それ故、垂直走査方向の切り替えを可能にすると、必然的に額縁領域が広くなる。このように額縁領域が広くなると、表示装置の高精細化・小型化の実現が困難となる。

　そこで、以下の開示は、垂直走査方向（複数本の水平走査線の走査順序）の切り替えが可能な表示装置の狭額縁化を実現することを目的とする。

　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
　ｎおよびｍを自然数として、ｎ本の第１走査線と、ｍ本のデータ信号線と、前記ｎ本の第１走査線と前記ｍ本のデータ信号線との交差点に対応して設けられたｎ×ｍ個の前記画素回路と、前記ｎ本の第１走査線と１対１で対応するｎ本の第２走査線とを含む表示部と、
　前記ｎ本の第１走査線および前記ｎ本の第２走査線の走査順序を指示する走査順序指示信号に基づいて、前記ｎ本の第１走査線に第１走査信号を印加し、前記ｎ本の第２走査線に第２走査信号を印加する走査線駆動回路と、
　前記ｍ本のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
を備え、
　前記走査線駆動回路は、
　　前記ｎ本の第１走査線にそれぞれ接続されたｎ個の単位回路と、前記ｎ個の単位回路よりも前段側に設けられた１個以上の単位回路と、前記ｎ個の単位回路よりも後段側に設けられた１個以上の単位回路とを含む複数個の単位回路からなるシフトレジスタと、
　　前記複数個の単位回路にそれぞれ対応する複数個の第１スイッチ回路と、
　　前記ｎ本の第２走査線にそれぞれ接続されたｎ個の第２スイッチ回路と
を含み、
　Ｋを自然数として、Ｋ本目の第１走査線に接続された単位回路に対応する第１スイッチ回路は、前記走査順序指示信号に基づいて、（Ｋ－１）本目の第１走査線に接続された単位回路の出力信号または（Ｋ＋１）本目の第１走査線に接続された単位回路の出力信号を前記Ｋ本目の第１走査線に接続された単位回路にセット入力信号として与え、
　各単位回路は、前記セット入力信号とクロック信号とに基づいて出力信号を出力し、
　各第１走査線には、接続先の単位回路の出力信号が前記第１走査信号として印加され、
　ＰおよびＱを自然数として、Ｐ本目の第２走査線に接続された第２スイッチ回路は、前記走査順序指示信号に基づいて、（Ｐ－Ｑ）本目の第１走査線に接続された単位回路の出力信号または（Ｐ＋Ｑ）本目の第１走査線に接続された単位回路の出力信号を前記Ｐ本目の第２走査線に前記第２走査信号として印加する。

　本開示のいくつかの実施形態によれば、走査線駆動回路は、ｎ本の第１走査線にそれぞれ接続されたｎ個の単位回路を含む複数個の単位回路からなるシフトレジスタと、走査順序指示信号に基づいて動作するスイッチ回路（複数個の第１スイッチ回路およびｎ個の第２スイッチ回路）とによって構成される。各第１スイッチ回路は、対応する単位回路に、走査順序指示信号に基づいて前段側の単位回路の出力信号または後段側の単位回路の出力信号をセット入力信号として与える。すなわち、シフトレジスタと複数個の第１スイッチ回路とによって双方向シフトレジスタが実現される。また、Ｐ本目の第２走査線に接続された第２スイッチ回路は、当該Ｐ本目の第２走査線に、走査順序指示信号に基づいて、（Ｐ－Ｑ）本目の第１走査線に接続された単位回路の出力信号または（Ｐ＋Ｑ）本目の第１走査線に接続された単位回路の出力信号を第２走査信号として印加する。これにより、正順走査が行われる際にはＰ本目の第１走査線と（Ｐ＋Ｑ）本目の第２走査線とが同じタイミングでアクティブとなり、かつ、逆順走査が行われる際にはＰ本目の第１走査線と（Ｐ－Ｑ）本目の第２走査線とが同じタイミングでアクティブとなる。その結果、各画素回路では、垂直走査方向に関わらず、接続先の第２走査線がアクティブになってから接続先のの第１走査線がアクティブとなる。すなわち、垂直走査方向の切り替えが正常に行われる。上述したようにシフトレジスタと複数個の第１スイッチ回路とによって双方向シフトレジスタが実現されるので、１系統の双方向シフトレジスタにｎ個のスイッチ回路（第２スイッチ回路）を加えた構成によって、２種類の走査線を含む表示装置において垂直走査方向の切り替えが可能となっている。以上より、垂直走査方向（複数本の水平走査線の走査順序）の切り替えが可能な表示装置の狭額縁化が実現される。

一実施形態において、ゲートドライバの概略構成を示すブロック図である。 上記実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記実施形態において、表示部内の一部の構成を示す図である。 上記実施形態において、パネル駆動部の機能構成を示すブロック図である。 上記実施形態において、第ｉ行第ｊ列の画素回路の構成を示す回路図である。 上記実施形態において、画素回路の動作について説明するためのタイミングチャートである。 上記実施形態において、ゲートドライバの詳細な構成（シフトレジスタの初段側近傍の構成）を示すブロック図である。 上記実施形態において、ゲートドライバの詳細な構成（シフトレジスタの最終段側近傍の構成）を示すブロック図である。 上記実施形態において、単位回路の一構成例を示す回路図である。 上記実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記実施形態において、スイッチ回路の構成を示す回路図である。 上記実施形態において、正順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 上記実施形態において、正順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 上記実施形態において、逆順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 上記実施形態において、逆順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 上記実施形態の第１の変形例において、スイッチ回路の構成を示す回路図である。 従来例において、ゲートドライバの概略構成を示すブロック図である。 従来例において、ゲートドライバの詳細な構成（シフトレジスタの初段側近傍の構成）を示すブロック図である。 従来例において、ゲートドライバの詳細な構成（シフトレジスタの最終段側近傍の構成）を示すブロック図である。 従来例において、正順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 従来例において、正順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 従来例において、逆順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。 従来例において、逆順走査が行われる際のゲートドライバの動作について説明するためのタイミングチャートである。

　以下、添付図面を参照しつつ、一実施形態について説明する。

　＜１．全体構成および動作概要＞
　図２は、本実施形態における有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示部１０とパネル駆動部２０とソースドライバ（データ信号線駆動回路）３０と表示制御回路４０とを備えている。なお、図２に示す例では表示部１０の左端側および右端側の双方にパネル駆動部２０が設けられているが、パネル駆動部２０は表示部１０の左端側または右端側のいずれか一方のみに設けられていても良い。

　図３は、表示部１０内の一部の構成を示す図である。表示部１０には、複数個の画素回路１００が設けられている。また、表示部１０には、複数本の書き込み制御線ＳＣＡＮ、複数本の初期化制御線ＤＩＳ、複数本の発光制御線ＥＭ、および複数本のデータ信号線Ｄが配設されている。書き込み制御線ＳＣＡＮ、初期化制御線ＤＩＳ、および発光制御線ＥＭは水平走査方向に延びており、データ信号線Ｄは垂直走査方向に延びている。以下、書き込み制御線ＳＣＡＮに与えられる走査信号（以下、「第１走査信号」という。）にも必要に応じて符号ＳＣＡＮを付し、初期化制御線ＤＩＳに与えられる走査信号（以下、「第２走査信号」という。）にも必要に応じて符号ＤＩＳを付し、発光制御線ＥＭに与えられる発光制御信号にも必要に応じて符号ＥＭを付し、データ信号線Ｄに与えられるデータ信号にも必要に応じて符号Ｄを付す。なお、本実施形態においては、書き込み制御線ＳＣＡＮによって第１走査線が実現され、初期化制御線ＤＩＳによって第２走査線が実現されている。

　また、表示部１０には、複数個の画素回路１００に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。なお、ハイレベル電源線は第１電源線に相当し、ローレベル電源線は第２電源線に相当する。

　図４は、パネル駆動部２０の内部の機能構成を示すブロック図である。図４に示すように、パネル駆動部２０には、書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳを駆動するゲートドライバ（走査線駆動回路）２１と、発光制御線ＥＭを駆動するエミッションドライバ２２とが含まれている。なお、表示部１０の左端側に設けられているパネル駆動部２０と表示部１０の右端側に設けられているパネル駆動部２０とは同様の構成を有しているので、本明細書では表示部１０の左端側に設けられているパネル駆動部２０に着目して説明を行う。

　以下、図２および図４に示す各構成要素の動作について説明する。表示制御回路４０は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、パネル駆動部２０内のゲートドライバ２１の動作を制御する制御信号ＧＣＴＬと、パネル駆動部２０内のエミッションドライバ２２の動作を制御する制御信号ＥＣＴＬと、ソースドライバ３０の動作を制御する制御信号ＳＣＴＬとを出力する。

　パネル駆動部２０内のゲートドライバ２１は、表示制御回路４０から出力された制御信号ＧＣＴＬに基づいて、複数本の書き込み制御線ＳＣＡＮに第１走査信号を印加し、複数本の初期化制御線ＤＩＳに第２走査信号を印加する。本実施形態におけるゲートドライバ２１は、垂直走査方向の切り替えが可能となるように構成されている。ゲートドライバ２１についての詳しい説明は後述する。パネル駆動部２０内のエミッションドライバ２２は、表示制御回路４０から出力された制御信号ＥＣＴＬに基づいて、複数本の発光制御線ＥＭに発光制御信号を印加する。ソースドライバ３０は、表示制御回路４０から出力されたデジタル映像信号ＤＶと制御信号ＳＣＴＬとに基づいて、複数本のデータ信号線Ｄにデータ信号を印加する。

　以上のようにして、複数本の書き込み制御線ＳＣＡＮに第１走査信号が印加され、複数本の初期化制御線ＤＩＳに第２走査信号が印加され、複数本の発光制御線ＥＭに発光制御信号が印加され、複数本のデータ信号線Ｄにデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部１０に表示される。

　以下、ｎおよびｍを自然数として、表示部１０には、ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）、ｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）、ｎ本の発光制御線ＥＭ（１）～ＥＭ（ｎ）、およびｍ本のデータ信号線Ｄ（１）～Ｄ（ｎ）が配設されているものと仮定する。従って、表示部１０にはｎ×ｍ個の画素回路１００が含まれている。

　＜２．画素回路の構成および動作＞
　次に、表示部１０内の画素回路１００の構成について説明する。図５は、第ｉ行第ｊ列の画素回路１００の構成を示す回路図である。この画素回路１００は、表示素子（電流によって駆動される表示素子）としての１個の有機ＥＬ素子（有機発光ダイオード）Ｌ１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣａとを含んでいる。保持キャパシタＣａは、２つの電極（第１電極および第２電極）からなる容量素子である。トランジスタＴ１～Ｔ７は、Ｐチャネル型のトランジスタである。第１初期化トランジスタＴ１および閾値電圧補償トランジスタＴ２は、２個のトランジスタが直列に接続されたデュアルゲート構造を有している。このようなデュアルゲート構造を採用することによって、トランジスタの耐圧の向上やオフ電流の低減という効果が得られる。

　第１初期化トランジスタＴ１については、制御端子はｉ本目の初期化制御線ＤＩＳ（ｉ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続され、第２導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｉ本目の書き込み制御線ＳＣＡＮ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第１初期化トランジスタＴ１の第１導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続されている。書き込み制御トランジスタＴ３については、制御端子はｉ本目の書き込み制御線ＳＣＡＮ（ｉ）に接続され、第１導通端子はｊ本目のデータ信号線Ｄ（ｊ）に接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続されている。駆動トランジスタＴ４については、制御端子は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と保持キャパシタＣａの第２電極とに接続され、第１導通端子は書き込み制御トランジスタＴ３の第２導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。

　電源供給制御トランジスタＴ５については、制御端子はｉ本目の発光制御線ＥＭ（ｉ）に接続され、第１導通端子はハイレベル電源線と保持キャパシタＣａの第１電極とに接続され、第２導通端子は書き込み制御トランジスタＴ３の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。発光制御トランジスタＴ６については、制御端子はｉ本目の発光制御線ＥＭ（ｉ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｉ本目の書き込み制御線ＳＣＡＮ（ｉ）に接続され、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続され、第２導通端子は初期化電源線に接続されている。保持キャパシタＣａについては、第１電極はハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続され、第２電極は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子とに接続されている。有機ＥＬ素子Ｌ１については、アノード端子（第１端子）は発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子（第２端子）はローレベル電源線に接続されている。

　なお、図５に示した構成は一例であって、これには限定されない。例えば、Ｎチャネル型のトランジスタのみで構成された画素回路を採用することもできる。また、第１初期化トランジスタＴ１および閾値電圧補償トランジスタＴ２はデュアルゲート構造を有していなくてもよい。また、例えば、７個のトランジスタＴ１～Ｔ７のうち第２初期化トランジスタＴ７を有さない構成を採用することもできる。

　次に、画素回路１００の動作について説明する。図６は、図５に示したｉ行目の画素回路１００の動作について説明するためのタイミングチャートである。なお、図６に関し、時刻ｔ００以前の期間および時刻ｔ０５以降の期間が発光期間であり、時刻ｔ００～ｔ０５の期間が消灯期間である。

　時刻ｔ００よりも前の期間には、第２走査信号ＤＩＳ（ｉ）および第１走査信号ＳＣＡＮ（ｉ）はハイレベルとなっており、発光制御信号ＥＭ（ｉ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子Ｌ１は駆動電流の大きさに応じて発光している。第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７はオフ状態となっている。

　時刻ｔ００になると、発光制御信号ＥＭ（ｉ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子Ｌ１への電流の供給が遮断され、有機ＥＬ素子Ｌ１は消灯状態となる。

　時刻ｔ０１になると、第２走査信号ＤＩＳ（ｉ）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、駆動トランジスタＴ４の制御端子の電圧が初期化電圧Ｖｉｎｉにほぼ等しくなる。時刻ｔ０２になると、第２走査信号ＤＩＳ（ｉ）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。

　時刻ｔ０３になると、第１走査信号ＳＣＡＮ（ｉ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオン状態となる。閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態となることによって、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｊ）が保持キャパシタＣａの第２電極に与えられる。これにより、保持キャパシタＣａが充電される。また、第２初期化トランジスタＴ７がオン状態となることによって、有機ＥＬ素子Ｌ１のアノード電圧が初期化される。すなわち、有機ＥＬ素子Ｌ１のアノード電圧が初期化電圧Ｖｉｎｉにほぼ等しくなる。時刻ｔ０４になると、第１走査信号ＳＣＡＮ（ｉ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオフ状態となる。

　時刻ｔ０５になると、発光制御信号ＥＭ（ｉ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子Ｌ１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子Ｌ１が発光する。その後、次に発光制御信号ＥＭ（ｉ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子Ｌ１は発光する。

　以上のように、各画素回路１００においてデータ信号Ｄの書き込みが行われる際、対応する初期化制御線に印加されている第２走査信号ＤＩＳが所定期間ローレベル（オンレベル）になった後、対応する書き込み制御線に印加されている第１走査信号ＳＣＡＮが所定期間ローレベル（オンレベル）になる。なお、本実施形態に係る有機ＥＬ表示装置では垂直走査方向の切り替えが可能であるが、正順走査が行われる際にも逆順走査が行われる際にも画素回路１００は同じように動作する。

　＜３．ゲートドライバ＞
　＜３．１　ゲートドライバの全体構成＞
　図１は、本実施形態におけるゲートドライバ２１の概略構成を示すブロック図である。図１に示すように、ゲートドライバ２１は、表示部１０に配設されたｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）を垂直走査方向に応じて駆動するためのシフトレジスタ２１１と、シフトレジスタ２１１の動作を垂直走査方向に応じて制御するための第１の走査順序切り替え回路２１２と、表示部１０に配設されたｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）を垂直走査方向に応じて駆動するための第２の走査順序切り替え回路２１３とを含んでいる。

　図７および図８は、ゲートドライバ２１の詳細な構成を示すブロック図である。図７にはシフトレジスタ２１１の初段側近傍の構成を示しており、図８にはシフトレジスタ２１１の最終段側近傍の構成を示している。シフトレジスタ２１１は、（ｎ＋２）個の単位回路５（０）～５（ｎ＋１）によって構成されている。単位回路５（１）～５（ｎ）はそれぞれ書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）に接続されている。また、単位回路５（０）はダミーの書き込み制御線ＳＣＡＮ（ＤＵａ）に接続され、単位回路５（ｎ＋１）はダミーの書き込み制御線ＳＣＡＮ（ＤＵｂ）に接続されている。なお、以下において、不特定の単位回路に言及する際には、単位回路に符号５を付す。第１の走査順序切り替え回路２１２には、（ｎ＋２）個の単位回路５（０）～５（ｎ＋１）にそれぞれ対応する（ｎ＋２）個のスイッチ回路（以下、「第１スイッチ回路」という。）ＳＷ１が含まれている。第２の走査順序切り替え回路２１３には、ｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）にそれぞれ接続されたｎ個のスイッチ回路（以下、「第２スイッチ回路」という。）ＳＷ２が含まれている。本実施形態においては、第１スイッチ回路ＳＷ１と第２スイッチ回路ＳＷ２とは同様の構成を有している。

　図７および図８に示すように、ゲートドライバ２１には、制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰと、２相のクロック信号であるゲートクロック信号ＧＣＫ１，ＧＣＫ２と、垂直走査方向（ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）およびｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）の走査順序）を指示する走査順序指示信号ＵＤ，ＵＤＢとが与えられる。ゲートスタートパルス信号ＧＳＰは、単位回路５（０）に対応する第１スイッチ回路ＳＷ１と単位回路５（ｎ＋１）に対応する第１スイッチ回路ＳＷ１とに与えられる。ゲートクロック信号ＧＣＫ１，ＧＣＫ２は、単位回路５（０）～５（ｎ＋１）に与えられる。走査順序指示信号ＵＤ，ＵＤＢは、全ての第１スイッチ回路ＳＷ１と全ての第２スイッチ回路ＳＷ２とに与えられる。なお、本実施形態においては、走査順序指示信号ＵＤＢによって正順走査指示信号が実現され、走査順序指示信号ＵＤによって逆順走査指示信号が実現されている。

　各単位回路５は、セット入力信号ＩＮ、クロック信号ＣＫ１、およびクロック信号ＣＫ２をそれぞれ受け取るための入力端子と、出力信号ＳＯＵＴを出力するための出力端子とを含んでいる。各単位回路５には、対応する第１スイッチ回路ＳＷ１の出力信号ＯＵＴがセット入力信号ＩＮとして与えられる。また、単位回路５（０）を１段目と定義すると、奇数段目の単位回路５にはゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として与えられ、偶数段目の単位回路５にはゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として与えられる。単位回路５（１）～５（ｎ）の出力信号ＳＯＵＴは、対応する書き込み制御線ＳＣＡＮに第１走査信号として印加される。

　各第１スイッチ回路ＳＷ１は、第１選択信号ＳＥＬ、第２選択信号ＳＥＬＢ、第１入力信号ＩＮ１、および第２入力信号ＩＮ２をそれぞれ受け取るための入力端子と、出力信号ＯＵＴを出力するための出力端子とを含んでいる。各第１スイッチ回路ＳＷ１には、走査順序指示信号ＵＤが第１選択信号ＳＥＬとして入力され、走査順序指示信号ＵＤＢが第２選択信号ＳＥＬＢとして入力される。Ｋを０以上（ｎ＋１）以下の整数として、単位回路５（Ｋ）に対応する第１スイッチ回路ＳＷ１には、単位回路５（Ｋ－１）の出力信号ＳＯＵＴが第１入力信号ＩＮ１として与えられ、単位回路５（Ｋ＋１）の出力信号ＳＯＵＴが第２入力信号ＩＮ２として与えられる。但し、単位回路５（０）に対応する第１スイッチ回路ＳＷ１にはゲートスタートパルス信号ＧＳＰが第１入力信号ＩＮ１として与えられ、単位回路５（ｎ＋１）に対応する第１スイッチ回路ＳＷ１にはゲートスタートパルス信号ＧＳＰが第２入力信号ＩＮ２として与えられる。各第１スイッチ回路ＳＷ１の出力信号ＯＵＴは、対応する単位回路５にセット入力信号ＩＮとして与えられる。

　各第２スイッチ回路ＳＷ２は、第１選択信号ＳＥＬ、第２選択信号ＳＥＬＢ、第１入力信号ＩＮ１、および第２入力信号ＩＮ２をそれぞれ受け取るための入力端子と、出力信号ＯＵＴを出力するための出力端子とを含んでいる。各第２スイッチ回路ＳＷ２には、走査順序指示信号ＵＤが第１選択信号ＳＥＬとして入力され、走査順序指示信号ＵＤＢが第２選択信号ＳＥＬＢとして入力される。Ｐを１以上ｎ以下の自然数として、初期化制御線ＤＩＳ（Ｐ）に接続された第２スイッチ回路ＳＷ２には、単位回路５（Ｐ－１）の出力信号ＳＯＵＴが第１入力信号ＩＮ１として与えられ、単位回路５（Ｐ＋１）の出力信号ＳＯＵＴが第２入力信号ＩＮ２として与えられる。各第２スイッチ回路ＳＷ２の出力信号ＯＵＴは、対応する初期化制御線ＤＩＳに第２走査信号として印加される。

　なお、本実施形態におけるシフトレジスタ２１１については、ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）にそれぞれ接続されたｎ個の単位回路５（１）～５（ｎ）よりも前段側および後段側に１個ずつ単位回路５が設けられている。しかしながら、これには限定されず、ｎ個の単位回路５（１）～５（ｎ）よりも前段側および後段側にそれぞれ２個以上の単位回路５が設けられていても良い。すなわち、シフトレジスタ２１１は、ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）にそれぞれ接続されたｎ個の単位回路５（１）～５（ｎ）と、当該ｎ個の単位回路５（１）～５（ｎ）よりも前段側に設けられた１個以上の単位回路５と、当該ｎ個の単位回路５（１）～５（ｎ）よりも後段側に設けられた１個以上の単位回路５とを含む複数個の単位回路５によって構成されていれば良い。

　＜３．２　単位回路の構成および動作＞
　図９は、本実施形態における単位回路５の一構成例を示す回路図である。図９に示すように、単位回路５は、９個のトランジスタＭ１～Ｍ９と２個のキャパシタＣ１，Ｃ２と１個の抵抗器Ｒ１を備えている。トランジスタＭ１～Ｍ９はＰチャネル型のトランジスタである。単位回路５は、また、ゲートハイ電位ＶＧＨを供給する第１定電位線に接続された入力端子およびゲートロー電位ＶＧＬを供給する第２定電位線に接続された入力端子のほか、４個の入力端子５１～５４および１個の出力端子５９を有している。図９では、セット入力信号ＩＮを受け取るための入力端子に符号５１を付し、クロック信号ＣＫ１を受け取るための入力端子に符号５２を付し、クロック信号ＣＫ２を受け取るための入力端子に符号５３を付し、初期化信号ＩＮＩＴＢを受け取るための入力端子に符号５４を付し、出力信号ＳＯＵＴを出力するための出力端子に符号５９を付している。なお、図７および図８では、単位回路５に関して、第１定電位線に接続された入力端子、第２定電位線に接続された入力端子、および入力端子５４の図示を省略している。

　トランジスタＭ２の第２導通端子、トランジスタＭ４の第１導通端子、およびトランジスタＭ６の第１導通端子は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。トランジスタＭ６の第２導通端子とトランジスタＭ８の制御端子とキャパシタＣ２の第１電極とは接続されている。なお、これらが接続されている一節点のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。トランジスタＭ１の第１導通端子、トランジスタＭ３の第１導通端子、トランジスタＭ４の制御端子、トランジスタＭ７の制御端子、トランジスタＭ９の第２導通端子、キャパシタＣ１の第１電極、および抵抗器Ｒ１の一端は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第３内部ノード」という。第３内部ノードには符号Ｎ３を付す。

　トランジスタＭ１については、制御端子は入力端子５１に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ２については、制御端子は入力端子５１に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ３については、制御端子は出力端子５９に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ４については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ５については、制御端子は入力端子５２に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は抵抗器Ｒ１の他端に接続されている。トランジスタＭ６については、制御端子は第２定電位線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２内部ノードＮ２に接続されている。トランジスタＭ７については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は出力端子５９に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ８については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子５３に接続され、第２導通端子は出力端子５９に接続されている。トランジスタＭ９については、制御端子は入力端子５４に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。キャパシタＣ１については、第１電極は第３内部ノードＮ３に接続され、第２電極はトランジスタＭ７の第２導通端子に接続されている。キャパシタＣ２については、第１電極は第２内部ノードＮ２に接続され、第２電極はトランジスタＭ８の第２導通端子に接続されている。抵抗器Ｒ１については、一端は第３内部ノードＮ３に接続され、他端はトランジスタＭ５の第２導通端子に接続されている。

　入力端子５４に与えられる初期化信号ＩＮＩＴＢは、通常動作時にはハイレベルで維持される。従って、通常動作が行われている期間を通じて、トランジスタＭ９はオフ状態で維持される。

　ここで、トランジスタＭ６に着目する。トランジスタＭ６の制御端子には、ゲートロー電位ＶＧＬが与えられている。このゲートロー電位ＶＧＬは、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてトランジスタＭ６をオン状態で維持するレベルの電位である。すなわち、トランジスタＭ６は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてオン状態で維持される。トランジスタＭ６は、第２内部ノードＮ２の電位が所定以下になるとオフ状態となり、第１内部ノードＮ１と第２内部ノードＮ２とを電気的に切り離す。これにより、トランジスタＭ６は、第２内部ノードＮ２がブースト状態になったときの当該第２内部ノードＮ２の電位の低下を補助する。

　なお、図９に示した単位回路５の構成は一例であって、様々な構成の単位回路を採用することができる。

　次に、図１０を参照しつつ、単位回路５の動作について説明する。なお、時刻ｔ１３～時刻ｔ１４の期間がこの単位回路５から出力信号ＳＯＵＴのパルスが出力されるべき期間であると仮定する。

　時刻ｔ１１の直前の時点には、セット入力信号ＩＮはハイレベル、クロック信号ＣＫ１はハイレベル、クロック信号ＣＫ２はハイレベル、第１内部ノードＮ１の電位はハイレベル、第２内部ノードＮ２の電位はハイレベル、第３内部ノードＮ３の電位はローレベル、出力信号ＳＯＵＴはハイレベルとなっている。

　時刻ｔ１１になると、セット入力信号ＩＮがハイレベルからローレベルに変化する。これにより、トランジスタＭ２がオン状態となり、第１内部ノードＮ１および第２内部ノードＮ２の電位が低下する。その結果、トランジスタＭ８がオン状態となる。しかしながら、時刻ｔ１１～時刻ｔ１２の期間には、クロック信号ＣＫ２はハイレベルで維持されるので、出力端子５９の電位（出力信号ＳＯＵＴの電位）はハイレベルで維持される。また、時刻ｔ１１には、トランジスタＭ１がオン状態となるので、第３内部ノードＮ３の電位が上昇する。

　時刻ｔ１２～時刻ｔ１３の期間には、時刻ｔ１１～時刻ｔ１２の期間と同様、クロック信号ＣＫ２はハイレベルで維持される。従って、時刻ｔ１２～時刻ｔ１３の期間には、出力端子５９の電位（出力信号ＳＯＵＴの電位）はハイレベルで維持される。

　時刻ｔ１３になると、クロック信号ＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ８はオン状態となっているので、入力端子５３の電位の低下とともに出力端子５９の電位（出力信号ＳＯＵＴの電位）が低下する。ここで、第２内部ノードＮ２－出力端子５９間にはキャパシタＣ２が設けられているので、出力端子５９の電位の低下とともに第２内部ノードＮ２の電位も低下する。その結果、トランジスタＭ８の制御端子には大きな負の電圧が印加され、出力端子５９の電位（出力信号ＳＯＵＴの電位）が充分に低下する。なお、時刻ｔ１３～時刻ｔ１４の期間には、トランジスタＭ６はオフ状態となり、第１内部ノードＮ１の電位は時刻ｔ１３以前の電位で維持される。

　時刻ｔ１４になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子５３の電位の上昇とともに出力端子５９の電位（出力信号ＳＯＵＴの電位）が上昇する。出力端子５９の電位が上昇すると、キャパシタＣ２を介して、第２内部ノードＮ２の電位も上昇する。これにより、トランジスタＭ６はオン状態となる。

　時刻ｔ１５になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ５がオン状態となり、第３内部ノードＮ３の電位が低下する。第３内部ノードＮ３の電位が低下することによって、トランジスタＭ４がオン状態となる。その結果、第１内部ノードＮ１の電位が上昇する。このとき、トランジスタＭ６はオン状態であるので、第２内部ノードＮ２の電位も上昇する。

　時刻ｔ１５以降の期間には、時刻ｔ１１以前の期間と同様、セット入力信号ＩＮはハイレベルで維持され、第１内部ノードＮ１の電位はハイレベルで維持され、第２内部ノードＮ２の電位はハイレベルで維持され、第３内部ノードＮ３の電位はローレベルで維持され、出力信号ＳＯＵＴはハイレベルで維持される。

　＜３．３　スイッチ回路の構成および動作＞
　図１１は、本実施形態におけるスイッチ回路ＳＷ（第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２）の構成を示す回路図である。スイッチ回路ＳＷは、２個のトランジスタ６４，６５を備えている。トランジスタ６４，６５は、Ｐチャネル型のトランジスタである。スイッチ回路ＳＷは、また、４個の入力端子６０～６３および１個の出力端子６９を有している。図１１では、第１入力信号ＩＮ１が与えられる入力端子に符号６０を付し、第２入力信号ＩＮ２が与えられる入力端子に符号６１を付し、第２選択信号ＳＥＬＢが与えられる入力端子に符号６２を付し、第１選択信号ＳＥＬが与えられる入力端子に符号６３を付している。

　トランジスタ６４については、制御端子は入力端子６２に接続され、第１導通端子は入力端子６０に接続され、第２導通端子は出力端子６９に接続されている。トランジスタ６５については、制御端子は入力端子６３に接続され、第１導通端子は入力端子６１に接続され、第２導通端子は出力端子６９に接続されている。

　以上のような構成において、正順走査が行われる際には、第１選択信号ＳＥＬはハイレベルで維持され、第２選択信号ＳＥＬＢはローレベルで維持される。このとき、トランジスタ６５がオフ状態で維持されるとともにトランジスタ６４がオン状態で維持される。これにより、入力端子６０に与えられている第１入力信号ＩＮ１が出力信号ＯＵＴとして出力端子６９から出力される。また、逆順走査が行われる際には、第１選択信号ＳＥＬはローレベルで維持され、第２選択信号ＳＥＬＢはハイレベルで維持される。このとき、トランジスタ６５がオン状態で維持されるとともにトランジスタ６４がオフ状態で維持される。これにより、入力端子６１に与えられている第２入力信号ＩＮ２が出力信号ＯＵＴとして出力端子６９から出力される。

　なお、本実施形態においては、トランジスタ６４によって第１トランジスタが実現され、トランジスタ６５によって第２トランジスタが実現され、入力端子６０によって第１入力端子が実現され、入力端子６１によって第２入力端子が実現され、入力端子６２によって第３入力端子が実現され、入力端子６３によって第４入力端子が実現されている。

　＜３．４　全体の動作＞
　上述のようなゲートドライバ２１の構成を踏まえ、正順走査が行われる際および逆順走査が行われる際のゲートドライバ２１の全体の動作について説明する。なお、本実施形態においては、書き込み制御線ＳＣＡＮに印加されている第１走査信号がローレベルである時には当該書き込み制御線ＳＣＡＮはアクティブな状態であって、書き込み制御線ＳＣＡＮに印加されている第１走査信号がハイレベルである時には当該書き込み制御線ＳＣＡＮは非アクティブな状態である。同様に、初期化制御線ＤＩＳに印加されている第２走査信号がローレベルである時には当該初期化制御線ＤＩＳはアクティブな状態であって、初期化制御線ＤＩＳに印加されている第２走査信号がハイレベルである時には当該初期化制御線ＤＩＳは非アクティブな状態である。

　＜３．４．１　正順走査が行われる際の動作＞
　図１２および図１３は、正順走査が行われる際のゲートドライバ２１の動作について説明するためのタイミングチャートである。図１２および図１３に示すように、正順走査が行われる際には、走査順序指示信号ＵＤはハイレベル（オフレベル）で維持され、走査順序指示信号ＵＤＢはローレベル（オンレベル）で維持される。

　時刻ｔ２１よりも前の期間には、単位回路５（０）～５（ｎ＋１）から出力される全ての出力信号ＳＯＵＴ（図１２および図１３では不図示）はハイレベルとなっていて、全ての書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）および全ての初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）は非アクティブとなっている。

　時刻ｔ２１になると、ゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化する。上述したように、ゲートスタートパルス信号ＧＳＰは、単位回路５（０）に対応する第１スイッチ回路ＳＷ１に第１入力信号ＩＮ１として与えられ、単位回路５（ｎ＋１）に対応する第１スイッチ回路ＳＷ１に第２入力信号ＩＮ２として与えられる。このとき、各第１スイッチ回路ＳＷ１（図１１参照）では、トランジスタ６５はオフ状態で維持され、トランジスタ６４はオン状態で維持されている。以上より、単位回路５（０）に対応する第１スイッチ回路ＳＷ１の出力信号ＯＵＴがハイレベルからローレベルに変化する。これにより、単位回路５（０）の入力端子５１に与えられるセット入力信号ＩＮがハイレベルからローレベルに変化する。

　時刻ｔ２２になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。単位回路５（０）には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として入力端子５２に与えられる。従って、時刻ｔ２２には、単位回路５（０）内のトランジスタＭ２がオン状態となる。このとき、単位回路５（０）の入力端子５１に与えられているセット入力信号ＩＮはローレベルとなっているので、単位回路５（０）において内部ノードＮ１の電位が低下する。その結果、単位回路５（０）内のトランジスタＭ１がオン状態となる。

　時刻ｔ２３になると、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。単位回路５（０）には、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として入力端子５３に与えられる。上述したように時刻ｔ２２に単位回路５（０）内のトランジスタＭ１がオン状態となっているので、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって単位回路５（０）の出力信号ＳＯＵＴがローレベルとなる。すなわち、ダミーの書き込み制御線ＳＣＡＮ（ＤＵａ）がアクティブになる。また、単位回路５（０）の出力信号ＳＯＵＴは、初期化制御線ＤＩＳ（１）に接続された第２スイッチ回路ＳＷ２に第１入力信号ＩＮ１として与えられる。このとき、各第２スイッチ回路ＳＷ２（図１１参照）では、トランジスタ６５はオフ状態で維持され、トランジスタ６４はオン状態で維持されている。以上より、初期化制御線ＤＩＳ（１）に接続された第２スイッチ回路ＳＷ２の出力信号ＯＵＴがハイレベルからローレベルに変化する。すなわち、初期化制御線ＤＩＳ（１）がアクティブになる。

　ところで、単位回路５（０）の出力信号ＳＯＵＴは、単位回路５（１）に対応する第１スイッチ回路ＳＷ１に第１入力信号ＩＮ１として与えられる。また、各第１スイッチ回路ＳＷ１では、トランジスタ６５はオフ状態で維持され、トランジスタ６４はオン状態で維持されている。以上より、時刻ｔ２３には、単位回路５（１）に対応する第１スイッチ回路ＳＷ１の出力信号ＯＵＴがハイレベルからローレベルに変化する。これにより、単位回路５（１）の入力端子５１に与えられるセット入力信号ＩＮがハイレベルからローレベルに変化する。単位回路５（１）にはゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として入力端子５２に与えられるので、時刻ｔ２３には、単位回路５（１）内のトランジスタＭ２がオン状態となる。このとき、単位回路５（１）の入力端子５１に与えられているセット入力信号ＩＮは上述したようにローレベルとなっているので、単位回路５（１）において内部ノードＮ１の電位が低下する。その結果、単位回路５（１）内のトランジスタＭ１がオン状態となる。

　時刻ｔ２４になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。単位回路５（１）には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として入力端子５３に与えられる。上述したように時刻ｔ２３に単位回路５（１）内のトランジスタＭ１がオン状態となっているので、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって単位回路５（１）の出力信号ＳＯＵＴがローレベルとなる。すなわち、書き込み制御線ＳＣＡＮ（１）がアクティブになる。また、単位回路５（１）の出力信号ＳＯＵＴは、初期化制御線ＤＩＳ（２）に接続された第２スイッチ回路ＳＷ２に第１入力信号ＩＮ１として与えられる。このとき、各第２スイッチ回路ＳＷ２では、トランジスタ６５はオフ状態で維持され、トランジスタ６４はオン状態で維持されている。以上より、初期化制御線ＤＩＳ（２）に接続された第２スイッチ回路ＳＷ２の出力信号ＯＵＴがハイレベルからローレベルに変化する。すなわち、初期化制御線ＤＩＳ（２）がアクティブになる。

　同様にして、時刻ｔ２５には、書き込み制御線ＳＣＡＮ（２）および初期化制御線ＤＩＳ（３）がアクティブになる。

　以上のように、１本目の初期化制御線ＤＩＳ（１）からｎ本目の初期化制御線ＤＩＳ（ｎ）が順次にアクティブになり、また、１本目の書き込み制御線ＳＣＡＮ（１）からｎ本目の書き込み制御線ＳＣＡＮ（ｎ）が順次にアクティブになる。その際、ｋを１以上（ｎ－１）以下の自然数として、ｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ＋１）本目の初期化制御線ＤＩＳ（ｋ＋１）とが同じタイミングでアクティブになる。

　＜３．４．２　逆順走査が行われる際の動作＞
　図１４および図１５は、逆順走査が行われる際のゲートドライバ２１の動作について説明するためのタイミングチャートである。図１４および図１５に示すように、逆順走査が行われる際には、走査順序指示信号ＵＤはローレベル（オンレベル）で維持され、走査順序指示信号ＵＤＢはハイレベル（オフレベル）で維持される。

　時刻ｔ３１よりも前の期間には、単位回路５（０）～５（ｎ＋１）から出力される全ての出力信号ＳＯＵＴ（図１４および図１５では不図示）はハイレベルとなっていて、全ての書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）および全ての初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）は非アクティブとなっている。

　時刻ｔ３１になると、ゲートスタートパルス信号ＧＳＰがハイレベルからローレベルに変化する。上述したように、ゲートスタートパルス信号ＧＳＰは、単位回路５（０）に対応する第１スイッチ回路ＳＷ１に第１入力信号ＩＮ１として与えられ、単位回路５（ｎ＋１）に対応する第１スイッチ回路ＳＷ１に第２入力信号ＩＮ２として与えられる。このとき、各第１スイッチ回路ＳＷ１（図１１参照）では、トランジスタ６５はオン状態で維持され、トランジスタ６４はオフ状態で維持されている。以上より、単位回路５（ｎ＋１）に対応する第１スイッチ回路ＳＷ１の出力信号ＯＵＴがハイレベルからローレベルに変化する。これにより、単位回路５（ｎ＋１）の入力端子５１に与えられるセット入力信号ＩＮがハイレベルからローレベルに変化する。

　時刻ｔ３２になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。単位回路５（ｎ＋１）には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として入力端子５２に与えられる。従って、時刻ｔ３２には、単位回路５（ｎ＋１）内のトランジスタＭ２がオン状態となる。このとき、単位回路５（ｎ＋１）の入力端子５１に与えられているセット入力信号ＩＮはローレベルとなっているので、単位回路５（ｎ＋１）において内部ノードＮ１の電位が低下する。その結果、単位回路５（ｎ＋１）内のトランジスタＭ１がオン状態となる。

　時刻ｔ３３になると、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。単位回路５（ｎ＋１）には、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として入力端子５３に与えられる。上述したように時刻ｔ３２に単位回路５（ｎ＋１）内のトランジスタＭ１がオン状態となっているので、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって単位回路５（ｎ＋１）の出力信号ＳＯＵＴがローレベルとなる。すなわち、ダミーの書き込み制御線ＳＣＡＮ（ＤＵｂ）がアクティブになる。また、単位回路５（ｎ＋１）の出力信号ＳＯＵＴは、初期化制御線ＤＩＳ（ｎ）に接続された第２スイッチ回路ＳＷ２に第２入力信号ＩＮ２として与えられる。このとき、各第２スイッチ回路ＳＷ２（図１１参照）では、トランジスタ６５はオン状態で維持され、トランジスタ６４はオフ状態で維持されている。以上より、初期化制御線ＤＩＳ（ｎ）に接続された第２スイッチ回路ＳＷ２の出力信号ＯＵＴがハイレベルからローレベルに変化する。すなわち、初期化制御線ＤＩＳ（ｎ）がアクティブになる。

　ところで、単位回路５（ｎ＋１）の出力信号ＳＯＵＴは、単位回路５（ｎ）に対応する第１スイッチ回路ＳＷ１に第２入力信号ＩＮ２として与えられる。また、各第１スイッチ回路ＳＷ１では、トランジスタ６５はオン状態で維持され、トランジスタ６４はオフ状態で維持されている。以上より、時刻ｔ３３には、単位回路５（ｎ）に対応する第１スイッチ回路ＳＷ１の出力信号ＯＵＴがハイレベルからローレベルに変化する。これにより、単位回路５（ｎ）の入力端子５１に与えられるセット入力信号ＩＮがハイレベルからローレベルに変化する。単位回路５（ｎ）にはゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として入力端子５２に与えられるので、時刻ｔ３３には、単位回路５（ｎ）内のトランジスタＭ２がオン状態となる。このとき、単位回路５（ｎ）の入力端子５１に与えられているセット入力信号ＩＮは上述したようにローレベルとなっているので、単位回路５（ｎ）において内部ノードＮ１の電位が低下する。その結果、単位回路５（ｎ）内のトランジスタＭ１がオン状態となる。

　時刻ｔ３４になると、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。単位回路５（ｎ）には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として入力端子５３に与えられる。上述したように時刻ｔ３３に単位回路５（ｎ）内のトランジスタＭ１がオン状態となっているので、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって単位回路５（ｎ）の出力信号ＳＯＵＴがローレベルとなる。すなわち、書き込み制御線ＳＣＡＮ（ｎ）がアクティブになる。また、単位回路５（ｎ）の出力信号ＳＯＵＴは、初期化制御線ＤＩＳ（ｎ－１）に接続された第２スイッチ回路ＳＷ２に第２入力信号ＩＮ２として与えられる。このとき、各第２スイッチ回路ＳＷ２では、トランジスタ６５はオン状態で維持され、トランジスタ６４はオフ状態で維持されている。以上より、初期化制御線ＤＩＳ（ｎ－１）に接続された第２スイッチ回路ＳＷ２の出力信号ＯＵＴがハイレベルからローレベルに変化する。すなわち、初期化制御線ＤＩＳ（ｎ－１）がアクティブになる。

　同様にして、時刻ｔ３５には、書き込み制御線ＳＣＡＮ（ｎ－１）および初期化制御線ＤＩＳ（ｎ－２）がアクティブになる。

　以上のように、ｎ本目の初期化制御線ＤＩＳ（ｎ）から１本目の初期化制御線ＤＩＳ（ｎ）が順次にアクティブになり、また、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）から１本目の書き込み制御線ＳＣＡＮ（１）が順次にアクティブになる。その際、ｋを２以上ｎ以下の自然数として、ｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ－１）本目の初期化制御線ＤＩＳ（ｋ－１）とが同じタイミングでアクティブになる。

　＜４．効果＞
　本実施形態によれば、ゲートドライバ２１は、ｎ本の書き込み制御線ＳＣＡＮ（１）～ＳＣＡＮ（ｎ）にそれぞれ接続されたｎ個の単位回路５（１）～５（ｎ）を含むシフトレジスタ２１１と、垂直走査方向の切り替えを可能にするための第１および第２の走査順序切り替え回路２１２，２１３とによって構成されている。第１の走査順序切り替え回路２１２は、垂直走査方向に応じてシフトレジスタ２１１の動作を制御する。従って、シフトレジスタ２１１と第１の走査順序切り替え回路２１２とによって双方向シフトレジスタが実現されている。第２の走査順序切り替え回路２１３は、ｎ個のスイッチ回路（第２スイッチ回路）ＳＷ２からなり、垂直走査方向に応じてｎ本の初期化制御線ＤＩＳ（１）～ＤＩＳ（ｎ）を駆動する。詳しくは、Ｐを自然数として、Ｐ本目の初期化制御線ＤＩＳ（Ｐ）に接続された第２スイッチ回路ＳＷ２は、走査順序指示信号ＵＤ，ＵＤＢに基づいて、（Ｐ－１）本目の書き込み制御線ＳＣＡＮ（Ｐ－１）に接続された単位回路５（Ｐ－１）の出力信号ＳＯＵＴまたは（Ｐ＋１）本目の書き込み制御線ＳＣＡＮ（Ｐ＋１）に接続された単位回路５（Ｐ＋１）の出力信号ＳＯＵＴをＰ本目の初期化制御線ＤＩＳ（Ｐ）に第２走査信号として印加する。これにより、正順走査が行われる際にはＰ本目の書き込み制御線ＳＣＡＮ（Ｐ）と（Ｐ＋１）本目の初期化制御線ＤＩＳ（Ｐ＋１）とが同じタイミングでアクティブとなり、かつ、逆順走査が行われる際にはＰ本目の書き込み制御線ＳＣＡＮ（Ｐ）と（Ｐ－１）本目の初期化制御線ＤＩＳ（Ｐ－１）とが同じタイミングでアクティブとなる。その結果、各画素回路１００では、垂直走査方向に関わらず、接続先の初期化制御線ＤＩＳがアクティブになってから接続先の書き込み制御線ＳＣＡＮがアクティブとなる。すなわち、垂直走査方向の切り替えが正常に行われる。ところで、第２の走査順序切り替え回路２１３は上述したようにｎ個のスイッチ回路（第２スイッチ回路）ＳＷ２によって構成されている。以上より、１系統の双方向シフトレジスタにｎ個のスイッチ回路を加えた構成によって、２種類の水平走査線（書き込み制御線ＳＣＡＮ、初期化制御線ＤＩＳ）を含む有機ＥＬ表示装置において垂直走査方向の切り替えが可能となっている。１系統の双方向シフトレジスタにｎ個のスイッチ回路を加えた構成に必要とされる回路面積は２系統の双方向シフトレジスタの形成に必要とされる回路面積よりも小さいので、本実施形態によれば、垂直走査方向（複数本の水平走査線の走査順序）の切り替えが可能な有機ＥＬ表示装置の狭額縁化が実現される。

　＜５．変形例＞
　＜５．１　第１の変形例＞
　上記実施形態においては、スイッチ回路ＳＷ（第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２）は図１１に示すような構成を有していた。しかしながら、本開示はこれに限定されない。そこで、以下、スイッチ回路ＳＷの別の構成例について説明する。

　図１６は、本変形例におけるスイッチ回路ＳＷの構成を示す回路図である。このスイッチ回路ＳＷは、４個のトランジスタ７４～７７と２個のキャパシタ７８，７９とを備えている。トランジスタ７４～７７は、Ｐチャネル型のトランジスタである。このスイッチ回路ＳＷは、また、４個の入力端子７０～７３および１個の出力端子８０を有している。図１６では、第１入力信号ＩＮ１が与えられる入力端子に符号７０を付し、第２入力信号ＩＮ２が与えられる入力端子に符号７１を付し、第２選択信号ＳＥＬＢが与えられる入力端子に符号７２を付し、第１選択信号ＳＥＬが与えられる入力端子に符号７３を付している。

　トランジスタ７４については、制御端子はトランジスタ７６の第２導通端子とキャパシタ７８の第１電極とに接続され、第１導通端子は入力端子７０とキャパシタ７８の第２電極とに接続され、第２導通端子は出力端子８０に接続されている。トランジスタ７６については、制御端子は接地され、第１導通端子は入力端子７２に接続され、第２導通端子はトランジスタ７４の制御端子とキャパシタ７８の第１電極とに接続されている。キャパシタ７８については、第１電極はトランジスタ７４の制御端子とトランジスタ７６の第２導通端子とに接続され、第２電極はトランジスタ７４の第１導通端子と入力端子７０とに接続されている。トランジスタ７５については、制御端子はトランジスタ７７の第２導通端子とキャパシタ７９の第１電極とに接続され、第１導通端子は入力端子７１とキャパシタ７９の第２電極とに接続され、第２導通端子は出力端子８０に接続されている。トランジスタ７７については、制御端子は接地され、第１導通端子は入力端子７３に接続され、第２導通端子はトランジスタ７５の制御端子とキャパシタ７９の第１電極とに接続されている。キャパシタ７９については、第１電極はトランジスタ７５の制御端子とトランジスタ７７の第２導通端子とに接続され、第２電極はトランジスタ７５の第１導通端子と入力端子７１とに接続されている。

　正順走査が行われる際には、第１選択信号ＳＥＬはハイレベルで維持され、第２選択信号ＳＥＬＢはローレベルで維持される。これにより、トランジスタ７５がオフ状態で維持されるとともにトランジスタ７４がオン状態で維持される。この状態において、入力端子７０に与えられている第１入力信号ＩＮ１がハイレベルからローレベルに変化すると、キャパシタ７８の存在に起因してトランジスタ７４の制御端子の電位が大きく低下する。その結果、トランジスタ７４の制御端子には大きな負の電圧が印加され、出力信号ＯＵＴの電位が充分に低下する。逆順走査が行われる際には、第１選択信号ＳＥＬはローレベルで維持され、第２選択信号ＳＥＬＢはハイレベルで維持される。これにより、トランジスタ７５がオン状態で維持されるとともにトランジスタ７４がオフ状態で維持される。この状態において、入力端子７１に与えられている第２入力信号ＩＮ２がハイレベルからローレベルに変化すると、キャパシタ７９の存在に起因してトランジスタ７５の制御端子の電位が大きく低下する。その結果、トランジスタ７５の制御端子には大きな負の電圧が印加され、出力信号ＯＵＴの電位が充分に低下する。以上のようにして、本変形例においては、出力信号ＯＵＴに関して、第１入力信号ＩＮ１および第２入力信号ＩＮ２とほぼ同等の振幅が得られる。

　本変形例によれば、スイッチ回路ＳＷ内のトランジスタ７４，７５の閾値電圧が出力信号ＯＵＴの振幅に及ぼす影響が小さい。このため、回路の動作に異常が生じることが抑制される。

　なお、本変形例においては、トランジスタ７４によって第１トランジスタが実現され、トランジスタ７５によって第２トランジスタが実現され、トランジスタ７６によって第３トランジスタが実現され、トランジスタ７７によって第４トランジスタが実現され、キャパシタ７８によって第１キャパシタが実現され、キャパシタ７９によって第２キャパシタが実現され、入力端子７０によって第１入力端子が実現され、入力端子７１によって第２入力端子が実現され、入力端子７２によって第３入力端子が実現され、入力端子７３によって第４入力端子が実現されている。

　＜５．２　第２の変形例＞
　上記実施形態においては、スイッチ回路ＳＷ（第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２）は図１１に示す構成を有していた。上記第１の変形例においては、スイッチ回路ＳＷ（第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２）は図１６に示す構成を有していた。それらに対して、本変形例においては、第１スイッチ回路ＳＷ１については図１１に示す構成が採用され、第２スイッチ回路ＳＷ２については図１６に示す構成が採用される。

　図１６に示す構成においてトランジスタ７４，７５の閾値電圧が出力信号ＯＵＴの振幅に及ぼす影響は、図１１に示す構成においてトランジスタ６４，６５の閾値電圧が出力信号ＯＵＴの振幅に及ぼす影響よりも小さい。また、第１スイッチ回路ＳＷ１の出力信号ＯＵＴは単位回路５に与えられるのに対して、第２スイッチ回路ＳＷ２の出力信号ＯＵＴは初期化制御線ＤＩＳに与えられる。ここで、第２スイッチ回路ＳＷ２の出力信号ＯＵＴは画素回路１００の駆動に直接的に関わるので、当該出力信号ＯＵＴの振幅は充分に大きいことが好ましい。

　そこで、本変形例においては、上述したように、第２スイッチ回路ＳＷ２については図１６に示す構成が採用される。また、第１スイッチ回路ＳＷ１については、必要な回路素子を少なくして狭額縁化を図るという観点から、上述したように図１１に示す構成が採用される。

　＜５．３　第３の変形例＞
　上記実施形態においては、正順走査が行われる際にはｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ＋１）本目の初期化制御線ＤＩＳ（ｋ＋１）とが同じタイミングでアクティブとなり、かつ、逆順走査が行われる際にはｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ－１）本目の初期化制御線ＤＩＳ（ｋ－１）とが同じタイミングでアクティブとなるように、書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳの駆動が行われていた。しかしながら、本開示はこれに限定されない。例えば、正順走査が行われる際にはｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ＋２）本目の初期化制御線ＤＩＳ（ｋ＋２）とが同じタイミングでアクティブとなり、かつ、逆順走査が行われる際にはｋ本目の書き込み制御線ＳＣＡＮ（ｋ）と（ｋ－２）本目の初期化制御線ＤＩＳ（ｋ－２）とが同じタイミングでアクティブとなるように、書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳの駆動が行われても良い。

　一般化すると、ＰおよびＱを自然数として、正順走査が行われる際にはＰ本目の書き込み制御線ＳＣＡＮ（Ｐ）と（Ｐ＋２）本目の初期化制御線ＤＩＳ（Ｐ＋２）とが同じタイミングでアクティブとなり、かつ、逆順走査が行われる際にはＰ本目の書き込み制御線ＳＣＡＮ（Ｐ）と（Ｐ－２）本目の初期化制御線ＤＩＳ（Ｐ－２）とが同じタイミングでアクティブとなるように、書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳの駆動が行われる。すなわち、ＰおよびＱを自然数として、Ｐ本目の初期化制御線ＤＩＳ（Ｐ）に接続された第２スイッチ回路ＳＷ２は、走査順序指示信号ＵＤ，ＵＤＢに基づいて、（Ｐ－Ｑ）本目の書き込み制御線ＳＣＡＮ（Ｐ－Ｑ）に接続された単位回路５（Ｐ－Ｑ）の出力信号ＳＯＵＴまたは（Ｐ＋Ｑ）本目の書き込み制御線ＳＣＡＮ（Ｐ＋Ｑ）に接続された単位回路５（Ｐ＋Ｑ）の出力信号ＳＯＵＴをＰ本目の初期化制御線ＤＩＳ（Ｐ）に第２走査信号として印加する。

　＜６．その他＞
　上記実施形態および上記第１～第３の変形例では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本開示を適用することができる。

１０…表示部
２０…パネル駆動部
２１…ゲートドライバ
２２…エミッションドライバ
１００…画素回路
２１１…シフトレジスタ
２１２…第１の走査順序切り替え回路
２１３…第２の走査順序切り替え回路
ＳＷ１…第１スイッチ回路（第１の走査順序切り替え回路内のスイッチ回路）
ＳＷ２…第２スイッチ回路（第２の走査順序切り替え回路内のスイッチ回路）
ＳＣＡＮ…書き込み制御線，第１走査信号
ＤＩＳ…初期化制御線，第２走査信号
ＥＭ…発光制御線，発光制御信号
ＵＤ，ＵＤＢ…走査順序指示信号
Ｌ１…有機ＥＬ素子
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (10)

1. 　電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
   　ｎおよびｍを自然数として、ｎ本の第１走査線と、ｍ本のデータ信号線と、前記ｎ本の第１走査線と前記ｍ本のデータ信号線との交差点に対応して設けられたｎ×ｍ個の前記画素回路と、前記ｎ本の第１走査線と１対１で対応するｎ本の第２走査線とを含む表示部と、
   　前記ｎ本の第１走査線および前記ｎ本の第２走査線の走査順序を指示する走査順序指示信号に基づいて、前記ｎ本の第１走査線に第１走査信号を印加し、前記ｎ本の第２走査線に第２走査信号を印加する走査線駆動回路と、
   　前記ｍ本のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
   を備え、
   　前記走査線駆動回路は、
   　　前記ｎ本の第１走査線にそれぞれ接続されたｎ個の単位回路と、前記ｎ個の単位回路よりも前段側に設けられた１個以上の単位回路と、前記ｎ個の単位回路よりも後段側に設けられた１個以上の単位回路とを含む複数個の単位回路からなるシフトレジスタと、
   　　前記複数個の単位回路にそれぞれ対応する複数個の第１スイッチ回路と、
   　　前記ｎ本の第２走査線にそれぞれ接続されたｎ個の第２スイッチ回路と
   を含み、
   　Ｋを自然数として、Ｋ本目の第１走査線に接続された単位回路に対応する第１スイッチ回路は、前記走査順序指示信号に基づいて、（Ｋ－１）本目の第１走査線に接続された単位回路の出力信号または（Ｋ＋１）本目の第１走査線に接続された単位回路の出力信号を前記Ｋ本目の第１走査線に接続された単位回路にセット入力信号として与え、
   　各単位回路は、前記セット入力信号とクロック信号とに基づいて出力信号を出力し、
   　各第１走査線には、接続先の単位回路の出力信号が前記第１走査信号として印加され、
   　ＰおよびＱを自然数として、Ｐ本目の第２走査線に接続された第２スイッチ回路は、前記走査順序指示信号に基づいて、（Ｐ－Ｑ）本目の第１走査線に接続された単位回路の出力信号または（Ｐ＋Ｑ）本目の第１走査線に接続された単位回路の出力信号を前記Ｐ本目の第２走査線に前記第２走査信号として印加することを特徴とする、表示装置。
2. 　前記ｎ本の第１走査線には、前記ｎ×ｍ個の画素回路への前記データ信号の書き込みを制御する信号が前記第１走査信号として印加され、
   　前記ｎ本の第２走査線には、前記ｎ×ｍ個の画素回路の初期化を制御する信号が前記第２走査信号として印加されることを特徴とする、請求項１に記載の表示装置。
3. 　前記表示部は、
   　　ハイレベル電源電圧を供給する第１電源線と、
   　　ローレベル電源電圧を供給する第２電源線と、
   　　初期化電圧を供給する初期化電源線と
   を含み、
   　各画素回路は、
   　　第１端子と第２端子とを有し、前記第１電源線と前記第２電源線との間に設けられた表示素子と、
   　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
   　　前記第１電源線に接続された第１電極と、前記駆動トランジスタの制御端子に接続された第２電極とを有する保持キャパシタと
   　　対応する第１走査線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
   　　対応する第１走査線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
   　　対応する第２走査線に接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第１初期化トランジスタと
   を含み、
   　各画素回路において前記データ信号の書き込みが行われる際、対応する第２走査線に印加されている第２走査信号が所定期間オンレベルになった後、対応する第１走査線に印加されている第１走査信号が所定期間オンレベルになることを特徴とする、請求項２に記載の表示装置。
4. 　前記表示部は、前記ｎ本の第１走査線と１対１で対応するｎ本の発光制御線を含み、
   　前記表示素子の第２端子は、前記第２電源線に接続され、
   　各画素回路は、
   　　対応する発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
   　　対応する発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと
   を含むことを特徴とする、請求項３に記載の表示装置。
5. 　各画素回路は、対応する第１走査線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２初期化トランジスタを含むことを特徴とする、請求項３または４に記載の表示装置。
6. 　前記走査順序指示信号は、正順走査指示信号と逆順走査指示信号とからなり、
   　前記ｎ本の第１走査線および前記ｎ本の第２走査線をそれぞれ前記表示部の上端側から下端側に向かって順次に走査する正順走査が行われる際には、前記正順走査指示信号がオンレベルで維持されるとともに前記逆順走査指示信号がオフレベルで維持され、
   　前記ｎ本の第１走査線および前記ｎ本の第２走査線をそれぞれ前記表示部の下端側から上端側に向かって順次に走査する逆順走査が行われる際には、前記正順走査指示信号がオフレベルで維持されるとともに前記逆順走査指示信号がオンレベルで維持され、
   　各第１スイッチ回路および各第２スイッチ回路は、
   　　第１入力信号が与えられる第１入力端子と、第２入力信号が与えられる第２入力端子と、前記正順走査指示信号が与えられる第３入力端子と、前記逆順走査指示信号が与えられる第４入力端子と、出力端子とを有し、
   　　前記正順走査指示信号がオンレベルになっている時には前記第１入力信号を前記出力端子から出力し、かつ、前記逆順走査指示信号がオンレベルになっている時には前記第２入力信号を前記出力端子から出力するように構成され、
   　Ｋ本目の第１走査線に接続された単位回路に対応する第１スイッチ回路には、（Ｋ－１）本目の第１走査線に接続された単位回路の出力信号が前記第１入力信号として与えられ、かつ、（Ｋ＋１）本目の第１走査線に接続された単位回路の出力信号が前記第２入力信号として与えられ、
   　Ｐ本目の第２走査線に接続された第２スイッチ回路には、（Ｐ－Ｑ）本目の第１走査線に接続された単位回路の出力信号が前記第１入力信号として与えられ、かつ、（Ｐ＋Ｑ）本目の第１走査線に接続された単位回路の出力信号が前記第２入力信号として与えられることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
7. 　各第１スイッチ回路および各第２スイッチ回路の少なくとも一方は、
   　　前記第３入力端子に接続された制御端子と、前記第１入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第１トランジスタと、
   　　前記第４入力端子に接続された制御端子と、前記第２入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第２トランジスタと
   を含むことを特徴とする、請求項６に記載の表示装置。
8. 　各第１スイッチ回路および各第２スイッチ回路の少なくとも一方は、
   　　制御端子と、前記第１入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第１トランジスタと、
   　　制御端子と、前記第２入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第２トランジスタと、
   　　制御端子と、前記第３入力端子に接続された第１導通端子と、前記第１トランジスタの制御端子に接続された第２導通端子とを有する第３トランジスタと、
   　　制御端子と、前記第４入力端子に接続された第１導通端子と、前記第２トランジスタの制御端子に接続された第２導通端子とを有する第４トランジスタと、
   　　前記第１トランジスタの制御端子に接続された第１電極と、前記第１トランジスタの第１導通端子に接続された第２電極とを有する第１キャパシタと、
   　　前記第２トランジスタの制御端子に接続された第１電極と、前記第２トランジスタの第１導通端子に接続された第２電極とを有する第２キャパシタと
   を含むことを特徴とする、請求項６に記載の表示装置。
9. 　前記複数個の第１スイッチ回路と前記ｎ個の第２スイッチ回路とは同じ構成であることを特徴とする、請求項６から８までのいずれか１項に記載の表示装置。
10. 　各第１スイッチ回路および各第２スイッチ回路は、
    　　制御端子と、前記第１入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第１トランジスタと、
    　　制御端子と、前記第２入力端子に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する第２トランジスタと
    を含み、
    　各第１スイッチ回路において、
    　　前記第１トランジスタの制御端子は、前記第３入力端子に接続され、
    　　前記第２トランジスタの制御端子は、前記第４入力端子に接続され、
    　各第２スイッチ回路は、さらに、
    　　制御端子と、前記第３入力端子に接続された第１導通端子と、前記第１トランジスタの制御端子に接続された第２導通端子とを有する第３トランジスタと、
    　　制御端子と、前記第４入力端子に接続された第１導通端子と、前記第２トランジスタの制御端子に接続された第２導通端子とを有する第４トランジスタと、
    　　前記第１トランジスタの制御端子に接続された第１電極と、前記第１トランジスタの第１導通端子に接続された第２電極とを有する第１キャパシタと、
    　　前記第２トランジスタの制御端子に接続された第１電極と、前記第２トランジスタの第１導通端子に接続された第２電極とを有する第２キャパシタと
    を含むことを特徴とする、請求項６に記載の表示装置。

Images