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WO2022013676A1 - 半導体装置、及び電子機器 - Google Patents

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WO2022013676A1
WO2022013676A1 PCT/IB2021/055988 IB2021055988W WO2022013676A1 WO 2022013676 A1 WO2022013676 A1 WO 2022013676A1 IB 2021055988 W IB2021055988 W IB 2021055988W WO 2022013676 A1 WO2022013676 A1 WO 2022013676A1
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WO
WIPO (PCT)
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circuit
transistor
wiring
terminal
switch
Prior art date
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Ceased
Application number
PCT/IB2021/055988
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English (en)
French (fr)
Inventor
山崎舜平
木村肇
池田隆之
黒川義元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
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Priority to KR1020237003373A priority patent/KR20230039668A/ko
Priority to CN202180043979.9A priority patent/CN115769221A/zh
Priority to US18/007,766 priority patent/US12033694B2/en
Priority to DE112021003900.8T priority patent/DE112021003900T5/de
Publication of WO2022013676A1 publication Critical patent/WO2022013676A1/ja
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    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • the mechanism of the brain is incorporated as an electronic circuit, and it has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits are sometimes called “neuromorphic”, “brainmorphic”, “brain-inspired” and the like.
  • the integrated circuit has a non-von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the von Neumann architecture in which the power consumption increases as the processing speed increases.
  • Non-Patent Document 1 and Non-Patent Document 2 disclose an arithmetic unit in which an artificial neural network is configured by using SRAM (Static Random Access Memory).
  • a calculation is performed by multiplying the synaptic connection strength (sometimes called a weighting factor) that connects two neurons with the signal transmitted between the two neurons.
  • the connection strength of each synapse between the plurality of first neurons in the first layer and one of the second neurons in the second layer, and the plurality of first neurons in the first layer. It is necessary to multiply and add each signal input to one of the second neurons of the second layer from, that is, to perform a product-sum calculation of the connection strength and the signal.
  • the number of the coupling strengths and the number of parameters indicating the signals used in the product-sum calculation are determined according to the scale of the artificial neural network.
  • the second neuron performs an operation by the activation function using the result of the product-sum calculation of the synaptic connection strength and the signal output by the first neuron, and uses the calculation result as a signal in the third layer.
  • the circuit constituting the chip has circuit elements that are not easily affected by temperature. Moreover, if the characteristics of the transistor, current source, etc. contained in the chip vary, the calculation result also varies.
  • the multiplication cell is provided with a storage element such as a capacity for holding the weighting coefficient, but the data held in the storage element may deteriorate with the passage of time and the value of the weighting coefficient may change. Data degradation is caused by a decrease in the charge held in the storage element.
  • the cause of the decrease in electric charge is, for example, the leak current flowing from the storage element, and the types of the leak current are, for example, the leak current flowing in the off state in a switching element such as a transistor, and between a pair of electrodes in a capacitive element.
  • the leak current flowing in the off state in a switching element such as a transistor, and between a pair of electrodes in a capacitive element.
  • the influence of the leak current can be reduced by increasing the capacitance value of the capacitive element.
  • the arithmetic circuit including the multiplication cell needs measures other than increasing the capacitance value of the capacitance element.
  • the countermeasure it is possible to periodically rewrite the weighting coefficient to the storage element of the multiplication cell.
  • the rewriting of data means the operation of rewriting the same data as the data originally held in the cell.
  • rewriting data is also an operation of replenishing the cell whose absolute value of the retained charge amount has become smaller with the same amount of charge originally retained in order to restore the data. It shall point.
  • One aspect of the present invention is to provide a semiconductor device or the like that performs product-sum calculation and / or function calculation.
  • one aspect of the present invention is to provide a semiconductor device for rewriting the data held in the multiplication cell.
  • one aspect of the present invention is to provide a semiconductor device that holds a digital value, performs digital-to-analog conversion on the digital value, and performs an operation based on the analog value.
  • one aspect of the present invention is to provide a semiconductor device or the like that performs convolution processing such as CNN (Convolutional Neural Network).
  • one aspect of the present invention is to provide a semiconductor device for AI (Artificial Integrity) or the like.
  • one aspect of the present invention is to provide a semiconductor device or the like for a DNN (Deep Neural Network).
  • DNN Deep Neural Network
  • one aspect of the present invention is to provide a semiconductor device or the like having low power consumption.
  • one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by the temperature of the environment.
  • one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by variations in transistor characteristics.
  • one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by variations in the characteristics of a current source.
  • one aspect of the present invention is to provide a new semiconductor device or the like.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a semiconductor device including a first circuit, a second circuit, and a third circuit.
  • the first circuit has a current source and a first switch
  • the second circuit has a first transistor, a third transistor, a fourth transistor, and a first capacitance, and a third circuit.
  • the first terminal of the first transistor is electrically connected to the control terminal of the first switch
  • the second terminal of the first transistor is electrically connected to the first terminal of the fourth transistor
  • the second terminal of the fourth transistor is connected.
  • the 2 terminals are electrically connected to the 1st terminal of the 1st capacitance, and the gate of the 4th transistor is electrically connected to the 2nd terminal of the 1st capacitance and the 1st terminal of the 3rd transistor.
  • the first terminal of the switch is electrically connected to the output terminal of the current source, and the second terminal of the first switch is electrically connected to the first terminal of the second transistor.
  • one aspect of the present invention may be configured to have a fourth circuit including a latch circuit in the above (1). Further, in the electrical connection between the first terminal of the first transistor and the control terminal of the first switch, the first terminal of the fourth circuit is electrically connected to the first terminal of the first transistor, and the first terminal of the fourth circuit is electrically connected. It is assumed that the second terminal is electrically connected to the control terminal of the first switch.
  • one aspect of the present invention is a semiconductor device including a first circuit, a second circuit, a third circuit, and a sense amplifier.
  • the first circuit has a current source and a first switch
  • the second circuit has a first transistor and a first capacitance
  • the third circuit has a second transistor.
  • the first terminal of the first transistor is electrically connected to the control terminal of the first switch via a sense amplifier
  • the second terminal of the first transistor is electrically connected to the first terminal of the first capacitance.
  • the first terminal of the first switch is electrically connected to the output terminal of the current source
  • the second terminal of the first switch is electrically connected to the first terminal of the second transistor.
  • one aspect of the present invention may be a configuration in which the gate of the first transistor is electrically connected to the gate of the second transistor in any one of the above (1) to (3).
  • one aspect of the present invention is a semiconductor device having a first circuit, a second circuit, and a third circuit.
  • the first circuit has a current source and a first switch
  • the second circuit has a first transistor, a third transistor, and a first capacitance
  • the third circuit has a second transistor.
  • the first terminal of the first transistor is electrically connected to the control terminal of the first switch
  • the first terminal of the third transistor is electrically connected to the first terminal of the first capacitance and the gate of the first transistor.
  • the first terminal of the first switch is electrically connected to the output terminal of the current source
  • the second terminal of the first switch is electrically connected to the first terminal of the second transistor.
  • one aspect of the present invention may be configured to include a fourth circuit including a latch circuit. Further, in the electrical connection between the first terminal of the first transistor and the control terminal of the first switch, the first terminal of the fourth circuit is electrically connected to the first terminal of the first transistor, and the first terminal of the fourth circuit is electrically connected. It is assumed that the second terminal is electrically connected to the control terminal of the first switch.
  • one aspect of the present invention may be configured in the above (5) or (6) in which the second terminal of the first capacitance is electrically connected to the gate of the second transistor.
  • the transistor included in the second circuit may have a metal oxide in the channel forming region.
  • one aspect of the present invention is a semiconductor device having a first circuit and a fifth circuit.
  • the first circuit has a first current source, a second current source, a first switch, a fifth transistor, and a sixth transistor
  • the fifth circuit has a seventh transistor and an eighth transistor.
  • the output terminal of the first current source is electrically connected to the first terminal of the first switch
  • the output terminal of the second current source is the gate of the fifth transistor, the gate of the sixth transistor, and the sixth transistor. It is preferably electrically connected to the first terminal.
  • the first terminal of the seventh transistor is electrically connected to the first terminal of the eighth transistor, the first terminal of the second switch, and the first terminal of the third switch, and is the gate of the seventh transistor. Is preferably electrically connected to the second terminal of the eighth transistor and the first terminal of the second capacitance.
  • the second terminal of the first switch is electrically connected to the second terminal of the second switch, and the first terminal of the current comparison circuit is electrically connected to the second terminal of the third switch for current comparison.
  • the second terminal of the circuit is preferably electrically connected to the first terminal of the fifth transistor.
  • one aspect of the present invention is a semiconductor device having a first circuit and a fifth circuit, which is different from the above (9).
  • the first circuit has a first current source, a third current source, a first switch, and a fourth switch
  • the fifth circuit has a seventh transistor, an eighth transistor, and a second capacitance.
  • a second switch, a third switch, a fifth switch, and a current comparison circuit It is preferable that the output terminal of the first current source is electrically connected to the first terminal of the first switch, and the input terminal of the third current source is electrically connected to the first terminal of the fourth switch. ..
  • the first terminal of the seventh transistor is electrically connected to the first terminal of the eighth transistor, the first terminal of the second switch, and the first terminal of the third switch, and is the gate of the seventh transistor. Is preferably electrically connected to the second terminal of the eighth transistor and the first terminal of the second capacitance. It is preferable that the second terminal of the first switch is electrically connected to the second terminal of the second switch, and the second terminal of the fourth switch is electrically connected to the first terminal of the fifth switch. .. It is preferable that the first terminal of the current comparison circuit is electrically connected to the second terminal of the third switch, and the second terminal of the current comparison circuit is electrically connected to the second terminal of the fifth switch. ..
  • the seventh transistor has silicon in the channel forming region, and the eighth transistor has a metal oxide in the channel forming region. May be good.
  • the fifth circuit may have a configuration including a ninth transistor, a tenth transistor, a third capacitance, and a sixth switch.
  • the first terminal of the ninth transistor is electrically connected to the first terminal of the tenth transistor, the first terminal of the second switch, and the first terminal of the sixth switch, and the gate of the ninth transistor is It is preferable that the second terminal of the tenth transistor and the first terminal of the third capacitance are electrically connected to each other. Further, it is preferable that the second terminal of the sixth switch is electrically connected to the first terminal of the fifth switch and the second terminal of the fourth switch. It is preferable that the gate of the 8th transistor and the gate of the 10th transistor are not directly connected.
  • each of the 7th transistor and the 9th transistor has silicon in the channel forming region
  • each of the 8th transistor and the 10th transistor has silicon in the channel forming region. It may be configured to have a metal oxide.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (13) above and a housing.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like may be a semiconductor device itself, and may have a semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected by sandwiching another circuit) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” may be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring higher than 0 ⁇ , or the like. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” may be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”. On the contrary, the terms “resistance”, “load”, and “region having a resistance value” may be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the “capacitive element” includes a pair of electrodes and a circuit element including a dielectric contained between the electrodes. In addition, terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance” may be paraphrased into terms such as "capacity”.
  • the term “capacity” may be paraphrased into terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain may be paraphrased with each other.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a transistor having a multi-gate structure having two or more gate electrodes can be used as an example of a transistor.
  • the multi-gate structure since the channel formation regions are connected in series, a structure in which a plurality of transistors are connected in series is obtained. Therefore, the multi-gate structure can reduce the off-current and improve the withstand voltage of the transistor (improve the reliability).
  • the multi-gate structure even if the voltage between the drain and the source changes when operating in the saturation region, the current between the drain and the source does not change much, and the slope is flat. The characteristics can be obtained. By utilizing the voltage / current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load having a very high resistance value. As a result, it is possible to realize a differential circuit or a current mirror circuit having good characteristics.
  • the circuit element may have a plurality of circuit elements.
  • one resistance is described on the circuit diagram, it includes the case where two or more resistances are electrically connected in series.
  • one capacity is described on the circuit diagram, it includes a case where two or more capacities are electrically connected in parallel.
  • one transistor is described on the circuit diagram, two or more transistors are electrically connected in series, and the gates of the respective transistors are electrically connected to each other.
  • Shall include.
  • the switch has two or more transistors, and two or more transistors are electrically connected in series or in parallel. It is assumed that the gates of the respective transistors are electrically connected to each other.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • the high level potentials provided by both wirings do not have to be equal to each other.
  • the low-level potentials provided by both wirings do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, in vacuum, etc.).
  • the "current direction” in wiring or the like is the direction in which the carrier that becomes a positive charge moves, and is described as a positive current amount.
  • the direction in which the carrier that becomes a negative charge moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A”. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the other embodiment or the component referred to in “second” in the scope of claims. There can also be. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments or in the scope of claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • words such as “membrane” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • terms such as “electrode” and “wiring” include the case where a plurality of “electrodes”, “wiring” and the like are integrally formed.
  • a “terminal” may be used as part of a “wiring”, “electrode”, etc., and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of “wiring” or “terminal”, and for example, “terminal” can be a part of “wiring” or “electrode”. Further, terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 15 elements and the like (however, oxygen, Does not contain hydrogen).
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows. Therefore, the switch may have two or three or more terminals through which a current flows, in addition to the control terminals.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor is, for example, a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited, and a current is applied between the source electrode and the drain electrode. It means a state where it
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device or the like that performs a product-sum calculation and / or a function calculation.
  • a semiconductor device for rewriting the data held in the multiplication cell can provide a semiconductor device that holds a digital value, performs digital-to-analog conversion on the digital value, and performs an operation based on the analog value.
  • a semiconductor device or the like that performs a convolution process such as CNN.
  • a semiconductor device or the like for AI can be provided.
  • a semiconductor device or the like for DNN can be provided.
  • a semiconductor device or the like having low power consumption it is possible to provide a semiconductor device or the like that is not easily affected by the temperature of the environment.
  • a semiconductor device or the like that is not easily affected by variations in the characteristics of the transistor it is possible to provide a semiconductor device or the like that is not easily affected by variations in the characteristics of the current source.
  • a novel semiconductor device or the like can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A and 1B are block diagrams showing a configuration example of a semiconductor device
  • FIG. 1C is a perspective view showing a configuration example of the semiconductor device
  • 2A to 2C are circuits showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 4 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 5 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 6 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • 7A to 7E are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 1A and 1B are block diagrams showing a configuration example of a semiconductor device
  • FIG. 1C is a perspective view showing a configuration example of the semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration
  • FIG. 8 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 9 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 10A is a circuit diagram showing a configuration example of a circuit included in the semiconductor device, and
  • FIGS. 10B to 10E are circuit diagrams showing a configuration example of a memory cell included in the semiconductor device.
  • FIG. 11 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 12 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 13 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 14A is a circuit diagram showing a configuration example of a circuit included in the semiconductor device, and FIG.
  • FIG. 14B is a circuit diagram showing a configuration example of a part of the circuit included in the circuit.
  • FIG. 15 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 16 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 17A is a block diagram showing a configuration example of a semiconductor device, and
  • FIG. 17B is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 18A to 18D are circuit diagrams showing a configuration example of a semiconductor device.
  • FIG. 19 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 20A is a circuit diagram showing a configuration example of a semiconductor device, and FIG.
  • 20B is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 21A is a circuit diagram showing a configuration example of a semiconductor device
  • FIG. 21B is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 22A and 22B are circuit diagrams showing a configuration example of a semiconductor device.
  • FIG. 23 is a block diagram showing a configuration example of the semiconductor device.
  • 24A and 24B are diagrams illustrating a hierarchical neural network.
  • FIG. 25 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 26 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • 27A to 27C are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 28 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 29A to 29F are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 30 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 31 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 32 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 33A to 33E are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 34A to 34C are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 35 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 36A to 36C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 37 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 38A and 38B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 39 is a schematic cross-sectional view showing a configuration example of the transistor.
  • FIG. 40A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 40B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 40C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 41A is a perspective view showing an example of a semiconductor wafer
  • FIG. 41A is a perspective view showing an example of a semiconductor wafer
  • FIG. 41B is a perspective view showing an example of a chip
  • FIGS. 41C and 41D are perspective views showing an example of an electronic component.
  • FIG. 42 is a schematic view showing an example of an electronic device.
  • 43A to 43C are schematic views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the bond strength may be called "learning”.
  • neural network models include Hopfield type and hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • machine learning by a deep neural network may be referred to as “deep learning”.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is contained in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the code is used for identification such as "_1", “[n]”, “[m, n]”. May be added and described. Further, in the drawings and the like, when the reference numerals such as “_1”, “[n]” and “[m, n]” are added to the reference numerals, when it is not necessary to distinguish them in the present specification and the like, when it is not necessary to distinguish them.
  • the identification code may not be described.
  • FIG. 1A is a block diagram showing a configuration example of the semiconductor device SDV1 which is one aspect of the present invention.
  • the semiconductor device SDV1 has, for example, a storage device MINT, a circuit ILD, and a calculation unit CLP. Further, FIG. 1A also shows a storage device TEXT in order to show the configuration of an electrical connection with the semiconductor device SDV1.
  • the storage device MEM is provided outside the semiconductor device SDV1 as an example.
  • the storage device MEM holds data for performing an operation in the arithmetic unit CLP.
  • the storage device MEXT transmits the data to the storage device MINT as a digital voltage signal or the like.
  • the storage device MEXT may transmit the data not only to the storage device MINT but also to the circuit ILD described later. That is, the semiconductor device SDV1 may be configured so that the storage device MINT and the circuit ILD can be switched as the transmission destination of the storage device MEM.
  • the semiconductor device SDV1 when the semiconductor device SDV1 is configured so that the storage device MINT and the circuit ILD can be switched as the transmission destination of the signal output from the storage device MEXT, when data is transmitted from the storage device MEXT to the storage device MINT, it is stored. In order to reduce the memory capacity of the device MINT, the number of bits of the data may be reduced. Further, when data is transmitted from the storage device MEM to the circuit ILD, the number of bits of the data may be increased. Alternatively, when data is transmitted from the storage device MEXT to the storage device MINT, a high bit value of the data is transmitted in order to reduce the memory capacity of the storage device MINT, and a low bit value is required. A low bit value may be input from the storage device TEXT to the circuit ILD. That is, the storage device MINT and the storage device MEM may be input to the circuit ILD at the same time.
  • the storage device MEM can be, for example, a storage such as an HDD (hard disk drive) or SSD (solid state drive).
  • HDD hard disk drive
  • SSD solid state drive
  • the semiconductor device SDV1 can be manufactured, for example, by forming a circuit element or the like on one substrate BSE.
  • various substrates can be used.
  • various substrates include semiconductor substrates (for example, single crystal substrate or silicon substrate), SOI substrates, glass substrates, quartz substrates, plastic substrates, sapphire glass substrates, metal substrates, stainless steel substrates, and stainless still foils.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • a synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid, epoxy resin, inorganic thin-film film, papers and the like are examples of plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • acrylic polypropylene
  • polyester polyvinyl fluoride
  • polyvinyl chloride polyvinyl chloride
  • a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, it is possible to manufacture a transistor having a high current capacity and a small size with little variation in characteristics, size, or shape. ..
  • a circuit is configured with such transistors, it is possible to reduce the power consumption of the circuit or increase the integration of the circuit.
  • a flexible substrate may be used as the substrate BSE, and a transistor may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor. The release layer can be used to separate a part or all of the semiconductor device from the substrate and transfer it to another substrate. At that time, the transistor can be reprinted on a substrate having inferior heat resistance, a flexible substrate, or the like.
  • a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, or the like can be used.
  • a transistor may be formed using one substrate, then the transistor may be transposed to another substrate, and the transistor may be arranged on another substrate (for example, substrate BSE).
  • substrate BSE a substrate on which the transistor is translocated
  • silk, cotton, linen synthetic fibers
  • nylon, polyurethane, polyester or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, etc.
  • a part of the circuit necessary for realizing a predetermined function is formed on one board, and another part of the circuit necessary for realizing a predetermined function is formed on another board. It is possible. For example, a part of the circuit necessary to realize a predetermined function is formed on a glass substrate, and another part of the circuit necessary to realize a predetermined function is a single crystal substrate (or SOI substrate). Can be formed into. Then, a single crystal substrate (also referred to as an IC chip) on which another part of the circuit necessary for realizing a predetermined function is formed is connected to the glass substrate by COG (Chip On Glass) to be connected to the glass substrate.
  • COG Chip On Glass
  • the IC chip can be placed in the glass.
  • the IC chip can be connected to a glass substrate using a TAB (Tape Automated Bonding), COF (Chip On Film), SMT (Surface Mount Technology), a printed circuit board, or the like.
  • TAB Transmission Automated Bonding
  • COF Chip On Film
  • SMT Surface Mount Technology
  • a printed circuit board or the like.
  • a circuit having a large drive voltage or a circuit having a high drive frequency often consumes a large amount of power. Therefore, such a circuit is formed on a substrate (for example, a single crystal substrate) different from the pixel portion to form an IC chip. By using this IC chip, it is possible to prevent an increase in power consumption.
  • each of the transistor included in the arithmetic unit CLP and the transistor included in the circuit ILD can be formed on the substrate BSE as Si transistors. ..
  • the transistor included in the storage device MINT as an OS transistor, the storage device MINT can be provided above the arithmetic unit CLP and / or the circuit ILD. That is, as an example, the semiconductor device SDV1 has a configuration in which a calculation unit CLP and a circuit ILD are provided above the substrate BSE, and a storage device MINT is provided above the calculation unit CLP and the circuit ILD, as shown in FIG. 1C. Can be.
  • the storage device MINT provided in the semiconductor device SDV1 has a function of acquiring information read by a storage device MEM provided outside the semiconductor device SDV1 and holding the information. Further, the storage device MINT has a function of reading the information held in the storage device MINT and transmitting the information to the circuit ILD.
  • the information sent from the storage device MEXT to the storage device MINT is treated as data for performing a calculation by the calculation unit CLP described later.
  • the storage device MINT will be described as a configuration for storing digital values.
  • the storage device MINT as a storage device that stores as a digital value, even if the absolute value of the amount of charge held in the storage element decreases, the range of potential at which data can be read out is large, so it is the same as when writing. No data can be read.
  • the data stored in the storage element can be easily refreshed, so that the potential (charge) held in the storage element can be maintained for a long time. Therefore, it is preferable that the storage device MINT has a function of refreshing the data held periodically.
  • the refresh operation may be performed after the data is transmitted to the arithmetic unit CLP (circuit ILD) described later.
  • data refresh means that the voltage corresponding to the data of the storage element is read out and the voltage is boosted or stepped down to an appropriate level by an amplifier circuit such as a sense amplifier. , The operation of writing back to the storage element.
  • the data may be read from the storage device MEM and written to the memory cell.
  • the storage device MINT according to the semiconductor device of the present invention may be configured to store not only digital values but also multi-valued values, analog values and the like.
  • the number of bits of the memory cell should be smaller than the number of bits held in the multiplication cell of the arithmetic unit CLP.
  • a plurality of memory cells of the storage device MINT can be associated with one multiplication cell of the arithmetic unit CLP. For example, if a 4-bit value can be held in one memory cell of the storage device MINT and an 8-bit value can be held in one multiplication cell of the arithmetic unit CLP, two 4-bit values can be held in the memory cell of the storage device MINT. By writing, an 8-bit value can be written in the multiplication cell of the arithmetic unit CLP.
  • examples of the metal oxide contained in the channel forming region of the OS transistor include indium, an In-M-Zn oxide having element M and zinc (element M is aluminum, gallium, ittrium, tin, copper and vanadium). , Berylium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc.).
  • a transistor having silicon in the channel forming region hereinafter, referred to as a Si transistor may be applied.
  • the silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistor other than the OS transistor and the Si transistor for example, a transistor in which Ge and the like are included in the channel forming region, and a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe are included in the channel forming region.
  • Transistors, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • the circuit ILD functions as a current source circuit for supplying a current to the arithmetic unit CLP as an example. Specifically, the circuit ILD supplies a current corresponding to the information read from the storage device MINT to the circuit included in the arithmetic unit CLP.
  • the circuit ILD is not a current source circuit for supplying a current to the arithmetic unit CLP, but a voltage source circuit for inputting a voltage corresponding to the information read from the storage device MINT to the arithmetic unit CLP, for example. (Voltage generation circuit) may be used.
  • the arithmetic unit CLP has a plurality of circuits that function as multiplication cells. Further, as an example, the multiplication cell has a function of holding data used for calculation as an analog value. Further, in the arithmetic unit CLP, it is assumed that the circuits are arranged in a matrix. Further, the circuit holds the information (for example, current, voltage, etc.) sent from the circuit ILD, and then inputs the voltage corresponding to the multiplier to the arithmetic unit CLP, so that the value corresponding to the information is obtained. The product of and the multiplier can be calculated.
  • the information for example, current, voltage, etc.
  • the sum of the currents is obtained by adding the currents output from the plurality of circuits to each other (each information held in the plurality of circuits). For example, it can be an amount corresponding to the value of the sum of products of current, voltage, etc.) and a plurality of multipliers. Further, it is assumed that the arithmetic unit CLP also includes a drive circuit for operating the multiplication cell.
  • the circuit configuration of the calculation unit CLP and the principle of the product-sum calculation in the calculation unit CLP will be described in detail in the second embodiment.
  • the storage device MINT has a function of holding a digital value and the storage device MINT has a function of holding an analog value in the multiplication cell of the calculation unit CLP
  • the storage device MINT transmits the data used for the calculation to the calculation unit, it is digital. It is necessary to perform analog conversion.
  • the circuit ILD has not only the function of the current source circuit but also the function of the digital-to-analog conversion circuit. Further, the larger the analog data to be written to the arithmetic unit CLP, the larger the memory capacity required for the storage device MINT.
  • the storage device MINT requires eight binary memory cells.
  • the semiconductor device SDV1 is stored above the arithmetic unit CLP (including the circuit for driving the arithmetic unit CLP) and the circuit ILD as shown in FIG. 1C described above. It is preferable to have a configuration provided with the device MINT. Further, by applying the trench type as the capacity that can be provided in the memory cell of the storage device MINT, the area of each memory cell can be reduced.
  • the semiconductor device SDV1 periodically converts the digital data (the same value as the data held in the multiplication cell) held in the storage device MINT from the storage device MINT into analog data by the circuit ILD. It is preferable to transmit the analog data to the calculation unit CLP and write it again to the storage element of the multiplication cell of the calculation unit CLP (input current, voltage, etc., or replenish the charge).
  • the storage device MINT functions as a circuit for holding digital data corresponding to the analog data in order to compensate for the analog data held in the storage element of the multiplication cell of the arithmetic unit CLP.
  • the storage device MINT may be referred to as a main memory for the arithmetic unit CLP.
  • the storage element provided in the multiplication cell of the arithmetic unit CLP can be considered as a temporary memory.
  • the memory cell MCL of the storage device MINT is a circuit capable of holding digital data (2 bits) and the multiplication cell of the arithmetic unit CLP is a circuit capable of holding analog data corresponding to 8 bits.
  • the storage device MINT Since the memory cell MCL of the storage device MINT can hold data longer than the multiplication cell of the arithmetic unit CLP (because the data value is unlikely to change due to a decrease in the absolute value of the amount of charge due to the leak current), the storage device It is preferable to treat the MINT as the main memory. Further, since the calculation for handling analog data has higher calculation efficiency than the calculation for handling digital data, the semiconductor device SDV1 converts the digital data read from the storage device MINT into analog data, and the calculation unit CLP converts the analog data. It is preferable that the configuration is such that the operations to be handled are performed.
  • the semiconductor device SDV1 may have a plurality of arithmetic units CLP.
  • the arithmetic unit CLPa and the arithmetic unit CLPb may be provided instead of the arithmetic unit CLP of FIG. 1A.
  • the semiconductor device SDV1 writes data transmitted from the storage device MINT to, for example, either the arithmetic unit CLPa or the arithmetic unit CLPb, and the arithmetic unit CLPa in the meantime.
  • the calculation can be performed on the other side of the calculation unit CLPb.
  • one of the calculation unit CLPa or the calculation unit CLPb may be a circuit for performing analog calculation
  • the other of the calculation unit CLPa or the calculation unit CLPb may be a circuit for performing digital calculation
  • both the calculation unit CLPa and the calculation unit CLPb may be used as a circuit for performing digital calculation.
  • Circuit ILD a VI conversion circuit (sometimes called a digital-to-analog conversion circuit) that outputs an analog current based on a digital value read from the storage device MINT will be described as a circuit ILD.
  • the circuit ILD shown in FIG. 2A is an example of a current source circuit applicable to the circuit ILD of FIG. 1A.
  • the circuit ILD of FIG. 2A has a circuit WCS1, and the circuit WCS1 includes a constant current source CC [1] to a constant current source CC [K] (K is an integer of 1 or more) and switches SW [1] to. It has a switch SW [K].
  • the input terminal of the constant current source CC [u] (u is an integer of 1 or more and K or less) is electrically connected to the wiring VDC, and the output terminal of the constant current source CC [u] is the switch SW [u]. ] Is electrically connected to the first terminal, and the second terminal of the switch SW [u] is electrically connected to the wiring IL. Further, the control terminal of the switch SW [u] is electrically connected to the wiring DIL [u].
  • the wiring DIL [1] to the wiring DIL [K] shown in FIG. 2A are electrically connected to the storage device MINT included in the semiconductor device SDV1 of FIG. 1A. That is, the wiring DIL [1] to the wiring DIL [K] functions as wiring for transmitting the information read from the storage device MINT.
  • the wiring VLL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage is preferably, for example, a high level potential.
  • the wiring IL functions as wiring for electrically connecting to the arithmetic unit CLP. That is, the wiring IL functions as wiring for passing the current generated by the circuit ILD according to the information held in the storage device MINT to the arithmetic unit CLP.
  • the wiring IL functions as, for example, a row of write data lines extending to the arithmetic unit CLP. Therefore, when the arithmetic unit CLP has a plurality of columns of multiplication cells, it is preferable that the circuit ILD has a plurality of circuits WCS1. Further, depending on the configuration of the calculation unit CLP, two write data lines may be provided in a plurality of multiplication cells arranged in one column. Therefore, in FIG. 2A, one wiring is shown as a wiring IL, and the other wiring is shown as a wiring ILB in parentheses.
  • the circuit WCS1 of FIG. 2A has a function of outputting information of K bits (2 K value) (K is an integer of 1 or more) as a current.
  • K is an integer of 1 or more
  • the information corresponding to the value of the first bit is input to the wiring DIL [1]
  • the information corresponding to the value of the u-bit is input to the wiring DIL [u]
  • the value of the K-bit is input.
  • constant current constant current source CC [u] shed is set to 2 u-1 ⁇ I ut
  • a constant current source CC [K] is constant current is preferable to be 2 K-1 ⁇ I ut flow.
  • a decoder DEC for converting a binary number to a decimal number may be provided between the storage device MINT and the circuit ILD.
  • the circuit configuration of the circuit ILD in this case is shown in FIG. 2B.
  • the circuit WCS2 included in the circuit ILD includes a constant current source CC [1] to a constant current source CC [2 K -1] and a switch SW [1] to a switch SW [2 K -1]. ] And.
  • the decoder DEC is electrically connected to the wiring DIL [1] to the wiring DIL [K], also it is electrically connected to the wiring DEL [1] to the wiring DEL [2 K -1]. Further, the input terminal of the constant current source CC [t] (t is an integer of 1 or more and 2K -1 or less) is electrically connected to the wiring VDC, and the output terminal of the constant current source CC [t] is. , The second terminal of the switch SW [t] is electrically connected to the first terminal of the switch SW [t], and the second terminal of the switch SW [t] is electrically connected to the wiring IL. Further, the control terminal of the switch SW [t] is electrically connected to the wiring DEL [t].
  • the decoder DEC converts the K-bit (binary number) information sent to the wiring DIL [1] to the wiring DIL [K] into decimal information, and converts the wiring DEL [1] to the wiring DEL [2 K -1]. Has a function to send to.
  • the circuit WCS2 of FIG. 2B has a function of outputting information of K bits (2 K value) (K is an integer of 1 or more) as a current, similarly to the circuit WCS1 of FIG. 2A.
  • K is an integer of 1 or more
  • the constant current amount passed by each of the constant current source CC [1] to the constant current source CC [2K -1] is I. It is preferably ut.
  • the constant current source CC included in the circuit WCS1 of FIG. 2A and the circuit WCS2 of FIG. 2B may be configured to have a transistor, for example.
  • a switch SW included in the circuit WCS1 of FIG. 2A and the circuit WCS2 of FIG. 2B for example, an electric switch such as an analog switch or a transistor can be applied.
  • a mechanical switch may be applied.
  • the switch SW shall be turned off when a high level potential is applied to the control terminal and turned on when a low level potential is applied to the control terminal.
  • the constant current source CC [1] has a transistor CTr [1]
  • the constant current source CC [u] has a transistor CTr [u].
  • the constant current source CC [K] has a transistor CTr [K]
  • the switch SW [1] has a transistor STR [1]
  • the switch SW [u] has a transistor STR [u]
  • the circuit configuration is such that SW [K] has a transistor Str [K].
  • a Si transistor as each of the transistor CTr [1] to the transistor CTr [K] and the transistor STR [1] to the transistor STR [K] shown in FIG. 2C.
  • a transistor other than the Si transistor for example, a transistor in which Ge or the like is included in the channel forming region, or a transistor in which a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, SiGe or the like is included in the channel forming region.
  • Transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • each of the transistor CTr [1] to the transistor CTr [K] and the transistor STR [1] to the transistor STR [K] shown in FIG. 2C is a p-channel type transistor as an example. In some cases or depending on the situation, each of the transistor CTr [1] to the transistor CTr [K] and the transistor STR [1] to the transistor STR [K] may be an n-channel transistor. Further, when each of the transistor CTr [1] to the transistor CTr [K] and the transistor STR [1] to the transistor STR [K] is an n-channel type transistor, the transistor CTr [1] to the transistor CTr [K] and the transistor CTr [K] are used. An OS transistor may be applied to each of the transistor STR [1] to the transistor STR [K].
  • the first terminal of the transistor CTr [1] is electrically connected to the wiring VDL, and the second terminal of the transistor CTr [1] is electrically connected to the first terminal of the transistor STR [1].
  • the second terminal of the STR [1] is electrically connected to the wiring IL.
  • the gate of the transistor CTr [1] is electrically connected to the wiring BIAL, and the gate of the transistor STR [1] is electrically connected to the wiring DIL [1].
  • the first terminal of the transistor CTr [u] is electrically connected to the wiring VDC, and the second terminal of the transistor CTr [u] is electrically connected to the first terminal of the transistor STR [u].
  • the second terminal of the transistor STR [u] is electrically connected to the wiring IL.
  • the gate of the transistor CTr [u] is electrically connected to the wiring BIAL, and the gate of the transistor STR [u] is electrically connected to the wiring DIL [u].
  • the first terminal of the transistor CTr [K] is electrically connected to the wiring VDC, and the second terminal of the transistor CTr [K] is electrically connected to the first terminal of the transistor STR [K].
  • the second terminal of the transistor STR [K] is electrically connected to the wiring IL.
  • the gate of the transistor CTr [K] is electrically connected to the wiring BIAL, and the gate of the transistor STR [K] is electrically connected to the wiring DIL [K].
  • Wiring BIAL functions as wiring that gives a constant voltage, for example. Since the wiring BIAL is electrically connected to each gate of the transistor CTr [1] to the transistor CTr [K], the constant voltage applies a current to each of the transistor CTr [1] to the transistor CTr [K]. It functions as a bias voltage for flowing.
  • the bias voltage is preferably, for example, a low level potential, a ground potential, or the like.
  • the transistor when the ratio of the channel width (hereinafter referred to as W length) and the channel length (hereinafter referred to as L length) of the transistor CTr [1] is W / L, the transistor is used.
  • the ratio of the W length to the L length of the CTr [u] is preferably 2 u-1 ⁇ W / L or a value in the vicinity thereof, and the ratio of the W length to the L length of the transistor CTr [K] is 2 u-1 ⁇ W / L. , 2 K-1 ⁇ W / L, or a value in the vicinity thereof is preferable.
  • the ratio of the currents flowing through each of the transistor CTr [1], the transistor CTr [u], and the transistor CTr [K] is approximately 1: 2 u-1 : 2 K-1 .
  • the value in the vicinity of 2 u-1 ⁇ W / L can be, for example, a value of 0.9 times or more and 1.1 times or less of 2 u-1 ⁇ W / L.
  • the value in the vicinity of 2 K-1 ⁇ W / L can be, for example, a value of 0.9 times or more and 1.1 times or less of 2 K-1 ⁇ W / L.
  • the transistor CTr [u] in the transistor CTr [u], 2 u-1 transistors having the same structure are electrically connected in parallel, and the gate of each transistor is electrically connected to the wiring DIL [u]. It may be replaced with the configuration connected to.
  • the transistor CTr [K] has a configuration in which two K-1 transistors having the same structure are electrically connected in parallel, and the gate of each transistor is electrically connected to the wiring DIL [K]. May be replaced with.
  • the ratio of the currents flowing through each of the transistor CTr [1], the transistor CTr [u], and the transistor CTr [K] is approximately 1: 2 u-1 : 2 K-1 .
  • the transistor CTr includes a case where it finally operates in a saturated region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor CTr include the case where the voltage is appropriately biased to the voltage in the range operating in the saturation region.
  • the transistor CTr may operate in the linear region.
  • the transistor CTr may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the gate-source voltage is Vth ⁇ 1.0V or more, Vth. It shall include the case where it is ⁇ 0.5V or more, or Vth ⁇ 0.1V or more, and Vth +0.1V or less, Vth +0.5V or less, or Vth +1.0V or less.
  • the above-mentioned lower limit value and upper limit value can be combined with each other.
  • the transistor CTr may operate in a linear region, in a saturated region, or in a subthreshold region, or may operate in a linear region.
  • the case of operating in the saturated region, the case of operating in the saturated region, the case of operating in the subthreshold region, and the case of operating in the linear region may be mixed.
  • the case of operating in the subthreshold region and the case of operating in the subthreshold region may be mixed.
  • the transistor STR includes the case where it finally operates in the linear region in the case of the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor STR include the case where the voltage is appropriately biased to the voltage in the range operating in the linear region.
  • the transistor STR may operate in the saturation region or the subthreshold region when it is in the ON state.
  • the transistor STR may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor STR may be operated in a linear region and a saturated region, or may be operated in a saturated region and a subthreshold region.
  • the case of operating in the linear region, the case of operating in the saturated region, and the case of operating in the subthreshold region may be mixed.
  • the circuit ILD may be, for example, a digital-to-analog conversion circuit using an operational amplifier, instead of the configuration shown in FIGS. 2A to 2C.
  • a digital-to-analog conversion circuit using an operational amplifier instead of the configuration shown in FIGS. 2A to 2C.
  • VI conversion circuit having the configuration shown in FIGS. 2A to 2C.
  • FIG. 3 is a circuit configuration example showing a storage device MINTH, a part of the circuit ILD of FIG. 2A described above, and a part of the arithmetic unit CLP.
  • the configuration of the arithmetic unit CLP shown in FIG. 3 is, as an example, a part of the arithmetic circuit 110 described in the second embodiment. Therefore, the description of the second embodiment will be taken into consideration for the details of the arithmetic unit CLP shown in FIG.
  • the arithmetic unit shown in FIG. 3 has a configuration in which two write data lines are provided in a plurality of multiplication cells arranged in one column.
  • the wiring IL which is one of the write data lines, is electrically connected to the circuit WCS1 included in the circuit ILD.
  • the electrical connection between the wiring ILB, which is the other write data line, and the circuit ILD is not shown, it is assumed that the wiring ILB is electrically connected to the circuit WCS1 different from the wiring IL.
  • the storage device MINT has a configuration having a storage circuit called NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory) (registered trademark).
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the storage device MINT includes a memory cell MCL [1] to a memory cell MCL [m] (m is an integer of 1 or more), a switch RSW, a circuit WWD, and a circuit RWD.
  • Each of the memory cell MCL [1] to the memory cell MCL [m] has a transistor F1 to a transistor F3 and a capacitance CI.
  • each of the transistors F1 to F3 may be a Si transistor.
  • the transistor other than the OS transistor and the Si transistor for example, a transistor in which Ge and the like are included in the channel forming region, and a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe are included in the channel forming region.
  • Transistors, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • each OS transistor can be manufactured at the same time in the same process. You may be able to do it.
  • the manufacturing time of the semiconductor device SDV1 can be shortened.
  • the transistor F1 includes the case where it finally operates in the saturated region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor F1 include the case where the voltage is appropriately biased to the voltage in the range operating in the saturation region.
  • the transistor F1 may operate in the linear region. Further, in order to reduce the amount of current flowing through the transistor F1, the transistor F1 may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor F1 may operate in a linear region, in a saturated region, or in a subthreshold region, or may operate in a linear region.
  • the saturated region or when operating in the saturated region, when operating in the subthreshold region, when operating in the subthreshold region, or when operating in the linear region.
  • the case of operating in the subthreshold region may be mixed.
  • the transistor F2 and the transistor F3 include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor F2 and the transistor F3 may operate in the saturation region or the subthreshold region when in the ON state.
  • the transistor F2 and the transistor F3 may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor F2 and the transistor F3 may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a saturated region and a subthreshold region. And may be mixed, or may be mixed in the case of operating in the linear region, the case of operating in the saturation region, and the case of operating in the subthreshold region, or the case of operating in the linear region. The case and the case of operating in the subthreshold region may be mixed.
  • switch RSW for example, an electric switch such as an analog switch or a transistor can be applied. Further, as the switch SW, for example, a mechanical switch may be applied.
  • the switch RSW shall be turned on when a high level potential is applied to the control terminal, and turned off when a low level potential is applied to the control terminal.
  • the storage device MINT can have a configuration in which memory cells MCL are arranged in a matrix.
  • the storage device MINT can have a configuration in which memory cells MCL [1] to memory cells MCL [m] are arranged in a plurality of columns.
  • the memory cells MCL [1] to the memory cells MCL [m] are arranged in K columns, and here, the memory cells MCL [1] to the memory cells MCL [1] in the u-th column are arranged. Only m] is shown.
  • the memory cell MCL [1] to the memory cell MCL [m] in the u-th row of the storage device MINT are electrically connected to the wiring DIL [u]. That is, the memory cell MCL [1] to the memory cell MCL [m] in the u-th row are electrically connected to the switch SW [u] of the circuit WCS1 included in the circuit ILD.
  • the first terminal of the transistor F1 is electrically connected to the wiring VEA
  • the second terminal of the transistor F1 is electrically connected to the first terminal of the transistor F3, and the gate of the transistor F1 is connected.
  • the second terminal of the transistor F2 is electrically connected to the wiring WBL [u]
  • the gate of the transistor F2 is electrically connected to the wiring WWL [1].
  • the second terminal of the transistor F3 is electrically connected to the wiring RBL [u]
  • the gate of the transistor F3 is electrically connected to the wiring RWL [1].
  • the second terminal of the capacitance CI is electrically connected to the wiring VEA.
  • the first terminal of the transistor F1 is electrically connected to the wiring VEA
  • the second terminal of the transistor F1 is electrically connected to the first terminal of the transistor F3, and the transistor F1
  • the gate of is electrically connected to the first terminal of the transistor F2 and the first terminal of the capacitance CI.
  • the second terminal of the transistor F2 is electrically connected to the wiring WBL [u]
  • the gate of the transistor F2 is electrically connected to the wiring WWL [m].
  • the second terminal of the transistor F3 is electrically connected to the wiring RBL [u]
  • the gate of the transistor F3 is electrically connected to the wiring RWL [m].
  • the second terminal of the capacitance CI is electrically connected to the wiring VEA.
  • the wiring WWL [1] to the wiring WWL [m] are electrically connected to the circuit WWD. Further, the wiring RWL [1] to the wiring RWL [m] are electrically connected to the circuit RWD.
  • the wiring RBL [u] is electrically connected to the first terminal of the switch RSW and the wiring DIL [u]. Further, the second terminal of the switch RSW is electrically connected to the wiring VDL2. Further, the control terminal of the switch RSW is electrically connected to the wiring SL11.
  • Each of the wiring WWL [1] to the wiring WWL [m] has a function as a writing word line in the memory cell MCL [1] to the memory cell MCL [m].
  • the circuit WWD is a drive circuit for selecting a memory cell to be written, and has a function of transmitting a selection signal for writing to any one of the wiring WWL [1] and the wiring WWL [m].
  • Each of the wiring RWL [1] to the wiring RWL [m] has a function as a read word line in the memory cell MCL [1] to the memory cell MCL [m].
  • the circuit RWD is a drive circuit for selecting a memory cell to be read, and has a function of transmitting a selection signal for reading to any one of the wiring RWL [1] and the wiring RWL [m].
  • the wiring WBL [u] functions as a write data line (sometimes referred to as a write bit line) in the memory cell MCL [1] to the memory cell MCL [m]. Since the storage device MINT holds the information sent from the storage device MEM in FIG. 1, the wiring WBL [u] is electrically connected to the storage device TEXT. That is, the wiring WBL [u] functions as wiring for transmitting the information read from the storage device MEXT to the storage device MINT.
  • the wiring RBL [u] functions as a read data line (sometimes referred to as a read bit line) in the memory cell MCL [1] to the memory cell MCL [m].
  • the wiring VLL2 is for precharging the wiring RBL [u] with a predetermined potential before reading the data held from any one of the memory cell MCL [1] to the memory cell MCL [m] of the storage device MINT. Functions as wiring. Therefore, it is preferable that the wiring VLL2 is a wiring that gives a constant voltage. Further, the constant voltage (voltage to be precharged to the wiring RBL [u]) can be, for example, a high level potential.
  • the wiring VEA functions as a wiring that gives a source potential to the first terminal of the transistor F1 as an example. Therefore, it is preferable that the wiring VEA is a wiring that gives a constant voltage. Further, the constant voltage (voltage to be precharged to the wiring RBL [u]) can be, for example, a low level potential.
  • the wiring VEA can fix the potential of the second terminal of the capacitance CI by functioning as a wiring that gives a constant voltage.
  • the wiring VEA can fix the potential of the second terminal of the capacitance CI by functioning as a wiring that gives a constant voltage.
  • the wiring SL11 functions as wiring for transmitting a control signal (digital value) for switching between the on state and the off state of the switch RSW.
  • V DATA corresponding to the information read from the storage device MEXT is input to the wiring WBL [u], so that the potential of the first terminal of the capacitance CI of the memory cell MCL [1] is V. It becomes DATA.
  • a low level potential is input to the wiring WWL [1] to turn off the transistor F2 of the memory cell MCL [1], so that the information is read from the storage device MEM into the memory cell MCL [1].
  • V DATA can be retained.
  • the circuit ILD since the potential of the wiring DIL [u] is also a V PR is a high level potential, the circuit ILD, the switch SW [u] is turned off, the current generated by current source CC [u] is It does not flow to the wiring IL.
  • a high level potential is input to the wiring RWL [1]
  • a low level potential is input to the wiring RWL [2] to the wiring RWL [m].
  • the transistor F2 of the memory cell MCL [1] is turned on, and each transistor F2 of the memory cell MCL [2] to the memory cell MCL [m] is turned off.
  • the second terminal of the transistor F1 and the wiring RBL [u] are in a conductive state, so that the potential VPR is given to the second terminal of the transistor F1.
  • the gate of the transistor F1 - voltage between the source is a V DATA -V S
  • V DATA -V S when V DATA -V S is higher than the threshold voltage V th of the transistor F1, a source of the transistor F1 - drain A current flows between them.
  • the potential of the precharged wiring RBL [u] decreases, and when the potential of the second terminal of the transistor F1 drops to a predetermined potential, the transistor F1 Is turned off.
  • V DATA -V S is less than the threshold voltage V th of the transistor F1, transistor F1 is to become the OFF state, the source of the transistor F1 - between the drain current does not flow. Therefore, the potential of the precharged wiring RBL [u] does not change.
  • the voltage held in the first terminal of the capacitive CI is measured by measuring the potential of the wiring RBL [u] after inputting a high level potential to the wiring RWL [1] to turn on the transistor F3. Can be read.
  • the potential of the wiring DIL [u] also changes as the potential of the wiring RBL [u] changes. Therefore, the potential corresponding to the information read from the memory cell MCL [1] is given to the control terminal of the switch SW [u] of the circuit WCS1, so that the on / off state of the switch SW [u] is determined.
  • V DATA -V S is higher than the threshold voltage V th of the transistor F1
  • the potential of the wiring DIL [u] is lower than V PR
  • the switch SW [u] is the ON state Become.
  • V DATA -V S is less than the threshold voltage V th of the transistor F1
  • the potential of the wiring DIL [u] is not changed from V PR
  • the switch SW [u] remains in the OFF state .
  • the memory cell MCL [1] By setting the configuration of the storage device MINT and the connection configuration of the storage device MINT and the circuit ILD as shown in FIG. 3, the memory cell MCL [1] to the memory cell MCL [m] in the u-th row of the storage device MINT
  • the information held in each can be associated with the on / off state of the switch SW [u] of the circuit WCS1.
  • the circuit configuration of FIG. 3 since the reading circuit for reading data from the storage device can be eliminated, the circuit area can be reduced, the power consumption can be reduced, and the like.
  • Configuration example 2 of storage device MINT and circuit ILD is not limited to the circuit configuration shown in FIG.
  • the configuration of the storage device MINT and the circuit ILD may be changed depending on the situation or the situation, such as the included circuit elements and the connection configuration.
  • the configuration of the storage device MINT shown in FIG. 3 and the circuit ILD may be changed to the circuit configuration shown in FIG. FIG. 4 has a configuration in which a circuit BF is provided between the electrical path of the wiring RBL [u] and the wiring DIL [u] in FIG.
  • the circuit BF can be configured to include, for example, an amplifier circuit such as a buffer circuit, an inverter circuit, and a latch circuit. Specifically, the circuit BF can have a function of outputting the amplified potential to the wiring DIL [u] with reference to the potential of the wiring RBL [u].
  • FIG. 5 shows a circuit configuration showing a storage device MINT, a part of the circuit ILD described above, and a calculation unit CLP when the decoder DEC is electrically connected to the circuit ILD.
  • the storage device MINT is electrically connected to the decoder DEC via the wiring DIL [1] to the wiring DIL [K]
  • the circuit ILD is the wiring DEL [1] to the wiring DEL [L]. Is electrically connected to the decoder DEC via.
  • calculation unit CLP the description of the calculation unit CLP shown in FIG. 3 will be taken into consideration.
  • FIG. 5 has, as an example, a configuration having a storage circuit called NOSRAM (registered trademark), as in FIG.
  • NOSRAM registered trademark
  • memory cells similar to the memory cells MCL [1] to the memory cells MCL [m] shown in FIG. 3 are arranged in a matrix of m rows and K columns. There is. Further, in FIG. 5, the memory cells arranged in the matrix are described as memory cells MCL [1,1] to memory cells MCL [m, K]. Further, the storage device MINT of FIG. 5 has a switch RSW [1] to a switch RSW [K], a circuit WWD, and a circuit RWD, which correspond to the switch RSW shown in FIG.
  • circuit WWD and the circuit RWD Regarding the circuit WWD and the circuit RWD, the description of the circuit WWD and the circuit RWD shown in FIG. 3 will be taken into consideration.
  • the memory cells MCL [1,1] to the memory cells MCL [m, 1] located in the first row are electrically connected to the wiring WBL [1] and the wiring RBL [1]. Further, the memory cells MCL [1, K] to the memory cells MCL [m, K] located in the Kth column are electrically connected to the wiring WBL [K] and the wiring RBL [K]. Further, the memory cells MCL [1,1] to the memory cells MCL [1, K] located in the first row are electrically connected to the wiring WWL [1] and the wiring RWL [1]. Further, the memory cells MCL [m, 1] to the memory cells MCL [m, K] located in the m-th row are electrically connected to the wiring WWL [m] and the wiring RWL [m].
  • the wiring RBL [1] is electrically connected to the first terminal of the switch RSW [1] and the wiring DIL [1]. Further, the second terminal of the switch RSW [1] is electrically connected to the wiring VLL2. Further, the wiring RBL [K] is electrically connected to the first terminal of the switch RSW [m] and the wiring DIL [K]. Further, the second terminal of the switch RSW [K] is electrically connected to the wiring VDL2. Further, each control terminal of the switch RSW [1] to the switch RSW [K] is electrically connected to the wiring SL11.
  • the memory cells MCL [1,1] to the memory cells MCL [1, K] located in the first row are selected in the read operation of the storage device MINT in FIG. 5, the memory cells MCL [1,1] to 1
  • Each of the information read from the memory cells MCL [1, K] is input to the decoder DEC via the wiring DIL [1] to the wiring DIL [K].
  • K-bit data is transmitted from the wiring DIL [1] to the wiring DIL [K] to the decoder DEC.
  • the decoder DEC converts the binary data transmitted from the wiring DIL [1] to the wiring DIL [K] into decimal data and outputs the data to the wiring DEL [1] to the wiring DEL [2 K -1]. ..
  • the respective control terminals of the circuit switch SW [1] to switch SW [2 K -1] of the circuit WCS2 included in ILD is decimal data input from the decoder DEC, according to the data .
  • the number of switches to be turned on is determined from the switch SW [1] to the switch SW [2 K -1]. That is, the number of switches SW [1] to switch SW [2K- 1] to be turned on is determined by the information written in the plurality of memory cells MCL located in one line of the storage device MINT. A current corresponding to the number of switches turned on flows from the circuit WCS2 to the wiring IL.
  • the memory cell MCL included in the storage device MINT shown in FIGS. 3 to 5 has a configuration including three transistors and one capacitive element, and one aspect of the present invention includes this. Not limited.
  • One aspect of the present invention may be, for example, a configuration in which the memory cell MCL included in the storage device MINT includes two transistors and one capacitive element. An example of such a configuration is shown in FIG.
  • the memory cell MCL of the storage device MINT shown in FIG. 6 does not include the transistor F3, and the second terminal of the capacitance CI is electrically connected to the wiring RWL, as shown in FIGS. 3 to 5. It is different from the memory cell MCL of the storage device MINT.
  • the second terminal of the transistor F1 is electrically connected to the wiring RBL [u]. Further, the second terminal of the capacity CI of the memory cell MCL [1] of FIG. 6 is electrically connected to the wiring RWL [1], and the second terminal of the capacity CI of the memory cell MCL [m] of FIG. It is electrically connected to the wiring RWL [m].
  • the wiring RWL [1] to the wiring RWL [m] It is preferable that a high level potential is input. Further, while the information is held in the first terminal of the capacitance CI of the memory cell MCL [1] to the memory cell MCL [m], a low level potential is input to the wiring RWL [1] to the wiring RWL [m]. It is preferable that it is. In particular, in this case, it is preferable that the transistor F1 is turned off by applying a low level potential to the wiring RWL [1] to the wiring RWL [m].
  • the wiring RWL [1] to the wiring RWL [m] has a high level. It is preferable that the potential is input. In particular, in this case, it is preferable that the transistor F1 is turned on by inputting a high level potential to the wiring RWL [1] to the wiring RWL [m].
  • one aspect of the present invention is, for example, in the storage device MINT of FIGS. 3 to 6, in which the wiring WBL [u] and the wiring RBL [u] are combined into one wiring as a common wiring. It may be configured.
  • FIG. 7 shows a configuration in which the wiring WBL [u] and the wiring RBL [u] are combined into one wiring as the wiring RBL [u] in the storage device MINT of FIG.
  • the wiring RBL [u] of the storage device MINT in FIG. 7 functions not only as a read data line but also as a write data line
  • the storage device MINT has a write operation and a read operation in addition to the switch RSW. It has a switch WSW for switching between and a switch RSW2.
  • the switch WSW is provided in the electrical path between the wiring WBL [u] and the wiring RBL [u]
  • the switch RSW2 is the wiring RBL [u] and the wiring DIL [u]. It is provided in the electrical path between and.
  • switch WSW and the switch RSW2 for example, a switch applicable to the switch RSW described above can be used.
  • the switch WSW When writing the information read from the storage device MEXT to the first terminal of each capacity CI of the memory cell MCL [1] to the memory cell MCL [m] of the storage device MINT in FIG. 7, the switch WSW is turned on. , Switch RSW and switch RSW2 are turned off. Regarding the subsequent operations of the memory cells MCL [1] to the memory cells MCL [m], the description of the writing operation of the storage device MINT in FIG. 3 will be referred to. Further, when reading the information written in the first terminal of the capacitance CI from any one of the memory cell MCL [1] to the memory cell MCL [m] of the storage device MINT in FIG. 7, the switch WSW is first turned off. do. Regarding the subsequent operations of the memory cells MCL [1] to the memory cells MCL [m], the description of the read operation of the storage device MINT in FIG. 3 will be referred to.
  • the storage device MINT shown in FIGS. 3 to 7 has a circuit configuration having a NOSRAM (registered trademark), but the storage device MINT according to the semiconductor device of one aspect of the present invention is not limited thereto.
  • the storage device MINT may have, for example, a circuit configuration having a DRAM (Dynamic Random Access Memory).
  • FIG. 8 is a circuit configuration example showing a storage device MINT and a part of the circuit ILD described above.
  • the storage device MINT includes a memory cell MCL [1] to a memory cell MCL [m], a circuit SA, and a circuit SA. It has a circuit WRD and. Further, each of the memory cell MCL [1] to the memory cell MCL [m] included in the storage device MINT has a DRAM configuration having a transistor F4 and a capacitance CI2.
  • transistor F4 for example, a transistor applicable to the transistor F2 shown in FIGS. 3 to 7 can be used. Therefore, the description of the transistor F2 in the present specification and the like will be taken into consideration for the configuration of the transistor F4 and the like.
  • the storage device MINT in FIG. 8 may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) (registered trademark).
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the storage device MINT can have a configuration in which memory cells MCL are arranged in a matrix.
  • the storage device MINT may have a configuration in which memory cells MCL [1] to memory cells MCL [m] are arranged in a plurality of columns.
  • the memory cells MCL [1] to the memory cells MCL [m] are arranged in K columns, and here, the memory cells MCL [1] to the memory cells MCL [1] in the u-th column are arranged. Only m] is shown.
  • the memory cell MCL [1] to the memory cell MCL [m] in the u-th row of the storage device MINT are electrically connected to the wiring RBL [u]. Further, the circuit SA is electrically connected to the wiring WBL [u], the wiring RBL [u], and the wiring DIL [u].
  • the first terminal of the transistor F4 is electrically connected to the first terminal of the capacitance CI2, and the second terminal of the capacitance CI2 is electrically connected to the wiring VEA. Is connected.
  • the second terminal of the transistor F4 is electrically connected to the wiring RBL [u].
  • the gate of the transistor F4 is electrically connected to the wiring WRL [1]. Further, in the memory cell MCL [m], the gate of the transistor F4 is electrically connected to the wiring WRL [m].
  • wiring WRL [1] to the wiring WRL [m] are electrically connected to the circuit WRD.
  • Each of the wiring WRL [1] to the wiring WRL [m] has a function as a word line for performing a write operation and a read operation in the memory cell MCL [1] to the memory cell MCL [m].
  • the circuit WRD is a drive circuit for selecting a memory cell in which writing or reading is performed, and transmits a writing or reading selection signal to any one of the wiring WRL [1] and the wiring WRL [m]. Has the function of wiring.
  • the wiring RBL [u] functions as a data line for performing a write operation and a read operation in the memory cell MCL [1] to the memory cell MCL [m].
  • the wiring VEA functions as a wiring that applies a constant voltage, similarly to the wiring VEA shown in FIGS. 3 to 7.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the circuit SA has, for example, a function of amplifying information (voltage, current, etc.) read from the storage device MEM, which is transmitted to the wiring WBL [u], and supplying it to the wiring RBL [u]. Further, the circuit SA amplifies the information read from any one of the memory cell MCL [1] to the memory cell MCL [m] transmitted to the wiring RBL [u], for example, and the wiring DIL [ It has a function to send to u]. Therefore, the circuit SA included in the storage device MINT of FIG. 8 can be configured to include a circuit for switching between a write operation and a read operation, an amplifier circuit (for example, a sense amplifier, etc.) and the like. Further, the circuit SA may be referred to as a read circuit for this reason. Further, the circuit SA may have a function of writing back data to any one of the memory cell MCL [1] and the memory cell MCL [m] in which the data read destruction has occurred.
  • the capacity value of the capacity C1 provided in the memory cell MCL is increased to increase the capacity value of the memory cell at the time of reading.
  • the read signal (voltage) from the MCL to the wiring RBL [u] can be increased.
  • a trench type capacity may be applied to the capacity C1.
  • one aspect of the present invention is not limited to the circuit configuration shown in FIG.
  • One aspect of the present invention may be a modification of the circuit configuration of FIG. 8 depending on the situation or the situation.
  • the storage device MINT shown in FIG. 8 can be combined with the configuration of the storage device MINT having the storage circuit of NOSRAM (registered trademark) shown in FIGS. 3 to 7.
  • one aspect of the present invention may be a configuration in which a decoder DEC is added to the circuit configuration of FIG. 8, as in FIG.
  • the storage device MINT is electrically connected to the decoder DEC via the wiring DIL [1] to the wiring DIL [K]
  • the circuit ILD is the wiring DEL [1] to the wiring DEL.
  • a configuration that is electrically connected to the decoder DEC via [L] is shown.
  • the storage device MINT in FIG. 9 has a configuration in which memory cells similar to the memory cells MCL [1] to the memory cells MCL [m] shown in FIG. 8 are arranged in a matrix of m rows and K columns. Further, in FIG. 9, the memory cells arranged in the matrix are described as memory cells MCL [1,1] to memory cells MCL [m, K]. Further, the storage device MINT of FIG. 9 has a circuit SA [1] to a circuit SA [K] corresponding to the circuit SA shown in FIG.
  • the memory cells MCL [1,1] to the memory cells MCL [m, 1] located in the first row are electrically connected to the wiring RBL [1]. Further, the memory cells MCL [1, K] to the memory cells MCL [m, K] located in the Kth column are electrically connected to the wiring RBL [K]. Further, the memory cells MCL [1,1] to the memory cells MCL [1, K] located in the first row are electrically connected to the wiring WRL [1]. Further, the memory cells MCL [m, 1] to the memory cells MCL [m, K] located in the m-th row are electrically connected to the wiring WRL [m].
  • circuit SA [1] is electrically connected to the wiring WBL [1], the wiring RBL [1], and the wiring DIL [1].
  • circuit SA [K] is electrically connected to the wiring WBL [K], the wiring RBL [K], and the wiring DIL [K].
  • the storage device MINT of FIG. 9 by performing the data read operation in the same manner as the storage device MINT shown in FIG. 8, the data was read from the plurality of memory cells MCL in any one of the first row to the mth row. Information can be input to the decoder DEC.
  • the storage device MINT shown in FIGS. 3 to 7 has a circuit configuration having NOSRAM (registered trademark), and the storage device MINT shown in FIGS. 8 and 9 has a circuit configuration having DRAM (or DOSRAM (registered trademark)).
  • NOSRAM registered trademark
  • DRAM or DOSRAM (registered trademark)
  • the storage device MINT according to the semiconductor device of one aspect of the present invention is not limited to this.
  • the storage device MINT may have, for example, a circuit configuration having a load circuit LC.
  • FIG. 10A is a circuit configuration example showing a storage device MINT and a part of the circuit ILD described above.
  • the storage device MINT includes a memory cell MCL [1] to a memory cell MCL [m], a circuit IVC, and a circuit IVC. It has a switch WSW, a switch RSW2, and a circuit WRD. Further, each of the memory cell MCL [1] to the memory cell MCL [m] included in the storage device MINT has a transistor F4 and a load circuit LC.
  • transistor F4 for example, a transistor applicable to the transistor F2 shown in FIGS. 3 to 7 can be used. Therefore, the description of the transistor F2 in the present specification and the like will be taken into consideration for the configuration of the transistor F4 and the like.
  • circuit WRD Regarding the circuit WRD, the description of the circuit WRD shown in FIG. 8 is taken into consideration.
  • the load circuit LC is, for example, a circuit capable of changing the resistance value between the first terminal and the second terminal. By changing the resistance value between the first terminal and the second terminal of the load circuit LC, the amount of current flowing between the first terminal and the second terminal of the load circuit LC can be changed.
  • the capacitance CI2 is loaded in the memory cell MCL shown in FIGS. 8 and 9.
  • the configuration is replaced with.
  • the first terminal of the load circuit LC is electrically connected to the first terminal of the transistor F4, and the second terminal of the load circuit LC is electrically connected to the wiring VEA.
  • the storage device MINT can have a configuration in which memory cells MCL are arranged in a matrix.
  • the storage device MINT may have a configuration in which memory cells MCL [1] to memory cells MCL [m] are arranged in a plurality of columns.
  • the memory cells MCL [1] to the memory cells MCL [m] are arranged in K columns, and here, the memory cells MCL [1] to the memory cells MCL [1] in the u-th column are arranged. Only m] is shown.
  • the switch WSW is provided in the electrical path between the wiring WBL [u] and the wiring RBL [u]
  • the switch RSW2 is the input terminal of the wiring RBL [u] and the circuit IVC. It is provided in the electrical path between and. Further, the output terminal of the circuit IVC is electrically connected to the wiring DIL [u].
  • the memory cell MCL [1] to the memory cell MCL [m] in the u-th row of the storage device MINT are electrically connected to the wiring RBL [u]. Further, the circuit IVC is electrically connected to the wiring RBL [u] via the switch RSW2. Further, the circuit IVC is electrically connected to the wiring DIL [u].
  • the wiring VEA functions as a wiring that applies a constant voltage, similarly to the wiring VEA shown in FIGS. 3 to 7.
  • the magnitude of the constant voltage may be appropriately determined, for example, according to the configuration of the load circuit LC.
  • the circuit IVC converts the current corresponding to the information read from any one of the memory cell MCL [1] to the memory cell MCL [m] flowing through the wiring RBL [u] or the like into a voltage, and the circuit IVC converts the current into a voltage. It has a function of supplying a voltage to the wiring DIL [u]. Further, the circuit IVC may have a function of applying a predetermined voltage to the wiring RBL [u] in order to read information from any one of the memory cell MCL [1] to the memory cell MCL [m]. From the above, the circuit IVC included in the storage device MINT of FIG. 10A has a function as a read circuit.
  • the transistor F4 of the memory cell MCL and the switch WSW are written. Is turned on, and the switch RSW is turned off.
  • the information read from the storage device MEM may be input to the load circuit LC of the memory cell MCL to be written via the wiring WBL [u], the switch WSW, and the wiring RBL [u].
  • the switch WSW is first turned off and the switch RSW2 is read.
  • the circuit IVC then applies the desired potential to the wiring RBL [u], if necessary. After that, by turning on the transistor F4 of the memory cell MCL to be read, an amount of current corresponding to the information flows from the load circuit LC to the circuit IVC (depending on the information held in the load circuit LC, the current flows. May not flow.). Then, the circuit IVC outputs a voltage corresponding to the amount of the current to the wiring DIL [u], and turns the switch SW [u] included in the circuit WCS1 of the circuit ILD on or off. Can be done.
  • a resistance changing element VR included in a ReRAM (Resitive Random Access Memory) or the like can be used.
  • a load circuit LC including an MTJ (Magnetic Tunnel Junction) element MR included in an MRAM (Magnetoresistive Random Access Memory) or the like can be used.
  • a resistance element containing a phase change material used for a phase change memory (PCM) or the like (in the present specification and the like, for convenience, the phase change memory PCM). ) Can be used.
  • a ferroelectric capacitor FEC sandwiched between a pair of electrodes used in a FeRAM (Ferroelectric Random Access Memory) or the like can be used as the load circuit LC.
  • the first terminal of the ferroelectric capacitor FEC is electrically connected to the first terminal of the transistor F4, and the second terminal of the ferroelectric capacitor FEC is electrically connected to the wiring VEA.
  • the wiring VEA functions as a plate wire for polarizing the ferroelectric film of the ferroelectric capacitor or reversing the polarization of the ferroelectric film, instead of the wiring for supplying a constant voltage.
  • the transistor F4 is turned on, a voltage corresponding to the information is applied to the wiring RBL, and a predetermined voltage is applied to the wiring VEA to strengthen the power. This is done by polarizing the ferroelectric film contained in the dielectric capacitor FEC. Further, the operation of reading the information written from the ferroelectric capacitor FEC is performed by applying a pulse voltage to the wiring VEA after turning on the transistor F4. The height of the pulse voltage applied to the wiring VEA may be the same as the voltage applied to the wiring VEA at the time of writing.
  • the ferroelectric capacitor FEC determines whether the held information is "0" or "1” depending on whether or not the polarization inversion is caused by the pulse voltage from the wiring VEA.
  • a current flows through the wiring RBL via the transistor F4.
  • the amount of current flowing through the wiring RBL can be obtained, for example, by using a circuit IVC having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit) and a current-voltage conversion circuit.
  • the on state or the off state of the switch SW [u] included in the circuit WCS1 of the circuit ILD is determined by the amount of the current.
  • the amount of current flowing through the wiring IL is determined by the on / off state of each of the switch SW [1] to the switch SW [K] included in the circuit WCS1.
  • the storage device MINT shown in FIG. 10 has a configuration in which the memory cell MCL includes the load circuit LC, one aspect of the present invention is not limited to this.
  • the memory cell MCL included in the storage device MINT may be configured to include a SRAM (Static Random Access Memory).
  • the storage device MINT in this case has, for example, the configuration shown in FIG.
  • the storage device MINT in FIG. 11 may have a configuration in which memory cells MCL are arranged in a matrix.
  • the storage device MINT may have a configuration in which memory cells MCL [1] to memory cells MCL [m] are arranged in a plurality of columns.
  • the memory cells MCL [1] to the memory cells MCL [m] are arranged in K columns, and here, the memory cells MCL [1] to the memory cells MCL [1] in the u-th column are arranged. Only m] is shown.
  • each of the memory cell MCL [1] to the memory cell MCL [m] has a transistor F4, an inverter circuit INV1, and an inverter circuit INV2. Further, the first terminal of the transistor F4 is electrically connected to the output terminal of the inverter circuit INV1 and the input terminal of the inverter circuit INV2, and the input terminal of the inverter circuit INV1 is electrically connected to the output terminal of the inverter circuit INV2. It is connected to the. That is, in each of the memory cell MCL [1] to the memory cell MCL [m], the inverter loop circuit is configured by each of the inverter circuit INV1 and the inverter circuit INV2.
  • the gate of the transistor F4 of the memory cell MCL [1] is electrically connected to the wiring WRL [1]
  • the gate of the transistor F4 of the memory cell MCL [m] is electrically connected to the wiring WRL [m]. Has been done.
  • the second terminal of the transistor F4 of the memory cell MCL [1] to the memory cell MCL [m] is electrically connected to the wiring RBL [u].
  • the storage device MINT in FIG. 11 has a switch WSW, a switch RSW, and a switch RSW2.
  • the functions and connection configurations of the switch WSW, the switch RSW, the switch RSW2, the wiring WBL [u], the wiring VDL2, the wiring RBL [u], and the wiring DIL [u] shown in FIG. 11 are shown. Refers to the description of the storage device MINT in FIG. 7.
  • the transistor F4 of the memory cell MCL and the switch WSW are used. Is turned on, and the switch RSW and the switch RSW2 are turned off. After that, the information read from the storage device MEM may be input to the inverter loop circuit of the memory cell MCL to be written via the wiring WBL [u], the switch WSW, and the wiring RBL [u]. Further, when reading the information written in the inverter loop circuit from any one of the memory cell MCL [1] to the memory cell MCL [m] of the storage device MINT in FIG. 11, the switch WSW and the switch RSW2 are first turned off.
  • the switch RSW is turned on, and the wiring VDL2 potential (for example, high level potential) is applied to the wiring RBL [u] to initialize the wiring RBL [u].
  • the transistor F4 of any one of the memory cell MCL [1] to the memory cell MCL [m] to be read is turned on, and the switch RSW2 is turned on.
  • the read information can be input to the circuit ILD from the memory cell MCL to be read via the wiring RBL [u], the switch RSW2, and the wiring DIL. Since the potential of the wiring DIL is determined according to the information, the on state or the off state of the switch SW [u] included in the circuit WCS1 of the circuit ILD is determined. As a result, the amount of current flowing through the wiring IL is determined by the on / off state of each of the switch SW [1] to the switch SW [K] included in the circuit WCS1.
  • examples of the storage device applicable to the storage device MINT include a flash memory and the like.
  • FIG. 12 shows an example of changing the electrical connection configuration of the storage device MINT of FIG. 3, the storage device MINT, the circuit ILD, and the arithmetic unit CLP.
  • the connection configuration shown in FIG. 12 differs from the connection configuration of FIG. 3 in that the storage device MINT does not have a circuit RWD.
  • the wiring RWL [1] to the wiring RWL [m] electrically connected to each of the memory cell MCL [1] to the memory cell MCL [m] of the storage device MINT is the wiring WL [1] of the arithmetic unit CLP. ] To each of the wiring WL [m] is electrically connected.
  • the wiring WL [1] to the wiring WL [m] are for writing information to the multiplication cell in the arithmetic unit CLP (described as circuit MP [1] to circuit MP [m] in FIG. 12). Functions as a write data line.
  • the wiring WL [1] to the wiring WL [m] will be described in the second embodiment.
  • each of the wiring WL [1] to the wiring WL [m] is electrically connected to the circuit WLD.
  • the circuit WLD has a function as a drive circuit in the arithmetic unit CLP for transmitting a selection signal for selecting a multiplication cell (circuit MP) for writing information.
  • the selection signal to any one of the wiring RWL [1] (wiring WL [1]) and the wiring RWL [m] (wiring WL [m]) by the circuit WLD of the arithmetic unit CLP, a predetermined signal in the storage device MINT is specified.
  • Information can be read from the memory cell MCL of.
  • the read word line (wiring RWL) of the storage device MINT and the write data line (wiring WL) of the arithmetic unit CLP are combined as one wiring, information is read from a predetermined memory cell MCL in the storage device MINT.
  • the selection signal is also input to the multiplication cell (circuit MP) of the arithmetic unit CLP located in the same row as the memory cell MCL. That is, when the information is read from the predetermined memory cell MCL in the storage device MINT, the write transistor included in the multiplication cell (circuit MP) is also turned on.
  • a selection signal is sent from the circuit WLD to the wiring RWL [1] (wiring WL [1]).
  • the potentials corresponding to the information held in each of the K memory cells MCL [1] located in the first row are read out, and the respective potentials are input to the circuit WCS1 of the circuit ILD.
  • each on / off state of the switch SW [1] to the switch SW [K] is determined according to each potential. That is, the amount of current flowing from the circuit WCS1 to the wiring IL is determined by the combination of the on / off states of the switch SW [1] to the switch SW [K].
  • the write transition included in the multiplication cell (circuit MP) located in the first row is turned on. It becomes a state. Therefore, the current of the current amount output by the circuit ILD flows to the multiplication cell (circuit MP) located in the first row via the wiring IL. As a result, the information stored in the memory cell MCL of the storage device MINT can be written to the multiplication cell (circuit MP) of the arithmetic unit CLP.
  • the storage device MINT can be configured not to include the circuit RWD which is a drive circuit at the time of reading, so that the area of the storage device MINT is reduced. be able to.
  • connection configuration of the storage device MINT, the circuit ILD, and the arithmetic unit CLP is not limited to the circuit configuration shown in FIG.
  • the connection configuration between the storage device MINT, the circuit ILD, and the calculation unit CLP may be changed depending on the situation or the situation.
  • the circuit BF described in FIG. 4 may be provided between the storage device MINT and the circuit ILD in FIG. ..
  • the circuit BF is provided between the wiring RBL [u] and the electrical path between the wiring DIL [u]. Further, the circuit BF may be configured to include an amplifier circuit such as a buffer circuit, an inverter circuit, and a latch circuit, as in the description of FIG. 4, for example.
  • an amplifier circuit such as a buffer circuit, an inverter circuit, and a latch circuit, as in the description of FIG. 4, for example.
  • the speed of writing information to the multiplication cell (circuit MP) of the arithmetic unit CLP can be increased.
  • the wiring WL [0] is provided in the arithmetic unit CLP, and the wiring WL [0] and the wiring RWL [1] are arranged. Is electrically connected, and the wiring WL [1] and the wiring RWL [2] may be electrically connected.
  • the wiring RWL [i] of the storage device MINT (where i is 1 or more and m or less) and the wiring WL [i-1] of the arithmetic unit CLP may be electrically connected.
  • the wiring WL [0] does not have to be provided with a multiplication cell (circuit MP).
  • the circuit BF can have the configuration shown in FIG. 14B.
  • the circuit BF includes a latch circuit LAT1, a latch circuit LAT2, and an inverter circuit INV.
  • the input terminal of the latch circuit LAT1 is electrically connected to the wiring RBL [u]
  • the output terminal of the latch circuit LAT1 is electrically connected to the input terminal of the latch circuit LAT2
  • the output terminal of the latch circuit LAT2 is wired. It is electrically connected to the DIL [u].
  • the wiring CLK is electrically connected to the enable signal input terminal (sometimes referred to as a clock signal input terminal) of the latch circuit LAT1, and the wiring CLK is electrically connected to the input terminal of the inverter circuit INV.
  • the enable signal input terminal of the latch circuit LAT2 is electrically connected to the output terminal of the inverter circuit INV.
  • a selection signal is transmitted from the circuit WLD to the wiring WL [0], and the information held in the memory cell MCL [1] located in the first row of the storage device MINT is read out.
  • the read information is input as an electric potential to the input terminal of the circuit BF via the wiring RBL [u].
  • the first potential for example, either the high level potential or the low level potential
  • the latch circuit LAT1 holds the potential input from the wiring RBL [u]. Then, it is output to the output terminal of the latch circuit LAT1.
  • the latch circuit LAT2 holds the potential from the output terminal of the latch circuit LAT1. Output to the output terminal of the latch circuit LAT2.
  • the selection signal is transmitted from the circuit WLD to the wiring WL [1], and one line of the storage device MINT.
  • the information held in the memory cell MCL [1] located at the eye is read out. As a result, the read information is input as a potential to the input terminal of the circuit BF via the wiring RBL [u].
  • the write transistor of the multiplication cell (circuit MP) in the first row is turned on.
  • the output terminal of the latch circuit LAT2 of the circuit BF outputs the potential corresponding to the information read from the memory cell MCL [1] of the storage device MINT.
  • the circuit ILD has the same with respect to the wiring IL. A current corresponding to the potential is passed. Then, the current flows from the wiring IL to the multiplication cell (circuit MP), and the information is written in the multiplication cell (circuit MP).
  • the semiconductor device SDV1 by applying the connection configuration of the storage device MINT of FIG. 14A, the circuit ILD, and the calculation unit CLP, the data held in the storage element of the multiplication cell of the calculation unit CLP is stored in the rewriting operation.
  • the speed of writing the information held in the apparatus MINT to the multiplication cell of the arithmetic unit CLP can be increased.
  • the circuit BF has been described as having a configuration in which the latch circuit LAT1 and the latch circuit LAT2 are connected in series, but the circuit BF has a configuration in which two latch circuits are connected in parallel instead of in series. It may be (not shown).
  • one latch circuit may be configured to acquire information (voltage) sent from the storage device MINT, and the other latch circuit may be configured to transmit information (voltage) acquired in advance to the circuit ILD.
  • the semiconductor device SDV1 may be configured by selecting from the configurations shown in FIGS. 3 to 9, FIG. 10A, FIGS. 11 to 13, 14A, and the like described above, and combining them.
  • FIG. 15 is a block diagram showing a configuration example of the semiconductor device SDV2 which is one aspect of the present invention.
  • the semiconductor device SDV2 has, for example, a circuit ILD, a calculation unit CLP, and a circuit LMNT. Further, FIG. 15 also shows the storage device TEXT in order to show the configuration of the electrical connection with the semiconductor device SDV2.
  • the semiconductor device SDV2 can be manufactured, for example, by forming a circuit element or the like on one substrate BSE, similarly to the semiconductor device SDV1.
  • each of the transistor included in the arithmetic unit CLP, the transistor included in the circuit ILD, and the transistor included in the circuit LMNT can be used as Si transistors. It can be formed on the substrate BSE.
  • the circuit ILD provided in the semiconductor device SDV2 acquires the information read by the storage device MEM provided outside the semiconductor device SDV2, and calculates the current, voltage, and the like according to the information, which will be described later. Give to part CLP.
  • the information is treated as data for performing an operation by the arithmetic unit CLP.
  • the semiconductor device SDV2 Since the semiconductor device SDV2 does not have the storage device MINT, the semiconductor device SDV2 is different from the semiconductor device SDV1 in that the information read by the storage device MEM is directly input to the circuit ILD. ing. Therefore, when the circuit ILD functions as a current source circuit, the circuit ILD directly supplies a current corresponding to the information read from the storage device MEM to the circuit included in the arithmetic unit CLP.
  • the circuit ILD is not provided as a current source circuit for supplying a current to the arithmetic unit CLP, but is, for example, a voltage for inputting a voltage corresponding to the information read from the storage device MEM to the arithmetic unit CLP. It may be provided as a source circuit (voltage generation circuit).
  • circuit ILD functions as a current source circuit
  • description of the circuit ILD in FIGS. 2A to 2C is taken into consideration for the specific configuration of the circuit ILD.
  • the arithmetic unit CLP has a plurality of circuits that function as multiplication cells.
  • the description of the calculation unit CLP included in the semiconductor device SDV1 of FIG. 1A will be taken into consideration. Further, the circuit configuration of the calculation unit CLP and the principle of the product-sum calculation in the calculation unit CLP will be described in detail in the second embodiment.
  • the circuit LMNT has a function of monitoring information (for example, current, voltage, etc.) held in a multiplication cell (or a storage element included in the circuit LMNT) included in the arithmetic unit CLP.
  • the circuit LMNT transmits a command signal to the storage device MEXT or the like. ..
  • the storage device MEXT reads the information from the storage device MEXT, transmits the information to the circuit ILD, and rewrites the information from the circuit ILD to the multiplication cell (charge to the storage element). Replenishment).
  • the storage element included in the circuit LMNT is similarly rewritten to the original information. This makes it possible to prevent deterioration of the data held in the multiplication cell of the arithmetic unit CLP.
  • the circuit LMNT shown in FIG. 16 has a circuit LMC [i] (i is an integer of 1 or more and equal to or less than the number of wiring ILs). Further, the circuit LMC [i] has a memory cell DC and a switch DSW1. Further, the memory cell DC has a transistor M1d, a transistor M2d, and a capacitance C1d.
  • FIG. 16 also shows a circuit ILD, a semiconductor device SDV2 including a calculation unit CLP, a storage device MEMT, and a circuit EXMNT.
  • the circuit LMNT a plurality of circuits LMC [i] may be provided.
  • the circuit LMNT may have a configuration in which the same number of circuits LMC [i] as the number of wiring ILs electrically connected to the circuit ILD are arranged in one line.
  • the circuit LMNT can be configured such that the circuit LMC [1] to the circuit LMC [2 m] are arranged in one line.
  • switch DSW1 for example, a switch applicable to the switch RSW described above can be used.
  • the storage device MEM is electrically connected to the circuit ILD. Further, the circuit ILD is electrically connected to the wiring IL. Further, the circuit EXMNT is electrically connected to the storage device MEM.
  • the wiring IL is electrically connected to the first terminal of the switch DSW1, and the second terminal of the switch DSW1 is electrically connected to the wiring DLd. Further, the wiring DLd is electrically illustrated in the circuit EXMNT and the memory cell DC.
  • the first terminal of the transistor M1d is electrically connected to the wiring VEd
  • the second terminal of the transistor M1d is electrically connected to the wiring DLd
  • the gate of the transistor M1d is the first of the capacitance C1d. It is electrically connected to the terminal and the first terminal of the transistor M2d.
  • the second terminal of the transistor M2d is electrically connected to the wiring DLd
  • the gate of the transistor M2d is electrically connected to the wiring WLd.
  • the second terminal of the capacitance C1d is electrically connected to the wiring VEd.
  • the electrical connection point between the gate of the transistor M1d, the first terminal of the capacitance C1d, and the first terminal of the transistor M2d is a node n1d.
  • the wiring DLd functions as wiring for transmitting data for writing to the first terminal of the capacity C1d of the memory cell DC. Further, as an example, the wiring DLd also functions as a wiring for passing a current corresponding to the potential of the first terminal of the capacity C1d of the memory cell DC.
  • the wiring WLd functions as a write word line in the memory cell DC as an example.
  • Wiring VEd functions as wiring that gives a constant voltage, for example.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the transistor M1d has the same structure as the transistor M1 described in the second embodiment, which is included in the multiplication cell (circuit MC) of the arithmetic unit CLP, for example.
  • the transistor M2d has the same structure as the transistor M2 described in the second embodiment, which is included in the multiplication cell (circuit MC) of the arithmetic unit CLP, for example.
  • the transistor M1d is preferably a Si transistor
  • the transistor M2d is preferably an OS transistor.
  • the capacitance C1d has the same structure as the capacitance C1 described in the second embodiment, which is included in the multiplication cell (circuit MC) of the calculation unit CLP.
  • transistor M1d for example, a transistor applicable to the transistor F1 can be used.
  • transistor M2d for example, a transistor applicable to the transistor F2 can be used.
  • the circuit EXMNT is provided outside the semiconductor device SDV2 as an example. Further, as an example, the circuit EXMNT has a function of monitoring the potential (or the amount of charge) held in the first terminal of the capacity C1d of the memory cell DC included in the circuit LMC [i]. Specifically, for example, the circuit EXMNT acquires the amount of current input from the wiring DLd and compares the amount of the current with the amount of the desired current. When the current amount becomes less than the desired current amount or less than the desired current amount, the voltage held in the multiplication cell included in the memory cell DC and the arithmetic unit CLP becomes low in the circuit EXMNT.
  • the signal is transmitted to an external storage device MEM, circuit ILD, or the like.
  • the switch DSW1 is turned on and the transistor M2d is turned on.
  • the transistor M2d is turned on, the node n1d and the second terminal of the transistor M1d are in a conductive state, and the potentials of the node n1d and the second terminal of the transistor M1d are substantially equal to each other.
  • an initialization current having a current amount of I 0 is passed from the circuit ILD to the wiring DLd via the wiring IL.
  • the initialization current can be, for example, a current output from the circuit WCS1 or the circuit WCS2 included in the circuit ILD shown in FIGS. 2A to 2C.
  • the current amount I 0 for initialization circuit WCSl, or circuit WCS2 is may be used as the I ut is the minimum value of the amount of current that can be generated, the maximum value (2 K -1) ⁇ I It may be ut.
  • the transistor M2d Since the transistor M2d is turned on, the first terminal of the capacitance C1d is charged with the electric charge flowing from the wiring DLd. Finally, a current with a current amount of I 0 flows between the first terminal and the second terminal of the transistor M1d (between the wiring DLd and the wiring VEd), and the potential of the node n1d corresponds to the current amount I 0. It becomes the height. At this time, the potential of the node n1d and V nd.
  • the circuit ILD is a voltage source circuit
  • a voltage is written from the circuit ILD to the first terminal of the capacitance C1d via the wiring IL and the transistor M2d.
  • the first terminal of the transistor M1d - between the second terminal shall current of the current quantity I 0 flows.
  • the wiring VED has a low level potential or a ground potential, and a positive current flows from the wiring DLd to the wiring VEd.
  • Circuit ILD current source circuit or if either of the voltage source circuit, when the potential of the first terminal of the capacitor C1d becomes V nd, by the transistor M2d off, the capacity of the memory cell DC it is possible to hold the electric potential V nd to the first terminal of C1d.
  • transistors M1d will function as a current source for supplying a current amount I 0. After turning off the transistor M2d, the switch DSW1 may be turned off.
  • the switch DSW1 When monitoring the current flowing through the first terminal and the second terminal of the transistor M1d is started, the switch DSW1 is turned off. Thus, from the memory cell DC, via the wiring DLd, current of a current amount I 0 flows in the circuit EXMNT. Specifically, a positive current flows from the circuit EXMNT to the memory cell DC via the wiring DLd.
  • the potential V nd held to a first terminal of the capacitor C1d when reduced, such as by leakage of charge, the first terminal of the transistor M1d - the amount of current flowing between the second terminal is reduced from I 0 ..
  • the circuit EXMNT is held in the memory cell DC.
  • a command signal (for example, a pulse) that determines that the data has deteriorated and causes the storage device MEM to read the data to be written again in the multiplication cell of the arithmetic unit CLP and transmit the data to the circuit ILD. Signal) is transmitted.
  • the desired amount of current here is a current amount smaller than the amount of current I 0 passed from the circuit ILD to the wiring DLd via the wiring IL.
  • the current amount smaller than the current amount I 0 here can be, for example, 0.95 times, 0.90 times, 0.80 times, etc. of the current amount I 0.
  • the storage device MEXT When the command signal is input to the storage device MEXT, the storage device MEXT reads out the information held in the storage device MEXT and transmits it to the semiconductor device SDV2. Then, the semiconductor device SDV2 writes the information to the multiplication cell included in the arithmetic unit CLP by the circuit ILD, and writes the original voltage (or current) to the memory cell DC. As a result, the data can be rewritten (charge replenishment) with respect to the deteriorated data held by the multiplication cell of the arithmetic unit CLP and the memory cell DC.
  • the circuit LMNT shown in FIG. 17A has a circuit LMC [i] (i is an integer of 1 or more and equal to or less than the number of wiring ILs). Further, the circuit LMC [i] includes a memory cell DC, a circuit DTC, a switch DSW1, and a switch DSW2. Further, the memory cell DC has a transistor M1d, a transistor M2d, and a capacitance C1d. In addition to the circuit LMNT, FIG. 17A also shows a circuit ILD, a semiconductor device SDV2 including a calculation unit CLP, and a storage device TEXT.
  • the memory cell DC shown in FIG. 17A has the same configuration as the memory cell DC shown in FIG. Therefore, the transistor M1d, the transistor M2d, and the capacitance C1d included in the memory cell DC of FIG. 17A and the wiring VEd, the wiring WLd, and the wiring DLd shown in FIG. 17A are shown in the circuit LMNT of FIG. Take into account the explanation.
  • the circuit LMNT of FIG. 17A can have a plurality of circuits LMC [i] like the circuit LMNT of FIG. Specifically, for example, the circuit LMNT may have a configuration in which the same number of circuits LMC [i] as the number of wiring ILs electrically connected to the circuit ILD are arranged in one line.
  • switch DSW1 and the switch DSW2 for example, a switch applicable to the switch RSW described above can be used as in the switch DSW1 of FIG.
  • the storage device MEM is electrically connected to the circuit ILD. Further, the circuit ILD is electrically connected to the wiring IL.
  • the wiring IL is electrically connected to the first terminal of the switch DSW1, and the second terminal of the switch DSW1 is electrically connected to the wiring DLd. Further, the wiring DLd is electrically connected to the first terminal of the switch DSW2, the second terminal of the switch DSW2 is electrically connected to the first input terminal of the circuit DTC, and the second input terminal of the circuit DTC is wired. It is electrically connected to the IRFE, and the output terminal of the circuit DTC is electrically connected to the storage device TEXT. Further, the wiring IRFE is electrically connected to the circuit ILD as an example.
  • the circuit DTC has a function of monitoring the current input to the first input terminal of the circuit DTC. Specifically, for example, in the circuit DTC, the amount of current input to the first input terminal of the circuit DTC and the amount of current input to the second input terminal of the circuit DTC (hereinafter, referred to as the amount of reference current). ), When the current input to the first input terminal of the circuit DTC becomes less than or equal to the amount of the reference current or less than the amount of the reference current, from the output terminal of the circuit DTC to, for example, to the storage device TEXT. It has a function to output an instruction signal (for example, pulse voltage). That is, the circuit DTC can be configured to include a current comparator and the like.
  • the circuit DTC has a configuration having a current comparator, for example, the configuration of the circuit ACTF [j] described later in the second embodiment can be applied as the circuit DTC. Therefore, the circuit DTC can be shared with the circuit ACTF [j] described in the second embodiment.
  • the current input to the second terminal of the circuit DTC is a positive current flowing from the second terminal of the circuit DTC to the wiring IRFE.
  • the wiring IRFE functions as a wiring that gives a constant current as a reference current, as an example.
  • the amount I 0 of the current flowing between the first terminal and the second terminal of the transistor M1d is input to the first input terminal of the circuit DTC.
  • the constant current used as the reference current can be, for example, a current amount smaller than the current amount I 0.
  • the smaller amount of current than the current amount I 0, for example, 0.95 times the amount of current I 0, 0.90 times may be, eg, 0.80 times.
  • the reference current may be generated by the circuit ILD.
  • the circuit ILD since the circuit ILD is electrically connected to the wiring IRFE, the circuit ILD can supply the reference current generated by the circuit ILD to the wiring IRFE.
  • the storage device MEXT reads the data for rewriting (data originally written in the multiplication cell) from the storage device MEXT by receiving the instruction signal from the circuit DTC. Further, the read data is input to the arithmetic unit CLP via the circuit ILD.
  • FIG. 17B shows a configuration example of the circuit ILD in this case.
  • the circuit ILD shown in FIG. 17B has, as an example, a circuit WCS1 and a circuit WCSA.
  • the circuit WCS1 of FIG. 17B is a part of the circuit WCS1 of FIG. 2A, and describes an excerpt of a circuit element related to writing to the memory cell DC.
  • the current source CC [u] and the switch SW [u] are excerpted and illustrated.
  • the switches SW [1] to the switch SW [K] other than the switch SW [u] are turned off, and the current sources CC [1] to the current sources CC [K] other than the current source CC [u] are turned off. It is assumed that the current generated by the above does not flow through the wiring IL.
  • the circuit WCSA of FIG. 17B has a current source CCA, a transistor F6A, and a transistor F6B.
  • the input terminal of the current source CCA is electrically connected to the wiring VDC
  • the output terminal of the current source CCA is electrically connected to the first terminal of the transistor F6B, the gate of the transistor F6B, and the gate of the transistor F6A.
  • the second terminal of the transistor F6B is electrically connected to the wiring VSE.
  • the first terminal of the transistor F6A is electrically connected to the wiring IRFE, and the second terminal of the transistor F6A is electrically connected to the wiring VSE.
  • the wiring VSE functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the transistor F6A and the transistor F6B are preferably Si transistors, for example.
  • Si transistors OS transistors, transistors containing Ge and the like in the channel forming region, transistors containing compound semiconductors in the channel forming region, transistors containing carbon nanotubes in the channel forming region, and organic semiconductors in the channel forming region.
  • the amount of current generated by each of the current source CC [u] and the current source CCA shall be equal to each other.
  • the configuration of the transistor F6A and the transistor F6B of the circuit WCSA is the configuration of the current mirror circuit. Therefore, when the respective sizes (for example, channel length, channel width, structure, etc.) of the transistor F6A and the transistor F6B are equal, ideally, the amount of current flowing between the first terminal and the second terminal of the transistor F6B and The amount of current flowing between the first terminal and the second terminal of the transistor F6A becomes equal. That is, the amount of the current generated by the current source CCA and the amount of the current flowing between the first terminal and the second terminal of the transistor F6A are equal to each other.
  • the circuit WCSA of the circuit ILD shown in FIG. 17B is the first transistor F6A from the wiring IRFE.
  • the configuration is such that a positive current flows in the direction of the terminals.
  • the first terminal-2nd terminal of the transistor F6A can be smaller than the amount of current flowing between the first terminal and the second terminal of the transistor F6B (that is, the amount of current generated by the current source CCA).
  • the amount of current flowing through the wiring IRFE can be made smaller than the amount of current flowing through the wiring IL, as described above.
  • the amount of current generated by the current source CC [u] is the same as the ratio W / L of the W length and the L length of the transistor F6A and the ratio W / L of the W length and the L length of the transistor F6B. May be increased to make a difference between the current amount I 0 and the reference current.
  • the switch DSW1 is turned on, the switch DSW2 is turned off, and the transistor M2d is turned on. Then, as with the circuit LMNT in FIG. 16, the write voltage V nd to the first terminal of the capacitor C1d memory cell DC, and the transistor M2d off, holding the voltage at node n1d.
  • the switch DSW1 When monitoring the current flowing through the first terminal and the second terminal of the transistor M1d is started, the switch DSW1 is turned off and the switch DSW2 is turned on.
  • the switch DSW2 is turned on from the first input terminal of the circuit DTC, through a switch DSW2 and wiring DLd, the wiring VEd, the first terminal of the transistor M1d - current flows of the current amount I 0 flowing through the second terminal.
  • the potential V nd held to a first terminal of the capacitor C1d when reduced, such as by leakage of charge, the first terminal of the transistor M1d - the amount of current flowing through the second terminal is reduced from I 0.
  • the circuit DTC is held in the memory cell DC. It is determined that the data being stored has deteriorated, and the data for rewriting (data originally written in the multiplication cell) is read from the storage device MEXT from the output terminal of the circuit DTC to the storage device MEXT. To send a command signal for.
  • the data read from the storage device MEM is input to the arithmetic unit CLP via the circuit ILD, and the deteriorated data is overwritten with the data. Further, at this time, it is preferable to convert the potential held in the memory cell DC to the data before deterioration (potential Vnd).
  • Configuration example 3 of circuit LMNT and circuit ILD >>
  • a configuration example of a circuit LMNT applicable to the semiconductor device SDV2 which is different from the circuit LMNT of FIGS. 16 and 17A, will be described.
  • the circuit LMNT shown in FIG. 18A has a circuit LMC [i] (i is an integer of 1 or more and equal to or less than the number of wiring ILs), similarly to the circuit LMNT of FIG.
  • the circuit LMC [i] of FIG. 18A is different from the circuit LMC [i] of FIG. 16 in that it has a memory cell DC, a circuit CMPD, and a switch DSW1.
  • the circuit ILD is also shown in FIG. 18A.
  • the memory cell DC shown in FIG. 18A has the same configuration as the memory cell DC shown in FIG. Therefore, the transistor M1d, the transistor M2d, and the capacitance C1d included in the memory cell DC of FIG. 18A and the wiring VEd, the wiring WLd, and the wiring DLd shown in FIG. 18A are shown in the circuit LMNT of FIG. Take into account the explanation.
  • the circuit LMNT of FIG. 18A can have a plurality of circuits LMC [i] like the circuit LMNT of FIG. Specifically, for example, the circuit LMNT may have a configuration in which the same number of circuits LMC [i] as the number of wiring ILs electrically connected to the circuit ILD are arranged in one line.
  • switch DSW1 as in the switch DSW1 of FIG. 16, for example, a switch applicable to the switch RSW described above can be used.
  • the wiring IL is electrically connected to the first terminal of the switch DSW1, and the second terminal of the switch DSW1 is electrically connected to the wiring DLd.
  • the first input terminal of the circuit CMPD is electrically connected to the gate of the transistor M1d, the second terminal of the transistor M2d, and the first terminal of the capacitance C1.
  • the second input terminal of the circuit CMPD is electrically connected to the wiring VRFE.
  • the output terminal of the circuit CMPD is electrically connected to the wiring RSUL.
  • the wiring VRFE is electrically connected to the circuit ILD.
  • the wiring RSUL is electrically connected to the storage device MEM.
  • Wiring VRFE functions as wiring that applies a constant voltage.
  • the constant voltage for example, be a voltage lower than the voltage V nd written by circuitry ILD (the current source circuit, or a voltage source circuit) to node n1d.
  • the voltage lower than the voltage V nd can be, for example, 0.95 times, 0.90 times, 0.80 times the voltage V nd.
  • the constant voltage given by the wiring VRFE is referred to as a reference potential.
  • the reference potential may be generated by the circuit ILD.
  • the circuit ILD since the circuit ILD is electrically connected to the wiring IRFE, the circuit ILD can supply the reference current generated by the circuit ILD to the wiring IRFE.
  • FIG. 19 shows a configuration example of the circuit ILD in this case.
  • the circuit ILD shown in FIG. 19 has, as an example, a circuit WCS1 and a circuit WCSA.
  • the circuit WCS1 shown in FIG. 19 is a part of the circuit WCS1 of FIG. 2A, and describes an excerpt of a circuit element related to writing to the memory cell DC.
  • the current source CC [u] and the switch SW [u] are excerpted and shown.
  • the switches SW [1] to the switch SW [K] other than the switch SW [u] are turned off, and the current sources CC [1] to the current sources CC [K] other than the current source CC [u] are turned off. It is assumed that the current generated by the above does not flow through the wiring IL.
  • the circuit WCSA of FIG. 19 has a current source CCB and a transistor F7.
  • the input terminal of the current source CCB is electrically connected to the first terminal of the transistor F7, the gate of the transistor F7, and the wiring VRFE, and the second terminal of the transistor F7 is electrically connected to the wiring VSE.
  • transistor F7 for example, a transistor F6A shown in FIG. 17B, a transistor F6B, or a transistor applicable to the transistor M1d shown in FIG. 17A can be used.
  • the amount of current generated by each of the current source CC [u] and the current source CCB shall be equal to each other.
  • the transistor F7 of the circuit WCSB has a diode connection configuration. Further, the connection configuration of the transistor F7 and the current source CCB is substantially the same as the connection configuration of the transistor M1d and the current source CC [u] when the transistor M2d is in the ON state, focusing on the memory cell DC of FIG. 18A. At this time, when the sizes of the transistor F7 and the transistor M1d (for example, channel length, channel width, structure, etc.) are equal, ideally, the potential of the first terminal (gate) of the transistor F7 and the potential of the node n1d are used. , Are equal.
  • the first terminal (gate) of the transistor F7 can be used.
  • the potential can be made smaller than the potential V nd node n1d.
  • the amount of current generated by the current source CC [u] is the same as the ratio W / L of the W length and the L length of the transistor F7A and the ratio W / L of the W length and the L length of the transistor M1d. by increasing the may be made different in the reference potential and V nd held in the node n1d.
  • the potential applied to the wiring VRFE can be smaller than the potential V nd node n1d.
  • the circuit CMPD has a function of comparing the voltage input to the first input terminal of the circuit CMPD with the voltage input to the second input terminal of the circuit CMPD and outputting the comparison result to the output terminal of the circuit CMPD.
  • the circuit CMPD can be configured to include, for example, a voltage comparator.
  • the switch DSW1 is turned on and the transistor M2d is turned on. Then, as with the circuit LMNT in FIG. 16, the write voltage V nd to the first terminal of the capacitor C1d memory cell DC, and the transistor M2d off, holding the voltage at node n1d.
  • the first input terminal of the circuit CMPD the voltage V nd node n1d is input.
  • the second input terminal of the circuit CMPD, lower reference potential is input than V nd.
  • the circuit CMPD outputs a low level potential from the output terminal when the potential of the node n1d is higher than the reference potential, and outputs a high level potential from the output terminal when the potential of the node n1d is lower than the reference potential. Then, when the voltage of the node n1d becomes lower than the reference potential, the potential output from the output terminal of the circuit CMPD changes from the low level potential to the high level potential.
  • the circuit CMPD determines that the data held in the memory cell DC has deteriorated, and changes the signal (voltage) output from the output terminal of the circuit CMPD. Therefore, the signal (voltage) can be used as a trigger signal for a rewrite operation with respect to the data held in the multiplication cell of the calculation unit CLP and the potential held in the memory cell DC.
  • the storage device MEMT When the change in the signal (voltage) from the circuit CMPD is input to the storage device MEM, the storage device MEMT reads the data (data originally written in the multiplication cell) held in the storage device MEMT and reads the data. It is transmitted to the semiconductor device SDV2. As a result, the data read from the storage device MEM is input to the arithmetic unit CLP via the circuit ILD, and the deteriorated data is overwritten with the data. Further, at this time, it is preferable to convert the potential held in the memory cell DC to the data before deterioration (potential Vnd).
  • FIG. 18A the configuration of the circuit LMNT that monitors the potential of the node n1d of the memory cell DC and detects the potential when the potential becomes lower than the reference potential has been described.
  • the circuit provided in the semiconductor device is not limited to this.
  • the configuration of the circuit LMNT of FIG. 18A may be changed depending on the situation or situation.
  • the memory cell DC may be configured not to have the transistor M1d.
  • the circuit LMNT may have a configuration in which the transistor M1d is not provided in the memory cell DC.
  • a circuit BF2 that functions as a buffer circuit may be provided instead of the circuit CMPD.
  • the first terminal of the capacitance C1d, the gate of the transistor M1d, and the first terminal of the transistor M2d are electrically connected to the input terminal of the circuit BF2, and the circuit BF2
  • the wiring RSUL is electrically connected to the output terminal of.
  • the circuit BF2 may include, for example, a source follower circuit, a voltage follower circuit using an operational amplifier, and the like.
  • a configuration having a circuit CMPD and a circuit BF2 may be used.
  • the first terminal of the capacitance C1d, the gate of the transistor M1d, and the first terminal of the transistor M2d are electrically connected to the input terminal of the circuit BF2, and the circuit BF2
  • the first input terminal of the circuit CMPD is electrically connected to the output terminal of the circuit CMPD
  • the second input terminal of the circuit CMPD is electrically connected to the wiring VRFE
  • the output terminal of the circuit CMPD is electrically connected to the wiring RSUL. It is configured to be.
  • the circuit LMNT shown in FIG. 20A has a circuit LMC [i] (i is an integer of 1 or more and equal to or less than the number of wiring ILs), similarly to the circuit LMNT of FIG.
  • the circuit LMC [i] of FIG. 20A is different from the circuit LMC [i] of FIG. 16 in that it has a memory cell DC, a circuit DTC, a switch DSW2, a switch DSW3, and a switch DSW4.
  • FIG. 20 also illustrates the circuit ILD.
  • the memory cell DC shown in FIG. 20A has the same configuration as the memory cell DC shown in FIG. Therefore, the transistor M1d, the transistor M2d, and the capacitance C1d included in the memory cell DC of FIG. 16 and the wiring VEd, the wiring WLd, and the wiring DLd shown in FIG. 20A are shown in the circuit LMNT of FIG. Take into account the explanation.
  • the circuit LMNT of FIG. 20A can have a plurality of circuits LMC [i] like the circuit LMNT of FIG. Specifically, for example, the circuit LMNT may have a configuration in which the same number of circuits LMC [i] as the number of wiring ILs electrically connected to the circuit ILD are arranged in one line.
  • switch DSW2 to the switch DSW4 for example, a switch applicable to the switch RSW described above can be used as in the switch DSW1 of FIG.
  • the wiring IL is electrically connected to the first terminal of the switch DSW4, and the second terminal of the switch DSW4 is electrically connected to the wiring DLd. Further, the first terminal of the switch DSW2 is electrically connected to the wiring DLd, and the first input terminal of the circuit DTC is electrically connected to the second terminal of the switch DSW2. Further, the first terminal of the switch DSW3 is electrically connected to the wiring IL, and the second input terminal of the circuit DTC is electrically connected to the second input terminal of the switch DSW3.
  • the output terminal of the circuit DTC is electrically connected to the wiring RSUL. Although not shown, the wiring RSUL is electrically connected to the storage device MEM.
  • circuit DTC the description of the circuit DTC included in the circuit LMNT illustrated in FIG. 16 is taken into consideration.
  • FIG. 20B is a configuration example of the circuit ILD when the circuit LMNT of FIG. 20A is applied, and has a circuit WCS1 and a circuit WCSD.
  • the circuit WCS1 shown in FIG. 20B is a part of the circuit WCS1 of FIG. 2A, and describes an excerpt of a circuit element related to writing to the memory cell DC.
  • the current source CC [u] and the switch SW [u] are excerpted and illustrated.
  • the switches SW [1] to the switch SW [K] other than the switch SW [u] are turned off, and the current sources CC [1] to the current sources CC [K] other than the current source CC [u] are turned off. It is assumed that the current generated by the above does not flow through the wiring IL.
  • the circuit WCSD of FIG. 20B has a current source CCD and a switch SWN.
  • the first terminal of the switch SWN is electrically connected to the second terminal of the switch SW [u] and the wiring IL, and the second terminal of the switch SWN is electrically connected to the input terminal of the current source CCD.
  • the output terminal of the current source CCD is electrically connected to the wiring VSE.
  • switch SWN a switch applicable to the switch RSW described above can be used.
  • a transistor is used as an electrical switch for the switch SWN, it is preferable to use an n-channel transistor.
  • the current source CCD preferably has an n-channel transistor in which a bias voltage is applied to the gate, a low level potential is applied to the source, or a ground potential (potential given by the wiring VSE) is applied to the source.
  • the amount of current generated by the current source CCD is smaller than the amount of current generated by the current source CC [u]. Specifically, for example, when the amount of current generated by current source CC [u] and I 0, the amount of current that the current source CCD generates the 0.95 times the amount of current I 0, 0.90 times, It can be 0.80 times or the like.
  • the current generated by the current source CCD is referred to as a reference current.
  • the switch DSW4 is turned on, the switch DSW2 and the switch DSW3 are turned off, and the transistor M2d is turned on.
  • the switch SW [u] is turned on and the switch SWN is turned off.
  • the current amount of current I 0 flows through the memory cell DC through the wiring IL from the circuit ILD.
  • the write voltage V nd to the first terminal of the capacitor C1d memory cell DC, and the transistor M2d off, holding the voltage at node n1d.
  • the switch DSW4 When monitoring the current flowing through the first terminal and the second terminal of the transistor M1d is started, the switch DSW4 is turned off and the switch DSW2 is turned on.
  • the switch DSW2 is turned on.
  • the wiring VEd the first terminal of the transistor M1d - current flows of the current amount I 0 flowing through the second terminal.
  • the switch DSW3 is turned on.
  • the switch SW [u] is turned off and the switch SWN is turned on.
  • a reference current flows from the second input terminal of the circuit DTC to the wiring VSE via the switch DSW3, the wiring IL, and the switch SWN.
  • the potential V nd held to a first terminal of the capacitor C1d when reduced, such as by leakage of charge, the first terminal of the transistor M1d - the amount of current flowing through the second terminal is reduced from I 0.
  • the circuit DTC is held in the memory cell DC.
  • a command signal (determining that the data being stored has deteriorated, and causing the storage device TEXT to read out the data to be written again in the multiplication cell of the arithmetic unit CLP and to transmit the data to the circuit ILD. For example, a pulse signal) is transmitted.
  • the storage device MEM receives the command signal, and the storage device MEM reads the information held in the storage device MEMT and transmits the information to the semiconductor device SDV2. .. Then, the semiconductor device SDV2 writes the information to the multiplication cell included in the arithmetic unit CLP by the circuit ILD, and writes the original voltage (or current) to the memory cell DC. As a result, the data can be rewritten (charge replenishment) with respect to the deteriorated data held by the multiplication cell of the arithmetic unit CLP and the memory cell DC.
  • the circuit LMNT shown in FIG. 21A has a circuit LMC [i] (i is an integer of 1 or more and equal to or less than the number of wiring ILs), and a circuit LMCr [i]. Further, the circuit LMC [i] includes a memory cell DC, a memory cell DCr, a circuit DTC, a switch DSW1, a switch DSW2, a switch DSW3, a switch DSW4, and a switch DSW4r.
  • the circuit ILD is also shown in FIG. 21A.
  • the memory cell DC has a transistor M1d, a transistor M2d, and a capacitance C1d. Further, the memory cell DCr may have the same configuration as the memory cell DC or a configuration different from that of the memory cell DC. In FIG. 21A, the memory cell DCr has the same configuration as the memory cell DC. Therefore, in order to distinguish the memory cell DCr from the memory cell DC, "r" is added to the reference numeral. Further, “r” is also added to the code of the circuit element described later, which is included in the circuit MCr. For example, each of the transistor M1dr, the transistor M2dr, and the capacitance C1dr included in the memory cell DCr, which is shown in FIG.
  • the wiring VEdr and the wiring DLdr electrically connected to the memory cell DCr correspond to the wiring VEd and the wiring DLd electrically connected to the memory cell DC. do.
  • the memory cell DC shown in FIG. 21A has the same configuration as the memory cell DC shown in FIG. Therefore, the transistor M1d, the transistor M2d, and the capacitance C1d included in the memory cell DC of FIG. 21A and the wiring VEd, the wiring WLd, and the wiring DLd shown in FIG. 21A are shown in the circuit LMNT of FIG. Take into account the explanation.
  • the circuit LMNT of FIG. 21A can have a plurality of circuits LMC [i] like the circuit LMNT of FIG. Specifically, for example, the circuit LMNT may have a configuration in which the same number of circuits LMC [i] as the number of wiring ILs electrically connected to the circuit ILD are arranged in one line.
  • switch DSW2 the switch DSW3, the switch DSW4, and the switch DSW4 for example, a switch applicable to the switch RSW described above can be used as in the switch DSW1 of FIG.
  • the circuit ILD is electrically connected to the wiring IL and the wiring ILB.
  • the wiring IL is electrically connected to the first terminal of the switch DSW4, and the second terminal of the switch DSW4 is electrically connected to the wiring DLd.
  • the wiring DLd is electrically connected to the first terminal of the switch DSW2, the second terminal of the switch DSW2 is electrically connected to the first input terminal of the circuit DTC, and the output terminal of the circuit DTC is the wiring RSUL.
  • the wiring ILB is electrically connected to the first terminal of the switch DSW3 and the first terminal of the switch DSW4r, and the second terminal of the switch DSW4r is electrically connected to the wiring DLdr.
  • the second input terminal of the circuit DTC is electrically connected to the second terminal of the switch DSW3.
  • the output terminal of the circuit DTC is electrically connected to the wiring RSUL.
  • the wiring RSUL is electrically connected to the storage device MEM.
  • circuit DTC For the circuit DTC, refer to the description of the circuit DTC shown in FIG. 17A.
  • FIG. 21B is a configuration example of the circuit ILD when the circuit LMNT of FIG. 21A is applied, and has a circuit WCS1, a circuit WCS1r, a circuit WCSD, and a circuit WCSDR.
  • Each of the circuit WCS1 and the circuit WCSD shown in FIG. 21B has the same configuration as the circuit WCS1 and the circuit WCSD shown in FIG. 20B. Therefore, for the circuit WCS1 and the circuit WCSD of FIG. 21B, the description of the circuit WCS1 and the circuit WCSD of FIG. 20B will be taken into consideration.
  • each of the circuit WCS1r and the circuit WCSDR shown in FIG. 21B has the same configuration as the circuit WCS1 and the circuit WCSD of FIG. 21B. Therefore, each of the circuit WCS1r and the circuit WCSDR is designated by "r" in order to distinguish it from the circuit WCS1 and the circuit WCSD.
  • each of the current source CCr [u] and the switch SWr [u] included in the circuit WCS1r shown in FIG. 21B is the current source CC [u] and the switch SW [u] included in the circuit WCS1.
  • the current source CCDr [u] and the switch SWNr [u] included in the circuit WCSDR, which are shown in FIG. 21B are the current source CCD [u] and the switch SWN [u] included in the circuit WCSD, respectively. u] corresponds to.
  • the wiring IL is electrically connected to the second terminal of the switch SW [u] and the first terminal of the switch SWN. Further, the wiring ILB is electrically connected to the second terminal of the switch SWr [u] and the first terminal of the switch SWNr.
  • the switch DSW4 is turned on, the switch DSW2 and the switch DSW3 are turned off, and the transistor M2d is turned on.
  • the switch SW [u] is turned on and the switch SWN is turned off.
  • the current amount of current I 0 flows through the memory cell DC through the wiring IL from the circuit ILD.
  • the write voltage V nd to the first terminal of the capacitor C1d memory cell DC, and the transistor M2d off, holding the voltage at node n1d.
  • the switch DSW4 When monitoring the current flowing through the first terminal and the second terminal of the transistor M1d is started, the switch DSW4 is turned off and the switch DSW2 is turned on. Thus, from the first input terminal of the circuit DTC, through the switch DSW2 wiring DLd and transistor M1d, current of a current amount I 0 flows through the wiring VEd.
  • the switch DSW3 is turned on and the switch DSW4r is turned off.
  • the switch SWr [u] is turned off and the switch SWNr is turned on.
  • a reference current flows from the second input terminal of the circuit DTC to the wiring VSE via the switch DSW3, the wiring ILB, and the switch SWNr.
  • the potential V nd held to a first terminal of the capacitor C1d when reduced, such as by leakage of charge, the first terminal of the transistor M1d - the amount of current flowing through the second terminal is reduced from I 0.
  • the circuit DTC is held in the memory cell DC.
  • a command signal (determining that the data being stored has deteriorated, and causing the storage device TEXT to read out the data to be written again in the multiplication cell of the arithmetic unit CLP and transmit the data to the circuit ILD. For example, a pulse signal) is transmitted.
  • the storage device MEM receives the command signal, and the storage device MEM reads the information held in the storage device MEMT and transmits the information to the semiconductor device SDV2. .. Then, the semiconductor device SDV2 writes the information to the multiplication cell included in the arithmetic unit CLP by the circuit ILD, and writes the original voltage (or current) to the memory cell DC. As a result, the data can be rewritten (charge replenishment) with respect to the deteriorated data held by the multiplication cell of the arithmetic unit CLP and the memory cell DC.
  • the circuit LMNT shown in FIG. 22A is a modification of the circuit LMNT shown in FIG. 21A, in which the gate of the transistor M2d included in the memory cell DC is electrically connected to the wiring WLd and included in the memory cell DCr.
  • the gate of the transistor M2dr is electrically connected to the wiring WLdr. That is, the circuit LMNT of FIG. 22A has a configuration in which the gate of the transistor M2d and the gate of the transistor M2dr are not directly connected. Therefore, in the circuit LMNT shown in FIG. 22A, the description of the circuit LMNT in FIG. 21A is taken into consideration for the parts common to the circuit LMNT in FIG. 21A.
  • circuit ILD in the circuit LMNT of FIG. 22A for example, the circuit ILD shown in FIG. 21B can be applied.
  • the circuit ILD of FIG. 22A will be described as assuming that the circuit ILD of FIG. 21B is applied.
  • the switch DSW4 is turned on and the switch DSW2 is turned off.
  • a high level potential is applied to the wiring WLd to turn on the transistor M2d.
  • the switch SW [u] is turned on and the switch SWN is turned off.
  • the current amount of current I 0 flows through the memory cell DC through the wiring IL from the circuit ILD.
  • the write voltage V nd to the first terminal of the capacitor C1d memory cell DC, and the transistor M2d off state by applying a low-level potential to the wiring WLd, node n1d voltage To hold.
  • the switch DSW4r When monitoring the current flowing through the first terminal and the second terminal of the transistor M1d is started, the switch DSW4r is turned on and the switch DSW3 is turned off. Next, a high level potential is applied to the wiring WLdr to turn on the transistor M2dr. At this time, in FIG. 21B, the switch SWr [u] is turned off and the switch SWNr is turned on. As a result, a reference current flows from the circuit ILD to the transistor M1dr of the memory cell DCr via the wiring ILB. Further, the potential of the node n1dr at this time is defined as V REF . Then, by applying a low level potential to the wiring WLdr to turn off the transistor M2dr, the voltage V REF is held at the node n1dr.
  • the switch DSW4 is turned off and the switch DSW2 is turned on.
  • current of a current amount I 0 flows through the wiring VEd.
  • a reference current flows from the second input terminal of the circuit DTC to the wiring VEdr via the switch DSW3, the switch DSW4r, the wiring DLdr, and the transistor M1dr.
  • the potential V nd held to a first terminal of the capacitor C1d when reduced, such as by leakage of charge, the first terminal of the transistor M1d - the amount of current flowing through the second terminal is reduced from I 0.
  • the circuit The DTC determines that the data held in the memory cell DC has deteriorated, reads the data to be written to the multiplication cell of the arithmetic unit CLP again in the storage device MEXT, and writes the data to the circuit ILD.
  • a command signal (for example, a pulse signal) for performing transmission is transmitted.
  • the storage device MEM receives the command signal, and the storage device MEM reads the information held in the storage device MEMT and transmits the information to the semiconductor device SDV2. .. Then, the semiconductor device SDV2 writes the information to the multiplication cell included in the arithmetic unit CLP by the circuit ILD, and writes the original voltage (or current) to the memory cell DC. As a result, the data can be rewritten (charge replenishment) with respect to the deteriorated data held by the multiplication cell of the arithmetic unit CLP and the memory cell DC.
  • the configuration of the circuit LMNT according to one aspect of the present invention is not limited to the circuit configuration shown in FIG. 22A.
  • the configuration of the circuit LMNT may be changed depending on the situation or the situation, such as included circuit elements and connection configurations.
  • the memory cell DC and the memory cell DCr may be arranged in one column instead of one row.
  • the wiring VEd is electrically connected to the memory cell DCr instead of the wiring VEdr. Therefore, the wiring Ved and the wiring Vedr shown in FIG. 22A can be combined into one wiring by changing to the configuration of FIG. 22B.
  • the memory cell DC described above may be included in, for example, the arithmetic unit CLP instead of the circuit LMNT. In this case, it is preferable that the memory cell DC is manufactured together with the multiplication cell (circuit MC, circuit MCr, etc. described in the second embodiment). Alternatively, the multiplication cell of the arithmetic unit CLP (circuit MC, circuit MCr, etc. described in the second embodiment) may be used as the memory cell DC.
  • the semiconductor device SDV2 is configured by selecting from the configurations of FIGS. 16, 17A, 18A to 18D, 20A, 21A, 22A, 22B, and the like described above, and combining them. May be good.
  • one aspect of the present invention may be a configuration in which the semiconductor device SDV1 includes the circuit LMNT included in the semiconductor device SDV2 as the semiconductor device SDV3. That is, the configuration example of the semiconductor device SDV1 described in the present embodiment can be appropriately combined with the configuration example of the semiconductor device SDV2.
  • the circuit ILD may supply the circuit with a current (which may be a voltage) corresponding to the information.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 24A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 24A illustrates the (k-1) th layer and the kth layer (here, k is an integer of 3 or more and R-1 or less) as the intermediate layer, and the other intermediate layers. Is not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer has neurons N 1 (1) to neurons N p (1) (where p is an integer of 1 or more), and the layer (k-1) has neurons N 1. (K-1) to neuron N m (k-1) (where m is an integer of 1 or more), and the kth layer is neuron N 1 (k) to neuron N n (k) ( Here, n is an integer of 1 or more), and the layer R has neurons N 1 (R) to neurons N q (R) (where q is an integer of 1 or more). ..
  • 24B is a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • the degree of signal transmission is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • i an integer 1 or m
  • the signal input to the neuron N j (k) in the kth layer can be expressed by the equation (2.1).
  • the signal is used.
  • a weighting coefficient w 1 (k-1) j (k) to w m (k-1) j (k) corresponding to each signal is used. Is multiplied.
  • the neurons N j (k) in the k-th layer have w 1 (k-1) j (k) ⁇ z 1 (k-1) to w m (k-1) j (k) ⁇ z m (k-1).
  • k-1) is input.
  • the total sum u j (k) of the signals input to the neurons N j (k) in the k-th layer is given by Eq. (2.2).
  • the result of the sum of products may be biased as a bias.
  • the bias is b
  • the equation (2.2) can be rewritten as the following equation.
  • the neuron N j (k) produces an output signal z j (k) in response to u j (k).
  • the output signal z j (k) from the neuron N j (k) is defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a ramp function (ReLU function), a sigmoid function, a tanh function, a softmax function, and the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of neurons may be the same or different in each layer.
  • the signal output by the neurons in each layer, the weighting factor w, or the bias b may be an analog value or a digital value.
  • the digital value may be, for example, a binary value or a ternary value. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neuron in each layer may have three or more values.
  • the activation function that outputs three values is, for example, a step function having three or more values, for example, an output of -1, 0, or 1.
  • a step function or the like with 0, 1, or 2 may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 By inputting an input signal to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using the equation (2.1), the equation (2.2) (or the equation (2.3)), and the equation (2.4), and the output signal is transferred to the next layer. Perform the operation to output to. The signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the weight coefficient of the synapse circuit of the neural network 100 is binary (a combination of “-1” and “+1”, a combination of “0”, “+1”, etc.), and 3 A value (a combination of "-1", “0”, “1”, etc.) or a multi-value of 4 or more values (in the case of 5 values, "-2", “-1", “0”, “1” , “2” combination, etc.), and the activation function of the neuron is binary ("-1", "+1” combination, or "0", "+1” combination, etc.), trivalent (“-1").
  • weighting coefficient and the calculated value of the synaptic circuit of the neural network 100 are not limited to digital values, and analog values can be used for at least one of them.
  • the arithmetic circuit 110 shown in FIG. 25 is, for example, a semiconductor device having a circuit ILD and an arithmetic unit CLP. Further, the arithmetic unit CLP has an array unit ALP, a circuit WLD, a circuit XLD, and a circuit AFP. Note that FIG. 25 does not show the circuit LMNT electrically connected to the wiring IL and the wiring ILB, and the wiring electrically connecting the wiring IL and the wiring ILB and the circuit LMNT.
  • the arithmetic circuit 110 transmits signals z 1 (k-1) to z m (k-1) input to neurons N 1 (k) to neurons N n (k) in the kth layer in FIGS. 24A and 24B. It is a circuit which processes and generates the signal z 1 (k) to z n (k) output from each of the neuron N 1 (k) to the neuron N n (k).
  • the entire or part of the arithmetic circuit 110 may be used for purposes other than neural networks (including CNNs and RNNs (recurrent neural networks) that perform convolutional processing) and AI.
  • neural networks including CNNs and RNNs (recurrent neural networks) that perform convolutional processing
  • AI recurrent neural networks
  • the processing may be performed using the whole or a part of the calculation circuit 110. That is, not only the calculation for AI but also the whole or a part of the arithmetic circuit 110 may be used for general calculation.
  • the circuit ILD is electrically connected to the wiring IL [1] to the wiring IL [n] and the wiring ILB [1] to the wiring ILB [n].
  • the circuit WLD is electrically connected to the wiring WLS [1] to the wiring WLS [m].
  • the circuit XLD is electrically connected to the wiring XLS [1] to the wiring XLS [m].
  • the circuit AFP is electrically connected to the wiring OL [1] to the wiring OL [n] and the wiring OLB [1] to the wiring OLB [n].
  • the array unit ALP has m ⁇ n circuit MPs as an example.
  • the circuit MP is arranged in a matrix of m rows and n columns in the array unit ALP.
  • the circuit MP located in the i-row j column (where i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less) is referred to as a circuit MP [i, It is written as j].
  • the circuit MP [1,1], the circuit MP [m, 1], the circuit MP [i, j], the circuit MP [1, n], and the circuit MP [m, n] are excerpted and shown. Shows.
  • the circuit MP [i, j] includes wiring IL [j], wiring ILB [j], wiring WLS [i], wiring XLS [i], wiring OL [j], and wiring OLB [ j] and are electrically connected to.
  • the circuit MP [i, j] may be referred to as a weighting coefficient (either the first data or the second data ) between the neuron N i (k-1) and the neuron N j (k).
  • it has a function of holding (referred to as first data).
  • the circuit MP [i, j] has information (for example, potential, resistance value, current) according to the first data (weight coefficient) input from the wiring IL [j] and the wiring ILB [j]. (Value, etc.) is retained.
  • the circuit MP [i, j] may be referred to as neuron N i (k-1) signal is output from the z i (k-1) (the first data or the other of the second data.
  • the second data has a function of outputting the product of the first data (referred to as the second data).
  • the second data z i (k-1) is input from the wiring XLS [i], so that the product of the first data and the second data is obtained.
  • the corresponding information for example, current, voltage, etc.
  • the information related to the product of the first data and the second data for example, current, voltage, etc.
  • FIG. 25 shows an example in which the wiring IL [j] and the wiring ILB [j] are arranged, one aspect of the present invention is not limited to this.
  • One aspect of the present invention may be configured in the arithmetic circuit 110 of FIG. 25 in which only one of the wiring IL [j] and the wiring ILB [j] is arranged.
  • the circuit ILD has a circuit MP [1, 1] to a circuit MP [m, via a wiring IL [1] to a wiring IL [n] and a wiring ILB [1] to a wiring ILB [n].
  • Information corresponding to the first data w 1 (k-1) 1 (k) to w m (k-1) n (k) for each of n] (for example, potential, resistance value, current value, etc.) Has a function to input.
  • the circuit ILD to the circuit MP [i, j], the information corresponding to the first data w i (k-1) j (k) (e.g., potential, resistance, or, (Current value, etc.) is supplied by wiring IL [j] and wiring ILB [j].
  • the first data w i (k-1) j (k) e.g., potential, resistance, or, (Current value, etc.
  • circuit ILD is corresponding to one data w i (k-1) j (k) (For example, potential, resistance value, current value, etc.) are supplied by wiring IL [j], wiring ILB [j].
  • the specific circuit configuration of the circuit ILD is described in the first embodiment and the like.
  • the circuit XLD has the second data z 1 (k ) for each of the circuit MP [1, 1] to the circuit MP [m, n] via the wiring XLS [1] to the wiring XLS [m]. It has a function of supplying -1) to z m (k-1). Specifically, circuit XLD, to the circuit MP [i, 1] to circuit MP [i, n], information corresponding to the second data z i (k-1) (e.g., potential, current value, etc. ) Is supplied by the wiring XLS [i]. Although an example of the case where the wiring XLS [i] is arranged is shown, one aspect of the present invention is not limited to this.
  • information for example, potential, current value corresponding to the second data z i (k-1) is set as a plurality of wirings XLS [i]. Etc.) may be supplied by a plurality of wires.
  • the circuit WLD has a function of selecting a circuit MP to which information (for example, potential, resistance value, current value, etc.) corresponding to the first data input from the circuit ILD is written. For example, when writing information (for example, potential, resistance value, current value, etc.) to the circuit MP [i, 1] to the circuit MP [i, n] located in the i-th row of the array unit ALP, the circuit WLD For example, a signal for turning the write switching element included in the circuit MP [i, 1] to the circuit MP [i, n] into an on state or an off state is supplied to the wiring WLS [i], except for the i-th line.
  • information for example, potential, resistance value, current value, etc.
  • the potential for turning off the writing switching element included in the circuit MP of the above circuit MP may be supplied to the wiring WLS.
  • the wiring WLS [i] is arranged, one aspect of the present invention is not limited to this.
  • a wiring for transmitting an inverted signal of the signal input to the wiring WLS [i] may be separately arranged.
  • the wiring WLS [i] may be replaced with a plurality of wirings.
  • the wiring XLS [i] of the arithmetic circuit 110 is the wiring WX1L [i] and the wiring X2L [i], and the wiring WX1L [i] is the circuit WLD. , May be electrically connected to the circuit XLD.
  • the wiring WX1L [i] is supplied with a signal for turning on or off the writing switching element included in the circuit MP [i, 1] to the circuit MP [i, n] from the circuit WLD.
  • the circuit XLD preferably has a function of making a non-conducting state between the circuit XLD and the wiring WX1L.
  • the signals of the second data z 1 (k-1) to z m (k-1) are transmitted from the circuit WLD to the circuit MP [i, 1] to the circuit MP [i, n] via the wiring WX1L [i].
  • the circuit WLD preferably has a function of making a non-conducting state between the circuit WLD and the wiring WX1L.
  • the circuit AFP has, for example, a circuit ACTF [1] to a circuit ACTF [n].
  • the circuit ACTF [j] is electrically connected to each of the wiring OL [j] and the wiring OLB [j].
  • the circuit ACTF [j] generates a signal corresponding to each information (for example, potential, current value, etc.) input from the wiring OL [j] and the wiring OLB [j].
  • the respective information for example, potential, current value, etc.
  • the wiring OL [j] and the wiring OLB [j] is compared, and a signal corresponding to the comparison result is generated.
  • the circuit ACTF [1] to the circuit ACTF [n] functions as, for example, a circuit that calculates the activation function of the neural network described above.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of converting an analog signal into a digital signal.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of amplifying and outputting an analog signal, that is, a function of converting an output impedance.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of converting a current or an electric charge into a voltage.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of initializing the potentials of the wiring OL [j] and the wiring OLB [j].
  • the arithmetic circuit 110 shown in FIG. 25 shows an example in which the circuit ACTF is arranged, one aspect of the present invention is not limited to this.
  • the circuit ACTF may not be arranged in the circuit AFP.
  • FIG. 27A shows a configuration example of the circuit MP [i, j] applicable to the arithmetic circuit 110.
  • the circuit MP [i, j] has, for example, a circuit MC and a circuit MCr.
  • the circuit MC and the circuit MCr are circuits that calculate the product of the weighting coefficient and the input signal (calculated value) of the neuron in the circuit MP.
  • the circuit MC may have the same configuration as the circuit MCr or a configuration different from the circuit MCr. Therefore, in order to distinguish the circuit MCr from the circuit MC, "r" is added to the reference numeral. Further, “r” is also added to the code of the circuit element described later, which is included in the circuit MCr.
  • the circuit MC has, for example, the circuit HC, and the circuit MCr has the circuit HCr.
  • the circuit HC and the circuit HCr each have a function of holding information (for example, potential, resistance value, current value, etc.).
  • the first data w i (k-1) set in the circuit MP [i, j] j ( k) is the information held in the respective circuits HC, and circuits HCr (e.g., potential, resistance, It is determined according to the current value, etc.).
  • each of the circuits HC and circuit HCr each information corresponding to the first data w i (k-1) j (k) (e.g., potential, resistance, current, etc.) to the wiring IL [j] And is electrically connected to the wiring ILB [j].
  • the circuit MP [i, j] is electrically connected to the wiring VE [j] and the wiring VEr [j]. Further, the circuit MC and the circuit MCr are electrically connected to the wiring OL [j] and the wiring OLB [j], respectively.
  • the wiring VE [j] and the wiring VEr [j] function as wiring for supplying a constant voltage. Further, the wiring VE [j] also functions as a wiring for discharging the current from the wiring OL via the circuit MC. Further, the wiring VEr [j] also functions as a wiring for discharging the current from the wiring OLB via the circuit MCr. That is, each of the wiring VE [j] and the wiring VEr [j] functions as wiring that applies a constant voltage.
  • the constant voltage may be, for example, a ground potential, a low level potential, or the like.
  • the wiring WL [i] shown in FIG. 27A corresponds to the wiring WLS [i] in FIG. 25.
  • the wiring WL [i] is electrically connected to each of the circuit HC and the circuit HCr.
  • the wiring IL [j] and the circuit HC are brought into a conductive state
  • the wiring ILB [j] and the circuit HCr are brought into a conductive state.
  • the wiring IL [j] such as by supplying a potential corresponding to the first data w i to each of the wiring ILB [j] (k-1 ) j (k), circuit HC, and each of the circuits HCr
  • the potential and the like can be input.
  • a predetermined potential is supplied to the wiring WL [i] to make the wiring IL [j] non-conducting between the circuit HC and the wiring ILB [j] and the circuit HCr into a non-conducting state. do.
  • the circuit HC, and the first data w i to each of the circuits HCr (k-1) such as the current corresponding to the j (k) is maintained.
  • the first data w i (k-1) j (k) is "-1", "0", a case of taking one of three values of "1".
  • the wiring OL [j] or the wiring OLB [j] is connected to the wiring VE [j] via the circuit MC to “1”.
  • the circuit HC is held at a predetermined potential so that the current corresponding to the above can flow, and the current does not flow from the wiring OL [j] and the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • the potential V 0 is held in the circuit HCr.
  • the potential V 0 is maintained in the circuit HC so that no current flows through the circuit HC
  • the wiring VEr [j] corresponds to “-1” from the wiring OL [j] or the wiring OLB [j] via the circuit MCr.
  • a predetermined potential is held in the circuit HCr so that a current flows.
  • the circuit MC When the first data w i (k-1) j (k) is "0", as an example, through the circuit MC from wiring OL [j] so that no current flows through the wiring VE [j] The potential V 0 is held in the circuit HCr so that the potential V 0 is held in the circuit HC and no current flows from the wiring OLB [j] to the wiring VEr [j] via the circuit MC.
  • the potential V 0 can be, for example, a potential equal to the potential given by the wiring VE and / or the wiring VEr.
  • the circuit ILD preferably has a function of supplying the potential V 0 to the wiring IL and the wiring ILB.
  • the circuit ILD may be applied by changing the configuration of FIG. 2A to the configuration shown in FIG. 28.
  • the circuit ILD of FIG. 28 has a configuration in which the circuit LGC is provided and the circuit WCS1 has a switch SW [0] in the circuit ILD of FIG. 2A.
  • the first terminal of the switch SW [0] is electrically connected to the wiring IL (wiring ILB), and the second terminal of the switch SW [0] is electrically connected to the wiring VEG. ..
  • wiring DIL [1] to wiring DIL [K] is electrically connected to each input terminal of the circuit LGC, and the output terminal of the circuit LGC is connected to the switch SW [0] via the wiring DAL. It is electrically connected to the control terminal.
  • the wiring VEG functions as a wiring that gives a potential equal to, for example, the potential given by the wiring VE and / or the wiring VEr (for example, a low level potential, a ground potential, etc.).
  • the switch SW [0] for example, it is preferable to use a transistor applicable to the switch SW [1] to the switch SW [K].
  • the circuit LGC is, for example, an output terminal of the circuit LGC when each of the wiring DIL [1] to the wiring DIL [K] transmits a signal for turning off each of the switch SW [1] to the switch SW [K].
  • the circuit LGC transmits a signal for turning on any one of the switch SW [1] to the switch SW [K] when each of the wiring DIL [1] to the wiring DIL [K] is turned on. It has a function of transmitting a signal for turning off the switch SW [0] from the output terminal of.
  • the circuit LGC can be, for example, a logic circuit having a NAND gate when the switch SW [0] to the switch SW [K] is a p-channel transistor, or the switch SW [0] to the switch.
  • SW [K] is an n-channel transistor, it can be a logic circuit having a NOR gate.
  • the first data w i (k-1) j (k) is "-1", "0", "1” rather than a multi-level, such as, analog values, specifically, "negative analog values” , "0", or "positive analog value”.
  • the wiring VE [j] is connected to the “positive analog value” from the wiring OL [j] via the circuit MC.
  • the circuit HC holds a predetermined potential so that the analog current corresponding to the above can flow, and the circuit HCr does not allow the current to flow from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr. Holds the potential V 0.
  • the wiring VE from the wiring OL [j] through the circuit MC [j] flows
  • the circuit HC holds the potential V 0 and allows the analog current corresponding to the "negative analog value" to flow from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • a predetermined potential is held in the HCr.
  • the circuit MC When the first data w i (k-1) j (k) is "0", as an example, through the circuit MC from wiring OL [j] so that no current flows through the wiring VE [j] The potential V 0 is held in the circuit HCr so that the potential V 0 is held in the circuit HC and no current flows from the wiring OLB [j] to the wiring VEr [j] via the circuit MC.
  • the potential V 0 is preferably supplied from the circuit ILD via the wiring IL and the wiring ILB, as in the previous example.
  • the circuit MC transfers a current or the like corresponding to the information held in the circuit HC (for example, a potential, a resistance value, a current value, etc.) to one of the wiring OL [j] and the wiring OLB [j].
  • the circuit MCr has a function of outputting to the wiring OL [j] or the wiring OLB [j], and the circuit MCr transfers a current or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value). ] Has a function to output to the other side.
  • the circuit MC when the first potential is held in the circuit HC, the circuit MC is assumed to pass a current having the first current value from the wiring OL [j] or the wiring OLB [j] to the wiring VE, and the second current is passed through the circuit HC.
  • the circuit MC causes a current having a second current value to flow from the wiring OL [j] or the wiring OLB [j] to the wiring VE.
  • the circuit MCr is assumed to pass a current having the first current value from the wiring OL [j] or the wiring OLB [j] to the wiring VEr, and the circuit HCr is the first.
  • the circuit MCr shall pass a current having a second current value from the wiring OL [j] or the wiring OLB [j] to the wiring VE.
  • the first current value each of the magnitude of the second current value is determined by the value of the first data w i (k-1) j (k).
  • the first current value may be larger or smaller than the second current value.
  • one of the first current value and the second current value may be zero current, that is, the current value may be zero.
  • the direction in which the current flows may differ between the current having the first current value and the current having the second current value.
  • the first data w i (k-1) j (k) is "-1", “0", if the take any of three values "1", the first current value or second current value It is preferable to configure the circuit MC and the circuit MCr so that one of them becomes zero.
  • the first data w i (k-1) j (k) is an analog value, for example, "negative analog value", "0", or, in the case of taking a "positive analog value" is the first current As for the value or the second current value, as an example, an analog value can be taken.
  • the current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VE via the circuit MC, and the current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VEr via the circuit MCr When and are equal to each other, the characteristics of the transistor may vary due to the manufacturing process of the transistor and the like, so that the potential held in the circuit MC and the potential held in the circuit MCr may not be equal. In the arithmetic circuit described in this embodiment, even if the characteristics of the transistor vary, the amount of current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VE via the circuit MC can be determined by the wiring OL. It can be made substantially equal to the amount of current flowing from [j] or the wiring OLB [j] to the wiring VEr via the circuit MCr.
  • the current or voltage according to the information held in the circuit HC and the circuit HCr may be regarded as a positive current or voltage. It may be a negative current or a voltage, a zero current or a zero voltage, or a mixture of positive, negative, and zero. That is, for example, one of the wiring OL [j] and the wiring OLB [j], for example, the current or voltage according to the above-mentioned "information held in the circuit HC (for example, potential, resistance value, current value, etc.)".
  • the circuit MCr has a function of outputting to the circuit HCr, and the circuit MCr transfers the current or voltage according to the information held in the circuit HCr (for example, potential, resistance value, or current value, etc.) to the wiring OL [j] or the wiring OLB.
  • the description "has a function to output to the other side of [j]” means that the current, voltage, etc.
  • the circuit HC according to the information held in the circuit HC (for example, potential, resistance value, current value, etc.) are connected to the wiring OL [ It has a function of discharging from either j] or the wiring OLB [j], and the circuit MCr has a current, a voltage, or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value).
  • the circuit MCr has a current, a voltage, or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value).
  • the wiring X1L [i] and the wiring X2L [i] shown in FIG. 27A correspond to the wiring XLS [i] in FIG. 25.
  • the second data z i (k-1) input to the circuit MP [i, j] is, for example, determined by the potentials or currents of the wiring X1L [i] and the wiring X2L [i]. Be done. Therefore, circuit MC, and the circuit MCr, for example, via a wire X1L [i] and the wiring X2L [i], the potential corresponding to the second data z i (k-1) is input.
  • the circuit MC is electrically connected to the wiring OL [j] and the wiring OLB [j]
  • the circuit MCr is electrically connected to the wiring OL [j] and the wiring OLB [j].
  • the circuit MC and the circuit MCr are, for example, in the wiring OL [j] and the wiring OLB [j] according to the potential or the current input to the wiring X1L [i] and the wiring X2L [i].
  • the current or potential corresponding to the product of the data w i (k-1) j (k) and the second data z i (k-1) is output.
  • the output destination of the current from the circuit MC and the circuit MCr is determined by the potentials of the wiring X1L [i] and the wiring X2L [i].
  • the current output from the circuit MC flows to either the wiring OL [j] or the wiring OLB [j]
  • the current output from the circuit MCr is the wiring OL [j] or the wiring OLB.
  • the circuit configuration is such that it flows to the other side of [j]. That is, the currents output from the circuit MC and the circuit MCr flow not in the same wiring but in different wirings.
  • a current may not flow from the circuit MC and the circuit MCr to either the wiring OL [j] or the wiring OLB [j].
  • the second data z i (k-1) takes any of the three values of "-1", "0", and "1".
  • the circuit MP makes the circuit MC and the wiring OL [j] conductive, and the circuit MCr and the wiring OLB [j] are connected to each other.
  • the interval conductive.
  • the circuit MP makes the circuit MC and the wiring OLB [j] conductive, and causes the circuit MCr and the wiring OL [j] to be in a conductive state. Make the space between them conductive.
  • the circuit MP puts the circuit MC and the wiring OL [j] in a non-conducting state and between the circuit MC and the wiring OLB [j] in a non-conducting state, and makes the circuit MCr and the wiring OL [j] non-conducting. And between the circuit MC and the wiring OLB [j] are made non-conducting.
  • a current may flow from the wiring OL [j] or the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • the circuit MC and the wiring OL [j] and the circuit MCr and the wiring OLB [j] are in a conductive state.
  • the second data z i (k-1) is “-1”
  • the circuit MC and the wiring OLB [j] and the circuit MCr and the wiring OL [j] are in a conductive state. ..
  • the wiring through a circuit MCr OL [j ] A current flows from the wiring VE [j], or a current flows from the wiring OL [j] to the wiring VEr [j] via the circuit MCr.
  • the wiring VE When the product of the first data w i (k-1) j (k) and the second data z i (k-1) is a value of zero, the wiring VE from the wiring OL [j] or the wiring OLB [j]. No current flows through [j], and no current flows from the wiring OL [j] or the wiring OLB [j] to the wiring VEr [j].
  • the first data w i (k-1) j (k) is a "1”
  • the second data z i (k-1) is "1"
  • a current I1 [i, j] having a first current value flows from the circuit MC to the wiring OL [j]
  • a current I2 [i, j] having a second current value flows from the circuit MCr to the wiring OLB [j].
  • the magnitude of the second current value is zero as an example.
  • the wiring OL [j from the circuit MC ] When the first data w i (k-1) j (k) is “-1” and the second data z i (k-1) is “1”, for example, the wiring OL [j from the circuit MC ], The current I1 [i, j] having the second current value flows, and the current I2 [i, j] having the first current value flows from the circuit MCr to the wiring OLB [j]. At this time, the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is “0” and the second data z i (k-1) is “1”
  • the first data is from the circuit MC to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is a "1", when the second data z i (k-1) is "-1", the wiring from the circuit MC OLB [j ], The current I1 [i, j] having the first current value flows, and the current I2 [i, j] having the second current value flows from the circuit MCr to the wiring OL [j]. At this time, the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is “-1” and the second data z i (k-1) is “-1”, the wiring OLB [j] from the circuit MC.
  • the current I1 [i, j] having the second current value flows through the circuit MCr, and the current I2 [i, j] having the first current value flows from the circuit MCr to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the circuit MC is changed to the wiring OLB [j].
  • the current I1 [i, j] having the second current value flows, and the current I2 [i, j] having the second current value flows from the circuit MCr to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the circuit MC when the value of the product of the first data w i (k-1) j (k) and the second data z i (k-1) takes a positive value, the circuit MC Alternatively, a current flows from any of the circuits MCr to the wiring OL [j]. At this time, if the first data w i (k-1) j (k) is a positive value, a current flows from the circuit MC wiring OL [j], first data w i (k-1) j When (k) is a negative value, a current flows from the circuit MCr to the wiring OL [j].
  • the sum of the currents output from the plurality of circuits MC or circuits MCr connected to the wiring OL [j] will flow to the wiring OL [j]. That is, in the wiring OL [j], a current that is the sum of the positive values flows.
  • the sum of the currents output from the plurality of circuits MC or circuits MCr connected to the wiring OLB [j] will flow to the wiring OLB [j]. That is, in the wiring OLB [j], a current having a value obtained by summing the negative values flows.
  • the total current value flowing through the wiring OL [j] that is, the sum of the positive values and the total current value flowing through the wiring OLB [j], that is, the sum of the negative values are used.
  • the product-sum operation process can be performed. For example, if the total current value flowing through the wiring OL [j] is larger than the total current value flowing through the wiring OLB [j], it is determined that the product-sum calculation results in a positive value. Can be done. If the total current value flowing through the wiring OL [j] is smaller than the total current value flowing through the wiring OLB [j], it can be determined that a negative value is taken as a result of the product-sum calculation. .. If the total current value flowing through the wiring OL [j] and the total current value flowing through the wiring OLB [j] are approximately the same value, it is determined that the value of zero is taken as the result of the product-sum calculation. Can be done.
  • the second data z i (k-1) is “-1", “0”, of “1", any two values, for example, “- 1", when the binary "1", Alternatively, the two values of "0” and “1” can be operated in the same manner.
  • the first data w i (k-1) j (k) is "-1", "0", of "1", any two values, for example, "- 1", "1” In the case of two values, or in the case of two values of "0” and “1", the operation can be performed in the same manner.
  • the first data w i (k-1) j (k) may take the digital values of multi-bit (multilevel). Specific examples include the first data w i (k-1) j (k) is "- 2", “- 1", "0", "1” may take the 5 values of "2" ..
  • the magnitude of the current flowing from the circuit MC is the magnitude of the current flowing from the circuit MC when the first data w i (k-1) j (k) is “+1”.
  • the voltage may be held in each of the circuit HC and the circuit HCr of the circuit MP so that the amount of current is doubled at a certain time and the amount of current flowing from the circuit MCr is zero.
  • the first data w i (k-1) j if the (k) to "-2", the first data of the magnitude of current flowing through the circuit MCr w i (k-1) j (k) is "
  • the voltage may be held in each of the circuit HC and the circuit HCr of the circuit MP so that the amount of current is twice that when the value is -1 "and the amount of current flowing from the circuit MC is zero.
  • the first data w i (k-1) j (k) may take an analog value.
  • a "negative analog value” may be used instead of "-1”
  • a "positive analog value” may be used instead of "1”.
  • the magnitude of the current flowing from the circuit MC or circuit MCr also, as an example, an analog value corresponding to the absolute value of the value of the first data w i (k-1) j (k).
  • the circuit ACTF [j] is provided with an integrator circuit for converting the charge flowing as a current into a voltage.
  • An input time corresponding to the value of the second data z i (k-1) may be determined, and the voltage may be input to the wiring X1L [i] and the wiring X2L [i] during the input time.
  • the second data z i (k-1) when the second data z i (k-1) is a positive value, a time period corresponding to the second data z i (k-1), the high level potential to the wiring X1L [i] Then, a low level potential may be given to the wiring X2L [i]. Further, for example, when the second data z i (k-1) is a negative value, for a time corresponding to the second data z i (k-1), giving a low-level potential to the wiring X1L [i], wiring A high level potential may be applied to X2L [i].
  • the amount of charge flowing between the memory cell MC and the wiring OL [j] or the wiring OLB [j] is the amount of current corresponding to the first data w i (k-1) j (k) and the wiring X1L [i]. ], And the product of the time of the voltage input to the wiring X2L [i].
  • the integration circuit by converting into a voltage the charge amount flowing through the wire OL [j] or wiring OLB [j], first data w i (k-1) j (k) and the second data z i (k It is possible to acquire the voltage according to the product of -1).
  • first data w i a (k-1) j (k ) to the multi-level, or analog value
  • the second data z i (k-1) a multi-level, or analog
  • each of the circuit HC provided in the circuit MC and the circuit HCr provided in the circuit MC may have two or more instead of one.
  • two or more circuits HC (circuit HCr) in the circuit MC (circuit MCr) two or more first data can be held in the circuit MP.
  • the first data to be calculated by the calculation unit CLP can be selected. Therefore, by configuring such a circuit MP, the circuit MP is selected from two or more first data by switching two or more circuit HCs (circuit HCr) provided in the circuit MC (circuit MCr).
  • each of the plurality of first data is different from a plurality of different ones. It can be executed by switching to the first data.
  • the circuit configuration shown in FIG. 27B is an example of the circuit configuration of the circuit MP of FIG. 27A
  • the circuit MC included in the circuit MP of FIG. 27B is, for example, a transistor M1 to a transistor which is an n-channel type transistor. It has M5 and a capacity C1.
  • the circuit HC is composed of the transistor M2 and the capacitance C1.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Therefore, for the transistors M1r to M5r, the capacitance C1r, and the node n1r, the description of the transistors M1 to M5, the capacitance C1, and the node n1 will be referred to below.
  • the transistor M1 includes the case where it finally operates in the saturated region in the case of the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor M1 may operate in the linear region.
  • the transistor M1 may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M1 When the first data (weighting factor) is an analog value, for example, the transistor M1 operates in a linear region and in a saturated region depending on the size of the first data (weighting factor). There may be a mixture of cases where the data is used and cases where the data operates in the subthreshold region. Alternatively, the transistor M1 may be a mixture of a case where it operates in a linear region and a case where it operates in a saturated region, or a case where it operates in a saturated region and a case where it operates in a subthreshold region. May be mixed, and a case where it operates in a linear region and a case where it operates in a subthreshold region may be mixed.
  • the transistors M2 to M5 include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistors M2 to M5 may operate in the saturation region or in the subthreshold region when in the ON state. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistors M2 to M5 may be operated in a linear region and in a saturated region, or may be operated in a saturated region or in a subthreshold region. , May be mixed, may operate in the linear region, may operate in the subthreshold region, may be mixed, or may operate in the linear region, and may operate in the saturated region. The case of operating in the subthreshold region and the case of operating in the subthreshold region may be mixed.
  • the sizes of the transistor M3 and the transistor M4 shown in FIG. 27B are equal to each other. With such a circuit configuration, there is a possibility that the layout can be performed efficiently. Further, there is a possibility that the currents flowing through the transistor M3 and the transistor M4 can be made uniform. Similarly, it is preferable that the transistors M1 and the transistor M1r shown in FIG. 27B have the same size. Similarly, it is preferable that the transistors M2 and the transistor M2r shown in FIG. 27B have the same size. Similarly, it is preferable that the transistors M5 and the transistor M5r shown in FIG. 27B have the same size. Similarly, it is preferable that the sizes of the transistor M3 and the transistor M3r shown in FIG. 27B and the sizes of the transistor M4 and the transistor M4r are the same.
  • each of the transistors M1 to M5 is shown as an n-channel type transistor, but each of the transistors M1 to M5 may be replaced with a p-channel type transistor.
  • a p-channel type transistor having an SOI (Silicon On Insulator) structure can be applied as each transistor.
  • the constant voltage given by the wiring VE and the wiring VEr is preferably a high level potential.
  • each of the transistors M2 to M5 may be replaced with an analog switch, a mechanical switch, or the like.
  • an analog switch for example, a CMOS configuration using an n-channel transistor and a p-channel transistor can be used.
  • the transistors M1 to M5 shown in FIG. 27B are n-channel transistors having a multi-gate structure having gates above and below the channel, and the transistors M1 to M5 are the first gate and the second, respectively.
  • the first gate is described as a gate (sometimes referred to as a front gate) and the second gate is described as a back gate, but the first gate is described as an example.
  • the second gate can be interchanged with each other. Therefore, in the present specification and the like, the phrase “gate” can be replaced with the phrase “back gate”. Similarly, the phrase “backgate” can be replaced with the phrase "gate”.
  • the connection configuration that "the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring" is "the back gate is electrically connected to the first wiring". And the gate is electrically connected to the second wiring.
  • the semiconductor device of one aspect of the present invention does not depend on the connection configuration of the back gate of the transistor.
  • a back gate is shown in the transistors M1 to M5 shown in FIG. 27B, and the connection configuration of the back gate is not shown.
  • the electrical connection destination of the back gate is at the design stage. You can decide.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor M2 and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor. Therefore, a fixed potential or a variable potential may be applied to the back gate of the transistor by the external circuit or the like. The same applies not only to FIG. 27B but also to the transistors described in other parts of the specification or the transistors shown in other drawings.
  • each of the transistors M1 to M5 shown in FIG. 27B may have a configuration that does not have a back gate, that is, a transistor having a single gate structure. Further, some transistors may have a configuration having a back gate, and some other transistors may have a configuration having no back gate.
  • transistors having various structures can be used as the transistors. Therefore, the type of transistor used is not limited.
  • a transistor or the like can be used.
  • a thin film transistor (TFT) obtained by thinning those semiconductors can be used.
  • TFT thin film transistor
  • the manufacturing equipment can be made large, it can be manufactured on a large substrate. Therefore, since a large number of display devices can be manufactured at the same time, it can be manufactured at low cost. Alternatively, since the production temperature is low, a substrate having weak heat resistance can be used. Therefore, a transistor can be manufactured on a translucent substrate. Alternatively, the transmission of light in the display element can be controlled by using a transistor on a transparent substrate. Alternatively, since the film thickness of the transistor is thin, a part of the film forming the transistor can transmit light. Therefore, the aperture ratio can be improved.
  • a compound semiconductor for example, SiGe, GaAs, etc.
  • an oxide semiconductor for example, Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O
  • a transistor having (ITO), Sn—O, Ti—O, Al—Zn—Sn—O (AZTO), In—Sn—Zn—O, etc.) can be used.
  • these compound semiconductors or thin film transistors obtained by thinning these oxide semiconductors can be used. As a result, the manufacturing temperature can be lowered, so that the transistor can be manufactured at room temperature, for example.
  • the transistor can be directly formed on a substrate having low heat resistance, for example, a plastic substrate or a film substrate.
  • these compound semiconductors or oxide semiconductors can be used not only for the channel portion of the transistor but also for other purposes.
  • these compound semiconductors or oxide semiconductors can be used as wirings, resistance elements, pixel electrodes, translucent electrodes, and the like. Since they can be formed or formed at the same time as the transistor, the cost can be reduced.
  • a transistor formed by an inkjet method or a printing method can be used. These allow it to be manufactured at room temperature, at a low degree of vacuum, or on a large substrate. Therefore, since it can be manufactured without using a mask (reticle), the layout of the transistor can be easily changed. Alternatively, since it can be manufactured without using a resist, the material cost can be reduced and the number of processes can be reduced. Alternatively, since the film can be attached only to the necessary part, the material is not wasted and the cost can be reduced as compared with the manufacturing method in which the film is formed on the entire surface and then etched.
  • a transistor having an organic semiconductor, carbon nanotubes, or the like can be used as an example of the transistor. These make it possible to form a transistor on a bendable substrate. Devices using transistors having organic semiconductors, carbon nanotubes, etc. can be made strong against impact.
  • a transistor having various structures can be used.
  • a MOS type transistor, a junction type transistor, a bipolar transistor, or the like can be used as the transistor.
  • MOS transistor the size of the transistor can be reduced. Therefore, a large number of transistors can be mounted.
  • bipolar transistor as a transistor, a large current can flow. Therefore, the circuit can be operated at high speed.
  • the MOS transistor and the bipolar transistor may be mixed and formed on one substrate. As a result, low power consumption, miniaturization, high-speed operation, and the like can be realized.
  • a transistor having a structure in which gate electrodes are arranged above and below the active layer can be applied.
  • the circuit configuration is such that a plurality of transistors are connected in parallel. Therefore, since the channel formation region increases, the current value can be increased.
  • a depletion layer can be easily formed, so that the S value can be improved.
  • a structure in which a gate electrode is arranged on an active layer a structure in which a gate electrode is arranged under an active layer, a normal stagger structure, a reverse stagger structure, and a plurality of channel regions are used.
  • Transistors such as a structure divided into two, a structure in which active layers are connected in parallel, or a structure in which active layers are connected in series can be used.
  • planar type FIN type (fin type), TRI-GATE type (trigate type), top gate type, bottom gate type, double gate type (gates are arranged above and below the channel), etc.
  • a transistor having a structure in which a source electrode and a drain electrode overlap the active layer (or a part thereof) can be used.
  • the structure in which the source electrode and the drain electrode overlap the active layer (or a part thereof) it is possible to prevent the operation from becoming unstable due to the accumulation of electric charges in a part of the active layer.
  • a structure provided with an LDD region can be applied.
  • the LDD region By providing the LDD region, it is possible to reduce the off-current or improve the withstand voltage of the transistor (improve the reliability).
  • the drain current does not change so much, and voltage / current characteristics with a flat slope can be obtained. can.
  • the first terminal of the transistor M1 is electrically connected to the wiring VE.
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the transistor M3, the first terminal of the transistor M4, and the first terminal of the transistor M5.
  • the gate of the transistor M1 is electrically connected to the first terminal of the capacitance C1 and the first terminal of the transistor M2.
  • the second terminal of the capacitance C1 is electrically connected to the wiring VE.
  • the second terminal of the transistor M2 is electrically connected to the second terminal of the transistor M5 and the wiring IL.
  • the gate of the transistor M2 is electrically connected to the wiring WL.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL, and the gate of the transistor M3 is electrically connected to the wiring X1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB, and the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the connection configuration different from the circuit MC in the circuit MCr will be described.
  • the second terminal of the transistor M3r is electrically connected to the wiring OL instead of the wiring OL, and the second terminal of the transistor M4r is electrically connected to the wiring OL instead of the wiring OLB.
  • the first terminal of the transistor M1r and the first terminal of the capacitance C1r are electrically connected to the wiring VEr.
  • the first terminal of the transistor M1 may be electrically connected to another wiring instead of the wiring VE.
  • the first terminal of the transistor M1r may be electrically connected to another wiring instead of the wiring VEr.
  • the wiring VE may be the same wiring as the wiring VEr.
  • the configuration in which the first terminal of the transistor M1 is electrically connected to another wiring instead of the wiring VE and / or the first terminal of the transistor M1r is It may be configured to be electrically connected to another wiring instead of the wiring VEr.
  • the electrical connection point between the gate of the transistor M1, the first terminal of the capacitance C1, and the first terminal of the transistor M2 is a node n1.
  • the circuit HC has a function of holding the potential according to the first data as an example.
  • the potential is input from the wiring IL, written to the capacitance C1, and then written. This is done by turning off the transistor M2.
  • the potential of the node n1 can be held as the potential corresponding to the first data.
  • a current can be input from the wiring OL, and a potential having a magnitude corresponding to the magnitude of the current can be held in the capacitance C1. Therefore, it is possible to reduce the influence of variations in the current characteristics of the transistor M1.
  • the transistor M1 holds the potential of the node n1 for a long time, it is preferable to apply a transistor having a small off current.
  • a transistor having a small off current for example, an OS transistor can be used.
  • a transistor having a back gate may be applied, and a low level potential may be applied to the back gate to shift the threshold voltage to the positive side to reduce the off current.
  • the circuit configuration applicable to the circuit MP of FIG. 27A is not limited to the configuration of the circuit MP of FIG. 27B.
  • the circuit MP of FIG. 27A can apply the configuration of the circuit MP of FIG. 27C.
  • the circuit MP of FIG. 27C is an example of modification of the circuit MP of FIG. 27B, and has a configuration in which the electrical connection of the first terminal of each of the transistor M5 and the transistor M5r is changed.
  • the first terminal of the transistor M5 is electrically connected to the first terminal of the transistor M2, the gate of the transistor M1, and the first terminal of the capacitance C1. ..
  • the circuit MP of FIG. 27C can operate in substantially the same manner as the circuit MP of FIG. 27B.
  • FIG. 29A is a circuit that generates a signal z j (k) according to a current input from the wiring OL [j] and the wiring OLB [j].
  • FIG. 29A shows an example of an operation circuit of an activation function that outputs a signal z j (k) represented by a binary value.
  • the circuit ACTF [j] has, for example, a resistor RE, a resistor REB, and a comparator CMP.
  • the resistance RE and the resistance REB have a function of converting a current into a voltage. Therefore, any element or circuit having a function of converting a current into a voltage is not limited to a resistor.
  • the wiring OL [j] is electrically connected to the first terminal of the resistor RE and the first input terminal of the comparator CMP, and the wiring OLB [j] is connected to the first terminal of the resistor REB and the comparator CMP. It is electrically connected to the second input terminal.
  • the second terminal of the resistance RE is electrically connected to the wiring VAL
  • the second terminal of the resistance REB is electrically connected to the wiring VAL.
  • the second terminal of the resistance RE and the second terminal of the resistance REB may be connected to the same wiring. Alternatively, it may be connected to another wiring having the same potential.
  • the resistance values of the resistance RE and the resistance REB are equal to each other.
  • the difference between the resistance values of the resistance RE and the resistance REB is within 10%, more preferably within 5% of the resistance value of the resistance RE.
  • one aspect of the present invention is not limited to this. In some cases, or depending on the situation, the resistance values of the resistors RE and the resistors REB may be different from each other.
  • Wiring VAL functions as wiring that gives a constant voltage, for example.
  • the constant voltage may be, for example, VDD, which is a high level potential, VSS, which is a low level potential, or ground potential (GND). Further, it is preferable to appropriately set the constant voltage according to the configuration of the circuit MP. Further, for example, a pulse signal may be supplied to the wiring VAL instead of a constant voltage.
  • the voltage between the first terminal and the second terminal of the resistance RE is determined according to the current flowing from the wiring OL [j]. Therefore, the resistance value of the resistor RE and the voltage corresponding to the current are input to the first input terminal of the comparator CMP.
  • the voltage between the first terminal and the second terminal of the resistor REB is determined according to the current flowing from the wiring OLB [j]. Therefore, the resistance value of the resistor REB and the voltage corresponding to the current are input to the second input terminal of the comparator CMP.
  • the comparator CMP has a function of comparing the voltages input to each of the first input terminal and the second input terminal and outputting a signal from the output terminal of the comparator CMP according to the comparison result.
  • the comparator CMP outputs a high level potential from the output terminal of the comparator CMP when the voltage input to the second input terminal is higher than the voltage input to the first input terminal, and the second input terminal.
  • the low level potential can be output from the output terminal of the comparator CMP.
  • the signal z j (k) output by the circuit ACTF [j] may be a binary value.
  • each of the high level potential and the low level potential output from the output terminal of the comparator CMP can correspond to "+1” and “-1” as the signal zj (k).
  • the high level potential and the low level potential output from the output terminal of the comparator CMP may correspond to “+1” and “0” as signals z j (k), respectively.
  • the resistance RE and the resistance REB are used, but the resistance is not limited as long as it is an element or circuit having a function of converting a current into a voltage. Therefore, the resistance RE and the resistance REB of the circuit ACTF [j] of FIG. 29A can be replaced with another circuit element.
  • the circuit ACTF [j] shown in FIG. 29B is a circuit in which the resistance RE and the resistance REB included in the circuit ACTF [j] of FIG. 29A are replaced with the capacitance CE and the capacitance CEB, and the circuit ACTF [j] of FIG. 29A. ], Almost the same operation can be performed.
  • the capacitance values of the capacitance CE and the capacitance CEB are equal to each other.
  • the difference between the capacitance values of the capacitance CE and the capacitance CEB is within 10%, more preferably within 5% of the capacitance value of the capacitance CE.
  • a circuit for initializing the electric charge accumulated in the capacitance CE and the capacitance CEB may be provided.
  • a switch may be provided in parallel with the capacitance CE.
  • the second terminal of the switch is connected to the wiring VAL, and the first terminal of the switch is connected to the first terminal of the capacitance CE, the wiring OL [j], and the first input terminal of the comparator CMP. May be good.
  • the second terminal of the switch is connected to a wiring different from the wiring VAL, and the first terminal of the switch is connected to the first terminal of the capacitance CE, the wiring OL [j], and the first input terminal of the comparator CMP. It may be connected.
  • the circuit ACTF [j] shown in FIG. 29C is a circuit in which the resistor RE and the resistor REB included in the circuit ACTF [j] of FIG.
  • comparator CMP included in the circuit ACTF [j] of FIGS. 29A to 29C can be replaced with an operational amplifier OP as an example.
  • the circuit ACTF [j] shown in FIG. 29D shows a circuit diagram in which the comparator CMP of the circuit ACTF [j] of FIG. 29A is replaced with an operational amplifier OP.
  • the switch S01a and the switch S01b may be provided in the circuit ACTF [j] of FIG. 29B.
  • the circuit ACTF [j] can hold the potential corresponding to the current input from the wiring OL [j] and the wiring OLB [j] to the capacitance CE and the capacitance CEB, respectively.
  • the wiring OL [j] is electrically connected to the first terminal of the switch S01a, and the second terminal of the switch S01a is compared with the first terminal of the capacitance CE.
  • the first input terminal of the CMP is electrically connected
  • the wiring OLB [j] is electrically connected to the first terminal of the switch S01b
  • the first terminal of the capacitance CEB and the comparison device are connected to the second terminal of the switch S01b.
  • the configuration may be such that the second input terminal of the CMP is electrically connected.
  • the switches S01a and the switch S01b are used. This can be done by turning each on.
  • the potentials input to the first input terminal and the second input terminal of the comparator CMP can be held in the capacitance CE and the capacitance CEB.
  • the switch S01a and the switch S01b for example, an electric switch such as an analog switch or a transistor can be applied. Further, as the switch S01a and the switch S01b, for example, a mechanical switch may be applied.
  • the transistor can be an OS transistor or a transistor having silicon in the channel forming region (hereinafter referred to as a Si transistor).
  • the voltage values of the capacitance CE and the capacitance CEB can be controlled by controlling the period in which each of the switch S01a and the switch S01b is kept on. For example, when the current values flowing through the capacitance CE and the capacitance CEB are large, the voltage values of the capacitance CE and the capacitance CEB become large by shortening the period in which each of the switch S01a and the switch S01b is kept on. You can prevent it from going too far.
  • the comparator CMP included in the circuit ACTF [j] of FIGS. 29A to 29C and 29E can be, for example, a chopper type comparator.
  • the comparator CMP shown in FIG. 29F shows a chopper type comparator, and the comparator CMP has a switch S02a, a switch S02b, a switch S03, a capacitance CC, and an inverter circuit INV3.
  • the switch S02a, the switch S02b, and the switch S03 can be a transistor such as a mechanical switch, an OS transistor, or a Si transistor, similarly to the switch S01a and the switch S01b described above.
  • the first terminal of the switch S02a is electrically connected to the terminal VinT
  • the first terminal of the switch S02b is electrically connected to the terminal VrefT
  • the second terminal of the switch S02a is the second terminal of the switch S02b. It is electrically connected to the first terminal of the capacity CC.
  • the second terminal of the capacitance CC is electrically connected to the input terminal of the inverter circuit INV3 and the first terminal of the switch S03.
  • the terminal VoutT is electrically connected to the output terminal of the inverter circuit INV3 and the second terminal of the switch S03.
  • the terminal VinT functions as a terminal for inputting an input potential to the comparator CMP
  • the terminal VrefT functions as a terminal for inputting a reference potential to the comparator CMP
  • the terminal VoutT functions as an output potential from the comparator CMP. Functions as a terminal for outputting.
  • the terminal VinT corresponds to either the first terminal or the second terminal of the comparator CMP of FIGS. 29A to 29C and 29E
  • the terminal VrefT corresponds to the first terminal of the comparator CMP of FIGS. 29A to 29C and 29E. It can correspond to one terminal or the other of the second terminal.
  • the circuit ACTF [j] of FIGS. 29A to 29E is an operation circuit of an activation function that outputs a signal z j (k) represented by a binary value, whereas the circuit ACTF [j] is a signal z j (k). May be output as 3 or more values or as an analog value. Further, the circuit ACTF [j] of FIGS. 29A to 29E is configured to output z j (k) as one signal, but is configured to output z j (k) as two or more signals. May be good.
  • circuit ACTF [j] of FIGS. 29A to 29E is a circuit that compares two currents and outputs a result, it can be applied to the circuit DTC described in the first embodiment.
  • the circuit ACTF [j] may be configured to be shared with the circuit DTC described in the first embodiment.
  • the arithmetic circuit 110 of FIG. 30 is shown focusing on the circuit located in the j-th column of the arithmetic circuit 110 of FIG. 25. That is, the arithmetic circuit 110 of FIG. 30 is from the neurons N 1 (k-1) to the neurons N m (k-1) input to the neurons N j (k) in the neural network 100 shown in FIG. 24A. Multiply-accumulate operation of signals z 1 (k-1) to z m (k-1) and weight coefficients w 1 (k-1) j (k) to w m (k-1) j (k) , Corresponds to the calculation of the activation function using the result of the product-sum operation and the circuit to be performed.
  • circuit MP included in the array unit ALP of the arithmetic circuit 110 of FIG. 30 applies the circuit MP of FIG. 27B. Further, it is assumed that the circuit ILD of FIG. 28 is applied to the circuit ILD of the arithmetic circuit 110 of FIG.
  • the first data w 1 (k-1) j (k) to w m (k-1) j (k) is input to the circuit MP [1, j] to the circuit MP [m, j]. Is set.
  • a predetermined potential is input to the wiring WLS [1] to the wiring WLS [m] in order by the circuit WLD, and the circuit MP [1] is set.
  • J] to circuit MP [m, j] are selected in order, and for each circuit HC and circuit HCr of the circuit MC and circuit MCr included in the selected circuit MP, from the circuit ILD.
  • the potential, the current, and the like corresponding to the first data are supplied via the wiring IL [j] and the wiring ILB [j]. Then, after supplying the potential, current, etc., the circuit MP [1, j] to the circuit MP [m] is deselected by the circuit WLD to deselect each of the circuit MP [1, j] to the circuit MP [m, j].
  • J] has the first data w 1 (k-1) j (k) to w m (k-1) j (k) in each circuit MC of the circuit MCr and each circuit HC and circuit HCr. It is possible to hold the corresponding potential, current, etc.
  • the circuit HC has the positive value. A value corresponding to the value of is input, and a value corresponding to zero is input to the circuit HCr.
  • the value corresponding to zero can be, for example, the voltage given by the wiring VEG described with reference to FIG. 28.
  • the second data z 1 (k-1) to z m (k- ) are applied to the wiring X1L [1] to the wiring X1L [m] and the wiring X2L [1] to the wiring X2L [m] by the circuit XLD. 1) is supplied.
  • the second data z 1 (k-1) is supplied to the wiring X1L [i] and the wiring X2L [i].
  • Circuit MP [1, j] according to the second data z 1 (k-1) to z m (k-1) input to each of the circuit MP [1, j] to the circuit MP [m, j].
  • the conduction state between the circuit MC included in the circuit MP [m, j] and the circuit MCr and the wiring OL [j] and the wiring OLB [j] is determined.
  • the state of "the circuit MC and the circuit MCr become non-conducting with the wiring OL [j] and the wiring OLB [j], respectively” is taken.
  • the wiring X1L [1] when a positive value is taken for the second data z 1 (k-1) , the wiring X1L [1] is in a conductive state between the circuit MC and the wiring OL [j], and the wiring X1L [1] is in a conductive state.
  • the value of the wiring X2L [1] is such that the circuit MC and the wiring OLB [j] can be in a non-conducting state, and the circuit MCr and the wiring OL [j] can be in a non-conducting state. Enter.
  • the wiring X1L [1] When a negative value is taken for the second data z 1 (k-1) , the wiring X1L [1] is in a conductive state between the circuit MC and the wiring OLB [j], and the circuit Enter a value that allows the conduction state between the MCr and the wiring OL [j].
  • the value of the wiring X2L [1] can be such that the circuit MC and the wiring OL [j] are in a non-conducting state, and the circuit MCr and the wiring OLB [j] are in a non-conducting state. Enter.
  • the wiring X1L [1] is in a non-conducting state between the circuit MC and the wiring OLB [j], and the wiring X1L [1] is in a non-conducting state.
  • the value of the wiring X2L [1] can be such that the circuit MC and the wiring OL [j] are in a non-conducting state, and the circuit MCr and the wiring OLB [j] are in a non-conducting state. Enter.
  • the current is input and output between the circuit MCr and the wiring OL [j] and the wiring OLB [j]. .. Furthermore, the amount of the current is dependent on the circuit MP [i, j] first data w i set to (k-1) j (k ) and / or the second data z i (k-1) ..
  • the current flowing from the wiring OL [j] to the circuit MC or the circuit MCr is I [i, j]
  • the current flowing from the wiring OLB [j] to the circuit MC or the circuit MCr Let IB [i, j]. Then, if the current flowing from the circuit ACTF [j] to the wiring OL [j] is I out [j] and the current flowing from the wiring OLB [j] to the circuit ACTF [j] is I Bout [j], then I out [. j] and I Bout [j] can be expressed by the following equations.
  • Circuit MP [i, j] in, as an example, when the first data w i (k-1) j (k) is "+1", circuit MC is discharged I (+1), circuit MCr is I ( shall discharging -1), when the first data w i (k-1) j (k) is "-1", the circuit MC is discharged I (-1), circuit MCr is I (+1 ) shall discharging, when the first data w i (k-1) j (k) is "0”, circuit MC is discharged I (-1), circuit MCr is I (-1) It shall be discharged.
  • the current I [i, j] flowing from the wiring OL [j] to the circuit MC or the circuit MCr and the current flowing from the wiring OLB [j] to the circuit MC or the circuit MCr. and I B [i, j], is as shown in the table below.
  • the circuit MP [i, j] may be configured so that the amount of current of I (-1) becomes 0.
  • the current I [i, j] may be a current flowing from the circuit MC or the circuit MCr to the wiring OL [j].
  • current I B [i, j] may be a current flowing from the circuit MC or circuit MCr wiring OLB [j].
  • each of I out [j] and I Bout [j] flowing from the wiring OL [j] and the wiring OLB [j] is input to the circuit ACTF [j], whereby the circuit ACTF [ As an example, j] compares I out [j] and I Bout [j]. As an example, the circuit ACTF [j] outputs a signal z j (k) transmitted by the neuron N j (k) to the neurons in the (k + 1) layer, depending on the result of the comparison.
  • the signal z 1 (k-1) from the neuron N 1 (k-1) to the neuron N m (k-1) input to the neuron N j (k) by the arithmetic circuit 110 of FIG. 30 The product-sum operation of to z m (k-1) and the weight coefficient w 1 (k-1) j (k) to w m (k-1) j (k), and the result of the product-sum operation. It is possible to perform the calculation of the activation function used. Further, by providing n rows of circuit MPs in the array unit ALP of the arithmetic circuit of FIG. 30, a circuit equivalent to the arithmetic circuit 110 of FIG. 25 can be configured. That is, the arithmetic circuit 110 in FIG. 25 simultaneously performs the product-sum operation in each of the neurons N 1 (k) to the neuron N n (k) and the operation of the activation function using the result of the product-sum operation. It can be carried out.
  • Equation (2.3) corresponds to an operation in which the result of the sum of products in equation (2.2) is biased. Therefore, in each of the arithmetic circuit 110 and the arithmetic circuit 130, a circuit that gives a bias value to the wiring OL and the wiring OLB may be provided.
  • the arithmetic circuit 170 shown in FIG. 31 has a circuit configuration in which the circuit BS [1] to the circuit BS [n] are added to the array portion ALP of the arithmetic circuit 110 of FIG.
  • the circuit BS [1] to the circuit BS [n] for example, the same circuit configuration as in FIGS. 27A to 27C may be applied.
  • the circuit BS [j] is electrically connected to the wiring OL [j], the wiring OLB [j], the wiring WBS, and the wiring XBS.
  • the wiring WBS has the write switching element included in the circuit BS [1] to the circuit BS [n] turned on or in the same manner as the wiring WLS [1] to the wiring WLS [m] in the arithmetic circuit 110 of FIG. It functions as wiring to supply a signal to turn it off. Therefore, the wiring WBS can supply the signal from the circuit WLD to the wiring WBS by being electrically connected to the circuit WLD.
  • Wiring XBS similarly to the wiring XLS [1] to the wiring XLS [m] of the arithmetic circuit 110 in FIG. 25, the neuron N i (k-1) second data z i outputted from the (k-1) It functions as wiring that supplies the corresponding information (for example, potential, current value, etc.) to the circuit BS [1] to the circuit BS [n]. Therefore, the wiring XBS can supply the information from the circuit XLD to the wiring XBS by being electrically connected to the circuit XLD.
  • the wiring XBS is used as a selection signal line for writing information to the circuit BS [1] to the circuit BS [n], similarly to the wiring WX1L [1] to the wiring WX1L [m] of the arithmetic circuit 130 in FIG. It may be combined.
  • the circuit WLD sends a signal to each of the wiring WBS and the wiring XBS to turn on or off the writing switching element included in the circuit BS [1] to the circuit BS [n]. Can be supplied.
  • the amount of current flowing from the circuit MP [1, j] to the circuit MP [m, j] to the wiring OL [j] or the wiring OLB [j] is the equation (2. 5) can be expressed by the equation (2.6).
  • the current flowing from the circuit BS [j] to the wiring OL [j] is IBIAS [.
  • IBIASB [j] When the current flowing from the circuit BS [j] to the wiring OLB [j] is IBIASB [j], each of the equations (2.5) and (2.6) can be rewritten as the following equations. can.
  • I out [j] and I Bout [j] including the bias can be generated as the operation of the equation (2.3). Further, the biased I out [j] and I Bout [j] are biased by being input to the circuit ACTF [j], and the signal z j (k) from the neuron N j (k) is biased. Can be generated.
  • the circuit BS [1] to the circuit BS [n] are configured to be provided for one line with respect to the array unit ALP, but one aspect of the present invention is not limited to this.
  • the circuit BS [1] to the circuit BS [n] may be provided with two or more rows with respect to the array unit ALP.
  • the circuit MP shown in FIG. 32 has a configuration having a storage circuit called NOSRAM (registered trademark). Note that FIG. 32 shows the entire circuit MP in order to show the electrical connection configuration of the circuit HC and the circuit elements included in the circuit HCr.
  • NOSRAM registered trademark
  • the circuit MP of FIG. 32 has a configuration in which the transistor M5 and the transistor M5r are not provided in the configuration of FIG. 27B or FIG. 27C. Therefore, the circuit MP of FIG. 32 is configured to write a voltage to the first terminal of the capacitance C1 of the circuit HC and the first terminal of the capacitance C1r of the circuit HCr.
  • the transistor M1 is turned on or becomes the first terminal of the capacitance C1 of the circuit HC. If the low level potential is maintained, the transistor M1 is turned off.
  • the potentials held in each of the circuit HC and the circuit HCr may be a combination of a high level potential and a low level potential.
  • the potentials held in each of the circuit HC and the circuit HCr may be a combination of a low level potential and a high level potential.
  • the potentials held in each of the circuit HC and the circuit HCr may be a combination of a low level potential and a low level potential.
  • the circuit HC and the circuit HCr may hold a potential of three or more values, an analog value, or the like instead of two values of high level potential and low level potential.
  • the first data and the second data are obtained by inputting the voltage corresponding to the second data to the wiring X1L and the wiring X2L as in the above operation example.
  • a current flows from the wiring OL or the wiring OLB to the wiring VE via the circuit MC (in some cases, it does not flow), and a current flows from the wiring OL or the wiring OLB to the wiring VEr via the circuit MCr. (It may not flow.).
  • the circuit MP shown in FIG. 33A has a configuration including a storage circuit including the same elements as the load circuit LC described with reference to FIG. Note that FIG. 33 shows the entire circuit MP in order to show the electrical connection configuration of the circuit HC and the circuit elements included in the circuit HCr.
  • the circuit MC has a circuit HC, a transistor M3, and a transistor M4. Further, the circuit HC has a load circuit LC2 and a transistor M8.
  • the transistor M8 for example, a transistor applicable to the transistor M2 can be used. Therefore, for the transistor M8, the description of the transistor M2 will be taken into consideration.
  • the description of the transistor M3, the transistor M4, the transistor M3r, and the transistor M4r described in different places is taken into consideration.
  • the first terminal of the load circuit LC2 is electrically connected to the first terminal of the transistor M8, the first terminal of the transistor M3, and the first terminal of the transistor M4.
  • the second terminal of the load circuit LC2 is electrically connected to the wiring VL.
  • the second terminal of the transistor M8 is electrically connected to the wiring IL
  • the second terminal of the transistor M3 is electrically connected to the wiring OL
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB. It is connected.
  • the gate of the transistor M8 is electrically connected to the wiring WLS
  • the gate of the transistor M3 is electrically connected to the wiring X1L
  • the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the circuit MCr of the circuit MP in FIG. 33A has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Further, the first terminal of the transistor M8r is electrically connected to the wiring ILB, the second terminal of the transistor M3r is electrically connected to the wiring OLB, and the second terminal of the transistor M4r is electrically connected to the wiring OL. It is connected.
  • the wiring VL and wiring VLr here function as wiring for supplying a constant voltage.
  • the constant voltage can be, for example, a ground potential (GND) or a low potential within a range in which the load circuit LC2 and the load circuit LC2r can operate normally.
  • GND ground potential
  • the load circuit LC2 and the load circuit LC2r are circuits that can change the resistance value between the first terminal and the second terminal, as in FIG. 10 and the load circuit LC.
  • the resistance value between the first terminal and the second terminal of the load circuit LC2 and the load circuit LC2r can be increased. Can be changed.
  • a method of changing the resistance value between the first terminal and the second terminal of the load circuit LC2 and the load circuit LC2r will be described.
  • a low level potential is input to each of the wiring X1L and the wiring X2L to turn off the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r.
  • the first terminal of the load circuit LC2 (load circuit LC2r) can be used. Set the resistance value between the 2nd terminal and the 2nd terminal.
  • a potential for resetting the resistance value between the first terminal and the second terminal of the load circuit LC2 is input to the wiring IL (wiring ILB), and then the wiring IL (wiring ILB) is input.
  • a low level potential is input to the wiring WL to turn off the transistor M8 and the transistor M8r. It should be.
  • the resistance changing element VR2 included in the ReRAM or the like can be used.
  • the load circuit LC2 and the load circuit LC2r for example, as shown in FIG. 33C
  • the load circuit LC2 including the MTJ element MR2 included in the MRAM or the like can be used.
  • a resistance element containing a phase change material used for a phase change memory (PCM) or the like (here, for convenience, phase change).
  • Memory PCM22 can be used as the load circuit LC2 and the load circuit LC2r.
  • the load circuit LC2 and the load circuit LC2r for example, as shown in FIG. 33E, a ferroelectric capacitor FEC sandwiched between a pair of electrodes used for FeRAM or the like can be used.
  • the wiring VL functions as a plate wire, not as a wiring for applying a constant voltage.
  • FIG. 34A shows a circuit MP in which the circuit HC is provided with the inverter loop circuit IVR instead of the transistor M1 and the capacitance C1, and the circuit HCr is provided with the transistor M1r and the inverter loop circuit IVRr instead of the capacitance C1r. That is, the circuit MP of FIG. 34A has a configuration having a storage circuit of SRAM. In the circuit MP of FIG. 34A, the wiring VE and the wiring VEr are omitted.
  • the inverter loop circuit IVR has an inverter circuit IV1 and an inverter circuit IV2, and the inverter loop circuit IVRr has an inverter circuit IV1r and an inverter circuit IV2r.
  • the output terminal of the inverter circuit IV1 is electrically connected to the input terminal of the inverter circuit IV2, the first terminal of the transistor M3, the first terminal of the transistor M4, and the first terminal of the transistor M1, and is the output of the inverter circuit IV2.
  • the terminal is electrically connected to the input terminal of the inverter circuit IV1.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL, and the gate of the transistor M3 is electrically connected to the wiring X1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB, and the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the second terminal of the transistor M2 is electrically connected to the wiring IL, and the gate of the transistor M2 is electrically connected to the wiring WLS.
  • the output terminal of the inverter circuit IV1r is electrically connected to the input terminal of the inverter circuit IV2r, the first terminal of the transistor M3r, the first terminal of the transistor M4r, and the first terminal of the transistor M2r, and is the output of the inverter circuit IV2r.
  • the terminal is electrically connected to the input terminal of the inverter circuit IV1r.
  • the second terminal of the transistor M3r is electrically connected to the wiring OLB, and the gate of the transistor M3r is electrically connected to the wiring X1L.
  • the second terminal of the transistor M4r is electrically connected to the wiring OL, and the gate of the transistor M4r is electrically connected to the wiring X2L.
  • the second terminal of the transistor M2r is electrically connected to the wiring ILB, and the gate of the transistor M2r is electrically connected to the wiring WLS.
  • the circuit HC has a function of holding either a high level potential or a low level potential at the output terminal of the inverter circuit IV1 by the inverter loop circuit IVR, and the circuit HCr is the output of the inverter circuit IV1 by the inverter loop circuit IVRr.
  • the terminal has a function of holding either a high level potential or a low level potential. Therefore, as an example, when the first data (weight coefficient) set in the circuit MP is set to "+1", a high level potential is held at the output terminal of the inverter circuit IV1 and a low level potential is held at the output terminal of the inverter circuit IV1r.
  • the output terminal of the inverter circuit IV1 When the first data (weight coefficient) set in the circuit MP is set to "-1", the output terminal of the inverter circuit IV1 has a low level potential, and the output terminal of the inverter circuit IV1r has a high level potential. Assuming that it is held, when the first data (weight coefficient) set in the circuit MP is "0", a low level potential is applied to the output terminal of the inverter circuit IV1 and a low level potential is applied to the output terminal of the inverter circuit IV1r. It shall be retained.
  • a high level potential may be input to either the wiring X1L or the wiring X2L.
  • the circuit MP of FIG. 34A uses a transistor included in the inverter loop circuit IVR of the circuit HC to pass a current from the wiring OL or the wiring OLB to the circuit MC, and the inverter loop of the circuit HCr.
  • the transistor included in the circuit IVRr is used to pass a current from the wiring OL or the wiring OLB to the circuit MCr.
  • the circuit MP of FIG. 34A can be changed to the configuration of the circuit MP shown in FIG. 34B.
  • the circuit MP of FIG. 34B has a configuration in which the circuit MCr included in the circuit MP of FIG. 34A is not provided. That is, the current is passed from the wiring OL or the wiring OLB to the circuit MC by using the transistor included in the inverter loop circuit IVR of the circuit HC.
  • the first data (weight coefficient) set in the circuit MP can be set to "+1", and the inverter circuit can be set to "+1".
  • the first data (weight coefficient) set in the circuit MP can be set to “0”.
  • the wiring X2L is not provided in the circuit MP of FIG. 34B, and the first terminal of the transistor M4 is electrically connected to the input terminal of the inverter circuit IV1 and the output terminal of the inverter circuit IV2. It is configured to be.
  • the potential of the wiring X1L is a high level potential
  • the reverse signal is output to the wiring OL or the wiring OLB.
  • the first data (weight coefficient) set in the circuit MP can be set to “+1”, and the inverter circuit IV1 can be set to “+1”.
  • the first data (weight coefficient) set in the circuit MP can be set to "-1".
  • the second data (neuron) input to the circuit MP when supplying information (for example, current, voltage, etc.) from the circuit MP to the circuit AFP, when a high level potential is input to the wiring X1L, the second data (neuron) input to the circuit MP.
  • the value of the signal of) can be set to “+1”, and the second data (value of the signal of the neuron) input to the circuit MP can be set to “0” when the low level potential is input to the wiring X1L.
  • examples of storage elements applicable to the circuit MP include flash memory and the like.
  • the transistors included in the arithmetic unit CLP described above are OS transistors.
  • the transistor having a function of holding the electric charge accumulated in a capacitive element or the like is preferably an OS transistor.
  • the OS transistor has the structure of the transistor described in the fourth embodiment.
  • the metal oxide contained in the channel forming region of the OS transistor for example, one or a plurality of materials may be selected from indium, element M (element M is aluminum, gallium, yttrium, or tin), and zinc.
  • a metal oxide composed of indium, gallium, and zinc is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and the carrier concentration of the metal oxide is 1. It is preferably x10 18 cm -3 or less, more preferably less than 1 x 10 17 cm -3 , even more preferably less than 1 x 10 16 cm -3 , and even more preferably 1 x 10 13 cm -3. It is more preferably less than 1 ⁇ 10 12 cm -3 .
  • the off-current of the OS transistor in which the metal oxide is contained in the channel forming region is 10 aA (1 ⁇ 10 -17 A) or less per 1 ⁇ m of the channel width, preferably 1 aA (1 ⁇ 10 -18 A) per 1 ⁇ m of the channel width.
  • 10 zA (1 ⁇ 10 -20 A) or less per 1 ⁇ m of channel width still more preferably 1 zA (1 ⁇ 10 -21 A) or less per 1 ⁇ m of channel width, still more preferably 100 yA (1 ⁇ ) per 1 ⁇ m of channel width. 10-22 A) It can be less than or equal to.
  • the carrier concentration of the metal oxide of the OS transistor is low, the off current remains low even when the temperature of the OS transistor changes. For example, even if the temperature of the OS transistor is 150 ° C., the off current can be set to 100 zA per 1 ⁇ m of channel width.
  • the transistor included in the arithmetic unit CLP does not have to be an OS transistor.
  • a transistor containing silicon in the channel forming region (hereinafter referred to as a Si transistor) may be used.
  • the silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistor other than the OS transistor and the Si transistor for example, a transistor in which Ge and the like are included in the channel forming region, and a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe are included in the channel forming region.
  • Transistors, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • an n-type semiconductor can be produced by using a metal oxide containing indium (for example, In oxide) or a metal oxide containing zinc (for example, Zn oxide).
  • a metal oxide containing indium for example, In oxide
  • a metal oxide containing zinc for example, Zn oxide
  • the arithmetic circuit 110, the arithmetic circuit 130, and the arithmetic circuit 170 may be configured by applying an OS transistor as an n-channel transistor included in the arithmetic unit CLP or the like and applying a Si transistor as a p-channel transistor.
  • FIG. 35 is, as an example, the semiconductor device described in the above embodiment, in which the semiconductor device includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 36A shows a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 36B shows a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 36C shows a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not easily change even at a high temperature.
  • a semiconductor device for example, a transistor included in the arithmetic circuit 110, the arithmetic circuit 130, the arithmetic circuit 170, etc. described in the above embodiment, a semiconductor device whose operating ability does not easily decrease even at a high temperature is realized. can.
  • the transistor 500 is applied to, for example, the transistor F1 to the transistor F4, the transistor M1d, the transistor M2d, the transistor M1 to the transistor M5, the transistor M8, and the like. It is possible to hold the potential written in the transistor for a long time.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 can be a capacitance included in the arithmetic circuit 110, the arithmetic circuit 130, the arithmetic circuit 170, or the like described in the above embodiment. Depending on the circuit configuration, the capacitive element 600 shown in FIG. 35 may not necessarily be provided.
  • the transistor 300 is provided on the substrate 310, and has an element separation layer 312, a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 310, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314a. It has a resistance region 314b.
  • the transistor 300 can be applied to, for example, a transistor included in the arithmetic circuit 110, the arithmetic circuit 130, the arithmetic circuit 170, etc. described in the above embodiment.
  • the current source CC [1] to the current source CC [K] included in the circuit ILD shown in FIGS. 2A to 2C.
  • Switch SW [1] to switch SW [K] switch SW [1] to switch SW [2 K -1]
  • circuit BF shown in FIG. 4 decoder DEC shown in FIG. 5, and shown in FIG.
  • FIG. 35 shows a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • one of the source and drain of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • the configuration may be such that one of the source and drain of the transistor 300 is electrically connected to the gate of the transistor 500 via a pair of electrodes of the capacitive element 600, and the transistor 300 may be configured.
  • Each terminal may be configured not to be electrically connected to each terminal of the transistor 500 and each terminal of the capacitive element 600.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 310 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 310.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on characteristic of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • n-type conductivity such as arsenic and phosphorus, or p-type conductivity such as boron are imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element separation layer 312 is provided to separate a plurality of transistors formed on the substrate 310.
  • the element separation layer can be formed by using, for example, a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, a mesa separation method, or the like.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • the transistor 300 shown in FIG. 35 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the transistor 300 may have a planar type structure instead of the FIN type shown in FIG. 36C.
  • the transistor 300 may be configured in the same manner as the transistor 500 using an oxide semiconductor, as shown in FIG. 37. The details of the transistor 500 will be described later.
  • the unipolar circuit means a circuit composed of only a transistor having one polarity of an n-channel transistor or a p-channel transistor.
  • the transistor 300 is provided on the substrate 310A.
  • a semiconductor substrate may be used in the same manner as the substrate 310 of the semiconductor device of FIG. 35.
  • the substrate 310A includes, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having a stainless steel still foil, a tungsten substrate, and a tungsten foil.
  • a substrate, a flexible substrate, a laminated film, a paper containing a fibrous material, a base film, or the like can be used.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid epoxy resin, inorganic thin-film film, papers and the like.
  • the transistor 300 shown in FIG. 35 is provided with an insulator 320, an insulator 322, an insulator 324, and an insulator 326 stacked in this order from the substrate 310 side.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by the insulator 320 and the transistor 300 covered with the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 310, the transistor 300, or the like.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are provided in order above the insulator 326 and the conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against impurities such as hydrogen and water, similarly to the insulator 324.
  • the insulator 352 and the insulator 354 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 356 preferably contains a conductor having a barrier property against impurities such as hydrogen and water.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in order on the insulator 354 and the conductor 356.
  • the insulator 360 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 360, for example, a material applicable to the insulator 324 or the like can be used.
  • the insulator 362 and the insulator 364 have a function as an interlayer insulating film and a flattening film. Further, as the insulator 362 and the insulator 364, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 362 and / or the insulator 364, a material applicable to the insulator 324 can be used.
  • an opening is formed in a region of each of the insulator 360, the insulator 362, and the insulator 364 that overlaps with a part of the conductor 356, and the conductor 366 is provided so as to fill the opening.
  • the conductor 366 is also formed on the insulator 362.
  • the conductor 366 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order on the insulator 364 and the conductor 366.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 have a barrier property such that hydrogen and impurities do not diffuse from the region where the substrate 310 or the transistor 300 is provided to the region where the transistor 500 is provided. It is preferable to use. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 include a conductor 518, a conductor constituting the transistor 500 (for example, the conductor 503 shown in FIGS. 36A and 36B) and the like. It is embedded.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitive element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has an insulator 516 on the insulator 514 and a conductor 503 (conductor 503a, and conductivity) arranged to be embedded in the insulator 514 or the insulator 516.
  • Body 503b insulator 522 on insulator 516, and insulator 503, insulator 524 on insulator 522, oxide 530a on insulator 524, and oxide 530b on oxide 530a.
  • the conductor 542a and the conductor 542b are collectively referred to as a conductor 542
  • the insulator 571a and the insulator 571b are collectively referred to as an insulator 571.
  • the insulator 552 includes the upper surface of the insulator 522, the side surface of the insulator 524, the side surface of the oxide 530a, the side surface and the upper surface of the oxide 530b, and the side surface of the conductor 542.
  • the upper surface of the conductor 560 is arranged so as to substantially coincide in height with the upper part of the insulator 554, the upper part of the insulator 550, the upper part of the insulator 552, and the upper surface of the insulator 580.
  • the insulator 574 is in contact with at least a part of the upper surface of the conductor 560, the upper part of the insulator 552, the upper part of the insulator 550, the upper part of the insulator 554, and the upper surface of the insulator 580.
  • the insulator 580 and the insulator 544 are provided with an opening reaching the oxide 530b.
  • Insulator 552, insulator 550, insulator 554, and conductor 560 are arranged in the opening. Further, in the channel length direction of the transistor 500, the conductor 560, the insulator 552, the insulator 550, and the insulator 554 are placed between the insulator 571a and the conductor 542a and the insulator 571b and the conductor 542b. It is provided.
  • the insulator 554 has a region in contact with the side surface of the conductor 560 and a region in contact with the bottom surface of the conductor 560.
  • the oxide 530 preferably has an oxide 530a arranged on the insulator 524 and an oxide 530b arranged on the oxide 530a.
  • the oxide 530a By having the oxide 530a under the oxide 530b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b.
  • the transistor 500 shows a configuration in which the oxide 530 is laminated with two layers of the oxide 530a and the oxide 530b
  • the present invention is not limited to this.
  • a single layer of the oxide 530b or a laminated structure of three or more layers may be provided, or each of the oxide 530a and the oxide 530b may have a laminated structure.
  • the conductor 560 functions as a first gate (also referred to as a top gate) electrode, and the conductor 503 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 552, the insulator 550, and the insulator 554 function as the first gate insulator, and the insulator 522 and the insulator 524 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 542a functions as one of the source or the drain, and the conductor 542b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 560 of the oxide 530 functions as a channel forming region.
  • FIG. 38A an enlarged view of the vicinity of the channel formation region in FIG. 36A is shown in FIG. 38A.
  • the oxide 530b is provided with a region 530 bc that functions as a channel forming region of the transistor 500, and a region 530 ba and a region 530 bb that are provided so as to sandwich the region 530 bc and function as a source region or a drain region.
  • Have At least a part of the region 530bc overlaps with the conductor 560.
  • the region 530bc is provided in the region between the conductor 542a and the conductor 542b.
  • the region 530ba is provided so as to be superimposed on the conductor 542a
  • the region 530bb is provided so as to be superimposed on the conductor 542b.
  • Region functions as a channel formation region 530bc, rather than regions 530ba and area 530Bb, (in this specification and the like, sometimes called the oxygen deficiency in the metal oxide and V O (oxygen vacancy).) Oxygen vacancies It is a high resistance region with a low carrier concentration because it is low or the impurity concentration is low. Therefore, the region 530bc can be said to be i-type (intrinsic) or substantially i-type.
  • Transistors using metal oxides are likely to fluctuate in electrical characteristics and may be unreliable if impurities or oxygen deficiencies (VOs ) are present in the regions where channels are formed in the metal oxides.
  • the oxygen-deficient (V O) in the vicinity of hydrogen, oxygen vacancy (V O) containing hydrogen defects (hereinafter sometimes referred to as V O H.) Is formed, to generate electrons serving as carriers In some cases. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics). Therefore, in the region where a channel of the oxide semiconductor is formed, impurities, oxygen deficiency, and V O H it is preferred to be reduced as much as possible.
  • the carrier concentration of the region 530 bc that functions as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the region 530 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration between the region 530 bc and the region 530 ba or the region 530 bb is equal to or lower than the carrier concentration of the region 530 ba and the region 530 bb, and equal to or higher than the carrier concentration of the region 530 bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 530 bc and the region 530 ba or the region 530 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration in the regions 530ba and 530bb, and may be equal to or higher than the hydrogen concentration in the region 530bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the regions 530ba and 530bb, and may be equal to or greater than that of the region 530bc.
  • FIG. 38A shows an example in which the region 530ba, the region 530bb, and the region 530bc are formed on the oxide 530b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 530b but also with the oxide 530a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 530 (oxide 530a and oxide 530b) containing a channel forming region.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 530.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530a under the oxide 530b By arranging the oxide 530a under the oxide 530b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 530a to the oxide 530b. ..
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Since the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 530b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency ( VO, etc.).
  • the metal By heat-treating at a temperature such that the oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure.
  • the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiencies are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated.
  • the hydrogen of oxygen vacancies near defects containing the hydrogen to the oxygen deficiency (hereinafter, may be referred to as V O H.) To form, which may produce electrons as carriers. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • excess oxygen oxygen desorbed by heating
  • the oxide semiconductor is removed from the insulator.
  • oxygen is supplied, it is possible to reduce oxygen vacancies, and V O H to.
  • the on-current of the transistor 500 may decrease or the field effect mobility may decrease.
  • the oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 530bc that functions as a channel forming region is preferably i-type or substantially i-type because the carrier concentration is reduced, but the region 530ba that functions as a source region or a drain region and
  • the region 530bb has a high carrier concentration and is preferably n-type.
  • the oxygen deficiency in the oxide semiconductor region 530Bc, and reduces V O H it is preferred that an excess amount of oxygen in the region 530ba and region 530bb to not be supplied.
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act. At this time, it is also possible to irradiate the region 530bc with a high frequency such as microwave or RF.
  • Plasma by the action such as a microwave, and divide the V O H region 530Bc, hydrogen H is removed from the region 530Bc, it is possible to fill oxygen vacancies V O in oxygen. That is, in the region 530Bc, happening reaction of "V O H ⁇ H + V O", it is possible to reduce the hydrogen concentration in the regions 530Bc. Therefore, to reduce oxygen vacancies, and V O H in the region 530Bc, the carrier concentration can be decreased.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 542a and 542b and does not reach the regions 530ba and 530bb. .. Further, the action of the oxygen plasma can be reduced by the insulator 571 and the insulator 580 provided overlying the oxide 530b and the conductor 542.
  • the region 530ba and area 530Bb, reduction of V O H, and excessive amount of oxygen supply does not occur, it is possible to prevent a decrease in carrier concentration.
  • microwave treatment in an atmosphere containing oxygen after the film formation of the insulating film to be the insulator 552 or the film formation of the insulating film to be the insulator 550.
  • microwave treatment in an atmosphere containing oxygen through the insulator 552 or the insulator 550 in this way, oxygen can be efficiently injected into the region 530 bc.
  • the insulator 552 so as to be in contact with the side surface of the conductor 542 and the surface of the region 530bc, the injection of more oxygen than necessary into the region 530bc is suppressed, and the oxidation of the side surface of the conductor 542 is suppressed. be able to. Further, it is possible to suppress the oxidation of the side surface of the conductor 542 when the insulating film to be the insulator 550 is formed.
  • the oxygen injected into the region 530bc has various forms such as an oxygen atom, an oxygen molecule, and an oxygen radical (also called an O radical, an atom or molecule having an unpaired electron, or an ion).
  • the oxygen injected into the region 530bc may be any one or more of the above-mentioned forms, and it is particularly preferable that it is an oxygen radical.
  • the film quality of the insulator 552 and the insulator 550 can be improved, the reliability of the transistor 500 is improved.
  • the oxide selectively oxygen deficiency in the semiconductor region 530Bc, a and V O H may be removed to an area 530Bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 530ba and the region 530bb that function as the source region or the drain region, and maintain the n-type. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 500 and reduce variations in the electrical characteristics of the transistor 500 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 530b and the upper surface of the oxide 530b in a cross-sectional view of the transistor 500 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 530b in the region overlapping the conductor 542, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 530b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 500 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element other than oxygen as a main component, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-M-Zn oxide
  • the oxide 530a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • a metal oxide having a composition may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 530 and the insulator 552 and its vicinity thereof can be provided.
  • Indium contained in the oxide 530 may be unevenly distributed.
  • the vicinity of the surface of the oxide 530 has an atomic number ratio close to that of the indium oxide or an atomic number ratio close to that of the In—Zn oxide.
  • the atomic number ratio of indium in the vicinity of the surface of the oxide 530, particularly the oxide 530b, is increased, so that the field effect mobility of the transistor 500 can be improved.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 has impurities such as water and hydrogen from the substrate side or the transistor 500. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 500.
  • at least one of insulator 512, insulator 514, insulator 544, insulator 571, insulator 574, insulator 576, and insulator 581 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc.
  • an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the above-mentioned oxygen is difficult to permeate).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has the function of capturing and fixing (also referred to as gettering).
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • silicon nitride it is preferable to use silicon nitride having a higher hydrogen barrier property.
  • the insulator 514, the insulator 571, the insulator 574, and the insulator 581 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 500 side via the insulator 512 and the insulator 514. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 500 side from the interlayer insulating film or the like arranged outside the insulator 581. Alternatively, it is possible to suppress the diffusion of oxygen contained in the insulator 524 or the like to the substrate side via the insulator 512 and the insulator 514.
  • the transistor 500 has an insulator 512, an insulator 514, an insulator 571, an insulator 544, an insulator 574, an insulator 576, and an insulator 512 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by an insulator 581.
  • an oxide having an amorphous structure as the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, hydrogen contained in the transistor 500 or hydrogen existing around the transistor 500 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 500.
  • a metal oxide having an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, it is possible to manufacture the transistor 500 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 preferably have an amorphous structure, but a region of a polycrystal structure is partially formed. It may be formed. Further, the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystalline structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581. Can be reduced.
  • the film forming method is not limited to the sputtering method, but is limited to a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, and a pulsed laser deposition (PLD) method.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • Method, atomic layer deposition (ALD) method, or the like may be appropriately used.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 it may be preferable to reduce the resistivity of the insulator 512, the insulator 544, and the insulator 576.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 516, the insulator 574, the insulator 580, and the insulator 581 have a lower dielectric constant than the insulator 514.
  • the insulator 516, the insulator 580, and the insulator 581 include silicon oxide, silicon oxide nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide or the like may be used as appropriate.
  • the insulator 581 is preferably an insulator that functions as an interlayer film, a flattening film, or the like.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560.
  • the conductor 503 is embedded in the opening formed in the insulator 516.
  • a part of the conductor 503 may be embedded in the insulator 514.
  • the conductor 503 has a conductor 503a and a conductor 503b.
  • the conductor 503a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 503b is provided so as to be embedded in the recess formed in the conductor 503a.
  • the height of the upper part of the conductor 503b roughly coincides with the height of the upper part of the conductor 503a and the height of the upper part of the insulator 516.
  • the conductor 503a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), the function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 503a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 503a, impurities such as hydrogen contained in the conductor 503b can be prevented from diffusing into the oxide 530 via the insulator 524 or the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 503a, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 503a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 503a.
  • the conductor 503b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 503b.
  • the conductor 503 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 500 can be controlled by independently changing the potential applied to the conductor 503 without interlocking with the potential applied to the conductor 560.
  • Vth threshold voltage
  • the electrical resistivity of the conductor 503 is designed in consideration of the potential applied to the above-mentioned conductor 503, and the film thickness of the conductor 503 is set according to the electrical resistivity.
  • the film thickness of the insulator 516 is substantially the same as that of the conductor 503.
  • the absolute amount of impurities such as hydrogen contained in the insulator 516 can be reduced, so that the impurities can be reduced from diffusing into the oxide 530. ..
  • the conductor 503 is provided larger than the size of the region that does not overlap with the conductor 542a and the conductor 542b of the oxide 530 when viewed from the upper surface.
  • the conductor 503 is also stretched in a region outside the ends of the oxides 530a and 530b in the channel width direction. That is, it is preferable that the conductor 503 and the conductor 560 are superimposed on each other via the insulator on the outside of the side surface of the oxide 530 in the channel width direction.
  • the channel forming region of the oxide 530 is electrically surrounded by the electric field of the conductor 560 that functions as the first gate electrode and the electric field of the conductor 503 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 503 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 503. Further, it is not always necessary to provide one conductor 503 for each transistor. For example, the conductor 503 may be shared by a plurality of transistors.
  • the conductor 503 shows a configuration in which the conductor 503a and the conductor 503b are laminated, but the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 522 and the insulator 524 function as a gate insulator.
  • the insulator 522 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 522 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 522 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 524.
  • the insulator 522 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 releases oxygen from the oxide 530 to the substrate side, diffuses impurities such as hydrogen from the peripheral portion of the transistor 500 to the oxide 530, and causes. It functions as a layer that suppresses such things.
  • the insulator 522 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 500, and the generation of oxygen deficiency in the oxide 530 can be suppressed. Further, it is possible to prevent the conductor 503 from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 522 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide may be used in a single layer or in a laminated state.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide
  • problems such as leakage current may occur due to the thinning of the gate insulator.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • insulator 522 a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • PZT lead zirconate titanate
  • strontium titanate SrTiO 3
  • Ba, Sr Ba TiO 3
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 522 and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 524 may be formed in an island shape by superimposing on the oxide 530a. In this case, the insulator 544 is in contact with the side surface of the insulator 524 and the upper surface of the insulator 522.
  • the conductor 542a and the conductor 542b are provided in contact with the upper surface of the oxide 530b.
  • the conductor 542a and the conductor 542b each function as a source electrode or a drain electrode of the transistor 500.
  • Examples of the conductor 542 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and the like. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 530b or the like may diffuse into the conductor 542a or the conductor 542b.
  • hydrogen contained in the oxide 530b or the like is likely to diffuse into the conductor 542a or the conductor 542b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 542a or the conductor 542b. That is, hydrogen contained in the oxide 530b or the like may be absorbed by the conductor 542a or the conductor 542b.
  • the conductor 542 it is preferable that no curved surface is formed between the side surface of the conductor 542 and the upper surface of the conductor 542.
  • the conductor 542 on which the curved surface is not formed the cross-sectional area of the conductor 542 in the cross section in the channel width direction can be increased.
  • the conductivity of the conductor 542 can be increased and the on-current of the transistor 500 can be increased.
  • the insulator 571a is provided in contact with the upper surface of the conductor 542a, and the insulator 571b is provided in contact with the upper surface of the conductor 542b.
  • the insulator 571 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 571 has a function of suppressing the diffusion of oxygen.
  • the insulator 571 preferably has a function of suppressing the diffusion of oxygen more than the insulator 580.
  • a nitride containing silicon such as silicon nitride may be used.
  • the insulator 571 preferably has a function of capturing impurities such as hydrogen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide or magnesium oxide may be used.
  • an insulator such as aluminum oxide or magnesium oxide
  • the insulator 544 is provided so as to cover the insulator 524, the oxide 530a, the oxide 530b, the conductor 542, and the insulator 571. It is preferable that the insulator 544 has a function of capturing hydrogen and fixing hydrogen. In that case, the insulator 544 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 544, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 542 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 524 and the insulator 580 from diffusing into the conductor 542. As a result, the conductor 542 is directly oxidized by the oxygen contained in the insulator 524 and the insulator 580 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 552 functions as a part of the gate insulator.
  • an insulator that can be used for the above-mentioned insulator 574 may be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • aluminum oxide is used as the insulator 552.
  • the insulator 552 is an insulator having at least oxygen and aluminum.
  • the insulator 552 is provided in contact with the upper surface and the side surface of the oxide 530b, the side surface of the oxide 530a, the side surface of the insulator 524, and the upper surface of the insulator 522. That is, the region of the oxide 530a, the oxide 530b, and the insulator 524 overlapping with the conductor 560 is covered with the insulator 552 in the cross section in the channel width direction. As a result, it is possible to block the desorption of oxygen by the oxides 530a and 530b by the insulator 552 having a barrier property against oxygen when heat treatment or the like is performed.
  • the insulator 580 and the insulator 550 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 530a and the oxide 530b. Therefore, it is possible to prevent the region 530ba and the region 530bb from being excessively oxidized via the region 530bc to cause a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 is provided in contact with the side surfaces of the conductor 542, the insulator 571, and the insulator 580. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 542 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 554, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 552 is thin.
  • the film thickness of the insulator 552 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 1.0 nm or less, 3.0 nm or less, or 5.0 nm or less. ..
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 552 may have a region having the above-mentioned film thickness at least in a part thereof. Further, the film thickness of the insulator 552 is preferably thinner than the film thickness of the insulator 550. In this case, the insulator 552 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the insulator 552 In order to form the insulator 552 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor.
  • a thermal ALD Thermal ALD
  • PEALD Laser ALD
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 552 can be formed on the side surface of the opening formed in the insulator 580 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the insulator 550 functions as a part of the gate insulator.
  • the insulator 550 is preferably arranged in contact with the upper surface of the insulator 552.
  • the insulator 550 includes silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, and the like. Can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are heat-stable.
  • the insulator 550 is an insulator having at least oxygen and silicon.
  • the insulator 550 has a reduced concentration of impurities such as water and hydrogen in the insulator 550.
  • the film thickness of the insulator 550 is preferably 1 nm or more, or 0.5 nm or more, and preferably 15.0 nm or less, or 20 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550 may have a region having the above-mentioned film thickness at least in a part thereof.
  • FIGS. 36A and 36B show a configuration in which the insulator 550 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 550 may have a two-layer laminated structure of the insulator 550a and the insulator 550b on the insulator 550a.
  • the lower insulator 550a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 550b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 550a can be suppressed from diffusing into the conductor 560. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530. Further, it is possible to suppress the oxidation of the conductor 560 by the oxygen contained in the insulator 550a.
  • the insulator 550a may be provided by using a material that can be used for the above-mentioned insulator 550, and the insulator 550b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 550b.
  • the insulator 550b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 550b is preferably 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 550b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 550a and the insulator 550b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 550 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 554 functions as a part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 554.
  • the insulator 554 is an insulator having at least nitrogen and silicon.
  • the insulator 554 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 550 can be suppressed from diffusing into the conductor 560.
  • the insulator 554 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 552, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 554 is thin.
  • the film thickness of the insulator 554 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 554 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 554 is preferably thinner than the film thickness of the insulator 550.
  • the insulator 554 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the conductor 560 functions as the first gate electrode of the transistor 500.
  • the conductor 560 preferably has a conductor 560a and a conductor 560b arranged on the conductor 560a.
  • the conductor 560a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 560b.
  • the position of the upper part of the conductor 560 substantially coincides with the position of the upper part of the insulator 550.
  • the conductor 560 is shown as a two-layer structure of the conductor 560a and the conductor 560b in FIGS. 36A and 36B, it may be a single-layer structure or a laminated structure of three or more layers.
  • a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 560b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the conductor 560 is self-aligned so as to fill the opening formed in the insulator 580 or the like.
  • the conductor 560 can be reliably arranged in the region between the conductor 542a and the conductor 542b without aligning the conductor 560.
  • the height is preferably lower than the height of the bottom surface of the oxide 530b.
  • the conductor 560 functioning as a gate electrode covers the side surface and the upper surface of the channel forming region of the oxide 530b via an insulator 550 or the like, so that the electric field of the conductor 560 can be applied to the channel forming region of the oxide 530b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • the difference is preferably 0 nm or more, 3 nm or more, or 5 nm or more, and preferably 20 nm or less, 50 nm or less, or 100 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 580 is provided on the insulator 544, and an opening is formed in the region where the insulator 550 and the conductor 560 are provided. Further, the upper surface of the insulator 580 may be flattened.
  • the insulator 580 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant As an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 580 is provided, for example, by using the same material as the insulator 516.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 580 has a reduced concentration of impurities such as water and hydrogen in the insulator 580.
  • the insulator 580 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 574 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 574 is an insulator having at least oxygen and aluminum.
  • the insulator 574 which has a function of capturing impurities such as hydrogen in contact with the insulator 580, hydrogen contained in the insulator 580 and the like can be provided. Impurities can be captured and the amount of hydrogen in the region can be kept constant.
  • the insulator 576 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above. Insulator 576 is placed on top of insulator 574.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 576.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • one of the first terminal or the second terminal of the transistor 500 is electrically connected to the conductor 540a functioning as a plug, and the other of the first terminal or the second terminal of the transistor 500 is connected to the conductor 540b. It is electrically connected.
  • the conductor 540a and the conductor 540b are collectively referred to as a conductor 540.
  • the conductor 540a is provided in a region overlapping with the conductor 542a. Specifically, in the region overlapping with the conductor 542a, the insulator 571, the insulator 544, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 shown in FIG. 36A, and the insulator further shown in FIG. 35. An opening is formed in the 582 and the insulator 586, and the conductor 540a is provided inside the opening. Further, the conductor 540b is provided, for example, in a region overlapping with the conductor 542b.
  • An opening is formed in the 582 and the insulator 586, and the conductor 540b is provided inside the opening. The insulator 582 and the insulator 586 will be described later.
  • an insulator 541a may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542a and the conductor 540a. ..
  • an insulator 541b may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542b and the conductor 540b.
  • the insulator 541a and the insulator 541b are collectively referred to as an insulator 541.
  • the conductor 540a and the conductor 540b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 540a and the conductor 540b may have a laminated structure.
  • the conductor 540 has a laminated structure
  • the insulator 574, the insulator 576, the insulator 581, the insulator 580, the insulator 544, and the first conductor arranged in the vicinity of the insulator 571 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner. Further, it is possible to prevent impurities such as water and hydrogen contained in the layer above the insulator 576 from being mixed into the oxide 530 through the conductor 540a and the conductor 540b.
  • a barrier insulating film that can be used for the insulator 544 or the like may be used.
  • insulators such as silicon nitride, aluminum oxide, and silicon nitride may be used. Since the insulator 541a and the insulator 541b are provided in contact with the insulator 574, the insulator 576, and the insulator 571, impurities such as water and hydrogen contained in the insulator 580 and the like are contained in the conductor 540a and the conductor 540b. It is possible to prevent the oxide from being mixed with the oxide 530. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 580 and the second insulator inside the insulator are against oxygen. It is preferable to use a barrier insulating film in combination with a barrier insulating film against hydrogen.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the transistor 500 shows a configuration in which the first insulator of the insulator 541 and the second conductor of the insulator 541 are laminated
  • the present invention is not limited to this.
  • the insulator 541 may be provided as a single layer or a laminated structure having three or more layers.
  • the configuration in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are laminated is shown, but the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductor 610, a conductor 612, or the like which is in contact with the upper part of the conductor 540a and the upper part of the conductor 540b and functions as wiring may be arranged.
  • the conductor 610 and the conductor 612 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the structure of the transistor included in the semiconductor device of the present invention is not limited to the transistor 500 shown in FIGS. 35, 36A, 36B, and 37.
  • the structure of the transistor included in the semiconductor device of the present invention may be changed depending on the situation.
  • the transistor 500 shown in FIGS. 35, 36A, 36B, and 37 may have the configuration shown in FIG. 39.
  • the transistor of FIG. 39 differs from the transistor 500 shown in FIGS. 35, 36A, 36B, and 37 in that it has an oxide of 543a and an oxide of 543b.
  • the oxide 543a and the oxide 543b are collectively referred to as an oxide 543.
  • the cross section of the transistor in FIG. 39 in the channel width direction can be the same as the cross section of the transistor 500 shown in FIG. 36B.
  • the oxide 543a is provided between the oxide 530b and the conductor 542a, and the oxide 543b is provided between the oxide 530b and the conductor 542b.
  • the oxide 543a is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542a.
  • the oxide 543b is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542b.
  • the oxide 543 preferably has a function of suppressing the permeation of oxygen.
  • the oxide 543 is placed between the conductor 542 and the oxide 530b. It is preferable because the electric resistance is reduced. With such a configuration, the electrical characteristics, field effect mobility, and reliability of the transistor 500 may be improved.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • the oxide 543 preferably has a higher concentration of the element M than the oxide 530b.
  • gallium oxide may be used as the oxide 543.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the film thickness of the oxide 543 is preferably 0.5 nm or more, or 1 nm or more, and preferably 2 nm or less, 3 nm or less, or 5 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the oxide 543 preferably has crystallinity. When the oxide 543 has crystallinity, the release of oxygen in the oxide 530 can be suitably suppressed. For example, as the oxide 543, if it has a crystal structure such as a hexagonal crystal, it may be possible to suppress the release of oxygen in the oxide 530.
  • An insulator 582 is provided on the insulator 581, and an insulator 586 is provided on the insulator 582.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582. For example, it is preferable to use a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • FIGS. 35 and 37 The wiring or plug around the capacitive element 600 and its surroundings will be described.
  • a capacitive element 600, wiring, and / or a plug are provided above the transistor 500 shown in FIGS. 35 and 37.
  • the capacitive element 600 has, for example, a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 610 is provided on one of the conductors 540a or 540b, the conductor 546, and the insulator 586.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 612 is provided on the other of the conductor 540a or the conductor 540b and on the insulator 586.
  • the conductor 612 has a function as a plug, wiring, terminal, etc. for electrically connecting the transistor 500 and a circuit element, wiring, terminal, etc. that can be provided above.
  • the conductor 612 can be the wiring IL or the wiring ILB in the arithmetic circuit 110 or the like described in the above embodiment.
  • the conductor 612 and the conductor 610 may be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having a barrier property and the conductor having a high conductivity.
  • An insulator 630 is provided on the insulator 586 and the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes of the capacitive element 600.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride.
  • Aluminum oxide or the like may be used, and it can be provided in a laminated or single layer.
  • the capacitive element 600 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 600.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). Insulators containing high-k material may be used in single layers or in layers. Further, as the insulator 630, a compound containing hafnium and zirconium may be used. As semiconductor devices become finer and more integrated, problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • the gate insulator and the insulator that functions as a dielectric used for the capacitive element By using a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element, it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the conductor 620 is provided so as to be superimposed on the conductor 610 via the insulator 630.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 620 can be the wiring XLS in the arithmetic circuit 110 or the like described in the above embodiment.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Further, when it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum) or the like, which are low resistance metal materials, may be used. Further, for example, as the conductor 620, a material applicable to the conductor 610 can be used. Further, the conductor 620 may have a laminated structure of two or more layers instead of a single layer structure.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 for example, it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided. Therefore, the same material as the insulator 324 can be used.
  • An insulator 650 is provided on the insulator 640.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650. Therefore, the insulator 650 can be, for example, a material applicable to the insulator 324.
  • the capacitive element 600 shown in FIGS. 35 and 37 is of a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitive element 600 may be, for example, a cylinder type instead of the planar type.
  • a wiring layer may be provided above the capacitive element 600.
  • the insulator 411, the insulator 412, the insulator 413, and the insulator 414 are provided in order above the insulator 650.
  • the insulator 411, the insulator 412, and the insulator 413 are provided with a conductor 416 that functions as a plug or wiring.
  • the conductor 416 can be provided in a region superposed on the conductor 660, which will be described later.
  • the insulator 630, the insulator 640, and the insulator 650 are provided with an opening in a region overlapping with the conductor 612, and the conductor 660 is provided so as to fill the opening.
  • the conductor 660 functions as a plug and wiring that are electrically connected to the conductor 416 included in the wiring layer described above.
  • the insulator 411 and the insulator 414 for example, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 411 and the insulator 414, for example, a material applicable to the insulator 324 and the like can be used.
  • the insulator 412 and the insulator 413 for example, like the insulator 326, it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings.
  • the conductor 612 and the conductor 416 can be provided, for example, by using the same materials as the conductor 328 and the conductor 330.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 40A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite) (excluding single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 40A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • FIG. 40B the XRD spectrum obtained by GIXD (Grazing-Intensity XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 40B (the vertical axis is the intensity (Intensity) as an arbitrary unit (a.u.)). (Represented by).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 40B is simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 40C.
  • FIG. 40C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 40A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more preferably 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment shows an example of a semiconductor wafer on which the semiconductor device and the like shown in the above embodiment are formed, and an electronic component in which the semiconductor device is incorporated.
  • the semiconductor wafer 4800 shown in FIG. 41A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribe line SCL1 and the scribe line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 41B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 41A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 41C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 41C has a chip 4800a in the mold 4711. As shown in FIG. 41C, the chip 4800a may have a configuration in which circuit units 4802 are laminated. In FIG. 41C, a part is omitted in order to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711. The land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 41D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 41D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 42 illustrates how the electronic component 4700 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 42 is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5511, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5511. Examples thereof include an application displayed on the display unit 5511 and an application for performing biometric authentication such as fingerprints and voice prints.
  • the convolution process can be performed on the image by using the semiconductor device described in the above embodiment. That is, feature extraction can be performed on the image.
  • FIG. 42 shows a wristwatch-type information terminal 5900 as an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, an operator 5904, a band 5905, and the like.
  • the wearable terminal can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include an application that manages the health condition of a person wearing a wearable terminal, a navigation system that selects and guides the optimum route by inputting a destination, and the like.
  • FIG. 42 shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like.
  • the desktop type information terminal 5300 it is possible to develop a new artificial intelligence.
  • the convolution process can be performed on the image by using the semiconductor device described in the above embodiment. That is, feature extraction can be performed on the image.
  • smartphones, desktop information terminals, and wearable terminals are taken as examples of electronic devices, respectively, which are shown in FIG. 42, but information terminals other than smartphones, desktop information terminals, and wearable terminals can be applied.
  • Examples of information terminals other than smartphones, desktop information terminals, and wearable terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • FIG. 42 shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric refrigerator / freezer 5800 having artificial intelligence can be realized.
  • the electric freezer / refrigerator 5800 has a function to automatically generate a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800, the expiration date of the foodstuffs, etc., and the foodstuffs stored in the electric freezer / refrigerator 5800. It can have a function to automatically adjust the temperature according to the temperature.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a washing machine, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and air.
  • electric appliances include, for example, a washing machine, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and air.
  • heating and cooling appliances including conditioners, washing machines, dryers, and audiovisual equipment.
  • FIG. 42 shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 42 shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel as an input interface other than buttons, a stick, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 42, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, or the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the above-mentioned game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the semiconductor device described in the above embodiment By applying the semiconductor device described in the above embodiment to the portable game machine 5200, it is possible to realize the portable game machine 5200 with low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are determined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5200, .
  • Expressions that are not limited to game programs are possible. For example, it is possible to express what the player asks, the progress of the game, the time, and the behavior of the characters appearing in the game.
  • the game player can be constructed in an anthropomorphic manner by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one person can play the game. You can play games.
  • FIG. 42 illustrates a portable game machine as an example of a game machine, but the electronic device of one aspect of the present invention is not limited to this.
  • Examples of the electronic device of one aspect of the present invention include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a pitching machine for batting practice installed in a sports facility. Machines and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a mobile body and around the driver's seat of the automobile.
  • FIG. 42 illustrates an automobile 5700, which is an example of a moving body.
  • an instrument panel that can display speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device showing such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can be applied as a component of artificial intelligence
  • the semiconductor device can be used, for example, in an automatic driving system of an automobile 5700. Further, the semiconductor device can be used in a system for performing road guidance, danger prediction, and the like.
  • the display device may be configured to display information such as road guidance and danger prediction.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the semiconductor device of one aspect of the present invention is applied to these moving objects. Then, a system using artificial intelligence can be provided.
  • FIG. 42 illustrates a digital camera 6240, which is an example of an image pickup device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the digital camera 6240 having artificial intelligence can be realized.
  • the digital camera 6240 has a function to automatically recognize a subject such as a face or an object, a function to adjust the focus according to the subject, a function to automatically fire a flash according to the environment, and an captured image.
  • a convolution process can be performed on the image by using the semiconductor device described in the above embodiment. That is, feature extraction can be performed on the image.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 42 illustrates a video camera 6300, which is an example of an image pickup device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation key 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 can perform pattern recognition by artificial intelligence at the time of encoding. By this pattern recognition, it is possible to calculate the difference data of people, animals, objects, etc. included in the continuous captured image data and compress the data. Further, for example, the captured image data may be subjected to the convolution process by using the semiconductor device described in the above embodiment.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 43A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of arithmetic processing.
  • the expansion device 6100 can perform arithmetic processing by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 43A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • a chip 6105 for example, a semiconductor device, an electronic component 4700, a memory chip, etc. described in the above embodiment
  • a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • the expansion device 6100 such as a PC
  • the arithmetic processing capacity of the PC can be increased.
  • even a PC with insufficient processing capacity can perform operations such as artificial intelligence and moving image processing.
  • FIG. 43B schematically shows data transmission in a broadcasting system. Specifically, FIG. 43B shows a route for a radio wave (broadcast signal) transmitted from a broadcasting station 5680 to reach a television receiving device (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 illustrates a UHF (Ultra High Frequency) antenna, but as the antenna 5650, a BS / 110 ° CS antenna, a CS antenna, or the like can also be applied.
  • UHF Ultra High Frequency
  • the radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio waves 5675A and transmits the radio waves 5675B.
  • the terrestrial broadcasting can be watched on the TV 5600.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 43B, and may be satellite broadcasting using an artificial satellite, data broadcasting by an optical line, or the like.
  • the above-mentioned broadcasting system may be a broadcasting system using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • the broadcasting data is transmitted from the broadcasting station 5680 to the TV 5600 of each household, the broadcasting data is compressed by the encoder, and when the antenna 5650 receives the broadcasting data, the decoder of the receiving device included in the TV 5600 compresses the broadcasting data. Restoration is done.
  • artificial intelligence for example, in motion compensation prediction, which is one of the compression methods of an encoder, it is possible to recognize a display pattern included in a display image. In-frame prediction using artificial intelligence can also be performed. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, it is possible to perform image interpolation processing such as up-conversion in the restoration of the broadcast data by the decoder.
  • the above-mentioned broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.
  • UHDTV ultra-high definition television
  • a recording device having artificial intelligence may be provided on the TV5600.
  • a recording device having artificial intelligence may be provided on the TV5600.
  • FIG. 43C shows a palm print authentication device, which has a housing 6431, a display unit 6432, a palm print reading unit 6433, and wiring 6434.
  • FIG. 43C shows how the palm print authentication device acquires the palm print of the hand 6435.
  • the acquired palm print is processed for pattern recognition using artificial intelligence, and it is possible to determine whether or not the palm print belongs to the person himself / herself. This makes it possible to construct a system that performs highly secure authentication.
  • the authentication system according to one aspect of the present invention is not limited to the palm print authentication device, but is a device that acquires biometric information such as fingerprints, veins, faces, irises, voice prints, genes, and physiques to perform biometric authentication. May be good.
  • SDV1 Semiconductor device
  • SDV2 Semiconductor device
  • SDV3 Semiconductor device
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Abstract

劣化したデータの復元を行う半導体装置を提供する。 第１回路と、記憶部と、演算部と、を有する半導体装置であって、第１回路は、電流源と、第１スイッチと、を有し、記憶部は、第１トランジスタと、第１容量と、を有し、演算部は、第２トランジスタを有する。第１トランジスタの第１端子は、第１スイッチの制御端子に電気的に接続され、第１スイッチの第１端子は、電流源の出力端子に電気的に接続され、第１スイッチの第２端子は、第２トランジスタの第１端子に電気的に接続されている。演算部に保持されているデータを復元するとき、第１トランジスタをオン状態にして、記憶部に保持されているデータを、第１トランジスタを介して、第１スイッチの制御端子に与える。第１スイッチは、当該データに応じて、オン状態又はオフ状態の一方になり、電流源から第２トランジスタを介して演算部に電流を流して、演算部の保持部に電荷を補充する。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」などと呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
　「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
Ｍ．Ｋａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ　５３，Ｎｏ．２，ｐ．６４２−６５５． Ｊ．Ｚｈａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ　５２，Ｎｏ．４，ｐ．９１５−９２４．
　人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる、つまり、結合強度と信号との積和演算を行う必要がある。積和演算に用いる、当該結合強度の数、当該信号を示すパラメータの数は、人工ニューラルネットワークの規模に応じて、決まる。また、第２ニューロンは、シナプスの結合強度と第１ニューロンが出力した信号との積和演算の結果を用いて、活性化関数による演算を行って、当該演算結果を信号として、第３層目の第３ニューロンに対して出力する。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。これにより、回路の消費電力が大きくなり、回路からの発熱量も大きくなることがある。
　また、チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時に発生する発熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有することが好ましい。また、チップに含まれているトランジスタ、電流源などの特性がばらつくと、演算結果もばらついてしまう。
　また、上記の積和演算を行う際、乗算を行う回路（本明細書では乗算セルと呼称する。）には、乗数（被乗数の場合がある。）として重み係数を保持し続ける必要がある。そのため、乗算セルには、重み係数を保持する容量などの記憶素子が設けられるが、時間経過によって記憶素子に保持されているデータが劣化して、重み係数の値が変化する場合がある。データの劣化は、記憶素子に保持されている電荷が減少することによって起こる。電荷が減少する原因としては、例えば、記憶素子から流れるリーク電流が挙げられ、リーク電流の種類としては、例えば、トランジスタなどのスイッチング素子においてオフ状態時に流れるリーク電流、容量素子において一対の電極間に有する誘電体を介して流れるリーク電流などがある。トランジスタなどのスイッチング素子においてオフ状態時に流れるリーク電流の場合、容量素子の容量値を大きくすることでリーク電流の影響を小さくすることができる。一方、容量素子において一対の電極間に有する誘電体を介して流れるリーク電流の場合、容量素子の容量値を大きくしても一対の電極の単位面積当たりのリーク電流の量は変わらないため、全体としてリーク電流の影響を小さくすることは難しい。
　したがって、乗算セルを含む演算回路は、乗算セルに保持されるデータの劣化を防ぐためには、容量素子の容量値を大きくする以外の対策が必要となる。当該対策の一例としては、乗算セルの記憶素子への重み係数の再書き込みを定期的に行うことが挙げられる。又は、乗算セルを含む演算回路にダミーセルなどを設けて、当該ダミーセルに保持されているデータを監視して、当該データが劣化したときに、乗算セルへの重み係数の再書き込みを行うことも好適である。なお、本明細書等において、データの再書き込みとは、セルに元々保持されていたデータと、同じデータを当該セルに再び書き込む動作のことをいうものとする。また、データの再書き込みは、保持していた電荷量の絶対値が小さくなってしまったセルに対して、データを復元するために元々保持されていた同じ量の電荷を補充する動作のことも指すものとする。
　本発明の一態様は、積和演算、及び／又は関数演算を行う半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、乗算セルに保持するデータの再書き込みを行う半導体装置を提供することを課題の一とする。又は、本発明の一態様は、デジタル値を保持し、当該デジタル値に対してデジタルアナログ変換を行って、アナログ値による演算を行う半導体装置を提供することを課題の一とする。又は、本発明の一態様は、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）などの畳み込み処理を行う半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＤＮＮ（Ｄｅｅｐ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、環境の温度の影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１回路と、第２回路と、第３回路と、を有する半導体装置である。第１回路は、電流源と、第１スイッチと、を有し、第２回路は、第１トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、を有し、第３回路は、第２トランジスタを有する。第１トランジスタの第１端子は、第１スイッチの制御端子に電気的に接続され、第１トランジスタの第２端子は、第４トランジスタの第１端子に電気的に接続され、第４トランジスタの第２端子は、第１容量の第１端子に電気的に接続され、第４トランジスタのゲートは、第１容量の第２端子と、第３トランジスタの第１端子に電気的に接続され、第１スイッチの第１端子は、電流源の出力端子に電気的に接続され、第１スイッチの第２端子は、第２トランジスタの第１端子に電気的に接続されている。
（２）
　又は、本発明の一態様は、上記（１）において、ラッチ回路を含む第４回路を有する構成としてもよい。また、第１トランジスタの第１端子と第１スイッチの制御端子との電気的な接続は、第４回路の第１端子が第１トランジスタの第１端子に電気的に接続され、第４回路の第２端子が第１スイッチの制御端子に電気的に接続されていることでなされるものとする。
（３）
　又は、本発明の一態様は、第１回路と、第２回路と、第３回路と、センスアンプと、を有する半導体装置である。第１回路は、電流源と、第１スイッチと、を有し、第２回路は、第１トランジスタと、第１容量と、を有し、第３回路は、第２トランジスタを有する。第１トランジスタの第１端子は、センスアンプを介して、第１スイッチの制御端子に電気的に接続され、第１トランジスタの第２端子は、第１容量の第１端子に電気的に接続され、第１スイッチの第１端子は、電流源の出力端子に電気的に接続され、第１スイッチの第２端子は、第２トランジスタの第１端子に電気的に接続されている。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１トランジスタのゲートが第２トランジスタのゲートに電気的に接続されている構成としてもよい。
（５）
　又は、本発明の一態様は、第１回路と、第２回路と、第３回路と、を有する半導体装置である。第１回路は、電流源と、第１スイッチと、を有し、第２回路は、第１トランジスタと、第３トランジスタと、第１容量と、を有し、第３回路は、第２トランジスタを有する。第１トランジスタの第１端子は、第１スイッチの制御端子に電気的に接続され、第３トランジスタの第１端子は、第１容量の第１端子と、第１トランジスタのゲートと、に電気的に接続され、第１スイッチの第１端子は、電流源の出力端子に電気的に接続され、第１スイッチの第２端子は、第２トランジスタの第１端子に電気的に接続されている。
（６）
　又は、本発明の一態様は、ラッチ回路を含む第４回路を有する構成としてもよい。また、第１トランジスタの第１端子と第１スイッチの制御端子との電気的な接続は、第４回路の第１端子が第１トランジスタの第１端子に電気的に接続され、第４回路の第２端子が第１スイッチの制御端子に電気的に接続されていることでなされるものとする。
（７）
　又は、本発明の一態様は、上記（５）、又は（６）において、第１容量の第２端子が第２トランジスタのゲートに電気的に接続されている構成としてもよい。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一において、第２回路に含まれているトランジスタは、チャネル形成領域に金属酸化物を有する構成としてもよい。
（９）
　又は、本発明の一態様は、第１回路と、第５回路と、を有する半導体装置である。第１回路は、第１電流源と、第２電流源と、第１スイッチと、第５トランジスタと、第６トランジスタと、を有し、第５回路は、第７トランジスタと、第８トランジスタと、第２容量と、第２スイッチと、第３スイッチと、電流比較回路と、を有する。第１電流源の出力端子は、第１スイッチの第１端子に電気的に接続され、第２電流源の出力端子は、第５トランジスタのゲートと、第６トランジスタのゲートと、第６トランジスタの第１端子と、に電気的に接続されていることが好ましい。また、第７トランジスタの第１端子は、第８トランジスタの第１端子と、第２スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第７トランジスタのゲートは、第８トランジスタの第２端子と、第２容量の第１端子と、に電気的に接続されていることが好ましい。また、第１スイッチの第２端子は、第２スイッチの第２端子に電気的に接続され、電流比較回路の第１端子は、第３スイッチの第２端子に電気的に接続され、電流比較回路の第２端子は、第５トランジスタの第１端子に電気的に接続されていることが好ましい。
（１０）
　又は、本発明の一態様は、第１回路と、第５回路と、を有し、上記（９）とは異なる、半導体装置である。第１回路は、第１電流源と、第３電流源と、第１スイッチと、第４スイッチと、を有し、第５回路は、第７トランジスタと、第８トランジスタと、第２容量と、第２スイッチと、第３スイッチと、第５スイッチと、電流比較回路と、を有する。第１電流源の出力端子は、第１スイッチの第１端子に電気的に接続され、第３電流源の入力端子は、第４スイッチの第１端子に電気的に接続されていることが好ましい。また、第７トランジスタの第１端子は、第８トランジスタの第１端子と、第２スイッチの第１端子と、第３スイッチの第１端子と、に電気的に接続され、第７トランジスタのゲートは、第８トランジスタの第２端子と、第２容量の第１端子と、に電気的に接続されていることが好ましい。第１スイッチの第２端子は、第２スイッチの第２端子に電気的に接続され、第４スイッチの第２端子は、第５スイッチの第１端子に電気的に接続されていることが好ましい。電流比較回路の第１端子は、第３スイッチの第２端子に電気的に接続され、電流比較回路の第２端子は、第５スイッチの第２端子に電気的に接続されていることが好ましい。
（１１）
　又は、本発明の一態様は、上記（９）、又は（１０）において、第７トランジスタは、チャネル形成領域にシリコンを有し、第８トランジスタは、チャネル形成領域に金属酸化物を有する構成としてもよい。
（１２）
　又は、本発明の一態様は、上記（１０）において、第５回路は、第９トランジスタと、第１０トランジスタと、第３容量と、第６スイッチと、を有する構成としてもよい。第９トランジスタの第１端子は、第１０トランジスタの第１端子と、第２スイッチの第１端子と、第６スイッチの第１端子と、に電気的に接続され、第９トランジスタのゲートは、第１０トランジスタの第２端子と、第３容量の第１端子と、に電気的に接続されていることが好ましい。また、第６スイッチの第２端子は、第５スイッチの第１端子と、第４スイッチの第２端子と、に電気的に接続されていることが好ましい。なお、第８トランジスタのゲートと、第１０トランジスタのゲートと、は、直接接続されていないことが好ましい。
（１３）
　又は、本発明の一態様は、上記（１２）において、第７トランジスタ及び第９トランジスタのそれぞれは、チャネル形成領域にシリコンを有し、第８トランジスタ及び第１０トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する構成としてもよい。
（１４）
　又は、本発明の一態様は、上記（１）乃至（１３）のいずれか一の半導体装置と、筐体と、を有する、電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、０Ωよりも高い配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、及びドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、「配線」などの用語は、複数の「電極」、「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、「電極」などの一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、ソース電極とドレイン電極との間に電流を流すことができる状態、などをいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、積和演算、及び／又は関数演算を行う半導体装置などを提供することができる。又は、本発明の一態様によって、乗算セルに保持するデータの再書き込みを行う半導体装置を提供することができる。又は、本発明の一態様は、デジタル値を保持し、当該デジタル値に対してデジタルアナログ変換を行って、アナログ値による演算を行う半導体装置を提供することができる。又は、本発明の一態様によって、ＣＮＮなどの畳み込み処理を行う半導体装置などを提供することができる。又は、本発明の一態様によって、ＡＩ向けの半導体装置などを提供することができる。又は、本発明の一態様によって、ＤＮＮ向けの半導体装置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ及び図１Ｂは、半導体装置の構成例を示すブロック図であり、図１Ｃは、半導体装置の構成例を示す斜視図である。
図２Ａ乃至図２Ｃは、半導体装置に含まれている回路の構成例を示す回路である。
図３は、半導体装置に含まれている回路の構成例を示す回路図である。
図４は、半導体装置に含まれている回路の構成例を示す回路図である。
図５は、半導体装置に含まれている回路の構成例を示す回路図である。
図６は、半導体装置に含まれている回路の構成例を示す回路図である。
図７Ａ乃至図７Ｅは、半導体装置に含まれている回路の構成例を示す回路図である。
図８は、半導体装置に含まれている回路の構成例を示す回路図である。
図９は、半導体装置に含まれている回路の構成例を示す回路図である。
図１０Ａは半導体装置に含まれている回路の構成例を示す回路図であり、図１０Ｂ乃至図１０Ｅは半導体装置に含まれているメモリセルの構成例を示す回路図である。
図１１は、半導体装置に含まれている回路の構成例を示す回路図である。
図１２は、半導体装置に含まれている回路の構成例を示す回路図である。
図１３は、半導体装置に含まれている回路の構成例を示す回路図である。
図１４Ａは半導体装置に含まれている回路の構成例を示す回路図であり、図１４Ｂは当該回路に含まれる一部の回路の構成例を示す回路図である。
図１５は、半導体装置の構成例を示すブロック図である。
図１６は、半導体装置の構成例を示すブロック図である。
図１７Ａは半導体装置の構成例を示すブロック図であり、図１７Ｂは半導体装置に含まれている回路の構成例を示す回路図である。
図１８Ａ乃至図１８Ｄは、半導体装置の構成例を示す回路図である。
図１９は、半導体装置に含まれている回路の構成例を示す回路図である。
図２０Ａは半導体装置の構成例を示す回路図であり、図２０Ｂは半導体装置に含まれている回路の構成例を示す回路図である。
図２１Ａは半導体装置の構成例を示す回路図であり、図２１Ｂは半導体装置に含まれている回路の構成例を示す回路図である。
図２２Ａ、及び図２２Ｂは、半導体装置の構成例を示す回路図である。
図２３は半導体装置の構成例を示すブロック図である。
図２４Ａ、及び図２４Ｂは、階層型のニューラルネットワークを説明する図である。
図２５は、半導体装置に含まれている回路の構成例を示す回路図である。
図２６は、半導体装置に含まれている回路の構成例を示す回路図である。
図２７Ａ乃至図２７Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図２８は、半導体装置に含まれている回路の構成例を示す回路図である。
図２９Ａ乃至図２９Ｆは、半導体装置に含まれている回路の構成例を示す回路図である。
図３０は、半導体装置に含まれている回路の構成例を示す回路図である。
図３１は、半導体装置に含まれている回路の構成例を示す回路図である。
図３２は、半導体装置に含まれている回路の構成例を示す回路図である。
図３３Ａ乃至図３３Ｅは、半導体装置に含まれている回路の構成例を示す回路図である。
図３４Ａ乃至図３４Ｃは、半導体装置に含まれている回路の構成例を示す回路図である。
図３５は、半導体装置の構成例を示す断面模式図である。
図３６Ａ乃至図３６Ｃは、トランジスタの構成例を示す断面模式図である。
図３７は、半導体装置の構成例を示す断面模式図である。
図３８Ａ、及び図３８Ｂは、トランジスタの構成例を示す断面模式図である。
図３９は、トランジスタの構成例を示す断面模式図である。
図４０ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図４０Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図４０Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図４１Ａは半導体ウェハの一例を示す斜視図であり、図４１Ｂはチップの一例を示す斜視図であり、図４１Ｃ及び図４１Ｄは電子部品の一例を示す斜視図である。
図４２は、電子機器の一例を示す概略図である。
図４３Ａ乃至図４３Ｃは、電子機器の一例を示す概略図である。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様である半導体装置の構成について説明する。
＜半導体装置の構成例１＞
　図１Ａは、本発明の一態様である半導体装置ＳＤＶ１の構成例を示すブロック図である。半導体装置ＳＤＶ１は、一例として、記憶装置ＭＩＮＴと、回路ＩＬＤと、演算部ＣＬＰと、を有する。また、図１Ａには、半導体装置ＳＤＶ１との電気的な接続の構成を示すため、記憶装置ＭＥＸＴも図示している。
　記憶装置ＭＥＸＴは、一例として、半導体装置ＳＤＶ１の外部に設けられている。本実施の形態において、記憶装置ＭＥＸＴは、演算部ＣＬＰで演算を行うためのデータを保持している。また、記憶装置ＭＥＸＴは、当該データをデジタル電圧信号などとして記憶装置ＭＩＮＴに送信する。また、記憶装置ＭＥＸＴは、記憶装置ＭＩＮＴだけでなく、後述する回路ＩＬＤに当該データを送信してもよい。つまり、半導体装置ＳＤＶ１は、記憶装置ＭＥＸＴの送信先として、記憶装置ＭＩＮＴと回路ＩＬＤを切り替えられるように構成してもよい。
　また、半導体装置ＳＤＶ１を、記憶装置ＭＥＸＴから出力される信号の送信先として、記憶装置ＭＩＮＴと回路ＩＬＤを切り替えられるように構成したとき、記憶装置ＭＥＸＴから記憶装置ＭＩＮＴにデータを送信する場合、記憶装置ＭＩＮＴのメモリ容量削減のため、当該データのビット数を少なくしてもよい。また、記憶装置ＭＥＸＴから回路ＩＬＤにデータを送信する場合、当該データのビット数を多くしてもよい。または、記憶装置ＭＥＸＴから記憶装置ＭＩＮＴにデータを送信する場合、記憶装置ＭＩＮＴのメモリ容量削減のため、当該データの高ビットの値を送信して、低ビットの値が必要になった場合は、記憶装置ＭＥＸＴから回路ＩＬＤに低ビットの値を入力してもよい。つまり、記憶装置ＭＩＮＴと記憶装置ＭＥＸＴとから、同時に、回路ＩＬＤに入力してもよい。
　なお、記憶装置ＭＥＸＴは、一例として、ＨＤＤ（ハードディスクドライブ）、ＳＳＤ（ソリッドステートドライブ）などのストレージなどとすることができる。
　半導体装置ＳＤＶ１は、例えば、１枚の基板ＢＳＥに回路素子などを形成することで、作製することができる。
　基板ＢＳＥとしては、例えば、様々な基板を用いることができる。様々な基板としては、例えば、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
　また、基板ＢＳＥとして、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板、可撓性の基板、などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
　つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、更に別の基板（例えば、基板ＢＳＥ）の上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
　例えば、基板ＢＳＥをシリコンが含まれる半導体基板とすることで、演算部ＣＬＰに含まれているトランジスタ、及び回路ＩＬＤに含まれているトランジスタのそれぞれをＳｉトランジスタとして基板ＢＳＥ上に形成することができる。また、記憶装置ＭＩＮＴに含まれているトランジスタをＯＳトランジスタとすることで、演算部ＣＬＰ、及び／又は回路ＩＬＤの上方に記憶装置ＭＩＮＴを設けることができる。つまり、半導体装置ＳＤＶ１は、一例として、図１Ｃに示すとおり、基板ＢＳＥの上方に演算部ＣＬＰと回路ＩＬＤとが設けられ、演算部ＣＬＰと回路ＩＬＤとの上方に記憶装置ＭＩＮＴが設けられた構成とすることができる。
　半導体装置ＳＤＶ１に備えられる記憶装置ＭＩＮＴは、一例として、半導体装置ＳＤＶ１の外部に設けられている記憶装置ＭＥＸＴによって読み出された情報を取得して、当該情報を保持する機能を有する。また、記憶装置ＭＩＮＴは、記憶装置ＭＩＮＴに保持された情報を読み出して、回路ＩＬＤに当該情報を送信する機能を有する。なお、記憶装置ＭＥＸＴから記憶装置ＭＩＮＴに送られる情報は、後述する演算部ＣＬＰによって演算を行うためのデータとして扱われる。
　なお、本明細書等では、記憶装置ＭＩＮＴは、デジタル値を保存する構成として説明する。記憶装置ＭＩＮＴをデジタル値として保存する記憶装置とすることで、記憶素子に保持された電荷量の絶対値が減少しても、データを読み出すことができる電位の範囲が大きいため、書き込み時と変わらないデータを読み出すことができる。また、デジタル値として保存する記憶装置の場合、記憶素子に保存されるデータのリフレッシュが容易であるため、記憶素子に保持される電位（電荷）を長く維持することができる。そのため、記憶装置ＭＩＮＴは、定期的に保持しているデータをリフレッシュする機能を有することが好ましい。また、後述する演算部ＣＬＰ（回路ＩＬＤ）にデータを送信した後にリフレッシュ動作を行ってもよい。なお、本明細書等において、データのリフレッシュとは、その記憶素子のデータに応じた電圧を読み出して、センスアンプなどの増幅回路などによって、当該電圧を適切なレベルにまで昇圧、又は降圧させて、当該記憶素子に書き戻す動作をいうものとする。なお、記憶装置ＭＩＮＴのメモリセルのデータを適正に書き直すとき、記憶装置ＭＥＸＴからデータを読み出して、当該メモリセルに書き込んでもよい。また、本発明の半導体装置に係る記憶装置ＭＩＮＴは、デジタル値に限らず、多値、アナログ値などを保存する構成としてもよい。また、例えば、記憶装置ＭＩＮＴのメモリセルにおいて、多値（多ビット）を保持できる構成とした場合、演算部ＣＬＰの乗算セルに保持されるビット数よりも当該メモリセルのビット数を小さくすることによって、記憶装置ＭＩＮＴの複数のメモリセルを演算部ＣＬＰの１つの乗算セルに対応させることができる。例えば、記憶装置ＭＩＮＴのメモリセル１つにつき４ビットの値を保持でき、演算部ＣＬＰの乗算セル１つにつき８ビットの値を保持できる場合、記憶装置ＭＩＮＴのメモリセルに２つ４ビットの値を書き込むことで、演算部ＣＬＰの乗算セルに８ビットの値を書き込むことができる。
　ところで、記憶装置ＭＩＮＴに含まれているトランジスタとしては、例えば、ＯＳトランジスタを適用することが好ましい。特に、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等とすること好ましい。また、当該トランジスタとしては、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）を適用してもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　回路ＩＬＤは、一例として、演算部ＣＬＰに電流を供給するための電流源回路として機能する。具体的には、回路ＩＬＤは、記憶装置ＭＩＮＴから読み出された情報に応じた電流を、演算部ＣＬＰに含まれている回路に供給する。なお、回路ＩＬＤは、演算部ＣＬＰに電流を供給するための電流源回路としてではなく、例えば、記憶装置ＭＩＮＴから読み出された情報に応じた電圧を演算部ＣＬＰに入力するための電圧源回路（電圧生成回路）としてもよい。
　演算部ＣＬＰは、乗算セルとして機能する回路を複数有する。また、当該乗算セルは、一例として、演算に用いるデータをアナログ値として保持する機能を有する。また、演算部ＣＬＰにおいて、当該回路は、マトリクス状に配置されているものとする。また、当該回路は、回路ＩＬＤから送られてきた情報（例えば、電流、電圧など）を保持した後に、演算部ＣＬＰに対して乗数に応じた電圧を入力することによって、当該情報に応じた値と当該乗数との積を計算することができる。また、当該回路によって算出された積を電流として出力する場合、複数の当該回路から出力されたそれぞれの電流を足し合わせることによって、その電流和は、複数の当該回路に保持されたそれぞれの情報（例えば、電流、電圧など）と、複数の乗数と、の積和の値に応じた量とすることができる。また、演算部ＣＬＰは、乗算セルを動作するための駆動回路も含まれているものとする。演算部ＣＬＰの回路構成、及び演算部ＣＬＰにおける積和演算の原理については、実施の形態２で詳述する。
　ところで、記憶装置ＭＩＮＴにデジタル値を保持する機能を有し、演算部ＣＬＰの乗算セルにアナログ値を保持する機能を有する場合、記憶装置ＭＩＮＴから演算部に演算に使用するデータを送信するときにはデジタルアナログ変換を行う必要がある。このとき、回路ＩＬＤは、電流源回路だけでなく、デジタルアナログ変換回路の機能を有することが好ましい。また、演算部ＣＬＰに書き込むアナログデータが大きいほど、記憶装置ＭＩＮＴに必要なメモリ容量が大きくなる。具体的には、例えば、演算部ＣＬＰにおいて、１つの乗算セルに８ビットの数値に相当するデータを保持する場合、記憶装置ＭＩＮＴでは、２値のメモリセルが８つ必要となる。この場合、記憶装置ＭＩＮＴの回路面積を大きくする必要があるため、半導体装置ＳＤＶ１は、上述した図１Ｃのとおり、演算部ＣＬＰ（演算部ＣＬＰを駆動する回路を含む）、回路ＩＬＤの上方に記憶装置ＭＩＮＴを設けた構成とすること、などが好ましい。また、記憶装置ＭＩＮＴのメモリセルに備えることができる容量としてトレンチ型を適用することでも、１つあたりのメモリセルの面積を縮小することができる。
　また、演算部ＣＬＰの乗算セルにアナログ値を保持する機能を有する場合、乗算セルからのリーク電流によって、乗算セルに保持されているアナログデータが劣化する場合がある。このため、半導体装置ＳＤＶ１は定期的に、記憶装置ＭＩＮＴから、記憶装置ＭＩＮＴに保持されているデジタルデータ（乗算セルに保持されているデータと同じ値）を、回路ＩＬＤによってアナログデータに変換して、当該アナログデータを演算部ＣＬＰに送信して、演算部ＣＬＰの乗算セルの記憶素子に再び書き込む（電流、電圧などを入力する、又は電荷を補充する）構成とすることが好ましい。このとき、記憶装置ＭＩＮＴは、演算部ＣＬＰの乗算セルの記憶素子に保持するアナログデータを補償するために、アナログデータに相当するデジタルデータを保持する回路として機能する。また、このような構成により、記憶装置ＭＩＮＴは、演算部ＣＬＰに対するメインメモリと呼称する場合がある。また、この場合、演算部ＣＬＰの乗算セルに備えられる記憶素子は、一時的なメモリとして考えることができる。また、例えば、記憶装置ＭＩＮＴのメモリセルＭＣＬをデジタルデータ（２ビット）の保持が可能な回路とし、演算部ＣＬＰの乗算セルを８ビットに相当するアナログデータの保持が可能な回路とした場合、記憶装置ＭＩＮＴのメモリセルＭＣＬは、演算部ＣＬＰの乗算セルよりもデータの保持を長くすることができるため（リーク電流による電荷量の絶対値の減少によってデータの値が変わりにくいため）、記憶装置ＭＩＮＴはメインメモリとして扱うことが好ましい。また、アナログデータを扱う演算はデジタルデータを扱う演算よりも計算効率が高いため、半導体装置ＳＤＶ１としては、記憶装置ＭＩＮＴから読み出したデジタルデータをアナログデータに変換して、演算部ＣＬＰでアナログデータを扱う演算を行う構成とすることが好ましい。
　また、半導体装置ＳＤＶ１は、演算部ＣＬＰを複数有していてもよい。例えば、図１Ｂに示すとおり、図１Ａの演算部ＣＬＰの代わりに、演算部ＣＬＰａと演算部ＣＬＰｂとを有してもよい。このように、半導体装置ＳＤＶ１に演算部を複数設けることによって、半導体装置ＳＤＶ１は、例えば、演算部ＣＬＰａ又は演算部ＣＬＰｂの一方に、記憶装置ＭＩＮＴから送信されたデータを書き込み、その間に演算部ＣＬＰａ又は演算部ＣＬＰｂの他方で演算を行うことができる。
　また、図１Ｂの構成において、演算部ＣＬＰａ又は演算部ＣＬＰｂの一方をアナログによる演算を行う回路とし、演算部ＣＬＰａ又は演算部ＣＬＰｂの他方をデジタルによる演算を行う回路としてもよい。また、演算部ＣＬＰａ、及び演算部ＣＬＰｂの両方をデジタルによる演算を行う回路としてもよい。
＜＜回路ＩＬＤ＞＞
　ここで、回路ＩＬＤの具体的な回路構成例について説明する。なお、ここでは、記憶装置ＭＩＮＴから読み出されたデジタル値によってアナログ電流を出力するＶＩ変換回路（デジタルアナログ変換回路と呼ばれる場合がある。）を回路ＩＬＤとして説明する。図２Ａに示す回路ＩＬＤは、図１Ａの回路ＩＬＤに適用できる電流源回路の一例である。図２Ａの回路ＩＬＤは、回路ＷＣＳ１を有し、回路ＷＣＳ１は、定電流源ＣＣ［１］乃至定電流源ＣＣ［Ｋ］（Ｋは１以上の整数とする）と、スイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］と、を有する。
　定電流源ＣＣ［ｕ］（ｕは１以上Ｋ以下の整数とする。）の入力端子は、配線ＶＤＬに電気的に接続され、定電流源ＣＣ［ｕ］の出力端子は、スイッチＳＷ［ｕ］の第１端子に電気的に接続され、スイッチＳＷ［ｕ］の第２端子は、配線ＩＬに電気的に接続されている。また、スイッチＳＷ［ｕ］の制御端子は、配線ＤＩＬ［ｕ］に電気的に接続されている。
　図２Ａに示す配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］は、図１Ａの半導体装置ＳＤＶ１に含まれている記憶装置ＭＩＮＴに電気的に接続されている。つまり、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］は、記憶装置ＭＩＮＴから読み出された情報を送信するための配線として機能する。
　配線ＶＤＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位とすることが好ましい。
　配線ＩＬは、演算部ＣＬＰに電気的に接続するための配線として機能する。つまり、配線ＩＬは、回路ＩＬＤで生成される、記憶装置ＭＩＮＴに保持された情報に応じた電流を演算部ＣＬＰに流すための配線として機能する。なお、配線ＩＬは、例えば、演算部ＣＬＰに延設されている１列の書き込みデータ線として機能する。そのため、演算部ＣＬＰが複数列の乗算セルを有している場合、回路ＩＬＤは、複数の回路ＷＣＳ１を有することが好ましい。また、演算部ＣＬＰの構成によっては、１列に配置されている複数の乗算セルにおいて書き込みデータ線が２本設けられている場合がある。そのため、図２Ａでは、一方の配線を配線ＩＬとして図示し、他方の配線を配線ＩＬＢとして括弧で図示している。
　図２Ａの回路ＷＣＳ１は、一例として、Ｋビット（２Ｋ値）（Ｋは１以上の整数）の情報を電流として出力する機能を有する。具体的には、例えば、１ビット目の値に相当する情報は配線ＤＩＬ［１］に入力され、ｕビット目の値に相当する情報は配線ＤＩＬ［ｕ］に入力され、Ｋビット目の値に相当する情報は配線ＤＩＬ［Ｋ］に入力されることで、回路ＷＣＳ１が、配線ＩＬに流す電流量を決めることができる。このとき、定電流源ＣＣ［１］が流す定電流をＩｕｔとしたとき、定電流源ＣＣ［ｕ］が流す定電流は２ｕ−１×Ｉｕｔとし、定電流源ＣＣ［Ｋ］が流す定電流は２Ｋ−１×Ｉｕｔとすることが好ましい。
　また、記憶装置ＭＩＮＴと回路ＩＬＤとの間には、２進数から１０進数に変換するためのデコーダＤＥＣを設けてもよい。この場合の回路ＩＬＤの回路構成を図２Ｂに示す。なお、図２Ｂでは、回路ＩＬＤに含まれている回路ＷＣＳ２は、定電流源ＣＣ［１］乃至定電流源ＣＣ［２Ｋ−１］と、スイッチＳＷ［１］乃至スイッチＳＷ［２Ｋ−１］と、を有する。
　デコーダＤＥＣは、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］に電気的に接続され、また、配線ＤＥＬ［１］乃至配線ＤＥＬ［２Ｋ−１］に電気的に接続されている。また、定電流源ＣＣ［ｔ］（ｔは１以上２Ｋ−１以下の整数とする。）の入力端子は、配線ＶＤＬに電気的に接続され、定電流源ＣＣ［ｔ］の出力端子は、スイッチＳＷ［ｔ］の第１端子に電気的に接続され、スイッチＳＷ［ｔ］の第２端子は、配線ＩＬに電気的に接続されている。また、スイッチＳＷ［ｔ］の制御端子は、配線ＤＥＬ［ｔ］に電気的に接続されている。
　デコーダＤＥＣは、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］に送られるＫビット（２進数）の情報を、１０進数の情報に変換して配線ＤＥＬ［１］乃至配線ＤＥＬ［２Ｋ−１］に送信する機能を有する。
　図２Ｂの回路ＷＣＳ２は、一例として、図２Ａの回路ＷＣＳ１と同様に、Ｋビット（２Ｋ値）（Ｋは１以上の整数）の情報を電流として出力する機能を有する。但し、回路ＷＣＳ２には、デコーダＤＥＣによって１０進数に変換された情報が送られるため、定電流源ＣＣ［１］乃至定電流源ＣＣ［２Ｋ−１］のそれぞれが流す定電流量は、Ｉｕｔとすることが好ましい。
　図２Ａの回路ＷＣＳ１、及び図２Ｂの回路ＷＣＳ２に含まれている定電流源ＣＣは、例えば、トランジスタを有する構成としてもよい。また、図２Ａの回路ＷＣＳ１、及び図２Ｂの回路ＷＣＳ２に含まれているスイッチＳＷとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳＷとしては、例えば、機械的なスイッチを適用してもよい。
　なお、本明細書等において、スイッチＳＷは、制御端子に高レベル電位が与えられているときオフ状態になり、制御端子に低レベル電位が与えられているときオン状態になるものとする。
　上記の具体例を図２Ｃに示す。図２Ｃの回路ＩＬＤは、図２Ａの回路ＩＬＤにおいて、例えば、定電流源ＣＣ［１］がトランジスタＣＴｒ［１］を有し、定電流源ＣＣ［ｕ］がトランジスタＣＴｒ［ｕ］を有し、例えば、定電流源ＣＣ［Ｋ］がトランジスタＣＴｒ［Ｋ］を有し、スイッチＳＷ［１］がトランジスタＳＴｒ［１］を有し、スイッチＳＷ［ｕ］がトランジスタＳＴｒ［ｕ］を有し、スイッチＳＷ［Ｋ］がトランジスタＳＴｒ［Ｋ］を有する回路構成となっている。
　図２Ｃに示す、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］、及びトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［Ｋ］のそれぞれとしては、Ｓｉトランジスタを適用することが好ましい。また、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　また、図２Ｃに示す、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］、及びトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［Ｋ］のそれぞれとしては、一例として、ｐチャネル型トランジスタとしている。なお、場合によって、又は、状況に応じて、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］、及びトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［Ｋ］のそれぞれは、ｎチャネル型トランジスタとしてもよい。また、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］、及びトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［Ｋ］のそれぞれをｎチャネル型トランジスタとしたとき、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］、及びトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［Ｋ］のそれぞれは、ＯＳトランジスタを適用してもよい。
　例えば、トランジスタＣＴｒ［１］の第１端子は、配線ＶＤＬに電気的に接続され、トランジスタＣＴｒ［１］の第２端子は、トランジスタＳＴｒ［１］の第１端子に電気的に接続され、トランジスタＳＴｒ［１］の第２端子は、配線ＩＬに電気的に接続されている。また、トランジスタＣＴｒ［１］のゲートは、配線ＢＩＡＬに電気的に接続され、トランジスタＳＴｒ［１］のゲートは、配線ＤＩＬ［１］に電気的に接続されている。また、例えば、トランジスタＣＴｒ［ｕ］の第１端子は、配線ＶＤＬに電気的に接続され、トランジスタＣＴｒ［ｕ］の第２端子は、トランジスタＳＴｒ［ｕ］の第１端子に電気的に接続され、トランジスタＳＴｒ［ｕ］の第２端子は、配線ＩＬに電気的に接続されている。また、トランジスタＣＴｒ［ｕ］のゲートは、配線ＢＩＡＬに電気的に接続され、トランジスタＳＴｒ［ｕ］のゲートは、配線ＤＩＬ［ｕ］に電気的に接続されている。また、例えば、トランジスタＣＴｒ［Ｋ］の第１端子は、配線ＶＤＬに電気的に接続され、トランジスタＣＴｒ［Ｋ］の第２端子は、トランジスタＳＴｒ［Ｋ］の第１端子に電気的に接続され、トランジスタＳＴｒ［Ｋ］の第２端子は、配線ＩＬに電気的に接続されている。また、トランジスタＣＴｒ［Ｋ］のゲートは、配線ＢＩＡＬに電気的に接続され、トランジスタＳＴｒ［Ｋ］のゲートは、配線ＤＩＬ［Ｋ］に電気的に接続されている。
　配線ＢＩＡＬは、一例として、定電圧を与える配線として機能する。配線ＢＩＡＬは、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］のそれぞれのゲートに電気的に接続されているため、当該定電圧は、トランジスタＣＴｒ［１］乃至トランジスタＣＴｒ［Ｋ］のそれぞれに電流を流すためのバイアス電圧として機能する。バイアス電圧としては、例えば、低レベル電位、接地電位などとすることが好ましい。
　なお、図２Ｃの回路ＩＬＤの場合、トランジスタＣＴｒ［１］のチャネル幅（以下、Ｗ長と呼称する）とチャネル長（以下、Ｌ長と呼称する）の比をＷ／Ｌとしたとき、トランジスタＣＴｒ［ｕ］のＷ長とＬ長の比は、２ｕ−１×Ｗ／Ｌ、又はその近傍の値とすることが好ましく、また、トランジスタＣＴｒ［Ｋ］のＷ長とＬ長の比は、２Ｋ−１×Ｗ／Ｌ、又はその近傍の値とすることが好ましい。これにより、トランジスタＣＴｒ［１］とトランジスタＣＴｒ［ｕ］とトランジスタＣＴｒ［Ｋ］のそれぞれに流れる電流の比は、概ね１：２ｕ−１：２Ｋ−１となる。なお、２ｕ−１×Ｗ／Ｌの近傍の値とは、一例として、２ｕ−１×Ｗ／Ｌの０．９倍以上１．１倍以下の値とすることができる。また、同様に、２Ｋ−１×Ｗ／Ｌの近傍の値とは、一例として、２Ｋ−１×Ｗ／Ｌの０．９倍以上１．１倍以下の値とすることができる。
　又は、図２Ｃの回路ＩＬＤにおいて、トランジスタＣＴｒ［ｕ］は、２ｕ−１個の同じ構造のトランジスタが並列に電気的に接続され、かつそれぞれのトランジスタのゲートが配線ＤＩＬ［ｕ］に電気的に接続されている構成に置き換えてもよい。同様に、トランジスタＣＴｒ［Ｋ］は、２Ｋ−１個の同じ構造のトランジスタが並列に電気的に接続され、かつそれぞれのトランジスタのゲートが配線ＤＩＬ［Ｋ］に電気的に接続されている構成に置き換えてもよい。これにより、トランジスタＣＴｒ［１］とトランジスタＣＴｒ［ｕ］とトランジスタＣＴｒ［Ｋ］のそれぞれに流れる電流の比は、概ね１：２ｕ−１：２Ｋ−１となる。
　ところで、トランジスタＣＴｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、トランジスタＣＴｒのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＣＴｒは、線形領域で動作してもよい。また、トランジスタＣＴｒに流れる電流量を小さくするため、トランジスタＣＴｒは、サブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。ところで、本明細書などにおいて、飽和領域とサブスレッショルド領域の境界付近としては、例えば、トランジスタのしきい値電圧をＶｔｈとしたとき、ゲートソース間電圧がＶｔｈ−１．０Ｖ以上、Ｖｔｈ−０．５Ｖ以上、又はＶｔｈ−０．１Ｖ以上であり、かつＶｔｈ＋０．１Ｖ以下、Ｖｔｈ＋０．５Ｖ以下、又はＶｔｈ＋１．０Ｖ以下である場合を含むものとする。なお、上述した下限値、上限値は互いに組み合わせることができるものとする。又は、例えば、トランジスタＣＴｒは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＳＴｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわちトランジスタＳＴｒのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＳＴｒは、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＳＴｒは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＳＴｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　なお、回路ＩＬＤとしては、図２Ａ乃至図２Ｃの構成ではなく、例えば、オペアンプを用いたデジタルアナログ変換回路としてもよい。なお、消費電力を低くする場合、図２Ａ乃至図２Ｃの構成であるＶＩ変換回路を用いることが好ましい。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例１＞＞
　次に、記憶装置ＭＩＮＴ、及び記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの電気的な接続構成について説明する。
　図３は、記憶装置ＭＩＮＴと、上述した図２Ａの回路ＩＬＤの一部と、演算部ＣＬＰの一部と、を示した回路構成例である。
　なお、図３に示す演算部ＣＬＰの構成は、一例として、実施の形態２で説明する演算回路１１０の一部としている。そのため、図３に示す演算部ＣＬＰの詳細については、実施の形態２の説明を参酌する。
　また、図３に示す演算部は、１列に配置されている複数の乗算セルにおいて書き込みデータ線が２本設けられている構成となっている。一方の書き込みデータ線である配線ＩＬは、回路ＩＬＤに含まれる回路ＷＣＳ１に電気的に接続されている。他方の書き込みデータ線である配線ＩＬＢと回路ＩＬＤとの電気的接続については図示していないが、配線ＩＬＢは、配線ＩＬとは異なる回路ＷＣＳ１に電気的に接続されているものとする。
　記憶装置ＭＩＮＴは、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）と呼ばれる記憶回路を有する構成を有している。具体的には、図３において、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］（ｍは１以上の整数とする）と、スイッチＲＳＷと、回路ＷＷＤと、回路ＲＷＤと、を有しており、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれは、トランジスタＦ１乃至トランジスタＦ３と、容量ＣＩと、を有する。
　トランジスタＦ１乃至トランジスタＦ３のそれぞれとしては、上述したとおり、ＯＳトランジスタを適用することができる。または、トランジスタＦ１乃至トランジスタＦ３のそれぞれとしては、Ｓｉトランジスタとしてもよい。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　また、記憶装置ＭＩＮＴに含まれているトランジスタとしてＯＳトランジスタを適用し、演算部ＣＬＰに含まれているトランジスタとしてＯＳトランジスタを適用することで、それぞれのＯＳトランジスタは同一の工程で同時に作製することができる場合がある。記憶装置ＭＩＮＴと、演算部ＣＬＰと、に含まれているＯＳトランジスタを同時に作製することによって、半導体装置ＳＤＶ１の作製時間を短縮することができる。
　トランジスタＦ１は、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、トランジスタＦ１のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＦ１は、線形領域で動作してもよい。また、トランジスタＦ１に流れる電流量を小さくするため、トランジスタＦ１は、サブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、例えば、トランジスタＦ１は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＦ２、及びトランジスタＦ３は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ２、及びトランジスタＦ３は、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＦ２、及びトランジスタＦ３は、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＦ２、及びトランジスタＦ３は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　スイッチＲＳＷとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳＷとしては、例えば、機械的なスイッチを適用してもよい。
　なお、本明細書等において、スイッチＲＳＷは、制御端子に高レベル電位が与えられているときオン状態になり、制御端子に低レベル電位が与えられているときオフ状態になるものとする。
　記憶装置ＭＩＮＴは、一例として、メモリセルＭＣＬがマトリクス状に配置された構成とすることができる。例えば、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］を１列として、それがを複数列配置された構成とすることができる。なお、図３の記憶装置ＭＩＮＴでは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］がＫ列配置されており、ここでは、そのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のみ図示している。
　記憶装置ＭＩＮＴのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］は、配線ＤＩＬ［ｕ］に電気的に接続されている。つまり、ｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］は、回路ＩＬＤに含まれている回路ＷＣＳ１のスイッチＳＷ［ｕ］に電気的に接続されている。
　メモリセルＭＣＬ［１］において、トランジスタＦ１の第１端子は、配線ＶＥＡに電気的に接続され、トランジスタＦ１の第２端子は、トランジスタＦ３の第１端子に電気的に接続され、トランジスタＦ１のゲートは、トランジスタＦ２の第１端子と、容量ＣＩの第１端子と、に電気的に接続されている。また、トランジスタＦ２の第２端子は、配線ＷＢＬ［ｕ］に電気的に接続され、トランジスタＦ２のゲートは、配線ＷＷＬ［１］に電気的に接続されている。また、トランジスタＦ３の第２端子は、配線ＲＢＬ［ｕ］に電気的に接続され、トランジスタＦ３のゲートは、配線ＲＷＬ［１］に電気的に接続されている。また、容量ＣＩの第２端子は、配線ＶＥＡに電気的に接続されている。
　また、メモリセルＭＣＬ［ｍ］において、トランジスタＦ１の第１端子は、配線ＶＥＡに電気的に接続され、トランジスタＦ１の第２端子は、トランジスタＦ３の第１端子に電気的に接続され、トランジスタＦ１のゲートは、トランジスタＦ２の第１端子と、容量ＣＩの第１端子と、に電気的に接続されている。また、トランジスタＦ２の第２端子は、配線ＷＢＬ［ｕ］に電気的に接続され、トランジスタＦ２のゲートは、配線ＷＷＬ［ｍ］に電気的に接続されている。また、トランジスタＦ３の第２端子は、配線ＲＢＬ［ｕ］に電気的に接続され、トランジスタＦ３のゲートは、配線ＲＷＬ［ｍ］に電気的に接続されている。また、容量ＣＩの第２端子は、配線ＶＥＡに電気的に接続されている。
　配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］は、回路ＷＷＤに電気的に接続されている。また、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］は、回路ＲＷＤに電気的に接続されている。
　また、配線ＲＢＬ［ｕ］は、スイッチＲＳＷの第１端子と、配線ＤＩＬ［ｕ］に電気的に接続されている。また、スイッチＲＳＷの第２端子は、配線ＶＤＬ２に電気的に接続されている。また、スイッチＲＳＷの制御端子は、配線ＳＬ１１に電気的に接続されている。
　配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のそれぞれは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における書き込みワード線としての機能を有する。また、回路ＷＷＤは、書き込みが行われるメモリセルを選択する駆動回路であって、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］のいずれか一に書き込み用の選択信号を送信する機能を有する。
　配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における読み出しワード線としての機能を有する。また、回路ＲＷＤは、読み出しが行われるメモリセルを選択する駆動回路であって、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のいずれか一に読み出し用の選択信号を送信する機能を有する。
　配線ＷＢＬ［ｕ］は、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における、書き込みデータ線（書き込みビット線と呼ばれる場合がある。）として機能する。なお、記憶装置ＭＩＮＴは、図１における記憶装置ＭＥＸＴから送られる情報を保持するため、配線ＷＢＬ［ｕ］は、記憶装置ＭＥＸＴに電気的に接続されている。つまり、配線ＷＢＬ［ｕ］は、記憶装置ＭＥＸＴから読み出された情報を記憶装置ＭＩＮＴに送信するための配線として機能する。
　配線ＲＢＬ［ｕ］は、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における、読み出しデータ線（読み出しビット線と呼ばれる場合がある。）として機能する。
　配線ＶＤＬ２は、記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から保持されたデータを読み出す前に、配線ＲＢＬ［ｕ］に所定の電位をプリチャージするための配線として機能する。そのため、配線ＶＤＬ２は、定電圧を与える配線とすることが好ましい。また、当該定電圧（配線ＲＢＬ［ｕ］にプリチャージする電圧）としては、例えば、高レベル電位とすることができる。
　配線ＶＥＡは、一例として、トランジスタＦ１の第１端子にソース電位を与える配線として機能する。そのため、配線ＶＥＡは、定電圧を与える配線とすることが好ましい。また、当該定電圧（配線ＲＢＬ［ｕ］にプリチャージする電圧）としては、例えば、低レベル電位とすることができる。
　また、配線ＶＥＡは、定電圧を与える配線として機能することで、容量ＣＩの第２端子の電位を固定することができる。これにより、容量ＣＩの第１端子をフローティング状態にすることで、容量ＣＩの第１端子−第２端子間の電圧、例えば、トランジスタＦ１のゲート−ソース間電圧を保持することができる。なお、容量ＣＩの第２端子は、配線ＶＥＡでなく、別の定電圧を与える配線に電気的に接続されていてもよい。
　配線ＳＬ１１は、スイッチＲＳＷのオン状態、オフ状態の切り替えを行う制御信号（デジタル値）を送信するための配線として機能する。
［記憶装置ＭＩＮＴへの書き込み動作］
　メモリセルＭＣＬ［１］に記憶装置ＭＥＸＴから読み出された情報を書き込む場合、初めに、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のそれぞれに低レベル電位を入力して、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれのトランジスタＦ３をオフ状態にする。次に、配線ＷＷＬ［１］に高レベル電位を入力し、配線ＷＷＬ［２］乃至配線ＷＷＬ［ｍ］に低レベル電位を入力する。これにより、メモリセルＭＣＬ［１］のトランジスタＦ２がオン状態となり、メモリセルＭＣＬ［２］乃至メモリセルＭＣＬ［ｍ］のそれぞれのトランジスタＦ２がオフ状態となる。ここで、配線ＷＢＬ［ｕ］に、記憶装置ＭＥＸＴから読み出された情報に応じた電位ＶＤＡＴＡが入力されることによって、メモリセルＭＣＬ［１］の容量ＣＩの第１端子の電位は、ＶＤＡＴＡとなる。その後、配線ＷＷＬ［１］に低レベル電位を入力して、メモリセルＭＣＬ［１］のトランジスタＦ２をオフ状態にすることによって、メモリセルＭＣＬ［１］に記憶装置ＭＥＸＴから読み出された情報としてＶＤＡＴＡを保持することができる。
［記憶装置ＭＩＮＴからの読み出し動作］
　メモリセルＭＣＬ［１］からＶＤＡＴＡを読み出して回路ＩＬＤに入力する場合、初めに、配線ＳＬ１１に高レベル電位を与えて、スイッチＲＳＷをオン状態にする。これにより、配線ＲＢＬ［ｕ］の電位は、配線ＶＤＬ２が与えられる高レベル電位となる。ここで、配線ＶＤＬ２が与える高レベル電位をＶＰＲとする。また、配線ＲＢＬ［ｕ］の電位がＶＰＲに達した後に、配線ＳＬ１１に低レベル電位を与えてスイッチＲＳＷをオフ状態にすることで、配線ＲＢＬ［ｕ］へのプリチャージが完了する。なお、このとき、配線ＤＩＬ［ｕ］の電位も高レベル電位であるＶＰＲとなるため、回路ＩＬＤにおいて、スイッチＳＷ［ｕ］はオフ状態となり、電流源ＣＣ［ｕ］で生成された電流は配線ＩＬに流れない。
　次に、配線ＲＷＬ［１］に高レベル電位を入力し、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｍ］に低レベル電位を入力する。これにより、メモリセルＭＣＬ［１］のトランジスタＦ２がオン状態となり、メモリセルＭＣＬ［２］乃至メモリセルＭＣＬ［ｍ］のそれぞれのトランジスタＦ２がオフ状態となる。このとき、メモリセルＭＣＬ［１］において、トランジスタＦ１の第２端子と配線ＲＢＬ［ｕ］との間が導通状態となるため、トランジスタＦ１の第２端子に電位ＶＰＲが与えられる。また、このとき、トランジスタＦ１のゲート−ソース間の電圧はＶＤＡＴＡ−ＶＳであって、ＶＤＡＴＡ−ＶＳがトランジスタＦ１のしきい値電圧Ｖｔｈよりも高いとき、トランジスタＦ１のソース−ドレイン間に電流が流れる。トランジスタＦ１のソース−ドレイン間に電流が流れることで、プリチャージされた配線ＲＢＬ［ｕ］の電位は低下していき、トランジスタＦ１の第２端子の電位が所定の電位まで下がったとき、トランジスタＦ１はオフ状態となる。または、ＶＤＡＴＡ−ＶＳがトランジスタＦ１のしきい値電圧Ｖｔｈよりも低いとき、トランジスタＦ１はオフ状態となるため、トランジスタＦ１のソース−ドレイン間に電流は流れない。このため、プリチャージされた配線ＲＢＬ［ｕ］の電位は変化しない。
　上記のとおり、容量ＣＩの第１端子に保持されている電圧に応じて、プリチャージされている配線ＲＢＬ［ｕ］の電位が変動するか否かが決まる。そのため、配線ＲＷＬ［１］に高レベル電位を入力してトランジスタＦ３をオン状態にした後に、配線ＲＢＬ［ｕ］の電位を測定することによって、容量ＣＩの第１端子に保持されている電圧を読み出すことができる。
　また、配線ＲＢＬ［ｕ］は、配線ＤＩＬ［ｕ］と導通状態であるため、配線ＲＢＬ［ｕ］の電位が変化することで、配線ＤＩＬ［ｕ］の電位も変化する。このため、メモリセルＭＣＬ［１］から読み出された情報に応じた電位が、回路ＷＣＳ１のスイッチＳＷ［ｕ］の制御端子に与えられるため、スイッチＳＷ［ｕ］のオンオフの状態が定まる。具体的には、ＶＤＡＴＡ−ＶＳがトランジスタＦ１のしきい値電圧Ｖｔｈよりも高いとき、配線ＤＩＬ［ｕ］の電位はＶＰＲよりも低くなるため、スイッチＳＷ［ｕ］はオン状態となる。一方、ＶＤＡＴＡ−ＶＳがトランジスタＦ１のしきい値電圧Ｖｔｈよりも低いとき、配線ＤＩＬ［ｕ］の電位はＶＰＲのまま変化しないため、スイッチＳＷ［ｕ］はオフ状態のままとなる。
　記憶装置ＭＩＮＴの構成、及び記憶装置ＭＩＮＴと回路ＩＬＤとの接続構成を、図３のとおりにすることによって、記憶装置ＭＩＮＴのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれに保持されている情報と、回路ＷＣＳ１のスイッチＳＷ［ｕ］のオンオフの状態を対応させることができる。また、図３の回路構成では、記憶装置からデータを読み出すための読み出し回路を不要にできるため、回路面積の低減、消費電力の削減などを図ることができる。
　半導体装置ＳＤＶ１として、図３に図示された構成を適用することによって、記憶装置ＭＩＮＴからデータを読み出して、当該データを演算部ＣＬＰの乗算セルに書き込むことができる。また、この動作を一定時間毎に行うことで、定期的に演算部ＣＬＰの乗算セルにおいて、リーク電流によって劣化したデータ（減少した電荷量の絶対値）を、元のデータ（元の電荷量の絶対値）に書き直すことができる。つまり、半導体装置ＳＤＶ１として、図３に図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作を容易に行うことができる。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例２＞＞
　また、本発明の一態様に係る、記憶装置ＭＩＮＴと回路ＩＬＤとの構成は、図３に示した回路構成に限定されない。記憶装置ＭＩＮＴと回路ＩＬＤとの構成は、場合によって、又は、状況に応じて、含まれている回路素子、接続構成などを変更してもよい。
　例えば、図３に示した記憶装置ＭＩＮＴと回路ＩＬＤとの構成は、図４に示す回路構成に変更してもよい。図４は、図３において、配線ＲＢＬ［ｕ］と、配線ＤＩＬ［ｕ］との電気的な経路の間に、回路ＢＦを設けた構成となっている。
　回路ＢＦは、例えば、バッファ回路、インバータ回路、ラッチ回路などの増幅回路が含まれている構成とすることができる。具体的には、回路ＢＦは、配線ＲＢＬ［ｕ］の電位を参照して、配線ＤＩＬ［ｕ］に、当該電位を増幅した電位を出力する機能を有することができる。
　図４に示すとおり、回路ＢＦを設けることによって、スイッチＳＷ［ｕ］の制御端子に入力される電位を安定させることができる。
　半導体装置ＳＤＶ１として、図４に図示された構成を適用することでも、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作を容易に行うことができる。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例３＞＞
　図５は、図２Ｂに示すとおり、回路ＩＬＤにデコーダＤＥＣが電気的に接続されている場合における、記憶装置ＭＩＮＴと、上述した回路ＩＬＤの一部と、演算部ＣＬＰと、を示した回路構成例である。図５に示すとおり、記憶装置ＭＩＮＴは、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］を介して、デコーダＤＥＣに電気的に接続され、回路ＩＬＤは、配線ＤＥＬ［１］乃至配線ＤＥＬ［Ｌ］を介して、デコーダＤＥＣに電気的に接続されている。
　また、演算部ＣＬＰについては、図３に図示した演算部ＣＬＰの説明を参酌する。
　なお、図５では、一例として、図３と同様に、ＮＯＳＲＡＭ（登録商標）と呼ばれる記憶回路を有する構成を有している。なお、図５の記憶装置ＭＩＮＴでは、図３に示すメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］と同様のメモリセルが、ｍ行Ｋ列のマトリクス状に配置されている構成となっている。また、図５では、当該マトリクス状に配置されているメモリセルをメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［ｍ，Ｋ］と記載している。また、図５の記憶装置ＭＩＮＴは、図３に図示されたスイッチＲＳＷに相当する、スイッチＲＳＷ［１］乃至スイッチＲＳＷ［Ｋ］と、回路ＷＷＤと、回路ＲＷＤと、を有する。
　なお、回路ＷＷＤ、及び回路ＲＷＤについては、図３に図示した回路ＷＷＤ、及び回路ＲＷＤの説明を参酌する。
　１列目に位置するメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［ｍ，１］は、配線ＷＢＬ［１］と、配線ＲＢＬ［１］と、に電気的に接続されている。また、Ｋ列目に位置するメモリセルＭＣＬ［１，Ｋ］乃至メモリセルＭＣＬ［ｍ，Ｋ］は、配線ＷＢＬ［Ｋ］と、配線ＲＢＬ［Ｋ］と、に電気的に接続されている。また、１行目に位置するメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［１，Ｋ］は、配線ＷＷＬ［１］と、配線ＲＷＬ［１］と、に電気的に接続されている。また、ｍ行目に位置するメモリセルＭＣＬ［ｍ，１］乃至メモリセルＭＣＬ［ｍ，Ｋ］は、配線ＷＷＬ［ｍ］と、配線ＲＷＬ［ｍ］と、に電気的に接続されている。
　また、配線ＲＢＬ［１］は、スイッチＲＳＷ［１］の第１端子と、配線ＤＩＬ［１］と、に電気的に接続されている。また、スイッチＲＳＷ［１］の第２端子は、配線ＶＤＬ２に電気的に接続されている。また、配線ＲＢＬ［Ｋ］は、スイッチＲＳＷ［ｍ］の第１端子と、配線ＤＩＬ［Ｋ］と、に電気的に接続されている。また、スイッチＲＳＷ［Ｋ］の第２端子は、配線ＶＤＬ２に電気的に接続されている。また、スイッチＲＳＷ［１］乃至スイッチＲＳＷ［Ｋ］のそれぞれの制御端子は、配線ＳＬ１１に電気的に接続されている。
　図５の記憶装置ＭＩＮＴにおいて、図３に示した記憶装置ＭＩＮＴと同様にデータの読み出し動作を行うことで、１行目乃至ｍ行目のいずれか一行の複数のメモリセルＭＣＬから読み出された情報をデコーダＤＥＣに入力することができる。
　例えば、図５の記憶装置ＭＩＮＴの読み出し動作で１行目に位置するメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［１，Ｋ］が選択された場合、メモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［１，Ｋ］から読み出されたそれぞれの情報は、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］を介して、デコーダＤＥＣに入力される。このとき、デコーダＤＥＣには、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］からＫビットのデータが送信されたことになる。デコーダＤＥＣは、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］から送信された２進数のデータから１０進数のデータに変換して、配線ＤＥＬ［１］乃至配線ＤＥＬ［２Ｋ−１］に出力する。これにより、回路ＩＬＤに含まれる回路ＷＣＳ２のスイッチＳＷ［１］乃至スイッチＳＷ［２Ｋ−１］のそれぞれの制御端子に、デコーダＤＥＣからの１０進数のデータが入力されて、当該データに応じて、スイッチＳＷ［１］乃至スイッチＳＷ［２Ｋ−１］のうちオン状態になるスイッチの数が定まる。つまり、記憶装置ＭＩＮＴのある一行に位置する複数のメモリセルＭＣＬに書き込まれている情報によって、スイッチＳＷ［１］乃至スイッチＳＷ［２Ｋ−１］のうちオン状態になるスイッチの数が決まり、オン状態となったスイッチの数に応じた電流が、回路ＷＣＳ２から配線ＩＬに流れる。
　半導体装置ＳＤＶ１として、図５に図示された構成を適用することによって、図３と同様に、記憶装置ＭＩＮＴからデータを読み出して、当該データを演算部ＣＬＰの乗算セルに書き込むことができる。また、この動作を一定時間毎に行うことで、定期的に演算部ＣＬＰの乗算セルにおいて、リーク電流によって劣化したデータ（減少した電荷量の絶対値）を、元のデータ（元の電荷量の絶対値）に書き直すことができる。つまり、半導体装置ＳＤＶ１として、図５に図示された構成を適用することでも、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作を容易に行うことができる。
　また、図３乃至図５に示した記憶装置ＭＩＮＴに含まれるメモリセルＭＣＬは、３個のトランジスタと、１個の容量素子と、を有する構成としたが、本発明の一態様は、これに限定されない。本発明の一態様は、例えば、記憶装置ＭＩＮＴに含まれるメモリセルＭＣＬが、２個のトランジスタと、１個の容量素子と、を有する構成としてもよい。そのような構成例を図６に示す。図６に示す記憶装置ＭＩＮＴのメモリセルＭＣＬは、トランジスタＦ３を含まない点と、容量ＣＩの第２端子が配線ＲＷＬに電気的に接続されている点と、で図３乃至図５に示した記憶装置ＭＩＮＴのメモリセルＭＣＬと異なっている。
　図６に示すメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］において、トランジスタＦ１の第２端子は、配線ＲＢＬ［ｕ］に電気的に接続されている。また、図６のメモリセルＭＣＬ［１］の容量ＣＩの第２端子は、配線ＲＷＬ［１］に電気的に接続され、図６のメモリセルＭＣＬ［ｍ］の容量ＣＩの第２端子は、配線ＲＷＬ［ｍ］に電気的に接続されている。
　メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれの容量ＣＩの第１端子に、記憶装置ＭＥＸＴから読み出された情報を書き込むとき、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］には高レベル電位が入力されていることが好ましい。また、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］の容量ＣＩの第１端子に情報を保持している間は、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］には低レベル電位が入力されていることが好ましい。特にこの場合、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］に低レベル電位が与えられることで、トランジスタＦ１がオフ状態になることが好ましい。また、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から容量ＣＩの第１端子に書き込まれた情報を読み出すとき、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］には高レベル電位が入力されていることが好ましい。特にこの場合、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］には高レベル電位が入力されることで、トランジスタＦ１がオン状態となることが好ましい。
　また、本発明の一態様は、例えば、図３乃至図６の記憶装置ＭＩＮＴにおいて、配線ＷＢＬ［ｕ］と、配線ＲＢＬ［ｕ］と、が共通の配線として、１本の配線にまとめられた構成としてもよい。図７は、図３の記憶装置ＭＩＮＴにおいて、配線ＷＢＬ［ｕ］と配線ＲＢＬ［ｕ］とを、配線ＲＢＬ［ｕ］として１本の配線にまとめた構成を示している。また、図７の記憶装置ＭＩＮＴの配線ＲＢＬ［ｕ］は、読み出しデータ線だけでなく、書き込みデータ線としても機能するため、記憶装置ＭＩＮＴは、スイッチＲＳＷに加えて、書き込み動作と読み出し動作のそれぞれを切り替えるためのスイッチＷＳＷと、スイッチＲＳＷ２と、を有する。
　図７の記憶装置ＭＩＮＴにおいて、スイッチＷＳＷは、配線ＷＢＬ［ｕ］と配線ＲＢＬ［ｕ］との間の電気的な経路に設けられ、スイッチＲＳＷ２は、配線ＲＢＬ［ｕ］と配線ＤＩＬ［ｕ］との間の電気的な経路に設けられている。
　また、スイッチＷＳＷ、及びスイッチＲＳＷ２としては、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　図７の記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれの容量ＣＩの第１端子に、記憶装置ＭＥＸＴから読み出された情報を書き込むとき、スイッチＷＳＷをオン状態にし、スイッチＲＳＷ及びスイッチＲＳＷ２のそれぞれをオフ状態にする。その後のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］の動作については、図３の記憶装置ＭＩＮＴの書き込み動作の説明を参酌する。また、図７の記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から容量ＣＩの第１端子に書き込まれた情報を読み出すとき、初めにスイッチＷＳＷをオフ状態にする。その後のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］の動作については、図３の記憶装置ＭＩＮＴの読み出し動作の説明を参酌する。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例４＞＞
　図３乃至図７に示した記憶装置ＭＩＮＴは、ＮＯＳＲＡＭ（登録商標）を有する回路構成としたが、本発明の一態様の半導体装置に係る記憶装置ＭＩＮＴは、これに限定されない。記憶装置ＭＩＮＴは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する回路構成としてもよい。
　図８は、記憶装置ＭＩＮＴと、上述した回路ＩＬＤの一部を示した回路構成例であって、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］と、回路ＳＡと、回路ＷＲＤと、を有する。また、記憶装置ＭＩＮＴに含まれているメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれは、トランジスタＦ４と、容量ＣＩ２と、を有するＤＲＡＭの構成となっている。
　トランジスタＦ４としては、例えば、図３乃至図７に示したトランジスタＦ２に適用できるトランジスタを用いることができる。そのため、トランジスタＦ４の構成などについては、本明細書等のトランジスタＦ２の説明を参酌する。
　特に、トランジスタＦ４として、ＯＳトランジスタを適用した場合、図８の記憶装置ＭＩＮＴは、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）と呼ばれることがある。
　記憶装置ＭＩＮＴは、一例として、メモリセルＭＣＬがマトリクス状に配置された構成とすることができる。例えば、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］を１列として、それが複数列配置された構成とすることができる。なお、図８の記憶装置ＭＩＮＴでは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］がＫ列配置されており、ここでは、そのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のみ図示している。
　記憶装置ＭＩＮＴのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］は、配線ＲＢＬ［ｕ］に電気的に接続されている。また、回路ＳＡは、配線ＷＢＬ［ｕ］と、配線ＲＢＬ［ｕ］と、配線ＤＩＬ［ｕ］と、に電気的に接続されている。
　メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれにおいて、トランジスタＦ４の第１端子は、容量ＣＩ２の第１端子に電気的に接続され、容量ＣＩ２の第２端子は、配線ＶＥＡに電気的に接続されている。トランジスタＦ４の第２端子は、配線ＲＢＬ［ｕ］に電気的に接続されている。
　メモリセルＭＣＬ［１］において、トランジスタＦ４のゲートは、配線ＷＲＬ［１］に電気的に接続されている。また、メモリセルＭＣＬ［ｍ］において、トランジスタＦ４のゲートは、配線ＷＲＬ［ｍ］に電気的に接続されている。
　また、配線ＷＲＬ［１］乃至配線ＷＲＬ［ｍ］は、回路ＷＲＤに電気的に接続されている。
　配線ＷＲＬ［１］乃至配線ＷＲＬ［ｍ］のそれぞれは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における書き込み動作及び読み出し動作を行うためのワード線としての機能を有する。また、回路ＷＲＤは、書き込み又は読み出しが行われるメモリセルを選択する駆動回路であって、配線ＷＲＬ［１］乃至配線ＷＲＬ［ｍ］のいずれか一に書き込み用、又は読み出し用の選択信号を送信する機能を有する。
　配線ＲＢＬ［ｕ］は、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］における書き込み動作及び読み出し動作を行うためのデータ線として機能する。
　配線ＶＥＡは、図３乃至図７に示す配線ＶＥＡと同様に、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位、などとすることができる。
　回路ＳＡは、例えば、配線ＷＢＬ［ｕ］に送信されている、記憶装置ＭＥＸＴから読み出された情報（電圧、電流など）を増幅して、配線ＲＢＬ［ｕ］に供給する機能を有する。また、回路ＳＡは、例えば、配線ＲＢＬ［ｕ］に送信されている、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から読み出された情報を増幅して、配線ＤＩＬ［ｕ］に送信する機能を有する。このため、図８の記憶装置ＭＩＮＴに含まれる回路ＳＡは、書き込み動作と読み出し動作とを切り替える回路、増幅回路（例えば、センスアンプなど）などを有する構成とすることができる。また、回路ＳＡは、このため読み出し回路と呼ばれることがある。また、回路ＳＡは、データの読み出し破壊が起きたメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一に対して、データを書き戻す機能を有してもよい。
　なお、図８のとおり、記憶装置ＭＩＮＴにＤＲＡＭ（又はＤＯＳＲＡＭ（登録商標））の記憶回路を設けた構成において、メモリセルＭＣＬに備える容量Ｃ１の容量値を大きくすることで、読み出し時におけるメモリセルＭＣＬから配線ＲＢＬ［ｕ］への読み出し信号（電圧）を大きくすることができる。容量Ｃ１の容量値を大きくする手段としては、例えば、容量Ｃ１にトレンチ型の容量を適用すればよい。
　なお、本発明の一態様は、図８に示した回路構成に限定されない。本発明の一態様は、場合によって、又は、状況に応じて、図８の回路構成を変更したものとしてもよい。例えば、図８に示した記憶装置ＭＩＮＴには、図３乃至図７に示したＮＯＳＲＡＭ（登録商標）の記憶回路を有する記憶装置ＭＩＮＴの構成を組み合わせることができる。
　例えば、本発明の一態様は、図５と同様に、図８の回路構成にデコーダＤＥＣが加わった構成としてもよい。具体例として、図９には、記憶装置ＭＩＮＴが、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］を介して、デコーダＤＥＣに電気的に接続され、回路ＩＬＤが、配線ＤＥＬ［１］乃至配線ＤＥＬ［Ｌ］を介して、デコーダＤＥＣに電気的に接続されている構成を示している。
　図９の記憶装置ＭＩＮＴでは、図８に示すメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］と同様のメモリセルが、ｍ行Ｋ列のマトリクス状に配置されている構成となっている。また、図９では、当該マトリクス状に配置されているメモリセルをメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［ｍ，Ｋ］と記載している。また、図９の記憶装置ＭＩＮＴは、図８に図示された回路ＳＡに相当する、回路ＳＡ［１］乃至回路ＳＡ［Ｋ］を有する。
　１列目に位置するメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［ｍ，１］は、配線ＲＢＬ［１］に電気的に接続されている。また、Ｋ列目に位置するメモリセルＭＣＬ［１，Ｋ］乃至メモリセルＭＣＬ［ｍ，Ｋ］は、配線ＲＢＬ［Ｋ］に電気的に接続されている。また、１行目に位置するメモリセルＭＣＬ［１，１］乃至メモリセルＭＣＬ［１，Ｋ］は、配線ＷＲＬ［１］に電気的に接続されている。また、ｍ行目に位置するメモリセルＭＣＬ［ｍ，１］乃至メモリセルＭＣＬ［ｍ，Ｋ］は、配線ＷＲＬ［ｍ］に電気的に接続されている。
　また、回路ＳＡ［１］は、配線ＷＢＬ［１］と、配線ＲＢＬ［１］と、配線ＤＩＬ［１］と、に電気的に接続されている。また、回路ＳＡ［Ｋ］は、配線ＷＢＬ［Ｋ］と、配線ＲＢＬ［Ｋ］と、配線ＤＩＬ［Ｋ］と、に電気的に接続されている。
　なお、デコーダＤＥＣと、回路ＩＬＤと、の電気的な接続については、図２Ｂの説明を参酌する。
　図９の記憶装置ＭＩＮＴにおいて、図８に示した記憶装置ＭＩＮＴと同様にデータの読み出し動作を行うことで、１行目乃至ｍ行目のいずれか一行の複数のメモリセルＭＣＬから読み出された情報をデコーダＤＥＣに入力することができる。
　半導体装置ＳＤＶ１として、図９に図示された構成を適用することによって、図３と同様に、記憶装置ＭＩＮＴからデータを読み出して、当該データを演算部ＣＬＰの乗算セルに書き込むことができる。また、この動作を一定時間毎に行うことで、定期的に演算部ＣＬＰの乗算セルにおいて、リーク電流によって劣化したデータ（減少した電荷量の絶対値）を、元のデータ（元の電荷量の絶対値）に書き直すことができる。つまり、半導体装置ＳＤＶ１として、図９に図示された構成を適用することでも、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作を容易に行うことができる。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例５＞＞
　図３乃至図７に示した記憶装置ＭＩＮＴは、ＮＯＳＲＡＭ（登録商標）を有する回路構成とし、図８及び図９に示した記憶装置ＭＩＮＴは、ＤＲＡＭ（又はＤＯＳＲＡＭ（登録商標））を有する回路構成としたが、本発明の一態様の半導体装置に係る記憶装置ＭＩＮＴは、これに限定されない。記憶装置ＭＩＮＴは、例えば、負荷回路ＬＣを有する回路構成としてもよい。
　図１０Ａは、記憶装置ＭＩＮＴと、上述した回路ＩＬＤの一部を示した回路構成例であって、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］と、回路ＩＶＣと、スイッチＷＳＷと、スイッチＲＳＷ２と、回路ＷＲＤと、を有する。また、記憶装置ＭＩＮＴに含まれているメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれは、トランジスタＦ４と、負荷回路ＬＣと、を有する。
　トランジスタＦ４としては、例えば、図３乃至図７に示したトランジスタＦ２に適用できるトランジスタを用いることができる。そのため、トランジスタＦ４の構成などについては、本明細書等のトランジスタＦ２の説明を参酌する。
　また、スイッチＷＳＷ、及びスイッチＲＳＷ２としては、図７に図示したスイッチＷＳＷ、及びスイッチＲＳＷ２の説明を参酌する。
　また、回路ＷＲＤについては、図８に図示した回路ＷＲＤの説明を参酌する。
　負荷回路ＬＣは、一例としては、第１端子と第２端子との間の抵抗値を変化させることができる回路である。負荷回路ＬＣの第１端子と第２端子との間の抵抗値を変化させることにより、負荷回路ＬＣの第１端子と第２端子との間に流れる電流量を変化させることができる。
　図１０Ａにおける、記憶装置ＭＩＮＴに含まれているメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれの構成としては、図８及び図９に示したメモリセルＭＣＬにおいて、容量ＣＩ２を負荷回路に置き換えた構成としている。具体的には、負荷回路ＬＣの第１端子は、トランジスタＦ４の第１端子に電気的に接続され、負荷回路ＬＣの第２端子は、配線ＶＥＡに電気的に接続されている。
　記憶装置ＭＩＮＴは、一例として、メモリセルＭＣＬがマトリクス状に配置された構成とすることができる。例えば、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］を１列として、それが複数列配置された構成とすることができる。なお、図１０Ａの記憶装置ＭＩＮＴでは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］がＫ列配置されており、ここでは、そのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のみ図示している。
　図１０Ａの記憶装置ＭＩＮＴにおいて、スイッチＷＳＷは、配線ＷＢＬ［ｕ］と配線ＲＢＬ［ｕ］との間の電気的な経路に設けられ、スイッチＲＳＷ２は、配線ＲＢＬ［ｕ］と回路ＩＶＣの入力端子との間の電気的な経路に設けられている。また、回路ＩＶＣの出力端子は、配線ＤＩＬ［ｕ］に電気的に接続されている。
　記憶装置ＭＩＮＴのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］は、配線ＲＢＬ［ｕ］に電気的に接続されている。また、回路ＩＶＣは、スイッチＲＳＷ２を介して、配線ＲＢＬ［ｕ］に電気的に接続されている。また、回路ＩＶＣは、配線ＤＩＬ［ｕ］に電気的に接続されている。
　配線ＶＥＡは、図３乃至図７に示す配線ＶＥＡと同様に、定電圧を与える配線として機能する。当該定電圧の大きさは、例えば、負荷回路ＬＣの構成に応じて、適宜決めればよい。
　回路ＩＶＣは、例えば、配線ＲＢＬ［ｕ］などに流れる、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から読み出された情報に応じた電流を電圧に変換して、当該電圧を配線ＤＩＬ［ｕ］に供給する機能を有する。また、回路ＩＶＣは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から情報を読み出すために、配線ＲＢＬ［ｕ］に所定の電圧を与える機能を有していてもよい。上記より、図１０Ａの記憶装置ＭＩＮＴに含まれる回路ＩＶＣは、読み出し回路としての機能を有する。
　図１０Ａの記憶装置ＭＩＮＴに含まれているメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］に、記憶装置ＭＥＸＴから読み出された情報を書き込むとき、書き込むメモリセルＭＣＬのトランジスタＦ４とスイッチＷＳＷとをオン状態にし、スイッチＲＳＷをオフ状態にする。その後に、記憶装置ＭＥＸＴから読み出された情報を、配線ＷＢＬ［ｕ］とスイッチＷＳＷと配線ＲＢＬ［ｕ］とを介して、書き込むメモリセルＭＣＬの負荷回路ＬＣに入力すればよい。また、図１０Ａの記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一から負荷回路ＬＣに書き込まれた情報を読み出すとき、初めにスイッチＷＳＷをオフ状態にし、スイッチＲＳＷ２をオン状態にする。次に、必要があれば、回路ＩＶＣによって配線ＲＢＬ［ｕ］に所望の電位を与える。その後、読み出しを行うメモリセルＭＣＬのトランジスタＦ４をオン状態にすることで、負荷回路ＬＣから回路ＩＶＣに当該情報に応じた量の電流が流れる（負荷回路ＬＣに保持されている情報によっては、電流が流れない場合もある。）。そして、回路ＩＶＣは、当該電流の量に応じた電圧を配線ＤＩＬ［ｕ］に出力して、回路ＩＬＤの回路ＷＣＳ１に含まれているスイッチＳＷ［ｕ］をオン状態、又はオフ状態にすることができる。
　負荷回路ＬＣとしては、例えば、図１０Ｂに図示するように、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに含まれる抵抗変化素子ＶＲを用いることができる。また、負荷回路ＬＣとしては、例えば、図１０Ｃに図示するように、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに含まれるＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ＭＲを含む負荷回路ＬＣとすることができる。また、負荷回路ＬＣとしては、例えば、図１０Ｄに図示するように、相変化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子（本明細書等では、便宜上、相変化メモリＰＣＭと呼称する。）を用いることができる。
　また、負荷回路ＬＣとしては、例えば、図１０Ｅに図示するように、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに用いられる一対の電極によって挟まれた強誘電体キャパシタＦＥＣを用いることができる。図１０Ｅでは、強誘電体キャパシタＦＥＣの第１端子は、トランジスタＦ４の第１端子に電気的に接続され、強誘電体キャパシタＦＥＣの第２端子は、配線ＶＥＡに電気的に接続されている。
　なお、この場合、配線ＶＥＡは、定電圧を供給する配線ではなく、強誘電体キャパシタの強誘電体膜を分極させる、又は強誘電体膜の分極を反転させるためのプレート線として機能する。
　例えば、強誘電体キャパシタＦＥＣへの記憶装置ＭＥＸＴからの情報を書き込み動作は、トランジスタＦ４をオン状態にして、配線ＲＢＬに当該情報に応じた電圧、及び配線ＶＥＡに所定の電圧を与えて、強誘電体キャパシタＦＥＣに含まれる強誘電体膜を分極させることによって行われる。また、強誘電体キャパシタＦＥＣから書き込んだ情報の読み出し動作は、トランジスタＦ４をオン状態にした後に、配線ＶＥＡへパルス電圧を与えることによって行われる。なお、配線ＶＥＡに与えるパルス電圧の高さは、書き込み時に与える配線ＶＥＡへの電圧と同じであってもよい。強誘電体キャパシタＦＥＣは、配線ＶＥＡからのパルス電圧によって分極反転が起きたかどうかで、保持されている情報が“０”か“１”かを判定する。強誘電体キャパシタＦＥＣは、強誘電体膜で分極反転が起きた時、トランジスタＦ４を介して配線ＲＢＬに電流が流れる。配線ＲＢＬに流れる電流の量は、例えば、積分回路（または、電流電荷（ＩＱ）変換回路）、電流電圧変換回路の構成を有する回路ＩＶＣを用いることによって取得することができる。また、当該電流の量によって、回路ＩＬＤの回路ＷＣＳ１に含まれているスイッチＳＷ［ｕ］のオン状態、又はオフ状態が決まる。その結果、回路ＷＣＳ１に含まれているスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のそれぞれのオンオフの状態によって、配線ＩＬに流れる電流量が決まる。
　なお、図１０に示した記憶装置ＭＩＮＴは、メモリセルＭＣＬに負荷回路ＬＣが含まれている構成としたが、本発明の一態様は、これに限定されない。本発明の一態様は、例えば、記憶装置ＭＩＮＴに含まれるメモリセルＭＣＬは、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が含まれる構成としてもよい。
　この場合の記憶装置ＭＩＮＴとしては、例えば、図１１に図示されている構成となる。なお、図１１の記憶装置ＭＩＮＴは、一例として、メモリセルＭＣＬがマトリクス状に配置された構成とすることができる。例えば、記憶装置ＭＩＮＴは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］を１列として、それが複数列配置された構成とすることができる。なお、図１１の記憶装置ＭＩＮＴでは、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］がＫ列配置されており、ここでは、そのｕ列目のメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のみ図示している。
　図１１の記憶装置ＭＩＮＴにおいて、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれは、トランジスタＦ４と、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、を有する。また、トランジスタＦ４の第１端子は、インバータ回路ＩＮＶ１の出力端子と、インバータ回路ＩＮＶ２の入力端子と、に電気的に接続され、インバータ回路ＩＮＶ１の入力端子は、インバータ回路ＩＮＶ２の出力端子に電気的に接続されている。つまり、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれにおいて、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２のそれぞれによってインバータループ回路が構成されている。
　また、メモリセルＭＣＬ［１］のトランジスタＦ４のゲートは、配線ＷＲＬ［１］に電気的に接続され、メモリセルＭＣＬ［ｍ］のトランジスタＦ４のゲートは、配線ＷＲＬ［ｍ］に電気的に接続されている。また、メモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のトランジスタＦ４の第２端子は、配線ＲＢＬ［ｕ］に電気的に接続されている。
　また、図１１の記憶装置ＭＩＮＴに含まれている回路ＷＲＤ、及び配線ＷＲＬ［１］乃至配線ＷＲＬ［ｍ］については、図１０の記憶装置ＭＩＮＴの記載を参酌する。
　また、図１１の記憶装置ＭＩＮＴは、スイッチＷＳＷと、スイッチＲＳＷと、スイッチＲＳＷ２と、を有する。なお、図１１に示すスイッチＷＳＷと、スイッチＲＳＷと、スイッチＲＳＷ２と、配線ＷＢＬ［ｕ］と、配線ＶＤＬ２と、配線ＲＢＬ［ｕ］と、配線ＤＩＬ［ｕ］と、のそれぞれの機能と接続構成は、図７の記憶装置ＭＩＮＴの記載を参酌する。
　図１１の記憶装置ＭＩＮＴに含まれているメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］に、記憶装置ＭＥＸＴから読み出された情報を書き込むとき、書き込むメモリセルＭＣＬのトランジスタＦ４とスイッチＷＳＷとをオン状態にし、スイッチＲＳＷとスイッチＲＳＷ２とオフ状態にする。その後に、記憶装置ＭＥＸＴから読み出された情報を、配線ＷＢＬ［ｕ］とスイッチＷＳＷと配線ＲＢＬ［ｕ］とを介して、書き込むメモリセルＭＣＬのインバータループ回路に入力すればよい。また、図１１の記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一からインバータループ回路に書き込まれた情報を読み出すとき、初めにスイッチＷＳＷ及びスイッチＲＳＷ２をオフ状態にし、スイッチＲＳＷをオン状態にして、配線ＲＢＬ［ｕ］に配線ＶＤＬ２の電位（例えば、高レベル電位）を与えて初期化する。その後、読み出しを行うメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のいずれか一のトランジスタＦ４をオン状態にし、スイッチＲＳＷ２をオン状態にする。これにより、読み出しを行うメモリセルＭＣＬから配線ＲＢＬ［ｕ］とスイッチＲＳＷ２と、配線ＤＩＬとを介して、回路ＩＬＤに、読み出した情報を入力することができる。当該情報に応じて配線ＤＩＬの電位が定まるため、回路ＩＬＤの回路ＷＣＳ１に含まれているスイッチＳＷ［ｕ］のオン状態、又はオフ状態が決まる。その結果、回路ＷＣＳ１に含まれているスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のそれぞれのオンオフの状態によって、配線ＩＬに流れる電流量が決まる。
　また、上記以外に、記憶装置ＭＩＮＴに適用できる記憶装置としては、例えば、フラッシュメモリなどが挙げられる。
　半導体装置ＳＤＶ１として、図１０、図１１などに図示された構成を適用することによって、図３と同様に、記憶装置ＭＩＮＴからデータを読み出して、当該データを演算部ＣＬＰの乗算セルに書き込むことができる。また、この動作を一定時間毎に行うことで、定期的に演算部ＣＬＰの乗算セルにおいて、リーク電流によって劣化したデータ（減少した電荷量の絶対値）を、元のデータ（元の電荷量の絶対値）に書き直すことができる。つまり、半導体装置ＳＤＶ１として、図１０、図１１などに図示された構成を適用することでも、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作を容易に行うことができる。
＜＜記憶装置ＭＩＮＴと回路ＩＬＤの構成例６＞＞
　ここでは、図３乃至図１０に記載の記憶装置ＭＩＮＴと、回路ＩＬＤと、演算部ＣＬＰと、の電気的な接続構成とは異なる、半導体装置ＳＤＶ１に適用可能な記憶装置ＭＩＮＴと、回路ＩＬＤと、演算部ＣＬＰと、の電気的な接続構成について説明する。
　図１２は、図３の記憶装置ＭＩＮＴ、及び記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの電気的な接続構成の変更例を示している。図１２に示す接続構成は、記憶装置ＭＩＮＴが回路ＲＷＤを有していない点で、図３の接続構成と異なっている。また、記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］乃至メモリセルＭＣＬ［ｍ］のそれぞれに電気的に接続されている配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］は、演算部ＣＬＰの配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれと電気的に接続されている。
　詳しくは、配線ＷＬ［１］乃至配線ＷＬ［ｍ］は、演算部ＣＬＰにおける乗算セル（図１２では回路ＭＰ［１］乃至回路ＭＰ［ｍ］と記載している。）に情報を書き込むための書き込みデータ線として機能する。なお、配線ＷＬ［１］乃至配線ＷＬ［ｍ］については、実施の形態２で説明する。また、配線ＷＬ［１］乃至配線ＷＬ［ｍ］のそれぞれは、回路ＷＬＤに電気的に接続されている。回路ＷＬＤは、演算部ＣＬＰにおける、情報を書き込むため乗算セル（回路ＭＰ）を選択するための選択信号を送信する駆動回路としての機能を有する。
　つまり、図１２の接続構成は、記憶装置ＭＩＮＴの読み出しワード線として機能する配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］と、演算部ＣＬＰの書き込みデータ線として機能する配線ＷＬ［１］乃至配線ＷＬ［ｍ］と、が互いに共有された構成となっている。演算部ＣＬＰの回路ＷＬＤによって選択信号を配線ＲＷＬ［１］（配線ＷＬ［１］）乃至配線ＲＷＬ［ｍ］（配線ＷＬ［ｍ］）のいずれか一に送信することで、記憶装置ＭＩＮＴにおける所定のメモリセルＭＣＬから情報を読み出すことができる。
　また、記憶装置ＭＩＮＴの読み出しワード線（配線ＲＷＬ）と演算部ＣＬＰの書き込みデータ線（配線ＷＬ）が１本の配線としてまとめられているため、記憶装置ＭＩＮＴにおける所定のメモリセルＭＣＬから情報を読み出すとき、そのメモリセルＭＣＬと同じ行に位置する、演算部ＣＬＰの乗算セル（回路ＭＰ）にも選択信号が入力される。つまり、記憶装置ＭＩＮＴにおける所定のメモリセルＭＣＬから情報を読み出されたときには、乗算セル（回路ＭＰ）に含まれている書き込みトランジスタもオン状態となる。
　例えば、記憶装置ＭＩＮＴの１行目に位置するＫ個のメモリセルＭＣＬ［１］から情報を読み出すとき、回路ＷＬＤから配線ＲＷＬ［１］（配線ＷＬ［１］）に選択信号が送られる。このとき、１行目に位置するＫ個のメモリセルＭＣＬ［１］のそれぞれに保持された情報に応じた電位が読み出されて、それぞれの電位が回路ＩＬＤの回路ＷＣＳ１に入力される。回路ＷＣＳ１では、それぞれの電位に応じてスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のそれぞれのオンオフの状態が決まる。つまり、回路ＷＣＳ１から配線ＩＬに流れる電流量は、スイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のオンオフの状態の組み合わせによって決まる。さらに、演算部ＣＬＰにおいて、配線ＷＬ［１］（配線ＲＷＬ［１］）に選択信号が送信されているため、１行目に位置する乗算セル（回路ＭＰ）に含まれている書き込みトランジがオン状態となる。このため、回路ＩＬＤが出力する当該電流量の電流は、配線ＩＬを介して、１行目に位置する乗算セル（回路ＭＰ）に流れることになる。これにより、記憶装置ＭＩＮＴのメモリセルＭＣＬに保持された情報を、演算部ＣＬＰの乗算セル（回路ＭＰ）に書き込むことができる。
　また、半導体装置ＳＤＶ１に、図１２の構成を適用することによって、記憶装置ＭＩＮＴに、読み出し時の駆動回路である回路ＲＷＤを含まない構成とすることができるため、記憶装置ＭＩＮＴの面積を低減することができる。
　また、本発明の一態様に係る、記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成は、図１２に示した回路構成に限定されない。記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成は、場合によって、又は、状況に応じて、含まれている回路素子、接続構成などを変更してもよい。
　例えば、記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成は、図１３に示すとおり、図１２の記憶装置ＭＩＮＴと回路ＩＬＤとの間に、図４で説明した回路ＢＦを設けてもよい。
　図１３の記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成では、配線ＲＢＬ［ｕ］と、配線ＤＩＬ［ｕ］との電気的な経路の間に、回路ＢＦが設けられている。また、回路ＢＦとしては、例えば、図４の説明と同様に、バッファ回路、インバータ回路、ラッチ回路などの増幅回路が含まれている構成とすることができる。
　特に、回路ＢＦを、配線ＲＢＬ［ｕ］の電位を一時的に保持するラッチ回路の構成を有することで、演算部ＣＬＰの乗算セル（回路ＭＰ）への情報の書き込み速度を速くすることができる場合がある。この場合、例えば、図１４Ａの記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成のとおり、演算部ＣＬＰに配線ＷＬ［０］を設けて、配線ＷＬ［０］と配線ＲＷＬ［１］とを電気的に接続し、配線ＷＬ［１］と配線ＲＷＬ［２］とを電気的に接続すればよい。つまり、記憶装置ＭＩＮＴの配線ＲＷＬ［ｉ］（ここでのｉを１以上ｍ以下とする）と演算部ＣＬＰの配線ＷＬ［ｉ−１］とを電気的に接続すればよい。なお、演算部ＣＬＰにおいて配線ＷＬ［０］には、乗算セル（回路ＭＰ）を設けなくてもよい。
　また、回路ＢＦとしては、一例として、図１４Ｂに示した構成とすることができる。回路ＢＦは、ラッチ回路ＬＡＴ１と、ラッチ回路ＬＡＴ２と、インバータ回路ＩＮＶと、を有する。ラッチ回路ＬＡＴ１の入力端子は、配線ＲＢＬ［ｕ］に電気的に接続され、ラッチ回路ＬＡＴ１の出力端子は、ラッチ回路ＬＡＴ２の入力端子に電気的に接続され、ラッチ回路ＬＡＴ２の出力端子は、配線ＤＩＬ［ｕ］に電気的に接続されている。また、ラッチ回路ＬＡＴ１のイネーブル信号入力端子（クロック信号入力端子と呼ばれる場合がある。）には、配線ＣＬＫが電気的に接続され、インバータ回路ＩＮＶの入力端子には、配線ＣＬＫが電気的に接続され、インバータ回路ＩＮＶの出力端子には、ラッチ回路ＬＡＴ２のイネーブル信号入力端子が電気的に接続されている。
　図１４Ａの記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成における動作例について説明する。初めに、回路ＷＬＤから配線ＷＬ［０］に選択信号を送信して、記憶装置ＭＩＮＴの１行目に位置するメモリセルＭＣＬ［１］に保持された情報を読み出す。読み出された情報は電位として、配線ＲＢＬ［ｕ］を介して回路ＢＦの入力端子に入力される。このとき、回路ＢＦにおいて、配線ＣＬＫに第１電位（例えば、高レベル電位又は低レベル電位の一方）が入力されることで、ラッチ回路ＬＡＴ１は、配線ＲＢＬ［ｕ］から入力された電位を保持して、ラッチ回路ＬＡＴ１の出力端子に出力する。更に、ここで、配線ＣＬＫに第２電位（例えば、高レベル電位又は低レベル電位の他方）が入力されることで、ラッチ回路ＬＡＴ２は、ラッチ回路ＬＡＴ１の出力端子からの電位を保持して、ラッチ回路ＬＡＴ２の出力端子に出力する。また、配線ＣＬＫに第２電位（例えば、高レベル電位又は低レベル電位の他方）が入力されるタイミングで、回路ＷＬＤから配線ＷＬ［１］に選択信号を送信して、記憶装置ＭＩＮＴの１行目に位置するメモリセルＭＣＬ［１］に保持された情報を読み出す。これにより、読み出された情報は電位として、配線ＲＢＬ［ｕ］を介して回路ＢＦの入力端子に入力される。一方、演算部ＣＬＰにおいて、配線ＷＬ［１］に選択信号が送信されているため、１行目の乗算セル（回路ＭＰ）の書き込みトランジスタがオン状態となる。このとき、回路ＢＦのラッチ回路ＬＡＴ２の出力端子は、記憶装置ＭＩＮＴのメモリセルＭＣＬ［１］から読み出された情報に応じた電位が出力されるため、回路ＩＬＤは、配線ＩＬに対して、当該電位に応じた電流を流す。そして、配線ＩＬから乗算セル（回路ＭＰ）に当該電流が流れて、乗算セル（回路ＭＰ）に当該情報が書き込まれる。
　半導体装置ＳＤＶ１において、図１４Ａの記憶装置ＭＩＮＴと回路ＩＬＤと演算部ＣＬＰとの接続構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータに対する再書き込みの動作において、記憶装置ＭＩＮＴに保持された情報を演算部ＣＬＰの乗算セルへ書き込む速度を速くすることができる。
　なお、上述の動作例では、回路ＢＦをラッチ回路ＬＡＴ１及びラッチ回路ＬＡＴ２を直列に接続した構成を有するものとして説明したが、回路ＢＦは２つのラッチ回路を直列でなく並列に接続した構成を有するものとしてもよい（図示しない。）。例えば、一方のラッチ回路では、記憶装置ＭＩＮＴから送られる情報（電圧）を取得し、他方のラッチ回路では、回路ＩＬＤに事前に取得した情報（電圧）を送信する構成とすればよい。
　なお、半導体装置ＳＤＶ１の構成としては、上述した、図３乃至図９、図１０Ａ、図１１乃至図１３、図１４Ａなどの構成から選択して、それらを組み合わせた構成としてもよい。
＜半導体装置の構成例２＞
　次に、図１の半導体装置ＳＤＶ１とは異なる、演算回路に保持されるデータの補充が可能な半導体装置について説明する。
　図１５は、本発明の一態様である半導体装置ＳＤＶ２の構成例を示すブロック図である。半導体装置ＳＤＶ２は、一例として、回路ＩＬＤと、演算部ＣＬＰと、回路ＬＭＮＴと、を有する。また、図１５には、半導体装置ＳＤＶ２との電気的な接続の構成を示すため、記憶装置ＭＥＸＴも図示している。
　半導体装置ＳＤＶ２は、例えば、半導体装置ＳＤＶ１と同様に、１枚の基板ＢＳＥに回路素子などを形成することで、作製することができる。
　例えば、基板ＢＳＥをシリコンが含まれる半導体基板とすることで、演算部ＣＬＰに含まれているトランジスタ、回路ＩＬＤに含まれているトランジスタ、及び回路ＬＭＮＴに含まれているトランジスタのそれぞれをＳｉトランジスタとして基板ＢＳＥ上に形成することができる。
　半導体装置ＳＤＶ２に備えられる回路ＩＬＤは、一例として、半導体装置ＳＤＶ２の外部に設けられている記憶装置ＭＥＸＴによって読み出された情報を取得して、当該情報に応じた電流、電圧などを後述する演算部ＣＬＰに与える。当該情報は、演算部ＣＬＰによって演算を行うためのデータとして扱われる。
　半導体装置ＳＤＶ２は、記憶装置ＭＩＮＴを有していない構成となっているため、半導体装置ＳＤＶ２は、半導体装置ＳＤＶ１と異なり、記憶装置ＭＥＸＴによって読み出された情報を回路ＩＬＤに直接入力する構成となっている。そのため、回路ＩＬＤが電流源回路として機能する場合、回路ＩＬＤは、記憶装置ＭＥＸＴから読み出された情報に応じた電流を、演算部ＣＬＰに含まれている回路に直接供給する。なお、回路ＩＬＤは、演算部ＣＬＰに電流を供給するための電流源回路として設けるのではなく、例えば、記憶装置ＭＥＸＴから読み出された情報に応じた電圧を演算部ＣＬＰに入力するための電圧源回路（電圧生成回路）として設けてもよい。
　なお、回路ＩＬＤが電流源回路として機能する場合、回路ＩＬＤの具体的な構成については、図２Ａ乃至図２Ｃの回路ＩＬＤの説明を参酌する。
　演算部ＣＬＰは、乗算セルとして機能する回路を複数有する。なお、演算部ＣＬＰに関しては、図１Ａの半導体装置ＳＤＶ１に含まれている演算部ＣＬＰの説明を参酌する。また、演算部ＣＬＰの回路構成、及び演算部ＣＬＰにおける積和演算の原理については、実施の形態２で詳述する。
　回路ＬＭＮＴは、演算部ＣＬＰに含まれている乗算セル（又は回路ＬＭＮＴに含まれている記憶素子）に保持されている情報（例えば、電流、電圧など）を監視する機能を有する。具体的には、例えば、当該乗算セルに保持されている情報（例えば、電流、電圧など）が、電荷のリークなどによって変動したときに、回路ＬＭＮＴは、記憶装置ＭＥＸＴなどに命令信号を送信する。記憶装置ＭＥＸＴは、当該命令信号を受けることで、記憶装置ＭＥＸＴから当該情報を読み出して、当該情報を回路ＩＬＤに送信し、回路ＩＬＤから当該乗算セルに当該情報の再書き込み（記憶素子への電荷の補充）を行う。また、このとき、回路ＬＭＮＴに含まれている記憶素子についても、同様に元の情報への書き直しも行われる。これにより、演算部ＣＬＰの乗算セルに保持されるデータの劣化を防ぐことができる。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例１＞＞
　次に、図１５の半導体装置ＳＤＶ２に含まれている回路ＬＭＮＴの構成例について説明する。
　図１６に示す回路ＬＭＮＴは、回路ＬＭＣ［ｉ］（ｉは１以上で配線ＩＬの本数と同じ値以下の整数とする。）を有する。また、回路ＬＭＣ［ｉ］は、メモリセルＤＣと、スイッチＤＳＷ１と、を有する。また、メモリセルＤＣは、トランジスタＭ１ｄと、トランジスタＭ２ｄと、容量Ｃ１ｄと、を有する。なお、図１６には、回路ＬＭＮＴの他に、回路ＩＬＤ、及び演算部ＣＬＰを含む半導体装置ＳＤＶ２、更に、記憶装置ＭＥＸＴと回路ＥＸＭＮＴも図示している。
　回路ＬＭＮＴにおいて、回路ＬＭＣ［ｉ］は複数設けられる場合がある。具体的には、回路ＬＭＮＴは、回路ＩＬＤに電気的に接続されている配線ＩＬの本数と同じ数の回路ＬＭＣ［ｉ］が１行に配置された構成とすることができる。例えば、配線ＩＬの本数が２ｍ本であった場合、回路ＬＭＮＴは、１行に回路ＬＭＣ［１］乃至回路ＬＭＣ［２ｍ］が配置された構成とすることができる。
　スイッチＤＳＷ１としては、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　記憶装置ＭＥＸＴは、回路ＩＬＤに電気的に接続されている。また、回路ＩＬＤは、配線ＩＬに電気的に接続されている。また、回路ＥＸＭＮＴは、記憶装置ＭＥＸＴに電気的に接続されている。
　配線ＩＬは、スイッチＤＳＷ１の第１端子に電気的に接続され、スイッチＤＳＷ１の第２端子は配線ＤＬｄに電気的に接続されている。また、配線ＤＬｄは、回路ＥＸＭＮＴと、メモリセルＤＣと、に電気的に図示されている。
　メモリセルＤＣにおいて、トランジスタＭ１ｄの第１端子は、配線ＶＥｄに電気的に接続され、トランジスタＭ１ｄの第２端子は、配線ＤＬｄに電気的に接続され、トランジスタＭ１ｄのゲートは、容量Ｃ１ｄの第１端子と、トランジスタＭ２ｄの第１端子と、に電気的に接続されている。トランジスタＭ２ｄの第２端子は、配線ＤＬｄに電気的に接続され、トランジスタＭ２ｄのゲートは配線ＷＬｄに電気的に接続されている。また、容量Ｃ１ｄの第２端子は、配線ＶＥｄに電気的に接続されている。また、図１６では、トランジスタＭ１ｄのゲートと、容量Ｃ１ｄの第１端子と、トランジスタＭ２ｄの第１端子と、の電気的な接続点をノードｎ１ｄとしている。
　配線ＤＬｄは、一例として、メモリセルＤＣの容量Ｃ１ｄの第１端子に書き込むためのデータを送信するための配線として機能する。また、配線ＤＬｄは、一例として、メモリセルＤＣの容量Ｃ１ｄの第１端子の電位に応じた電流を流す配線としても機能する。
　配線ＷＬｄは、一例として、メモリセルＤＣにおける書き込みワード線として機能する。
　配線ＶＥｄは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　トランジスタＭ１ｄは、例えば、演算部ＣＬＰの乗算セル（回路ＭＣ）に含まれている、実施の形態２で説明するトランジスタＭ１と同様の構造とすることが好ましい。また、トランジスタＭ２ｄは、例えば、演算部ＣＬＰの乗算セル（回路ＭＣ）に含まれている、実施の形態２で説明するトランジスタＭ２と同様の構造とすることが好ましい。例えば、トランジスタＭ１がＳｉトランジスタであって、トランジスタＭ２がＯＳトランジスタである場合、トランジスタＭ１ｄはＳｉトランジスタとすることが好ましく、かつトランジスタＭ２ｄはＯＳトランジスタとすることが好ましい。また、容量Ｃ１ｄは、演算部ＣＬＰの乗算セル（回路ＭＣ）に含まれている、実施の形態２で説明する容量Ｃ１と同様の構造とすることが好ましい。
　また、トランジスタＭ１ｄとしては、例えば、トランジスタＦ１に適用できるトランジスタを用いることができる。また、トランジスタＭ２ｄとしては、例えば、トランジスタＦ２に適用できるトランジスタを用いることができる。
　回路ＥＸＭＮＴは、一例として、半導体装置ＳＤＶ２の外部に設けられている。また、回路ＥＸＭＮＴは、一例として、回路ＬＭＣ［ｉ］に含まれているメモリセルＤＣの容量Ｃ１ｄの第１端子に保持されている電位（又は、電荷量）を監視する機能を有する。具体的には、例えば、回路ＥＸＭＮＴは、配線ＤＬｄから入力された電流量を取得して、当該電流量と所望の電流量を比較する。当該電流量が所望の電流量以下になったとき、又は所望の電流量未満になったとき、回路ＥＸＭＮＴは、メモリセルＤＣ及び演算部ＣＬＰに含まれる乗算セルに保持されている電圧が低くなっている（又は、電荷量の絶対値が小さくなっている）と判断して、メモリセルＤＣ及び演算部ＣＬＰに含まれている乗算セルに元々保持されていたデータと、同じデータを再度書き込む命令信号を外部の記憶装置ＭＥＸＴ、回路ＩＬＤなどに送信する。
　次に、図１６の回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ１をオン状態にし、トランジスタＭ２ｄをオン状態にする。トランジスタＭ２ｄがオン状態になることで、ノードｎ１ｄとトランジスタＭ１ｄの第２端子との間が導通状態となり、ノードｎ１ｄと、トランジスタＭ１ｄの第２端子と、のそれぞれの電位は概ね等しくなる。
　このとき、例えば、回路ＩＬＤが電流源回路であるとき、回路ＩＬＤから、配線ＩＬを介して配線ＤＬｄに電流量をＩ０とする初期化用の電流を流す。なお、初期化用の電流は、例えば、図２Ａ乃至図２Ｃに図示されている回路ＩＬＤに含まれる回路ＷＣＳ１、又は回路ＷＣＳ２から出力される電流とすることができる。この場合、例えば、初期化用の電流量Ｉ０は、回路ＷＣＳ１、又は回路ＷＣＳ２が生成できる電流量の最小値であるＩｕｔとしてもよいし、最大値である（２Ｋ−１）×Ｉｕｔとしてもよい。
　トランジスタＭ２ｄがオン状態となるため、容量Ｃ１ｄの第１端子には、配線ＤＬｄから流れる電荷が充電される。最終的には、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）に電流量Ｉ０の電流が流れ、かつ、ノードｎ１ｄの電位は電流量Ｉ０に応じた高さとなる。このときの、ノードｎ１ｄの電位をＶｎｄとする。
　また、例えば、回路ＩＬＤが電圧源回路であるとき、回路ＩＬＤから、配線ＩＬとトランジスタＭ２ｄを介して、容量Ｃ１ｄの第１端子に電圧が書き込まれるものとする。このとき、回路ＩＬＤから容量Ｃ１ｄの第１端子に書き込む電圧をＶｎｄとする。そして、このとき、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）には、電流量Ｉ０の電流が流れるものとする。なお、ここでは、配線ＶＥＤが低レベル電位、又は接地電位として、配線ＤＬｄから配線ＶＥｄに正の電流が流れるものとする。
　回路ＩＬＤが電流源回路、又は電圧源回路のどちらかの場合でも、容量Ｃ１ｄの第１端子の電位がＶｎｄになったときに、トランジスタＭ２ｄをオフ状態にすることによって、メモリセルＤＣの容量Ｃ１ｄの第１端子に電位Ｖｎｄを保持することができる。このとき、メモリセルＤＣの容量Ｃ１ｄの第１端子に電位Ｖｎｄを保持することによって、トランジスタＭ１ｄは、電流量Ｉ０を流す電流源として機能するようになる。なお、トランジスタＭ２ｄをオフ状態にした後は、スイッチＤＳＷ１をオフ状態にしてもよい。
　トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めるとき、スイッチＤＳＷ１をオフ状態にする。これにより、メモリセルＤＣから、配線ＤＬｄを介して、回路ＥＸＭＮＴに電流量Ｉ０の電流が流れる。具体的には、回路ＥＸＭＮＴから、配線ＤＬｄを介してメモリセルＤＣに正の電流が流れる。
　ここで、容量Ｃ１ｄの第１端子に保持されている電位Ｖｎｄが、電荷のリークなどによって低下したとき、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流の量はＩ０から減少する。メモリセルＤＣから配線ＤＬｄを介して回路ＥＸＭＮＴに流れる電流量が、所望の電流量以下になったとき、又は所望の電流量未満になったとき、回路ＥＸＭＮＴは、メモリセルＤＣに保持されているデータが劣化していると判定して、記憶装置ＭＥＸＴに、演算部ＣＬＰの乗算セルに再度書き込むためのデータの読み出しと、当該データの回路ＩＬＤへの送信とを行わせる命令信号（例えば、パルス信号）を送信する。
　なお、ここでの所望の電流量とは、回路ＩＬＤから、配線ＩＬを介して配線ＤＬｄに流した電流量Ｉ０よりも小さい電流量とする。ここでの電流量Ｉ０よりも小さい電流量としては、例えば、電流量Ｉ０の０．９５倍、０．９０倍、０．８０倍などとすることができる。
　記憶装置ＭＥＸＴに当該命令信号が入力されることで、記憶装置ＭＥＸＴは、記憶装置ＭＥＸＴに保持されている情報を読み出して、半導体装置ＳＤＶ２に送信する。そして、半導体装置ＳＤＶ２は、回路ＩＬＤによって当該情報を演算部ＣＬＰに含まれている乗算セルへ書き込み、また、メモリセルＤＣに元の電圧（又は電流）を書き込む。これにより、演算部ＣＬＰの乗算セル、及びメモリセルＤＣが保持している劣化したデータに対して、データの再書き込み（電荷の補充）を行うことができる。
　半導体装置ＳＤＶ２として、図１６に図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータの劣化（リーク電流による電荷量の絶対値の減少）を容易に検知することができる。また、検知することによって、演算部ＣＬＰの乗算セル、及びメモリセルＤＣに対するデータの再書き込み（電荷の補充）を行うことができる。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例２＞＞
　次に、図１６の回路ＬＭＮＴの構成とは異なる、図１５の半導体装置ＳＤＶ２に適用できる回路ＬＭＮＴの構成例について説明する。
　図１７Ａに示す回路ＬＭＮＴは、回路ＬＭＣ［ｉ］（ｉは１以上で配線ＩＬの本数と同じ値以下の整数とする。）を有する。また、回路ＬＭＣ［ｉ］は、メモリセルＤＣと、回路ＤＴＣと、スイッチＤＳＷ１と、スイッチＤＳＷ２と、を有する。また、メモリセルＤＣは、トランジスタＭ１ｄと、トランジスタＭ２ｄと、容量Ｃ１ｄと、を有する。なお、図１７Ａには、回路ＬＭＮＴの他に、回路ＩＬＤ、及び演算部ＣＬＰを含む半導体装置ＳＤＶ２、更に、記憶装置ＭＥＸＴも図示している。
　また、図１７Ａに示すメモリセルＤＣは、図１６に示すメモリセルＤＣと同様の構成となっている。そのため、図１７ＡのメモリセルＤＣ含まれているトランジスタＭ１ｄ、トランジスタＭ２ｄ、及び容量Ｃ１ｄと、図１７Ａに図示されている配線ＶＥｄ、配線ＷＬｄ、及び配線ＤＬｄと、については、図１６の回路ＬＭＮＴの説明を参酌する。
　図１７Ａの回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］を複数有することができる。具体的には、例えば、回路ＬＭＮＴは、回路ＩＬＤに電気的に接続されている配線ＩＬの本数と同じ数の回路ＬＭＣ［ｉ］を１行に配置された構成とすることができる。
　スイッチＤＳＷ１、及びスイッチＤＳＷ２としては、図１６のスイッチＤＳＷ１と同様に、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　記憶装置ＭＥＸＴは、回路ＩＬＤに電気的に接続されている。また、回路ＩＬＤは、配線ＩＬに電気的に接続されている。
　配線ＩＬは、スイッチＤＳＷ１の第１端子に電気的に接続され、スイッチＤＳＷ１の第２端子は配線ＤＬｄに電気的に接続されている。また、配線ＤＬｄは、スイッチＤＳＷ２の第１端子に電気的に接続され、スイッチＤＳＷ２の第２端子は、回路ＤＴＣの第１入力端子に電気的に接続され、回路ＤＴＣの第２入力端子は配線ＩＲＦＥに電気的に接続され、回路ＤＴＣの出力端子は、記憶装置ＭＥＸＴに電気的に接続されている。また、配線ＩＲＦＥは、一例として、回路ＩＬＤに電気的に接続されている。
　回路ＤＴＣは、回路ＤＴＣの第１入力端子に入力された電流を監視する機能を有する。具体的には、例えば、回路ＤＴＣは、回路ＤＴＣの第１入力端子に入力された電流量と、回路ＤＴＣの第２入力端に入力された電流量（以下、参照電流の量と呼称する。）を比較して、回路ＤＴＣの第１入力端子に入力された電流が参照電流の量以下、又は参照電流の量未満になったときに、回路ＤＴＣの出力端子から、例えば、記憶装置ＭＥＸＴに対する命令信号（例えば、パルス電圧など）を出力する機能を有する。つまり、回路ＤＴＣは、電流比較器などを有する構成とすることができる。回路ＤＴＣが、電流比較器を有する構成とする場合、回路ＤＴＣとしては、例えば、実施の形態２で後述する回路ＡＣＴＦ［ｊ］の構成を適用することができる。そのため、回路ＤＴＣは、実施の形態２で説明する回路ＡＣＴＦ［ｊ］と共用することができる。
　なお、厳密には、図１７Ａにおける回路ＬＭＮＴでは、回路ＤＴＣの第１端子からスイッチＤＳＷ２、及び配線ＤＬｄを介してメモリセルＤＣに正の電流が流れる。このため、回路ＤＴＣの第２端子に入力される電流は、回路ＤＴＣの第２端子から配線ＩＲＦＥに流れる正の電流とすることが好ましい。
　このため、配線ＩＲＦＥは、一例として、参照電流として定電流を与える配線として機能する。また、詳しくは後述するが、回路ＤＴＣの第１入力端子には、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流の量Ｉ０が入力される。そして、参照電流とする定電流は、例えば、電流量Ｉ０よりも小さい電流量とすることができる。具体的には、電流量Ｉ０よりも小さい電流量とは、例えば、電流量Ｉ０の０．９５倍、０．９０倍、０．８０倍などとすることができる。
　また、参照電流は、回路ＩＬＤで生成してもよい。例えば、図１７Ａでは、回路ＩＬＤは、配線ＩＲＦＥに電気的に接続されているため、回路ＩＬＤは、回路ＩＬＤで生成した参照電流を配線ＩＲＦＥに供給することができる。
　また、記憶装置ＭＥＸＴは、回路ＤＴＣから命令信号を受け取ることで、記憶装置ＭＥＸＴから再書き込み用のデータ（元々乗算セルに書き込まれていたデータ）を読み出す。また、読み出されたデータは、回路ＩＬＤを介して、演算部ＣＬＰに入力される。
　この場合の回路ＩＬＤの構成例を図１７Ｂに示す。図１７Ｂに示す回路ＩＬＤは、一例として、回路ＷＣＳ１と、回路ＷＣＳＡと、を有する。
　図１７Ｂの回路ＷＣＳ１は、図２Ａの回路ＷＣＳ１の一部であって、メモリセルＤＣへの書き込みに関係する回路素子を抜粋して記載している。具体的には、図１７Ｂの回路ＷＣＳ１では、例えば、電流源ＣＣ［ｕ］とスイッチＳＷ［ｕ］とを抜粋して、図示している。このとき、スイッチＳＷ［ｕ］以外のスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］はオフ状態とするものとし、電流源ＣＣ［ｕ］以外の電流源ＣＣ［１］乃至電流源ＣＣ［Ｋ］で生成される電流は、配線ＩＬに流れないものとする。
　また、図１７Ｂの回路ＷＣＳＡは、電流源ＣＣＡと、トランジスタＦ６Ａと、トランジスタＦ６Ｂと、を有する。電流源ＣＣＡの入力端子は、配線ＶＤＬに電気的に接続され、電流源ＣＣＡの出力端子は、トランジスタＦ６Ｂの第１端子と、トランジスタＦ６Ｂのゲートと、トランジスタＦ６Ａのゲートと、に電気的に接続され、トランジスタＦ６Ｂの第２端子は、配線ＶＳＥに電気的に接続されている。トランジスタＦ６Ａの第１端子は、配線ＩＲＦＥに電気的に接続され、トランジスタＦ６Ａの第２端子は、配線ＶＳＥに電気的に接続されている。
　配線ＶＳＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などすることができる。
　トランジスタＦ６Ａ、及びトランジスタＦ６Ｂとしては、例えば、Ｓｉトランジスタとすることが好ましい。また、Ｓｉトランジスタ以外としては、ＯＳトランジスタ、Ｇｅなどがチャネル形成領域に含まれるトランジスタ、化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　また、電流源ＣＣ［ｕ］と電流源ＣＣＡのそれぞれで生成される電流量は互いに等しいものとする。
　回路ＷＣＳＡのトランジスタＦ６Ａ、及びトランジスタＦ６Ｂの構成は、カレントミラー回路の構成となっている。そのため、トランジスタＦ６Ａ、及びトランジスタＦ６Ｂのそれぞれのサイズ（例えば、チャネル長、チャネル幅、構造など）が等しい場合、理想的には、トランジスタＦ６Ｂの第１端子−第２端子間に流れる電流量と、トランジスタＦ６Ａの第１端子−第２端子間に流れる電流量と、が等しくなる。つまり、電流源ＣＣＡで生成された電流の量と、トランジスタＦ６Ａの第１端子−第２端子間に流れる電流量と、が等しくなる。
　なお、図１７Ａの回路ＬＭＮＴでは、回路ＤＴＣの第２端子から配線ＩＲＦＥに正の電流が流れる構成となっているため、図１７Ｂに示す回路ＩＬＤの回路ＷＣＳＡは、配線ＩＲＦＥからトランジスタＦ６Ａの第１端子の向きに正の電流が流れる構成となっている。
　ここで、トランジスタＦ６ＡのＷ長とＬ長との比Ｗ／Ｌを、トランジスタＦ６ＢのＷ長とＬ長との比Ｗ／Ｌよりも小さくすることで、トランジスタＦ６Ａの第１端子−第２端子間に流れる電流量は、トランジスタＦ６Ｂの第１端子−第２端子間に流れる電流量（つまり、電流源ＣＣＡで生成される電流の量）よりも小さくすることができる。
　回路ＩＬＤの構成を図１７Ｂに示す構成にすることによって、上記のとおり、配線ＩＲＦＥに流れる電流量を、配線ＩＬに流れる電流量よりも小さくすることができる。なお、トランジスタＦ６ＡのＷ長とＬ長との比Ｗ／Ｌと、トランジスタＦ６ＢのＷ長とＬ長との比Ｗ／Ｌと、を同じにして、電流源ＣＣ［ｕ］で生成する電流量を増やして、電流量Ｉ０と参照電流とに差をつけてもよい。
　次に、図１７Ａの回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ１をオン状態にし、スイッチＤＳＷ２をオフ状態にし、トランジスタＭ２ｄをオン状態にする。次に、図１６の回路ＬＭＮＴと同様に、メモリセルＤＣの容量Ｃ１ｄの第１端子に電圧Ｖｎｄを書き込み、トランジスタＭ２ｄをオフ状態にして、ノードｎ１ｄの電圧を保持する。
　このとき、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）には、電流量Ｉ０とする初期化用の電流が流れるものとする。その後、スイッチＤＳＷ１をオフ状態にして、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流を停止させる。
　トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めるとき、スイッチＤＳＷ１をオフ状態、スイッチＤＳＷ２をオン状態にする。これにより、回路ＤＴＣの第１入力端子から、スイッチＤＳＷ２と配線ＤＬｄとを介して、配線ＶＥｄに、トランジスタＭ１ｄの第１端子−第２端子に流れる電流量Ｉ０の電流が流れる。
　ここで、容量Ｃ１ｄの第１端子に保持されている電位Ｖｎｄが、電荷のリークなどによって低下したとき、トランジスタＭ１ｄの第１端子−第２端子に流れる電流の量はＩ０から減少する。回路ＤＴＣの第１入力端子から配線ＶＥｄに流れる電流量が、配線ＩＲＦＥから流れる参照電流の量以下になったとき、又は参照電流の量未満になったとき、回路ＤＴＣは、メモリセルＤＣに保持されているデータが劣化していると判定して、回路ＤＴＣの出力端子から、記憶装置ＭＥＸＴに対して、記憶装置ＭＥＸＴから再書き込み用のデータ（元々乗算セルに書き込まれていたデータ）を読み出すための命令信号を送信する。これによって、記憶装置ＭＥＸＴから読み出された当該データは、回路ＩＬＤを介して、演算部ＣＬＰに入力され、劣化したデータに対して当該データの上書きが行われる。また、このとき、メモリセルＤＣに保持されている電位に対しても、劣化前のデータ（電位Ｖｎｄ）に直すことが好ましい。
　半導体装置ＳＤＶ２として、図１７Ａに図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータの劣化（リーク電流による電荷量の絶対値の減少）を容易に検知することができる。また、検知することによって、演算部ＣＬＰの乗算セル、及びメモリセルＤＣに対するデータの再書き込み（電荷の補充）を行うことができる。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例３＞＞
　ここでは、図１６、及び図１７Ａの回路ＬＭＮＴとは異なる、半導体装置ＳＤＶ２に適用できる回路ＬＭＮＴの構成例について説明する。
　図１８Ａに示す回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］（ｉは１以上で配線ＩＬの本数と同じ値以下の整数とする。）を有する。但し、図１８Ａの回路ＬＭＣ［ｉ］は、メモリセルＤＣと、回路ＣＭＰＤと、スイッチＤＳＷ１と、を有する点で、図１６の回路ＬＭＣ［ｉ］と異なる。なお、図１８Ａには、回路ＩＬＤも図示している。
　また、図１８Ａに示すメモリセルＤＣは、図１６に示すメモリセルＤＣと同様の構成となっている。そのため、図１８ＡのメモリセルＤＣ含まれているトランジスタＭ１ｄ、トランジスタＭ２ｄ、及び容量Ｃ１ｄと、図１８Ａに図示されている配線ＶＥｄ、配線ＷＬｄ、及び配線ＤＬｄと、については、図１６の回路ＬＭＮＴの説明を参酌する。
　図１８Ａの回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］を複数有することができる。具体的には、例えば、回路ＬＭＮＴは、回路ＩＬＤに電気的に接続されている配線ＩＬの本数と同じ数の回路ＬＭＣ［ｉ］を１行に配置された構成とすることができる。
　スイッチＤＳＷ１としては、図１６のスイッチＤＳＷ１と同様に、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　配線ＩＬは、スイッチＤＳＷ１の第１端子に電気的に接続され、スイッチＤＳＷ１の第２端子は配線ＤＬｄに電気的に接続されている。また、回路ＣＭＰＤの第１入力端子は、トランジスタＭ１ｄのゲートと、トランジスタＭ２ｄの第２端子と、容量Ｃ１の第１端子と、に電気的に接続されている。回路ＣＭＰＤの第２入力端子は、配線ＶＲＦＥに電気的に接続されている。回路ＣＭＰＤの出力端子は、配線ＲＳＵＬに電気的に接続されている。また、配線ＶＲＦＥは、回路ＩＬＤに電気的に接続されている。なお、図示していないが、配線ＲＳＵＬは、記憶装置ＭＥＸＴに電気的に接続されている。
　配線ＶＲＦＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、回路ＩＬＤ（電流源回路、又は電圧源回路）によってノードｎ１ｄに書き込まれる電圧Ｖｎｄよりも低い電圧とすることができる。具体的には、電圧Ｖｎｄよりも低い電圧とは、例えば、電圧Ｖｎｄの０．９５倍、０．９０倍、０．８０倍などとすることができる。以後、配線ＶＲＦＥが与える定電圧を、参照電位と呼称する。
　また、参照電位は、回路ＩＬＤで生成してもよい。例えば、図１８Ａでは、回路ＩＬＤは、配線ＩＲＦＥに電気的に接続されているため、回路ＩＬＤは、回路ＩＬＤで生成した参照電流を配線ＩＲＦＥに供給することができる。
　この場合の回路ＩＬＤの構成例を図１９に示す。図１９に示す回路ＩＬＤは、一例として、回路ＷＣＳ１と、回路ＷＣＳＡと、を有する。
　図１９に示す回路ＷＣＳ１は、図２Ａの回路ＷＣＳ１の一部であって、メモリセルＤＣへの書き込みに関係する回路素子を抜粋して記載している。具体的には、図１９の回路ＷＣＳ１では、例えば、電流源ＣＣ［ｕ］とスイッチＳＷ［ｕ］とを抜粋して、図示している。このとき、スイッチＳＷ［ｕ］以外のスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］はオフ状態とするものとし、電流源ＣＣ［ｕ］以外の電流源ＣＣ［１］乃至電流源ＣＣ［Ｋ］で生成される電流は、配線ＩＬに流れないものとする。
　また、図１９の回路ＷＣＳＡは、電流源ＣＣＢと、トランジスタＦ７を有する。電流源ＣＣＢの入力端子は、トランジスタＦ７の第１端子と、トランジスタＦ７のゲートと、配線ＶＲＦＥに電気的に接続され、トランジスタＦ７の第２端子は、配線ＶＳＥに電気的に接続されている。
　トランジスタＦ７としては、例えば、図１７Ｂで図示したトランジスタＦ６Ａ、トランジスタＦ６Ｂ、又は図１７Ａで図示したトランジスタＭ１ｄに適用できるトランジスタを用いることができる。
　また、電流源ＣＣ［ｕ］と電流源ＣＣＢのそれぞれで生成される電流量は互いに等しいものとする。
　回路ＷＣＳＢのトランジスタＦ７は、ダイオード接続の構成となっている。また、トランジスタＦ７と電流源ＣＣＢの接続構成は、図１８ＡのメモリセルＤＣに着目すると、トランジスタＭ２ｄがオン状態のときのトランジスタＭ１ｄと電流源ＣＣ［ｕ］の接続構成と概ね一致する。このとき、トランジスタＦ７とトランジスタＭ１ｄとのサイズ（例えば、チャネル長、チャネル幅、構造など）が等しい場合、理想的には、トランジスタＦ７の第１端子（ゲート）の電位と、ノードｎ１ｄの電位と、が等しくなる。
　ここで、トランジスタＦ７のＷ長とＬ長との比Ｗ／Ｌを、トランジスタＭ１ｄのＷ長とＬ長との比Ｗ／Ｌよりも大きくすることで、トランジスタＦ７の第１端子（ゲート）の電位を、ノードｎ１ｄの電位Ｖｎｄよりも小さくすることができる。なお、トランジスタＦ７ＡのＷ長とＬ長との比Ｗ／Ｌと、トランジスタＭ１ｄのＷ長とＬ長との比Ｗ／Ｌと、を同じにして、電流源ＣＣ［ｕ］で生成する電流量を増やすことで、ノードｎ１ｄに保持されるＶｎｄと参照電位とに差をつけてもよい。
　回路ＩＬＤの構成を図１９に示す構成にすることによって、上記のとおり、配線ＶＲＦＥに与えられる電位を、ノードｎ１ｄの電位Ｖｎｄよりも小さくすることができる。
　回路ＣＭＰＤは、回路ＣＭＰＤの第１入力端子に入力された電圧と、回路ＣＭＰＤの第２入力端子に入力された電圧と、を比較して、その比較結果を回路ＣＭＰＤの出力端子に出力する機能を有する。そのため、回路ＣＭＰＤとしては、例えば、電圧比較器などを有する構成とすることができる。
　次に、図１８Ａの回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ１をオン状態にし、トランジスタＭ２ｄをオン状態にする。次に、図１６の回路ＬＭＮＴと同様に、メモリセルＤＣの容量Ｃ１ｄの第１端子に電圧Ｖｎｄを書き込み、トランジスタＭ２ｄをオフ状態にして、ノードｎ１ｄの電圧を保持する。
　このとき、回路ＣＭＰＤの第１入力端子は、ノードｎ１ｄの電圧Ｖｎｄが入力される。また、回路ＣＭＰＤの第２入力端子には、Ｖｎｄよりも低い参照電位が入力される。
　次に、例えば、時間経過などによって、ノードｎ１ｄの電圧Ｖｎｄがリークなどによって参照電位よりも低くなった時、回路ＣＭＰＤの出力端子から出力される信号（電圧）が変化する。例えば、回路ＣＭＰＤは、ノードｎ１ｄの電位が参照電位よりも高いとき、出力端子から低レベル電位を出力し、ノードｎ１ｄの電位が参照電位よりも低いとき、出力端子から高レベル電位を出力するものとすると、ノードｎ１ｄの電圧が参照電位よりも低くなったとき、回路ＣＭＰＤの出力端子から出力される電位は、低レベル電位から高レベル電位に変化する。つまり、回路ＣＭＰＤは、メモリセルＤＣに保持されているデータが劣化していると判定して、回路ＣＭＰＤの出力端子から出力される信号（電圧）を変化させる。このため、当該信号（電圧）を、演算部ＣＬＰの乗算セルに保持されているデータ、及びメモリセルＤＣに保持されている電位に対する、再書き込み動作のトリガー信号とすることができる。
　記憶装置ＭＥＸＴに回路ＣＭＰＤからの信号（電圧）の変化が入力されることで、記憶装置ＭＥＸＴは、記憶装置ＭＥＸＴに保持されているデータ（元々乗算セルに書き込まれていたデータ）を読み出して、半導体装置ＳＤＶ２に送信する。これによって、記憶装置ＭＥＸＴから読み出された当該データは、回路ＩＬＤを介して、演算部ＣＬＰに入力され、劣化したデータに対して当該データの上書きが行われる。また、このとき、メモリセルＤＣに保持されている電位に対しても、劣化前のデータ（電位Ｖｎｄ）に直すことが好ましい。
　図１８Ａでは、メモリセルＤＣのノードｎ１ｄの電位を監視して、当該電位が参照電位よりも低くなった時に、当該電位の検知を行う回路ＬＭＮＴの構成を説明したが、本発明の一態様の半導体装置に備わる回路は、これに限定されない。本発明の一態様の半導体装置に備わる回路としては、例えば、図１８Ａの回路ＬＭＮＴの構成を、場合によって、又は状況に応じて変更したものとしてもよい。
　例えば、図１８Ａの回路ＬＭＮＴではノードｎ１ｄの電位を監視しているため、メモリセルＤＣがトランジスタＭ１ｄを有さない構成としてもよい。具体的には、回路ＬＭＮＴは、図１８Ｂに示すとおり、メモリセルＤＣにはトランジスタＭ１ｄが設けられていない構成とすることができる。
　また、例えば、図１８Ｃに示す回路ＬＭＮＴのとおり、回路ＣＭＰＤの代わりに、バッファ回路として機能する回路ＢＦ２を設けてもよい。具体的には、図１８Ｃの回路ＬＭＮＴは、回路ＢＦ２の入力端子に、容量Ｃ１ｄの第１端子と、トランジスタＭ１ｄのゲートと、トランジスタＭ２ｄの第１端子と、が電気的に接続され、回路ＢＦ２の出力端子に配線ＲＳＵＬが電気的に接続されている構成となっている。回路ＢＦ２としては、例えば、ソースフォロワ回路、オペアンプを用いたボルテージフォロワ回路などを含む構成とすることができる。
　また、例えば、図１８Ｄに示す回路ＬＭＮＴのとおり、回路ＣＭＰＤと回路ＢＦ２とを有する構成としてもよい。具体的には、図１８Ｄの回路ＬＭＮＴは、回路ＢＦ２の入力端子に、容量Ｃ１ｄの第１端子と、トランジスタＭ１ｄのゲートと、トランジスタＭ２ｄの第１端子と、が電気的に接続され、回路ＢＦ２の出力端子に回路ＣＭＰＤの第１入力端子が電気的に接続され、回路ＣＭＰＤの第２入力端子に配線ＶＲＦＥに電気的に接続され、回路ＣＭＰＤの出力端子に配線ＲＳＵＬに電気的に接続されている構成となっている。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例４＞＞
　次に、図１６、図１７Ａ、及び図１８Ａ乃至図１８Ｄとは異なる、半導体装置ＳＤＶ２に適用できる回路ＬＭＮＴの構成例について説明する。
　図２０Ａに示す回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］（ｉは１以上で配線ＩＬの本数と同じ値以下の整数とする。）を有する。但し、図２０Ａの回路ＬＭＣ［ｉ］は、メモリセルＤＣと、回路ＤＴＣと、スイッチＤＳＷ２と、スイッチＤＳＷ３と、スイッチＤＳＷ４と、を有する点で、図１６の回路ＬＭＣ［ｉ］と異なる。なお、図２０には、回路ＩＬＤも図示している。
　また、図２０Ａに示すメモリセルＤＣは、図１６に示すメモリセルＤＣと同様の構成となっている。そのため、図１６のメモリセルＤＣ含まれているトランジスタＭ１ｄ、トランジスタＭ２ｄ、及び容量Ｃ１ｄと、図２０Ａに図示されている配線ＶＥｄ、配線ＷＬｄ、及び配線ＤＬｄと、については、図１６の回路ＬＭＮＴの説明を参酌する。
　図２０Ａの回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］を複数有することができる。具体的には、例えば、回路ＬＭＮＴは、回路ＩＬＤに電気的に接続されている配線ＩＬの本数と同じ数の回路ＬＭＣ［ｉ］を１行に配置された構成とすることができる。
　スイッチＤＳＷ２乃至スイッチＤＳＷ４としては、図１６のスイッチＤＳＷ１と同様に、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　配線ＩＬは、スイッチＤＳＷ４の第１端子に電気的に接続され、スイッチＤＳＷ４の第２端子は配線ＤＬｄに電気的に接続されている。また、スイッチＤＳＷ２の第１端子は、配線ＤＬｄに電気的に接続され、回路ＤＴＣの第１入力端子は、スイッチＤＳＷ２の第２端子に電気的に接続されている。また、スイッチＤＳＷ３の第１端子は、配線ＩＬに電気的に接続され、回路ＤＴＣの第２入力端子は、スイッチＤＳＷ３の第２入力端子に電気的に接続されている。回路ＤＴＣの出力端子は、配線ＲＳＵＬに電気的に接続されている。なお、図示していないが、配線ＲＳＵＬは、記憶装置ＭＥＸＴに電気的に接続されている。
　回路ＤＴＣについては、図１６に図示した回路ＬＭＮＴに含まれている回路ＤＴＣの説明を参酌する。
　次に、図２０Ａの回路ＬＭＮＴを適用した場合の回路ＩＬＤの構成例について説明する。
　図２０Ｂは、図２０Ａの回路ＬＭＮＴを適用した場合の回路ＩＬＤの構成例であって、回路ＷＣＳ１と、回路ＷＣＳＤと、を有する。
　図２０Ｂに示す回路ＷＣＳ１は、図２Ａの回路ＷＣＳ１の一部であって、メモリセルＤＣへの書き込みに関係する回路素子を抜粋して記載している。具体的には、図２０Ｂの回路ＷＣＳ１では、例えば、電流源ＣＣ［ｕ］とスイッチＳＷ［ｕ］とを抜粋して、図示している。このとき、スイッチＳＷ［ｕ］以外のスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］はオフ状態とするものとし、電流源ＣＣ［ｕ］以外の電流源ＣＣ［１］乃至電流源ＣＣ［Ｋ］で生成される電流は、配線ＩＬに流れないものとする。
　また、図２０Ｂの回路ＷＣＳＤは、電流源ＣＣＤと、スイッチＳＷＮと、を有する。スイッチＳＷＮの第１端子は、スイッチＳＷ［ｕ］の第２端子と、配線ＩＬと、に電気的に接続され、スイッチＳＷＮの第２端子は、電流源ＣＣＤの入力端子に電気的に接続され、電流源ＣＣＤの出力端子は、配線ＶＳＥに電気的に接続されている。
　スイッチＳＷＮとしては、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。また、スイッチＳＷＮに電気的なスイッチとしてトランジスタを用いる場合は、ｎチャネル型トランジスタとすることが好ましい。
　また、電流源ＣＣＤは、一例として、ゲートにバイアス電圧、ソースに低レベル電位、又は接地電位（配線ＶＳＥが与える電位）が与えられるｎチャネル型トランジスタを有する構成とすることが好ましい。
　また、電流源ＣＣＤが生成する電流量は、電流源ＣＣ［ｕ］が生成する電流量よりも小さいものとする。具体的には、例えば、電流源ＣＣ［ｕ］が生成する電流量をＩ０としたとき、電流源ＣＣＤが生成する電流量は、電流量Ｉ０の０．９５倍、０．９０倍、０．８０倍などとすることができる。以後、電流源ＣＣＤが生成する電流を参照電流と呼称する。
　次に、図２０Ａの回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ４をオン状態にし、スイッチＤＳＷ２及びスイッチＤＳＷ３をオフ状態にし、トランジスタＭ２ｄをオン状態にする。また、このとき、図２０Ｂにおいて、スイッチＳＷ［ｕ］をオン状態にし、スイッチＳＷＮをオフ状態にする。これにより、回路ＩＬＤから配線ＩＬを介してメモリセルＤＣに電流量Ｉ０の電流が流れる。次に、図１６の回路ＬＭＮＴと同様に、メモリセルＤＣの容量Ｃ１ｄの第１端子に電圧Ｖｎｄを書き込み、トランジスタＭ２ｄをオフ状態にして、ノードｎ１ｄの電圧を保持する。
　このとき、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）には、電流量Ｉ０とする初期化用の電流が流れるものとする。その後、スイッチＤＳＷ１をオフ状態にして、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流を停止させる。
　トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めるとき、スイッチＤＳＷ４をオフ状態、スイッチＤＳＷ２をオン状態にする。これにより、回路ＤＴＣの第１入力端子から、スイッチＤＳＷ２と配線ＤＬｄとを介して、配線ＶＥｄに、トランジスタＭ１ｄの第１端子−第２端子に流れる電流量Ｉ０の電流が流れる。
　また、スイッチＤＳＷ２がオン状態となるタイミングで、スイッチＤＳＷ３をオン状態にする。また、図２０Ｂにおいて、スイッチＳＷ［ｕ］をオフ状態にし、スイッチＳＷＮをオン状態にする。これにより、回路ＤＴＣの第２入力端子から、スイッチＤＳＷ３と配線ＩＬとスイッチＳＷＮとを介して、配線ＶＳＥに参照電流が流れる。
　ここで、容量Ｃ１ｄの第１端子に保持されている電位Ｖｎｄが、電荷のリークなどによって低下したとき、トランジスタＭ１ｄの第１端子−第２端子に流れる電流の量はＩ０から減少する。回路ＤＴＣの第１入力端子から配線ＶＥｄに流れる電流量が、配線ＩＬから流れる参照電流の量以下になったとき、又は参照電流の量未満になったとき、回路ＤＴＣは、メモリセルＤＣに保持されているデータが劣化していると判定して、記憶装置ＭＥＸＴに、演算部ＣＬＰの乗算セルに再度書き込むためのデータの読み出しと、当該データの回路ＩＬＤへの送信とを行わせる命令信号（例えば、パルス信号）を送信する。
　以降は、図１６の回路ＬＭＮＴと同様に、記憶装置ＭＥＸＴが当該命令信号を受け取って、記憶装置ＭＥＸＴが記憶装置ＭＥＸＴに保持されている情報を読み出して、半導体装置ＳＤＶ２に送信する動作が行われる。そして、半導体装置ＳＤＶ２は、回路ＩＬＤによって当該情報を演算部ＣＬＰに含まれている乗算セルへ書き込み、また、メモリセルＤＣに元の電圧（又は電流）を書き込む。これにより、演算部ＣＬＰの乗算セル、及びメモリセルＤＣが保持している劣化したデータに対して、データの再書き込み（電荷の補充）を行うことができる。
　半導体装置ＳＤＶ２として、図２０Ａに図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータの劣化（リーク電流による電荷量の絶対値の減少）を容易に検知することができる。また、検知することによって、演算部ＣＬＰの乗算セル、及びメモリセルＤＣに対するデータの再書き込み（電荷の補充）を行うことができる。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例５＞＞
　次に、回路１５、図１７Ａ、図１８Ａ乃至図１８Ｄ、及び図２０Ａに示した回路ＬＭＮＴの構成とは異なる、図１５の半導体装置ＳＤＶ２に適用できる回路ＬＭＮＴの構成例について説明する。
　図２１Ａに示す回路ＬＭＮＴは、回路ＬＭＣ［ｉ］（ｉは１以上で配線ＩＬの本数と同じ値以下の整数とする。）、及び回路ＬＭＣｒ［ｉ］を有する。また、回路ＬＭＣ［ｉ］は、メモリセルＤＣと、メモリセルＤＣｒと、回路ＤＴＣと、スイッチＤＳＷ１と、スイッチＤＳＷ２と、スイッチＤＳＷ３と、スイッチＤＳＷ４と、スイッチＤＳＷ４ｒと、を有する。なお、図２１Ａには、回路ＩＬＤも図示している。
　メモリセルＤＣは、トランジスタＭ１ｄと、トランジスタＭ２ｄと、容量Ｃ１ｄと、を有する。また、メモリセルＤＣｒは、メモリセルＤＣと同様の構成、又はメモリセルＤＣと異なる構成とすることができる。なお、図２１Ａでは、メモリセルＤＣｒは、メモリセルＤＣと同様の構成としている。そのため、メモリセルＤＣｒは、メモリセルＤＣと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。例えば、図２１Ａに図示している、メモリセルＤＣｒに含まれるトランジスタＭ１ｄｒ、トランジスタＭ２ｄｒ、及び容量Ｃ１ｄｒのそれぞれは、メモリセルＤＣに含まれるトランジスタＭ１ｄ、トランジスタＭ２ｄ、及び容量Ｃ１ｄに相当する。また、例えば、図２１Ａに図示している、メモリセルＤＣｒに電気的に接続されている配線ＶＥｄｒ、及び配線ＤＬｄｒは、メモリセルＤＣに電気的に接続されている配線ＶＥｄ、及び配線ＤＬｄに相当する。
　また、図２１Ａに示すメモリセルＤＣは、図１６に示すメモリセルＤＣと同様の構成となっている。そのため、図２１ＡのメモリセルＤＣ含まれているトランジスタＭ１ｄ、トランジスタＭ２ｄ、及び容量Ｃ１ｄと、図２１Ａに図示されている配線ＶＥｄ、配線ＷＬｄ、及び配線ＤＬｄと、については、図１６の回路ＬＭＮＴの説明を参酌する。
　図２１Ａの回路ＬＭＮＴは、図１６の回路ＬＭＮＴと同様に、回路ＬＭＣ［ｉ］を複数有することができる。具体的には、例えば、回路ＬＭＮＴは、回路ＩＬＤに電気的に接続されている配線ＩＬの本数と同じ数の回路ＬＭＣ［ｉ］を１行に配置された構成とすることができる。
　スイッチＤＳＷ２、スイッチＤＳＷ３、スイッチＤＳＷ４、及びスイッチＤＳＷ４としては、図１６のスイッチＤＳＷ１と同様に、例えば、上記に述べたスイッチＲＳＷに適用できるスイッチを用いることができる。
　回路ＩＬＤは、配線ＩＬと、配線ＩＬＢと、に電気的に接続されている。
　配線ＩＬは、スイッチＤＳＷ４の第１端子に電気的に接続され、スイッチＤＳＷ４の第２端子は配線ＤＬｄに電気的に接続されている。また、配線ＤＬｄは、スイッチＤＳＷ２の第１端子に電気的に接続され、スイッチＤＳＷ２の第２端子は、回路ＤＴＣの第１入力端子に電気的に接続され、回路ＤＴＣの出力端子は、配線ＲＳＵＬに電気的に接続されている。また、配線ＩＬＢは、スイッチＤＳＷ３の第１端子と、スイッチＤＳＷ４ｒの第１端子と、に電気的に接続され、スイッチＤＳＷ４ｒの第２端子は、配線ＤＬｄｒに電気的に接続されている。回路ＤＴＣの第２入力端子はスイッチＤＳＷ３の第２端子に電気的に接続されている。回路ＤＴＣの出力端子は、配線ＲＳＵＬに電気的に接続されている。なお、図示していないが、配線ＲＳＵＬは、記憶装置ＭＥＸＴに電気的に接続されている。
　回路ＤＴＣについては、図１７Ａに図示された回路ＤＴＣの説明を参酌する。
　次に、図２１Ａの回路ＬＭＮＴを適用した場合の回路ＩＬＤの構成例について説明する。
　図２１Ｂは、図２１Ａの回路ＬＭＮＴを適用した場合の回路ＩＬＤの構成例であって、回路ＷＣＳ１と、回路ＷＣＳ１ｒと、回路ＷＣＳＤと、回路ＷＣＳＤｒと、を有する。
　図２１Ｂに示す回路ＷＣＳ１、及び回路ＷＣＳＤのそれぞれは、図２０Ｂに示した回路ＷＣＳ１、及び回路ＷＣＳＤと同様の構成となっている。そのため、図２１Ｂの回路ＷＣＳ１、及び回路ＷＣＳＤについては、図２０Ｂの回路ＷＣＳ１、及び回路ＷＣＳＤの説明を参酌する。
　また、図２１Ｂに示す回路ＷＣＳ１ｒ、及び回路ＷＣＳＤｒのそれぞれは、図２１Ｂの回路ＷＣＳ１、及び回路ＷＣＳＤと同様の構成となっている。そのため、回路ＷＣＳ１ｒ、及び回路ＷＣＳＤｒのそれぞれは、回路ＷＣＳ１、及び回路ＷＣＳＤと区別をするため、符号に「ｒ」を付している。例えば、図２１Ｂに図示している、回路ＷＣＳ１ｒに含まれる電流源ＣＣｒ［ｕ］、及びスイッチＳＷｒ［ｕ］のそれぞれは、回路ＷＣＳ１に含まれる電流源ＣＣ［ｕ］、及びスイッチＳＷ［ｕ］に相当する。また、例えば、図２１Ｂに図示している、回路ＷＣＳＤｒに含まれる電流源ＣＣＤｒ［ｕ］、及びスイッチＳＷＮｒ［ｕ］のそれぞれは、回路ＷＣＳＤに含まれる電流源ＣＣＤ［ｕ］、及びスイッチＳＷＮ［ｕ］に相当する。
　また、配線ＩＬは、スイッチＳＷ［ｕ］の第２端子と、スイッチＳＷＮの第１端子と、に電気的に接続されている。また、配線ＩＬＢは、スイッチＳＷｒ［ｕ］の第２端子と、スイッチＳＷＮｒの第１端子と、に電気的に接続されている。
　次に、図２１Ａの回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ４をオン状態にし、スイッチＤＳＷ２及びスイッチＤＳＷ３をオフ状態にし、トランジスタＭ２ｄをオン状態にする。また、このとき、図２１Ｂにおいて、スイッチＳＷ［ｕ］をオン状態にし、スイッチＳＷＮをオフ状態にする。これにより、回路ＩＬＤから配線ＩＬを介してメモリセルＤＣに電流量Ｉ０の電流が流れる。次に、図１６の回路ＬＭＮＴと同様に、メモリセルＤＣの容量Ｃ１ｄの第１端子に電圧Ｖｎｄを書き込み、トランジスタＭ２ｄをオフ状態にして、ノードｎ１ｄの電圧を保持する。
　このとき、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）には、電流量Ｉ０とする初期化用の電流が流れるものとする。その後、スイッチＤＳＷ１をオフ状態にして、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流を停止させる。
　トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めるとき、スイッチＤＳＷ４をオフ状態、スイッチＤＳＷ２をオン状態にする。これにより、回路ＤＴＣの第１入力端子から、スイッチＤＳＷ２と配線ＤＬｄとトランジスタＭ１ｄを介して、配線ＶＥｄに電流量Ｉ０の電流が流れる。
　また、スイッチＤＳＷ２がオン状態となるタイミングで、スイッチＤＳＷ３をオン状態にし、スイッチＤＳＷ４ｒをオフ状態にする。また、図２１Ｂにおいて、スイッチＳＷｒ［ｕ］をオフ状態にし、スイッチＳＷＮｒをオン状態にする。これにより、回路ＤＴＣの第２入力端子から、スイッチＤＳＷ３と配線ＩＬＢとスイッチＳＷＮｒとを介して、配線ＶＳＥに参照電流が流れる。
　ここで、容量Ｃ１ｄの第１端子に保持されている電位Ｖｎｄが、電荷のリークなどによって低下したとき、トランジスタＭ１ｄの第１端子−第２端子に流れる電流の量はＩ０から減少する。回路ＤＴＣの第１入力端子から配線ＶＥｄに流れる電流量が、配線ＩＬから流れる参照電流の量以下になったとき、又は参照電流の量未満になったとき、回路ＤＴＣは、メモリセルＤＣに保持されているデータが劣化していると判定して、記憶装置ＭＥＸＴに、演算部ＣＬＰの乗算セルに再度書き込むためのデータの読み出しと、当該データの回路ＩＬＤへの送信とを行わせる命令信号（例えば、パルス信号）を送信する。
　以降は、図１６の回路ＬＭＮＴと同様に、記憶装置ＭＥＸＴが当該命令信号を受け取って、記憶装置ＭＥＸＴが記憶装置ＭＥＸＴに保持されている情報を読み出して、半導体装置ＳＤＶ２に送信する動作が行われる。そして、半導体装置ＳＤＶ２は、回路ＩＬＤによって当該情報を演算部ＣＬＰに含まれている乗算セルへ書き込み、また、メモリセルＤＣに元の電圧（又は電流）を書き込む。これにより、演算部ＣＬＰの乗算セル、及びメモリセルＤＣが保持している劣化したデータに対して、データの再書き込み（電荷の補充）を行うことができる。
　半導体装置ＳＤＶ２として、図２１Ａに図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータの劣化（リーク電流による電荷量の絶対値の減少）を容易に検知することができる。また、検知することによって、演算部ＣＬＰの乗算セル、及びメモリセルＤＣに対するデータの再書き込み（電荷の補充）を行うことができる。
＜＜回路ＬＭＮＴと回路ＩＬＤの構成例６＞＞
　次に、図２１Ａに示した回路ＬＭＮＴの変更例として、図１５の半導体装置ＳＤＶ２に適用できる回路ＬＭＮＴの構成例について説明する。
　図２２Ａに示す回路ＬＭＮＴは、図２１Ａに示した回路ＬＭＮＴの変更例であって、メモリセルＤＣに含まれているトランジスタＭ２ｄのゲートが配線ＷＬｄに電気的に接続され、メモリセルＤＣｒに含まれているトランジスタＭ２ｄｒのゲートが配線ＷＬｄｒに電気的に接続されている構成となっている。つまり、図２２Ａの回路ＬＭＮＴは、トランジスタＭ２ｄのゲートと、トランジスタＭ２ｄｒのゲートが、直接接続されていない構成となっている。そのため、図２２Ａに示す回路ＬＭＮＴにおいて、図２１Ａの回路ＬＭＮＴと共通する箇所については、図２１Ａの回路ＬＭＮＴの説明を参酌する。
　また、図２２Ａの回路ＬＭＮＴにおける、回路ＩＬＤとしては、例えば、図２１Ｂに示す回路ＩＬＤを適用することができる。以後、図２２Ａの回路ＩＬＤとしては、図２１Ｂの回路ＩＬＤが適用されたものとして、説明する。
　次に、図２２Ａの回路ＬＭＮＴの動作例について説明する。
　初めに、回路ＬＭＣ［ｉ］において、スイッチＤＳＷ４をオン状態にし、スイッチＤＳＷ２をオフ状態にする。次に、配線ＷＬｄに高レベル電位を与えて、トランジスタＭ２ｄをオン状態にする。また、このとき、図２１Ｂにおいて、スイッチＳＷ［ｕ］をオン状態にし、スイッチＳＷＮをオフ状態にする。これにより、回路ＩＬＤから配線ＩＬを介してメモリセルＤＣに電流量Ｉ０の電流が流れる。次に、図１６の回路ＬＭＮＴと同様に、メモリセルＤＣの容量Ｃ１ｄの第１端子に電圧Ｖｎｄを書き込み、配線ＷＬｄに低レベル電位を与えてトランジスタＭ２ｄをオフ状態にして、ノードｎ１ｄの電圧を保持する。
　このとき、トランジスタＭ１ｄの第１端子−第２端子間（配線ＤＬｄと配線ＶＥｄとの間）には、電流量Ｉ０とする初期化用の電流が流れるものとする。その後、スイッチＤＳＷ１をオフ状態にして、トランジスタＭ１ｄの第１端子−第２端子間に流れる電流を停止させる。
　トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めるとき、スイッチＤＳＷ４ｒをオン状態にし、スイッチＤＳＷ３をオフ状態にする。次に、配線ＷＬｄｒに高レベル電位を与えて、トランジスタＭ２ｄｒをオン状態にする。このとき、図２１Ｂにおいて、スイッチＳＷｒ［ｕ］をオフ状態にし、スイッチＳＷＮｒをオン状態にする。これにより、回路ＩＬＤから配線ＩＬＢを介してメモリセルＤＣｒのトランジスタＭ１ｄｒに参照電流が流れる。また、このときのノードｎ１ｄｒの電位をＶＲＥＦとする。そして、配線ＷＬｄｒに低レベル電位を与えてトランジスタＭ２ｄｒをオフ状態にすることで、ノードｎ１ｄｒに電圧ＶＲＥＦが保持される。
　その後、スイッチＤＳＷ４をオフ状態、スイッチＤＳＷ２をオン状態にする。これにより、回路ＤＴＣの第１入力端子から、スイッチＤＳＷ２と配線ＤＬｄとトランジスタＭ１ｄを介して、配線ＶＥｄに電流量Ｉ０の電流が流れる。また、回路ＤＴＣの第２入力端子から、スイッチＤＳＷ３とスイッチＤＳＷ４ｒと配線ＤＬｄｒとトランジスタＭ１ｄｒとを介して、配線ＶＥｄｒに参照電流が流れる。
　ここで、容量Ｃ１ｄの第１端子に保持されている電位Ｖｎｄが、電荷のリークなどによって低下したとき、トランジスタＭ１ｄの第１端子−第２端子に流れる電流の量はＩ０から減少する。回路ＤＴＣの第１入力端子から配線ＶＥｄに流れる電流量が、回路ＤＴＣの第２入力端から配線ＶＥｄｒに流れる参照電流の量以下になったとき、又は参照電流の量未満になったとき、回路ＤＴＣは、メモリセルＤＣに保持されているデータが劣化していると判定して、記憶装置ＭＥＸＴに、演算部ＣＬＰの乗算セルに再度書き込むためのデータの読み出しと、当該データの回路ＩＬＤへの送信とを行わせる命令信号（例えば、パルス信号）を送信する。
　以降は、図１６の回路ＬＭＮＴと同様に、記憶装置ＭＥＸＴが当該命令信号を受け取って、記憶装置ＭＥＸＴが記憶装置ＭＥＸＴに保持されている情報を読み出して、半導体装置ＳＤＶ２に送信する動作が行われる。そして、半導体装置ＳＤＶ２は、回路ＩＬＤによって当該情報を演算部ＣＬＰに含まれている乗算セルへ書き込み、また、メモリセルＤＣに元の電圧（又は電流）を書き込む。これにより、演算部ＣＬＰの乗算セル、及びメモリセルＤＣが保持している劣化したデータに対して、データの再書き込み（電荷の補充）を行うことができる。
　半導体装置ＳＤＶ２として、図２２Ａに図示された構成を適用することによって、演算部ＣＬＰの乗算セルの記憶素子に保持されたデータの劣化（リーク電流による電荷量の絶対値の減少）を容易に検知することができる。また、検知することによって、演算部ＣＬＰの乗算セル、及びメモリセルＤＣに対するデータの再書き込み（電荷の補充）を行うことができる。
　なお、上記の動作例では、メモリセルＤＣｒに電圧ＶＲＥＦを保持するため、メモリセルＤＣｒにおけるデータの劣化（電圧ＶＲＥＦの劣化、電荷量の絶対値の減少）が起こる場合がある。その場合、メモリセルＤＣｒに電位ＶＲＥＦを保持したあとに、すぐに、トランジスタＭ１ｄの第１端子−第２端子に流れる電流の監視を始めることで、当該データの劣化の影響を小さくすることができる。
　また、本発明の一態様に係る、回路ＬＭＮＴの構成は、図２２Ａに示した回路構成に限定されない。回路ＬＭＮＴの構成は、場合によって、又は、状況に応じて、含まれている回路素子、接続構成などを変更してもよい。
　例えば、回路ＬＭＮＴの構成は、図２２Ｂに示すとおり、メモリセルＤＣと、メモリセルＤＣｒと、が１行ではなく、１列に配置されたものとしてもよい。また、図２２Ｂでは、配線ＶＥｄｒの代わりに配線ＶＥｄがメモリセルＤＣｒに電気的に接続されている。このため、図２２Ａに図示していた配線ＶＥｄと配線ＶＥｄｒは、図２２Ｂの構成に変更することによって、１本の配線にまとめることができる。
　なお、上記で説明したメモリセルＤＣは、回路ＬＭＮＴではなく、例えば、演算部ＣＬＰに含まれていてもよい。なお、この場合、メモリセルＤＣは、乗算セル（実施の形態２で説明する回路ＭＣ、回路ＭＣｒなど）とともに作製されることが好ましい。又は、演算部ＣＬＰの乗算セル（実施の形態２で説明する回路ＭＣ、回路ＭＣｒなど）をメモリセルＤＣとして用いてもよい。
　なお、半導体装置ＳＤＶ２の構成としては、上述した、図１６、図１７Ａ、図１８Ａ乃至図１８Ｄ、図２０Ａ、図２１Ａ、図２２Ａ、図２２Ｂなどの構成から選択して、それらを組み合わせた構成としてもよい。
　本実施の形態では、図１Ａ乃至図１Ｃに示した半導体装置ＳＤＶ１の構成例、及び図１５に示した半導体装置の構成例を説明したが、本発明の一態様の半導体装置は、これに限定されない。本発明の一態様は、例えば、図２３に示すとおり、半導体装置ＳＤＶ３として、半導体装置ＳＤＶ１に、半導体装置ＳＤＶ２が有する回路ＬＭＮＴが含まれる構成としてもよい。つまり、本実施の形態で説明した、半導体装置ＳＤＶ１の構成例は、半導体装置ＳＤＶ２の構成例と適宜組み合わせることができる。
　ところで、演算部ＣＬＰに含まれている回路に保持されている情報（例えば、電流、電圧など）がリークなどによって変化する場合、当該回路については定期的にリフレッシュ動作、又は再書き込み動作が行われることが好ましい。具体的には、例えば、演算部ＣＬＰに含まれている回路に保持されている情報（例えば、電流、電圧など）が変化したとき、再度、記憶装置ＭＩＮＴから読み出された情報を回路ＩＬＤに送信して、回路ＩＬＤが当該回路に当該情報に応じた電流（電圧の場合もある）を供給すればよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した演算部ＣＬＰの一例について説明する。
＜階層型のニューラルネットワーク＞
　演算回路の説明を行う前に、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図２４Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図２４Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図２４Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図２４Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目する。
　図２４Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（２．１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（２．２）となる。
Figure JPOXMLDOC01-appb-M000002
　また、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（２．２）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000003
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000004
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、ランプ関数（ＲｅＬＵ関数）、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
　ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、例えば、３値を出力する活性化関数としては、例えば３値以上、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、−２、−１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（２．１）、式（２．２）（又は式（２．３））、式（２．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例１＞
　ここでは、上述のニューラルネットワーク１００において、式（２．２）（又は式（２．３））、及び式（２．４）の演算を行うことができる演算回路の例について説明する。なお、当該演算回路において、一例として、ニューラルネットワーク１００のシナプス回路の重み係数を、２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“−１”、“０”、“１”の組み合わせ等。）、又は４値以上の多値（５値の場合、“−２”、“−１”、“０”、“１”、“２”の組み合わせ等）とし、ニューロンの活性化関数が２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“−１”、“０”、“１”の組み合わせ等。）、４値以上の多値（４値の場合、“０”、“１”、“２”、“３”の組み合わせ等）を出力する関数とする。また、本明細書等において、重み係数と、前層のニューロンから次層のニューロンに入力される信号の値（演算値と呼称する場合がある）とについて、そのいずれか一方を第１データと呼称し、他方を第２データと呼称する場合がある。なお、ニューラルネットワーク１００のシナプス回路の重み係数、演算値は、デジタル値に限定されず、少なくとも一方について、アナログ値を用いることも可能である。
　図２５に示す演算回路１１０は、一例として、回路ＩＬＤと、演算部ＣＬＰと、有する半導体装置である。また、演算部ＣＬＰは、アレイ部ＡＬＰと、回路ＷＬＤと、回路ＸＬＤと、回路ＡＦＰと、を有する。なお、図２５には、配線ＩＬ及び配線ＩＬＢに電気的に接続される回路ＬＭＮＴ、及び配線ＩＬ及び配線ＩＬＢと回路ＬＭＮＴとを電気的に接続する配線を図示していない。演算回路１１０は、図２４Ａ、及び図２４Ｂにおける第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に入力される信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を処理して、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれから出力される信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を生成する回路である。
　なお、演算回路１１０の全体、または、その一部について、ニューラルネットワーク（畳み込み処理を行うＣＮＮ、ＲＮＮ（再帰型ニューラルネットワーク）などを含む）、ＡＩ以外の用途で使用してよい。例えば、グラフィック向けの計算や、科学計算などにおいて、積和演算処理、行列演算処理などを行う場合に、演算回路１１０の全体、または、その一部を用いて、処理を行ってもよい。つまり、ＡＩ向けの計算だけでなく、一般的な計算のために、演算回路１１０の全体、または、その一部を用いてもよい。
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、に電気的に接続されている。回路ＷＬＤは、一例として、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に電気的に接続されている。回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］に電気的に接続されている。回路ＡＦＰは、一例として、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、に電気的に接続されている。
＜＜アレイ部ＡＬＰ＞＞
　アレイ部ＡＬＰは、一例として、ｍ×ｎ個の回路ＭＰを有している。回路ＭＰは、一例として、アレイ部ＡＬＰ内において、ｍ行ｎ列のマトリクス状に配置されている。なお、図２５では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図２５では、回路ＭＰ［１，１］、回路ＭＰ［ｍ，１］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［１，ｎ］、回路ＭＰ［ｍ，ｎ］を抜粋して図示している。
　回路ＭＰ［ｉ，ｊ］は、一例として、配線ＩＬ［ｊ］と、配線ＩＬＢ［ｊ］と、配線ＷＬＳ［ｉ］と、配線ＸＬＳ［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。
　回路ＭＰ［ｉ，ｊ］は、一例として、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数（第１データ又は第２データの一方と呼称する場合がある。ここでは第１データと呼称する）を保持する機能を有する。具体的には、回路ＭＰ［ｉ，ｊ］は、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］から入力される、第１データ（重み係数）に応じた情報（例えば、電位、抵抗値、電流値など）の保持を行う。また、回路ＭＰ［ｉ，ｊ］は、ニューロンＮｉ （ｋ−１）から出力される信号ｚｉ （ｋ−１）（第１データ又は第２データの他方と呼称する場合がある。ここでは第２データと呼称する）と第１データとの積を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、配線ＸＬＳ［ｉ］から第２データｚｉ （ｋ−１）が入力されることで、第１データと第２データとの積に応じた情報（例えば、電流、電圧など）、又は第１データと第２データとの積に関連した情報（例えば、電流、電圧など）を配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に出力する。なお、図２５には、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様は、図２５の演算回路１１０において、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］のいずれか一方のみが配置されている構成としてもよい。
　なお、回路ＭＰの具体的な構成例については、後述する。
＜＜回路ＩＬＤ＞＞
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力する機能を有する。具体的な例としては、回路ＩＬＤは、回路ＭＰ［ｉ，ｊ］に対して、第１データｗｉ （ｋ−１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。具体的には、実施の形態１で説明した、記憶装置ＭＩＮＴ、又は記憶装置ＭＥＸＴには、第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）が保持されており、記憶装置ＭＩＮＴ、又は記憶装置ＭＥＸＴから、回路ＩＬＤに第１データが送信されることで、回路ＩＬＤは、１データｗｉ （ｋ−１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。なお、回路ＩＬＤの具体的な回路構成については、実施の形態１などに記載している。
＜＜回路ＸＬＤ＞＞
　回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する機能を有する。具体的には、回路ＸＬＤは、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に対して、第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を、配線ＸＬＳ［ｉ］によって供給する。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様は、例えば、図２５の演算回路１１０において、配線ＸＬＳ［ｉ］を複数本の配線として、第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を複数本の配線によって供給する構成としてもよい。
＜＜回路ＷＬＤ＞＞
　回路ＷＬＤは、一例として、回路ＩＬＤから入力される第１データに応じた情報（例えば、電位、抵抗値、電流値など）の書き込む先となる回路ＭＰを選択する機能を有する。例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報（例えば、電位、抵抗値、電流値など）の書き込みを行う場合、回路ＷＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子をオフ状態にする電位を配線ＷＬＳに供給すればよい。なお、配線ＷＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＷＬＳ［ｉ］の他に、例えば、配線ＷＬＳ［ｉ］に入力される信号の反転信号を送信する配線を別途配置されていてもよい。
　なお、図２５の演算回路１１０には、配線ＷＬＳ［ｉ］が配置されている構成例を示したが、本発明の一態様は、これに限定されない。例えば、配線ＷＬＳ［ｉ］を複数の配線として置き換えてもよい。また、例えば、配線ＸＬＳ［ｉ］を複数の配線として、配線ＸＬＳ［ｉ］の一部の配線を、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報を書き込むための選択信号線として兼用してもよい。具体的には、図２６に示す演算回路１３０のように、演算回路１１０の配線ＸＬＳ［ｉ］を、配線ＷＸ１Ｌ［ｉ］と配線Ｘ２Ｌ［ｉ］とし、配線ＷＸ１Ｌ［ｉ］は、回路ＷＬＤと、回路ＸＬＤと、に電気的に接続されていてもよい。なお、配線ＷＸ１Ｌ［ｉ］に、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を回路ＷＬＤから供給する場合、回路ＸＬＤは、回路ＸＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。また、配線ＷＸ１Ｌ［ｉ］を介して、第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）の信号を回路ＷＬＤから回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に供給する場合、回路ＷＬＤは、回路ＷＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。
＜＜回路ＡＦＰ＞＞
　回路ＡＦＰは、一例としては、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞれに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）に応じた信号を生成する。一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）を比較し、その比較結果に応じた信号を生成する。つまり、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例としては、上述したニューラルネットワークの活性化関数の演算を行う回路として機能する。ただし、本発明の一態様は、これに限定されない。例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号をデジタル信号に変換する機能を有していてもよい。又は、例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号を増幅して出力する機能、つまり、出力インピーダンスを変換する機能を有していてもよい。または、例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、電流、又は電荷を電圧に変換する機能を有していてもよい。または例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］の電位を初期化する機能を有していてもよい。
　なお、図２５に示す演算回路１１０では、回路ＡＣＴＦが配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、回路ＡＦＰには、回路ＡＣＴＦが配置されていなくてもよい。
　また、回路ＡＣＴＦの構成例については、後述する。
＜＜回路ＭＰ＞＞
　図２７Ａは、演算回路１１０に適用できる回路ＭＰ［ｉ，ｊ］の構成例を示している。回路ＭＰ［ｉ，ｊ］は、一例として、回路ＭＣと、回路ＭＣｒと、を有する。回路ＭＣ及び回路ＭＣｒは、回路ＭＰにおいて、重み係数と、ニューロンの入力信号（演算値）と、の積を計算する回路である。回路ＭＣは、回路ＭＣｒと同様の構成、又は回路ＭＣｒと異なる構成とすることができる。そのため、回路ＭＣｒは、回路ＭＣと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。
　回路ＭＣは、一例としては、回路ＨＣを有し、回路ＭＣｒは、回路ＨＣｒを有する。回路ＨＣ、及び回路ＨＣｒは、それぞれ情報（例えば、電位、抵抗値、電流値など）を保持する機能を有する。なお、回路ＭＰ［ｉ，ｊ］に設定される第１データｗｉ （ｋ−１） ｊ （ｋ）は、回路ＨＣ、及び回路ＨＣｒのそれぞれに保持される情報（例えば、電位、抵抗値、電流値など）に応じて定められる。そのため、回路ＨＣ及び回路ＨＣｒのそれぞれは、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各情報（例えば、電位、抵抗値、電流値など）を供給する配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］に電気的に接続されている。
　図２７Ａにおいて、回路ＭＰ［ｉ，ｊ］は、配線ＶＥ［ｊ］と、配線ＶＥｒ［ｊ］と、に電気的に接続されている。また、回路ＭＣと、回路ＭＣｒと、のそれぞれは、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電気的に接続されている。配線ＶＥ［ｊ］、配線ＶＥｒ［ｊ］は、定電圧を供給する配線として機能する。また、配線ＶＥ［ｊ］は、回路ＭＣを介して配線ＯＬからの電流を排出する配線としても機能する。また、配線ＶＥｒ［ｊ］は、回路ＭＣｒを介して配線ＯＬＢからの電流を排出する配線としても機能する。つまり、配線ＶＥ［ｊ］及び配線ＶＥｒ［ｊ］のそれぞれは、定電圧を与える配線として機能する。なお、当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
　図２７Ａに示した配線ＷＬ［ｉ］は、図２５における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は、回路ＨＣ及び回路ＨＣｒのそれぞれに電気的に接続されている。回路ＭＰ［ｉ，ｊ］に含まれる回路ＨＣ、及び回路ＨＣｒに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた情報（例えば、電位、抵抗値、電流値など）を書き込むとき、配線ＷＬ［ｉ］に所定の電位を供給することによって、配線ＩＬ［ｊ］と回路ＨＣとの間を導通状態にし、かつ配線ＩＬＢ［ｊ］と回路ＨＣｒとの間を導通状態にする。そして、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位などを供給することによって、回路ＨＣ、及び回路ＨＣｒのそれぞれに当該電位などを入力することができる。その後、配線ＷＬ［ｉ］に所定の電位を供給して、配線ＩＬ［ｊ］と回路ＨＣとの間を非導通状態にし、かつ配線ＩＬＢ［ｊ］と回路ＨＣｒとの間を非導通状態にする。そして、回路ＨＣ、及び回路ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各電流などが保持される。
　例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”である場合、一例として、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“１”に応じた電流が流れるように、回路ＨＣには所定の電位が保持され、かつ配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”である場合、一例として、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣには電位Ｖ０が保持され、かつ配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“−１”に応じた電流が流れるように、回路ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、一例として、配線ＶＥ、及び又は配線ＶＥｒが与える電位と等しい電位とすることができる。また、回路ＩＬＤは、電位Ｖ０を配線ＩＬ、配線ＩＬＢに供給する機能を有することが好ましい。
　このため、回路ＩＬＤは、例えば、図２Ａの構成を図２８に示す構成に変更して適用してもよい。図２８の回路ＩＬＤは、図２Ａの回路ＩＬＤにおいて、回路ＬＧＣが設けられ、かつ回路ＷＣＳ１がスイッチＳＷ［０］を有する構成となっている。スイッチＳＷ［０］の第１端子は、配線ＩＬ（配線ＩＬＢ）に電気的に接続され、スイッチＳＷ［０］の第２端子は、配線ＶＥＧに電気的に接続されている構成となっている。また、回路ＬＧＣの各入力端子のそれぞれには、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］が電気的に接続され、回路ＬＧＣの出力端子は、配線ＤＡＬを介して、スイッチＳＷ［０］の制御端子に電気的に接続されている。配線ＶＥＧは、例えば、配線ＶＥ、及び又は配線ＶＥｒが与える電位と等しい電位（例えば、低レベル電位、接地電位など）を与える配線として機能する。
　なお、スイッチＳＷ［０］としては、例えば、スイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］に適用できるトランジスタを用いることが好ましい。
　回路ＬＧＣは、例えば、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］のそれぞれがスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のそれぞれをオフ状態にする信号を送信したときに、回路ＬＧＣの出力端子から、スイッチＳＷ［０］をオン状態にする信号を送信する機能を有する。換言すると、回路ＬＧＣは、配線ＤＩＬ［１］乃至配線ＤＩＬ［Ｋ］のそれぞれがスイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］のいずれか一をオン状態にする信号を送信したときに、回路ＬＧＣの出力端子から、スイッチＳＷ［０］をオフ状態にする信号を送信する機能を有する。そのため、回路ＬＧＣとしては、例えば、スイッチＳＷ［０］乃至スイッチＳＷ［Ｋ］がｐチャネル型トランジスタであるとき、ＮＡＮＤゲートを有する論理回路とすることができ、又は、スイッチＳＷ［０］乃至スイッチＳＷ［Ｋ］がｎチャネル型トランジスタであるとき、ＮＯＲゲートを有する論理回路とすることができる。
　また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”などの多値ではなく、アナログ値、具体的には、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“正のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“正のアナログ値”に応じたアナログ電流が流れるように、回路ＨＣには所定の電位が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“負のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣには電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“負のアナログ値”に応じたアナログ電流が流れるように、回路ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、先の例と同様に、回路ＩＬＤから配線ＩＬ、配線ＩＬＢを介して供給されることが好ましい。
　また、一例として、回路ＭＣは、回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する。例えば、回路ＨＣに第１電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第１電流値を持つ電流を流すものとし、回路ＨＣに第２電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第２電流値を持つ電流を流すものする。同様に、回路ＨＣｒに第１電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥｒに第１電流値を持つ電流を流すものとし、回路ＨＣｒに第２電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第２電流値を持つ電流を流すものとする。なお、第１電流値、第２電流値のそれぞれの大きさは、第１データｗｉ （ｋ−１） ｊ （ｋ）の値によって定められる。一例としては、第１電流値は第２電流値よりも大きい場合もあり、又は小さい場合もある。更に、一例としては、第１電流値又は第２電流値の一方はゼロ電流、つまり電流値が０の場合もある。または、第１電流値を持つ電流と第２電流値を持つ電流とで、電流が流れる向きが異なる場合もある。
　特に、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合、第１電流値又は第２電流値の一方がゼロとなるように、回路ＭＣ、及び回路ＭＣｒを構成するのが好ましい。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）がアナログ値、例えば、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合には、第１電流値又は第２電流値についても、一例としては、アナログ値をとることができる。
　ところで、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流と、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流と、を等しくする場合、トランジスタの作製工程などを起因として当該トランジスタの特性がバラつくことがあるため、回路ＭＣに保持する電位と、回路ＭＣｒに保持する電位と、は等しくならないことがある。本実施の形態で説明する演算回路は、トランジスタの特性にバラつきがあっても、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流の量を、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流の量に、ほぼ等しくすることができる。
　なお、本明細書などにおいて、回路ＨＣ、及び回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などは、正の電流または電圧などとしてもよいし、負の電流または電圧などとしてもよいし、ゼロ電流またはゼロ電圧などとしてもよいし、正と負と０とが混在していてもよい。つまり、例えば、上述の「回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する」という記載は、「回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方から排出する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方から排出する機能を有する」という記載に換言することができる。
　図２７Ａに示した配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図２５における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）は、一例としては、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］のそれぞれの電位または電流などによって定められる。そのため、回路ＭＣ、及び回路ＭＣｒには、例えば、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］を介して、第２データｚｉ （ｋ−１）に応じた各電位が入力される。
　回路ＭＣは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続され、回路ＭＣｒは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。回路ＭＣ、及び回路ＭＣｒは、一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に入力された電位または電流などに応じて、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流または電位などを出力する。具体的な例としては、回路ＭＣ、及び回路ＭＣｒからの電流の出力先は、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］の電位によって定められる。例えば、回路ＭＣ、及び回路ＭＣｒは、回路ＭＣから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に流れ、回路ＭＣｒから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に流れるような回路構成となっている。つまり、回路ＭＣ、及び回路ＭＣｒから出力されたそれぞれの電流は、同一の配線でなく、互いに異なる配線に流れる。なお、一例としては、回路ＭＣ、及び回路ＭＣｒから、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］のいずれにも電流が流れない場合もある。
　例えば、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ−１）が“０”である場合、回路ＭＣ、及び回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さないようにするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にする。
　以上の動作をまとめた場合の例を示す。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる場合があり、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる場合がある。そして、第２データｚｉ （ｋ−１）が“１”の場合には、回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態になる。第２データｚｉ （ｋ−１）が“−１”の場合には、回路ＭＣと配線ＯＬＢ［ｊ］との間、および、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態になる。以上のことより、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積が正の値の場合には、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、又は、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積が負の値の場合には、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、又は、回路ＭＣを介して配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積がゼロの値の場合には、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。
　上述した例を具体的な例として記すと、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
　また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
　また、第２データｚｉ （ｋ−１）が“０”である場合、一例としては、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となる。同様に、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となる。そのため、第１データｗｉ （ｋ−１） ｊ （ｋ）がどんな値であっても、回路ＭＣ及び回路ＭＣｒから配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電流は出力されない。
　このように、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積の値が正の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れる。一方、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積の値が、負の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬＢ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れる。そのため、配線ＯＬ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬ［ｊ］に流れることになる。つまり、配線ＯＬ［ｊ］では、正の値の和をとった値となる電流が流れることになる。一方、配線ＯＬＢ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬＢ［ｊ］に流れることになる。つまり、配線ＯＬＢ［ｊ］では、負の値の和をとった値となる電流が流れることになる。以上のような動作の結果、配線ＯＬ［ｊ］に流れる総電流値、つまり、正の値の総和と、配線ＯＬＢ［ｊ］に流れる総電流値、つまり、負の値の総和とを利用することにより、積和演算処理を行うことができる。例えば、配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも大きい場合には、積和演算の結果としては、正の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも小さい場合には、積和演算の結果としては、負の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値と、配線ＯＬＢ［ｊ］に流れる総電流値とが概ね同じ値である場合には、積和演算の結果としては、ゼロの値をとると判断することができる。
　なお、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。同様に、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。
　なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）は、“−２”、“−１”、“０”、“１”、“２”の５値をとってもよい。第１データｗｉ （ｋ−１） ｊ （ｋ）を“＋２”とする場合、回路ＭＣから流れる電流の大きさを第１データｗｉ （ｋ−１） ｊ （ｋ）が“＋１”であるときの２倍の電流量とし、かつ回路ＭＣｒから流れる電流量をゼロとするように、回路ＭＰの回路ＨＣ、回路ＨＣｒのそれぞれに電圧を保持すればよい。また、第１データｗｉ （ｋ−１） ｊ （ｋ）を“−２”とする場合、回路ＭＣｒから流れる電流の大きさを第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であるときの２倍の電流量とし、かつ回路ＭＣから流れる電流量をゼロとするように、回路ＭＰの回路ＨＣ、回路ＨＣｒのそれぞれに電圧を保持すればよい。
　また、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　また、第２データｚｉ （ｋ−１）を４値以上、又はアナログ値として扱う場合は、例えば、回路ＡＣＴＦ［ｊ］に電流として流れた電荷を電圧に変換する積分回路などを備えて、第２データｚｉ （ｋ−１）の値に応じた入力時間を定めて、当該入力時間中に配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］に電圧を入力すればよい。具体的には、例えば、第２データｚｉ （ｋ−１）が正の値のとき、第２データｚｉ （ｋ−１）に応じた時間だけ、配線Ｘ１Ｌ［ｉ］に高レベル電位を与え、配線Ｘ２Ｌ［ｉ］に低レベル電位を与えればよい。また、例えば、第２データｚｉ （ｋ−１）が負の値のとき、第２データｚｉ （ｋ−１）に応じた時間だけ、配線Ｘ１Ｌ［ｉ］に低レベル電位を与え、配線Ｘ２Ｌ［ｉ］に高レベル電位を与えればよい。このとき、メモリセルＭＣと配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の間に流れる電荷量は、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電流量と配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］に入力される電圧の時間との積によって決まる。当該積分回路によって、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］に流れる電荷量を電圧に変換することによって、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電圧を取得することができる。つまり、上記の構成を適用することによって、第１データｗｉ （ｋ−１） ｊ （ｋ）を多値、又はアナログ値とし、第２データｚｉ （ｋ−１）を多値、又はアナログ値とした積の演算を行うことができる。
　また、回路ＭＣに備えられる回路ＨＣ、及び回路ＭＣに備えられる回路ＨＣｒのそれぞれは、１つだけでなく２つ以上有していてもよい。回路ＭＣ（回路ＭＣｒ）に２つ以上回路ＨＣ（回路ＨＣｒ）を有することによって、回路ＭＰに２つ以上の第１データを保持することができる。また、演算部ＣＬＰなどに、２つ以上の回路ＨＣ（回路ＨＣｒ）から一を選択する駆動回路などを設けることで、演算部ＣＬＰで計算する第１データを選択することができる。そのため、このような回路ＭＰを構成することにより、回路ＭＰは、回路ＭＣ（回路ＭＣｒ）に備えられる２つ以上の回路ＨＣ（回路ＨＣｒ）を切り替えることで、２つ以上の第１データから選ばれた一と入力される第２データとの積を行うことができる。また、このような回路ＭＰをアレイ部ＡＬＰ全体に適用することによって、複数の第１データと複数の第２データとの積和演算を行うとき、複数の第１データのそれぞれを別の複数の第１データに切り替えて実行することができる。
　次に、図２７Ａの具体的な回路構成の例について説明する。図２７Ｂに示す回路構成は、図２７Ａの回路ＭＰの回路構成の一例であって、図２７Ｂの回路ＭＰに含まれている回路ＭＣは、一例としては、ｎチャネル型トランジスタであるトランジスタＭ１乃至トランジスタＭ５と、容量Ｃ１と、を有する。なお、例えば、トランジスタＭ２と、容量Ｃ１とによって、回路ＨＣが構成されている。
　図２７Ｂの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、このため、トランジスタＭ１ｒ乃至トランジスタＭ５ｒ、容量Ｃ１ｒ、及びノードｎ１ｒについては、下記にトランジスタＭ１乃至トランジスタＭ５、容量Ｃ１、及びノードｎ１の説明を参酌する。
　また、本明細書などにおいて、トランジスタＭ１は、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１は、線形領域で動作してもよい。また、トランジスタＭ１に流れる電流量を小さくするため、トランジスタＭ１は、サブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１は、又は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ２乃至トランジスタＭ５は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２乃至トランジスタＭ５は、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ２乃至トランジスタＭ５は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、線形領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、図２７Ｂに示したトランジスタＭ３、及びトランジスタＭ４のサイズ、例えば、チャネル長及びチャネル幅はそれぞれ等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、及びトランジスタＭ４に流れる電流を揃えることができる可能性がある。また、同様に、図２７Ｂに示したトランジスタＭ１、及びトランジスタＭ１ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図２７Ｂに示したトランジスタＭ２、及びトランジスタＭ２ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図２７Ｂに示したトランジスタＭ５、及びトランジスタＭ５ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図２７Ｂに示したトランジスタＭ３及びトランジスタＭ３ｒのそれぞれのサイズ、トランジスタＭ４及びトランジスタＭ４ｒのそれぞれのサイズは等しいことが好ましい。
　また、図２７Ｂにおいて、トランジスタＭ１乃至トランジスタＭ５のそれぞれは、ｎチャネル型トランジスタとして図示しているが、トランジスタＭ１乃至トランジスタＭ５のそれぞれは、ｐチャネル型トランジスタに置き換えてもよい。この場合、それぞれのトランジスタとしては、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造のｐチャネル型トランジスタを適用することができる。また、配線ＶＥ、及び配線ＶＥｒが与える定電圧としては、高レベル電位とすることが好ましい。ところで、トランジスタＭ２（例えば、ＯＳトランジスタとする。）にゲートに与える電圧の振幅を小さくする場合、トランジスタＭ１（例えば、Ｓｉトランジスタとする。）としては、ｎチャネル型トランジスタとすることが好ましい。
　また、図２７Ｂにおいて、トランジスタＭ２乃至トランジスタＭ５のそれぞれをアナログスイッチや機械的なスイッチなどに置き換えてもよい。アナログスイッチとしては、例えば、ｎチャネル型トランジスタとｐチャネル型トランジスタとを用いたＣＭＯＳ構成とすることができる。
　図２７Ｂに図示しているトランジスタＭ１乃至トランジスタＭ５は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ５のそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図２７Ｂに図示されているトランジスタＭ１乃至トランジスタＭ５には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。なお、これについては、図２７Ｂだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図２７Ｂに図示しているトランジスタＭ１乃至トランジスタＭ５のそれぞれは、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させることができる。
　なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることができる。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
　なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
　なお、トランジスタの一例としては、有機半導体、カーボンナノチューブなどを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体、カーボンナノチューブなどを有するトランジスタを用いた装置は、衝撃に強くすることができる。
　なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
　なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
　なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることができる。
　なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極、及びドレイン電極が重なっている構造のトランジスタを用いることができる。活性層（もしくはその一部）にソース電極及びドレイン電極が重なる構造にすることによって、活性層の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
　なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
　なお、上記のトランジスタの各端子の接続、構成などの変更例については、図２７Ｂに示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様に、上記の変更例を適用することができるものとする。
　図２７Ｂの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、トランジスタＭ５の第１端子と、に電気的に接続されている。トランジスタＭ１のゲートは、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２の第２端子は、トランジスタＭ５の第２端子と、配線ＩＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ３の第２端子は配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
　回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬＢでなく、配線ＯＬに電気的に接続されている。トランジスタＭ１ｒの第１端子と、容量Ｃ１ｒの第１端子と、は、配線ＶＥｒに電気的に接続されている。
　なお、トランジスタＭ１の第１端子は、配線ＶＥではなく、別の配線に電気的に接続されていてもよい。また、同様に、トランジスタＭ１ｒの第１端子は、配線ＶＥｒではなく、別の配線に電気的に接続されていてもよい。また、配線ＶＥは、配線ＶＥｒと同一の配線としてもよい。なお、他の図面の回路図においても、トランジスタＭ１の第１端子が、配線ＶＥではなく、別の配線に電気的に接続されるような構成、及び／又は、トランジスタＭ１ｒの第１端子が、配線ＶＥｒではなく、別の配線に電気的に接続されるような構成にしてもよい。
　なお、図２７Ｂに示す回路ＨＣにおいて、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、の電気的接続点をノードｎ１としている。
　回路ＨＣは、上述したとおり、一例としては、第１データに応じた電位を保持する機能を有する。図２７Ｂの回路ＭＣに含まれている回路ＨＣへの当該電位の保持は、トランジスタＭ２、及びトランジスタＭ５をオン状態としたときに、配線ＩＬから電位を入力して、容量Ｃ１に書き込み、その後にトランジスタＭ２をオフ状態にすることで行われる。これによって、ノードｎ１の電位を、第１データに応じた電位として保持することができる。このとき、配線ＯＬから電流を入力し、その電流の大きさに応じた大きさの電位を容量Ｃ１に保持することができる。そのため、トランジスタＭ１の電流特性のばらつきの影響を低減することができる。
　また、トランジスタＭ１は、ノードｎ１の電位を長時間保持するため、オフ電流が小さいトランジスタを適用するのが好ましい。オフ電流が小さいトランジスタとしては、例えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バックゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。
　なお、図２７Ａの回路ＭＰに適用できる回路構成は、図２７Ｂの回路ＭＰの構成に限定されない。例えば、図２７Ａの回路ＭＰは、図２７Ｃの回路ＭＰの構成を適用することができる。図２７Ｃの回路ＭＰは、図２７Ｂの回路ＭＰの変更例であって、トランジスタＭ５、及びトランジスタＭ５ｒのそれぞれの第１端子の電気的な接続を変更した構成となっている。具体的には、図２７Ｃの回路ＭＰにおいて、トランジスタＭ５の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。図２７Ｃに示す回路ＭＰを構成することによって、図２７Ｃの回路ＭＰは、図２７Ｂの回路ＭＰとほぼ同様に動作することができる。
＜＜回路ＡＣＴＦ＞＞
　次に、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］について説明する。回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例として、図２９Ａに示す回路構成とすることができる。図２９Ａは、一例として、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路である。具体的には、図２９Ａには、２値によって表される信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
　図２９Ａにおいて、回路ＡＣＴＦ［ｊ］は、一例として、抵抗ＲＥ、抵抗ＲＥＢ、比較器ＣＭＰを有する。抵抗ＲＥ、抵抗ＲＥＢは、電流を電圧に変換する機能を有する。したがって、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、比較器ＣＭＰの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、比較器ＣＭＰの第２入力端子と、電気的に接続されている。また、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。なお、抵抗ＲＥの第２端子と抵抗ＲＥＢの第２端子とは、同一の配線に接続されていてもよい。または、電位が同じである別の配線に接続されていてもよい。
　抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は、互いに等しいことが好ましい。例えば、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値の差は、抵抗ＲＥの抵抗値の１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は互いに異なる値としてもよい。
　配線ＶＡＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。また、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。
　抵抗ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第１入力端子には、抵抗ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第２入力端子には、抵抗ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
　比較器ＣＭＰは、一例としては、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰの出力端子から信号を出力する機能を有する。例えば、比較器ＣＭＰは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧が高い場合に、高レベル電位を比較器ＣＭＰの出力端子から出力し、第２入力端子に入力された電圧よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰの出力端子から出力することができる。つまり、比較器ＣＭＰの出力端子から出力される電位は、高レベル電位と低レベル電位の２通りであるため、回路ＡＣＴＦ［ｊ］が出力する信号ｚｊ （ｋ）は２値とすることができる。例えば、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、信号ｚｊ （ｋ）として“＋１”、“−１”に対応することができる。また、場合によっては、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、信号ｚｊ （ｋ）として“＋１”、“０”と対応してもよい。
　また、図２９Ａの回路ＡＣＴＦ［ｊ］では、抵抗ＲＥ、抵抗ＲＥＢを用いたが、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。そのため、図２９Ａの回路ＡＣＴＦ［ｊ］の抵抗ＲＥ、抵抗ＲＥＢは、別の回路素子に置き換えることができる。例えば、図２９Ｂに示す回路ＡＣＴＦ［ｊ］は、図２９Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、容量ＣＥ、容量ＣＥＢに置き換えた回路であり、図２９Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。なお、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量の値は、互いに等しいことが好ましい。例えば、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量の値の差は、容量ＣＥの静電容量値の１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。なお、容量ＣＥ、容量ＣＥＢに蓄積された電荷を初期化する回路が設けられていてもよい。例えば、容量ＣＥと並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、配線ＶＡＬに接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。または、スイッチの第２端子が、配線ＶＡＬとは異なる配線に接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。また、図２９Ｃに示す回路ＡＣＴＦ［ｊ］は、図２９Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、ダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えた回路であり、図２９Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。ダイオード素子ＤＥ、ダイオード素子ＤＥＢの向き（アノードとカソードの接続箇所）は、配線ＶＡＬの電位の大きさにより、適宜変更することが望ましい。
　また、図２９Ａ乃至図２９Ｃの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、一例として、オペアンプＯＰに置き換えることができる。図２９Ｄに示す回路ＡＣＴＦ［ｊ］は、図２９Ａの回路ＡＣＴＦ［ｊ］の比較器ＣＭＰをオペアンプＯＰに置き換えた回路図を示している。
　また、図２９Ｂの回路ＡＣＴＦ［ｊ］にスイッチＳ０１ａ、スイッチＳ０１ｂを設けてもよい。これにより、回路ＡＣＴＦ［ｊ］は、容量ＣＥ、容量ＣＥＢのそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じた電位を保持することができる。その具体的な回路の一例としては、図２９Ｅに示すとおり、スイッチＳ０１ａの第１端子に配線ＯＬ［ｊ］が電気的に接続され、スイッチＳ０１ａの第２端子に容量ＣＥの第１端子と比較器ＣＭＰの第１入力端子とが電気的に接続され、スイッチＳ０１ｂの第１端子に配線ＯＬＢ［ｊ］が電気的に接続され、スイッチＳ０１ｂの第２端子に容量ＣＥＢの第１端子と比較器ＣＭＰの第２入力端子とが電気的に接続された構成とすればよい。図２９Ｅの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を入力するとき、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にすることによって行うことができる。また、その後、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオフ状態にすることによって、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに入力された電位を容量ＣＥ、容量ＣＥＢに保持することができる。なお、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳ０１ａ、スイッチＳ０１ｂにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはチャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。または、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を制御することにより、容量ＣＥ、容量ＣＥＢの電圧値を制御することができる。例えば、容量ＣＥ、容量ＣＥＢに流れる電流値が大きい場合には、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を短くしておくことにより、容量ＣＥ、容量ＣＥＢの電圧値が大きくなりすぎることを防ぐことができる。
　また、図２９Ａ乃至図２９Ｃ、図２９Ｅの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、例えば、チョッパ型の比較器とすることができる。図２９Ｆに示す比較器ＣＭＰは、チョッパ型の比較器を示しており、比較器ＣＭＰはスイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３と、容量ＣＣと、インバータ回路ＩＮＶ３と、を有する。なお、スイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３は、前述したスイッチＳ０１ａ、スイッチＳ０１ｂと同様に、機械的なスイッチ、ＯＳトランジスタ、Ｓｉトランジスタなどのトランジスタとすることができる。
　スイッチＳ０２ａの第１端子は、端子ＶｉｎＴに電気的に接続され、スイッチＳ０２ｂの第１端子は、端子ＶｒｅｆＴに電気的に接続され、スイッチＳ０２ａの第２端子は、スイッチＳ０２ｂの第２端子と、容量ＣＣの第１端子と、に電気的に接続されている。容量ＣＣの第２端子は、インバータ回路ＩＮＶ３の入力端子と、スイッチＳ０３の第１端子と、に電気的に接続されている。端子ＶｏｕｔＴは、インバータ回路ＩＮＶ３の出力端子と、スイッチＳ０３の第２端子と、に電気的に接続されている。
　端子ＶｉｎＴは、比較器ＣＭＰに入力電位を入力するための端子として機能し、端子ＶｒｅｆＴは、比較器ＣＭＰに参照電位を入力するための端子として機能し、端子ＶｏｕｔＴは、比較器ＣＭＰから出力電位を出力するための端子として機能する。なお、端子ＶｉｎＴは、図２９Ａ乃至図２９Ｃ、図２９Ｅの比較器ＣＭＰの第１端子又は第２端子の一方に対応し、端子ＶｒｅｆＴは、図２９Ａ乃至図２９Ｃ、図２９Ｅの比較器ＣＭＰの第１端子又は第２端子の他方に対応することができる。
　図２９Ａ乃至図２９Ｅの回路ＡＣＴＦ［ｊ］は、２値によって表される信号ｚｊ （ｋ）を出力する活性化関数の演算回路であるが、回路ＡＣＴＦ［ｊ］は信号ｚｊ （ｋ）を３値以上、又はアナログ値として出力する構成としてもよい。また、図２９Ａ乃至図２９Ｅの回路ＡＣＴＦ［ｊ］は、ｚｊ （ｋ）を１つの信号を出力する構成となっているが、ｚｊ （ｋ）を２つ以上の信号として出力する構成としてもよい。
　また、図２９Ａ乃至図２９Ｅの回路ＡＣＴＦ［ｊ］は、２つの電流を比較して結果を出力する回路なので、実施の形態１で説明した回路ＤＴＣに適用することができる。又は、回路ＡＣＴＦ［ｊ］は、実施の形態１で説明した回路ＤＴＣと共用するように、回路を構成してもよい。
＜演算回路の動作例＞
　次に、図２５の演算回路１１０の動作例について説明する。なお、本動作例の説明では、一例として、図３０に示す演算回路１１０を用いる。
　図３０の演算回路１１０は、図２５の演算回路１１０のｊ列目に位置する回路に着目して図示されたものである。つまり、図３０の演算回路１１０は、図２４Ａに示したニューラルネットワーク１００における、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ（ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、行う回路に相当する。更に、図３０の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、図２７Ｂの回路ＭＰを適用しているものとする。また、図３０の演算回路１１０の回路ＩＬＤには、図２８の回路ＩＬＤが適用されているものとする。
　初めに、演算回路１１０において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）が設定される。第１データｗｉ （ｋ−１） ｊ （ｋ）の設定の方法としては、回路ＷＬＤによって、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に順に所定の電位を入力して、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］を順に選択していき、選択された回路ＭＰに含まれている回路ＭＣ、及び回路ＭＣｒのそれぞれの回路ＨＣ、及び回路ＨＣｒに対して、回路ＩＬＤから、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］を介して、第１データに応じた電位、電流などを供給する。そして、電位、電流などの供給後に、回路ＷＬＤによって回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれを非選択にすることにより、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれが有する回路ＭＣ、及び回路ＭＣｒのそれぞれの回路ＨＣ、及び回路ＨＣｒに第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）に応じた電位、電流などを保持することができる。一例としては、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、正の値を取る場合には、回路ＨＣには、その正の値に応じた値を入力し、回路ＨＣｒには、ゼロに相当する値を入力する。一方、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、負の値を取る場合には、回路ＨＣには、ゼロに相当する値を入力し、回路ＨＣｒには、負の値の絶対値に応じた値を入力する。なお、上記において、ゼロに相当する値としては、例えば、図２８で説明した配線ＶＥＧが与える電圧とすることができる。
　次に、回路ＸＬＤによって、配線Ｘ１Ｌ［１］乃至配線Ｘ１Ｌ［ｍ］、配線Ｘ２Ｌ［１］乃至配線Ｘ２Ｌ［ｍ］のそれぞれに、第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する。具体的な一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に第２データｚ１ （ｋ−１）が供給される。
　回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれに入力される第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じて、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との導通状態が決まる。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）に応じて、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となる」状態と、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となる」状態と、「回路ＭＣ、及び回路ＭＣｒはそれぞれ配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］と非導通となる」状態と、のいずれか一をとる。一例としては、第２データｚ１ （ｋ−１）について、正の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、負の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、ゼロの値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。
　回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）に応じて、回路ＭＰ［ｉ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間の導通状態、又は非導通状態が決まることによって、回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間で電流の入出力が行われる。更に、当該電流の量は、回路ＭＰ［ｉ，ｊ］に設定された第１データｗｉ （ｋ−１） ｊ （ｋ）及び／又は第２データｚｉ （ｋ−１）に応じて決まる。
　例えば、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩ［ｉ，ｊ］とし、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩＢ［ｉ，ｊ］とする。そして、回路ＡＣＴＦ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩｏｕｔ［ｊ］とし、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に流れる電流をＩＢｏｕｔ［ｊ］とすると、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000005
　回路ＭＰ［ｉ，ｊ］において、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が“＋１”であるとき、回路ＭＣはＩ（＋１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（＋１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとする。
　更に、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）が“＋１”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“−１”であるときに、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“０”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣと配線ＯＬＢ［ｊ］との間は、非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬＢ［ｊ］との間は、非導通となる」状態をとるものとする。
　このとき、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流Ｉ［ｉ，ｊ］と、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流ＩＢ［ｉ，ｊ］と、は、下表に示すとおりとなる。なお、場合によっては、Ｉ（−１）の電流量が０となるように、回路ＭＰ［ｉ，ｊ］を構成してもよい。なお、電流Ｉ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬ［ｊ］に流れる電流であってもよい。同様に、電流ＩＢ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬＢ［ｊ］に流れる電流であってもよい。
Figure JPOXMLDOC01-appb-T000006
　そして、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれから流れてくるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］のそれぞれが、回路ＡＣＴＦ［ｊ］に入力されることによって、回路ＡＣＴＦ［ｊ］は、一例としては、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］の比較などを行う。回路ＡＣＴＦ［ｊ］は、一例としては、当該比較の結果に応じて、ニューロンＮｊ （ｋ）が第（ｋ＋１）層のニューロンに送信する信号ｚｊ （ｋ）を出力する。
　図３０の演算回路１１０によって、一例としては、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を行うことができる。更に、図３０の演算回路のアレイ部ＡＬＰにおいて、回路ＭＰをｎ列設けることで、図２５の演算回路１１０と同等の回路を構成できる。つまり、図２５の演算回路１１０によって、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれにおける、積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を同時に行うことができる。
＜＜演算回路に含まれる回路などの変更例１＞＞
　上述した演算回路１１０、及び演算回路１３０のそれぞれは、式（２．２）の演算ではなく式（２．３）の演算を行う回路に変更することができる。式（２．３）は、式（２．２）の積和の結果にバイアスを与えた演算に相当する。そのため、演算回路１１０、及び演算回路１３０のそれぞれにおいて、配線ＯＬ、及び配線ＯＬＢにバイアスの値を与える回路を設けてもよい。
　図３１に示す演算回路１７０は、図２５の演算回路１１０のアレイ部ＡＬＰに回路ＢＳ［１］乃至回路ＢＳ［ｎ］を加えた回路構成となっている。なお、回路ＢＳ［１］乃至回路ＢＳ［ｎ］としては、例えば、図２７Ａ乃至図２７Ｃと同様の回路構成を適用できる場合がある。
　回路ＢＳ［ｊ］は、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、配線ＷＢＳと、配線ＸＢＳと、に電気的に接続されている。
　配線ＷＢＳは、図２５の演算回路１１０などの配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］などと同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給するための配線として機能する。そのため、配線ＷＢＳは、回路ＷＬＤに電気的に接続されることによって、回路ＷＬＤから配線ＷＢＳに対して、当該信号を供給することができる。
　配線ＸＢＳは、図２５の演算回路１１０などの配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］と同様に、ニューロンＮｉ （ｋ−１）から出力された第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に供給する配線として機能する。そのため、配線ＸＢＳは、回路ＸＬＤに電気的に接続されることによって、回路ＸＬＤから配線ＸＢＳに対して、当該情報を供給することができる。
　また、配線ＸＢＳは、図２６の演算回路１３０などの配線ＷＸ１Ｌ［１］乃至配線ＷＸ１Ｌ［ｍ］と同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に情報を書き込むための選択信号線として兼用してもよい。このような構成の場合、回路ＷＬＤは、配線ＷＢＳ、配線ＸＢＳのそれぞれに、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給することができる。
　演算回路１７０のアレイ部ＡＬＰのｊ列において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］から配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］に流れる電流量は、それぞれ式（２．５）、式（２．６）で表すことができる。また、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれは、回路ＢＳ［ｊ］に電気的に接続されているため、回路ＢＳ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩＢＩＡＳ［ｊ］、回路ＢＳ［ｊ］から配線ＯＬＢ［ｊ］に流れる電流をＩＢＩＡＳＢ［ｊ］としたとき、式（２．５）、式（２．６）のそれぞれは下の式に書き直すことができる。
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　これにより、式（２．３）の演算として、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］を生成することができる。また、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、回路ＡＣＴＦ［ｊ］に入力されることによって、バイアスがかかった、ニューロンＮｊ （ｋ）からの信号ｚｊ （ｋ）を生成することができる。
　図３１の演算回路１７０では、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して１行分設けた構成としたが、本発明の一態様は、これに限定されない。例えば、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して２行以上設けてもよい。
＜＜演算回路に含まれる回路などの変更例２＞＞
　ここでは、図２７Ｂ、及び図２７Ｃに示した回路ＭＰとは異なる、演算回路１１０などに適用できる回路ＭＰの構成について説明する。
　図３２に示す回路ＭＰは、ＮＯＳＲＡＭ（登録商標）と呼ばれる記憶回路を有する構成となっている。なお、図３２には、回路ＨＣ、及び回路ＨＣｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
　図３２の回路ＭＰは、図２７Ｂ、又は図２７Ｃの構成において、トランジスタＭ５、及びトランジスタＭ５ｒを設けていない構成となっている。このため、図３２の回路ＭＰは、回路ＨＣの容量Ｃ１の第１端子、及び回路ＨＣｒの容量Ｃ１ｒの第１端子に電圧を書き込む構成となっている。
　例えば、配線ＶＥが与える電位を低レベル電位とし、回路ＨＣの容量Ｃ１の第１端子に高レベル電位を保持すれば、トランジスタＭ１はオン状態となり、又は、回路ＨＣの容量Ｃ１の第１端子に低レベル電位を保持すれば、トランジスタＭ１はオフ状態となる。
　ここで、例えば、回路ＭＰに第１データとして“−１”、“０”、“＋１”の値を書き込む場合を考える。回路ＭＰに第１データとして“＋１”を書き込む場合、回路ＨＣ、回路ＨＣｒのそれぞれに保持する電位としては、高レベル電位、低レベル電位の組み合わせとすればよい。また、回路ＭＰに第１データとして“−１”を書き込む場合、回路ＨＣ、回路ＨＣｒのそれぞれに保持する電位としては、低レベル電位、高レベル電位の組み合わせとすればよい。また、回路ＭＰに第１データとして“０”を書き込む場合、回路ＨＣ、回路ＨＣｒのそれぞれに保持する電位としては、低レベル電位、低レベル電位の組み合わせとすればよい。また、回路ＨＣ、回路ＨＣｒは、高レベル電位、低レベル電位の２値ではなく、３値以上の電位、又はアナログ値などを保持してもよい。
　次に、上記のとおり回路ＭＰに第１データを書き込んだ後、先の動作例のとおり、配線Ｘ１Ｌ、及び配線Ｘ２Ｌに第２データに応じた電圧を入力することによって、第１データと第２データの積の結果として、配線ＯＬ又は配線ＯＬＢから回路ＭＣを介して配線ＶＥに電流が流れ（流れない場合もある。）、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流が流れる（流れない場合もある。）。
　次に、図２７Ｂ、及び図２７Ｃ、図３２に示した回路ＭＰとは異なる、演算回路１１０などに適用できる回路ＭＰの構成について説明する。
　図３３Ａに示す回路ＭＰは、図１０で説明した負荷回路ＬＣと同様の素子を含む記憶回路を有する構成となっている。なお、図３３には、回路ＨＣ、及び回路ＨＣｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
　図３３Ａの回路ＭＰにおいて、回路ＭＣは、回路ＨＣとトランジスタＭ３とトランジスタＭ４とを有する。また、回路ＨＣは、負荷回路ＬＣ２とトランジスタＭ８とを有する。
　トランジスタＭ８については、例えば、トランジスタＭ２に適用できるトランジスタを用いることができる。そのため、トランジスタＭ８については、トランジスタＭ２の説明を参酌する。
　また、トランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒのそれぞれの構成については、別の個所に記載のトランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒの説明の記載を参酌する。
　図３３Ａの回路ＭＰの回路ＭＣにおいて、負荷回路ＬＣ２の第１端子は、トランジスタＭ８の第１端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、負荷回路ＬＣ２の第２端子は、配線ＶＬに電気的に接続されている。また、トランジスタＭ８の第２端子は、配線ＩＬに電気的に接続され、トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続されている。また、トランジスタＭ８のゲートは、配線ＷＬＳに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
　なお、図３３Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。また、トランジスタＭ８ｒの第１端子は、配線ＩＬＢに電気的に接続され、トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続されている。
　ここでの配線ＶＬ、配線ＶＬｒは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、接地電位（ＧＮＤ）、又は負荷回路ＬＣ２と負荷回路ＬＣ２ｒを正常に動作させる範囲の低電位とすることができる。
　負荷回路ＬＣ２、負荷回路ＬＣ２ｒは、一例としては、図１０と負荷回路ＬＣと同様に、第１端子と第２端子との間の抵抗値を変化することができる回路である。負荷回路ＬＣ２、負荷回路ＬＣ２ｒの第１端子と第２端子との間の抵抗値を変化することにより、負荷回路ＬＣ２、負荷回路ＬＣ２ｒの第１端子と第２端子との間に流れる電流量を変化させることができる。
　ここで、図３３Ａの回路ＭＰにおいて、負荷回路ＬＣ２、負荷回路ＬＣ２ｒの第１端子と第２端子との間の抵抗値を変更する方法について説明する。初めに、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれに低レベル電位を入力してトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒをオフ状態にする。次に、配線ＷＬに高レベル電位を入力してトランジスタＭ８、トランジスタＭ８ｒをオン状態にし、配線ＩＬ（配線ＩＬＢ）の電位を変化させることで、負荷回路ＬＣ２（負荷回路ＬＣ２ｒ）の第１端子と第２端子との間の抵抗値を設定する。例えば、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ２（負荷回路ＬＣ２ｒ）の第１端子と第２端子との間の抵抗値をリセットするための電位を入力し、その後に、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ２（負荷回路ＬＣ２ｒ）の第１端子と第２端子との間の抵抗値を所望の値となるような電位を入力する方法などがある。負荷回路ＬＣ２（負荷回路ＬＣ２ｒ）の第１端子と第２端子との間の抵抗値を所望の値に設定したあとは、配線ＷＬに低レベル電位を入力してトランジスタＭ８、トランジスタＭ８ｒをオフ状態にすればよい。
　負荷回路ＬＣ２、及び負荷回路ＬＣ２ｒとしては、例えば、図３３Ｂに図示するように、ＲｅＲＡＭなどに含まれる抵抗変化素子ＶＲ２を用いることができる。また、負荷回路ＬＣ２、及び負荷回路ＬＣ２ｒとしては、例えば、図３３Ｃに図示するように、ＭＲＡＭなどに含まれるＭＴＪ素子ＭＲ２を含む負荷回路ＬＣ２とすることができる。また、負荷回路ＬＣ２、及び負荷回路ＬＣ２ｒとしては、例えば、図３３Ｄに図示するように、相変化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子（ここでは、便宜上、相変化メモリＰＣＭ２と呼称する。）を用いることができる。
　また、負荷回路ＬＣ２、及び負荷回路ＬＣ２ｒとしては、例えば、図３３Ｅに図示するように、ＦｅＲＡＭなどに用いられる一対の電極によって挟まれた強誘電体キャパシタＦＥＣを用いることができる。なお、このとき、配線ＶＬは、定電圧を与える配線としてではなく、プレート線として機能する。
　次に、図２７Ｂ、及び図２７Ｃ、図３２、及び図３３Ａに示した回路ＭＰとは異なる、演算回路１１０などに適用できる回路ＭＰの構成について説明する。
　図３４Ａは、図３２において、回路ＨＣにトランジスタＭ１及び容量Ｃ１でなくインバータループ回路ＩＶＲを設け、回路ＨＣｒにトランジスタＭ１ｒ及び容量Ｃ１ｒでなくインバータループ回路ＩＶＲｒを設けた回路ＭＰを示している。つまり、図３４Ａの回路ＭＰは、ＳＲＡＭの記憶回路を有する構成となっている。なお、図３４Ａの回路ＭＰにおいて、配線ＶＥ、及び配線ＶＥｒは省略している。
　インバータループ回路ＩＶＲは、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、を有し、インバータループ回路ＩＶＲｒは、インバータ回路ＩＶ１ｒと、インバータ回路ＩＶ２ｒと、を有する。
　インバータ回路ＩＶ１の出力端子は、インバータ回路ＩＶ２の入力端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、トランジスタＭ１の第１端子に電気的に接続され、インバータ回路ＩＶ２の出力端子は、インバータ回路ＩＶ１の入力端子に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。トランジスタＭ２の第２端子は、配線ＩＬに電気的に接続され、トランジスタＭ２のゲートは、配線ＷＬＳに電気的に接続されている。インバータ回路ＩＶ１ｒの出力端子は、インバータ回路ＩＶ２ｒの入力端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、トランジスタＭ２ｒの第１端子に電気的に接続され、インバータ回路ＩＶ２ｒの出力端子は、インバータ回路ＩＶ１ｒの入力端子に電気的に接続されている。トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ３ｒのゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４ｒのゲートは、配線Ｘ２Ｌに電気的に接続されている。トランジスタＭ２ｒの第２端子は、配線ＩＬＢに電気的に接続され、トランジスタＭ２ｒのゲートは、配線ＷＬＳに電気的に接続されている。
　回路ＨＣは、インバータループ回路ＩＶＲによって、インバータ回路ＩＶ１の出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有し、回路ＨＣｒは、インバータループ回路ＩＶＲｒによって、インバータ回路ＩＶ１の出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有する。このため、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、インバータ回路ＩＶ１の出力端子に高レベル電位、インバータ回路ＩＶ１ｒの出力端子に低レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に低レベル電位が保持されているものとする。
　また、図３４Ａの回路ＭＰへの第２データ（ニューロンの信号の値）の入力は、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位を入力すればよい。
　図３４Ａの回路ＭＰは、上述した他の回路ＭＰと異なり、回路ＨＣのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流し、回路ＨＣｒのインバータループ回路ＩＶＲｒに含まれているトランジスタを用いて、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒに電流を流す構成となっている。
　また、図３４Ａの回路ＭＰは、図３４Ｂに示す回路ＭＰの構成に変更することができる。図３４Ｂの回路ＭＰは、図３４Ａの回路ＭＰに含まれている回路ＭＣｒを設けていない構成となっている。つまり、回路ＨＣのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流す構成となっている。なお、この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“０”とすることができる。
　また、図３４Ｃの回路ＭＰは、図３４Ｂの回路ＭＰにおいて、配線Ｘ２Ｌを設けず、かつトランジスタＭ４の第１端子がインバータ回路ＩＶ１の入力端子と、インバータ回路ＩＶ２の出力端子とに電気的に接続されている構成となっている。配線Ｘ１Ｌの電位が高レベル電位となっているときに、配線ＯＬ又は配線ＯＬＢには、逆の信号が出力されることとなる。この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“−１”とすることができる。また、一例として、回路ＭＰから回路ＡＦＰに情報（例えば、電流、電圧など）を供給する際において、配線Ｘ１Ｌに高レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”とし、配線Ｘ１Ｌに低レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“０”とすることができる。
　また、上記以外に、回路ＭＰに適用できる記憶素子としては、例えば、フラッシュメモリなどが挙げられる。
　図３２、図３３Ａ、及び図３４Ａ乃至図３４Ｃの回路ＭＰを、図２５のとおり、演算回路１１０に適用することによって、１列において、各回路ＭＰで計算された積の値を足し合わせることができる。これにより、第１データと第２データの積和を計算することができる。
　上述した、演算部ＣＬＰに含まれているトランジスタの一部、または、全部は、一例としては、ＯＳトランジスタであることが好ましい。例えば、オフ電流を低くすることが望ましいようなトランジスタの場合、具体例としては、容量素子などに蓄積された電荷を保持する機能を有するトランジスタは、ＯＳトランジスタであることが好ましい。特に、当該トランジスタとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態４に記載するトランジスタの構造であることがより好ましい。ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
　ただし、本発明の一態様は、上記に限定されず、演算部ＣＬＰに含まれるトランジスタは、ＯＳトランジスタでなくてもよい。ＯＳトランジスタ以外では、一例としては、チャネル形成領域にシリコンを含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）としてもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合もある。そのため、演算回路１１０、演算回路１３０、演算回路１７０は、演算部ＣＬＰなどに含まれるｎチャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとしてＳｉトランジスタを適用した構成としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図３５は、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図３６Ａにはトランジスタ５００のチャネル長方向の断面図、図３６Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図３６Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路１１０、演算回路１３０、演算回路１７０などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、例えば、トランジスタＦ１乃至トランジスタＦ４、トランジスタＭ１ｄ、トランジスタＭ２ｄ、トランジスタＭ１乃至トランジスタＭ５、トランジスタＭ８などに適用することにより、回路ＨＣ、回路ＨＣｒなどに書き込んだ電位を長時間保持することができる。
　トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路１１０、演算回路１３０、演算回路１７０などに含まれる容量などとすることができる。なお、回路構成によっては、図３５に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路１１０、演算回路１３０、演算回路１７０などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図２Ａ乃至図２Ｃに示した回路ＩＬＤが有する電流源ＣＣ［１］乃至電流源ＣＣ［Ｋ］（電流源ＣＣ［１］乃至電流源ＣＣ［２Ｋ−１］）、スイッチＳＷ［１］乃至スイッチＳＷ［Ｋ］（スイッチＳＷ［１］乃至スイッチＳＷ［２Ｋ−１］）、図４に示した回路ＢＦ、図５に示したデコーダＤＥＣ、図８に示した回路ＳＡ、図１０に示した回路ＩＶＣ、図１１に示したインバータ回路ＩＮＶ１、インバータ回路ＩＮＶ２、図１４に示したラッチ回路ＬＡＴ１、ラッチ回路ＬＡＴ２、図１７に示した回路ＤＴＣ、図１８に示した回路ＣＭＰＤ、図７Ａ乃至図７Ｅに示した回路ＡＣＴＦが有する比較器ＣＭＰ、オペアンプＯＰなどに含まれているトランジスタとすることができる。また、トランジスタＭ１、トランジスタＭ１ｄなどのトランジスタ、上記実施の形態で説明した各種スイッチにも適用することができる。なお、図３５では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路１１０、演算回路１３０、演算回路１７０などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
　また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図３６Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図３５に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図３６Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図３７に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方の極性のトランジスタのみで構成された回路のことをいう。
　なお、図３７において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図３５の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　図３５に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図３５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図３６Ａ、及び図３６Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図３６Ａ、及び図３６Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。なお、本明細書などでは、導電体５４２ａ、及び導電体５４２ｂをまとめて導電体５４２と呼称し、絶縁体５７１ａ、及び絶縁体５７１ｂをまとめて絶縁体５７１と呼称する。ここで、図３６Ａ、及び図３６Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
　絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
　酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有していてもよい。
　導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図３６Ａにおけるチャネル形成領域近傍の拡大図を図３８Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図３８Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図３８Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
　また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
　そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
　また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
　また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
　このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図３６Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
　酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物、欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、図３６Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
　酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
　ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
　また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
　導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
　また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
　導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
　なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図３６Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図３６Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
　絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散、などを抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
　導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
　導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
　また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
　絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
　上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
　絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　図３６Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、図３６Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５．０ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図３６Ａ、及び図３６Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図３８Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
　図３８Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
　絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述の絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
　また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図３６Ａ及び図３６Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図３６Ａ及び図３６Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
　また、図３６Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
　導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図３６Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図３５に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図３６Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図３５に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
　さらに、図３６Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
　導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
　また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
　絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
　絶縁体５４１ａおよび絶縁体５４１ｂを、図３６Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
　なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、図３５に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図３５、図３６Ａ、図３６Ｂ、及び図３７に示したトランジスタ５００に限定されない。本発明の一隊の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
　例えば、図３５、図３６Ａ、図３６Ｂ、及び図３７に示すトランジスタ５００は、図３９に示す構成としてもよい。図３９のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図３５、図３６Ａ、図３６Ｂ、及び図３７に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図３９のトランジスタのチャネル幅方向の断面の構成については、図３６Ｂに示すトランジスタ５００の断面と同様の構成とすることができる。
　酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
　酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
　また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
　絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
　絶縁体５８２は、酸素、水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　続いて、図３５、及び図３７に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図３５、及び図３７に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
　容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に備えることができる回路素子、配線、端子などと、を電気的に接続するプラグ、配線、端子などとしての機能を有する。具体的には、例えば、導電体６１２は、上記実施の形態で説明した演算回路１１０などにおける配線ＩＬ、又は配線ＩＬＢとすることができる。
　なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図３５では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。また、例えば、導電体６２０は、上記実施の形態で説明した演算回路１１０などにおける配線ＸＬＳとすることができる。
　なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
　ところで、図３５、及び図３７に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
　また、容量素子６００の上方には、配線層を設けてもよい。例えば、図３５において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
　また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
　絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
　また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　酸化物半導体を有するトランジスタを用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図４０Ａを用いて説明を行う。図４０Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図４０Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図４０Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図４０Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図４０Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図４０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図４０Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図４０Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図４０Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図４０Ｃに示す。図４０Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図４０Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図４０Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図４０Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成、などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図４１Ａを用いて説明する。
　図４１Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図４１Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図４１Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図４１Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４１Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図４１Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図４１Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図４１Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４１Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４２には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図４２に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。また、例えば、情報端末５５００に備えられる撮像装置（図示しない）によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
［ウェアラブル端末］
　また、図４２には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
　また、図４２には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。また、例えば、情報端末５５００に備えられる撮像装置（図示しない）によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
　なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図４２に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図４２には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能、などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図４２には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図４２には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４２に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図４２に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図４２では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図４２には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図４２には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。また、例えば、デジタルカメラ６２４０によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図４２には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。また、例えば、撮像画像データに対して、上記実施の形態で説明した半導体装置を用いて、畳み込み処理を行ってもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図４３Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４３Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
　上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
　図４３Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４３Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図４３Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４３Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
　上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
　図４３Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
　図４３Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＳＤＶ１：半導体装置、ＳＤＶ２：半導体装置、ＳＤＶ３：半導体装置、ＭＥＸＴ：記憶装置、ＭＩＮＴ：記憶装置、ＩＬＤ：回路、ＣＬＰ：演算部、ＣＬＰａ：演算部、ＣＬＰｂ：演算部、ＢＳＥ：基板、ＷＣＳ１：回路、ＷＣＳ２：回路、ＤＥＣ：デコーダ、ＣＣ［１］：電流源、ＣＣ［ｕ］：電流源、ＣＣ［Ｋ］：電流源、ＣＣ［ｔ］：電流源、ＣＣ［２Ｋ−１］：電流源、ＳＷ［１］：スイッチ、ＳＷ［ｕ］：スイッチ、ＳＷ［Ｋ］：スイッチ、ＳＷ［ｔ］：スイッチ、ＳＷ［２Ｋ−１］：スイッチ、ＣＴｒ［１］：トランジスタ、ＣＴｒ［ｕ］：トランジスタ、ＣＴｒ［Ｋ］：トランジスタ、ＳＴｒ［１］：トランジスタ、ＳＴｒ［ｕ］：トランジスタ、ＳＴｒ［Ｋ］：トランジスタ、ＤＩＬ［１］：配線、ＤＩＬ［ｕ］：配線、ＤＩＬ［Ｋ］：配線、ＤＥＬ［１］：配線、ＤＥＬ［ｔ］：配線、ＤＥＬ［２Ｋ−１］：配線、ＩＬ：配線、ＩＬＢ：配線、ＳＬ１１：配線、ＢＩＡＬ：配線、ＶＤＬ：配線、ＷＷＤ：回路、ＲＷＤ：回路、ＷＲＤ：回路、ＢＦ：回路、ＳＡ：回路、ＳＡ［１］：回路、ＳＡ［Ｋ］：回路、ＬＣ：負荷回路、ＩＶＣ：回路、ＭＣＬ［１］：メモリセル、ＭＣＬ［ｍ］：メモリセル、ＭＣＬ［１，１］：メモリセル、ＭＣＬ［１，Ｋ］：メモリセル、ＭＣＬ［ｍ，１］：メモリセル、ＭＣＬ［ｍ，Ｋ］：メモリセル、ＩＮＶ：インバータ回路、ＩＮＶ１：インバータ回路、ＩＮＶ２：インバータ回路、ＬＡＴ１：ラッチ回路、ＬＡＴ２：ラッチ回路、Ｆ１：トランジスタ、Ｆ２：トランジスタ、Ｆ３：トランジスタ、Ｆ４：トランジスタ、ＣＩ：容量、ＣＩ２：容量、ＲＳＷ：スイッチ、ＲＳＷ［１］：スイッチ、ＲＳＷ［Ｋ］：スイッチ、ＲＳＷ２：スイッチ、ＷＳＷ：スイッチ、ＶＲ：抵抗変化素子、ＭＲ：ＭＴＪ素子、ＰＣＭ：相変化メモリ、ＦＥＣ：強誘電体キャパシタ、ＷＢＬ［１］：配線、ＷＢＬ［ｕ］：配線、ＷＢＬ［Ｋ］：配線、ＲＢＬ：配線、ＲＢＬ［１］：配線、ＲＢＬ［ｕ］：配線、ＲＢＬ［Ｋ］：配線、ＷＷＬ［１］：配線、ＷＷＬ［ｍ］：配線、ＲＷＬ［１］：配線、ＲＷＬ［ｍ］：配線、ＷＲＬ：配線、ＷＲＬ［１］：配線、ＷＲＬ［ｍ］：配線、ＶＤＬ２：配線、ＶＥＡ：配線、ＣＬＫ：配線、ＬＭＮＴ：回路、ＥＸＭＮＴ：回路、ＬＭＣ［ｉ］：回路、ＷＣＳＡ：回路、ＷＣＳＢ：回路、ＷＣＳＤ：回路、ＷＣＳＤｒ：回路、ＷＣＳ１ｒ：回路、ＤＴＣ：回路、ＣＭＰＤ：回路、ＢＦ２：回路、ＣＣＡ：電流源、ＣＣＢ：電流源、ＣＣＤ：電流源、ＣＣＤｒ：電流源、Ｆ６Ａ：トランジスタ、Ｆ６Ｂ：トランジスタ、Ｆ７：トランジスタ、ＤＣ：メモリセル、ＤＣｒ：メモリセル、Ｍ１ｄ：トランジスタ、Ｍ１ｄｒ：トランジスタ、Ｍ２ｄ：トランジスタ、Ｍ２ｄｒ：トランジスタ、Ｃ１ｄ：容量、Ｃ１ｄｒ：容量、ｎ１ｄ：ノード、ｎ１ｄｒ：ノード、ＤＳＷ１：スイッチ、ＤＳＷ２：スイッチ、ＤＳＷ３：スイッチ、ＤＳＷ４：スイッチ、ＤＳＷ４ｒ：スイッチ、ＳＷＮ：スイッチ、ＳＷＮｒ：スイッチ、ＲＳＵＬ：配線、ＷＬｄ：配線、ＷＬｄｒ：配線、ＤＬｄ：配線、ＶＳＥ：配線、ＩＲＦＥ：配線、ＶＲＦＥ：配線、ＷＬＤ：回路、ＸＬＤ：回路、ＡＬＰ：アレイ部、ＡＦＰ：回路、ＡＣＴＦ［１］：回路、ＡＣＴＦ［ｊ］：回路、ＡＣＴＦ［ｎ］：回路、ＬＧＣ：回路、ＭＰ：回路、ＭＰ［１，１］：回路、ＭＰ［１，ｎ］：回路、ＭＰ［ｉ，ｊ］：回路、ＭＰ［ｍ，１］：回路、ＭＰ［ｍ，ｎ］：回路、ＭＣ：回路、ＭＣｒ：回路、ＨＣ：回路、ＨＣｒ：回路、Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｒ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ｒ：トランジスタ、ＬＣ２：負荷回路、ＬＣ２ｒ：負荷回路、Ｃ１：容量、Ｃ１ｒ：容量、ｎ１：ノード、ｎ１ｒ：ノード、ＩＬ［１］：配線、ＩＬ［ｊ］：配線、ＩＬ［ｎ］：配線、ＩＬＢ［１］：配線、ＩＬＢ［ｊ］：配線、ＩＬＢ［ｎ］：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬＢ［１］：配線、ＯＬＢ［ｊ］：配線、ＯＬＢ［ｎ］：配線、ＷＬＳ［１］：配線、ＷＬＳ［ｉ］：配線、ＷＬＳ［ｍ］：配線、ＷＸ１Ｌ［１］：配線、ＷＸ１Ｌ［ｉ］：配線、ＷＸ１Ｌ［ｍ］：配線、ＸＬＳ［１］：配線、ＸＬＳ［ｉ］：配線、ＸＬＳ［ｍ］：配線、Ｘ１Ｌ：配線、Ｘ１Ｌ［ｉ］：配線、Ｘ２Ｌ：配線、Ｘ２Ｌ［１］：配線、Ｘ２Ｌ［ｉ］：配線、Ｘ２Ｌ［ｍ］：配線、ＶＥ［ｊ］：配線、ＶＥｒ［ｊ］：配線、ＶＥＧ：配線、ＣＭＰ：比較器、ＲＥ：抵抗、ＲＥＢ：抵抗、ＣＥ：容量、ＣＥＢ：容量、ＤＥ：ダイオード素子、ＤＥＢ：ダイオード素子、ＯＰ：オペアンプ、Ｓ０１ａ：スイッチ、Ｓ０１ｂ：スイッチ、Ｓ０２ａ：スイッチ、Ｓ０２ｂ：スイッチ、Ｓ０３：スイッチ、ＳＷ［０］：スイッチ、ＩＮＶ３：インバータ回路、ＶｉｎＴ：端子、ＶｒｅｆＴ：端子、ＶｏｕｔＴ：端子、ＢＳ［１］：回路、ＢＳ［ｊ］：回路、ＢＳ［ｎ］：回路、ＩＶＲ：インバータループ回路、ＩＶＲｒ：インバータループ回路、ＩＶ１：インバータ回路、ＩＶ２：インバータ回路、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１００：ニューラルネットワーク、１１０：演算回路、１３０：演算回路、１７０：演算回路、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (14)

  1. 　第１回路と、第２回路と、第３回路と、を有し、
    　前記第１回路は、電流源と、第１スイッチと、を有し、
    　前記第２回路は、第１トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、を有し、
    　前記第３回路は、第２トランジスタを有し、
    　前記第１トランジスタの第１端子は、前記第１スイッチの制御端子に電気的に接続され、
    　前記第１トランジスタの第２端子は、前記第４トランジスタの第１端子に電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第１容量の第１端子に電気的に接続され、
    　前記第４トランジスタのゲートは、前記第１容量の第２端子と、前記第３トランジスタの第１端子に電気的に接続され、
    　前記第１スイッチの第１端子は、前記電流源の出力端子に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２トランジスタの第１端子に電気的に接続されている、
    　半導体装置。
  2. 　請求項１において、
    　第４回路を有し、
    　前記第４回路は、ラッチ回路を有し、
    　前記第１トランジスタの第１端子と前記第１スイッチの制御端子との電気的な接続は、前記第４回路の第１端子が前記第１トランジスタの第１端子に電気的に接続され、前記第４回路の第２端子が前記第１スイッチの制御端子に電気的に接続されていることでなされている、
    　半導体装置。
  3. 　第１回路と、第２回路と、第３回路と、センスアンプと、を有し、
    　前記第１回路は、電流源と、第１スイッチと、を有し、
    　前記第２回路は、第１トランジスタと、第１容量と、を有し、
    　前記第３回路は、第２トランジスタを有し、
    　前記第１トランジスタの第１端子は、前記センスアンプを介して、前記第１スイッチの制御端子に電気的に接続され、
    　前記第１トランジスタの第２端子は、前記第１容量の第１端子に電気的に接続され、
    　前記第１スイッチの第１端子は、前記電流源の出力端子に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２トランジスタの第１端子に電気的に接続されている、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１トランジスタのゲートは、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  5. 　第１回路と、第２回路と、第３回路と、を有し、
    　前記第１回路は、電流源と、第１スイッチと、を有し、
    　前記第２回路は、第１トランジスタと、第３トランジスタと、第１容量と、を有し、
    　前記第３回路は、第２トランジスタを有し、
    　前記第１トランジスタの第１端子は、前記第１スイッチの制御端子に電気的に接続され、
    　前記第３トランジスタの第１端子は、前記第１容量の第１端子と、前記第１トランジスタのゲートと、に電気的に接続され、
    　前記第１スイッチの第１端子は、前記電流源の出力端子に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２トランジスタの第１端子に電気的に接続されている、
    　半導体装置。
  6. 　請求項５において、
    　第４回路を有し、
    　前記第４回路は、ラッチ回路を有し、
    　前記第１トランジスタの第１端子と前記第１スイッチの制御端子との電気的な接続は、前記第４回路の第１端子が前記第１トランジスタの第１端子に電気的に接続され、前記第４回路の第２端子が前記第１スイッチの制御端子に電気的に接続されていることでなされている、
    　半導体装置。
  7. 　請求項５、又は請求項６において、
    　前記第１容量の第２端子は、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第２回路に含まれているトランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  9. 　第１回路と、第５回路と、を有し、
    　前記第１回路は、第１電流源と、第２電流源と、第１スイッチと、第５トランジスタと、第６トランジスタと、を有し、
    　前記第５回路は、第７トランジスタと、第８トランジスタと、第２容量と、第２スイッチと、第３スイッチと、電流比較回路と、を有し、
    　前記第１電流源の出力端子は、前記第１スイッチの第１端子に電気的に接続され、
    　前記第２電流源の出力端子は、前記第５トランジスタのゲートと、前記第６トランジスタのゲートと、前記第６トランジスタの第１端子と、に電気的に接続され、
    　前記第７トランジスタの第１端子は、前記第８トランジスタの第１端子と、前記第２スイッチの第１端子と、前記第３スイッチの第１端子と、に電気的に接続され、
    　前記第７トランジスタのゲートは、前記第８トランジスタの第２端子と、前記第２容量の第１端子と、に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２スイッチの第２端子に電気的に接続され、
    　前記電流比較回路の第１端子は、前記第３スイッチの第２端子に電気的に接続され、
    　前記電流比較回路の第２端子は、前記第５トランジスタの第１端子に電気的に接続されている、
    　半導体装置。
  10. 　第１回路と、第５回路と、を有し、
    　前記第１回路は、第１電流源と、第３電流源と、第１スイッチと、第４スイッチと、を有し、
    　前記第５回路は、第７トランジスタと、第８トランジスタと、第２容量と、第２スイッチと、第３スイッチと、第５スイッチと、電流比較回路と、を有し、
    　前記第１電流源の出力端子は、前記第１スイッチの第１端子に電気的に接続され、
    　前記第３電流源の入力端子は、前記第４スイッチの第１端子に電気的に接続され、
    　前記第７トランジスタの第１端子は、前記第８トランジスタの第１端子と、前記第２スイッチの第１端子と、前記第３スイッチの第１端子と、に電気的に接続され、
    　前記第７トランジスタのゲートは、前記第８トランジスタの第２端子と、前記第２容量の第１端子と、に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２スイッチの第２端子に電気的に接続され、
    　前記第４スイッチの第２端子は、前記第５スイッチの第１端子に電気的に接続され、
    　前記電流比較回路の第１端子は、前記第３スイッチの第２端子に電気的に接続され、
    　前記電流比較回路の第２端子は、前記第５スイッチの第２端子に電気的に接続されている、
    　半導体装置。
  11. 　請求項９、又は請求項１０において、
    　前記第７トランジスタは、チャネル形成領域にシリコンを有し、
    　前記第８トランジスタは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  12. 　請求項１０において、
    　前記第５回路は、第９トランジスタと、第１０トランジスタと、第３容量と、第６スイッチと、を有し、
    　前記第９トランジスタの第１端子は、前記第１０トランジスタの第１端子と、前記第２スイッチの第１端子と、前記第６スイッチの第１端子と、に電気的に接続され、
    　前記第９トランジスタのゲートは、前記第１０トランジスタの第２端子と、前記第３容量の第１端子と、に電気的に接続され、
    　前記第６スイッチの第２端子は、前記第５スイッチの第１端子と、前記第４スイッチの第２端子と、に電気的に接続され、
    　前記第８トランジスタのゲートと、前記第１０トランジスタのゲートと、は、直接接続されていない、
    　半導体装置。
  13. 　請求項１２において、
    　前記第７トランジスタ及び前記第９トランジスタのそれぞれは、チャネル形成領域にシリコンを有し、
    　前記第８トランジスタ及び前記第１０トランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    　半導体装置。
  14. 　請求項１乃至請求項１３のいずれか一の半導体装置と、筐体と、を有する、
    　電子機器。
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