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WO2021205792A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2021205792A1
WO2021205792A1 PCT/JP2021/008625 JP2021008625W WO2021205792A1 WO 2021205792 A1 WO2021205792 A1 WO 2021205792A1 JP 2021008625 W JP2021008625 W JP 2021008625W WO 2021205792 A1 WO2021205792 A1 WO 2021205792A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
cavity
sealing portion
region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2021/008625
Other languages
English (en)
French (fr)
Inventor
石井　成和
ベルナデッテ エリオット－バウマン
クリストファー ライト
ティモシー ベアード
マシュー ローレンソン
小林　寛隆
博幸 重田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Sony Group Corp
Original Assignee
Sony Semiconductor Solutions Corp
Sony Group Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp, Sony Group Corp filed Critical Sony Semiconductor Solutions Corp
Priority to EP21783798.8A priority Critical patent/EP4135021A4/en
Priority to US17/916,131 priority patent/US20230298955A1/en
Publication of WO2021205792A1 publication Critical patent/WO2021205792A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10W74/124—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/804—Containers or encapsulations
    • H10W44/501—
    • H10W70/09—
    • H10W74/01—
    • H10W74/014—
    • H10W74/117—
    • H10W74/127—
    • H10W76/12—
    • H10W76/60—
    • H10W90/00—
    • H10W90/701—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/32—Insulating of coils, windings, or parts thereof
    • H01F27/323—Insulation between winding turns, between winding layers
    • H10W44/20—
    • H10W44/248—
    • H10W70/60—
    • H10W70/6528—
    • H10W70/682—
    • H10W72/01235—
    • H10W72/0198—
    • H10W72/073—
    • H10W72/075—
    • H10W72/241—
    • H10W72/252—
    • H10W72/353—
    • H10W72/354—
    • H10W72/551—
    • H10W72/59—
    • H10W72/884—
    • H10W72/9413—
    • H10W72/952—
    • H10W74/15—
    • H10W74/40—
    • H10W76/10—
    • H10W90/724—
    • H10W90/734—
    • H10W90/754—

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device. More specifically, the present invention relates to a semiconductor device in which a semiconductor element is sealed to form a semiconductor package, and a method for manufacturing the semiconductor device.
  • a semiconductor package miniaturized to the size of a semiconductor chip such as CSP (Chip Size Package) has been used.
  • CSP Chip Size Package
  • a semiconductor chip package is used in which a protective substrate is adhered to the upper surface of a semiconductor chip via a support portion, and a gap is formed and sealed between a functional region formed on the upper surface of the semiconductor chip and the protective substrate.
  • An image sensor can be arranged in the functional area, and the incident light transmitted through the protective substrate made of glass or the like can be imaged (see, for example, Patent Document 1).
  • a hollow cavity is arranged in the support portion of the above-mentioned semiconductor chip package.
  • This hollow cavity communicates with a void adjacent to the functional region to alleviate an increase in internal pressure.
  • water vapor or the like in the voids expands and the pressure rises, which may cause damage to the support portion.
  • the present disclosure has been made in view of the above-mentioned problems, and an object of the present disclosure is to effectively utilize the area of the sealing portion.
  • the present disclosure has been made to solve the above-mentioned problems, and the first aspect thereof is a semiconductor element, a substrate arranged adjacent to the bottom surface of the semiconductor element, and the above-mentioned semiconductor element.
  • a semiconductor having a sealing portion that covers the upper surface, which is a surface facing the bottom surface, and seals the semiconductor element, and a cavity region that is arranged in the sealing portion and is a region where a cavity is formed. It is a device.
  • the wall surface of the cavity may be formed by the sealing portion made of resin in the cavity region.
  • the resin constituting the wall surface of the cavity may be composed of a photocurable resin.
  • the cavity region may form the wall surface of the cavity by curing the uncured resin, and may form the cavity by removing the uncured resin.
  • the cavity region may be configured such that the cavity and the sealing portion are alternately arranged.
  • the cavity region may be configured by arranging the cavity having a cross section having a meander structure.
  • the hollow region may be formed by the sealing portion formed in a grid pattern.
  • the cavity region may be composed of the lattice-shaped sealing portions having different coefficients of thermal expansion.
  • the cavity region may include an element composed of a conductive member arranged in the cavity.
  • the cavity region may include the element composed of the conductive material arranged in the two cavities arranged opposite to each other.
  • the cavity region may include the element made of the conductive material arranged in the cavity formed in a coil shape.
  • the cavity region may include the element having a core portion made of a magnetic material arranged in the cavity formed in the central portion of the coiled cavity.
  • the cavity region may include the element made of the conductive material arranged in the cavity formed in a loop shape.
  • a terminal for transmitting a signal is arranged on the bottom surface of the semiconductor element, and the substrate is connected to the terminal and has wiring extending to an outer region of the semiconductor element.
  • the sealing portion may be arranged adjacent to a side surface which is a surface adjacent to the bottom surface of the semiconductor element.
  • the sealing portion may be composed of a wall portion having a shape surrounding the semiconductor element and a lid portion having a shape covering the upper surface of the semiconductor element.
  • the hollow region may be arranged on the wall portion.
  • the cavity region may be arranged on the lid portion.
  • the sealing portion may be composed of the lid portion of a transparent member.
  • the semiconductor element may include a light receiving element that receives incident light.
  • the sealing portion may be formed of a transparent member and the light receiving element may be provided with a lens portion that collects the incident light.
  • the semiconductor element may include a light emitting element.
  • the sealing portion may diffuse the light of the light emitting element.
  • the sealing portion for sealing the semiconductor element whose bottom surface is arranged adjacent to the substrate is configured to cover the upper surface which is the surface of the semiconductor element facing the bottom surface. It is a method of manufacturing a semiconductor device including a sealing step and a cavity region arranging step of arranging a cavity region which is a region where a cavity is formed in the sealing portion.
  • the cavity region is arranged in the sealing portion having a shape covering the upper surface of the semiconductor element.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is a diagram showing a configuration example of the semiconductor device 10 according to the embodiment of the present disclosure.
  • the semiconductor device 10 in the figure is configured such that the semiconductor chip 100 is mounted on the substrate 200 and the periphery of the semiconductor chip 100 is sealed by the sealing portion 300.
  • the semiconductor chip 100 is a semiconductor piece on which an element is formed.
  • the semiconductor chip 100 can be formed, for example, by cutting a silicon (Si) wafer.
  • An electronic circuit composed of a plurality of elements can be integrated on the semiconductor chip 100.
  • the substrate 200 is a substrate on which the semiconductor chip 100 is mounted, and is a substrate that supports the semiconductor chip 100.
  • the bottom surface of the semiconductor chip 100 is arranged adjacent to the substrate 200, and the terminals of the semiconductor chip 100 are connected to the substrate 200.
  • the sealing portion 300 seals the semiconductor chip 100.
  • sealing means covering the periphery of a semiconductor element such as the semiconductor chip 100. By this sealing, the semiconductor element can be protected from the outside air and the like.
  • the sealing portion 300 is configured to cover a surface other than the bottom surface of the semiconductor chip 100, and seals the semiconductor chip 100 together with the substrate 200.
  • the sealing portion 300 can be made of resin. It is preferable to use a photocurable resin as this resin. This is because the cavity 402, which will be described later, can be easily formed.
  • the sealing portion 300 is also arranged in a region adjacent to the substrate 200 on the outside of the semiconductor chip 100. Since this region is not directly related to the encapsulation of the semiconductor chip 100, it can be used for other purposes. This will be described next.
  • FIG. 2 is a diagram showing a configuration example of a sealing portion according to the first embodiment of the present disclosure.
  • the figure is a top view of the semiconductor device 10, and is a diagram showing a configuration example of the sealing portion 300.
  • the broken line rectangle in the center of the figure represents the semiconductor chip 100.
  • a cavity region 400 is arranged in a region between the semiconductor chip 100 and the end portion of the sealing portion 300.
  • the cavity region 400 is a region of the sealing portion 300 in which the cavity is formed.
  • the region surrounded by the alternate long and short dash line in the figure represents the cavity 402.
  • the region of the sealing portion 300 in the figure is hatched to distinguish it from the cavity 402.
  • the cavity 402 in the figure is a region divided by the sealing portion 300 into the wall surface 401.
  • the cavity region 400 in the figure represents an example in which a plurality of cavities 402 are arranged in layers. As will be described later, the plurality of cavities 402 in the figure are connected in a region (not shown) and are configured as a single cavity.
  • the cavity 402 can be formed when the sealing portion 300 is formed by using a photocurable resin. Specifically, an uncured resin is placed around the semiconductor chip 100 to cure the resin in a region other than the region forming the cavity 402. As a result, the sealing portion 300 is formed and the wall surface 401 of the cavity 402 is formed. After that, the cavity 402 can be formed by removing the uncured resin. The uncured resin can be removed by discharging the uncured resin from the surface of the sealing portion 300 through the holes 404 formed in the wall surface 401 of the cavity 402.
  • FIG. 3 is a diagram showing a configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • the figure is a cross-sectional view showing a configuration example of the semiconductor device 10.
  • the semiconductor device 10 includes a semiconductor chip 100, a substrate 200, a sealing portion 300, a cavity region 400, and a connecting portion 500.
  • the semiconductor chip 100 is a semiconductor piece on which an element is formed.
  • a pad 110, a bump 120, and an insulating film 130 are arranged on the bottom surface, which is a surface facing the upper surface of the semiconductor chip 100.
  • the pad 110 is an electrode arranged on the bottom surface of the semiconductor chip 100.
  • the signal of the element is transmitted to the pad 110 by the wiring formed inside the semiconductor chip 110.
  • a plurality of such pads 110 are arranged on the bottom surface of the semiconductor chip 100 to form input / output terminals of the semiconductor chip 100.
  • the pad 110 can be made of a metal such as copper (Cu).
  • the bump 120 is a columnar protrusion arranged on the pad 110.
  • the pad 110 and the wiring layer 202 of the substrate 200, which will be described later, are connected via the bump 120.
  • the bump 120 can be made of a metal such as Cu or gold (Au).
  • the bump 120 can also be formed by soldering. Further, the bump 120 can be formed by plating or the like, for example.
  • the insulating film 130 insulates the bottom surface of the semiconductor chip 100.
  • the insulating film 130 is configured to cover the side surface of the pad 110 and protects the bottom surface of the semiconductor chip 100 and the pad 110.
  • the insulating film 130 in the figure is configured to cover the side surface of the bump 120, and further protects the bump 120.
  • the insulating film 130 can be made of, for example, a resin such as solder resist. Further, the insulating film 130 can also be formed of an inorganic material such as silicon oxide (SiO 2) or silicon nitride (SiN).
  • the substrate 200 is a substrate on which the semiconductor chip 100 is mounted on the surface.
  • the substrate 200 includes a wiring layer 202 and an insulating layer 201.
  • the wiring layer 202 is a wiring for transmitting a signal of the semiconductor chip 100.
  • the wiring layer 202 in the figure is connected to the pad 110 via the bump 120 of the semiconductor chip 100 and is configured to extend to the outer region of the semiconductor chip 100.
  • the wiring layer 202 can be made of, for example, a metal such as Cu, Au, nickel (Ni), chromium (Cr) and palladium (Pd).
  • the insulating layer 201 insulates the wiring layer 202.
  • the insulating layer 201 can be made of, for example, an epoxy resin, a polyimide resin, an acrylic resin, a phenol resin, or the like.
  • the wiring layer 202 and the insulating layer 201 can be configured in multiple layers. Wiring layers 202 arranged in different layers are connected by via 203.
  • the via 203 can be made of a columnar metal or the like.
  • the substrate pad 204 is arranged on the back surface of the substrate 200.
  • the substrate pad 204 is connected to the pad 110 of the semiconductor chip 100 via the wiring layer 202 and the via 203. Further, a connection portion 500, which will be described later, is joined to the substrate pad 204.
  • the substrate 200 having the wiring layer 202 rearranges the pads 110 of the semiconductor chip 100 on the substrate pads 204 in the outer region of the semiconductor chip 100. Such a substrate 200 is called a fan-out substrate.
  • a semiconductor package having a fan-out substrate and having substantially the same size as the semiconductor chip 100 is called a fan-out wafer level package (FOWLP: Fan Out Wafer Level Package).
  • connection portion 500 is a terminal arranged on the substrate pad 204 to connect the semiconductor device 10 to the substrate of another electronic device.
  • the connection portion 500 can be made of a metal such as a solder ball.
  • the sealing portion 300 seals the semiconductor chip 100.
  • the cavity region 400 is arranged in a region outside the region where the semiconductor chip 100 is arranged.
  • the above-mentioned cavity 402 is arranged in the cavity region 400.
  • the cavity 402 is configured in a mianda structure in which a single cavity is folded back in plurality, and is configured in a plurality of layers except for the folded portion.
  • a hole 404 is formed in the wall surface 401 of the cavity 402.
  • the influence of strain and stress due to the difference in the coefficient of thermal expansion of the semiconductor chip 100 and the sealing portion 300 can be reduced. Since the semiconductor chip 100 made of Si, the substrate 200 made of resin or the like, and the sealing portion 300 have different coefficients of thermal expansion, different strains occur when the temperature changes. Therefore, stress is generated at the interface where they are in contact with each other. If excessive stress is applied to the interface, it will break. For example, at the interface between the semiconductor chip 100 and the sealing portion 300, damage such as peeling may occur. The reliability of the semiconductor package is reduced. Therefore, the cavity region 400 is arranged to absorb the stress. The stress is relaxed, and the influence of strain and stress can be reduced.
  • FIG. 4 is a diagram showing another configuration example of the semiconductor device according to the first embodiment of the present disclosure. Similar to FIG. 3, FIG. 3 is a cross-sectional view showing a configuration example of the semiconductor device 10. It differs from the cavity 402 of FIG. 3 in that the cavity 402 of the cavity region 400 is formed in a layered shape on its side. The cavity 402 in the figure can also be formed by the same manufacturing method as the cavity 402 in FIG.
  • FIGS. 5 and 6 are diagrams showing an example of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • 5 and 6 are diagrams showing an example of a manufacturing process of the semiconductor chip 100.
  • the semiconductor chip 100 is placed on the support substrate 701.
  • the support substrate 701 is a substrate that supports the semiconductor chip 100 when manufacturing the semiconductor device 10.
  • a plurality of semiconductor chips 100 can be arranged on the support substrate 701.
  • the figure shows an example in which two semiconductor chips 100 are arranged.
  • the frame body 702 is arranged around the semiconductor chip 100.
  • the frame body 702 is a frame that holds the resin of the sealing portion 300 (A in FIG. 5).
  • the liquid resin 703, which is the material of the sealing portion 300, is arranged on the frame body 702.
  • the resin 703 is injected so that the semiconductor chip 100 is immersed (B in FIG. 5).
  • the resin 703 is cured.
  • the resin 703 can be cured by a plurality of laser light sources.
  • the figure shows an example when two laser light sources 705 and 706 are used.
  • laser beams 707 and 708 are emitted from the laser light sources 705 and 706, respectively.
  • the laser beams 707 and 708 are adjusted to be lower than the curing energy of the resin 703, and the energy at the intersection of the laser beams 707 and 708 is adjusted to be higher than the curing energy of the resin 703. Thereby, only the resin 703 at the intersection of the laser beams 707 and 708 can be cured.
  • the resin 704 is formed by scanning the laser beams 707 and 708 using a galvano scanner or the like.
  • the resin 704 is a cured resin 703. Such a manufacturing method The method is referred to as a continuous liquid interface production (CLIP). On the other hand, the resin 703 is held in an uncured state in the region where the cavity 402 is arranged (C in FIG. 5). The process corresponds to a sealing process.
  • CLIP continuous liquid interface production
  • the uncured resin 703 is removed. This can be done by draining the resin 703 through the holes 404. Specifically, the resin 703 is sucked in any one of the plurality of arranged holes 404, and the other holes 404 are used as air holes. The resin 703 can be removed by subsequent cleaning. As a result, the cavity 402 can be formed (D in FIG. 6). This step corresponds to the cavity region placement step.
  • the substrate 709 is a substrate having a configuration in which a plurality of substrates 200 are connected.
  • the substrate 709 can be arranged, for example, by laminating the insulating layer 201 and the wiring layer 202 on the bottom surface of the semiconductor chip 100 (E in FIG. 6).
  • each semiconductor chip 100 is fragmented.
  • the resin 704 and the substrate 709 are cut to form the sealing portion 300 and the substrate 200.
  • the semiconductor device 10 can be manufactured (F in FIG. 6).
  • the semiconductor device 10 of the first embodiment of the present disclosure effectively utilizes the region of the sealing portion 300 by arranging the cavity region 400 for reducing stress in the sealing portion 300. be able to.
  • the cavity region 400 including the cavities 402 formed in layers was arranged.
  • the semiconductor device 10 of the second embodiment of the present disclosure is different from the above-described first embodiment in that it includes a cavity region in which a cavity is formed by a resin formed in a lattice shape.
  • FIG. 7 is a diagram showing a configuration example of the semiconductor device according to the second embodiment of the present disclosure. Similar to FIG. 3, FIG. 3 is a cross-sectional view showing a configuration example of the semiconductor device 10. It differs from the semiconductor device 10 described in FIG. 3 in that the cavity region 410 is arranged instead of the cavity region 400.
  • the cavity region 410 is a cavity region composed of sealing portions 300 formed in a grid pattern. The gaps in this grid form the cavities in the cavity region 400.
  • the cavity region 410 in the figure can be arranged in the region between the semiconductor chip 100 and the sealing portion 300.
  • FIG. 8 is a diagram showing a configuration example of a cavity region according to a second embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of the cavity region 410.
  • the cavity region 410 includes a unit cell 411, a connecting portion 412, and a cavity 419.
  • the unit lattice 411 is a lattice-shaped structure composed of a plurality of beams joined in a cubic shape.
  • the unit lattice 411 is arranged in a three-dimensional lattice to form a cavity region 410. Details of the configuration of the unit cell 411 will be described later.
  • the connecting portion 412 connects adjacent unit lattices 411 among the plurality of unit lattices 411.
  • the unit lattice 411 is connected by the connecting portion 412, and a plurality of unit lattices 411 are arranged in a three-dimensional lattice pattern.
  • unit grids 411 arranged in two dimensions are described, but the number of the unit grids 411 is not limited, and a plurality of unit grids 411 are arranged in the depth direction of the paper surface in the figure. It is further arranged to form a three-dimensional shape.
  • FIG. 9 is a diagram showing a configuration example of a unit cell according to the embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of the unit cell 411.
  • the unit lattice 411 in the figure includes a beam 414, a flexible member 415, a reinforcing member 417, and a flexible member connecting portion 416.
  • the connecting portion 412 is also described in the unit cell 411 of the figure.
  • the beam 414, the flexible member 415, the reinforcing member 417, and the flexible member connecting portion 416 are distinguished by adding different hatchings.
  • the broken line cube 413 in the figure is an auxiliary line representing the outer shape of the unit cell 411, and does not constitute the unit cell 411.
  • the beam 414 is formed in a rod shape and joined in a cubic shape. A plurality of beams 414 are joined to each other to form the outer shape of the unit cell 411.
  • the beam 414 represents an example of being arranged between the vertices facing each other on each surface of the cube 413. Further, the beam 414 is formed in a brace shape by intersecting two beams 414 on each surface of the cube 413.
  • the beam 414 can be made of, for example, resin.
  • the flexible member 415 bends the beam 414 inward of the cube 413.
  • the flexible member 415 is formed in a rod shape that bulges inside the cube 413, is arranged inside the cube 413 of the beam 414, and has ends joined in the vicinity of both ends of the beam 414.
  • the flexible member 415 can be arranged on each of the plurality of beams 414. Further, similarly to the beam 414, the flexible member 415 can be formed in a shape in which two flexible members 415 intersect on each surface of the cube 413.
  • the flexible member 415 can be made of a member having a coefficient of thermal expansion higher than that of the beam 414, for example, a resin having a coefficient of thermal expansion higher than that of the member constituting the beam 414. In this case, the flexible member 415 extends longer than the beam 414 when the temperature rises. As a result, the flexible member 415 is deformed into a shape that bends inward of the cube 413 as the temperature rises.
  • the flexible member connecting portion 416 is configured in a rod shape to connect the beam 414 and the flexible member 415.
  • the flexible member connecting portion 416 is joined to the central portion of the beam 414 and the central portion of the flexible member 415 to connect the beam 414 and the flexible member 415.
  • the flexible member connecting portion 416 in the figure is arranged on each surface of the cube 413. By arranging the flexible member connecting portion 416, the beam 414 can be bent inside the cube 413 when the flexible member 415 bends as the temperature rises.
  • the reinforcing member 417 reinforces a plurality of beams 414 joined to each other.
  • the reinforcing member 417 is arranged between two vertices facing each other via the center of the cube 413 and is joined to the beam 414 at these two vertices.
  • the figure shows an example in which four reinforcing members 417 are formed in a shape where they intersect at a central portion of a cube 413.
  • the connecting portion 412 can be arranged on a side different from the side on which the flexible member connecting portion 416 of the beam 414 is arranged.
  • the beam 414, the flexible member 415, the flexible member connecting portion 416, the reinforcing member 417, and the connecting portion 412 can be made of the above-mentioned photocurable resin, and can be formed by the CLIP manufacturing method.
  • Flexibility can be imparted to the cavity region 410 by configuring the cavity region 410 with a plurality of unit lattices 411 connected by the connecting portion 412.
  • the semiconductor device 10 is distorted as the temperature rises due to the difference in the coefficient of thermal expansion between the semiconductor chip 100 and the substrate 200, and even when stress is applied to the cavity region 410, the stress is dispersed. Can be reduced. It is possible to prevent damage to the interface between the semiconductor chip 100 and the sealing portion 300.
  • FIG. 10 is a diagram showing an example of contraction of the cavity region 410 according to the embodiment of the present disclosure.
  • the figure shows the behavior of the connected unit cell 411 when the temperature of the cavity region 410 rises.
  • the figure is a view showing a pair of beams 414, a flexible member 415, a flexible member connecting portion 416 and a reinforcing member 417 of each of the unit lattices 411a and 411b connected by the connecting portion 412.
  • a in the figure is a diagram showing the state of the unit cells 411a and 411b before the temperature rise.
  • “D” in A in the figure represents the interval between the unit cells 411a and 411b before the temperature rise.
  • the flexible member 415 extends as the temperature rises. As described above, both ends of the flexible member 415 are joined to the beam 414 and the reinforcing member 417, and the central portion is configured to bulge inward of the cube 413. Therefore, when the temperature rises, the flexible member 415 expands and the central portion bends inside the cube 413. As a result, the beam 414 connected to the flexible member 415 by the flexible member connecting portion 416 is pulled into the inside of the cube 413 and bends.
  • the "D'" of B in the figure represents the interval between the unit cells 411a and 411b after the temperature rise, and is narrower than the "D" of A in the figure.
  • B in the figure the description of the elongation of the members other than the flexible member 415 due to the temperature rise is omitted.
  • the coefficient of thermal expansion of the cavity region 410 can be made a negative value.
  • the cavity region 410 can absorb the expansion and contraction of the semiconductor chip 100 and the sealing portion 300 due to the change in temperature. It is possible to reduce the change in the total volume of the semiconductor device 10. It is possible to prevent damage to the joint portion between the connection portion 500 of the semiconductor device 10 mounted on the external substrate or the like and the external substrate.
  • FIG. 11 is a diagram showing another configuration example of the cavity region according to the second embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view showing a configuration example of the semiconductor device 10 as in FIG. 7. It differs from the semiconductor device 10 of FIG. 7 in that the cavity region 410 is arranged between the sealing portion 300 and the substrate 200.
  • the cavity region 410 in the figure is arranged between the sealing portion 300 and the substrate 200, and can prevent damage to the interface between the sealing portion 300 and the substrate 200.
  • the semiconductor device 10 of the second embodiment of the present disclosure effectively utilizes the region of the sealing portion 300 by the cavity region 410 in which the cavity 419 is formed by the resin formed in a lattice shape. be able to.
  • the cavity 402 is arranged in the cavity region 400.
  • the semiconductor device 10 of the third embodiment of the present disclosure is different from the above-described first embodiment in that the element is arranged in the cavity region.
  • FIG. 12 is a diagram showing a configuration example of a cavity region according to a third embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of the cavity region 420.
  • the cavity region 420 in the figure is different from the cavity region 400 described in FIG. 3 in that two cavities 422 and 424 are arranged and a conductive member is arranged in these cavities.
  • a in the figure is a plan view showing a configuration example of the cavity region 420.
  • Cavities 422 and 424 are arranged in the cavity region 420.
  • the cavity 422 is a region separated by the wall surface 421 and is formed in a U shape.
  • holes 427 and 428 are arranged in the cavity 422.
  • the cavity 424 is a region separated by a wall surface 423, is formed in a U shape like the cavity 422, and has holes.
  • the U-shaped ends of the cavities 422 and 424 are located adjacent to each other.
  • conductive members are arranged in the cavities 422 and 424.
  • FIG. B in the figure is a cross-sectional view showing a configuration example of the cavity region 420.
  • FIG. B in the figure is an enlarged view of the cavity region 420 of the semiconductor device 10.
  • the semiconductor chip 100 and the substrate 200 are abbreviated.
  • Conductive members 423 and 425 are arranged in the cavities 422 and 424 to form electrodes.
  • the electrodes formed by the conductive members 423 and 425 are arranged alternately to form a capacitor element.
  • the hole 427 is configured to penetrate the sealing portion 300, and the bottom portion is arranged at a position adjacent to the wiring layer 202 of the substrate 200.
  • the conductive member 423 can be made of, for example, a thermosetting resin in which particles of Cu or Ag are dispersed.
  • the conductive member 423 can be arranged by injecting the conductive member 423 made of uncured resin into the cavity 422 through the hole 427 and curing the conductive member 423. Specifically, it can be injected using a jet dispenser that dispenses with high pressure.
  • the conductive member 423 When the conductive member 423 is injected, the air in the cavity can be discharged through the hole 428 at the same time. After that, the electrode-shaped conductive member 423 can be formed by heating and curing the resin constituting the uncured conductive member 423. Further, the conductive member 423 is connected to the wiring layer 202 by the conductive member arranged in the hole 427. The conductive member 425 can be formed in the same manner as the conductive member 423, and can be connected to the wiring layer 202.
  • the configurations of the conductive members 423 and 425 are not limited to this example.
  • the conductive members 423 and 425 can be configured in a shape having three or more ends.
  • the sealing portion is provided by arranging the cavity region 420 having the conductive members 423 and 425 constituting the capacitor element in the sealing portion 300.
  • the area of 300 can be effectively utilized.
  • the cavity region 420 having the capacitor element was arranged.
  • the semiconductor device 10 according to the fourth embodiment of the present disclosure is an inverter. It differs from the above-described third embodiment in that a cavity region having a Kuta element is arranged.
  • FIG. 13 is a diagram showing a configuration example of a cavity region according to a fourth embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example of the cavity region 430.
  • the cavity region 430 in the figure differs from the cavity region 400 described in FIG. 12 in that the cavities 432 and 442 are arranged in place of the cavities 422 and 424.
  • a in the figure is a plan view showing a configuration example of the cavity region 430.
  • Cavities 432 and 442 are arranged in the cavity region 430.
  • the cavity 432 is a region separated by a wall surface 431 and is formed in a coil shape. Further, holes 434 and 435 are arranged in the cavity 432.
  • the cavity 442 is a region separated by a wall surface 441, is formed in a cylindrical shape, and is arranged in the central portion of the coiled cavity 432. Holes 444 and 445 are arranged in the cavity 442.
  • a conductive member is arranged in the cavity 432, and a magnetic material is arranged in the cavity 442.
  • a conductive member 433 is arranged in the cavity 432.
  • the conductive member 433 is formed in a coil shape like the cavity 432 to form an inductor element.
  • the holes 434 and 435 are formed in a shape penetrating the sealing portion 300, and the bottom portion is arranged at a position adjacent to the wiring layer 202 of the substrate 200.
  • the conductive member 433 can be formed by the same method as the conductive member 423 described with reference to FIG.
  • a magnetic body 443 is arranged in the cavity 442.
  • the magnetic body 443 constitutes the core portion of the conductive member 433 that constitutes the inductor element. By arranging the core portion made of the magnetic body 443, the inductance of the conductive member 433 can be improved.
  • the magnetic material 443 can be composed of a thermosetting resin in which ferrite particles are dispersed, and can be injected using the holes 444 and 445.
  • the configuration of the cavity region 430 is not limited to this example.
  • the cavity 442 can be omitted.
  • the sealing portion 300 is provided with a cavity region 430 having a conductive member 433 constituting the inductor element in the sealing portion 300.
  • the area can be used effectively.
  • the cavity region 420 having the capacitor element was arranged.
  • the semiconductor device 10 of the fourth embodiment of the present disclosure is different from the above-described third embodiment in that a cavity region having an antenna element is arranged.
  • FIG. 14 is a diagram showing a configuration example of a cavity region according to a fifth embodiment of the present disclosure. Similar to FIG. 2, FIG. 2 is a diagram showing a configuration example of the sealing portion 300. It differs from the sealing portion 300 of FIG. 2 in that the cavity region 450 is arranged instead of the cavity region 400.
  • a cavity 452 is arranged in the cavity region 450 in the figure.
  • the cavity 452 is a cavity formed in a loop shape.
  • the cavity 452 is a region separated by a wall surface 451 in which holes 454 and 455 are arranged.
  • a conductive member 453 is arranged in the cavity 452.
  • the conductive member 453 is configured in a loop shape to form an antenna element.
  • the holes 454 and 455 are formed in a shape penetrating the sealing portion 300, and the bottom portion is arranged at a position adjacent to the wiring layer 202 of the substrate 200.
  • the conductive member 453 can be formed by the same method as the conductive member 423 described with reference to FIG.
  • the cavity 452 in the figure shows an example in which the cavity 452 is arranged in the region of the sealing portion 300 on the upper surface side of the semiconductor chip 100.
  • the cavity region 450 in the figure shows an example in which the cavity region 450 is arranged in the region of the sealing portion 300 on the upper surface side of the semiconductor chip 100.
  • the configuration of the cavity region 450 is not limited to this example.
  • a configuration may be adopted in which the cavity 452 is formed in the sealing portion 300 of the region adjacent to the side surface of the semiconductor chip 100, and the cavity region 450 is arranged in the region.
  • the sealing portion 300 is provided by arranging the cavity region 450 having the conductive member 453 constituting the antenna element in the sealing portion 300.
  • the area can be used effectively.
  • the semiconductor chip 100 is composed of FOWLP.
  • the semiconductor device 10 of the sixth embodiment of the present disclosure is different from the above-described first embodiment in that the semiconductor chip 100 is composed of a normal semiconductor package.
  • FIG. 15 is a diagram showing a configuration example of the semiconductor device according to the sixth embodiment of the present disclosure.
  • FIG. 3 is a diagram showing a configuration example of the semiconductor device 10 as in FIG. It differs from the semiconductor device 10 described with reference to FIG. 3 in that the semiconductor chip 150 and the substrate 210 are arranged instead of the semiconductor chip 100 and the substrate 200, and the semiconductor chip 150 is connected by wire bonding.
  • the semiconductor chip 150 in the figure is a semiconductor element in which the pad 110 is arranged on the upper surface side.
  • the semiconductor chip 150 is connected to the substrate 210 by wire bonding using the bonding wire 140.
  • the substrate 210 is a substrate on which the semiconductor chip 150 is mounted.
  • the semiconductor chip 150 is adhered to the substrate 210 with, for example, an adhesive.
  • the pad 110 of the semiconductor chip 150 and the pad (not shown) of the substrate 210 are connected and mounted by the bonding wire 140.
  • the description of the wiring layer and the like of the substrate 210 is omitted.
  • the sealing portion 300 in the figure is arranged on the upper surface and the side surface of the semiconductor chip 150 after wire bonding. At that time, the cavity region 400 having the cavity 402 is arranged.
  • the sealing portion 400 is arranged in the sealing portion 300 to form a sealing portion.
  • the 300 areas can be effectively utilized.
  • FIG. 16 is a diagram showing a configuration example of an imaging device according to a seventh embodiment of the present disclosure.
  • the figure shows an example in which the semiconductor device 10 is configured as an image pickup device.
  • the semiconductor device 10 in the figure includes an image sensor 160, a sealing portion 310, and a lid portion 320, in addition to the substrate 210, the cavity region 400, and the connecting portion 500.
  • the image sensor 160 is a semiconductor element configured in the shape of a semiconductor chip, and is a semiconductor element that captures an image of a subject.
  • the image pickup device 160 includes a plurality of pixels in which photoelectric conversion units that receive incident light are arranged.
  • the photoelectric conversion unit performs photoelectric conversion of the received incident light and generates an electric charge according to the incident light.
  • An image signal is generated and output by a pixel circuit arranged for each pixel based on the generated electric charge.
  • the image sensor 160 captures the subject.
  • a plurality of pixels are arranged in a two-dimensional grid on the upper surface of the image pickup device 160, and incident light is irradiated.
  • the pad 110 described in FIG. 15 is arranged at the end of the upper surface of the image pickup device 160, and is connected to the substrate 210 by the bonding wire 140.
  • the photoelectric conversion unit is an example of the light receiving element described in the claims.
  • the sealing portion 310 in the figure is configured to surround the side surface of the image sensor 160.
  • a lid portion 320 is arranged on the upper surface of the sealing portion 310.
  • the lid portion 320 is made of a transparent member such as glass and seals the image pickup device 160 together with the sealing portion 310.
  • the cavity region 400 having the cavity 402 is arranged as in the sealing portion 300 of FIG.
  • the cavity region 400 is arranged in the sealing portion 310 having a shape surrounding the side surface of the image pickup device 160, so that the sealing portion 310 The area can be used effectively.
  • the lid portion 320 is arranged on the upper surface of the image pickup device 160.
  • the semiconductor device 10 of the eighth embodiment of the present disclosure is different from the above-described seventh embodiment in that a lens for forming an image of a subject is arranged on the image pickup device 160.
  • FIG. 17 is a diagram showing a configuration example of an image pickup apparatus according to an eighth embodiment of the present disclosure.
  • FIG. 6 is a diagram showing a configuration example of a semiconductor device 10 that constitutes an image pickup device in the same manner as in FIG. It differs from the semiconductor device 10 described with reference to FIG. 16 in that a lens 340 is formed on the sealing portion 300. Further, in the semiconductor device 10 shown in the figure, a light-shielding film 350 and a semiconductor chip 170 are further arranged.
  • the lens 340 is a lens that forms a subject on pixels arranged on the upper surface of the image sensor 160. be.
  • the lens 340 is formed on the sealing portion 300 on the upper surface side of the image sensor 160, and is configured to cover the upper surface of the image sensor 160.
  • This lens 340 can be formed by the CLIP manufacturing method.
  • the light-shielding film 350 is a film that blocks incident light.
  • the light-shielding film 350 is arranged around the lens 340 and blocks incident light incident on the image sensor 160 from a region other than the lens 340.
  • the lens 340, the sealing portion 300 around the lens 340, and the light-shielding film 350 constitute a lens unit.
  • this lens unit integrally with the sealing portion 300 of the image pickup device 160 and arranging it in the semiconductor device 10, the semiconductor device 10 can be miniaturized. Further, by forming the lens unit portion excluding the light-shielding film 350 at the same time as the sealing portion 300, the manufacturing process of the lens unit can be simplified.
  • a semiconductor chip 170 other than the image sensor 160 is further arranged on the substrate 200 in the figure.
  • an image processing chip that processes an image signal generated by the image sensor 160, a power supply chip that supplies power to the image sensor 160, and a communication chip that communicates with the outside can be applied to the semiconductor chip 170.
  • the sealing portion 300 in the figure further seals the semiconductor chip 170.
  • the sealing portion 300 in the figure represents an example in which the cavity region 400 described in FIG. 3, the cavity region 410 described in FIG. 7, and the cavity region 420 described in FIG. 12 are arranged. By arranging these in the sealing portion 300, the region of the sealing portion 300 can be effectively utilized. As shown in the figure, the cavity region 410 is preferably arranged between the above-mentioned lens unit and the region of the sealing portion 300 adjacent to the image sensor 160. This is because by configuring the cavity region 410 to have a negative coefficient of thermal expansion, it is possible to compensate for the deviation of the focal position of the lens 340 due to the temperature change of the sealing portion 300.
  • the configuration of the semiconductor device 10 is not limited to this example.
  • the cavity region 430 described in FIG. 13 and the cavity region 450 described in FIG. 14 can also be arranged.
  • the semiconductor device 10 can be miniaturized by arranging the lens 340 in the sealing portion 300.
  • a sealing portion 300 having a shape covering the side surface of the image pickup device 160 was arranged.
  • the semiconductor device 10 of the ninth embodiment of the present disclosure is different from the above-described seventh embodiment in that a sealing portion having a shape covering the upper surface of the image pickup device 160 is arranged.
  • FIG. 18 is a diagram showing a configuration example of an imaging device according to a ninth embodiment of the present disclosure.
  • FIG. 6 is a diagram showing a configuration example of the semiconductor device 10 as in FIG. It differs from the semiconductor device 10 described with reference to FIG. 16 in that the sealing portion 360 and the substrate 230 are arranged in place of the sealing portion 310, the lid portion 320, and the substrate 210.
  • the substrate 230 is a substrate configured in a cavity shape.
  • the substrate 230 is a substrate composed of an insulating layer 231 made of ceramic or the like, and an image pickup device 160 is arranged at the bottom of the cavity shape.
  • the wiring layer 232 is arranged on the substrate 230. Further, a pad 234 is arranged on the bottom of the substrate 230.
  • the image pickup device 160 is connected to the wiring layer 232 of the substrate 230 by the bonding wire 140.
  • the sealing portion 360 is configured to cover the upper surface of the image sensor 160 and seals the image sensor 160.
  • the sealing portion 360 is arranged adjacent to the wall portion of the cavity-shaped substrate 230.
  • the sealing portion 360 can be made of a transparent photocurable resin.
  • Cavity regions 400, 410, 420, 430 and 450 can be arranged in the sealing portion 360.
  • A is a diagram showing an example in which the cavity region 410 is arranged in the sealing portion 360
  • B in the figure is a diagram showing an example in which the cavity region 420 is arranged in the sealing portion 360.
  • a via plug 235 was arranged on the wall portion of the substrate 230. The via plug 235 connects the element in the cavity region 420 and the wiring layer 232.
  • the region of the sealing portion 360 can be effectively utilized by arranging the cavity region 410 or the like in the sealing portion 360.
  • FIG. 19 is a diagram showing a configuration example of a light source device according to a tenth embodiment of the present disclosure.
  • the semiconductor device 10 in the figure emits a laser beam.
  • the semiconductor device 10 includes a light emitting element 180, a substrate 240, a wall portion 247, and a sealing portion 370.
  • the light emitting element 180 is an element that outputs laser light.
  • the light emitting element 180 is a light emitting element formed of a semiconductor chip on which a laser diode is arranged. Laser light is output from the upper surface of the light emitting element 180.
  • a terminal 181 is arranged at the bottom of the light emitting element 180.
  • the substrate 240 is a substrate on which the light emitting element 180 is mounted.
  • a pad 246, a wiring layer 243, and a substrate pad 244 to which the terminal 181 of the light emitting element 180 is connected are arranged on the substrate 240.
  • the wall portion 247 is configured to surround the side surface of the light emitting element 180, forms a cavity together with the substrate 240, and houses the light emitting element 180.
  • the wall portion 247 is composed of a member that does not transmit the laser beam of the light emitting element 180.
  • the sealing portion 370 is configured to cover the upper surface of the light emitting element 180 and seals the light emitting element 180. Further, the sealing portion 370 can be used as a diffusing plate that converts the laser light output by the light emitting element 180 into diffused light.
  • the sealing portion 370 is arranged adjacent to the wall portion 247.
  • the sealing portion 370 is the same as the sealing portion 360, and the cavity regions 400, 410, 4 20, 430 and 450 can be placed.
  • A is a diagram showing an example in which the cavity region 410 is arranged in the sealing portion 370
  • B in the figure is a diagram showing an example in which the cavity region 420 is arranged in the sealing portion 370.
  • a via plug 245 was arranged on the wall portion 247. The via plug 245 connects the element in the cavity region 420 and the wiring layer 243.
  • the region of the sealing portion 370 can be effectively utilized by arranging the cavity region 410 or the like in the sealing portion 370.
  • the configuration of the cavity region of the third embodiment can be combined with other embodiments. Specifically, the cavity region 420 of FIG. 12 can be applied to the sealing portion 300 of FIG. 15 and the sealing portion 310 of FIG.
  • the configuration of the cavity region of the fourth embodiment can be combined with other embodiments. Specifically, the cavity region 430 of FIG. 13 can be applied to the sealing portion 300 of FIG. 15 and the sealing portion 310 of FIG.
  • the configuration of the cavity region of the fifth embodiment can be combined with other embodiments. Specifically, the cavity region 450 of FIG. 14 can be applied to the sealing portion 300 of FIG. 15 and the sealing portion 310 of FIG.
  • the present technology can have the following configurations.
  • the cavity region includes an element composed of a conductive member arranged in the cavity.
  • the cavity region includes the element composed of the conductive material arranged in the two cavities arranged so as to face each other.
  • the cavity region includes the element composed of the conductive material arranged in the cavity formed in a coil shape.
  • the cavity region includes the element having a core portion made of a magnetic material arranged in the cavity formed in the central portion of the coiled cavity.
  • the cavity region includes the element composed of the conductive material arranged in the cavity formed in a loop shape.
  • the semiconductor element has a terminal for transmitting a signal arranged on the bottom surface thereof.
  • the substrate comprises wiring that is connected to the terminals and extends to the outer region of the semiconductor device.
  • the sealing portion is composed of a wall portion having a shape surrounding the semiconductor element and a lid portion having a shape covering the upper surface of the semiconductor element.
  • Device (16) The semiconductor device according to (15), wherein the cavity region is arranged on the wall portion.
  • the cavity region is arranged in the lid portion.
  • the sealing portion is composed of the lid portion of a transparent member.
  • the semiconductor element includes a light receiving element that receives incident light.
  • the sealing portion is composed of a transparent member and the light receiving element is provided with a lens portion that collects the incident light.
  • the semiconductor element includes a light emitting element.
  • the sealing portion diffuses light from the light emitting element.
  • a method for manufacturing a semiconductor device comprising a cavity region arranging step of arranging a cavity region, which is a region in which a cavity is formed in the sealing portion.

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Abstract

封止部の領域を有効活用する。　半導体装置は、半導体素子と、基板と、封止部と、空洞領域とを具備する。この半導体装置が具備する基板は、その半導体素子の底面に隣接して配置される。この半導体装置が具備する封止部は、その半導体素子のその底面と対向する面である上面を覆う形状に構成されてその半導体素子を封止する。この半導体装置が具備する空洞領域は、その封止部に配置されて空洞が形成される領域である。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。詳しくは、半導体素子が封止されて半導体パッケージに構成される半導体装置および当該半導体装置の製造方法に関する。
　従来、ＣＳＰ（Chip Size Package）等の半導体チップのサイズに小型化された半導体パッケージが使用されている。例えば、半導体チップの上面に支持部を介して保護基板が接着され、半導体チップの上面に形成された機能領域と保護基板との間に空隙を形成して封止する半導体チップパッケージが使用されている。機能領域にはイメージセンサを配置することができ、ガラス等により構成された保護基板を透過した入射光の撮像を行うことができる（例えば、特許文献１参照。）。
　上述の半導体チップパッケージの支持部には、中空キャビティが配置される。この中空キャビティは、機能領域に隣接する空隙と連通しており、内圧の上昇を緩和するものである。半導体チップパッケージは、温度試験等により高温にさらされる場合に空隙の水蒸気等が膨張して圧力が上昇し、支持部の破損を生じる場合がある。中空キャビティを配置して空隙の圧力を中空キャビティに開放することにより、支持部の破損を防ぐことができる。
国際公開第２０１７／０２８７７８号
　上述の従来技術では、半導体チップを封止する領域が有効活用されていないという問題がある。上述の従来技術では、支持部に中空キャビティが配置される。一方、半導体パッケージにおいて比較的広い領域を占める保護基板は、半導体チップの上面の封止にのみ使用されており、当該領域が有効に活用されていないという問題がある。
　本開示は、上述した問題点に鑑みてなされたものであり、封止部の領域を有効活用することを目的としている。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、半導体素子と、上記半導体素子の底面に隣接して配置される基板と、上記半導体素子の上記底面と対向する面である上面を覆う形状に構成されて上記半導体素子を封止する封止部と、上記封止部に配置されて空洞が形成される領域である空洞領域とを具備する半導体装置である。
　また、この第１の態様において、上記空洞領域は、樹脂により構成される上記封止部により上記空洞の壁面が構成されてもよい。
　また、この第１の態様において、上記空洞領域は、上記空洞の壁面を構成する上記樹脂が光硬化型の樹脂により構成されてもよい。

　また、この第１の態様において、上記空洞領域は、未硬化の上記樹脂を硬化させることにより上記空洞の壁面を形成し、未硬化の樹脂を除去することにより上記空洞を形成してもよい。
　また、この第１の態様において、上記空洞領域は、上記空洞と上記封止部とが交互に配置されて構成されてもよい。
　また、この第１の態様において、上記空洞領域は、断面がミアンダ構造に構成された上記空洞が配置されて構成されてもよい。
　また、この第１の態様において、上記空洞領域は、格子状に形成された上記封止部により構成されてもよい。
　また、この第１の態様において、上記空洞領域は、異なる熱膨張係数の上記格子状の上記封止部により構成されてもよい。
　また、この第１の態様において、上記空洞領域は、上記空洞に配置された導電部材により構成される素子を備えてもよい。
　また、この第１の態様において、上記空洞領域は、対向して配置された２つの上記空洞に配置された上記導電材料により構成される上記素子を備えてもよい。
　また、この第１の態様において、上記空洞領域は、コイル状に構成された上記空洞に配置された上記導電材料により構成される上記素子を備えてもよい。
　また、この第１の態様において、上記空洞領域は、上記コイル状の空洞の中央部に形成された空洞に配置される磁性材料により構成されるコア部を有する上記素子を備えてもよい。
　また、この第１の態様において、上記空洞領域は、ループ状に構成された上記空洞に配置された上記導電材料により構成される上記素子を備えてもよい。
　また、この第１の態様において、上記半導体素子は、上記底面に信号を伝達する端子が配置され、上記基板は、上記端子に接続されるとともに上記半導体素子の外側の領域に延在する配線を備え、上記封止部は、上記半導体素子の上記底面に隣接する面である側面に隣接して配置されてもよい。
　また、この第１の態様において、上記封止部は、上記半導体素子を囲繞する形状の壁部および上記半導体素子の上面を覆う形状の蓋部により構成されてもよい。
　また、この第１の態様において、上記空洞領域は、上記壁部に配置されてもよい。
　また、この第１の態様において、上記空洞領域は、上記蓋部に配置されてもよい。
　また、この第１の態様において、上記封止部は、透明な部材の上記蓋部により構成されてもよい。
　また、この第１の態様において、上記半導体素子は、入射光を受光する受光素子を備えてもよい。

　また、この第１の態様において、上記封止部は、透明な部材により構成されるとともに上記受光素子に上記入射光を集光するレンズ部を備えてもよい。
　また、この第１の態様において、上記半導体素子は、発光素子を備えてもよい。
　また、この第１の態様において、上記封止部は、上記発光素子の光を拡散させてもよい。
　また、本開示の第２の態様は、底面が基板に隣接して配置される半導体素子を封止する封止部を上記半導体素子の上記底面と対向する面である上面を覆う形状に構成する封止工程と、上記封止部に空洞が形成される領域である空洞領域を配置する空洞領域配置工程とを具備する半導体装置の製造方法である。
　本開示の態様により、半導体素子の上面を覆う形状の封止部に空洞領域が配置されるという作用をもたらす。
本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第１の実施の形態に係る封止部の構成例を示す図である。 本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第１の実施の形態に係る半導体装置の他の構成例を示す図である。 本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第２の実施の形態に係る空洞領域の構成例を示す図である。 本開示の実施の形態に係る単位格子の構成例を示す図である。 本開示の実施の形態に係る空洞領域４１０の収縮の一例を示す図である。 本開示の第２の実施の形態に係る空洞領域の他の構成例を示す図である。 本開示の第３の実施の形態に係る空洞領域の構成例を示す図である。 本開示の第４の実施の形態に係る空洞領域の構成例を示す図である。 本開示の第５の実施の形態に係る空洞領域の構成例を示す図である。 本開示の第６の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第７の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第８の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第９の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第１０の実施の形態に係る光源装置の構成例を示す図である。
　次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
　１．第１の実施の形態
　２．第２の実施の形態
　３．第３の実施の形態
　４．第４の実施の形態
　５．第５の実施の形態
　６．第６の実施の形態
　７．第７の実施の形態

　８．第８の実施の形態
　９．第９の実施の形態
　１０．第１０の実施の形態
　＜１．第１の実施の形態＞
　［半導体装置の構成］
　図１は、本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。同図は、本開示の実施の形態にかかる半導体装置１０の構成例を表す図である。
　同図の半導体装置１０は、半導体チップ１００が基板２００に実装され、半導体チップ１００の周囲が封止部３００により封止されて構成される。
　半導体チップ１００は、素子が形成される半導体片である。この半導体チップ１００は、例えば、シリコン（Ｓｉ）のウェハを切断することにより形成することができる。半導体チップ１００には、複数の素子からなる電子回路を集積することができる。
　基板２００は、半導体チップ１００が搭載される基板であり、半導体チップ１００を支持する基板である。この基板２００には、半導体チップ１００の底面が隣接して配置され、半導体チップ１００の端子が接続される。
　封止部３００は、半導体チップ１００を封止するものである。ここで封止とは、半導体チップ１００等の半導体素子の周囲を覆うことである。この封止により、外気等から半導体素子を保護することができる。封止部３００は半導体チップ１００の底面以外の面を覆う形状に構成され、基板２００とともに半導体チップ１００を封止する。この封止部３００は、樹脂により構成することができる。この樹脂には、光硬化型の樹脂を使用すると好適である。後述する空洞４０２の形成を容易に行うことができるためである。
　また、封止部３００は、半導体チップ１００の外側の基板２００に隣接する領域にも配置される。この領域は、半導体チップ１００の封止に直接関わる領域ではないため、他の用途に使用することができる。これについて次に説明する。
　［封止部の構成］
　図２は、本開示の第１の実施の形態に係る封止部の構成例を示す図である。同図は、半導体装置１０の上面図であり、封止部３００の構成例を表す図である。同図の中央部の破線の矩形は、半導体チップ１００を表す。同図の封止部３００には、半導体チップ１００と封止部３００の端部との間の領域に空洞領域４００が配置される。空洞領域４００は、空洞が形成される封止部３００の領域である。同図の１点鎖線により囲まれた領域が空洞４０２を表す。便宜上、同図の封止部３００の領域にはハッチングを付して空洞４０２と区別する。同図の空洞４０２は、封止部３００による壁面４０１に区切られた領域である。同図の空洞領域４００は、複数の空洞４０２が層状に配置される例を表したものである。後述するように、同図の複数の空洞４０２は、不図示の領域においてつながっており、単一の空洞に構成される。
　この空洞４０２は、光硬化型の樹脂を使用して封止部３００を形成する際に、形成することができる。具体的には、未硬化の樹脂を半導体チップ１００の周囲に配置し、空洞４０２を形成する領域以外の領域の樹脂を硬化させる。これにより、封止部３００が形成されるとともに空洞４０２の壁面４０１が形成される。その後、未硬化の樹脂を除去することにより、空洞４０２を形成することができる。未硬化の樹脂の除去は、封止部３００の表面から空洞４０２の壁面４０１に形成された孔４０４を介して排出することにより行うことができる。
　［半導体装置の断面の構成］
　図３は、本開示の第１の実施の形態に係る半導体装置の構成例を示す図である。同図は、半導体装置１０の構成例を表す断面図である。半導体装置１０は、半導体チップ１００と、基板２００と、封止部３００と、空洞領域４００と、接続部５００とを備える。
　半導体チップ１００は、前述のように、素子が形成される半導体片である。この半導体チップ１００の上面と対向する面である底面には、パッド１１０、バンプ１２０および絶縁膜１３０が配置される。
　パッド１１０は、半導体チップ１００の底面に配置される電極である。このパッド１１０には、半導体チップ１１０の内部に形成された配線により素子の信号が伝達される。半導体チップ１００の底面にはこのようなパッド１１０が複数配置され、半導体チップ１００の入出力端子を構成する。パッド１１０は、銅（Ｃｕ）等の金属により構成することができる。
　バンプ１２０は、パッド１１０に配置される柱状の突起である。このバンプ１２０を介してパッド１１０と後述する基板２００の配線層２０２とが接続される。このバンプ１２０は、Ｃｕや金（Ａｕ）等の金属により構成することができる。また、半田によりバンプ１２０を構成することもできる。また、バンプ１２０は、例えば、めっき等により形成することができる。
　絶縁膜１３０は、半導体チップ１００の底面を絶縁するものである。この絶縁膜１３０は、パッド１１０の側面を覆う形状に構成され、半導体チップ１００の底面およびパッド１１０を保護する。同図の絶縁膜１３０は、バンプ１２０の側面を覆う形状に構成され、バンプ１２０の保護をさらに行う。この絶縁膜１３０は、例えば、ソルダレジスト等の樹脂により構成することができる。また、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮ）等の無機材料により絶縁膜１３０を構成することもできる。
　基板２００は、前述のように、表面に半導体チップ１００が搭載される基板である。この基板２００は、配線層２０２および絶縁層２０１を備える。配線層２０２は、半導体チップ１００の信号を伝達する配線である。同図の配線層２０２は、半導体チップ１００のバンプ１２０を介してパッド１１０に接続されるとともに半導体チップ１００の外側の領域に延在する形状に構成される。この配線層２０２は、例えば、Ｃｕ、Ａｕ、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびパラジウム（Ｐｄ）等の金属により構成することができる。絶縁層２０１は、配線層２０２を絶縁するものである。この絶縁層２０１は、例えば、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂およびフェノール樹脂等により構成することができる。配線層２０２および絶縁層２０１は、多層に構成することができる。異なる層に配置される配線層２０２同士は、ビア２０３により接続される。このビア２０３は、柱状の金属等により構成することができる。
　なお、基板２００の裏面には、基板パッド２０４が配置される。この基板パッド２０４は、配線層２０２やビア２０３を介して半導体チップ１００のパッド１１０に接続される。また基板パッド２０４には、後述する接続部５００が接合される。配線層２０２を有する基板２００により、半導体チップ１００のパッド１１０が半導体チップ１００の外側の領域の基板パッド２０４に再配置される。このような基板２００は、ファンアウト基板と称される。また、ファンアウト基板を使用して半導体チップ１００と略同じサイズに構成される半導体パッケージは、ファンアウトウェハーレベルパッケージ（ＦＯＷＬＰ：Fan Out Wafer Level Package）と称される。

　接続部５００は、基板パッド２０４に配置されて半導体装置１０を他の電子機器の基板に接続する端子である。この接続部５００は、半田ボール等の金属により構成することができる。
　封止部３００は、前述のように、半導体チップ１００を封止するものである。同図の封止部３００には、半導体チップ１００が配置される領域の外側の領域に空洞領域４００が配置される。この空洞領域４００には、前述の空洞４０２が配置される。同図に表したように空洞４０２は、単一の空洞が複数回折り返されたミアンダ構造に構成され、折返し部分を除いて複数の層状に構成される。空洞４０２の壁面４０１には、孔４０４が形成される。
　このような空洞４０２を配置することにより、半導体チップ１００および封止部３００の熱膨張係数の違いに基づく歪みや応力の影響を軽減することができる。Ｓｉにより構成される半導体チップ１００と樹脂等により構成される基板２００および封止部３００とは、熱膨張係数が異なるため、温度が変化した際に、それぞれ異なる歪みを生じる。このため、これらが互いに接する界面に応力を生じる。過剰な応力が界面に掛かると破損を生じる。例えば、半導体チップ１００および封止部３００の界面においては、剥離等の破損を生じる可能性がある。半導体パッケージの信頼性が低下する。そこで、空洞領域４００を配置して応力を吸収させる。応力が緩和され、歪みや応力の影響を軽減することができる。
　［半導体装置の他の構成］
　図４は、本開示の第１の実施の形態に係る半導体装置の他の構成例を示す図である。同図は、図３と同様に、半導体装置１０の構成例を表す断面図である。空洞領域４００の空洞４０２が横倒しの層形状に構成される点で、図３の空洞４０２と異なる。同図の空洞４０２も、図３の空洞４０２と同様の製造方法により形成することができる。
　［半導体装置の製造方法］
　図５および６は、本開示の第１の実施の形態に係る半導体装置の製造方法の一例を示す図である。図５および６は、半導体チップ１００の製造工程の一例を表す図である。
　まず、支持基板７０１に半導体チップ１００を配置する。この支持基板７０１は、半導体装置１０を製造する際に半導体チップ１００を支持する基板である。支持基板７０１には、複数の半導体チップ１００を配置することができる。同図は、２つの半導体チップ１００が配置される例を表したものである。次に、枠体７０２を半導体チップ１００の周囲に配置する。この枠体７０２は、封止部３００の樹脂を保持する枠である（図５におけるＡ）。
　次に、枠体７０２に封止部３００の材料となる液状の樹脂７０３を配置する。この樹脂７０３は、半導体チップ１００が浸るように注入する（図５におけるＢ）。
　次に、樹脂７０３を硬化させる。この樹脂７０３の硬化は、複数のレーザ光源により行うことができる。同図は、２つのレーザ光源７０５および７０６を使用する場合の例を表したものである。図５におけるＣに表したように、レーザ光源７０５および７０６からレーザ光７０７および７０８がそれぞれ出射される。これらのレーザ光７０７および７０８を樹脂７０３の硬化エネルギーより低くするとともにレーザ光７０７および７０８の交点のエネルギーが樹脂７０３の硬化エネルギーより高くなるように調整する。これにより、レーザ光７０７および７０８の交点の樹脂７０３のみを硬化させることができる。ガルバノスキャナ等を使用してレーザ光７０７および７０８を走査することにより、樹脂７０４を形成する。この樹脂７０４は、樹脂７０３を硬化させたものである。このような製造方

法は、連続的液体結合製法（ＣＬＩＰ：Continuous Liquid Interface Production）と称される。一方、空洞４０２を配置する領域には、樹脂７０３を未硬化の状態に保持する（図５におけるＣ）。当該工程は、封止工程に該当する。
　次に、未硬化の樹脂７０３を除去する。これは、樹脂７０３を孔４０４から排出することにより行うことができる。具体的には、複数配置された孔４０４の何れか１つにおいて樹脂７０３の吸引を行うとともに他の孔４０４を空気孔として使用する。その後洗浄を行うことにより、樹脂７０３を除去することができる。これにより、空洞４０２を形成することができる（図６におけるＤ）。当該工程は、空洞領域配置工程に該当する。
　次に、枠体７０２および支持基板７０１を除去し、基板７０９を配置する。基板７０９は、複数の基板２００が連結された構成の基板である。基板７０９の配置は、例えば、半導体チップ１００の底面に絶縁層２０１および配線層２０２を積層することにより行うことができる（図６におけるＥ）。
　次に、半導体チップ１００毎に個片化する。樹脂７０４および基板７０９を切断して封止部３００および基板２００を形成する。これにより、半導体装置１０を製造することができる（図６におけるＦ）。
　以上説明したように、本開示の第１の実施の形態の半導体装置１０は、封止部３００に応力を軽減する空洞領域４００を配置することにより、封止部３００の領域を有効に活用することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態の半導体装置１０は、層状に構成された空洞４０２を備える空洞領域４００が配置されていた。これに対し、本開示の第２の実施の形態の半導体装置１０は、格子形状に構成された樹脂により空洞が形成される空洞領域を備える点で、上述の第１の実施の形態と異なる。
　［半導体装置の構成］
　図７は、本開示の第２の実施の形態に係る半導体装置の構成例を示す図である。同図は、図３と同様に、半導体装置１０の構成例を表す断面図である。空洞領域４００の代わりに空洞領域４１０が配置される点で、図３において説明した半導体装置１０と異なる。
　空洞領域４１０は、格子状に形成された封止部３００により構成される空洞領域である。この格子の隙間が空洞領域４００における空洞を構成する。同図の空洞領域４１０は、半導体チップ１００と封止部３００との間の領域に配置することができる。
　［空洞領域の構成］
　図８は、本開示の第２の実施の形態に係る空洞領域の構成例を示す図である。同図は、空洞領域４１０の構成例を表す図である。空洞領域４１０は、単位格子４１１と、連結部４１２と、空洞４１９とを備える。
　単位格子４１１は、複数の梁が立方体形状に接合されて構成された格子形状の構造物である。この単位格子４１１が３次元格子状に配置されて空洞領域４１０が形成される。単位格子４１１の構成の詳細については後述する。
　連結部４１２は、複数の単位格子４１１のうち隣接する単位格子４１１同士を連結するものである。この連結部４１２により単位格子４１１が連結されて、複数の単位格子４１１が３次元格子状に配置される。
　同図においては、便宜上、２次元に配列された９個の単位格子４１１を記載したが、単位格子４１１の個数を限定するものではなく、複数の単位格子４１１が同図の紙面の奥行き方向にさらに配列されて３次元形状が構成される。
　［単位格子の構成］
　図９は、本開示の実施の形態に係る単位格子の構成例を示す図である。同図は、単位格子４１１の構成例を表す図である。同図の単位格子４１１は、梁４１４と、可撓部材４１５と、補強部材４１７と、可撓部材連結部４１６とを備える。なお、同図の単位格子４１１には、連結部４１２も記載した。便宜上、梁４１４、可撓部材４１５、補強部材４１７および可撓部材連結部４１６には、異なるハッチングを付して区別する。同図の破線の立方体４１３は、単位格子４１１の外形を表す補助線であり、単位格子４１１を構成するものではない。
　梁４１４は、棒状に構成されて立方体形状に接合されるものである。複数の梁４１４が互いに接合されて単位格子４１１の外形が形成される。この梁４１４は、立方体４１３の各面において対向する頂点の間に配置される例を表したものである。また、梁４１４は、立方体４１３の各面において２つの梁４１４が交わって筋交い状に構成される。梁４１４は、例えば、樹脂により構成することができる。
　可撓部材４１５は、梁４１４を立方体４１３の内側に撓ませるものである。この可撓部材４１５は、立方体４１３の内側に膨出する棒状に構成されて梁４１４の立方体４１３の内側に配置されるとともに梁４１４の両端の近傍に端部がそれぞれ接合されるものである。可撓部材４１５は、複数の梁４１４のそれぞれに配置することができる。また、梁４１４と同様に、可撓部材４１５は、立方体４１３の各面において２つの可撓部材４１５が交わった形状に構成することができる。可撓部材４１５は、梁４１４より高い熱膨張係数の部材、例えば、梁４１４を構成する部材より高い熱膨張係数の樹脂により構成することができる。この場合、可撓部材４１５は、温度が上昇した際に梁４１４よりも長く伸長することとなる。これにより、可撓部材４１５は、温度の上昇にともなって立方体４１３の内側に撓む形状に変形する。
　可撓部材連結部４１６は、棒状に構成されて梁４１４および可撓部材４１５を連結するものである。この可撓部材連結部４１６は、梁４１４の中央部および可撓部材４１５の中央部に接合されて梁４１４および可撓部材４１５を連結する。同図の可撓部材連結部４１６は、立方体４１３の各面に配置される。可撓部材連結部４１６を配置することにより、温度の上昇にともなって可撓部材４１５が撓んだ際に梁４１４を立方体４１３の内側に撓ませることができる。
　補強部材４１７は、互いに接合された複数の梁４１４を補強するものである。この補強部材４１７は、立方体４１３の中央を介して対向する２つの頂点の間に配置されるとともにこれら２つの頂点において梁４１４と接合される。同図は、４つの補強部材４１７が立方体４１３の中央部において交わる形状に構成される例を表したものである。
　なお、連結部４１２は、梁４１４の可撓部材連結部４１６が配置される側とは異なる側に配置することができる。
　梁４１４、可撓部材４１５、可撓部材連結部４１６、補強部材４１７および連結部４１２は、前述の光硬化型の樹脂により構成することができ、ＣＬＩＰ製法により形成することができる。

　空洞領域４１０を連結部４１２により連結された複数の単位格子４１１により構成することにより、空洞領域４１０に可撓性を付与することができる。これにより、半導体チップ１００および基板２００の熱膨張係数の差異等により、温度の上昇に伴って半導体装置１０に歪みを生じ、空洞領域４１０に応力が掛かる場合であっても、応力を分散して低減することができる。半導体チップ１００および封止部３００の界面の破損を防ぐことができる。
　［端子の収縮］
　図１０は、本開示の実施の形態に係る空洞領域４１０の収縮の一例を示す図である。同図は、空洞領域４１０の温度が上昇した際の連結された単位格子４１１の挙動を表す図である。また、同図は、連結部４１２により連結された単位格子４１１ａおよび４１１ｂのそれぞれ１組の梁４１４、可撓部材４１５、可撓部材連結部４１６および補強部材４１７を表した図である。
　同図におけるＡは、昇温前の単位格子４１１ａおよび４１１ｂの様子を表した図である。同図におけるＡの「Ｄ」は、昇温前の単位格子４１１ａおよび４１１ｂの間隔を表す。
　同図におけるＢは、昇温後の単位格子４１１ａおよび４１１ｂの様子を表した図である。温度の上昇に伴い可撓部材４１５は伸長する。前述のように、可撓部材４１５は、両端が梁４１４および補強部材４１７に接合され、中央部が立方体４１３の内側に膨出する形状に構成される。このため、温度が上昇すると可撓部材４１５は、伸長して中央部が立方体４１３の内側に撓む。これにより、可撓部材連結部４１６により可撓部材４１５に連結された梁４１４が立方体４１３の内側に引き込まれて撓むこととなる。この梁４１４のたわみ量が連結部４１２の伸長量より大きい場合、単位格子４１１ａおよび４１１ｂは接近する。同図におけるＢの「Ｄ'」は、昇温後の単位格子４１１ａおよび４１１ｂの間隔を表し、同図におけるＡの「Ｄ」より狭くなる。なお、便宜上、同図におけるＢにおいて、可撓部材４１５以外の部材の温度上昇に伴う伸長について記載を省略した。
　このように、可撓部材４１５の熱膨張係数を梁４１４より大きくすることにより、空洞領域４１０の熱膨張係数を負の値にすることができる。この場合には、温度の変化に伴う半導体チップ１００や封止部３００の膨張や収縮等を空洞領域４１０に吸収させることができる。半導体装置１０の全体の体積の変化を低減することが可能となる。外部の基板等に実装された半導体装置１０の接続部５００と外部の基板との接合部分の破損等を防ぐことができる。
　［空洞領域の他の構成］
　図１１は、本開示の第２の実施の形態に係る空洞領域の他の構成例を示す図である。同図は、図７と同様に、半導体装置１０の構成例を表す断面図である。空洞領域４１０が封止部３００および基板２００の間に配置される点で、図７の半導体装置１０と異なる。
　同図の空洞領域４１０は、封止部３００および基板２００の間に配置され、封止部３００および基板２００の界面の破損を防ぐことができる。
　これ以外の半導体装置１０の構成は本開示の第１の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第２の実施の形態の半導体装置１０は、格子形状に構成された樹脂により空洞４１９が形成される空洞領域４１０により封止部３００の領域を有効に活用することができる。

　＜３．第３の実施の形態＞
　上述の第１の実施の形態の半導体装置１０は、空洞領域４００に空洞４０２が配置されていた。これに対し、本開示の第３の実施の形態の半導体装置１０は、空洞領域に素子が配置される点で、上述の第１の実施の形態と異なる。
　［空洞領域の構成］
　図１２は、本開示の第３の実施の形態に係る空洞領域の構成例を示す図である。同図は、空洞領域４２０の構成例を表す図である。同図の空洞領域４２０は、２つの空洞４２２および４２４が配置され、これらの空洞に導電部材が配置される点で、図３において説明した空洞領域４００と異なる。
　同図におけるＡは、空洞領域４２０の構成例を表す平面図である。空洞領域４２０には、空洞４２２および４２４が配置される。空洞４２２は、壁面４２１により区切られた領域であり、コの字形状に構成される。また、空洞４２２には、孔４２７および４２８が配置される。空洞４２４は、壁面４２３により区切られた領域であり、空洞４２２と同様にコの字形状に構成され、孔が配置される。空洞４２２および４２４のコの字の端部はそれぞれ隣接する位置に配置される。後述する様に、空洞４２２および４２４には、導電部材が配置される。
　同図におけるＢは、空洞領域４２０の構成例を表す断面図である。同図におけるＢは、半導体装置１０の空洞領域４２０の領域を拡大して表した図である。なお、同図におけるＢにおいて、半導体チップ１００および基板２００を略記した。
　空洞４２２および４２４には、導電部材４２３および４２５が配置され、電極に構成される。これら導電部材４２３および４２５による電極は、交互に配置され、キャパシタ素子を構成する。孔４２７は、封止部３００を貫通する形状に構成され、底部が基板２００の配線層２０２に隣接する位置に配置される。導電部材４２３は、例えば、ＣｕやＡｇの粒子が分散された熱硬化型の樹脂により構成することができる。未硬化の樹脂による導電部材４２３を孔４２７から空洞４２２に注入して硬化させることにより、導電部材４２３を配置することができる。具体的には、高い圧力によりディスペンスを行うジェットディスペンサを使用して注入することができる。なお、導電部材４２３の注入の際には、孔４２８を介した空洞内の空気の排出を同時に行うことができる。その後、未硬化の導電部材４２３を構成する樹脂を加熱して硬化させることにより、電極状の導電部材４２３を形成することができる。また、孔４２７に配置された導電部材により導電部材４２３は配線層２０２に接続される。導電部材４２５も導電部材４２３と同様に形成することができ、配線層２０２と接続させることができる。
　なお、導電部材４２３および４２５の構成は、この例に限定されない。例えば、３つ以上の端部を有する形状に導電部材４２３および４２５を構成することもできる。
　これ以外の半導体装置１０の構成は本開示の第１の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第３の実施の形態の半導体装置１０は、封止部３００にキャパシタ素子を構成する導電部材４２３および４２５を有する空洞領域４２０を配置することにより、封止部３００の領域を有効に活用することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態の半導体装置１０は、キャパシタ素子を有する空洞領域４２０が配置されていた。これに対し、本開示の第４の実施の形態の半導体装置１０は、インダ

クタ素子を有する空洞領域が配置される点で、上述の第３の実施の形態と異なる。
　［空洞領域の構成］
　図１３は、本開示の第４の実施の形態に係る空洞領域の構成例を示す図である。同図は、空洞領域４３０の構成例を表す図である。同図の空洞領域４３０は、空洞４２２および４２４の代わりに空洞４３２および４４２が配置される点で、図１２において説明した空洞領域４００と異なる。
　同図におけるＡは、空洞領域４３０の構成例を表す平面図である。空洞領域４３０には、空洞４３２および４４２が配置される。空洞４３２は、壁面４３１により区切られた領域であり、コイル状に構成される。また、空洞４３２には、孔４３４および４３５が配置される。空洞４４２は、壁面４４１により区切られた領域であり、円筒形状に構成され、コイル状の空洞４３２の中央部に配置される。空洞４４２には、孔４４４および４４５が配置される。後述するように、空洞４３２には導電部材が配置され、空洞４４２には磁性体が配置される。
　同図におけるＢは、空洞領域４３０の構成例を表す模式斜視図である。空洞４３２には、導電部材４３３が配置される。この導電部材４３３は、空洞４３２と同様にコイル状に構成され、インダクタ素子を構成する。孔４３４および４３５は、図１２における孔４２７と同様に、封止部３００を貫通する形状に構成され、底部が基板２００の配線層２０２に隣接する位置に配置される。導電部材４３３は、図１２において説明した導電部材４２３と同様の方法により形成することができる。
　空洞４４２には、磁性体４４３が配置される。この磁性体４４３は、インダクタ素子を構成する導電部材４３３のコア部を構成する。磁性体４４３によるコア部が配置されることにより、導電部材４３３のインダクタンスを向上させることができる。磁性体４４３は、フェライトの粒子を分散された熱硬化型の樹脂により構成することができ、孔４４４および４４５を使用して注入することができる。
　なお、空洞領域４３０の構成は、この例に限定されない。例えば、空洞４４２を省略することもできる。
　これ以外の半導体装置１０の構成は本開示の第３の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第４の実施の形態の半導体装置１０は、封止部３００にインダクタ素子を構成する導電部材４３３を有する空洞領域４３０を配置することにより、封止部３００の領域を有効に活用することができる。
　＜５．第５の実施の形態＞
　上述の第３の実施の形態の半導体装置１０は、キャパシタ素子を有する空洞領域４２０が配置されていた。これに対し、本開示の第４の実施の形態の半導体装置１０は、アンテナ素子を有する空洞領域が配置される点で、上述の第３の実施の形態と異なる。
　［空洞領域の構成］
　図１４は、本開示の第５の実施の形態に係る空洞領域の構成例を示す図である。同図は、図２と同様に、封止部３００の構成例を表す図である。空洞領域４００の代わりに空洞領域４５０が配置される点で、図２の封止部３００と異なる。
　同図の空洞領域４５０には、空洞４５２が配置される。この空洞４５２は、同図に表したように、ループ状に構成される空洞である。空洞４５２は、壁面４５１により区切られる領域であり、孔４５４および４５５が配置される。また、空洞４５２には、導電部材４５３が配置される。この導電部材４５３は、ループ状に構成され、アンテナ素子を構成する。孔４５４および４５５は、図１２における孔４２７と同様に、封止部３００を貫通する形状に構成され、底部が基板２００の配線層２０２に隣接する位置に配置される。導電部材４５３は、図１２において説明した導電部材４２３と同様の方法により形成することができる。
　同図の空洞４５２は、半導体チップ１００の上面側の封止部３００の領域に配置される例を表したものである。同様に、同図の空洞領域４５０は、半導体チップ１００の上面側の封止部３００の領域に配置される例を表したものである。
　なお、空洞領域４５０の構成は、この例に限定されない。例えば、半導体チップ１００の側面に隣接する領域の封止部３００に空洞４５２を形成し、当該領域に空洞領域４５０を配置する構成を採ることもできる。
　これ以外の半導体装置１０の構成は本開示の第３の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第５の実施の形態の半導体装置１０は、封止部３００にアンテナ素子を構成する導電部材４５３を有する空洞領域４５０を配置することにより、封止部３００の領域を有効に活用することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態の半導体装置１０は、半導体チップ１００がＦＯＷＬＰにより構成されていた。これに対し、本開示の第６の実施の形態の半導体装置１０は、半導体チップ１００が通常の半導体パッケージにより構成される点で、上述の第１の実施の形態と異なる。
　［半導体装置の構成］
　図１５は、本開示の第６の実施の形態に係る半導体装置の構成例を示す図である。同図は、図３と同様に半導体装置１０の構成例を表す図である。半導体チップ１００および基板２００の代わりに半導体チップ１５０および基板２１０が配置され、半導体チップ１５０がワイヤボンディングにより接続される点で、図３において説明した半導体装置１０と異なる。
　同図の半導体チップ１５０は、上面側にパッド１１０が配置される半導体素子である。この半導体チップ１５０は、ボンディングワイヤ１４０を使用したワイヤボンディングにより基板２１０に接続される。
　基板２１０は、半導体チップ１５０が搭載される基板である。半導体チップ１５０は、例えば、接着剤により基板２１０に接着される。その後、半導体チップ１５０のパッド１１０と基板２１０のパッド（不図示）との間がボンディングワイヤ１４０により接続されて実装される。なお、基板２１０の配線層等の記載は省略した。
　同図の封止部３００は、ワイヤボンディング後に半導体チップ１５０の上面および側面に配置される。その際、空洞４０２を有する空洞領域４００が配置される。
　これ以外の半導体装置１０の構成は本開示の第１の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第６の実施の形態の半導体装置１０は、ＦＯＷＬＰ以外の半導体パッケージに構成される場合において、封止部３００に空洞領域４００を配置することにより、封止部３００の領域を有効に活用することができる。
　＜７．第７の実施の形態＞
　上述の実施の形態の半導体装置１０を撮像装置に適用する例について説明する。
　［撮像装置の構成］
　図１６は、本開示の第７の実施の形態に係る撮像装置の構成例を示す図である。同図は、半導体装置１０が撮像装置に構成される例を表したものである。同図の半導体装置１０は、基板２１０、空洞領域４００および接続部５００のほかに、撮像素子１６０と、封止部３１０と、蓋部３２０とを備える。
　撮像素子１６０は、半導体チップの形状に構成される半導体素子であり、被写体の撮像を行う半導体素子である。この撮像素子１６０は、入射光を受光する光電変換部がそれぞれ配置される複数の画素を備える。光電変換部は、受光した入射光の光電変換を行い、入射光に応じた電荷を生成する。この生成された電荷に基づいて画素毎に配置された画素回路により画像信号が生成されて出力される。これにより、撮像素子１６０は、被写体の撮像を行う。撮像素子１６０の上面には複数の画素が２次元格子状に配置され、入射光が照射される。また、撮像素子１６０の上面の端部には図１５において説明したパッド１１０が配置され、ボンディングワイヤ１４０により基板２１０に接続される。なお、光電変換部は、請求の範囲に記載の受光素子の一例である。
　同図の封止部３１０は、撮像素子１６０の側面を囲繞する形状に構成される。この封止部３１０の上面には、蓋部３２０が配置される。蓋部３２０は、ガラス等の透明な部材により構成されて封止部３１０とともに撮像素子１６０を封止するものである。封止部３１０においても、図１５の封止部３００と同様に、空洞４０２を有する空洞領域４００が配置される。
　これ以外の半導体装置１０の構成は本開示の第１の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第７の実施の形態の半導体装置１０は、撮像素子１６０の側面を囲繞する形状の封止部３１０に空洞領域４００を配置することにより、封止部３１０の領域を有効に活用することができる。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態の半導体装置１０は、撮像素子１６０の上面に蓋部３２０が配置されていた。これに対し、本開示の第８の実施の形態の半導体装置１０は、撮像素子１６０に被写体を結像するレンズが配置される点で、上述の第７の実施の形態と異なる。
　［撮像装置の構成］
　図１７は、本開示の第８の実施の形態に係る撮像装置の構成例を示す図である。同図は、図１６と同様に撮像装置を構成する半導体装置１０の構成例を表す図である。封止部３００にレンズ３４０が形成される点で、図１６において説明した半導体装置１０と異なる。また、同図の半導体装置１０は、遮光膜３５０および半導体チップ１７０がさらに配置される。
　レンズ３４０は、撮像素子１６０の上面に配置された画素に被写体を結像するレンズで

ある。このレンズ３４０は、撮像素子１６０の上面側の封止部３００に形成され、撮像素子１６０の上面を覆う形状に構成される。このレンズ３４０は、ＣＬＩＰ製法により形成することができる。
　遮光膜３５０は、入射光を遮光する膜である。この遮光膜３５０は、レンズ３４０の周囲に配置され、レンズ３４０以外の領域から撮像素子１６０に入射する入射光を遮光する。
　レンズ３４０とレンズ３４０の周囲の封止部３００および遮光膜３５０は、レンズユニットを構成する。このレンズユニットを撮像素子１６０の封止部３００と一体に形成して半導体装置１０に配置することにより、半導体装置１０を小型化することができる。また、遮光膜３５０を除くレンズユニット部分を封止部３００と同時に形成することにより、レンズユニットの製造工程を簡略化することができる。
　同図の基板２００は、撮像素子１６０以外の半導体チップ１７０がさらに配置される。この半導体チップ１７０には、例えば、撮像素子１６０により生成された画像信号を処理する画像処理チップや撮像素子１６０に電源を供給する電源チップ、外部と通信を行う通信チップを適用することができる。同図の封止部３００は、この半導体チップ１７０をさらに封止する。
　なお、同図の封止部３００は、図３において説明した空洞領域４００、図７において説明した空洞領域４１０および図１２において説明した空洞領域４２０が配置される例を表したものである。これらを封止部３００に配置することにより、封止部３００の領域を有効活用することができる。なお、空洞領域４１０は、同図に表したように上述のレンズユニットと撮像素子１６０に隣接する封止部３００の領域との間に配置すると好適である。空洞領域４１０を負の熱膨張係数に構成することにより、封止部３００の温度変化に伴うレンズ３４０の焦点位置のずれを補償することが可能になるためである。
　なお、半導体装置１０の構成は、この例に限定されない。例えば、図１３において説明した空洞領域４３０および図１４において説明した空洞領域４５０を配置することもできる。
　これ以外の半導体装置１０の構成は本開示の第１の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第８の実施の形態の半導体装置１０は、封止部３００にレンズ３４０を配置することにより、半導体装置１０を小型化することができる。
　＜９．第９の実施の形態＞
　上述の第７の実施の形態の半導体装置１０は、撮像素子１６０の側面を覆う形状の封止部３００が配置されていた。これに対し、本開示の第９の実施の形態の半導体装置１０は、撮像素子１６０の上面を覆う形状の封止部が配置される点で、上述の第７の実施の形態と異なる。
　［撮像装置の構成］
　図１８は、本開示の第９の実施の形態に係る撮像装置の構成例を示す図である。同図は、図１６と同様に半導体装置１０の構成例を表す図である。封止部３１０、蓋部３２０および基板２１０の代わりに封止部３６０および基板２３０が配置される点で、図１６において説明した半導体装置１０と異なる。

　基板２３０は、キャビティ形状に構成される基板である。この基板２３０は、セラミック等の絶縁層２３１により構成され、キャビティ形状の底部に撮像素子１６０が配置される基板である。基板２３０には、配線層２３２が配置される。また、基板２３０の底部には、パッド２３４が配置される。撮像素子１６０は、ボンディングワイヤ１４０により基板２３０の配線層２３２に接続される。
　封止部３６０は、撮像素子１６０の上面を覆う形状に構成され、撮像素子１６０を封止するものである。この封止部３６０は、キャビティ形状の基板２３０の壁部に隣接して配置される。封止部３６０は、封止部３００と同様に、透明な光硬化型の樹脂により構成することができる。この封止部３６０には、空洞領域４００、４１０、４２０、４３０および４５０を配置することができる。同図におけるＡは空洞領域４１０が封止部３６０に配置される例を表した図であり、同図におけるＢは空洞領域４２０が封止部３６０に配置される例を表した図である。同図におけるＢには、基板２３０の壁部にビアプラグ２３５を配置した。このビアプラグ２３５は、空洞領域４２０の素子と配線層２３２とを接続するものである。
　これ以外の半導体装置１０の構成は本開示の第７の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第９の実施の形態の半導体装置１０は、封止部３６０に空洞領域４１０等を配置することにより、封止部３６０の領域を有効活用することができる。
　＜１０．第１０の実施の形態＞
　上述の実施の形態の半導体装置１０を光源装置に適用する例について説明する。上述の第９の実施の形態の半導体装置１０は、撮像素子１６０が封止部３６０に封止されていた。これに対し、本開示の第１０の実施の形態の半導体装置１０は、発光素子が封止部により封止される点で、上述の第９の実施の形態と異なる。
　［光源装置の構成］
　図１９は、本開示の第１０の実施の形態に係る光源装置の構成例を示す図である。同図の半導体装置１０は、レーザ光を出射するものである。半導体装置１０は、発光素子１８０と、基板２４０と、壁部２４７と、封止部３７０とを備える。
　発光素子１８０は、レーザ光を出力する素子である。この発光素子１８０は、レーザダイオードが配置される半導体チップに構成される発光素子である。発光素子１８０の上面からレーザ光が出力される。発光素子１８０の底部には端子１８１が配置される。
　基板２４０は、発光素子１８０が搭載される基板である。この基板２４０には、発光素子１８０の端子１８１が接続されるパッド２４６、配線層２４３および基板パッド２４４が配置される。
　壁部２４７は、発光素子１８０の側面を囲繞する形状に構成され、基板２４０とともにキャビティを形成して発光素子１８０を収納するものである。壁部２４７は、発光素子１８０のレーザ光を透過しない部材により構成される。
　封止部３７０は、発光素子１８０の上面を覆う形状に構成されて発光素子１８０を封止するものである。また、この封止部３７０は、発光素子１８０が出力するレーザ光を拡散光に変換させる拡散板として使用することができる。封止部３７０は、壁部２４７に隣接して配置される。封止部３７０は、封止部３６０と同様に、空洞領域４００、４１０、４

２０、４３０および４５０を配置することができる。同図におけるＡは空洞領域４１０が封止部３７０に配置される例を表した図であり、同図におけるＢは空洞領域４２０が封止部３７０に配置される例を表した図である。同図におけるＢには、壁部２４７にビアプラグ２４５を配置した。このビアプラグ２４５は、空洞領域４２０の素子と配線層２４３とを接続するものである。
　これ以外の半導体装置１０の構成は本開示の第９の実施の形態において説明した半導体装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第１０の実施の形態の半導体装置１０は、封止部３７０に空洞領域４１０等を配置することにより、封止部３７０の領域を有効活用することができる。
　なお、第３の実施の形態の空洞領域の構成は、他の実施の形態と組み合わせることができる。具体的には、図１２の空洞領域４２０は、図１５の封止部３００および図１６の封止部３１０に適用することができる。
　なお、第４の実施の形態の空洞領域の構成は、他の実施の形態と組み合わせることができる。具体的には、図１３の空洞領域４３０は、図１５の封止部３００および図１６の封止部３１０に適用することができる。
　なお、第５の実施の形態の空洞領域の構成は、他の実施の形態と組み合わせることができる。具体的には、図１４の空洞領域４５０は、図１５の封止部３００および図１６の封止部３１０に適用することができる。
　最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。
　また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　なお、本技術は以下のような構成もとることができる。
（１）半導体素子と、
　前記半導体素子の底面に隣接して配置される基板と、
　前記半導体素子の前記底面と対向する面である上面を覆う形状に構成されて前記半導体素子を封止する封止部と、
　前記封止部に配置されて空洞が形成される領域である空洞領域と
を具備する半導体装置。
（２）前記空洞領域は、樹脂により構成される前記封止部により前記空洞の壁面が構成される前記（１）に記載の半導体装置。
（３）前記空洞領域は、前記空洞の壁面を構成する前記樹脂が光硬化型の樹脂により構成される前記（２）に記載の半導体装置。
（４）前記空洞領域は、未硬化の前記樹脂を硬化させることにより前記空洞の壁面を形成し、未硬化の樹脂を除去することにより前記空洞を形成する前記（３）に記載の半導体装

置。
（５）前記空洞領域は、前記空洞と前記封止部とが交互に配置されて構成される前記（１）から（４）の何れかに記載の半導体装置。
（６）前記空洞領域は、断面がミアンダ構造に構成された前記空洞が配置されて構成される前記（５）に記載の半導体装置。
（７）前記空洞領域は、格子状に形成された前記封止部により構成される前記（１）から（３）の何れかに記載の半導体装置。
（８）前記空洞領域は、異なる熱膨張係数の前記格子状の前記封止部により構成される前記（７）に記載の半導体装置。
（９）前記空洞領域は、前記空洞に配置された導電部材により構成される素子を備える前記（１）に記載の半導体装置。
（１０）前記空洞領域は、対向して配置された２つの前記空洞に配置された前記導電材料により構成される前記素子を備える前記（９）に記載の半導体装置。
（１１）前記空洞領域は、コイル状に構成された前記空洞に配置された前記導電材料により構成される前記素子を備える前記（９）に記載の半導体装置。
（１２）前記空洞領域は、前記コイル状の空洞の中央部に形成された空洞に配置される磁性材料により構成されるコア部を有する前記素子を備える前記（１１）に記載の半導体装置。
（１３）前記空洞領域は、ループ状に構成された前記空洞に配置された前記導電材料により構成される前記素子を備える前記（９）に記載の半導体装置。
（１４）前記半導体素子は、前記底面に信号を伝達する端子が配置され、
　前記基板は、前記端子に接続されるとともに前記半導体素子の外側の領域に延在する配線を備え、
　前記封止部は、前記半導体素子の前記底面に隣接する面である側面に隣接して配置される
前記（１）から（１３）の何れかに記載の半導体装置。
（１５）前記封止部は、前記半導体素子を囲繞する形状の壁部および前記半導体素子の上面を覆う形状の蓋部により構成される前記（１）から（１４）の何れかに記載の半導体装置。
（１６）前記空洞領域は、前記壁部に配置される前記（１５）に記載の半導体装置。
（１７）前記空洞領域は、前記蓋部に配置される前記（１５）に記載の半導体装置。
（１８）前記封止部は、透明な部材の前記蓋部により構成される前記（１７）に記載の半導体装置。
（１９）前記半導体素子は、入射光を受光する受光素子を備える前記（１）から（１８）の何れかに記載の半導体装置。
（２０）前記封止部は、透明な部材により構成されるとともに前記受光素子に前記入射光を集光するレンズ部を備える前記（１９）に記載の半導体装置。
（２１）前記半導体素子は、発光素子を備える前記（１）から（１８）の何れかに記載の半導体装置。
（２２）前記封止部は、前記発光素子の光を拡散させる前記（２１）に記載の半導体装置。
（２３）底面が基板に隣接して配置される半導体素子を封止する封止部を前記半導体素子の前記底面と対向する面である上面を覆う形状に構成する封止工程と、
　前記封止部に空洞が形成される領域である空洞領域を配置する空洞領域配置工程と
を具備する半導体装置の製造方法。
　１０　半導体装置
　１００、１５０、１７０　半導体チップ
　１６０　撮像素子

　１８０　発光素子
　２００、２１０、２２０、２３０、２４０　基板
　２４７　壁部
　３００、３１０、３６０、３７０　封止部
　３２０　蓋部
　３４０　レンズ
　３５０　遮光膜
　４００、４１０、４２０、４３０、４５０　空洞領域
　４０１、４２１、４２４、４３１、４５１　壁面
　４０２、４１９、４２２、４２５、４３２、４４２、４５２　空洞
　４１１、４１１ａ、４１１ｂ　単位格子
　４１２　連結部
　４２３、４２６、４３３、４５３　導電部材
　４４３　磁性体

Claims (23)

  1. 　半導体素子と、
    　前記半導体素子の底面に隣接して配置される基板と、
    　前記半導体素子の前記底面と対向する面である上面を覆う形状に構成されて前記半導体素子を封止する封止部と、
    　前記封止部に配置されて空洞が形成される領域である空洞領域と
    を具備する半導体装置。
  2. 　前記空洞領域は、樹脂により構成される前記封止部により前記空洞の壁面が構成される請求項１記載の半導体装置。
  3. 　前記空洞領域は、前記空洞の壁面を構成する前記樹脂が光硬化型の樹脂により構成される請求項２記載の半導体装置。
  4. 　前記空洞領域は、未硬化の前記樹脂を硬化させることにより前記空洞の壁面を形成し、未硬化の樹脂を除去することにより前記空洞を形成する請求項３記載の半導体装置。
  5. 　前記空洞領域は、前記空洞と前記封止部とが交互に配置されて構成される請求項１記載の半導体装置。
  6. 　前記空洞領域は、断面がミアンダ構造に構成された前記空洞が配置されて構成される請求項５記載の半導体装置。
  7. 　前記空洞領域は、格子状に形成された前記封止部により構成される請求項１記載の半導体装置。
  8. 　前記空洞領域は、異なる熱膨張係数の前記格子状の前記封止部により構成される請求項７記載の半導体装置。
  9. 　前記空洞領域は、前記空洞に配置された導電部材により構成される素子を備える請求項１記載の半導体装置。
  10. 　前記空洞領域は、対向して配置された２つの前記空洞に配置された前記導電材料により構成される前記素子を備える請求項９記載の半導体装置。
  11. 　前記空洞領域は、コイル状に構成された前記空洞に配置された前記導電材料により構成される前記素子を備える請求項９記載の半導体装置。
  12. 　前記空洞領域は、前記コイル状の空洞の中央部に形成された空洞に配置される磁性材料により構成されるコア部を有する前記素子を備える請求項１１記載の半導体装置。
  13. 　前記空洞領域は、ループ状に構成された前記空洞に配置された前記導電材料により構成される前記素子を備える請求項９記載の半導体装置。
  14. 　前記半導体素子は、前記底面に信号を伝達する端子が配置され、
    　前記基板は、前記端子に接続されるとともに前記半導体素子の外側の領域に延在する配線を備え、
    　前記封止部は、前記半導体素子の前記底面に隣接する面である側面に隣接して配置される

    請求項１記載の半導体装置。
  15. 　前記封止部は、前記半導体素子を囲繞する形状の壁部および前記半導体素子の上面を覆う形状の蓋部により構成される請求項１記載の半導体装置。
  16. 　前記空洞領域は、前記壁部に配置される請求項１５記載の半導体装置。
  17. 　前記空洞領域は、前記蓋部に配置される請求項１５記載の半導体装置。
  18. 　前記封止部は、透明な部材の前記蓋部により構成される請求項１７記載の半導体装置。
  19. 　前記半導体素子は、入射光を受光する受光素子を備える請求項１記載の半導体装置。
  20. 　前記封止部は、透明な部材により構成されるとともに前記受光素子に前記入射光を集光するレンズ部を備える請求項１９記載の半導体装置。
  21. 　前記半導体素子は、発光素子を備える請求項１記載の半導体装置。
  22. 　前記封止部は、前記発光素子の光を拡散させる請求項２１記載の半導体装置。
  23. 　底面が基板に隣接して配置される半導体素子を封止する封止部を前記半導体素子の前記底面と対向する面である上面を覆う形状に構成する封止工程と、
    　前記封止部に空洞が形成される領域である空洞領域を配置する空洞領域配置工程と
    を具備する半導体装置の製造方法。
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