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WO2021199112A1 - 表示装置および表示装置の製造方法 - Google Patents

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WO2021199112A1
WO2021199112A1 PCT/JP2020/014460 JP2020014460W WO2021199112A1 WO 2021199112 A1 WO2021199112 A1 WO 2021199112A1 JP 2020014460 W JP2020014460 W JP 2020014460W WO 2021199112 A1 WO2021199112 A1 WO 2021199112A1
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WO
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region
electrode
channel
semiconductor layer
length
Prior art date
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PCT/JP2020/014460
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English (en)
French (fr)
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一篤 伊東
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to PCT/JP2020/014460 priority patent/WO2021199112A1/ja
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • This disclosure relates to a display device and a method for manufacturing the display device.
  • Patent Document 1 discloses a pixel circuit for driving an organic EL element.
  • the pixel circuit described in Patent Document 1 includes a drive transistor and a write transistor.
  • the drive transistor the drain electrode or the source electrode is connected to the anode electrode of the organic EL element, and the current flowing through the organic EL element is controlled.
  • the write transistor the drain electrode or the source electrode is connected to the gate electrode of the drive transistor, and the drive transistor is switched on (conducting state) and off (non-conducting state).
  • a drive transistor for controlling a current flowing through a light emitting element such as an organic EL element requires a characteristic that the current change with respect to a voltage change is small in IV (current-voltage) characteristics in order to stabilize the current flowing through the light emitting element. Has been done.
  • the drive transistor is required to have a characteristic that the shift amount of the threshold voltage for switching on and off is small.
  • One aspect of the present disclosure is to suppress a change in current with respect to a change in voltage of the drive transistor and to suppress a shift amount of the threshold voltage of the drive transistor.
  • the display device drives a light emitting element having a first electrode, a second electrode, and a light emitting layer provided between the first electrode and the second electrode, and the light emitting element.
  • the drive transistor includes a drive transistor, the drive transistor has a source electrode, a drain electrode, a semiconductor layer, and a first gate electrode, and one of the source electrode and the drain electrode is electrically connected to the first electrode.
  • the semiconductor layer is connected to a first channel region close to a high potential side electrode having a high potential among the source electrode and the drain electrode, and a second channel separated from the first channel region via a conductive region. Assuming that the direction from the source electrode to the drain electrode is the channel direction including the region, the length of the first channel region in the channel direction is shorter than the length of the second channel region in the channel direction.
  • the method for manufacturing a display device includes a step of forming a drive transistor and a step of forming a light emitting element driven by the drive transistor, and the step of forming the drive transistor is a semiconductor.
  • the step of forming the light emitting element includes a step of forming a layer, a step of forming a first gate electrode, a step of forming a drain electrode and a source electrode, and a step of forming a channel region in the semiconductor layer.
  • the step of forming the first electrode so as to be electrically connected to one of the source electrode and the drain electrode, the step of forming the light emitting layer so as to overlap the first electrode, and the step of forming the light emitting layer so as to be overlapped with the first electrode.
  • the semiconductor layer has a high potential which is the higher potential of the source electrode and the drain electrode.
  • a display device and a manufacturing method of the display device in which the current change with respect to the voltage change of the drive transistor is suppressed and the shift amount of the threshold voltage of the drive transistor is suppressed.
  • FIG. 1 It is an enlarged plan view of a part of the display area in the display device 1 which concerns on embodiment. It is a figure which shows an example of the equivalent circuit around a pixel circuit and a light emitting element in the display device which concerns on embodiment. It is sectional drawing which shows an example of the schematic structure of the drive transistor and the light emitting element of the display device which concerns on embodiment. It is sectional drawing which shows the schematic structure of the drive transistor in the display device which concerns on embodiment. It is a top view which shows the schematic structure of the drive transistor shown in FIG. It is a figure which shows the graph of the experimental result about the IV characteristic of a transistor. It is a figure which shows the graph of the shift amount of the threshold voltage for each elapsed time of a transistor.
  • FIG. 1 is an enlarged plan view of a part of the display area 5 in the display device 1 according to the embodiment.
  • the display device 1 has, for example, a display area 5 which is an area for displaying an image, and a frame area (not shown) that surrounds the display area 5 in a frame shape.
  • a plurality of pixels PX are provided in a matrix in the display area 5.
  • the plurality of pixel PX includes, for example, a red pixel that emits red light, a green pixel that emits green light, and a blue pixel that emits blue light.
  • the display device 1 includes a light emitting element provided for each of the plurality of pixel PXs, and a pixel circuit for driving the light emitting element.
  • FIG. 2 is a diagram showing an example of an equivalent circuit around a pixel circuit and a light emitting element in the display device 1 according to the embodiment.
  • the display device 1 includes, for example, a plurality of source wirings 7S, a plurality of gate wirings 7G, a high level power supply line 8H, a low level power supply line 8L, a pixel circuit 10, and a light emitting element 20. And have.
  • the plurality of source wirings 7S and the plurality of gate wirings 7G are provided so as to intersect each other in the display area 5.
  • the plurality of source wirings 7S are connected to a source driver (not shown), and the source driver supplies a source signal corresponding to the emission brightness of each of the plurality of pixel PXs.
  • the plurality of gate wirings 7G are connected to a gate driver (not shown), and a gate signal for selecting a pixel PX to emit light from the plurality of pixel PXs is supplied from the gate driver.
  • ELVSS which has a constant low potential
  • EL VDD which has a constant high potential higher than that of ELVSS, is applied to the high-level power supply line 8H.
  • the pixel circuit 10 and the light emitting element 20 are provided for each of the plurality of pixels PX.
  • the pixel circuit 10 includes a drive transistor TR1, a selection transistor TR2, and a capacitive element 15.
  • the first gate electrode G1 is connected to one of the drain electrode D21 and the capacitance element 15 of the selection transistor TR2, and the drain electrode D1 is connected to the high level power supply line 8H.
  • the source electrode S1 is connected to the anode electrode of the light emitting element 20 and the other electrode of the capacitive element 15.
  • the drain electrode D1 of the drive transistor TR1 is a high potential side electrode having a high potential.
  • the source electrode S1 will be described as a low potential side electrode having a low potential.
  • the drain electrode D1 and the source electrode S1 of the drive transistor TR1 may be reversed. That is, among the drive transistors TR1, the source electrode (high potential side electrode) S1 is connected to the high level power supply line 8H, and the drain electrode (low potential side electrode) D1 is the anode electrode of the light emitting element 20 and the capacitance element 15. It may be connected to the other electrode.
  • the gate electrode G21 is connected to the gate wiring 7G
  • the drain electrode D21 is connected to one of the first gate electrode G1 of the drive transistor TR1 and the capacitance element 15, and the source electrode S21 is It is connected to the source wiring 7S.
  • one electrode is connected to the first gate electrode G1 of the drive transistor TR1 and the drain electrode D21 of the selection transistor TR2, and the other electrode is the source electrode S1 of the drive transistor TR1 and the light emitting element 20. It is connected to the anode electrode of.
  • the anode electrode is connected to the source electrode S1 of the drive transistor TR1 and the other electrode of the capacitance element 15, and the cathode electrode is connected to the low level power supply line 8L.
  • the light emitting element 20 is a so-called current controlled light emitting element whose brightness is controlled according to the current flowing between the anode electrode and the cathode electrode.
  • the light emitting element 20 may be an OLED (Organic Light Emitting Diode) element, a QLED (Quantum-dot Light Emitting Diode) element having a semiconductor nanoparticle material (quantum dot material) in the light emitting layer, or the like. be.
  • the selection transistor TR2 switches from off (non-conducting state) to on (conducting state).
  • the source signal from the source wiring 7S is supplied to the capacitance element 15 via the source electrode S21 and the drain electrode D21 of the selection transistor TR2, and is also supplied to the first gate electrode G1 of the drive transistor TR1 as a gate input signal.
  • a current flows from the drain electrode D1 of the drive transistor TR1 to the source electrode S1, and further, a light emitting element.
  • a current flows through 20. As a result, the light emitting element 20 emits light.
  • FIG. 3 is a cross-sectional view showing an example of a schematic configuration of the drive transistor TR1 and the light emitting element 20 of the display device 1 according to the embodiment.
  • the display device 1 includes, for example, a base material 30, a drive transistor TR1 provided on the base material 30, a flattening layer 36 covering the drive transistor TR1, an edge cover 37 provided on the flattening layer 36, and light emitting. It includes an element 20, an edge cover 37, and a sealing layer (not shown) that covers the light emitting element 20.
  • the base material 30 is made of, for example, a hard material such as glass, or a material having flexibility (flexibility).
  • the flexible material include a resin material such as PET (polyethylene terephthalate) or polyimide.
  • An insulating layer made of an inorganic material or an organic material may be laminated on the main surface of the base material 30.
  • the drive transistor TR1 includes, for example, a second gate electrode G2, a first insulating layer 32, a semiconductor layer 33, a gate insulating layer 34, a first gate electrode G1, and the like, which are sequentially laminated on the base material 30. 2 Insulating layer 35, drain electrode D1 and source electrode S1 are included.
  • the second gate electrode G2 is provided on the base material 30 so that the semiconductor layer 33 is interposed between the second gate electrode G2 and the first gate electrode G1. That is, the second gate electrode G2 is provided on the semiconductor layer 33 on the opposite side of the first gate electrode G1.
  • the second gate electrode G2 is a so-called back gate electrode.
  • the second gate electrode G2 stabilizes the voltage between the second gate electrode G2 and the first gate electrode G1 provided so as to face each other via the semiconductor layer 33. Further, the second gate electrode G2 functions to shield the electric field from the outside to the semiconductor layer 33 during the operation of the drive transistor TR1.
  • the second gate electrode G2 makes the current flowing through the semiconductor layer 33 uniform, suppresses the fluctuation of the threshold voltage for switching the drive transistor TR1 on and off, and improves the reliability of the operation of the drive transistor TR1. Improve.
  • a constant fixed voltage for example, a ground voltage such as 0 V
  • the second gate electrode G2 may be in a floating state in which no voltage is applied and the second gate electrode G2 is electrically floated.
  • the semiconductor layer 33 may be either an n-channel type or a p-channel type, but in the present embodiment, it will be described as an n-channel type as an example. Further, the semiconductor layer 33 can be configured by using various semiconductor materials, but in the present embodiment, it will be described as an oxide semiconductor as an example.
  • the oxide semiconductor contains, for example, at least one metal element among In, Ga, and Zn.
  • the oxide semiconductor includes an In-Ga-Zn-O-based semiconductor (indium gallium zinc oxide).
  • the semiconductor layer 33 includes a channel region 33ch, a drain region 33d at both ends of the channel region 33ch, and a source region 33s.
  • the channel region 33ch is a region (semiconductor region) in which the oxide semiconductor is not reduced in resistance
  • the drain region 33d and the source region 33s are regions (conductive region) in which the oxide semiconductor is reduced in resistance.
  • the first insulating layer 32 covers the second gate electrode G2 provided on the base material 30, and is laminated on the entire surface of the main surface on the base material 30.
  • the gate insulating layer 34 is laminated in an island shape on the semiconductor layer 33 between the semiconductor layer 33 and the first gate electrode G1.
  • the second insulating layer 35 covers the semiconductor layer 33 and the first gate electrode G1 and is laminated on the entire surface of the first insulating layer 32. That is, the first insulating layer 32 and the second insulating layer 35 are laminated not only in the region where the drive transistor TR1 is formed but also in the lower layer of the region where the light emitting element 20 is formed.
  • the first insulating layer 32, the gate insulating layer 34, and the second insulating layer 35 are each made of an insulating material, and are made of, for example, an inorganic material such as silicon nitride, silicon oxide, or silicon oxynitride. It is an inorganic insulating layer.
  • the first insulating layer 32, the gate insulating layer 34, and the second insulating layer 35 may each have a single-layer structure or a multi-layer structure.
  • the drain electrode D1 and the source electrode S1 are provided on the second insulating layer 35.
  • the drain electrode D1 is connected to the drain region 33d in the semiconductor layer 33 through a contact hole formed in the second insulating layer 35.
  • the source electrode S1 is connected to the source region 33s in the semiconductor layer 33 through a contact hole formed in the second insulating layer 35.
  • the first gate electrode G1, the second gate electrode G2, the drain electrode D1 and the source electrode S1 are each made of a conductive material.
  • a conductive material for example, a metal material such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, copper, or an alloy thereof can be used.
  • the second gate electrode G2, the semiconductor layer 33, the gate insulating layer 34, the first gate electrode G1, the drain electrode D1 and the source electrode S1 are patterned in the formation region of the drive transistor TR1.
  • the details of the drive transistor TR1 will be described later with reference to FIGS. 4 and 5.
  • the flattening layer 36 is laminated on the second insulating layer 35 in order to flatten the unevenness of the surface of the second insulating layer 35.
  • the flattening layer 36 covers the drain electrode D1 and the source electrode S1 and is laminated on the entire surface of the second insulating layer 35. That is, the flattening layer 36 is laminated not only in the region where the drive transistor TR1 is formed but also in the lower layer of the region where the light emitting element 20 is formed.
  • the flattening layer 36 is made of an insulating material, and is, for example, an organic insulating layer made of an organic material such as a polyimide resin or an acrylic resin.
  • the edge cover 37 and the light emitting element 20 are laminated on the flattening layer 36.
  • the light emitting element 20 includes, for example, a first electrode 21, a first charge injection layer 22, a light emitting layer 23, a second charge injection layer 24, and a second electrode 25, which are laminated in order from the flattening layer 36.
  • the first electrode 21, the first charge injection layer 22, the light emitting layer 23, and the second charge injection layer 24 are provided in an island shape for each light emitting element 20.
  • the second electrode 25 is provided on the entire surface of the second charge injection layer 24 and the edge cover 37.
  • the edge cover 37 covers the peripheral edge portion (edge portion) of the first electrode 21. As a result, the edge cover 37 prevents the peripheral edge portion of the first electrode 21 and the second electrode 25 from being short-circuited.
  • the edge covers 37 are provided in a grid pattern in the display area 5 (see FIG. 1) in a plan view. That is, the light emitting element 20 provided in the opening surrounded by the edge cover 37 corresponds to the pixel PX (see FIG. 1).
  • the edge cover 37 is an organic insulating layer made of an organic material such as a polyimide resin or an acrylic resin.
  • the first electrode 21 is connected to the source electrode S1 through a contact hole formed in the flattening layer 36.
  • the first electrode 21 is, for example, an anode.
  • the first electrode 21 corresponds to the anode electrode in the equivalent circuit of the light emitting element 20 shown in FIG.
  • the first electrode 21 is, for example, a reflective electrode that reflects visible light.
  • the first electrode 21 is, for example, a reflective layer containing a metal material such as aluminum, copper, gold, or silver having a high visible light reflectance, and a transparent material such as ITO, IZO, ZnO, AZO, BZO, or GZO. It is configured as a laminated structure with a transparent layer containing.
  • the first electrode 21 may have a single-layer structure including a reflective layer.
  • the second electrode 25 is, for example, a cathode.
  • the second electrode 25 corresponds to the cathode electrode in the equivalent circuit of the light emitting element 20 shown in FIG.
  • the second electrode 25 is, for example, a transparent electrode that transmits visible light.
  • the second electrode 25 includes, for example, a transparent material such as ITO, IZO, ZnO, AZO, BZO, or GZO.
  • the first charge injection layer 22 is provided between the first electrode 21 and the light emitting layer 23.
  • the first charge injection layer 22 is, for example, a hole injection layer for injecting holes into the light emitting layer 23.
  • the second charge injection layer 24 is provided between the second electrode 25 and the light emitting layer 23.
  • the second charge injection layer 24 is, for example, an electron injection layer for injecting electrons into the light emitting layer 23.
  • another layer such as a hole transport layer may be provided between the first charge injection layer 22 and the light emitting layer 23.
  • another layer such as an electron transport layer may be provided between the second charge injection layer 24 and the light emitting layer 23.
  • the light emitting layer 23 is provided between the first electrode 21 and the second electrode 25. Specifically, the light emitting layer 23 of the present embodiment is provided between the first charge injection layer 22 and the second charge injection layer 24.
  • the light emitting layer 23 emits visible light based on, for example, the holes injected from the first charge injection layer 22 and the electrons injected from the second charge injection layer 24. For example, the light emitting layer 23 emits red light, green light, or blue light.
  • the light emitting layer 23 may be, for example, an organic EL layer containing an organic EL material, or a quantum dot layer containing a plurality of quantum dots that emit EL (electro-luminescence) light.
  • the stacking order of the light emitting elements 20 is not limited to the above-mentioned order.
  • the first electrode 21 may be a cathode
  • the first charge injection layer 22 may be an electron injection layer
  • the second charge injection layer 24 may be a hole injection layer
  • the second electrode 25 may be an anode.
  • the first electrode 21 may be a transparent electrode and the second electrode 25 may be a reflecting electrode.
  • FIG. 4 is a cross-sectional view showing a schematic configuration of the drive transistor TR1 in the display device 1 according to the embodiment.
  • FIG. 5 is a plan view showing a schematic configuration of the drive transistor TR1 shown in FIG. In FIG. 5, the base material 30, the first insulating layer 32, the gate insulating layer 34, and the second insulating layer 35 in FIG. 4 are not shown.
  • the semiconductor layer 33 related to the drive transistor TR1 is provided so as to extend in the channel direction X1.
  • the semiconductor layer 33 includes a conductive region 33ce, which is a region in which the oxide semiconductor has a low resistance, in addition to the drain region 33d and the source region 33s.
  • the channel region 33ch includes a first channel region 33chd on the side close to the drain electrode D1 having a high potential and a second channel region 33chs on the side close to the source electrode S1 having a low potential.
  • the second channel region 33chs is separated from the first channel region 33chd via the conductive region 33ce.
  • the length GD is shorter between the length GD in the channel direction X1 of the first channel region 33chd and the length GS in the channel direction X1 of the second channel region 33chs.
  • the first channel region 33chd and the second channel region 33chs are semiconductor regions in which the conductive state and the non-conducting state are switched according to the gate input signal supplied to the first gate electrode G1.
  • the first channel region 33chd and the second channel region 33chs are formed, for example, by using the first gate electrode G1 as a mask, as will be described later. Therefore, for example, in the semiconductor layer 33, the first channel region 33chd and the second channel region 33chs, which are semiconductor regions, overlap with the first gate electrode G1. Further, for example, in the semiconductor layer 33, the drain region 33d, the conductive region 33ce, and the source region 33s, which are conductive regions, do not overlap with the first gate electrode G1.
  • the first gate electrode G1 is electrically connected to the wiring 9G1 which is electrically connected to the drain electrode of the selection transistor TR2 (see FIG. 2) and one electrode of the capacitance element 15. In other words, the first gate electrode G1 protrudes from the wiring 9G1 and is provided in the formation region of the drive transistor TR1.
  • the first gate electrode G1 includes a base portion G1a electrically connected to the wiring 9G1 and a first region G1d and a second region G1s protruding from the base portion G1a so as to intersect the semiconductor layer 33 in a plan view.
  • the first region G1d and the second region G1s are separated from each other in the channel direction X1, and one end of each is electrically connected by the base G1a.
  • the first gate electrode G1 has a first region G1d close to the drain electrode D1 having a high potential and a second region G1s separated from the first region G1d via a notch G1ce in a region overlapping the semiconductor layer 33. It is a dual gate structure including.
  • the length GD of the first region G1d in the channel direction X1 is shorter than the length GS of the second region G1s in the channel direction X1.
  • the first region G1d and the second region G1s are separated from each other by the length GC of the notch G1ce in the channel direction X1 in the channel direction X1. That is, the length GL of the channel direction X1 in the base portion G1a is the length obtained by adding the length GD, the length GC, and the length GS.
  • the first region G1d overlaps with the first channel region 33chd of the semiconductor layer 33.
  • the second region G1s overlaps with the second channel region 33chs of the semiconductor layer 33.
  • the notch G1ce overlaps with the conductive region 33ce of the semiconductor layer 33.
  • the base G1a does not overlap the semiconductor layer 33.
  • the length of the first gate electrode G1 in the direction Y1 orthogonal to the channel direction X1 is longer than the length of the semiconductor layer 33 (the length in the width direction of the semiconductor layer 33). Further, for example, the length of the direction Y1 orthogonal to the channel direction X1 of the first region G1d and the second region G1s is longer than the length of the semiconductor layer 33 (the length in the width direction of the semiconductor layer 33).
  • the first gate electrode G1 has a shape in which a notch G1ce is provided in a quadrangle covering the semiconductor layer 33 in a plan view.
  • the notch G1ce is provided so as to intersect the semiconductor layer 33.
  • the length in the direction Y1 is longer than the length in the direction Y1 of the semiconductor layer 33.
  • the gate insulating layer 34 is provided under the first gate electrode G1 and is patterned in a shape corresponding to the first gate electrode G1.
  • the gate insulating layer 34 is provided on the semiconductor layer 33 between the first channel region 33chd and the first region G1d, and between the second channel region 33chs and the second region G1s.
  • the gate insulating layer 34 is not provided on the conductive region 33d, the conductive region 33ce, and the source region 33s on the semiconductor layer 33.
  • the second gate electrode G2 covers the lower layer of the first gate electrode G1 via the semiconductor layer 33.
  • the second gate electrode G2 is, for example, a quadrangle in a plan view.
  • the second gate electrode G2 is longer than the first gate electrode G1 in both the length of the channel direction X1 and the length of the direction Y1 orthogonal to the channel direction X1. That is, the area of the second gate electrode G2 is larger than the area of the first gate electrode G1.
  • the first gate electrode G1 overlaps with the second gate electrode G2 in a plan view and is provided in the region of the second gate electrode G2. As a result, the voltage between the first gate electrode G1 and the second gate electrode G2 becomes more stable, and the reliability of the operation of the drive transistor TR1 is improved.
  • the length L1 (channel length) of the channel region 33ch of the semiconductor layer 33 whose conduction state and non-conduction state are switched by the first gate electrode G1 in the channel direction X1 is lengthened. doing. Further, the length GL of the first gate electrode G1 in the channel direction X1 is lengthened corresponding to the long channel length of the channel region 33ch. For example, the length GL of the first gate electrode G1 in the channel direction X1 is longer than the length 9G1L of the wiring 9G1 in the channel direction X1 (width of the wiring 9G1). Further, for example, the combined length of the length GD of the first region G1d and the length GS of the second region G1s in the first gate electrode G1 is longer than the length 9G1L of the wiring 9G1 in the channel direction X1.
  • the drive transistor TR1 since the channel length of the semiconductor layer 33 is long, the amount of current flowing between the drain electrode D1 and the source electrode S1 changes relatively even if the voltage applied to the semiconductor layer 33 changes. It becomes difficult. That is, even if the voltage applied to the semiconductor layer 33 changes, the amount of change in the current flowing through the semiconductor layer 33 with respect to the amount of change in voltage can be suppressed.
  • the drive transistor TR1 is a transistor that is electrically connected to a light emitting element 20 that emits light by current control and causes a current to flow through the light emitting element 20 among a plurality of transistors included in the pixel circuit 10. Even if the voltage of the drive transistor TR1 changes, the pixel circuit 10 stably transmits the light emitting element 20 via the drive transistor TR1 by suppressing the change of the current with respect to the voltage change of the drive transistor TR1. Can supply current to. As a result, the pixel circuit 10 can stably emit light from the light emitting element 20.
  • the length of the channel region of the semiconductor layer becomes long, it tends to be vulnerable to electrical stress (for example, the influence of an electric field from the outside to the semiconductor layer). Therefore, as the length of the channel region becomes longer, the shift amount of the threshold voltage for turning on and off the transistor tends to increase. As a result, a stable drive current cannot be obtained, and the reliability of the operation of the drundista may decrease.
  • the threshold voltage for turning the transistor on and off is easily affected by the electric field from the electrode on the high potential side of the drain electrode and the source electrode, and the shift amount is likely to be large due to the influence of the electric field. As a result, a stable drive current cannot be obtained, and the reliability of transistor operation tends to decrease.
  • the first channel region 33chd and the second channel region 33chs are separated into a plurality of channel regions via the conductive region 33ce. Has been done.
  • the channel lengths (length Ld and length Ls, respectively) of the separated first channel region 33chd and second channel region 33chs are shorter than those of the transistor in which the channel region is not separated into a plurality of regions.
  • the first channel region 33chd and the first channel region 33chd and the transistor having the same channel length (length representing the length Ld and the length Ls) in which the channel region is not separated into a plurality of regions are compared.
  • the electrical stress of each of the 33 channels of the second channel region (for example, the influence of an electric field from the outside to the semiconductor layer) can be increased.
  • the channel region can be turned on and off as compared with a transistor having the same channel length (length Ld and length Ls combined length) in which the channel region is not separated into a plurality of regions.
  • the shift amount of the threshold voltage can be suppressed. As a result, it is possible to suppress a decrease in the reliability of the operation of the drive transistor TR1.
  • the length Ld of the channel direction X1 of the first channel region 33chd close to the drain electrode D1 having a high potential is It is shorter than the length Ls of the channel direction X1 of the second channel region 33chs, which is close to the low potential source electrode S1 (in other words, far from the high potential drain electrode D1).
  • the channel region can be turned on and off as compared with a transistor having the same channel length (length Ld and length Ls combined length) in which the channel region is not separated into a plurality of regions.
  • the shift amount of the threshold voltage can be suppressed. As a result, it is possible to suppress a decrease in the reliability of the operation of the drive transistor TR1.
  • the second channel region 33chs far from the drain electrode D1 having a high potential has a long length Ls in the channel direction X1 (channel length of the second channel region 33chs).
  • the drive transistor TR1 it is possible to suppress the current change with respect to the voltage change as compared with the transistor having a short channel length. In other words, even if the voltage applied to the second channel region 33chs fluctuates, the current flowing through the second channel region 33chs is less likely to fluctuate.
  • the drive transistor TR1 a stable current can be supplied to the light emitting element 20 whose current is controlled.
  • the drive transistor TR1 it is possible to suppress the current change with respect to the voltage change and suppress the shift amount of the threshold voltage.
  • the first gate electrode G1 has a first region G1d close to the drain electrode D1 having a high potential and a second region G1s close to the source electrode S1 having a low potential. , It is separated into a plurality of regions via a notch G1ce.
  • the shift amount of the threshold voltage for turning on and off can be suppressed as compared with a transistor having a gate electrode that is not separated into a plurality of regions. As a result, it is possible to suppress a decrease in the reliability of the operation of the drive transistor TR1.
  • the length GD in the channel direction X1 of the first region G1d close to the drain electrode D1 having a high potential is a low potential. It is shorter than the length GS in the channel direction X1 of the second region G1s close to the source electrode S1 (in other words, far from the drain electrode D1 having a high potential).
  • the second region G1s far from the drain electrode D1 having a high potential has a long length GS in the channel direction X1.
  • the drive transistor TR1 a stable current can be supplied to the light emitting element 20 whose current is controlled.
  • the drive transistor TR1 it is possible to further suppress the current change with respect to the voltage change and suppress the shift amount of the threshold voltage.
  • the first gate electrode G1 may be configured so that the notch G1ce is not provided and the first gate electrode G1 is not separated into the first region G1d and the second region G1s. That is, the first gate electrode G1 may have a length GL in the channel direction X1, for example, a quadrangle. Also by this, according to the drive transistor TR1, the current change with respect to the voltage change can be suppressed and the shift amount of the threshold voltage can be suppressed as compared with the transistor in which the semiconductor layer is not separated in the channel direction.
  • the length Ld of the first channel region 33chd may be shortened so as to be, for example, 10 ⁇ m or less.
  • the length GD of the first region G1d of the first gate electrode G1 may be shortened so as to be, for example, 10 ⁇ m or less.
  • the length Ld of the first channel region 33chd may be lengthened so as to be, for example, 3 ⁇ m or more.
  • the length GD of the first region G1d of the first gate electrode G1 may be lengthened so as to be, for example, 3 ⁇ m or more.
  • the length Ls of the second channel region 33chs may be lengthened to be, for example, 1.5 times or more the length Ld of the first channel region 33chd.
  • the length GS of the second region G1s of the first gate electrode G1 may be lengthened to be, for example, 1.5 times or more the length GD of the first region G1d.
  • the length Lce of the conductive region 33ce of the semiconductor layer 33 in the channel direction X1 may be, for example, 2 ⁇ m or more and 4 ⁇ m or less.
  • the length GC of the notch G1ce of the first gate electrode G1 in the channel direction X1 may be, for example, 2 ⁇ m or more and 4 ⁇ m or less.
  • FIG. 6 is a graph showing a graph of experimental results regarding the IV characteristics of the transistor.
  • the horizontal axis represents the voltage of the gate electrode in the transistor.
  • the vertical axis represents the amount of current flowing in the channel region from the drain electrode to the source electrode in the transistor.
  • the data series A100 shown by the broken line shows the experimental data showing the IV characteristics of the transistor having a short channel length in the channel region. Further, in FIG. 6, for the data series A1 shown by the solid line, experimental data was obtained using a transistor having a channel length in the channel region longer than the transistor shown in the data series A100.
  • the change in the IV characteristics of the data series A1 is slower than that of the data series A100. That is, from the graph shown in FIG. 6, it can be seen that the transistor having a long channel length shown in the data series A1 can suppress the current change with respect to the voltage change as compared with the transistor having a short channel length shown in the data series A100.
  • FIG. 7 is a graph showing a graph of the shift amount of the threshold voltage for each elapsed time of the transistor.
  • the horizontal axis represents the elapsed time and the vertical axis represents the shift amount of the threshold voltage.
  • the experimental data shown by each of the data series B1 and B100 shows the change in the threshold voltage shift amount for each elapsed time when a positive voltage is applied to the gate electrode as an electrical stress to the transistor having the top gate structure. Represents.
  • experimental data was obtained using a transistor having a shorter channel length in the channel region than the transistor shown in the data series B100.
  • the shift amount of the threshold voltage is suppressed in the data series B1 as compared with the data series B100 regardless of the elapsed time. That is, when a high potential is added, the shift amount of the threshold voltage is suppressed in the transistor having a short channel length shown in the data series B1 than in the transistor having a long channel length shown in the data series B100. It is thought that the stability of operation will be improved.
  • the channel region 33ch, the first channel region 33chd and the second channel region 33chs are separated via the conductive region 33ce as in the drive transistor TR1, and further, the first channel region 33ch is separated.
  • the drive transistor TR1 as a transistor for passing a current through the light emitting element 20 that emits light by current drive, the current is stably flowed through the light emitting element 20 and the light emitting element 20 is stabilized. It can emit light.
  • FIG. 8 is a cross-sectional view showing the base material 30 in which the semiconductor layer 33z is formed in the manufacturing process of the display device 1 according to the present embodiment.
  • FIG. 9 is a cross-sectional view showing a base material 30 in which the conductive layer G1z for forming the first gate electrode G1 is formed in the manufacturing process of the display device 1 according to the present embodiment.
  • FIG. 10 is a cross-sectional view showing a base material 30 on which the first gate electrode G1 is formed in the manufacturing process of the display device 1 according to the present embodiment.
  • FIG. 11 is a cross-sectional view showing a base material 30 in the process of lowering the resistance of the semiconductor layer 33 in the manufacturing process of the display device 1 according to the present embodiment.
  • the manufacturing process of the display device 1 includes, for example, a step of forming the drive transistor TR1 and a step of forming the light emitting element 20 driven by the drive transistor TR1. Hereinafter, each step will be described.
  • a second gate electrode G2 is formed on the base material 30 by using a conductive material, for example, by sputtering.
  • a conductive material include metal materials such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, or alloys thereof.
  • the first insulating layer 32 is formed by, for example, CVD (chemical vapor deposition) using an inorganic insulating material so as to cover the entire surface of the base material 30 and cover the second gate electrode G2.
  • CVD chemical vapor deposition
  • the inorganic insulating material include silicon nitride, silicon oxide, and silicon oxynitride.
  • the semiconductor layer 33z is formed in the same shape as the semiconductor layer 33.
  • the semiconductor layer 33z is a layer that will become the semiconductor layer 33 in a later process, and at this point, the resistance has not been reduced in the entire region.
  • the oxide semiconductor material include materials containing at least one metal element among In, Ga, and Zn.
  • the insulating layer 34z is used on the entire surface of the first insulating layer 32 and covers the semiconductor layer 33z by using an inorganic insulating material, for example, by CVD (chemical vapor deposition) or the like. To form.
  • the insulating layer 34z is a layer that will become the gate insulating layer 34 in a later process.
  • the inorganic insulating material include silicon nitride, silicon oxide, and silicon oxynitride.
  • the conductive layer G1z is formed on the entire surface of the insulating layer 34z by using a conductive material, for example, by sputtering.
  • the conductive layer G1z is a layer that becomes the first gate electrode G1 in a later step.
  • the conductive material include metal materials such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, or alloys thereof.
  • unnecessary portions are removed from the conductive layer G1z by, for example, photolithography and dry etching to form the first gate electrode G1. Further, when removing the unnecessary portion of the conductive layer G1z, the unnecessary portion of the insulating layer 34z is also removed by using the first gate electrode G1 as a mask. As a result, a gate insulating layer 34 having a shape corresponding to that of the first gate electrode G1 is formed in the lower layer of the first gate electrode G1.
  • the first gate electrode G1 is a dual including a first region G1d close to a high potential electrode and a second region G1s separated from the first region G1d via a notch G1ce in a region overlapping the semiconductor layer 33z. It is formed so as to have a gate structure. Further, the gate insulating layer 34 is also separated from the first region close to the electrode having a high potential and the first region via a notch in the region overlapping the semiconductor layer 33z corresponding to the first gate electrode G1. It is formed so as to have a shape including the second region. Further, the first gate electrode G1 is formed so that the length of the first region G1d in the channel direction X1 is shorter than the length of the channel direction X1 of the second region G1s.
  • the entire surface of the base material 30 is subjected to plasma treatment as shown by arrow Z1 to form the semiconductor layer 33 from the semiconductor layer 33z.
  • plasma treatment include hydrogen plasma treatment and He plasma treatment.
  • the first gate electrode G1 serves as a mask, and the region of the semiconductor layer 33z that overlaps with the first gate electrode G1 is not reduced in resistance, and the channel region 33ch is formed. That is, in the semiconductor layer 33z, the first channel region 33chd is formed in the region overlapping the first region G1d of the first gate electrode G1, and the second channel region 33chs is formed in the region overlapping the second region G1s of the first gate electrode G1. Is formed.
  • the region of the semiconductor layer 33z that does not overlap with the first gate electrode G1 is reduced in resistance.
  • the drain region 33d, the conductive region 33ce, and the source region 33s, which are conductive regions, are formed.
  • the semiconductor layer 33z is formed with a channel region 33ch including a first channel region 33chd close to the electrode having a high potential and a second channel region 33chs separated from the first channel region 33chd via the conductive region 33ce.
  • the semiconductor layer 33 is formed.
  • the first channel region 33chd is formed so that the length of the channel direction X1 is shorter than the length of the channel direction X1 of the second channel region 33chs.
  • an inorganic insulating material is used so as to cover the semiconductor layer 33 and the first gate electrode G1 on the entire surface of the first insulating layer 32, for example, by CVD (chemical vapor deposition) or the like.
  • the second insulating layer 35 is formed.
  • the inorganic insulating material include silicon nitride, silicon oxide, and silicon oxynitride.
  • a contact hole is formed in the second insulating layer 35 so as to overlap a part of the drain region 33d and the source region 33s of the semiconductor layer 33.
  • the drain electrode D1 and the source electrode S1 are formed on the second insulating layer 35 by using a conductive material, for example, by sputtering.
  • the conductive material include metal materials such as aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, or alloys thereof.
  • the drain electrode D1 in the upper layer of the second insulating layer 35 is electrically connected to the drain region 33d in the lower layer of the second insulating layer 35 through the contact hole of the second insulating layer 35. Further, the source electrode S1 on the upper layer of the second insulating layer 35 is electrically connected to the source region 33s on the lower layer of the second insulating layer 35.
  • the selection transistor TR2 shown in FIG. 2 can also be formed in the same manner as the drive transistor TR1.
  • the flattening layer 36 is formed on the entire surface of the second insulating layer 35 by using an organic material, for example, by coating so as to cover the drain electrode D1 and the source electrode S1.
  • organic material include resin materials such as polyimide resin and acrylic resin.
  • a contact hole is formed in the flattening layer 36, and the first electrode 21 is formed on the flattening layer 36.
  • the first electrode 21 on the upper layer of the flattening layer 36 and the source electrode S1 on the lower layer of the flattening layer 36 are electrically connected through the contact hole of the flattening layer 36.
  • the edge cover 37 is formed as an upper layer of the flattening layer 36 so as to cover the peripheral edge portion (edge portion) of the first electrode 21.
  • the first charge injection layer 22, the light emitting layer 23, and the second charge injection layer 24 are formed on the first electrode 21 in this order.
  • the second electrode 25 is formed so as to cover the edge cover 37 and the second charge injection layer 24. As a result, the light emitting element 20 is completed.
  • a sealing layer (not shown) is formed on the second electrode 25, and various circuit components are mounted in a frame region or the like. As a result, the display device 1 is completed.
  • FIG. 12 is a cross-sectional view showing a schematic configuration of the drive transistor TR1 in the display device 1 according to the first modification of the embodiment.
  • FIG. 13 is a plan view showing a schematic configuration of the drive transistor TR1 shown in FIG. In the drive transistor TR1, the second gate electrode G2 may also be provided with a notch.
  • the second gate electrode G2 has a base portion G2a electrically connected to the wiring and a first region protruding from the base portion G2a so as to intersect the semiconductor layer 33 in a plan view. Includes G2d and a second region G2s.
  • the second gate electrode G2 includes a first region G2d near the drain electrode D1 having a high potential and a second region G2s separated from the first region G2d via a notch G2ce in a region overlapping the semiconductor layer 33. It has a dual gate structure.
  • the length GD2 of the first region G2d in the channel direction X1 is shorter than the length GS2 of the second region G2s in the channel direction X1.
  • the first region G2d in the second gate electrode G2 overlaps the first region G1d and the first channel region 33chd of the first gate electrode G1. Further, the second region G2s in the second gate electrode G2 overlaps with the second region G1s and the second channel region 33chs of the first gate electrode G1. Further, the notch G2ce in the second gate electrode G2 overlaps the notch G1ce of the first gate electrode G1 and the conductive region 33ce of the semiconductor layer 33.
  • the first region G2d and the second region G2s of the second gate electrode G2 are separated in the channel direction X1. Therefore, as compared with the case where the second gate electrode is not separated into a plurality of regions, the electric field between the first region G2d of the second gate electrode G2 and the first region G1d of the first gate electrode G1 and the second gate It acts in the direction in which the electric field between the second region G2s of the electrode G2 and the first region G1d of the first gate electrode G1 is separated. Therefore, the effect of suppressing the current change with respect to the voltage change can be further enhanced.
  • the second gate electrode G2 covers the lower layer of the first gate electrode G1 via the semiconductor layer 33, and is larger than the area of the first gate electrode G1.
  • the length GD2 of the first region G2d in the second gate electrode G2 in the channel direction X1 is longer than the length GD of the first region G1d in the first gate electrode G1 in the channel direction X1.
  • the length GS2 of the second region G2s in the second gate electrode G2 in the channel direction X1 is longer than the length GS of the second region G1s in the first gate electrode G1 in the channel direction X1. That is, the length GC2 of the notch G2ce in the channel direction X1 of the second gate electrode G2 is shorter than the length GC2 of the notch G1ce in the channel direction X1 of the first gate electrode G1.
  • the voltage between the first gate electrode G1 and the second gate electrode G2 can be stabilized.
  • the light emitting element 20 can be made to emit light stably.
  • FIG. 14 is a cross-sectional view showing a schematic configuration of the drive transistor TR1 in the display device 1 according to the second modification of the embodiment.
  • FIG. 15 is a plan view showing a schematic configuration of the drive transistor TR1 shown in FIG.
  • the drive transistor TR1 may have a bottom gate structure as shown in FIGS. 14 and 15.
  • the first gate electrode G1 is provided on the base material 30.
  • the gate insulating layer 34 is provided so as to cover the entire surface of the main surface on the base material 30 and cover the first gate electrode G1.
  • the semiconductor layer 33 is provided on the gate insulating layer 34 so as to extend in the channel direction X1 so as to overlap the first gate electrode G1.
  • the semiconductor layer 33 includes a first semiconductor layer 33D1 and a second semiconductor layer 33S1 separated from the first semiconductor layer 33D1.
  • the first semiconductor layer 33D1 is composed of a first channel region 33chd that overlaps with the first region G1d in the first gate electrode G1, a drain region 33d that is closer to the drain electrode D1 than the first channel region 33chd, and a first channel region 33chd.
  • the second semiconductor layer 33S1 has a second channel region 33chs that overlaps with the second region G1s in the first gate electrode G1, a second conductive region 33cs that is closer to the drain electrode D1 than the second channel region 33chs, and a second channel region.
  • the source region 33s which is closer to the source electrode S1 than 33chs, is included.
  • the first conductive region 33cd of the first semiconductor layer 33D1 and the second conductive region 33cs of the second semiconductor layer 33S1 are separated from each other.
  • the drain region 33d, the first conductive region 33cd, the second conductive region 33cs, and the source region 33s are conductive regions in which the semiconductor layer 33, which is an oxide semiconductor, has a low resistance.
  • the first channel region 33chd and the second channel region 33chs are semiconductor regions in which the semiconductor layer 33, which is an oxide semiconductor, is not reduced in resistance.
  • the drain electrode (high potential side electrode) D1 is provided over the gate insulating layer 34 and the drain region 33d of the first semiconductor layer 33D1.
  • the source electrode (low potential side electrode) S1 is provided over the gate insulating layer 34 and over the source region 33s of the second semiconductor layer 33S1.
  • the conductive layer C1 has gate insulation on the first conductive region 33cd of the first semiconductor layer 33D1, on the second conductive region 33cs of the second semiconductor layer 33S1, and between the first conductive region 33cd and the second conductive region 33cs. It is provided so as to straddle the layer 34.
  • the first conductive region 33cd, the second conductive region 33cs, and the conductive layer C1 are included and referred to as a conductive region CE.
  • the first channel region 33chd of the first semiconductor layer 33D1 and the second channel region 33chs of the second semiconductor layer 33S1 are electrically connected via the conductive region CE.
  • the first semiconductor layer 33D1 and the second semiconductor layer 33S1 may be directly connected without being separated. However, as compared with the case where the first semiconductor layer and the second semiconductor layer are not separated, by separating the first semiconductor layer 33D1 and the second semiconductor layer 33S1, the first semiconductor layer 33D1 and the second semiconductor layer 33S1 are separated from each other. The contact area with the conductive region CE can be reduced. As a result, even when the adhesion between the first semiconductor layer 33D1 and the second semiconductor layer 33S1 and the conductive region CE is poor, the first semiconductor layer 33D1 and the second semiconductor layer 33S1 and the conductive region CE may be peeled off. It is possible to suppress the occurrence of defects such as.
  • the second insulating layer 35 covers the drain electrode D1, the first semiconductor layer 33D1, the conductive layer C1, the second semiconductor layer 33S1, and the source electrode S1 and is provided on the entire surface of the gate insulating layer 34.
  • the source electrode S1 in the lower layer of the second insulating layer 35 and the first electrode 21 in the upper layer of the second insulating layer 35 are passed through the contact holes provided in the second insulating layer 35 (FIG. 14). 3) is electrically connected.
  • the first gate electrode G1 is a dual including a first region G1d close to the drain electrode D1 and a second region G1s separated from the first region G1d via a notch G1ce in a region overlapping the first semiconductor layer 33D1. It is a gate structure.
  • the length GD of the first region G1d in the channel direction X1 is shorter than the length GS of the second region G1s in the channel direction X1.
  • the semiconductor layer 33 includes a first channel region 33chd close to the drain electrode D1 and a second channel region 33chs separated from the first channel region 33chd via the conductive region CE.
  • the length Ld of the channel direction X1 of the first channel region 33chd is shorter than the length Ls of the channel direction X1 of the second channel region 33chs.
  • the length L1 of the channel region 33ch of the semiconductor layer 33 in the channel direction X1 is a length including the length Ld of the first channel region 33chd and the length Ls of the second channel region 33chs.
  • the current change with respect to the voltage change of the drive transistor TR1 can be suppressed, and the shift amount of the threshold voltage can be suppressed.
  • FIG. 16 is a cross-sectional view showing a schematic configuration of the drive transistor TR1 in the display device 1 according to the third modification of the embodiment.
  • FIG. 17 is a cross-sectional view showing a schematic configuration of the drive transistor TR1 in the display device 1 according to the fourth modification of the embodiment.
  • the drive transistor TR1 shown in FIGS. 16 and 17 is a configuration in which a semiconductor layer 33 made of an oxide semiconductor is used from the drive transistor TR1 shown in FIG. 4 and a semiconductor layer 33LT made of low-temperature polysilicon is used. .. Further, in the drive transistor TR1 shown in FIGS. 16 and 17, the gate insulating layer 34 covers the semiconductor layer 33LT and is provided on the entire surface of the first insulating layer 32. Further, the drive transistor TR1 shown in FIG. 17 has a configuration in which the second gate electrode G2 of the drive transistor TR1 shown in FIG. 16 is separated in the channel direction X1. Other configurations of the drive transistor TR1 shown in FIGS. 16 and 17 are similar to the configuration of the drive transistor TR1 shown in FIG.
  • the semiconductor layer 33LT made of low-temperature polysilicon may be used as the drive transistor TR1.
  • the semiconductor layer 33LT includes a first channel region 33LTchd close to the drain electrode D1 and a second channel region 33LTchs separated from the first channel region 33LTchd via the conductive region 33ce.
  • the length Ld of the first channel region 33LTchd in the channel direction X1 is shorter than the length Ls of the second channel region 33LTchs in the channel direction X1.
  • the length L1 of the channel region 33LTch of the semiconductor layer 33LT in the channel direction X1 is a length including the length Ld of the first channel region 33LTchd and the length Ls of the second channel region 33LTchs.
  • the first gate electrode G1 has a dual gate structure including a first region G1d close to the drain electrode D1 and a second region G1s separated from the first region G1d via a notch G1ce in a region overlapping the semiconductor layer 33LT. Is.
  • the length GD of the first region G1d in the channel direction X1 is shorter than the length GS of the second region G1s in the channel direction X1.
  • the current change with respect to the voltage change can be suppressed, and the shift amount of the value voltage can be suppressed.
  • the second gate electrode G2 of the drive transistor TR1 shown in FIG. 17 has the same configuration as the second gate electrode G2 shown in FIGS. 12 and 13.
  • the first region G2d in the second gate electrode G2 shown in FIG. 17 overlaps the first region G1d and the first channel region 33LTchd of the first gate electrode G1.
  • the second region G2s in the second gate electrode G2 overlaps with the second region G1s and the second channel region 33LTchs of the first gate electrode G1.
  • the notch G2ce in the second gate electrode G2 overlaps the notch G1ce of the first gate electrode G1 and the conductive region 33ce of the semiconductor layer 33. According to the drive transistor TR1 shown in FIG. 17, the effect of suppressing the current change with respect to the voltage change can be further enhanced.
  • the first gate electrode G1 is not provided with the notch G1ce and is separated into the first region G1d and the second region G1s. It may be a configuration that is not provided. Also by this, according to the drive transistor TR1, the current change with respect to the voltage change can be suppressed and the shift amount of the threshold voltage can be suppressed as compared with the transistor in which the semiconductor layer is not separated in the channel direction.
  • 1 display device 10 pixel circuit, 20 light emitting element, 21 first electrode, 23 light emitting layer, 25 second electrode, 30 base material, 32 first insulating layer, 33 semiconductor layer, 33 cd first conductive region, 33 ce conductive region, 33ch channel area, 33chd 1st channel area, 33chs 2nd channel area, 33cs 2nd conductive area, 33d drain area, 33D1 1st semiconductor layer, 33LT semiconductor layer, 33LTch channel area, 33LTchd 1st channel area, 33LTchs 2nd channel Region, 33s source region, 33S1 second semiconductor layer, 33z semiconductor layer, 34 gate insulating layer, 35 second insulating layer, 36 flattening layer, 37 edge cover, C1 conductive layer, CE conductive region, D1 drain electrode, G1 first 1 gate electrode, G1a base, G1d 1st region, G1s 2nd region, G1z conductive layer, G2 2nd gate electrode, G2a base, G2d 1st region, G2s 2nd region, PX

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Abstract

表示装置は、第１電極、第２電極、および、前記第１電極および前記第２電極の間に設けられた発光層を有する発光素子と、前記発光素子を駆動する駆動トランジスタと、を備え、前記駆動トランジスタは、ソース電極、ドレイン電極、半導体層、および、第１ゲート電極を有し、前記ソース電極および前記ドレイン電極のうち一方は前記第１電極と電気的に接続され、前記半導体層は、前記ソース電極および前記ドレイン電極のうち高電位となる高電位側電極に近い第１チャネル領域と、導電領域を介して前記第１チャネル領域から分離された第２チャネル領域とを含み、前記ソース電極から前記ドレイン電極への方向をチャネル方向とすると、前記第１チャネル領域の前記チャネル方向の長さは、前記第２チャネル領域の前記チャネル方向の長さよりも短い。

Description

表示装置および表示装置の製造方法
　本開示は、表示装置および表示装置の製造方法に関する。
　特許文献１には、有機ＥＬ素子を駆動させるための画素回路が開示されている。特許文献１に記載された画素回路は、駆動トランジスタと書き込みトランジスタとを含む。駆動トランジスタは、ドレイン電極またはソース電極が、有機ＥＬ素子のアノード電極に接続され、有機ＥＬ素子に流す電流を制御する。書き込みトランジスタは、ドレイン電極またはソース電極が、駆動トランジスタのゲート電極に接続され、駆動トランジスタのオン（導通状態）とオフ（非導通状態）とを切り替える。
特開２０１１－１１２７２３号公報
　例えば有機ＥＬ素子のような発光素子に流す電流を制御するための駆動トランジスタは、発光素子に流す電流を安定させるため、ＩＶ（電流‐電圧）特性において、電圧変化に対する電流変化が少ない特性が要求されている。加えて、駆動トランジスタは、オンおよびオフを切り替えるための閾値電圧のシフト量が小さい特性が要求されている。本開示の一態様は、駆動トランジスタの電圧変化に対する電流変化を抑制し、かつ、駆動トランジスタの閾値電圧のシフト量を抑えることである。
　本開示の一態様に係る表示装置は、第１電極、第２電極、および、前記第１電極および前記第２電極の間に設けられた発光層を有する発光素子と、前記発光素子を駆動する駆動トランジスタと、を備え、前記駆動トランジスタは、ソース電極、ドレイン電極、半導体層、および、第１ゲート電極を有し、前記ソース電極および前記ドレイン電極のうち一方は前記第１電極と電気的に接続され、前記半導体層は、前記ソース電極および前記ドレイン電極のうち高電位となる高電位側電極に近い第１チャネル領域と、導電領域を介して前記第１チャネル領域から分離された第２チャネル領域とを含み、前記ソース電極から前記ドレイン電極への方向をチャネル方向とすると、前記第１チャネル領域の前記チャネル方向の長さは、前記第２チャネル領域の前記チャネル方向の長さよりも短い。
　本開示の一態様に係る表示装置の製造方法は、駆動トランジスタを形成する工程と、前記駆動トランジスタにより駆動される発光素子を形成する工程とを有し、前記駆動トランジスタを形成する工程は、半導体層を形成する工程と、第１ゲート電極を形成する工程と、ドレイン電極およびソース電極を形成する工程と、前記半導体層にチャネル領域を形成する工程とを含み、前記発光素子を形成する工程は、前記ソース電極および前記ドレイン電極のうち一方と電気的に接続されるように第１電極を形成する工程と、前記第１電極に重なるように発光層を形成する工程と、前記発光層が前記第１電極との間に設けられるよう第２電極を形成する工程とを含み、前記チャネル領域を形成する工程では、前記半導体層に、前記ソース電極および前記ドレイン電極のうち高電位となる高電位側電極に近い第１チャネル領域と、導電領域を介して前記第１チャネル領域から分離された第２チャネル領域とを形成し、前記ソース電極から前記ドレイン電極への方向をチャネル方向とすると、前記第１チャネル領域を、前記チャネル方向の長さが、前記第２チャネル領域の前記チャネル方向の長さよりも短くなるよう形成する。
　本開示の一態様によると、駆動トランジスタの電圧変化に対する電流変化を抑制し、かつ、駆動トランジスタの閾値電圧のシフト量を抑えた表示装置および表示装置の製造方法を得ることができる。
実施形態に係る表示装置１における表示領域の一部を拡大した平面図である。 実施形態に係る表示装置における画素回路および発光素子の周辺の等価回路の一例を示す図である。 実施形態に係る表示装置の駆動トランジスタおよび発光素子の概略構成の一例を表す断面図である。 実施形態に係る表示装置における駆動トランジスタの概略構成を表す断面図である。 図４に示す駆動トランジスタの概略構成を表す平面図である。 トランジスタのＩＶ特性に関する実験結果のグラフを表す図である。 トランジスタの経過時間毎の閾値電圧のシフト量のグラフを表す図である。 実施形態に係る表示装置の製造工程のうち半導体層までが形成された基材を表す断面図である。 実施形態に係る表示装置の製造工程のうち第１ゲート電極を形成するための導電層までが形成された基材を表す断面図である。 実施形態に係る表示装置の製造工程のうち第１ゲート電極までが形成された基材を表す断面図である。 実施形態に係る表示装置の製造工程のうち半導体層を低抵抗化している途中の基材を表す断面図である。 実施形態の変形例１に係る表示装置における駆動トランジスタの概略構成を表す断面図である。 図１２に示す駆動トランジスタの概略構成を表す平面図である。 実施形態の変形例２に係る表示装置における駆動トランジスタの概略構成を表す断面図である。 図１４に示す駆動トランジスタの概略構成を表す平面図である。 実施形態の変形例３に係る表示装置における駆動トランジスタの概略構成を表す断面図である。 実施形態の変形例４に係る表示装置における駆動トランジスタの概略構成を表す断面図である。
　〔実施形態〕
　図１は、実施形態に係る表示装置１における表示領域５の一部を拡大した平面図である。表示装置１は、例えば、画像を表示する領域である表示領域５と、表示領域５を枠状に囲む額縁領域（不図示）とを有する。表示領域５には、複数の画素ＰＸがマトリクス状に設けられている。複数の画素ＰＸは、例えば、赤色光を発光する赤画素と、緑色光を発光する緑画素と、青色光を発光する青画素とを含む。表示装置１は、複数の画素ＰＸ毎に設けられた、発光素子と、発光素子を駆動させる画素回路とを備えている。
　図２は、実施形態に係る表示装置１における画素回路および発光素子の周辺の等価回路の一例を示す図である。図２に示すように、表示装置１は、例えば、複数のソース配線７Ｓと、複数のゲート配線７Ｇと、ハイレベル電源線８Ｈと、ローレベル電源線８Ｌと、画素回路１０と、発光素子２０とを備えている。
　複数のソース配線７Ｓおよび複数のゲート配線７Ｇは、表示領域５内において互いに交差するように設けられている。複数のソース配線７Ｓは、図示しないソースドライバと接続されており、ソースドライバから、複数の画素ＰＸそれぞれの発光輝度に対応したソース信号が供給される。複数のゲート配線７Ｇは、図示しないゲートドライバと接続されており、ゲートドライバから、複数の画素ＰＸのうち発光させる画素ＰＸを選択するためのゲート信号が供給される。ローレベル電源線８Ｌには、一定の低電位であるＥＬＶＳＳが印加されている。ハイレベル電源線８Ｈには、ＥＬＶＳＳよりも高い一定の高電位であるＥＬＶＤＤが印加されている。
　画素回路１０および発光素子２０は、複数の画素ＰＸ毎に設けられている。画素回路１０は、駆動トランジスタＴＲ１と、選択トランジスタＴＲ２と、容量素子１５とを含む。
　駆動トランジスタＴＲ１のうち、例えば、第１ゲート電極Ｇ１は選択トランジスタＴＲ２のドレイン電極Ｄ２１および容量素子１５の一方の電極と接続されており、ドレイン電極Ｄ１はハイレベル電源線８Ｈと接続されており、ソース電極Ｓ１は発光素子２０のアノード電極および容量素子１５の他方の電極と接続されている。
　すなわち、本実施形態においては一例として、発光素子２０に電流を供給する際（すなわち発光素子２０を発光させる際）、駆動トランジスタＴＲ１のうち、ドレイン電極Ｄ１が高電位となる高電位側電極であり、ソース電極Ｓ１が低電位となる低電位側電極であるものとして説明する。
　なお、駆動トランジスタＴＲ１のうちドレイン電極Ｄ１とソース電極Ｓ１とが逆であってもよい。すなわち、駆動トランジスタＴＲ１のうち、ソース電極（高電位側電極）Ｓ１がハイレベル電源線８Ｈと接続されており、ドレイン電極（低電位側電極）Ｄ１が発光素子２０のアノード電極および容量素子１５の他方の電極と接続されてもよい。
　選択トランジスタＴＲ２のうち、ゲート電極Ｇ２１はゲート配線７Ｇと接続されており、ドレイン電極Ｄ２１は駆動トランジスタＴＲ１の第１ゲート電極Ｇ１および容量素子１５の一方の電極と接続されており、ソース電極Ｓ２１はソース配線７Ｓと接続されている。
　容量素子１５のうち、一方の電極は、駆動トランジスタＴＲ１の第１ゲート電極Ｇ１および選択トランジスタＴＲ２のドレイン電極Ｄ２１と接続されており、他方の電極は、駆動トランジスタＴＲ１のソース電極Ｓ１および発光素子２０のアノード電極と接続されている。
　発光素子２０のうち、アノード電極は、駆動トランジスタＴＲ１のソース電極Ｓ１および容量素子１５の他方の電極と接続されており、カソード電極は、ローレベル電源線８Ｌに接続されている。
　発光素子２０は、アノード電極およびカソード電極間に流れる電流に応じて輝度が制御される、いわゆる電流制御の発光素子である。例えば、発光素子２０は、ＯＬＥＤ（Organic Light Emitting Diode:有機発光ダイオード）素子、または、発光層に半導体ナノ粒子材料（量子ドット材料）を備えた、ＱＬＥＤ（Quantum-dot Light Emitting Diode）素子などである。
　ゲート配線７Ｇから選択トランジスタＴＲ２のゲート電極Ｇ２１に、オンレベルのゲート信号が供給されると、選択トランジスタＴＲ２がオフ（非導通状態）からオン（導通状態）に切り替わる。すると、ソース配線７Ｓからソース信号が、選択トランジスタＴＲ２のソース電極Ｓ２１およびドレイン電極Ｄ２１を介して、容量素子１５に供給されると共に、ゲート入力信号として駆動トランジスタＴＲ１の第１ゲート電極Ｇ１に供給される。そして、オンレベルのゲート入力信号によって、駆動トランジスタＴＲ１がオフ（非導通状態）からオン（導通状態）に切り替わると、駆動トランジスタＴＲ１のドレイン電極Ｄ１からソース電極Ｓ１へ電流が流れ、さらに、発光素子２０に電流が流れる。これにより、発光素子２０が発光する。
　図３は、実施形態に係る表示装置１の駆動トランジスタＴＲ１および発光素子２０の概略構成の一例を表す断面図である。
　表示装置１は、例えば、基材３０と、基材３０上に設けられた駆動トランジスタＴＲ１と、駆動トランジスタＴＲ１を覆う平坦化層３６と、平坦化層３６上に設けられたエッジカバー３７および発光素子２０と、エッジカバー３７および発光素子２０を覆う封止層（不図示）とを備えている。
　基材３０は、例えば、ガラスなどのような硬質の材料、または、フレキシブル性（可撓性）を有する材料などにより構成されている。フレキシブル性を有する材料としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）またはポリイミドなどの樹脂材料を挙げることができる。なお、基材３０の主表面上に、無機材料または有機材料により構成される絶縁層が積層されていてもよい。
　本実施形態では、一例として、駆動トランジスタＴＲ１がトップゲート構造である例を主に説明する。駆動トランジスタＴＲ１は、例えば、基材３０上に順に積層された、第２ゲート電極Ｇ２と、第１絶縁層３２と、半導体層３３と、ゲート絶縁層３４と、第１ゲート電極Ｇ１と、第２絶縁層３５と、ドレイン電極Ｄ１およびソース電極Ｓ１とを含む。
　第２ゲート電極Ｇ２は、基材３０上であって、第１ゲート電極Ｇ１との間に半導体層３３を介在させるように設けられている。すなわち、第２ゲート電極Ｇ２は、半導体層３３に対して、第１ゲート電極Ｇ１とは反対側に設けられている。例えば、第２ゲート電極Ｇ２は、いわゆるバックゲート電極である。第２ゲート電極Ｇ２は、半導体層３３を介して対向して設けられている第１ゲート電極Ｇ１との間の電圧を安定化させる。また、第２ゲート電極Ｇ２は、駆動トランジスタＴＲ１の動作中における、外部からの半導体層３３への電界を遮蔽するように機能する。これにより、第２ゲート電極Ｇ２は、半導体層３３を流れる電流を均一化させたり、駆動トランジスタＴＲ１のオンおよびオフを切り替える閾値電圧の変動を抑制させたりなど、駆動トランジスタＴＲ１の動作の信頼性を向上させる。
　第２ゲート電極Ｇ２には、一定の固定電圧（例えば、０Ｖなどの接地電圧）が印加されていることが好ましい。これにより、駆動トランジスタＴＲ１のオンとオフとを切り替える閾値電圧を安定化させ、安定して駆動トランジスタＴＲ１のオンとオフとを切り替えることができる。なお、第２ゲート電極Ｇ２は、電圧が印加されず電気的に浮いたフローティング状態であってもよい。
　半導体層３３は、ｎチャネル型、ｐチャネル型の何れでもよいが、本実施形態では、一例としてｎチャネル型であるものとして説明する。また、半導体層３３は、各種の半導体材料を用いて構成することができるが、本実施形態では、一例として酸化物半導体であるものとして説明する。
　酸化物半導体は、例えば、Ｉｎ、Ｇａ、Ｚｎのうち少なくとも１種の金属元素を含む。例えば、酸化物半導体は、Ｉｎ‐Ｇａ‐Ｚｎ‐Ｏ系の半導体（酸化インジウムガリウム亜鉛）を含む。半導体層３３は、チャネル領域３３ｃｈと、チャネル領域３３ｃｈの両端であるドレイン領域３３ｄおよびソース領域３３ｓとを含む。チャネル領域３３ｃｈは、酸化物半導体が低抵抗化されていない領域（半導体領域）であり、ドレイン領域３３ｄおよびソース領域３３ｓは、酸化物半導体が低抵抗化された領域（導電領域）である。
　第１絶縁層３２は、基材３０上に設けられた第２ゲート電極Ｇ２を覆い、基材３０上の主表面の全面に積層されている。ゲート絶縁層３４は、半導体層３３と第１ゲート電極Ｇ１との間であって半導体層３３上に島状に積層されている。第２絶縁層３５は、半導体層３３および第１ゲート電極Ｇ１を覆い、第１絶縁層３２上の全面に積層されている。すなわち、第１絶縁層３２および第２絶縁層３５は、駆動トランジスタＴＲ１が形成されている領域だけでなく、発光素子２０が形成されている領域の下層にも積層されている。
　第１絶縁層３２、ゲート絶縁層３４、および、第２絶縁層３５は、それぞれ、絶縁性材料により構成されており、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどの無機材料により構成された無機絶縁層である。なお、第１絶縁層３２、ゲート絶縁層３４、および、第２絶縁層３５は、それぞれ、単層構造であってもよいし、多層構造であってもよい。
　ドレイン電極Ｄ１およびソース電極Ｓ１は、第２絶縁層３５上に設けられている。ドレイン電極Ｄ１は、第２絶縁層３５に形成されたコンタクトホールを通して、半導体層３３におけるドレイン領域３３ｄと接続されている。ソース電極Ｓ１は、第２絶縁層３５に形成されたコンタクトホールを通して、半導体層３３におけるソース領域３３ｓと接続されている。
　第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、ドレイン電極Ｄ１およびソース電極Ｓ１は、それぞれ、導電性材料により構成されている。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを用いることができる。
　第２ゲート電極Ｇ２と、半導体層３３と、ゲート絶縁層３４と、第１ゲート電極Ｇ１と、ドレイン電極Ｄ１およびソース電極Ｓ１とは、駆動トランジスタＴＲ１の形成領域にパターニングされている。なお、駆動トランジスタＴＲ１の詳細は、図４および図５を用いて後述する。
　平坦化層３６は、第２絶縁層３５の表面の凹凸を平坦化するために第２絶縁層３５上に積層されている。平坦化層３６は、ドレイン電極Ｄ１およびソース電極Ｓ１を覆い、第２絶縁層３５の全面に積層されている。すなわち、平坦化層３６は、駆動トランジスタＴＲ１が形成されている領域だけでなく、発光素子２０が形成されている領域の下層にも積層されている。平坦化層３６は、絶縁性材料により構成されており、例えば、ポリイミド樹脂、アクリル樹脂などの有機材料により構成された有機絶縁層である。
　エッジカバー３７および発光素子２０は、平坦化層３６上に積層されている。発光素子２０は、例えば、平坦化層３６から順に積層された、第１電極２１、第１電荷注入層２２、発光層２３、第２電荷注入層２４および第２電極２５を含む。例えば、第１電極２１、第１電荷注入層２２、発光層２３、第２電荷注入層２４は、発光素子２０毎に島状に設けられている。第２電極２５は、第２電荷注入層２４上およびエッジカバー３７上に全面に設けられている。
　エッジカバー３７は、第１電極２１の周縁部（エッジ部）を覆う。これにより、エッジカバー３７は、第１電極２１の周縁部と、第２電極２５とが短絡してしまうことを防止する。
　エッジカバー３７は、平面視において、表示領域５（図１参照）内において格子状に設けられている。すなわち、エッジカバー３７に囲まれた開口に設けられた発光素子２０が画素ＰＸ（図１参照）に対応する。エッジカバー３７は、例えば、ポリイミド樹脂、または、アクリル樹脂などの有機材料により構成された有機絶縁層である。
　第１電極２１は、平坦化層３６に形成されたコンタクトホールを通して、ソース電極Ｓ１と接続されている。第１電極２１は、例えば、陽極である。例えば、第１電極２１は、図３に示した発光素子２０の等価回路におけるアノード電極に対応する。
　第１電極２１は、例えば、可視光を反射する反射電極である。第１電極２１は、例えば、可視光の反射率の高いアルミニウム、銅、金、または銀などの金属材料を含む反射層と、透明材料であるＩＴＯ、ＩＺＯ、ＺｎＯ、ＡＺＯ、ＢＺＯ、またはＧＺＯなどを含む透明層との積層構造として構成されている。なお、第１電極２１は反射層を含む単層構造であってもよい。
　第２電極２５は、例えば、陰極である。例えば、第２電極２５は、図３に示した発光素子２０の等価回路におけるカソード電極に対応する。第２電極２５は、例えば、可視光を透過する透明電極である。第２電極２５は、例えば、透明材料であるＩＴＯ、ＩＺＯ、ＺｎＯ、ＡＺＯ、ＢＺＯ、またはＧＺＯなどを含む。
　第１電荷注入層２２は、第１電極２１と発光層２３との間に設けられている。第１電荷注入層２２は、例えば、正孔を発光層２３へ注入するための正孔注入層である。
　第２電荷注入層２４は、第２電極２５と発光層２３との間に設けられている。第２電荷注入層２４は、例えば、電子を発光層２３へ注入するための電子注入層である。なお、第１電荷注入層２２と発光層２３との間に正孔輸送層などの他の層が設けられていてもよい。また、第２電荷注入層２４と発光層２３との間に電子輸送層などの他の層が設けられていてもよい。
　発光層２３は、第１電極２１と第２電極２５との間に設けられている。具体的には、本実施形態の発光層２３は、第１電荷注入層２２と第２電荷注入層２４との間に設けられている。発光層２３は、例えば、第１電荷注入層２２から注入された正孔と、第２電荷注入層２４から注入された電子とに基づいて可視光を発光する。例えば、発光層２３は、赤色光、緑色光、または、青色光を発光する。発光層２３は、例えば、有機ＥＬ材料を含有する有機ＥＬ層であってもよいし、ＥＬ（electro-luminescence）発光する複数の量子ドットを含有する量子ドット層であってもよい。
　なお、発光素子２０の積層順は、上述した順に限らない。例えば、第１電極２１が陰極であり、第１電荷注入層２２が電子注入層であり、第２電荷注入層２４が正孔注入層であり、第２電極２５が陽極であってもよい。また、第１電極２１が透明電極であり、第２電極２５が反射電極であってもよい。
　図４および図５を用いて、駆動トランジスタＴＲ１の詳細について説明する。図４は、実施形態に係る表示装置１における駆動トランジスタＴＲ１の概略構成を表す断面図である。図５は、図４に示す駆動トランジスタＴＲ１の概略構成を表す平面図である。なお、図５では、図４における、基材３０、第１絶縁層３２、ゲート絶縁層３４、第２絶縁層３５の図示を省略している。
　図４および図５に示すように、ドレイン電極Ｄ１からソース電極Ｓ１への方向をチャネル方向Ｘ１とすると、駆動トランジスタＴＲ１に係る半導体層３３は、チャネル方向Ｘ１へ伸びて設けられている。
　半導体層３３は、ドレイン領域３３ｄおよびソース領域３３ｓに加え、酸化物半導体が低抵抗化された領域である導電領域３３ｃｅを含む。また、チャネル領域３３ｃｈは、高電位となるドレイン電極Ｄ１に近い側である第１チャネル領域３３ｃｈｄと、低電位となるソース電極Ｓ１に近い側である第２チャネル領域３３ｃｈｓとを含む。第２チャネル領域３３ｃｈｓは、導電領域３３ｃｅを介して第１チャネル領域３３ｃｈｄから分離されている。そして、第１チャネル領域３３ｃｈｄのチャネル方向Ｘ１の長さＧＤと、第２チャネル領域３３ｃｈｓのチャネル方向Ｘ１の長さＧＳとでは、長さＧＤの方が短い。
　半導体層３３において、第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓは、第１ゲート電極Ｇ１に供給されるゲート入力信号に応じて、導通状態と非導通状態とが切り替わる半導体領域である。
　第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓは、後述するように、例えば、第１ゲート電極Ｇ１をマスクにして形成される。このため、例えば、半導体層３３のうち、半導体領域である、第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓは、第１ゲート電極Ｇ１と重なっている。また、例えば、半導体層３３のうち、導電領域である、ドレイン領域３３ｄ、導電領域３３ｃｅ、および、ソース領域３３ｓは、第１ゲート電極Ｇ１と重なっていない。
　第１ゲート電極Ｇ１は、選択トランジスタＴＲ２（図２参照）のドレイン電極および容量素子１５の一方の電極と電気的に接続されている配線９Ｇ１に電気的に接続されている。換言すると、第１ゲート電極Ｇ１は、配線９Ｇ１から突出して駆動トランジスタＴＲ１の形成領域に設けられている。
　第１ゲート電極Ｇ１は、一部が半導体層３３と重なっている。第１ゲート電極Ｇ１は、配線９Ｇ１と電気的に接続された基部Ｇ１ａと、平面視において、半導体層３３と交差するように基部Ｇ１ａから突出している第１領域Ｇ１ｄおよび第２領域Ｇ１ｓを含む。第１領域Ｇ１ｄと第２領域Ｇ１ｓとは、チャネル方向Ｘ１に互いに離れており、それぞれの一端同士が、基部Ｇ１ａによって電気的に接続されている。
　第１ゲート電極Ｇ１は、半導体層３３と重なる領域に、高電位であるドレイン電極Ｄ１に近い第１領域Ｇ１ｄと、切り欠きＧ１ｃｅを介して第１領域Ｇ１ｄから分離された第２領域Ｇ１ｓとを含むデュアルゲート構造である。そして、第１領域Ｇ１ｄのチャネル方向Ｘ１の長さＧＤは、第２領域Ｇ１ｓのチャネル方向Ｘ１の長さＧＳよりも短い。
　第１領域Ｇ１ｄと第２領域Ｇ１ｓとは、切り欠きＧ１ｃｅのチャネル方向Ｘ１の長さＧＣだけ、チャネル方向Ｘ１に離れている。すなわち、基部Ｇ１ａにおけるチャネル方向Ｘ１の長さＧＬは、長さＧＤと、長さＧＣと、長さＧＳとを加えた長さである。
　例えば、第１領域Ｇ１ｄは、半導体層３３のうち第１チャネル領域３３ｃｈｄと重なっている。例えば、第２領域Ｇ１ｓは、半導体層３３のうち第２チャネル領域３３ｃｈｓと重なっている。例えば、切り欠きＧ１ｃｅは半導体層３３の導電領域３３ｃｅと重なっている。例えば、基部Ｇ１ａは、半導体層３３とは重なっていない。
　第１ゲート電極Ｇ１は、例えば、平面視において、チャネル方向Ｘ１に直交する方向Ｙ１の長さは半導体層３３の長さ（半導体層３３の幅方向の長さ）よりも長い。さらに、例えば、第１領域Ｇ１ｄおよび第２領域Ｇ１ｓのチャネル方向Ｘ１に直交する方向Ｙ１の長さは、半導体層３３の長さ（半導体層３３の幅方向の長さ）よりも長い。
　例えば、第１ゲート電極Ｇ１は、平面視において、半導体層３３を覆う四角形に、切り欠きＧ１ｃｅが設けられた形状である。切り欠きＧ１ｃｅは半導体層３３と交差するように設けられている。切り欠きＧ１ｃｅは、方向Ｙ１の長さが、半導体層３３の方向Ｙ１の長さよりも長い。
　ゲート絶縁層３４は、第１ゲート電極Ｇ１の下層に設けられており、第１ゲート電極Ｇ１に対応した形状にパターニングされている。例えば、ゲート絶縁層３４は、半導体層３３上においては、第１チャネル領域３３ｃｈｄと第１領域Ｇ１ｄとの間、および、第２チャネル領域３３ｃｈｓと第２領域Ｇ１ｓとの間に設けられている。例えば、ゲート絶縁層３４は、半導体層３３上においては、導電領域である、ドレイン領域３３ｄ、導電領域３３ｃｅ、および、ソース領域３３ｓ上には設けられていない。
　第２ゲート電極Ｇ２は、半導体層３３を介して、第１ゲート電極Ｇ１の下層を覆っている。第２ゲート電極Ｇ２は、平面視において、例えば、四角形である。
　第２ゲート電極Ｇ２は、例えば、チャネル方向Ｘ１の長さ、および、チャネル方向Ｘ１に直交する方向Ｙ１の長さ共に、第１ゲート電極Ｇ１より長い。すなわち、第２ゲート電極Ｇ２の面積は第１ゲート電極Ｇ１の面積より大きい。例えば、第１ゲート電極Ｇ１は、平面視において、第２ゲート電極Ｇ２と重なり、第２ゲート電極Ｇ２の領域内に設けられている。これにより、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２間の電圧がより安定し、駆動トランジスタＴＲ１の動作の信頼性が向上する。
　ここで、本実施形態に係る駆動トランジスタＴＲ１では、第１ゲート電極Ｇ１によって導通状態と非導通状態とが切り替えられる半導体層３３のチャネル領域３３ｃｈのチャネル方向Ｘ１の長さＬ１（チャネル長）を長くしている。また、このチャネル領域３３ｃｈのチャネル長が長いことに対応して、第１ゲート電極Ｇ１のチャネル方向Ｘ１の長さＧＬを長くしている。例えば、第１ゲート電極Ｇ１のチャネル方向Ｘ１の長さＧＬは、配線９Ｇ１のチャネル方向Ｘ１の長さ９Ｇ１Ｌ（配線９Ｇ１の幅）よりも長い。さらに例えば、第１ゲート電極Ｇ１における第１領域Ｇ１ｄの長さＧＤおよび第２領域Ｇ１ｓの長さＧＳを合わせた長さは、配線９Ｇ１のチャネル方向Ｘ１の長さ９Ｇ１Ｌより長い。
　このように、駆動トランジスタＴＲ１では、半導体層３３のチャネル長が長いため、半導体層３３に加わる電圧が変化しても、比較的、ドレイン電極Ｄ１およびソース電極Ｓ１間に流れる電流の量が変化しにくくなる。すなわち、半導体層３３に加わる電圧が変化したとしても、電圧の変化量に対する、半導体層３３を流れる電流の変化量を抑制することができる。
　上述のように、駆動トランジスタＴＲ１は、画素回路１０に含まれる複数のトランジスタの中でも、電流制御により発光する発光素子２０と電気的に接続されており、発光素子２０に電流を流すトランジスタである。このような駆動トランジスタＴＲ１に電圧の変化が生じたとしても、駆動トランジスタＴＲ１の電圧の変化に対する電流の変化を抑制することで、画素回路１０は、駆動トランジスタＴＲ１を介して安定して発光素子２０に電流を供給することができる。この結果、画素回路１０は、安定して発光素子２０を発光させることができる。
　ここで、半導体層のチャネル領域の長さが長くなると、電気的なストレス（例えば、外部から半導体層への電界などによる影響）に弱くなりやすい。このため、チャネル領域の長さが長くなると、トランジスタをオンおよびオフさせるための閾値電圧のシフト量が大きくなりやすい。この結果、安定した駆動電流が得られなくなり、ドランジスタの動作の信頼性が低下する場合がある。
　さらに、トランジスタをオンおよびオフさせるための閾値電圧は、ドレイン電極およびソース電極のうち高電位側の電極からの電界の影響を受けやすく、当該電界の影響によってもシフト量が大きくなりやすい。この結果、さらに、安定した駆動電流が得られなくなり、トランジスタの動作の信頼性が低下しやすい。
　そこで、本実施形態に係る駆動トランジスタＴＲ１においては、半導体層３３のうちチャネル領域３３ｃｈは、第１チャネル領域３３ｃｈｄと、第２チャネル領域３３ｃｈｓとが、導電領域３３ｃｅを介して複数のチャネル領域に分離されている。
　これにより、チャネル領域が複数の領域に分離されていないトランジスタと比べて、分離された第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓそれぞれのチャネル長（長さＬｄおよび長さＬｓのそれぞれ）が短くなる。
　このため、駆動トランジスタＴＲ１によると、チャネル領域が複数の領域に分離されていない同じチャネル長（長さＬｄおよび長さＬｓを表せた長さ）を有するトランジスタと比べて、第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓそれぞれの電気的なストレス（例えば、外部から半導体層への電界などによる影響）を強くすることができる。
　これにより、駆動トランジスタＴＲ１によると、チャネル領域が複数の領域に分離されていない同じチャネル長（長さＬｄおよび長さＬｓを合わせた長さ）を有するトランジスタと比べて、オンおよびオフさせるための閾値電圧のシフト量を抑制することができる。この結果、駆動トランジスタＴＲ１の動作の信頼性の低下を抑制することができる。
　加えて、分離された複数のチャネル領域である第１チャネル領域３３ｃｈｄと第２チャネル領域３３ｃｈｓとのうち、高電位であるドレイン電極Ｄ１に近い第１チャネル領域３３ｃｈｄのチャネル方向Ｘ１の長さＬｄは、低電位であるソース電極Ｓ１に近い（換言すると、高電位であるドレイン電極Ｄ１から遠い）第２チャネル領域３３ｃｈｓのチャネル方向Ｘ１の長さＬｓよりも短い。
　これにより、高電位であるドレイン電極Ｄ１に近い第１チャネル領域３３ｃｈｄが、ドレイン電極Ｄ１からの電界の影響を受けることに起因して閾値電圧がシフトしてしまう量を抑制することができる。
　このため、駆動トランジスタＴＲ１によると、チャネル領域が複数の領域に分離されていない同じチャネル長（長さＬｄおよび長さＬｓを合わせた長さ）を有するトランジスタと比べて、オンおよびオフさせるための閾値電圧のシフト量を抑制することができる。この結果、駆動トランジスタＴＲ１の動作の信頼性の低下を抑制することができる。
　一方、高電位であるドレイン電極Ｄ１から遠い第２チャネル領域３３ｃｈｓは、チャネル方向Ｘ１の長さＬｓ（第２チャネル領域３３ｃｈｓのチャネル長）が長い。これにより、第２チャネル領域３３ｃｈｓにおける、ＩＶ特性（電流‐電圧特性）において電圧変化に対する電流変化を抑制することができる。このため、駆動トランジスタＴＲ１によると、チャネル長が短いトランジスタと比べて、電圧変化に対する電流変化を抑制することができる。換言すると、第２チャネル領域３３ｃｈｓに加わる電圧が変動したとしても、第２チャネル領域３３ｃｈｓを流れる電流が変動しにくくなる。これにより、駆動トランジスタＴＲ１によると、電流制御がなされる発光素子２０に対し、安定して電流を供給することができる。
　このように、駆動トランジスタＴＲ１によると、電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量を抑制することができる。
　また、本実施形態に係る駆動トランジスタＴＲ１においては、第１ゲート電極Ｇ１は、高電位であるドレイン電極Ｄ１に近い第１領域Ｇ１ｄと、低電位であるソース電極Ｓ１に近い第２領域Ｇ１ｓとが、切り欠きＧ１ｃｅを介して複数の領域に分離されている。
　これにより、駆動トランジスタＴＲ１によると、複数の領域に分離されていないゲート電極を有するトランジスタと比べて、オンおよびオフさせるための閾値電圧のシフト量を抑制することができる。この結果、駆動トランジスタＴＲ１の動作の信頼性の低下を抑制することができる。
　加えて、分離された複数領域である第１領域Ｇ１ｄと第２領域Ｇ１ｓとのうち、高電位であるドレイン電極Ｄ１に近い第１領域Ｇ１ｄのチャネル方向Ｘ１の長さＧＤは、低電位であるソース電極Ｓ１に近い（換言すると、高電位であるドレイン電極Ｄ１から遠い）第２領域Ｇ１ｓのチャネル方向Ｘ１の長さＧＳよりも短い。
　これにより、高電位であるドレイン電極Ｄ１に近い第１領域Ｇ１ｄが、ドレイン電極Ｄ１からの電界の影響を受けることに起因して、閾値電圧がシフトしてしまう量を抑制することができる。この結果、駆動トランジスタＴＲ１の動作の信頼性の低下を抑制することができる。
　一方、高電位であるドレイン電極Ｄ１から遠い第２領域Ｇ１ｓは、チャネル方向Ｘ１の長さＧＳが長い。これにより、第２領域Ｇ１ｓの電圧変化に対する、第２チャネル領域３３ｃｈｓに流れる電流変化を抑制することができる。これにより、駆動トランジスタＴＲ１によると、電流制御がなされる発光素子２０に対し、安定して電流を供給することができる。
　この結果、駆動トランジスタＴＲ１によると、さらに、電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量を抑制することができる。
　なお、第１ゲート電極Ｇ１は、切り欠きＧ１ｃｅが設けられておらず、第１領域Ｇ１ｄおよび第２領域Ｇ１ｓに分離されていない構成であってもよい。すなわち、第１ゲート電極Ｇ１は、チャネル方向Ｘ１の長さＧＬである、例えば、四角形であってもよい。これによっても、半導体層がチャネル方向に分離されていないトランジスタと比べて、駆動トランジスタＴＲ１によると、電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量を抑制することができる。
　半導体層３３のチャネル領域３３ｃｈにおいて、第１チャネル領域３３ｃｈｄの長さＬｄは、例えば、１０μｍ以下になるように短くしてもよい。また、第１ゲート電極Ｇ１のうち第１領域Ｇ１ｄの長さＧＤは、例えば、１０μｍ以下になるように短くしてもよい。これにより、駆動トランジスタＴＲ１をオンおよびオフさせるための閾値電圧のシフト量を抑制する効果を十分に得ることができる。この結果、駆動トランジスタＴＲ１の動作の信頼性の低下を十分に抑えることができる。
　また、半導体層３３のチャネル領域３３ｃｈにおいて、第１チャネル領域３３ｃｈｄの長さＬｄを、例えば、３μｍ以上となるよう長くしてもよい。また、第１ゲート電極Ｇ１のうち第１領域Ｇ１ｄの長さＧＤを、例えば、３μｍ以上となるよう長くしてもよい。これにより、第１領域Ｇ１ｄの長さＧＤまたは第１チャネル領域３３ｃｈｄの長さＬｄが短すぎることに起因する駆動トランジスタＴＲ１の特性不良（オフおよびオフの切り替え不良）を抑制し、安定して駆動トランジスタＴＲ１を動作させることができる。
　また、半導体層３３のチャネル領域３３ｃｈにおいて、第２チャネル領域３３ｃｈｓの長さＬｓを、例えば、第１チャネル領域３３ｃｈｄの長さＬｄの１．５倍以上となるよう長くしてもよい。また、第１ゲート電極Ｇ１のうち第２領域Ｇ１ｓの長さＧＳは、例えば、第１領域Ｇ１ｄの長さＧＤの１．５倍以上となるよう長くしてもよい。これにより、第２領域Ｇ１ｓの電圧変化に対して第２チャネル領域３３ｃｈｓを流れる電流変化を抑制する効果を十分に得ることができる。これにより、駆動トランジスタＴＲ１は電流制御により発光する発光素子２０に流す電流を、より安定化させて、発光素子２０を安定して発光させることができる。
　また、半導体層３３の導電領域３３ｃｅのチャネル方向Ｘ１の長さＬｃｅは、例えば、２μｍ以上４μｍ以下としてもよい。また、第１ゲート電極Ｇ１の切り欠きＧ１ｃｅのチャネル方向Ｘ１の長さＧＣは、例えば、２μｍ以上４μｍ以下としてもよい。これにより、駆動トランジスタＴＲ１を精度よくパターニングし、かつ、駆動トランジスタＴＲ１を平面視したときの面積を小さくすることができる。
　次に、図６を用いて、トランジスタのチャネル長の長さと、電圧変化に対する電流変化のとの関係を示す実験結果について説明する。図６は、トランジスタのＩＶ特性に関する実験結果のグラフを表す図である。図６に示すグラフにおいて、横軸はトランジスタにおけるゲート電極の電圧を表している。縦軸はトランジスタにおいて、ドレイン電極からソース電極の方向へチャネル領域内を流れる電流の量を表している。
　図６において、破線で示すデータ系列Ａ１００は、チャネル領域のチャネル長が短いトランジスタのＩＶ特性を表す実験データを示している。また、図６において、実線で示すデータ系列Ａ１は、チャネル領域のチャネル長が、データ系列Ａ１００に示すトランジスタよりも長いトランジスタを用いて実験データを得た。
　図６の矢印に示すように、データ系列Ａ１は、データ系列Ａ１００に比べて、ＩＶ特性の変化が緩やかになっていることが分かる。すなわち、図６に示すグラフから、データ系列Ａ１に示すチャネル長が長いトランジスタの方が、データ系列Ａ１００に示すチャネル長が短いトランジスタよりも、電圧変化に対する電流変化を抑制できることが分かる。
　図７を用いて、トランジスタのチャネル長の長さと、閾値電圧のシフト量との関係を示す実験結果について説明する。図７は、トランジスタの経過時間毎の閾値電圧のシフト量のグラフを表す図である。図７に示すグラフにおいて、横軸は経過時間を表し、縦軸は閾値電圧のシフト量を表している。
　図７において、データ系列Ｂ１・Ｂ１００それぞれが示す実験データは、トップゲート構造のトランジスタに、電気的なストレスとしてゲート電極にプラス電圧を印加したときの経過時間毎の閾値電圧のシフト量の変化を表している。データ系列Ｂ１に示すトランジスタは、データ系列Ｂ１００に示すトランジスタよりも、チャネル領域のチャネル長が短いトランジスタを用いて実験データを得た。
　図７に示す矢印のように、データ系列Ｂ１は、データ系列Ｂ１００に比べて、経過時間によらず、閾値電圧のシフト量が抑制されていることが分かる。すなわち、高電位が付加されている場合、データ系列Ｂ１００に示すチャネル長が長いトランジスタよりも、データ系列Ｂ１に示すチャネル長が短いトランジスタの方が、閾値電圧のシフト量が抑制されているため、動作の安定性がよくなると考えられる。
　図６および図７に示す実験結果より、駆動トランジスタＴＲ１のように、チャネル領域３３ｃｈを、第１チャネル領域３３ｃｈｄと第２チャネル領域３３ｃｈｓとを、導電領域３３ｃｅを介して分離し、さらに、第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓのうち、高電位電極近い側の第１チャネル領域３３ｃｈｄのチャネル長を短くすることで、電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量が抑制されることがわかる。特に、電流駆動により発光する発光素子２０に電流を流すためのトランジスタとして、本実施形態に係る駆動トランジスタＴＲ１を用いることで、発光素子２０に安定して電流を流し、発光素子２０を安定して発光させることができる。
　次に、図３、図８から図１１を用いて、表示装置１の製造工程について説明する。図８は、本実施形態に係る表示装置１の製造工程のうち半導体層３３ｚまでが形成された基材３０を表す断面図である。図９は、本実施形態に係る表示装置１の製造工程のうち第１ゲート電極Ｇ１を形成するための導電層Ｇ１ｚまでが形成された基材３０を表す断面図である。図１０は、本実施形態に係る表示装置１の製造工程のうち第１ゲート電極Ｇ１までが形成された基材３０を表す断面図である。図１１は、本実施形態に係る表示装置１の製造工程のうち半導体層３３を低抵抗化している途中の基材３０を表す断面図である。
　表示装置１の製造工程は、例えば、駆動トランジスタＴＲ１を形成する工程と、駆動トランジスタＴＲ１により駆動される発光素子２０を形成する工程とを有する。以下、各工程を説明する。
　図８に示すように、基材３０上に、導電性材料を用いて、例えばスパッタリングなどにより、第２ゲート電極Ｇ２を形成する。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを挙げることができる。
　次に、基材３０上の全面であって第２ゲート電極Ｇ２を覆うように、例えば、無機絶縁材料を用いて、例えばＣＶＤ（chemical vapor deposition）などにより、第１絶縁層３２を形成する。無機絶縁材料としては、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどを挙げることができる。
　次に、第１絶縁層３２上であって、第１絶縁層３２を介して第２ゲート電極Ｇ２の一部と重なるように、例えば、酸化物半導体材料を用いて、例えばフォトリソグラフィおよびエッチングなどにより、半導体層３３と同じ形状に半導体層３３ｚを形成する。半導体層３３ｚは、後の工程で半導体層３３となる層であり、この時点では全領域、低抵抗化されていない。酸化物半導体材料としては、例えば、Ｉｎ、Ｇａ、Ｚｎのうち少なくとも１種の金属元素を含む材料を挙げることができる。
　次に、図９に示すように、第１絶縁層３２上の全面であって、半導体層３３ｚを覆うように、無機絶縁材料を用いて、例えばＣＶＤ（chemical vapor deposition）などにより、絶縁層３４ｚを形成する。絶縁層３４ｚはのちの工程でゲート絶縁層３４となる層である。無機絶縁材料としては、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどを挙げることができる。
　次に、絶縁層３４ｚ上の全面に、導電性材料を用いて、例えばスパッタリングなどにより、導電層Ｇ１ｚを形成する。導電層Ｇ１ｚは、後の工程で第１ゲート電極Ｇ１となる層である。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを挙げることができる。
　次に、図１０に示すように、導電層Ｇ１ｚを、例えば、フォトリソグラフィおよびドライエッチングすることで不要部分を除去し、第１ゲート電極Ｇ１を形成する。また、導電層Ｇ１ｚの不要部分を除去する際、第１ゲート電極Ｇ１をマスクとして、絶縁層３４ｚも不要部分を除去する。これにより、第１ゲート電極Ｇ１の下層に、第１ゲート電極Ｇ１と対応した形状であるゲート絶縁層３４が形成される。
　第１ゲート電極Ｇ１は、半導体層３３ｚと重なる領域に、高電位となる電極に近い第１領域Ｇ１ｄと、切り欠きＧ１ｃｅを介して第１領域Ｇ１ｄから分離された第２領域Ｇ１ｓとを含むデュアルゲート構造となるように形成される。また、ゲート絶縁層３４も、第１ゲート電極Ｇ１と対応して、半導体層３３ｚと重なる領域に、高電位となる電極に近い第１領域と、切り欠きを介して第１領域から分離された第２領域とを含む形状となるように形成される。また、第１ゲート電極Ｇ１は、第１領域Ｇ１ｄが、チャネル方向Ｘ１の長さが、第２領域Ｇ１ｓのチャネル方向Ｘ１の長さよりも短くなるように形成される。
　次に、図１１に示すように、基材３０の全面に、矢印Ｚ１に示すように、プラズマ処理を施すことで、半導体層３３ｚから半導体層３３を形成する。プラズマ処理としては、例えば、水素プラズマ処理、または、Ｈｅプラズマ処理などを挙げることができる。
　プラズマ処理を行っている際、第１ゲート電極Ｇ１がマスクとなり、半導体層３３ｚのうち第１ゲート電極Ｇ１と重なる領域は低抵抗化されず、チャネル領域３３ｃｈが形成される。すなわち、半導体層３３ｚのうち、第１ゲート電極Ｇ１の第１領域Ｇ１ｄと重なる領域に第１チャネル領域３３ｃｈｄが形成され、第１ゲート電極Ｇ１の第２領域Ｇ１ｓと重なる領域に第２チャネル領域３３ｃｈｓが形成される。
　また、プラズマ処理を行っている際、半導体層３３ｚのうち、第１ゲート電極Ｇ１と重なっていない領域は低抵抗化される。これにより、導電領域である、ドレイン領域３３ｄ、導電領域３３ｃｅおよびソース領域３３ｓが形成される。
　これにより、半導体層３３ｚに、高電位となる電極に近い第１チャネル領域３３ｃｈｄと、導電領域３３ｃｅを介して第１チャネル領域３３ｃｈｄから分離された第２チャネル領域３３ｃｈｓとを含むチャネル領域３３ｃｈが形成された半導体層３３が形成される。第１チャネル領域３３ｃｈｄは、チャネル方向Ｘ１の長さが、第２チャネル領域３３ｃｈｓのチャネル方向Ｘ１の長さよりも短くなるように形成される。
　次に、図３に示すように、第１絶縁層３２上の全面に、半導体層３３および第１ゲート電極Ｇ１を覆うように、無機絶縁材料を用いて、例えばＣＶＤ（chemical vapor deposition）などにより、第２絶縁層３５を形成する。無機絶縁材料としては、例えば、窒化シリコン、酸化シリコン、酸窒化シリコンなどを挙げることができる。
　次に、半導体層３３のドレイン領域３３ｄおよびソース領域３３ｓの一部と重なるように、第２絶縁層３５にコンタクトホールを形成する。次に、第２絶縁層３５上に、導電性材料を用いて、例えばスパッタリングなどにより、ドレイン電極Ｄ１およびソース電極Ｓ１を形成する。導電性材料としては、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅などの金属材料またはそれらの合金などを挙げることができる。
　これにより、第２絶縁層３５のコンタクトホールを通して、第２絶縁層３５の上層のドレイン電極Ｄ１は第２絶縁層３５の下層のドレイン領域３３ｄと電気的に接続される。また、第２絶縁層３５の上層のソース電極Ｓ１は第２絶縁層３５の下層のソース領域３３ｓと電気的に接続される。
　そして、これにより、駆動トランジスタＴＲ１が完成する。なお、図２に示した選択トランジスタＴＲ２も、駆動トランジスタＴＲ１と同様にして形成することができる。
　次に、第２絶縁層３５上の全面に、ドレイン電極Ｄ１およびソース電極Ｓ１を覆うように、有機材料を用いて、例えば塗布などにより、平坦化層３６を形成する。有機材料としては、ポリイミド樹脂、アクリル樹脂などの樹脂材料を挙げることができる。
　これにより、駆動トランジスタＴＲ１および選択トランジスタＴＲ２を有するアクティブマトリクス基板が完成する。
　この後、平坦化層３６にコンタクトホールを形成し、平坦化層３６上に第１電極２１を形成する。これにより、平坦化層３６のコンタクトホールを通して、平坦化層３６の上層の第１電極２１と平坦化層３６の下層のソース電極Ｓ１とが電気的に接続される。次に、平坦化層３６の上層であって、第１電極２１の周縁部（エッジ部）を覆うようにエッジカバー３７を形成する。そして、第１電極２１上に、順に、第１電荷注入層２２、発光層２３、および、第２電荷注入層２４を形成する。次に、エッジカバー３７および第２電荷注入層２４を覆うように第２電極２５を形成する。これにより、発光素子２０が完成する。
　そして、第２電極２５上に、図示しない封止層を形成し、額縁領域などに各種の回路部品を実装する。これにより、表示装置１が完成する。
　図１２は、実施形態の変形例１に係る表示装置１における駆動トランジスタＴＲ１の概略構成を表す断面図である。図１３は、図１２に示す駆動トランジスタＴＲ１の概略構成を表す平面図である。駆動トランジスタＴＲ１において、第２ゲート電極Ｇ２にも切り欠きを設けてもよい。
　図１２および図１３に示すように、第２ゲート電極Ｇ２は、配線と電気的に接続された基部Ｇ２ａと、平面視において、半導体層３３と交差するように基部Ｇ２ａから突出している第１領域Ｇ２ｄおよび第２領域Ｇ２ｓを含む。第２ゲート電極Ｇ２は、半導体層３３と重なる領域に、高電位であるドレイン電極Ｄ１近い第１領域Ｇ２ｄと、切り欠きＧ２ｃｅを介して第１領域Ｇ２ｄから分離された第２領域Ｇ２ｓとを含むデュアルゲート構造である。そして、第１領域Ｇ２ｄのチャネル方向Ｘ１の長さＧＤ２は、第２領域Ｇ２ｓのチャネル方向Ｘ１の長さＧＳ２よりも短い。
　第２ゲート電極Ｇ２における第１領域Ｇ２ｄは、第１ゲート電極Ｇ１の第１領域Ｇ１ｄおよび第１チャネル領域３３ｃｈｄと重なる。また、第２ゲート電極Ｇ２における第２領域Ｇ２ｓは、第１ゲート電極Ｇ１の第２領域Ｇ１ｓおよび第２チャネル領域３３ｃｈｓと重なる。また、第２ゲート電極Ｇ２における切り欠きＧ２ｃｅは、第１ゲート電極Ｇ１の切り欠きＧ１ｃｅおよび半導体層３３の導電領域３３ｃｅと重なる。
　図１２および図１３に示す駆動トランジスタＴＲ１によると、第２ゲート電極Ｇ２の第１領域Ｇ２ｄと第２領域Ｇ２ｓとがチャネル方向Ｘ１に分離している。このため、第２ゲート電極が複数の領域に分離されていない場合と比べて、第２ゲート電極Ｇ２の第１領域Ｇ２ｄおよび第１ゲート電極Ｇ１の第１領域Ｇ１ｄ間の電界と、第２ゲート電極Ｇ２の第２領域Ｇ２ｓおよび第１ゲート電極Ｇ１の第１領域Ｇ１ｄ間の電界とが分離される方向に作用する。このため、電圧変化に対する電流変化を抑制する効果を、より高めることができる。
　第２ゲート電極Ｇ２は、半導体層３３を介して第１ゲート電極Ｇ１の下層を覆っており、第１ゲート電極Ｇ１の面積より大きい。
　換言すると、第２ゲート電極Ｇ２における第１領域Ｇ２ｄのチャネル方向Ｘ１の長さＧＤ２は、第１ゲート電極Ｇ１における第１領域Ｇ１ｄのチャネル方向Ｘ１の長さＧＤよりも長い。また、第２ゲート電極Ｇ２における第２領域Ｇ２ｓのチャネル方向Ｘ１の長さＧＳ２は、第１ゲート電極Ｇ１における第２領域Ｇ１ｓのチャネル方向Ｘ１の長さＧＳよりも長い。すなわち、第２ゲート電極Ｇ２における切り欠きＧ２ｃｅのチャネル方向Ｘ１の長さＧＣ２は、第１ゲート電極Ｇ１における切り欠きＧ１ｃｅのチャネル方向Ｘ１の長さＧＣよりも短い。
　これにより、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２間の電圧を安定化させることができる。これにより、安定して発光素子２０を発光させることができる。
　図１４は、実施形態の変形例２に係る表示装置１における駆動トランジスタＴＲ１の概略構成を表す断面図である。図１５は、図１４に示す駆動トランジスタＴＲ１の概略構成を表す平面図である。駆動トランジスタＴＲ１は、図１４および図１５に示すように、ボトムゲート構造であってもよい。
　図１４および図１５に示すように、第１ゲート電極Ｇ１は基材３０上に設けられている。そして、ゲート絶縁層３４は、基材３０上の主表面の全面であって、第１ゲート電極Ｇ１を覆うように設けられている。半導体層３３は、ゲート絶縁層３４上であって、第１ゲート電極Ｇ１と重なるように、チャネル方向Ｘ１へ伸びて設けられている。半導体層３３は、第１半導体層３３Ｄ１と、第１半導体層３３Ｄ１から分離された第２半導体層３３Ｓ１とを含む。第１半導体層３３Ｄ１は、第１ゲート電極Ｇ１における第１領域Ｇ１ｄと重なる第１チャネル領域３３ｃｈｄと、第１チャネル領域３３ｃｈｄよりもドレイン電極Ｄ１側であるドレイン領域３３ｄと、第１チャネル領域３３ｃｈｄよりもソース電極Ｓ１側である第１導電領域３３ｃｄとを含む。第２半導体層３３Ｓ１は、第１ゲート電極Ｇ１における第２領域Ｇ１ｓと重なる第２チャネル領域３３ｃｈｓと、第２チャネル領域３３ｃｈｓよりもドレイン電極Ｄ１側である第２導電領域３３ｃｓと、第２チャネル領域３３ｃｈｓよりもソース電極Ｓ１側であるソース領域３３ｓとを含む。第１半導体層３３Ｄ１の第１導電領域３３ｃｄと第２半導体層３３Ｓ１の第２導電領域３３ｃｓとは離れている。
　ドレイン領域３３ｄ、第１導電領域３３ｃｄ、第２導電領域３３ｃｓ、および、ソース領域３３ｓは、酸化物半導体である半導体層３３が低抵抗化された導電領域である。第１チャネル領域３３ｃｈｄおよび第２チャネル領域３３ｃｈｓは、酸化物半導体である半導体層３３が低抵抗化されていない半導体領域である。
　ドレイン電極（高電位側電極）Ｄ１は、ゲート絶縁層３４上および第１半導体層３３Ｄ１のドレイン領域３３ｄ上に跨って設けられている。ソース電極（低電位側電極）Ｓ１は、ゲート絶縁層３４上および第２半導体層３３Ｓ１のソース領域３３ｓ上に跨って設けられている。
　導電層Ｃ１は、第１半導体層３３Ｄ１の第１導電領域３３ｃｄ上と、第２半導体層３３Ｓ１の第２導電領域３３ｃｓ上と、および、第１導電領域３３ｃｄおよび第２導電領域３３ｃｓ間のゲート絶縁層３４上とに跨って設けられている。第１導電領域３３ｃｄ、第２導電領域３３ｃｓ、および、導電層Ｃ１を含めて、導電領域ＣＥと称する。第１半導体層３３Ｄ１の第１チャネル領域３３ｃｈｄと、第２半導体層３３Ｓ１の第２チャネル領域３３ｃｈｓとは、導電領域ＣＥを介して電気的に接続される。
　第１半導体層３３Ｄ１および第２半導体層３３Ｓ１は分離せず直接接続されていてもよい。しかし、第１半導体層および第２半導体層が分離されていない場合と比べて、第１半導体層３３Ｄ１および第２半導体層３３Ｓ１を分離することにより、第１半導体層３３Ｄ１および第２半導体層３３Ｓ１と導電領域ＣＥとの接触面積を減らすことができる。これにより、第１半導体層３３Ｄ１および第２半導体層３３Ｓ１と導電領域ＣＥとの密着性が悪い場合であっても、第１半導体層３３Ｄ１および第２半導体層３３Ｓ１と導電領域ＣＥとが剥がれたりするなどの不良の発生を抑制することができる。
　第２絶縁層３５は、ドレイン電極Ｄ１、第１半導体層３３Ｄ１、導電層Ｃ１、第２半導体層３３Ｓ１、および、ソース電極Ｓ１を覆い、ゲート絶縁層３４上の全面に設けられている。
　なお、図１４には示していないが、第２絶縁層３５に設けられたコンタクトホールを通して第２絶縁層３５の下層のソース電極Ｓ１と、第２絶縁層３５の上層の第１電極２１（図３参照）とが電気的に接続されている。
　第１ゲート電極Ｇ１は、第１半導体層３３Ｄ１と重なる領域に、ドレイン電極Ｄ１に近い第１領域Ｇ１ｄと、切り欠きＧ１ｃｅを介して第１領域Ｇ１ｄから分離された第２領域Ｇ１ｓとを含むデュアルゲート構造である。そして、第１領域Ｇ１ｄのチャネル方向Ｘ１の長さＧＤは、第２領域Ｇ１ｓのチャネル方向Ｘ１の長さＧＳよりも短い。
　半導体層３３は、ドレイン電極Ｄ１に近い第１チャネル領域３３ｃｈｄと、導電領域ＣＥを介して第１チャネル領域３３ｃｈｄから分離された第２チャネル領域３３ｃｈｓとを含む。そして、第１チャネル領域３３ｃｈｄのチャネル方向Ｘ１の長さＬｄは、第２チャネル領域３３ｃｈｓのチャネル方向Ｘ１の長さＬｓよりも短い。半導体層３３のチャネル領域３３ｃｈのチャネル方向Ｘ１の長さＬ１は、第１チャネル領域３３ｃｈｄの長さＬｄと第２チャネル領域３３ｃｈｓの長さＬｓを含めた長さである。
　変形例２に係る表示装置１においても、駆動トランジスタＴＲ１の電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量を抑制することができる。
　図１６は、実施形態の変形例３に係る表示装置１における駆動トランジスタＴＲ１の概略構成を表す断面図である。図１７は、実施形態の変形例４に係る表示装置１における駆動トランジスタＴＲ１の概略構成を表す断面図である。
　図１６および図１７に示す駆動トランジスタＴＲ１は、図４に示した駆動トランジスタＴＲ１から、酸化物半導体により構成された半導体層３３を、低温ポリシリコンにより構成された半導体層３３ＬＴを用いた構成である。また、図１６および図１７に示す駆動トランジスタＴＲ１では、ゲート絶縁層３４は、半導体層３３ＬＴを覆い、第１絶縁層３２上の全面に設けられている。また、図１７に示す駆動トランジスタＴＲ１は、図１６に示す駆動トランジスタＴＲ１の第２ゲート電極Ｇ２をチャネル方向Ｘ１に分離させた構成である。図１６および図１７に示す駆動トランジスタＴＲ１の他の構成は、図４に示した駆動トランジスタＴＲ１の構成と同様である。
　図１６および図１７に示すように、駆動トランジスタＴＲ１は、例えば、低温ポリシリコンにより構成された半導体層３３ＬＴを用いてもよい。
　半導体層３３ＬＴは、ドレイン電極Ｄ１に近い第１チャネル領域３３ＬＴｃｈｄと、導電領域３３ｃｅを介して第１チャネル領域３３ＬＴｃｈｄから分離された第２チャネル領域３３ＬＴｃｈｓとを含む。そして、第１チャネル領域３３ＬＴｃｈｄのチャネル方向Ｘ１の長さＬｄは、第２チャネル領域３３ＬＴｃｈｓのチャネル方向Ｘ１の長さＬｓよりも短い。半導体層３３ＬＴのチャネル領域３３ＬＴｃｈのチャネル方向Ｘ１の長さＬ１は、第１チャネル領域３３ＬＴｃｈｄの長さＬｄと第２チャネル領域３３ＬＴｃｈｓの長さＬｓを含めた長さである。
　第１ゲート電極Ｇ１は、半導体層３３ＬＴと重なる領域に、ドレイン電極Ｄ１に近い第１領域Ｇ１ｄと、切り欠きＧ１ｃｅを介して第１領域Ｇ１ｄから分離された第２領域Ｇ１ｓとを含むデュアルゲート構造である。そして、第１領域Ｇ１ｄのチャネル方向Ｘ１の長さＧＤは、第２領域Ｇ１ｓのチャネル方向Ｘ１の長さＧＳよりも短い。
　変形例３および変形例４に係る駆動トランジスタＴＲ１においても、電圧変化に対する電流変化を抑制し、かつ、値電圧のシフト量を抑制することができる。
　また、図１７に示す駆動トランジスタＴＲ１の第２ゲート電極Ｇ２は、図１２および図１３に示した第２ゲート電極Ｇ２と同様の構成である。図１７に示す第２ゲート電極Ｇ２における第１領域Ｇ２ｄは、第１ゲート電極Ｇ１の第１領域Ｇ１ｄおよび第１チャネル領域３３ＬＴｃｈｄと重なる。また、第２ゲート電極Ｇ２における第２領域Ｇ２ｓは、第１ゲート電極Ｇ１の第２領域Ｇ１ｓおよび第２チャネル領域３３ＬＴｃｈｓと重なる。また、第２ゲート電極Ｇ２における切り欠きＧ２ｃｅは、第１ゲート電極Ｇ１の切り欠きＧ１ｃｅおよび半導体層３３の導電領域３３ｃｅと重なる。図１７に示す駆動トランジスタＴＲ１によると、電圧変化に対する電流変化を抑制する効果を、より高めることができる。
　なお、変形例２～４（図１４～図１７）に係る駆動トランジスタＴＲ１においても、第１ゲート電極Ｇ１は、切り欠きＧ１ｃｅが設けられておらず、第１領域Ｇ１ｄおよび第２領域Ｇ１ｓに分離されていない構成であってもよい。これによっても、半導体層がチャネル方向に分離されていないトランジスタと比べて、駆動トランジスタＴＲ１によると、電圧変化に対する電流変化を抑制し、かつ、閾値電圧のシフト量を抑制することができる。
　また、上記実施形態や変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
１　表示装置、１０　画素回路、２０　発光素子、２１　第１電極、２３　発光層、２５　第２電極、３０　基材、３２　第１絶縁層、３３　半導体層、３３ｃｄ　第１導電領域、３３ｃｅ　導電領域、３３ｃｈ　チャネル領域、３３ｃｈｄ　第１チャネル領域、３３ｃｈｓ　第２チャネル領域、３３ｃｓ　第２導電領域、３３ｄ　ドレイン領域、３３Ｄ１　第１半導体層、３３ＬＴ　半導体層、３３ＬＴｃｈ　チャネル領域、３３ＬＴｃｈｄ　第１チャネル領域、３３ＬＴｃｈｓ　第２チャネル領域、３３ｓ　ソース領域、３３Ｓ１　第２半導体層、３３ｚ　半導体層、３４　ゲート絶縁層、３５　第２絶縁層、３６　平坦化層、３７　エッジカバー、Ｃ１　導電層、ＣＥ　導電領域、Ｄ１　ドレイン電極、Ｇ１　第１ゲート電極、Ｇ１ａ　基部、Ｇ１ｄ　第１領域、Ｇ１ｓ　第２領域、Ｇ１ｚ　導電層、Ｇ２　第２ゲート電極、Ｇ２ａ　基部、Ｇ２ｄ　第１領域、Ｇ２ｓ　第２領域、ＰＸ　画素、Ｓ１　ソース電極（高電位側電極）、ＴＲ１　駆動トランジスタ、ＴＲ２　選択トランジスタ

Claims (17)

  1. 　第１電極、第２電極、および、前記第１電極および前記第２電極の間に設けられた発光層を有する発光素子と、
    　前記発光素子を駆動する駆動トランジスタと、を備え、
    　前記駆動トランジスタは、
    　　ソース電極、ドレイン電極、半導体層、および、第１ゲート電極を有し、
    　　前記ソース電極および前記ドレイン電極のうち一方は前記第１電極と電気的に接続され、
    　　前記半導体層は、前記ソース電極および前記ドレイン電極のうち高電位となる高電位側電極に近い第１チャネル領域と、導電領域を介して前記第１チャネル領域から分離された第２チャネル領域とを含み、
    　前記ソース電極から前記ドレイン電極への方向をチャネル方向とすると、前記第１チャネル領域の前記チャネル方向の長さは、前記第２チャネル領域の前記チャネル方向の長さよりも短い、表示装置。
  2. 　前記第１ゲート電極は、前記半導体層と重なる領域に、前記高電位側電極に近い第１領域と、切り欠きを介して前記第１領域から分離された第２領域とを含むデュアルゲート構造であり、
    　前記第１領域の前記チャネル方向の長さは、前記第２領域の前記チャネル方向の長さよりも短い、請求項１に記載の表示装置。
  3. 　前記駆動トランジスタは、
    　前記半導体層を介して、前記第１ゲート電極とは反対側に設けられた第２ゲート電極を含む、請求項１または２に記載の表示装置。
  4. 　前記第１ゲート電極と前記第２ゲート電極とのうち、前記半導体層と重なる領域の面積は、前記第２ゲート電極の方が大きい、請求項３に記載の表示装置。
  5. 　前記第２ゲート電極は、
    　前記半導体層と重なる領域に、前記高電位側電極に近い領域と、切り欠きを介して前記高電位側電極に近い領域から分離された領域とを含むデュアルゲート構造である、請求項３または４に記載の表示装置。
  6. 　前記第１ゲート電極は、前記チャネル方向に直交する方向の長さが前記半導体層よりも長い、請求項１から５の何れか１項に記載の表示装置。
  7. 　前記第１ゲート電極における切り欠きは、前記チャネル方向に直交する方向の長さが前記半導体層よりも長い、請求項６に記載の表示装置。
  8. 　前記第１ゲート電極は、配線と電気的に接続された基部を含み、
    　平面視において、前記第１領域および前記第２領域は、前記半導体層と交差するように前記基部から突出している、請求項２に記載の表示装置。
  9. 　前記第１チャネル領域は、前記チャネル方向の長さが、３μｍ以上１０μｍ以下である、請求項１から８の何れか１項に記載の表示装置。
  10. 　前記第２チャネル領域は、前記チャネル方向の長さが、前記第１チャネル領域の長さの１．５倍以上である、請求項１から９の何れか１項に記載の表示装置。
  11. 　前記導電領域は、前記チャネル方向の長さが、２μｍ以上４μｍ以下である、請求項１から１０の何れか１項に記載の表示装置。
  12. 　前記駆動トランジスタは、トップゲート構造である、請求項１から１１の何れか１項に記載の表示装置。
  13. 　前記半導体層は、前記導電領域を含む、請求項１から１２の何れか１項に記載の表示装置。
  14. 　前記半導体層は、酸化物半導体により構成されている、請求項１から１３の何れか１項に記載の表示装置。
  15. 　前記半導体層は、低温ポリシリコンにより構成されている、請求項１から１３の何れか１項に記載の表示装置。
  16. 　駆動トランジスタを形成する工程と、
    　前記駆動トランジスタにより駆動される発光素子を形成する工程とを有し、
    　前記駆動トランジスタを形成する工程は、
    　　半導体層を形成する工程と、第１ゲート電極を形成する工程と、ドレイン電極およびソース電極を形成する工程と、前記半導体層にチャネル領域を形成する工程とを含み、
    　前記発光素子を形成する工程は、
    　　前記ソース電極および前記ドレイン電極のうち一方と電気的に接続されるように第１電極を形成する工程と、前記第１電極に重なるように発光層を形成する工程と、前記発光層が前記第１電極との間に設けられるよう第２電極を形成する工程とを含み、
    　前記チャネル領域を形成する工程では、
    　　前記半導体層に、前記ソース電極および前記ドレイン電極のうち高電位となる高電位側電極に近い第１チャネル領域と、導電領域を介して前記第１チャネル領域から分離された第２チャネル領域とを形成し、
    　　前記ソース電極から前記ドレイン電極への方向をチャネル方向とすると、前記第１チャネル領域を、前記チャネル方向の長さが、前記第２チャネル領域の前記チャネル方向の長さよりも短くなるよう形成する、表示装置の製造方法。
  17. 　前記第１ゲート電極を形成する工程では、
    　前記第１ゲート電極を、前記半導体層と重なる領域に、前記高電位側電極に近い第１領域と、切り欠きを介して前記第１領域から分離された第２領域とを含むよう形成し、
    　前記第１領域を、前記チャネル方向の長さが、前記第２領域の前記チャネル方向の長さよりも短くなるよう形成する、請求項１６に記載の表示装置の製造方法。
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