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WO2021157148A1 - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

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WO2021157148A1
WO2021157148A1 PCT/JP2020/041097 JP2020041097W WO2021157148A1 WO 2021157148 A1 WO2021157148 A1 WO 2021157148A1 JP 2020041097 W JP2020041097 W JP 2020041097W WO 2021157148 A1 WO2021157148 A1 WO 2021157148A1
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WO
WIPO (PCT)
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voltage
transistor
current source
input
node
Prior art date
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Ceased
Application number
PCT/JP2020/041097
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English (en)
French (fr)
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英一 中本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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Priority to US17/795,119 priority patent/US12155956B2/en
Priority to KR1020227025876A priority patent/KR20220137638A/ko
Priority to JP2021575615A priority patent/JP7630452B2/ja
Priority to CN202080091998.4A priority patent/CN114946173A/zh
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that converts an analog signal into a digital signal for each column, and an image pickup apparatus.
  • ADCs Analog to Digital Converters
  • a current source is generally connected to a node on the ground side of a vertical signal line routed along the column, and an analog signal from that node is input to the ADC.
  • a solid-state image sensor in which an amplifier is inserted between an ADC and a node between a vertical signal line and a current source has been proposed (see, for example, Patent Document 1).
  • the voltage of the analog signal is amplified by inserting an amplifier.
  • This technology was created in view of this situation, and aims to reduce power consumption in a solid-state image sensor that amplifies the voltage for each column.
  • This technology has been made to solve the above-mentioned problems, and the first aspect thereof is a pixel circuit that generates an input voltage by photoelectric conversion, and a source and a gate into which the above-mentioned input voltage is input.
  • An input transistor that outputs an output voltage corresponding to the voltage between the drains, a reference side current source that is connected to a reference node of a predetermined reference voltage to supply a predetermined current, and a part of the current of the input transistor.
  • It is a solid-state imaging device including a feedback circuit that feeds back to the gate. This has the effect that the input voltage is amplified only by the current of the reference side current source.
  • the feedback circuit is provided between the feedback capacitance inserted between the output node from which the output voltage is output and the gate, and between the gate and the reference node of the reference voltage.
  • the inserted reference-side capacitance and the input-side auto-zero switch that opens and closes the path between the gate and the output node may be provided. This has the effect of obtaining a closed loop gain determined by the respective values of the feedback capacitance and the reference capacitance.
  • the cascode transistor inserted between the reference side current source and the drain, and the cascode capacitance inserted between the source of the input transistor and the gate of the cascode transistor.
  • the output node may be a node between the cascode transistor and the reference side current source. This has the effect of improving linearity.
  • a power supply side current source connected to a power supply node having a predetermined power supply voltage and a pair of cascode transistors inserted between the power supply side current source and the reference side current source are provided.
  • the output node may be a node between the pair of cascode transistors. This has the effect of expanding the output range.
  • an intermediate switch that opens and closes a path between the feedback capacitance and the output node, and a reference switch that opens and closes a path between the feedback capacitance and a node having a predetermined reference voltage are provided. Further may be provided. This has the effect of expanding the output range according to the reference voltage.
  • the cascode capacitance connected to the power supply node of the power supply voltage, the output side auto-zero switch for opening and closing the path between the cascode capacitance and the output node, and the intermediate switch are further provided.
  • the reference side current source includes a first reference side current source transistor and a second reference side current source transistor, and the first reference side current source transistor is inserted between the input transistor and the reference node.
  • the second reference side current source transistor is inserted between one of the pair of cascode transistors and the reference node of the reference voltage, and the intermediate switch is between the input transistor and the first reference side current source transistor.
  • the path between the node and one of the pair of cascode transistors and the node between the second reference side current source transistor may be opened and closed. This has the effect of expanding the output range.
  • the boost side current source connected to the power supply node of the predetermined power supply voltage is inserted between the boost side current source and the reference node of the reference voltage, and the output voltage is output. It may further include a boost transistor having a gate connected to the output node to be generated, and a boost side capacitance inserted between the boost side current source and the node between the boost transistors and the source. This has the effect of shortening the time required for settling.
  • the second aspect of the present technology is a pixel circuit that generates an input voltage by photoelectric conversion and an input transistor that outputs an output voltage corresponding to the voltage between the source and the gate at which the input voltage is input from the drain.
  • a reference side current source that is connected to a node with a predetermined reference voltage to supply a predetermined current, a feedback circuit that feeds back a part of the current to the gate of the input transistor, and converts the output voltage into a digital signal.
  • It is an image pickup apparatus including an analog-to-digital converter.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for taking an image of image data (frame), and includes an optical unit 110, a solid-state image sensor 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an image pickup function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates a frame by photoelectric conversion in synchronization with a vertical synchronization signal.
  • the vertical synchronization signal is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the frame from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed frame to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays a frame.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as frames.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a pixel chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a row selection unit 210, a DAC (Digital to Analog Converter) 220, and a timing control circuit 230. Further, the solid-state image sensor 200 includes a pixel array unit 240, a constant current source unit 300, an analog-digital conversion unit 260, a horizontal transfer scanning unit 270, and an image processing unit 280.
  • DAC Digital to Analog Converter
  • a plurality of pixel circuits 250 are arranged in a two-dimensional grid pattern.
  • a set of pixel circuits 250 arranged in a predetermined horizontal direction is referred to as a "row”
  • a set of pixel circuits 250 arranged in a direction perpendicular to the horizontal direction is referred to as a "column” or a “column”.
  • the timing control circuit 230 controls the operation timings of the row selection unit 210, the DAC 220, the constant current source unit 300, the analog-digital conversion unit 260, and the horizontal transfer scanning unit 270 in synchronization with the vertical synchronization signal Vsync.
  • the row selection unit 210 selects and drives the rows in order, and outputs an analog pixel signal to the analog-to-digital conversion unit 260 via the constant current source unit 300.
  • the pixel circuit 250 generates an analog pixel signal by photoelectric conversion under the control of the row selection unit 210. Each of the pixel circuits 250 outputs a pixel signal to the constant current source unit 300 via the vertical signal line 259.
  • a constant current is supplied to each column in the constant current source unit 300.
  • a column amplifier that amplifies the pixel signal is provided for each column.
  • the DAC 220 generates a reference signal by DA (Digital to Analog) conversion and supplies it to the analog-to-digital conversion unit 260.
  • DA Digital to Analog
  • the reference signal for example, a saw blade-shaped lamp signal is used.
  • the analog-to-digital conversion unit 260 converts an analog input signal into a digital signal for each column using a reference signal.
  • the analog-to-digital conversion unit 260 supplies a digital signal to the image processing unit 280 under the control of the horizontal transfer scanning unit 270.
  • the horizontal transfer scanning unit 270 controls the analog-to-digital conversion unit 260 to output digital signals in order.
  • the image processing unit 280 performs predetermined image processing on a frame in which digital signals are arranged.
  • the image processing unit 280 supplies the processed frame to the DSP circuit 120.
  • the above-mentioned circuit in the solid-state image sensor 200 is distributed and arranged in the pixel chip 201 and the circuit chip 202.
  • the pixel array unit 240 is provided on the pixel chip 201, and circuits other than the pixel array unit 240 (analog-digital conversion unit 260, etc.) are arranged on the circuit chip 202.
  • the circuits arranged in the pixel chip 201 and the circuit chip 202 are not limited to this combination.
  • the pixel array unit 240, the constant current source unit 300, and the comparator in the analog-digital conversion unit 260 may be arranged on the pixel chip 201, and other circuits may be arranged on the circuit chip 202.
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel circuit 250 according to the first embodiment of the present technology.
  • the pixel circuit 250 includes a photoelectric conversion element 251, a transfer transistor 252, a reset transistor 253, a floating diffusion layer 254, an amplification transistor 255, and a selection transistor 256.
  • the photoelectric conversion element 251 photoelectrically converts the incident light to generate an electric charge.
  • the transfer transistor 252 transfers an electric charge from the photoelectric conversion element 251 to the floating diffusion layer 254 according to the transfer signal TRG from the row selection unit 210.
  • the reset transistor 253 initializes the charge amount of the floating diffusion layer 254 according to the reset signal RST from the row selection unit 210.
  • the floating diffusion layer 254 accumulates electric charges and generates a voltage according to the amount of electric charges.
  • the amplification transistor 255 amplifies the voltage of the floating diffusion layer 254.
  • the selection transistor 256 outputs a signal of the amplified voltage as a pixel signal SIG according to the selection signal SEL from the row selection unit 210. Assuming that the number of columns is N (N is an integer), the pixel signal of the nth (n is an integer of 1 to N) column is transmitted to the constant current source unit 300 via the vertical signal line 259-n.
  • the circuit of the pixel circuit 250 is not limited to the one illustrated in the figure as long as it can generate a pixel signal by photoelectric conversion.
  • FIG. 5 is a block diagram showing a configuration example of the constant current source unit 300 according to the first embodiment of the present technology.
  • a column amplifier 310 is arranged for each column in the constant current source unit 300. Assuming that the number of columns is N, N column amplifiers 310 are arranged.
  • the pixel signal of the corresponding column is input to the nth column amplifier 310 via the vertical signal line 259-n.
  • the column amplifier 310 amplifies the voltage of the pixel signal and outputs it to the analog-to-digital converter 260 via the signal line 309-n.
  • the voltage before amplification of the pixel signal is referred to as “input voltage Vin”, and the voltage after amplification is referred to as “output voltage Vout”.
  • the column amplifier 310 is initialized by the auto zero signal AZ from the timing control circuit 230.
  • FIG. 6 is a circuit diagram showing a configuration example of the column amplifier 310 according to the first embodiment of the present technology.
  • the column amplifier 310 is provided with a current reuse column amplifier 320.
  • the current reuse column amplifier 320 will be referred to as "CRCA (Current Reuse Column Amp)".
  • the CRCA includes an input transistor 322, a feedback circuit 323, and a reference side current source transistor 327.
  • the feedback circuit 323 includes an input side auto zero switch 324, a feedback capacitance 325, and a reference side capacitance 326.
  • the VSL capacity 400 connected to the vertical signal line 259-n indicates the wiring capacity between the vertical signal line 259-n and the reference voltage (ground voltage, etc.).
  • the input transistor 322 for example, a pMOS (p-channel Metal Oxide Semiconductor) transistor is used.
  • a pMOS (p-channel Metal Oxide Semiconductor) transistor is used as the input transistor 322.
  • the reference side current source transistor 327 for example, an nMOS (n-channel MOS) transistor is used as the reference side current source transistor 327.
  • the source of the input transistor 322 is connected to the vertical signal line 259-n, and the drain is connected to the drain of the reference side current source transistor 327. Further, the pixel circuit 250 generates a pixel signal by photoelectric conversion, and inputs the voltage as an input voltage Vin to the source of the input transistor 322 via the vertical signal line 259-n.
  • the source of the reference side current source transistor 327 is connected to a reference node having a predetermined reference voltage (ground voltage, etc.).
  • a predetermined bias voltage nbias is applied to the gate of the reference side current source transistor 327, and the reference side current source transistor 327 supplies a constant bias current corresponding to the bias voltage nbias.
  • the reference side current source transistor 327 is an example of the reference side current source described in the claims.
  • the output voltage Vout is output from the output node 328 between the input transistor 322 and the reference side current source transistor 327 to the analog-to-digital converter 260 via the signal line 309-n.
  • the feedback capacitance 325 is inserted between the output node 328 and the gate of the input transistor 322. Further, the reference side capacitance 326 is inserted between the gate of the input transistor 322 and the reference node of the reference voltage.
  • the input-side auto-zero switch 324 opens and closes the path between the output node 328 and the gate of the input transistor 322 according to the auto-zero signal AZ.
  • the gate-source voltage VGS of the input transistor 322 fluctuates according to the input voltage Vin input to the source of the input transistor 322, and the drain current of the input transistor 322 changes.
  • the output voltage Vout corresponding to this drain current is output from the drain of the input transistor 322 (that is, the output node 328). In this way, the output voltage corresponding to the gate-source voltage of the input transistor 322 is output from the drain. Further, a part of the constant bias current supplied by the reference side current source transistor 327 is fed back to the gate of the input transistor 322 by the feedback circuit 323.
  • FIG. 7 is a block diagram showing a configuration example of the analog-to-digital conversion unit 260 according to the first embodiment of the present technology.
  • An ADC 261 and a latch circuit 266 are arranged for each column in the analog-to-digital conversion unit 260. Assuming that the number of columns is N, N ADCs 261 and N latch circuits 264 are arranged.
  • ADC261 converts an analog pixel signal into a digital signal.
  • the ADC 261 includes capacitances 262 and 263, a comparator 264, and a counter 265. Further, the ADC 261 further executes the CDS (Correlated Double Sampling) process.
  • CDS Correlated Double Sampling
  • the comparator 264 compares the reference signal from the DAC 220 with the pixel signal of the corresponding column.
  • the comparator 264 is provided with a pair of input terminals, one of which is input with a reference signal via a capacitance 262 and the other of which is input with a pixel signal via a capacitance 263.
  • the comparator 264 supplies the comparison result to the counter 265.
  • the counter 265 counts the count value over a period until the comparison result is inverted according to the control of the timing control circuit 230.
  • the counter 265 outputs a signal indicating the count value as a digital signal to the latch circuit 266.
  • the latch circuit 266 holds a digital signal.
  • the latch circuit 266 outputs a digital signal to the image processing unit 280 in synchronization with the synchronization signal from the horizontal transfer scanning unit 270.
  • the capacitances 262 and 263 can be connected in parallel to one of the input terminals (such as the inverting input terminal) of the comparator 264. As a result, the voltage of the comparator 264 can be lowered as compared with FIG. 7.
  • FIG. 9 is a timing chart showing an example of the operation of the column amplifier 310 according to the first embodiment of the present technology.
  • the timing control circuit 230 controls the input side auto zero switch 324 to be in the closed state by the auto zero signal AZ. Thereby, the initial voltage stored in each of the feedback capacitance 325 and the reference side capacitance 326 is determined.
  • the timing control circuit 230 controls the input side auto zero switch 324 to be in the open state by the auto zero signal AZ.
  • the voltage of the stray diffusion layer generated by photoelectric conversion lowers the gate voltage of the amplification transistor 255, the amount of current supplied to the vertical signal line 259-n decreases and the voltage of the vertical signal line 259-n (that is, the input voltage Vin). Also declines.
  • the reference side current source transistor 327 continues to draw a constant current, the amount of decrease in the current from the vertical signal line 259-n is drawn from the output side. Further, the change in the output voltage Vout is negatively fed back to the input transistor 322 by the feedback capacitance 325 and the reference side capacitance 326.
  • C F indicates the capacitance value of the feedback capacitor 325
  • C S represents the capacitance value of the reference side capacitor 326.
  • the current reuse column amplifier 320 uses a relatively large current of the vertical signal line 259-n as a bias for amplification, it can efficiently perform amplification, leading to power reduction.
  • the capacitance used can be reduced as compared with the inverting amplification type comparative example described later, which also has the effect of reducing the circuit area.
  • FIG. 10 is a circuit diagram showing a configuration example of the column amplifier 500 in the comparative example.
  • the current source 501 and the input transistor 505 are connected in series with the power supply, and the output voltage Vout is output from the node between them.
  • the gate of the input transistor 505 is connected to the vertical signal line 259-n via the capacitance 503, and a feedback capacitance 504 is inserted between the source and the gate.
  • the autozero switch 502 also opens and closes the path between the source and gate of the input transistor 505.
  • the load capacity 401 connected to the output terminal indicates the capacity of a circuit (ADC or the like) in the subsequent stage of the column amplifier 500.
  • the column amplifier 500 plays a role of accurately amplifying the signal of the vertical signal line 259-n and transmitting it to the ADC of the next stage.
  • the noise requirement of the ADC can be alleviated by amplifying the signal.
  • the amplification factor may be suppressed by switching the magnitude of the capacitance. By doing so, it is possible to handle a wide range of signals with an ADC whose specifications are not so high.
  • An amplifier such as the column amplifier 500 suppresses noise in the subsequent stage, but it should be noted that the amplifier itself generates noise.
  • a general single-ended inverting amplifier is adopted as the column amplifier 500, but in order to suppress noise, it is necessary to pass a sufficient current to secure the transconductance Gm of the input transistor 505.
  • the transconductance Gm of the input transistor 505 becomes about the same as or more than the load MOS, which is sufficient. It becomes a low noise column amplifier.
  • FIG. 11 is a circuit diagram showing a configuration example of the current reuse column amplifier 320 according to the first embodiment of the present technology.
  • the column amplifier 500 of the comparative example consumed as much current as the current of the load MOS (that is, the reference side current source transistor 327) in order to obtain a large transconductance Gm.
  • the current reuse column amplifier 320 since the column amplifier can be made only by the current of the load MOS, in principle, the electric power can be halved as compared with the column amplifier 500 of the comparative example.
  • FIG. 12 shows the frequency distribution of input conversion noise.
  • the vertical axis indicates input conversion noise
  • the horizontal axis indicates frequency.
  • the alternate long and short dash line shows the frequency distribution of only the load MOS
  • the solid line shows the frequency distribution of the CRCA.
  • the input conversion noise is the conversion noise at the input of the pixel amplifier (that is, the gate of the amplification transistor 255), and the noise of the pixel amplifier is not taken into consideration.
  • the solid-state image sensor low-frequency flicker noise is canceled by CDS processing, and high-frequency noise is band-limited in the subsequent stage. Therefore, attention is paid to floor noise in the mid range (500 kHz: kHz).
  • the converted noise of the CRCA at 500 kHz (kHz) is almost doubled as compared with the load MOS alone. This is because the noise of the added pMOS (input transistor 322) increases and the input conversion noise of the load MOS also increases. Although the result just looks like noise is simply degraded, the noise of the subsequent stage (comparator) in the gain is obtained can be suppressed to 1/8 2, total noise is reduced is depending subsequent noise .. In this case, if the post-stage noise is sufficiently larger than the difference between the load MOS and the CRCA noises, the CRCA can be made lower noise. The comparator in the latter stage tends to reduce the current more than the pixel amplifier to increase the noise in order to reduce the power consumption, and in most cases, it can be expected to satisfy this condition.
  • FIG. 13 is a breakdown of input conversion noise at 500 kHz (kHz).
  • the input conversion noise of the load MOS increases.
  • the transconductances of the input transistor and the pixel amplifier are gm p and gm x , respectively
  • the substantial resistance value for converting the current noise of the transistor of the pixel amplifier into the input conversion voltage can be expressed by the following equation. (1 / gm p ) + (1 / gm x ) ⁇ ⁇ ⁇ Equation 1
  • the gm p and 93.5 microsiemens ([mu] S) when the gm x and 25 microsiemens ([mu] S), the first term becomes approximately 40 kilo-ohms (kW) of the formula 1, the second term 10.75 It becomes kiloohm (k ⁇ ).
  • the second term is 0 ohm ( ⁇ ), so that the resistance value of the CRCA is about 1.27 times that in the case of only the load MOS.
  • the contribution of noise (power) is 1.61 times.
  • the thermal noise of the load MOS is 1.67 times, which is almost the same as the prediction.
  • FIG. 14 is a waveform of the output voltage when the input voltage amplitude is swept in CRCA.
  • the vertical axis represents voltage and the horizontal axis represents time.
  • the alternate long and short dash line is the waveform of the voltage of the vertical signal line (that is, the input voltage), and the solid line is the waveform of the output voltage.
  • One cycle first has an auto-zero period of 1 microsecond ( ⁇ s), then outputs a P-phase voltage for 2 microseconds ( ⁇ s), and finally outputs a D-phase voltage for 2 microseconds ( ⁇ s).
  • the P-phase voltage is the voltage when the floating diffusion layer in the pixel circuit 250 is initialized
  • the D-phase voltage is the voltage when the electric charge is transferred to the floating diffusion layer.
  • the input voltage (PD) is swept in a step of 10 millivolts (mV) in a range of 0 millivolts (mV) to 100 millivolts (mV). Since the gate-drain of the input transistor 322 is short-circuited by the auto-zero signal AZ and the output voltage is set to zero voltage, the output voltage drops by the gate-source voltage VGS from the voltage of the vertical signal line. .. Although the LVT transistor is used in the test circuit, it drops by 335 millivolts (mV), which limits the output range.
  • FIG. 15 shows the state of settling of the output voltage when the voltage (input voltage) of the vertical signal line is changed by 100 millivolts (mV).
  • the vertical axis represents the output voltage of the column amplifier
  • the horizontal axis represents time.
  • the alternate long and short dash line shows the locus of the output voltage of only the load MOS
  • the solid line shows the locus of the output voltage of the CRCA having a gain of 8 times.
  • FIG. 16 shows the error from the regression line of the value after settling of the output voltage when the input voltage is swept, and shows so-called linearity.
  • the vertical axis indicates the error
  • the horizontal axis indicates the output voltage.
  • CRCA tries to suppress the error by using negative feedback, but in addition to the originally low open gain, the feedback rate is small due to the partial pressure, so a sufficient loop gain cannot be obtained.
  • the linearity is about 0.3% (%) in width as illustrated in the figure. This is about 6 LSB (Least Significant Bit) in the case of 11 bits (that is, 2048 gradation), but it cannot be said that it is small. The method for improving this linearity will be described later.
  • Second Embodiment> In the first embodiment described above, negative feedback is formed by the feedback circuit 323, but in this configuration, a sufficient loop gain cannot be obtained because the feedback rate is small, and the linearity may deteriorate.
  • the current reuse column amplifier 320 of the second embodiment is different from the first embodiment in that the linearity is improved by adding a cascode transistor.
  • FIG. 17 is a circuit diagram showing a configuration example of the current reuse column amplifier 320 according to the second embodiment of the present technology.
  • the current reuse column amplifier 320 of the second embodiment is different from the first embodiment in that it further includes a cascode capacitance 331, a cascode transistor 332, and a cascode side auto-zero switch 333.
  • the cascode transistor 332 for example, a pMOS transistor is used.
  • the cascode transistor 332 is inserted between the drain of the input transistor 322 and the drain of the reference side current source transistor 327 (load MOS). Further, the cascode capacitance 331 is inserted between the source of the input transistor 322 (that is, the vertical signal line 259-n) and the gate of the cascode transistor 332.
  • the cascode side auto zero switch 333 opens and closes the path between the gate of the cascode transistor 332 and its drain according to the auto zero signal AZ.
  • the gate voltage of the cascode transistor is biased at a constant voltage, but in CRCA, the source voltage (that is, the input voltage) of the input transistor 322 fluctuates, so it is necessary to bias at a voltage that follows it. .. Therefore, as illustrated in the figure, the cascode capacitance 331 is connected between the vertical signal line 259-n and the gate of the cascode transistor 332, and the cascode side auto zero switch 333 is closed at the time of auto zero. As a result, the gate voltage of the cascode transistor can be linked to the vertical signal line 259-n.
  • the current reuse column amplifier 320 illustrated in the figure is hereinafter referred to as "C (Cascode) -CRCA".
  • FIG. 18 is a graph showing an example of an error for each output voltage in the first and second embodiments of the present technology.
  • the vertical axis indicates the error
  • the horizontal axis indicates the output voltage.
  • the alternate long and short dash line in the figure shows the linearity of the CRCA of the first embodiment in which the cascode transistor 332 or the like is not provided
  • the solid line shows the linearity of the C-CRCA of the second embodiment.
  • the linearity is significantly improved by adding the cascode transistor 332, and the width is 0.06% (%).
  • the cascode transistor 332 in which the voltage corresponding to the input voltage is applied to the gate is inserted, the linearity of the output voltage with respect to the input voltage can be improved.
  • the cascode transistor 332 is inserted between the drain of the input transistor 322 and the reference side current source transistor 327 (load MOS).
  • the output range becomes narrow, which causes a problem.
  • the current reuse column amplifier 320 of the third embodiment is different from the second embodiment in that the output range is expanded by the folded stage.
  • FIG. 19 is a circuit diagram showing a configuration example of the current reuse column amplifier 320 according to the third embodiment of the present technology.
  • the current reuse column amplifier 320 of the third embodiment includes an input stage 321 and a folded stage 340.
  • An input transistor 322, an input side auto zero switch 324, a feedback capacitance 325, a reference side capacitance 326, and a reference side current source transistor 327 are arranged in the input stage 321.
  • the connection configuration of the input transistor 322, the reference side capacitance 326, and the reference side current source transistor 327 is the same as that of the first embodiment.
  • the power supply side current source transistor 342 and the cascode transistors 343 and 345 are arranged in the folded stage.
  • a pMOS transistor is used as the power supply side current source transistor 342 and the cascode transistor 343, and an nMOS transistor is used as the cascode transistor 345.
  • the power supply side current source transistor 342 and the cascode transistor 343 are connected in series with the power supply node. Further, a bias voltage pbias is applied to the gate of the power supply side current source transistor 342, and a bias voltage pcas is applied to the gate of the cascode transistor 343.
  • the power supply side current source transistor 342 is an example of the power supply side current source described in the claims.
  • the cascode transistor 345 is inserted between the cascode transistor 343 and the reference side current source transistor 327. Further, a predetermined bias voltage ncas is applied to the gate of the cascode transistor 345.
  • the node between the cascode transistors 343 and 345 is used as the output node 328.
  • the input-side auto-zero switch 324 opens and closes the path between the input transistor 322 and the output node 328, and the feedback capacitance 325 is inserted between the input transistor 322 and the output node 328.
  • FC-CRCA Full Cascode
  • the current flowing through the folded stage 340 is added, but this current can be reduced as compared with the current of the input stage 321. Since the input conversion noise of the power supply side current source transistor 342 is also smaller when the current is reduced, it is better to reduce the current.
  • the output range can be expanded by 1 V GS as compared with the C-CRCA of the second embodiment.
  • the output range can be expanded as compared with the second embodiment of only the cascode transistor 332.
  • the cascode transistors 343 and 345 have been added, but in this configuration, the output range may be insufficient.
  • the current reuse column amplifier 320 of the modification of the third embodiment is different from the first embodiment in that a reference voltage is applied to the feedback capacitance 325 to widen the output range at the time of auto zero.
  • FIG. 20 is a circuit diagram showing a configuration example of the current reuse column amplifier 320 in the modified example of the third embodiment of the present technology.
  • the current reuse column amplifier 320 of the modification of the third embodiment is different from the third embodiment in that the intermediate switch 330 and the reference switch 330-1 are further provided. Further, one end of the feedback capacitance 325 is connected not to the output node 328 but to the node between the intermediate switch 330 and the reference switch 330-1.
  • the intermediate switch 330 opens and closes the path between the output node 328 and one end of the feedback capacitance 325 according to the inverting signal xAZ.
  • the inverted signal xAZ is a signal obtained by inverting the auto-zero signal AZ.
  • Reference switch 330-1 is one end of the feedback capacitor 325, the path between the node of the predetermined reference voltage V R to open or close in accordance with the auto-zero signal AZ.
  • the timing control circuit 230 closes the input side auto zero switch 324 and the reference switch 330-1 at the time of auto zero, and opens the intermediate switch 330.
  • the zero voltage which is the output voltage at the time of auto zero, can be determined regardless of the vertical signal line.
  • the reference voltage V R, the power source side current source transistor 342 and the cascode transistor 343 is set to a high voltage enough to not enter the linear region. As a result, the output range can be used to the maximum.
  • the input-side auto-zero switch 324 opens and closes the path between the input transistor 322 and the output node 328, but in this configuration, the output zero voltage is set at the time of auto-zero. It drops 1V GS from the vertical signal line.
  • the input stage 321 and the folded stage 340 are individually auto-zeroed, and a switch is inserted between them to suppress a drop in the zero voltage. It is different from the embodiment of 3.
  • FIG. 21 is a circuit diagram showing a configuration example of the current reuse column amplifier 320 according to the fourth embodiment of the present technology.
  • the current reuse column amplifier 320 of the fourth embodiment is different from the third embodiment in that it further includes a cascode capacitance 341, an output side auto zero switch 344, an intermediate switch 346, and a reference side current source transistor 347.
  • An nMOS transistor is used as the reference side current source transistor 347.
  • the connection configuration of each of the elements in the input stage 321 of the fourth embodiment is the same as that of the first embodiment.
  • the cascode capacity 341 is inserted between the power supply node of the predetermined power supply voltage and the output side auto zero switch 344.
  • the gate of the power supply side current source transistor 342 is connected to the node between the cascode capacitance 341 and the output side auto zero switch 344.
  • the reference side current source transistor 347 is inserted between the cascode transistor 345 and the reference node.
  • the same bias voltage nbias as that of the reference side current source transistor 327 is applied to the gate of the reference side current source transistor 347.
  • the reference side current source transistor 327 is an example of the first reference side current source transistor described in the scope of the patent claim
  • the reference side current source transistor 347 is the second reference side current source described in the scope of the patent claim. This is an example of a transistor.
  • the intermediate switch 346 opens and closes the path between the node between the input transistor 322 and the reference side current source transistor 327 and the node between the cascode transistor 345 and the reference side current source transistor 347 according to the inverting signal xAZ.
  • the output side auto zero switch 344 opens and closes the path between the cascode capacitance 341 and the output node 328 according to the auto zero signal AZ.
  • the current reuse column amplifier 320 illustrated in the figure is hereinafter referred to as "MFC (Modified Folded Cascode) -CRCA”.
  • the input stage 321 and the folded stage 340 can be separated by the intermediate switch 346 at the time of auto zero, and auto zero can be performed separately.
  • the input side auto zero switch 324 performs auto zero using the intermediate node.
  • the output side auto zero switch 344 short-circuits the gate of the power supply side current source transistor 342 and the output node 328. In this way, the zero voltage of the output becomes a voltage dropped by 1 V GS from the power supply of the folded stage 340, and a voltage higher than that of the FC-CRCA of the third embodiment can be set to zero voltage. This widens the output range.
  • the effect of auto zero is diminished and an offset occurs. Caution must be taken.
  • the drain voltage of the input transistor 322 is offset in the direction of increasing the output voltage because the voltage decreases during normal operation as compared with the case of auto zero. This offset becomes particularly large when the current of the folded stage 340 is reduced as compared with the input stage 321.
  • the maximum value of the input range is smaller by the saturation voltage of the input transistor 322 as compared with the case where only the load MOS is used.
  • the input range is narrower and noise increases as compared with the load MOS alone. Therefore, the noise suppression effect in the subsequent stage may be lost.
  • FIG. 22 is a timing chart showing an example of the operation of the column amplifier 310 according to the fourth embodiment of the present technology.
  • the timing control circuit 230 controls the input side auto zero switch 324 and the output side auto zero switch 344 in the closed state by the auto zero signal AZ. Further, the timing control circuit 230 controls the intermediate switch 346 in the open state by the inverting signal xAZ.
  • the timing control circuit 230 controls the input side auto zero switch 324 and the output side auto zero switch 344 in the open state by the auto zero signal AZ. Further, the timing control circuit 230 controls the intermediate switch 346 in the closed state by the inverting signal xAZ.
  • the amount of current supplied to the vertical signal line 259-n decreases, and the voltage (input voltage Vin) of the vertical signal line 259-n also decreases. do.
  • the reference side current source transistors 327 and 347 continue to draw a constant current, the amount of decrease in the current from the vertical signal line 259-n is drawn from the output side.
  • the output node 328 has a high impedance due to the cascode transistors 343 and 345, which causes a large voltage drop. Further, the change in the output voltage Vout is negatively fed back to the input transistor 322 by the feedback capacitance 325 and the reference side capacitance 326.
  • the intermediate switch 346 separates the input stage 321 and the folded stage 340 at the time of auto-zero, and performs auto-zero individually.
  • the zero voltage can be increased to widen the output range.
  • the column amplifier 310 of the fifth embodiment is different from the first embodiment in that a boost circuit 350 is added to reduce the load capacitance.
  • FIG. 23 is a circuit diagram showing a configuration example of the column amplifier 310 according to the fifth embodiment of the present technology.
  • the column amplifier 310 of the fifth embodiment is different from the first embodiment in that it further includes a boost circuit 350 in addition to the current reuse column amplifier 320.
  • a boost side capacitance 351 and a boost side current source transistor 352, a cascode transistor 353, and a boost transistor 354 are arranged in the boost circuit 350.
  • a pMOS transistor is used as the boost side current source transistor 352, the cascode transistor 353, and the boost transistor 354.
  • the boost side current source transistor 352, the cascode transistor 353, and the boost transistor 354 are inserted in series between the power supply node and the reference node.
  • a predetermined bias voltage pbias is applied to the gate of the boost side current source transistor 352, and a predetermined bias voltage pcas is applied to the gate of the cascode transistor 353.
  • the gate of the boost transistor 354 is connected to the output node 328.
  • the boost side current source transistor 352 and the cascode transistor 353 are examples of the boost side current source described in the claims.
  • boost side capacitance 351 is inserted between the vertical signal line 259-n and the node between the cascode transistor 353 and the boost transistor 354.
  • the output voltage Vout can be buffered by using the source follower of the boost transistor 354, and can be coupled with the vertical signal line 259-n by capacitance.
  • the boost side capacitance 351. Occurs.
  • the current for charging the boost side capacitance 351 is drawn from the vertical signal line 259-n, and the settling can be assisted. This operation can be regarded as if the negative resistance to ground having a size seven times larger than that of the vertical signal line 259-n is attached to the vertical signal line 259-n, and has the effect of effectively reducing the load capacitance.
  • the capacity value of the boost side capacity 351 is set to the same level as in Equation 2, it can be expected that the virtual capacity increased by the gain is completely canceled. However, when the gain is 1, it should be noted that the voltage of the boost side capacitance 351 does not change and does not work at all.
  • a fifth embodiment requires an additional branch current to the boost circuit 350, which may be relatively small. If there is a gain, a gate of the boost transistors 354 - large current can flow to the reference node by the source voltage V GS is applied. Also, the noise of the additional boost circuit 350 does not appear in the output because it is filtered by the VSL capacitance 400.
  • FIG. 24 is a graph showing an example of input / output voltage waveforms according to the fifth embodiment of the present technology.
  • the vertical axis represents voltage and the horizontal axis represents time.
  • the alternate long and short dash line shows the waveform of the input voltage
  • the solid line shows the waveform of the output voltage when the boost circuit 350 is added.
  • the dotted line shows the waveform of the output voltage when the boost circuit 350 is not added.
  • the size of the boost transistor 354 is 8u / 1u, the current is 1 microampere ( ⁇ A), and the capacitance value of the boost side capacitance 351 is 431 femtofarad (fF). In this case, the waveform shown in the figure is obtained.
  • the time constant which was 256 nanoseconds (ns) with CRCA alone, was improved to 167 nanoseconds (ns) with the addition of the boost circuit 350.
  • the boost circuit 350 is added to the CRCA of the first embodiment, the boost circuit 350 can also be added to the second to fourth embodiments.
  • the boost circuit 350 can be added to the MFC-CRCA of the fourth embodiment.
  • the load capacity is reduced by adding the boost circuit 350, so that the time required for settling can be shortened.
  • FIG. 26 shows an example of the output range in the comparative example of only the load MOS and the first to fifth embodiments.
  • FIG. 27 shows an example of the input range in the comparative example of only the load MOS and the first to fifth embodiments.
  • the zero voltage of the input signal was set to 2 volts (V), the voltage range that could be lowered from that was set as the input range, and the voltage range that could be output at any gain was set as the output range.
  • V 2 volts
  • the voltage range that could be lowered from that was set as the input range was set as the input range
  • the voltage range that could be output at any gain was set as the output range.
  • the voltage drop of 335 millivolts (mV) occurs due to the auto-zero operation of the input transistor 322, so that the output range is reduced by that amount.
  • the voltage drop of auto zero is doubled, and the output range is only 130 millivolts (mV).
  • the input and output ranges are the same between the comparative example of only the load MOS and the CRCA and C-CRCA.
  • the voltage drop of auto zero is only one step, but since the nMOS cascode transistor 345 is added, it is necessary to secure a saturation voltage of about 100 millivolts (mV). ..
  • the subtraction can be started from the power supply voltage (here, 2.8 volts) instead of the input signal of 2 volts (V) due to the difference in the auto-zero method.
  • the voltage drop at auto zero is 600 millivolts (mV).
  • the output range is 900 millivolts (mV), which is larger than any other method.
  • the input range the voltage drop due to auto zero disappears, but since only 100 millivolts (mV), which is the saturation voltage of the input transistor 322, is required, the input range is 700 millivolts (mV), which is slightly smaller than that of the load MOS alone. I will end up.
  • mV millivolts
  • FIG. 28 shows the prediction of the input conversion noise and the SNR (Signal-Noise Ratio) when the noise of the comparator in the subsequent stage is taken into consideration.
  • the comparator A is a type of comparator that operates at a lower voltage than the comparator B.
  • the comparator A has lower power consumption than the comparator B, but has a large noise.
  • the input / output range does not decrease. Therefore, when the gain is 8 times, the SNR is improved by 3 decibels (dB) or more, and when the gain is 1 times, the SNR is not deteriorated.
  • the SNR is the same, and when the gain is 1 times, it is not comparable.
  • MFC-CRCA is adopted for the comparator A, the noise performance equivalent to that of the comparator B with a small amount of power. Will be obtained.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 29 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 As the imaging unit 12031, the imaging unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 30 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 uses the distance information obtained from the imaging units 12101 to 12104 to obtain the distance to each three-dimensional object within the imaging range 12111 to 12114 and the temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure to the imaging unit 12031, the power consumption of the column amplifier can be suppressed, so that the power consumption of the entire vehicle system can be reduced.
  • the present technology can have the following configurations. (1) A pixel circuit that generates an input voltage by photoelectric conversion and An input transistor that outputs an output voltage corresponding to the voltage between the source and the gate to which the input voltage is input from the drain, and A reference side current source that is connected to a reference node with a predetermined reference voltage and supplies a predetermined current, A solid-state image sensor including a feedback circuit that feeds back a part of the current to the gate of the input transistor.
  • the feedback circuit is The feedback capacitance inserted between the output node from which the output voltage is output and the gate, The reference side capacitance inserted between the gate and the reference node of the reference voltage,
  • the solid-state image sensor according to (1) above comprising an input-side auto-zero switch that opens and closes a path between the gate and the output node.
  • a cascode transistor inserted between the reference side current source and the drain, Further comprising a cascode capacitance inserted between the source of the input transistor and the gate of the cascode transistor.
  • a current source on the power supply side connected to a power supply node having a predetermined power supply voltage, and A pair of cascode transistors inserted between the power supply side current source and the reference side current source is further provided.
  • An intermediate switch that opens and closes a path between the feedback capacitance and the output node The solid-state imaging device according to (4) above, further comprising a reference switch that opens and closes a path between the feedback capacitance and a node having a predetermined reference voltage.
  • the reference side current source includes a first reference side current source transistor and a second reference side current source transistor.
  • the first reference side current source transistor is inserted between the input transistor and the reference node.
  • the second reference side current source transistor is inserted between one of the pair of cascode transistors and the reference node of the reference voltage.
  • the intermediate switch opens and closes a path between a node between the input transistor and the first reference side current source transistor and a node between one of the pair of cascode transistors and the second reference side current source transistor.
  • a boost transistor inserted between the boost side current source and the reference node of the reference voltage and having a gate connected to the output node from which the output voltage is output.
  • the solid-state imaging device according to any one of (1) to (6), further comprising a boost side current source, a node between the boost transistors, and a boost side capacitance inserted between the sources.
  • a pixel circuit that generates an input voltage by photoelectric conversion and An input transistor that outputs an output voltage corresponding to the voltage between the source and the gate to which the input voltage is input from the drain, and A reference side current source that is connected to a node with a predetermined reference voltage and supplies a predetermined current, A feedback circuit that feeds back a part of the current to the gate of the input transistor, An imaging device including an analog-to-digital converter that converts the output voltage into a digital signal.

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Abstract

カラムごとに電圧を増幅する固体撮像素子において、消費電力を削減する。　固体撮像素子は、画素回路、入力トランジスタ、基準側電流源および帰還回路を具備する。画素回路は、光電変換により入力電圧を生成する。入力トランジスタは、入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する。基準側電流源は、所定の基準電圧の基準ノードに接続されて所定の電流を供給する。帰還回路は、電流の一部を入力トランジスタのゲートに帰還させる。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子に関する。詳しくは、カラムごとにアナログ信号をデジタル信号に変換する固体撮像素子、および、撮像装置に関する。
　従来より、固体撮像素子などにおいては、アナログ信号をデジタル信号に変換するために、シングルスロープ型などの各種のＡＤＣ（Analog to Digital Converter）が用いられている。このＡＤＣをカラムごとに配置する場合、一般に、カラムに沿って配線された垂直信号線の接地側のノードに電流源が接続され、そのノードからのアナログ信号がＡＤＣに入力される。例えば、電圧を増幅する目的で、垂直信号線および電流源の間のノードとＡＤＣとの間にアンプを挿入した固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１６－５０５４号公報
　上述の従来技術では、アンプを挿入することにより、アナログ信号の電圧を増幅している。しかしながら、アンプを駆動するために、垂直信号線の接地側の電流源に加えて、アンプの電源側にも電流源を設ける必要がある。この電源側の電流源の追加により、電圧を増幅しない場合と比較して消費電力が増大してしまうおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、カラムごとに電圧を増幅する固体撮像素子において、消費電力を削減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換により入力電圧を生成する画素回路と、上記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、所定の基準電圧の基準ノードに接続されて所定の電流を供給する基準側電流源と、上記電流の一部を上記入力トランジスタのゲートに帰還させる帰還回路とを具備する固体撮像素子である。これにより、基準側電流源の電流のみで入力電圧が増幅されるという作用をもたらす。
　また、この第１の側面において、上記帰還回路は、上記出力電圧が出力される出力ノードと上記ゲートとの間に挿入された帰還容量と、上記ゲートと上記基準電圧の基準ノードとの間に挿入された基準側容量と、上記ゲートと上記出力ノードとの間の経路を開閉する入力側オートゼロスイッチとを備えてもよい。これにより、帰還容量および基準側容量のそれぞれの値により決定される閉ループゲインが得られるという作用をもたらす。
　また、この第１の側面において、上記基準側電流源と上記ドレインとの間に挿入されたカスコードトランジスタと、上記入力トランジスタの上記ソースと上記カスコードトランジスタのゲートとの間に挿入されたカスコード容量とをさらに具備し、上記出力ノードは、上記カスコードトランジスタと上記基準側電流源との間のノードであってもよい。これにより、リニアリティが改善するという作用をもたらす。
　また、この第１の側面において、所定の電源電圧の電源ノードに接続された電源側電流源と、上記電源側電流源と上記基準側電流源との間に挿入された一対のカスコードトランジスタとをさらに具備し、上記出力ノードは、上記一対のカスコードトランジスタの間のノードであってもよい。これにより、出力レンジが拡大されるという作用をもたらす。
　また、この第１の側面において、上記帰還容量と上記出力ノードとの間の経路を開閉する中間スイッチと、上記帰還容量と所定の参照電圧のノードとの間の経路を開閉する参照スイッチとをさらに具備してもよい。これにより、参照電圧に応じて出力レンジが拡大されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧の電源ノードに接続されたカスコード容量と、上記カスコード容量と上記出力ノードと間の経路を開閉する出力側オートゼロスイッチと、中間スイッチとをさらに具備し、上記基準側電流源は、第１基準側電流源トランジスタおよび第２基準側電流源トランジスタを含み、上記第１基準側電流源トランジスタは、上記入力トランジスタと上記基準ノードとの間に挿入され、上記第２基準側電流源トランジスタは、上記一対のカスコードトランジスタの一方と上記基準電圧の基準ノードとの間に挿入され、上記中間スイッチは、上記入力トランジスタおよび上記第１基準側電流源トランジスタの間のノードと上記一対のカスコードトランジスタの一方および上記第２基準側電流源トランジスタの間のノードとの間の経路を開閉してもよい。これにより、出力レンジが拡大されるという作用をもたらす。
　また、この第１の側面において、所定の電源電圧の電源ノードに接続されたブースト側電流源と、上記ブースト側電流源と上記基準電圧の基準ノードとの間に挿入され、上記出力電圧が出力される出力ノードにゲートが接続されたブーストトランジスタと、上記ブースト側電流源および上記ブーストトランジスタの間のノードと上記ソースとの間に挿入されたブースト側容量とをさらに具備してもよい。これにより、セトリングに要する時間が短くなるという作用をもたらす。
　また、本技術の第２の側面は、光電変換により入力電圧を生成する画素回路と、上記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、所定の基準電圧のノードに接続されて所定の電流を供給する基準側電流源と、上記電流の一部を上記入力トランジスタのゲートに帰還させる帰還回路と、上記出力電圧をデジタル信号に変換するアナログデジタル変換器とを具備する撮像装置である。これにより、基準側電流源の電流のみで入力電圧が増幅され、その増幅後の出力電圧がデジタル信号に変換されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における定電流源部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態におけるアナログデジタル変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＡＤＣの別の例を示すブロック図である。 本技術の第１の実施の形態におけるカラムアンプの動作の一例を示すタイミングチャートである。 比較例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態における電流リユースカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態と比較例とにおける入力換算ノイズ周波数分布の一例を示すグラフである。 本技術の第１の実施の形態と比較例とにおけるノイズ成分の一例を示す図である。 本技術の第１の実施の形態における入出力電圧波形の一例を示すグラフである。 本技術の第１の実施の形態と比較例とにおける出力電圧セトリング波形の一例を示すグラフである。 本技術の第１の実施の形態における出力電圧ごとの誤差の一例を示すグラフである。 本技術の第２の実施の形態における電流リユースカラムアンプの一構成例を示す回路図である。 本技術の第１および第２の実施の形態における出力電圧ごとの誤差の一例を示すグラフである。 本技術の第３の実施の形態における電流リユースカラムアンプの一構成例を示す回路図である。 本技術の第３の実施の形態の変形例における電流リユースカラムアンプの一構成例を示す回路図である。 本技術の第４の実施の形態における電流リユースカラムアンプの一構成例を示す回路図である。 本技術の第４の実施の形態におけるカラムアンプの動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第５の実施の形態における入出力電圧の波形の一例を示すグラフである。 本技術の第５の実施の形態におけるカラムアンプの別の例を示す回路図である。 比較例と本技術の第１乃至第５の実施の形態とにおける出力レンジの一例を示す図である。 比較例と本技術の第１乃至第５の実施の形態とにおける入力レンジの一例を示す図である。 比較例と本技術の第１乃至第５の実施の形態とにおけるノイズ特性の一例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（入力トランジスタおよび帰還回路を設けた例）
　２．第２の実施の形態（カスコードトランジスタ、入力トランジスタおよび帰還回路を設けた例）
　３．第３の実施の形態（入力トランジスタおよび帰還回路を設け、フォールデッド段を追加した例）
　４．第４の実施の形態（入力トランジスタ、帰還回路およびフォールデッド段を設け、個別に初期化した例）
　５．第５の実施の形態（入力トランジスタおよび帰還回路を設け、ブースト回路を追加した例）
　６．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号に同期して、光電変換によりフレームを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からのフレームに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後のフレームをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、フレームを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、フレームなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、行選択部２１０、ＤＡＣ（Digital to Analog Converter）２２０、タイミング制御回路２３０を備える。さらに、固体撮像素子２００は、画素アレイ部２４０、定電流源部３００、アナログデジタル変換部２６０、水平転送走査部２７０、および、画像処理部２８０を備える。
　また、画素アレイ部２４０には、複数の画素回路２５０が二次元格子状に配列される。以下、所定の水平方向に配列された画素回路２５０の集合を「行」と称し、水平方向に垂直な方向に配列された画素回路２５０の集合を「列」または「カラム」と称する。
　タイミング制御回路２３０は、垂直同期信号Ｖｓｙｎｃに同期して行選択部２１０、ＤＡＣ２２０、定電流源部３００、アナログデジタル変換部２６０および水平転送走査部２７０のそれぞれの動作タイミングを制御するものである。
　行選択部２１０は、行を順に選択して駆動し、アナログの画素信号を、定電流源部３００を介してアナログデジタル変換部２６０へ出力させるものである。
　画素回路２５０は、行選択部２１０の制御に従って、光電変換により、アナログの画素信号を生成するものである。画素回路２５０のそれぞれは、画素信号を垂直信号線２５９を介して定電流源部３００へ出力する。
　定電流源部３００において、カラム毎に定電流が供給される。また、カラムごとに画素信号を増幅するカラムアンプが設けられる。
　ＤＡＣ２２０は、ＤＡ（Digital to Analog）変換により参照信号を生成し、アナログデジタル変換部２６０に供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。
　アナログデジタル変換部２６０は、参照信号を用いて、列ごとにアナログの入力信号をデジタル信号に変換するものである。このアナログデジタル変換部２６０は、水平転送走査部２７０の制御に従ってデジタル信号を画像処理部２８０に供給する。
　水平転送走査部２７０は、アナログデジタル変換部２６０を制御して、デジタル信号を順に出力させるものである。
　画像処理部２８０は、デジタル信号を配列したフレームに対して所定の画像処理を行うものである。この画像処理部２８０は、処理後のフレームをＤＳＰ回路１２０へ供給する。
　また、固体撮像素子２００内の上述の回路は、画素チップ２０１と回路チップ２０２とに分散して配置される。例えば、画素アレイ部２４０が画素チップ２０１に設けられ、画素アレイ部２４０以外の回路（アナログデジタル変換部２６０など）は、回路チップ２０２に配置される。なお、画素チップ２０１と回路チップ２０２とそれぞれに配置する回路は、この組み合わせに限定されない。例えば、画素アレイ部２４０と、定電流源部３００と、アナログデジタル変換部２６０内のコンパレータとを画素チップ２０１に配置し、それ以外の回路を回路チップ２０２に配置することもできる。
　［画素回路の構成例］
　図４は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。
　光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、行選択部２１０からの転送信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。リセットトランジスタ２５３は、行選択部２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２５４の電荷量を初期化するものである。
　浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。選択トランジスタ２５６は、行選択部２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして出力するものである。列数をＮ（Ｎは、整数）として、第ｎ（ｎは、１乃至Ｎの整数）列の画素信号は、垂直信号線２５９－ｎを介して定電流源部３００に伝送される。
　なお、画素回路２５０の回路は、光電変換により画素信号を生成することができるものであれば、同図に例示したものに限定されない。
　［定電流源部の構成例］
　図５は、本技術の第１の実施の形態における定電流源部３００の一構成例を示すブロック図である。この定電流源部３００には、カラムごとにカラムアンプ３１０が配置される。列数をＮとすると、Ｎ個のカラムアンプ３１０が配置される。
　ｎ個目のカラムアンプ３１０には、垂直信号線２５９－ｎを介して、対応する列の画素信号が入力される。カラムアンプ３１０は、その画素信号の電圧を増幅し、信号線３０９－ｎを介してアナログデジタル変換部２６０へ出力する。以下、画素信号の増幅前の電圧を「入力電圧Ｖｉｎ」とし、増幅後の電圧を「出力電圧Ｖｏｕｔ」とする。また、カラムアンプ３１０は、タイミング制御回路２３０からのオートゼロ信号ＡＺにより初期化される。
　［カラムアンプの構成例］
　図６は、本技術の第１の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。このカラムアンプ３１０には、電流リユースカラムアンプ３２０が設けられる。以下、電流リユースカラムアンプ３２０を「ＣＲＣＡ（Current Reuse Column Amp）」と称する。このＣＲＣＡは、入力トランジスタ３２２、帰還回路３２３、および、基準側電流源トランジスタ３２７を備える。この帰還回路３２３は、入力側オートゼロスイッチ３２４、帰還容量３２５および基準側容量３２６を備える。また、同図において、垂直信号線２５９－ｎに接続されたＶＳＬ容量４００は、垂直信号線２５９－ｎと基準電圧（接地電圧など）との間の配線容量を示す。
　また、入力トランジスタ３２２として、例えば、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタが用いられる。基準側電流源トランジスタ３２７として、例えば、ｎＭＯＳ（n-channel MOS）トランジスタが用いられる。
　入力トランジスタ３２２のソースは、垂直信号線２５９－ｎに接続され、ドレインは、基準側電流源トランジスタ３２７のドレインに接続される。また、画素回路２５０は、光電変換により画素信号を生成し、その電圧を入力電圧Ｖｉｎとして垂直信号線２５９－ｎを介して入力トランジスタ３２２のソースに入力する。
　また、基準側電流源トランジスタ３２７のソースは、所定の基準電圧（接地電圧など）の基準ノードに接続される。基準側電流源トランジスタ３２７のゲートには、所定のバイアス電圧ｎｂｉａｓが印加され、基準側電流源トランジスタ３２７は、そのバイアス電圧ｎｂｉａｓに応じた一定のバイアス電流を供給する。なお、基準側電流源トランジスタ３２７は、特許請求の範囲に記載の基準側電流源の一例である。
　また、入力トランジスタ３２２および基準側電流源トランジスタ３２７の間の出力ノード３２８からは、信号線３０９－ｎを介して出力電圧Ｖｏｕｔがアナログデジタル変換部２６０へ出力される。
　帰還回路３２３において、帰還容量３２５は、出力ノード３２８と入力トランジスタ３２２のゲートとの間に挿入される。また、基準側容量３２６は、入力トランジスタ３２２のゲートと基準電圧の基準ノードとの間に挿入される。入力側オートゼロスイッチ３２４は、オートゼロ信号ＡＺに従って、出力ノード３２８と入力トランジスタ３２２のゲートとの間の経路を開閉するものである。
　上述の構成により、入力トランジスタ３２２のソースに入力される入力電圧Ｖｉｎに応じて、入力トランジスタ３２２のゲート－ソース間電圧ＶＧＳが変動し、入力トランジスタ３２２のドレイン電流が変化する。このドレイン電流に応じた出力電圧Ｖｏｕｔが入力トランジスタ３２２のドレイン（すなわち、出力ノード３２８）から出力される。このように、入力トランジスタ３２２のゲート－ソース間電圧に応じた出力電圧が、そのドレインから出力される。また、帰還回路３２３により、基準側電流源トランジスタ３２７の供給する一定のバイアス電流の一部が、入力トランジスタ３２２のゲートに帰還する。
　［アナログデジタル変換部の構成例］
　図７は、本技術の第１の実施の形態におけるアナログデジタル変換部２６０の一構成例を示すブロック図である。このアナログデジタル変換部２６０には、カラムごとにＡＤＣ２６１およびラッチ回路２６６が配置される。列数をＮとすると、ＡＤＣ２６１およびラッチ回路２６４はＮ個ずつ配置される。
　ＡＤＣ２６１は、アナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、容量２６２および２６３と、コンパレータ２６４と、カウンタ２６５とを備える。また、ＡＤＣ２６１により、ＣＤＳ（Correlated Double Sampling）処理がさらに実行される。
　コンパレータ２６４は、ＤＡＣ２２０からの参照信号と、対応する列の画素信号とを比較するものである。コンパレータ２６４には、一対の入力端子が設けられ、それらの一方に容量２６２を介して参照信号が入力され、他方に容量２６３を介して画素信号が入力される。コンパレータ２６４は、比較結果をカウンタ２６５に供給する。
　カウンタ２６５は、タイミング制御回路２３０の制御に従って、比較結果が反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２６５は、計数値を示す信号をデジタル信号としてラッチ回路２６６に出力する。
　ラッチ回路２６６は、デジタル信号を保持するものである。このラッチ回路２６６は、水平転送走査部２７０からの同期信号に同期して、デジタル信号を画像処理部２８０に出力する。
　なお、図８に例示するように、ＡＤＣ２６１において、コンパレータ２６４の入力端子の一方（反転入力端子など）に容量２６２および２６３を並列に接続することもできる。これにより、コンパレータ２６４の電圧を図７と比較して低下させることができる。
　［カラムアンプの動作例］
　図９は、本技術の第１の実施の形態におけるカラムアンプ３１０の動作の一例を示すタイミングチャートである。垂直信号線２５９－ｎの電圧が初期化されたタイミングＴ０において、タイミング制御回路２３０は、オートゼロ信号ＡＺにより入力側オートゼロスイッチ３２４を閉状態に制御する。これにより、帰還容量３２５および基準側容量３２６のそれぞれに蓄積される初期電圧が決定される。
　そして、所定のパルス期間が経過したタイミングＴ１において、タイミング制御回路２３０は、オートゼロ信号ＡＺにより入力側オートゼロスイッチ３２４を開状態に制御する。光電変換により生じた浮遊拡散層の電圧が増幅トランジスタ２５５のゲート電圧を下げると、垂直信号線２５９－ｎへの電流供給量が減って垂直信号線２５９－ｎの電圧（すなわち、入力電圧Ｖｉｎ）も低下する。入力電圧Ｖｉｎの低下により、入力トランジスタ３２２のゲート－ソース間電圧ＶＧＳが低下し、電流がさらに絞られる。ここで、基準側電流源トランジスタ３２７は、一定の電流を引き続けるため、垂直信号線２５９－ｎからの電流が減った分は、出力側から引き込まれる。また、出力電圧Ｖｏｕｔの変化は、帰還容量３２５および基準側容量３２６により入力トランジスタ３２２へ負帰還される。これにより得られる閉ループゲインｇは、次の式により表される。
　　ｇ＝（ＣＦ＋ＣＳ）／ＣＦ
上式において、ＣＦは、帰還容量３２５の容量値を示し、ＣＳは、基準側容量３２６の容量値を示す。
　電流リユースカラムアンプ３２０は、比較的大きな垂直信号線２５９－ｎの電流をバイアスとして利用して増幅を行うため、効率的に増幅を行うことができ、電力削減につながる。また、後述する反転増幅型の比較例に比べて用いる容量を小さくすることができ、回路面積削減の効果もある。
　図１０は、比較例におけるカラムアンプ５００の一構成例を示す回路図である。この比較例のカラムアンプ５００において、電流源５０１および入力トランジスタ５０５は、電源に直列に接続され、それらの間のノードから出力電圧Ｖｏｕｔが出力される。入力トランジスタ５０５のゲートは、容量５０３を介して垂直信号線２５９－ｎに接続され、ソースおよびゲートの間には帰還容量５０４が挿入される。また、オートゼロスイッチ５０２は、入力トランジスタ５０５のソースおよびゲートの間の経路を開閉する。なお、出力端子に接続された負荷容量４０１は、カラムアンプ５００の後段の回路（ＡＤＣなど）の容量を示す。
　カラムアンプ５００は、垂直信号線２５９－ｎの信号を正確に増幅し、次段のＡＤＣに伝える役割を担う。垂直信号線２５９－ｎの信号が小さいとき、信号の増幅を行うことにより、ＡＤＣのノイズ要求を緩和することができる。なお、信号が大きいときは、容量の大きさを切り替えることで増幅率を抑えればよい。こうすることで広いレンジの信号をそれほどスペックの高くないＡＤＣで扱うことができる。カラムアンプ５００などのアンプは後段のノイズを抑制するが、そのアンプ自体がノイズを発生することに注意が必要である。同図では、カラムアンプ５００としては一般的なシングルエンドの反転増幅器を採用しているが、ノイズを抑えるには電流を十分に流して、入力トランジスタ５０５の相互コンダクタンスＧｍを確保する必要がある。例えば、基準側電流源トランジスタ３２７（以下、「負荷ＭＯＳ」と称する。）の電流と同じ程度の電流を流すと、入力トランジスタ５０５の相互コンダクタンスＧｍは、負荷ＭＯＳと同程度以上になるため、十分に低ノイズなカラムアンプとなる。
　図１１は、本技術の第１の実施の形態における電流リユースカラムアンプ３２０の一構成例を示す回路図である。比較例のカラムアンプ５００では大きな相互コンダクタンスＧｍを得るために負荷ＭＯＳ（すなわち、基準側電流源トランジスタ３２７）の電流と同じくらいの電流を消費していた。これに対し、電流リユースカラムアンプ３２０では負荷ＭＯＳの電流のみでカラムアンプを作ることができるため、原理的には比較例のカラムアンプ５００に比べて電力を半減することができる。
　同図に例示したＣＲＣＡと、カラムアンプがなく、負荷ＭＯＳのみの場合とを比較するため、それぞれのテスト回路を作り，シミュレーションによって特性を調べた。テスト回路の条件を下記に示す。
　　増幅トランジスタ２５５の相互コンダクタンス：２５マイクロジーメンス（μＳ）
　　バイアス電流：４マイクロアンペア（μＡ）
　　ＶＳＬ容量：２ピコファラッド（ｐＦ）
　　基準側容量の値：１．０５ピコファラッド（ｐＦ）
　　帰還容量の値：１５０フェムトファラッド（ｆＦ）
　　負荷容量の値：３００フェムトファラッド（ｆＦ）
　　入力トランジスタのサイズ：３２ｕ／１ｕ（ＬＶＴ：Low Threshold Voltage）
　図１２に入力換算ノイズの周波数分布を示す。同図における縦軸は、入力換算ノイズを示し、横軸は、周波数を示す。また、一点鎖線は負荷ＭＯＳのみの周波数分布を示し、実線はＣＲＣＡの周波数分布を示す。入力換算ノイズは画素アンプの入力（すなわち、増幅トランジスタ２５５のゲート）における換算ノイズであり、画素アンプのノイズは考慮していない。固体撮像素子では低周波のフリッカーノイズはＣＤＳ処理によりキャンセルされ、高周波のノイズは後段で帯域制限されるため、中域（５００キロヘルツ：ｋＨｚ）のフロアノイズに着目する。この５００キロヘルツ（ｋＨｚ）におけるＣＲＣＡの換算ノイズは、負荷ＭＯＳのみと比較して、ほぼ倍になっている。これは追加したｐＭＯＳ（入力トランジスタ３２２）のノイズが増えることと負荷ＭＯＳの入力換算ノイズも増えることとが要因である。この結果だけではノイズが単に悪化したように見えるが、ゲインが得られていることで後段（コンパレータ）のノイズを１／８２に抑制することができ、後段のノイズ次第ではトータルのノイズは減る。今回の場合、後段ノイズが、負荷ＭＯＳおよびＣＲＣＡの各ノイズの差分より十分大きい場合、ＣＲＣＡの方を低ノイズにすることができる。後段のコンパレータは低消費電力化のために電流を、画素アンプよりも絞ってノイズが増える傾向があり、大抵の場合この条件を満たすものと期待できる。
　また、同図における実線（ＣＲＣＡ）をみるとノイズが高周波で増大しているように見えるが、これはアンプのゲインが高周波で減衰するためである。入力換算ノイズは出力ノイズをゲインで割った値であるため、ゲインが小さい周波数帯域では極端に増大して見える。ただし、このような信号がカットされてしまうほどの周波数域はそもそも重要ではないため、ノイズの見積もりには使用しない。
　図１３は、５００キロヘルツ（ｋＨｚ）における入力換算ノイズの内訳である。ここで、なぜ負荷ＭＯＳの入力換算ノイズが増えてしまうのかについて考察する。入力トランジスタと画素アンプのトランスコンダクタンスをそれぞれｇｍｐ、ｇｍｘとすると、画素アンプのトランジスタの電流ノイズを入力換算電圧に変換する実質的な抵抗値は次の式で表うことができる。
　　（１／ｇｍｐ）＋（１／ｇｍｘ）　　　　　　　　　　　　・・・式１
　シミュレーションより、ｇｍｐを９３．５マイクロジーメンス（μＳ）とし、 ｇｍｘを２５マイクロジーメンス（μＳ）とすると、式１の第１項は約４０キロオーム（ｋΩ）となり、第２項は１０．７５キロオーム（ｋΩ）となる。負荷ＭＯＳのみの場合、第２項は０オーム（Ω）となるため、負荷ＭＯＳのみの場合と比べてＣＲＣＡの抵抗値は約１．２７倍となる。これによりノイズ（パワー）の貢献度は１．６１倍となる。同図を見ると負荷ＭＯＳの熱ノイズが１．６７倍となっており，おおむね予測と一致している。
　図１４は、ＣＲＣＡにおいて入力電圧振幅をスイープした時の出力電圧の波形である。同図における縦軸は、電圧を示し、横軸は、時間である。一点鎖線が垂直信号線の電圧（すなわち、入力電圧）の波形であり、実線が出力電圧の波形である。１サイクルは最初にオートゼロ期間が１マイクロ秒（μｓ）あり、次にＰ相電圧を２マイクロ秒（μｓ）、最後にＤ相電圧を２マイクロ秒（μｓ）出力して終わる。ここで、Ｐ相電圧は、画素回路２５０内の浮遊拡散層を初期化した際の電圧であり、Ｄ相電圧は、その浮遊拡散層へ電荷を転送した際の電圧である。
　また、入力電圧（Ｐ－Ｄ）を０ミリボルト（ｍＶ）から１００ミリボルト（ｍＶ）までの範囲において、１０ミリボルト（ｍＶ）のステップでスイープされたものとする。オートゼロ信号ＡＺにより入力トランジスタ３２２のゲート－ドレイン間がショートして出力電圧がゼロ電圧にセットされるため、垂直信号線の電圧より出力電圧がゲート－ソース間電圧ＶＧＳの分だけ降下してしまう。テスト回路ではＬＶＴトランジスタを使用しているが、３３５ミリボルト（ｍＶ）も降下してしまい、出力レンジを制限してしまう。
　図１５に垂直信号線の電圧（入力電圧）を１００ミリボルト（ｍＶ）変動させたときの出力電圧のセトリングの様子を示す。同図における縦軸は、カラムアンプの出力電圧を示し、横軸は、時間を示す。一点鎖線は負荷ＭＯＳのみの出力電圧の軌跡を示し、実線は、ゲインが８倍のＣＲＣＡの出力電圧の軌跡を示す。最終的な電圧の６３％に達する時間を時定数として測定すると、負荷ＭＯＳのみでは１００ナノ秒（ｎｓ）である一方で、ＣＲＣＡは２５６ナノ秒（ｎｓ）となり大幅にセトリング時間が増えている。ＣＲＣＡではゲインが８倍であるため、出力についている容量を充電する電荷も８倍必要になる。そのため、画素アンプから見た実質的な負荷容量が増加し、セトリングを悪化させる。テスト回路では、負荷容量（３００ｆＦ）およびＣＦ／／ＣＳ（１３１ｆＦ）の合計が８倍されるため、３．４５ピコファラド（ｐＦ）の容量が垂直信号線に追加されたように見える。負荷ＭＯＳのみの場合、ＶＳＬ容量および負荷容量の合計が２．３ピコファラッド（ｐＦ）である。一方、負荷容量（３００ｆＦ）およびＣＦ／／ＣＳ（１３１ｆＦ）の合計の８倍は、５．４５ピコファラッド（ｐＦ）である。このように、ＣＲＣＡでは、合計の容量が２．３７倍に増えていることになり、シミュレーションの結果とよく合っている。
　図１６は、入力電圧をスイープさせたときの出力電圧のセトリング後の値の回帰直線からの誤差を表したもので、いわゆるリニアリティを示す。同図における縦軸は、誤差を示し、横軸は、出力電圧を示す。ＣＲＣＡでは負帰還を利用して誤差を抑えようとしているが、もともとオープンゲインが低いことに加え、分圧によって帰還率が小さいので十分なループゲインが得られない。結果として同図に例示するように幅０．３パーセント（％）程のリニアリティとなる。これは１１ビット（すなわち、２０４８諧調）の場合、約６ＬＳＢ（Least Significant Bit）の大きさであるが、小さいとは言えない。このリニアリティの改善方法については、後述する。
　このように、本技術の第１の実施の形態によれば、ソースに入力電圧が入力される入力トランジスタ３２２と、電流源の電流の一部を入力トランジスタ３２２のゲートに帰還させる帰還回路３２３とを設けたため、電流源の電流のみで増幅を行うことができる。これにより、入力トランジスタのゲートに入力電圧を入力し、そのソースに電流源を追加する比較例と比較して、消費電力を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、帰還回路３２３により負帰還を形成していたが、この構成では、帰還率が小さいため十分なループゲインが得られず、リニアリティが悪化するおそれがある。第２の実施の形態の電流リユースカラムアンプ３２０は、カスコードトランジスタの追加によりリニアリティを改善する点において第１の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態における電流リユースカラムアンプ３２０の一構成例を示す回路図である。この第２の実施の形態の電流リユースカラムアンプ３２０は、カスコード容量３３１、カスコードトランジスタ３３２およびカスコード側オートゼロスイッチ３３３をさらに備える点において第１の実施の形態と異なる。カスコードトランジスタ３３２として、例えば、ｐＭＯＳトランジスタが用いられる。
　カスコードトランジスタ３３２は、入力トランジスタ３２２のドレインと、基準側電流源トランジスタ３２７（負荷ＭＯＳ）のドレインとの間に挿入される。また、カスコード容量３３１は、入力トランジスタ３２２のソース（すなわち、垂直信号線２５９－ｎ）とカスコードトランジスタ３３２のゲートとの間に挿入される。
　カスコード側オートゼロスイッチ３３３は、オートゼロ信号ＡＺに従って、カスコードトランジスタ３３２のゲートと、そのドレインとの間の経路を開閉するものである。
　普通のアナログ回路ではカスコードトランジスタのゲート電圧は一定の電圧でバイアスされるが、ＣＲＣＡでは入力トランジスタ３２２のソースの電圧（すなわち、入力電圧）が変動するので、それに追随する電圧でバイアスする必要がある。そこで、同図に例示するように、カスコード容量３３１を垂直信号線２５９－ｎとカスコードトランジスタ３３２のゲート間に接続し、オートゼロ時にカスコード側オートゼロスイッチ３３３を閉状態にしている。これにより、カスコードトランジスタのゲート電圧を垂直信号線２５９－ｎに連動させることができる。同図に例示した電流リユースカラムアンプ３２０を以下、「Ｃ（Cascode）－ＣＲＣＡ」と称する。
　図１８は、本技術の第１および第２の実施の形態における出力電圧ごとの誤差の一例を示すグラフである。同図における縦軸は、誤差を示し、横軸は、出力電圧を示す。また、同図における一点鎖線は、カスコードトランジスタ３３２等を設けていない第１の実施の形態のＣＲＣＡのリニアリティを示し、実線は、第２の実施の形態のＣ－ＣＲＣＡのリニアリティを示す。同図に例示するように、第２の実施の形態では、カスコードトランジスタ３３２の追加によりリニアリティが大幅に改善しており、幅０．０６パーセント（％）となった。
　このように、本技術の第２の実施の形態によれば、入力電圧に応じた電圧がゲートに印可されるカスコードトランジスタ３３２を挿入したため、入力電圧に対する出力電圧のリニアリティを改善することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、入力トランジスタ３２２のドレインと、基準側電流源トランジスタ３２７（負荷ＭＯＳ）との間にカスコードトランジスタ３３２を挿入していた。しかし、このＣ－ＣＲＣＡでは、出力レンジが狭くなり、問題となる。第３の実施の形態の電流リユースカラムアンプ３２０は、フォールデッド段により出力レンジを拡大する点において、第２の実施の形態と異なる。
　図１９は、本技術の第３の実施の形態における電流リユースカラムアンプ３２０の一構成例を示す回路図である。この第３の実施の形態の電流リユースカラムアンプ３２０は、入力段３２１およびフォールデッド段３４０を備える。入力段３２１には、入力トランジスタ３２２、入力側オートゼロスイッチ３２４、帰還容量３２５、基準側容量３２６および基準側電流源トランジスタ３２７が配置される。入力トランジスタ３２２、基準側容量３２６および基準側電流源トランジスタ３２７の接続構成は、第１の実施の形態と同様である。
　また、フォールデッド段には、電源側電流源トランジスタ３４２と、カスコードトランジスタ３４３および３４５とが配置される。電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３として、ｐＭＯＳトランジスタが用いられ、カスコードトランジスタ３４５として、ｎＭＯＳトランジスタが用いられる。
　電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３は、電源ノードに直列に接続される。また、電源側電流源トランジスタ３４２のゲートにはバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ３４３のゲートにはバイアス電圧ｐｃａｓが印加される。なお、電源側電流源トランジスタ３４２は、特許請求の範囲に記載の電源側電流源の一例である。
　カスコードトランジスタ３４５は、カスコードトランジスタ３４３と基準側電流源トランジスタ３２７との間に挿入される。また、カスコードトランジスタ３４５のゲートには、所定のバイアス電圧ｎｃａｓが印加される。
　また、カスコードトランジスタ３４３および３４５の間のノードが出力ノード３２８として用いられる。入力側オートゼロスイッチ３２４は、入力トランジスタ３２２と出力ノード３２８との間の経路を開閉し、帰還容量３２５は、入力トランジスタ３２２と出力ノード３２８との間に挿入される。
　同図に例示した電流リユースカラムアンプ３２０を以下、「ＦＣ（Folded Cascode）－ＣＲＣＡ」と称する。このＦＣ－ＣＲＣＡでは、フォールデッド段３４０に流す電流が追加となってしまうが、この電流は入力段３２１の電流に比べて減らすことができる。電源側電流源トランジスタ３４２の入力換算ノイズも電流を減らしたほうが小さくなるため、電流を減らしたほうが良い。この第３の実施の形態のＦＣ－ＣＲＣＡでは、第２の実施の形態のＣ－ＣＲＣＡに比べて１ＶＧＳ分出力レンジを拡大することができる。
　このように本技術の第３の実施の形態によれば、カスコードトランジスタ３４３および３４５を追加したため、カスコードトランジスタ３３２のみの第２の実施の形態よりも出力レンジを拡大することができる。
　［変形例］
　上述の第３の実施の形態では、カスコードトランジスタ３４３および３４５を追加していたが、この構成では、出力レンジが不足するおそれがある。この第３の実施の形態の変形例の電流リユースカラムアンプ３２０は、オートゼロの際に、帰還容量３２５に参照電圧を印加して出力レンジを広くした点において第１の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態の変形例における電流リユースカラムアンプ３２０の一構成例を示す回路図である。この第３の実施の形態の変形例の電流リユースカラムアンプ３２０は、中間スイッチ３３０および参照スイッチ３３０－１をさらに備える点において第３の実施の形態と異なる。また、帰還容量３２５の一端は、出力ノード３２８でなく、中間スイッチ３３０および参照スイッチ３３０－１の間のノードに接続される。
　中間スイッチ３３０は、出力ノード３２８と帰還容量３２５の一端との間の経路を反転信号ｘＡＺに従って、開閉するものである。ここで、反転信号ｘＡＺは、オートゼロ信号ＡＺを反転した信号である。参照スイッチ３３０－１は、帰還容量３２５の一端と、所定の参照電圧ＶＲのノードとの間の経路をオートゼロ信号ＡＺに従って開閉するものである。
　同図に例示した構成により、タイミング制御回路２３０は、オートゼロの際に入力側オートゼロスイッチ３２４および参照スイッチ３３０－１を閉状態にし、中間スイッチ３３０を開状態にする。これにより、オートゼロの際の出力電圧であるゼロ電圧を垂直信号線と無関係に決定することができる。参照電圧ＶＲは、電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３が線形領域に入らない程度の高い電圧に設定される。これにより、出力レンジを最大限に利用することができる。
　このように、本技術の第３の実施の形態の変形例によれば、オートゼロの際に帰還容量３２５の一端に参照電圧ＶＲのノードを接続する参照スイッチ３３０－１を追加したため、ゼロ電圧を参照電圧ＶＲに応じた電圧にして、出力レンジを広げることができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、入力側オートゼロスイッチ３２４は、入力トランジスタ３２２と出力ノード３２８との間の経路を開閉していたが、この構成では、オートゼロの際に、出力のゼロ電圧が垂直信号線より１ＶＧＳ降下してしまう。この第４の実施の形態の電流リユースカラムアンプ３２０は、入力段３２１とフォールデッド段３４０とで個別にオートゼロを行い、それらの間にスイッチを挿入してゼロ電圧の低下を抑制した点において第３の実施の形態と異なる。
　図２１は、本技術の第４の実施の形態における電流リユースカラムアンプ３２０の一構成例を示す回路図である。この第４の実施の形態の電流リユースカラムアンプ３２０は、カスコード容量３４１、出力側オートゼロスイッチ３４４、中間スイッチ３４６および基準側電流源トランジスタ３４７をさらに備える点において第３の実施の形態と異なる。基準側電流源トランジスタ３４７として、ｎＭＯＳトランジスタが用いられる。また、第４の実施の形態の入力段３２１内の素子のそれぞれの接続構成は、第１の実施の形態と同様である。
　また、カスコード容量３４１は、所定の電源電圧の電源ノードと出力側オートゼロスイッチ３４４との間に挿入される。電源側電流源トランジスタ３４２のゲートは、カスコード容量３４１と出力側オートゼロスイッチ３４４との間のノードに接続される。
　また、基準側電流源トランジスタ３４７は、カスコードトランジスタ３４５と基準ノードとの間に挿入される。基準側電流源トランジスタ３４７のゲートには、基準側電流源トランジスタ３２７と同一のバイアス電圧ｎｂｉａｓが印加される。なお、基準側電流源トランジスタ３２７は、特許請求の範囲に記載の第１基準側電流源トランジスタの一例であり、基準側電流源トランジスタ３４７は、特許請求の範囲に記載の第２基準側電流源トランジスタの一例である。
　中間スイッチ３４６は、入力トランジスタ３２２および基準側電流源トランジスタ３２７の間のノードと、カスコードトランジスタ３４５および基準側電流源トランジスタ３４７のノードとの間の経路を反転信号ｘＡＺに従って開閉するものである。
　また、出力側オートゼロスイッチ３４４は、カスコード容量３４１と出力ノード３２８と間の経路をオートゼロ信号ＡＺに従って開閉するものである。
　同図に例示した電流リユースカラムアンプ３２０を、以下、「ＭＦＣ（Modified Folded Cascode）－ＣＲＣＡ」と称する。
　同図に例示した構成により、入力段３２１とフォールデッド段３４０とをオートゼロ時に中間スイッチ３４６で分離し、別々にオートゼロを行うことができる。入力段３２１では、入力側オートゼロスイッチ３２４が、中間ノードを用いてオートゼロを行う。一方、フォールデッド段３４０において出力側オートゼロスイッチ３４４は、電源側電流源トランジスタ３４２のゲートと出力ノード３２８とをショートする。こうすると、出力のゼロ電圧は、フォールデッド段３４０の電源から１ＶＧＳ降下した電圧となり、第３の実施の形態のＦＣ‐ＣＲＣＡより高い電圧をゼロ電圧にできる。これにより、出力レンジが広がる。第３の実施形態で１つであった電流源を第４の実施形態では２つ（基準側電流源トランジスタ３２７および３４７）に分解してしまうため、オートゼロの効果が薄れ、オフセットが生じることに注意が必要である。特に、入力トランジスタ３２２のドレイン電圧はオートゼロ中に比べ通常動作時に電圧が下がるため、出力電圧が上がる方向へのオフセットとなる。このオフセットはフォールデッド段３４０の電流を入力段３２１に比べて減らしていると特に大きくなる。
　また、出力レンジは大きく拡大するが、入力レンジの最大値は負荷ＭＯＳのみの場合と比べると入力トランジスタ３２２の飽和電圧分だけ小さくなる。ゲイン１倍で使用する場合は、負荷ＭＯＳのみと比べて入力レンジが狭い上に、ノイズも増えてしまう。このため
後段のノイズ抑制効果がなくなるおそれがある。
　図２２は、本技術の第４の実施の形態におけるカラムアンプ３１０の動作の一例を示すタイミングチャートである。垂直信号線２５９－ｎの電圧が初期化されているタイミングＴ０において、タイミング制御回路２３０は、オートゼロ信号ＡＺにより入力側オートゼロスイッチ３２４および出力側オートゼロスイッチ３４４を閉状態に制御する。また、タイミング制御回路２３０は、反転信号ｘＡＺにより中間スイッチ３４６を開状態に制御する。
　そして、所定のパルス期間が経過したタイミングＴ１において、タイミング制御回路２３０は、オートゼロ信号ＡＺにより入力側オートゼロスイッチ３２４および出力側オートゼロスイッチ３４４を開状態に制御する。また、タイミング制御回路２３０は、反転信号ｘＡＺにより中間スイッチ３４６を閉状態に制御する。
　光電変換により生じた浮遊拡散層の電圧が増幅トランジスタ２５５のゲート電圧を下げると、垂直信号線２５９－ｎへの電流供給量が減って垂直信号線２５９－ｎの電圧（入力電圧Ｖｉｎ）も低下する。入力電圧Ｖｉｎの低下により、入力トランジスタ３２２のゲート－ソース間電圧ＶＧＳが低下し、電流がさらに絞られる。ここで、基準側電流源トランジスタ３２７および３４７は、一定の電流を引き続けるため、垂直信号線２５９－ｎからの電流が減った分は、出力側から引き込まれる。出力ノード３２８は、カスコードトランジスタ３４３および３４５により高インピーダンスであり、大きな電圧低下を生じさせる。また、出力電圧Ｖｏｕｔの変化は、帰還容量３２５および基準側容量３２６により入力トランジスタ３２２へ負帰還される。
　このように、本技術の第４の実施の形態によれば、中間スイッチ３４６が入力段３２１とフォールデッド段３４０とをオートゼロ時に分離し、個別にオートゼロを行うため、分離しない場合と比較してゼロ電圧を高くして出力レンジを広くすることができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、負荷ＭＯＳのみの場合よりもゲインが高いため、画素アンプから見た実質的な負荷容量が増加し、セトリングが悪化していた。この第５の実施の形態のカラムアンプ３１０は、ブースト回路３５０を追加して負荷容量を削減した点において第１の実施の形態と異なる。
　図２３は、本技術の第５の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第５の実施の形態のカラムアンプ３１０は、電流リユースカラムアンプ３２０に加え、ブースト回路３５０をさらに備える点において第１の実施の形態と異なる。このブースト回路３５０には、ブースト側容量３５１、ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４が配置される。ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４として、ｐＭＯＳトランジスタが用いられる。
　ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４は、電源ノードと基準ノードとの間に直列に挿入される。ブースト側電流源トランジスタ３５２のゲートには、所定のバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ３５３のゲートには、所定のバイアス電圧ｐｃａｓが印加される。ブーストトランジスタ３５４のゲートは、出力ノード３２８に接続される。なお、ブースト側電流源トランジスタ３５２およびカスコードトランジスタ３５３は、特許請求の範囲に記載のブースト側電流源の一例である。
　また、ブースト側容量３５１は、垂直信号線２５９－ｎとカスコードトランジスタ３５３およびブーストトランジスタ３５４の間のノードとの間に挿入される。
　同図の構成により、ブーストトランジスタ３５４のソースフォロワを用いて、出力電圧Ｖｏｕｔをバッファリングし、垂直信号線２５９－ｎと容量で結合することができる。例えばゲインが８倍のとき、垂直信号線２５９－ｎの電圧降下に対して、出力電圧Ｖｏｕｔの電圧降下量は８倍になるため、それらの差の７倍の電圧変動がブースト側容量３５１に生じる。そうすると、垂直信号線２５９－ｎからブースト側容量３５１を充電するための電流が引き抜かれ、セトリングを手助けすることができる。この動作は垂直信号線２５９－ｎの７倍の大きさをもつ対地負性容量を垂直信号線２５９－ｎにつけたように捉えることができ、負荷容量を実効的に減らす効果がある。
　ここで、出力側の負荷容量は、次の式により表される。
　　ＣＬ＋ＣＳ／／ＣＦ　　　　　　　　　　　　　　　　　　・・・式２
　ブースト側容量３５１の容量値を式２と同じ程度にしておくと、ゲインによって増大する仮想的な容量をまるごと打ち消すことが期待できる。ただし、ゲインが１の際は、ブースト側容量３５１の電圧が変化せずまったく仕事をしないことには注意が必要である。
　第５の実施の形態では、ブースト回路３５０への追加の枝電流が必要となるが、この電流は比較的小さくてもよい。ゲインがある場合、ブーストトランジスタ３５４のゲート－ソース間電圧ＶＧＳがかかることで大きな電流を基準ノードへ流すことができる。また、追加のブースト回路３５０のノイズは、ＶＳＬ容量４００によってフィルターされるため出力に現れない。
　図２４は、本技術の第５の実施の形態における入出力電圧の波形の一例を示すグラフである。同図における縦軸は電圧を示し、横軸は時間を示す。また、一点鎖線は、入力電圧の波形を示し、実線は、ブースト回路３５０を追加した際の出力電圧の波形を示す。点線は、ブースト回路３５０を追加しない場合の出力電圧の波形を示す。
　ブーストトランジスタ３５４のサイズを８ｕ／１ｕとし、電流を１マイクロアンペア（μＡ）とし、ブースト側容量３５１の容量値を４３１フェムトファラッド（ｆＦ）とする。この場合、同図の波形が得られる。ＣＲＣＡのみでは、２５６ナノ秒（ｎｓ）であった時定数が、ブースト回路３５０の追加により、１６７ナノ秒（ｎｓ）に改善した。
　なお、第１の実施の形態のＣＲＣＡに、ブースト回路３５０を追加しているが、第２乃至４の実施の形態にブースト回路３５０を追加することもできる。例えば、図２５に例示するように、第４の実施の形態のＭＦＣ－ＣＲＣＡにブースト回路３５０を追加することもできる。
　このように、本技術の第５の実施の形態によれば、ブースト回路３５０の追加により負荷容量を削減したため、セトリングに要する時間を短くすることができる。
　続いて、負荷ＭＯＳのみの比較例と第１乃至第５の実施の形態とを比較する。図２６は、負荷ＭＯＳのみの比較例と第１乃至第５の実施の形態とにおける出力レンジの一例を示す。図２７は、負荷ＭＯＳのみの比較例と第１乃至第５の実施の形態とにおける入力レンジの一例を示す。
　入力信号のゼロ電圧を２ボルト（Ｖ）とし、そこから下げることができる電圧幅を入力レンジとし、任意のゲインの時に出力可能な電圧幅を出力レンジとした。まず、比較例の負荷ＭＯＳのみの場合、回路的には基準側の電流源が飽和するための３００ミリボルト（ｍＶ）だけが必要である。しかし、ばらつきやＩＲドロップを吸収するためのマージンとして９００ミリボルト（ｍＶ）を確保する場合、これらを２ボルト（Ｖ）から引いた残りの８００ミリボルト（ｍＶ）が正味の出力レンジとなる。
　次に、第１の実施の形態のＣＲＣＡでは入力トランジスタ３２２のオートゼロ動作によって３３５ミリボルト（ｍＶ）の電圧降下が生じるため、出力レンジがその分減ってしまう。さらに、第２の実施形態のＣ－ＣＲＣＡではオートゼロの電圧降下が２倍となり、出力レンジはたったの１３０ミリボルト（ｍＶ）となってしまう。なお、負荷ＭＯＳのみの比較例とＣＲＣＡおよびＣ－ＣＲＣＡとでは、入力と出力のレンジは同じになる。
　第３の実施の形態のＦＣ－ＣＲＣＡでは、オートゼロの電圧降下は１段分で済むが、ｎＭＯＳのカスコードトランジスタ３４５が追加されるため、１００ミリボルト（ｍＶ）程度の飽和電圧を確保する必要がある。
　第４の実施の形態のＭＦＣ－ＣＲＣＡではオートゼロ方式の違いにより、入力信号２ボルト（Ｖ）ではなく、電源電圧（ここでは、２．８ボルト）から引き算を始めることができる。オートゼロの際の電圧降下は６００ミリボルト（ｍＶ）となる。また、ｎＭＯＳのカスコードトランジスタ３４５の飽和電圧である１００ミリボルト（ｍＶ）を引いても、出力レンジは９００ミリボルト（ｍＶ）となり、他のどの方式よりも大きい。入力レンジに関しては、オートゼロによる電圧降下は無くなるが、入力トランジスタ３２２の飽和電圧である１００ミリボルト（ｍＶ）だけは必要となるので、入力レンジは７００ミリボルト（ｍＶ）となり負荷ＭＯＳのみの場合より少し減ってしまう。
　続いて、図２８は、後段のコンパレータのノイズを考慮に入れた場合の入力換算ノイズとＳＮＲ(Signal-Noise Ratio)の予測である。コンパレータＡは、コンパレータＢよりも低電圧で動作するタイプのコンパレータである。コンパレータＡは、コンパレータＢに比べ低消費電力であるが、ノイズが大きい。
　ＣＲＣＡはコンパレータＡのようなノイズが大きいコンパレータに採用すると得られる効果が大きい。このため、第１の実施の形態のＣＲＣＡと、第４の実施の形態のＭＦＣ－ＣＲＣＡとの２つについてＡと組み合わせた時のノイズの予測を行った。ＣＲＣＡにコンパレータＡを組み合わせた場合、８倍のゲインでは入力換算ノイズがコンパレータＡに比べて１／３程度に抑えられている。しかし、入出力レンジが減ってしまうため、ＳＮＲとしてはあまり良くなっていない。ゲインが１倍の場合はＳＮＲは大幅に悪化してしまう。
　ＭＦＣ－ＣＲＣＡにコンパレータＡを組み合わせた場合、入出力レンジが減らない。このため、ゲインが８倍の際にＳＮＲが３デシベル（ｄＢ）以上良くなり、ゲインが１倍の際は、ＳＮＲの悪化はない。コンパレータＢと比べると、ゲインが８倍のときは、ＳＮＲが同等で、１倍のときはかなわない。コンパレータＡとＢではコンパレーターの消費電力に数倍の違いがあるが、ゲインが８倍のときにおいてはコンパレータＡにＭＦＣ－ＣＲＣＡを採用すると、わずかな電力でコンパレータＢの際と同等のノイズ性能が得られることになる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、カラムアンプの消費電力を抑制することができるため、車両システム全体の消費電力を削減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）光電変換により入力電圧を生成する画素回路と、
　前記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
　所定の基準電圧の基準ノードに接続されて所定の電流を供給する基準側電流源と、
　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と
を具備する固体撮像素子。
（２）前記帰還回路は、
　前記出力電圧が出力される出力ノードと前記ゲートとの間に挿入された帰還容量と、
　前記ゲートと前記基準電圧の基準ノードとの間に挿入された基準側容量と、
　前記ゲートと前記出力ノードとの間の経路を開閉する入力側オートゼロスイッチと
を備える
前記（１）記載の固体撮像素子。
（３）前記基準側電流源と前記ドレインとの間に挿入されたカスコードトランジスタと、
　前記入力トランジスタの前記ソースと前記カスコードトランジスタのゲートとの間に挿入されたカスコード容量と
をさらに具備し、
　前記出力ノードは、前記カスコードトランジスタと前記基準側電流源との間のノードである
前記（２）記載の固体撮像素子。
（４）所定の電源電圧の電源ノードに接続された電源側電流源と、
　前記電源側電流源と前記基準側電流源との間に挿入された一対のカスコードトランジスタと
をさらに具備し、
　前記出力ノードは、前記一対のカスコードトランジスタの間のノードである
前記（２）記載の固体撮像素子。
（５）前記帰還容量と前記出力ノードとの間の経路を開閉する中間スイッチと、
　前記帰還容量と所定の参照電圧のノードとの間の経路を開閉する参照スイッチと
をさらに具備する
前記（４）記載の固体撮像素子。
（６）前記電源電圧の電源ノードに接続されたカスコード容量と、
　前記カスコード容量と前記出力ノードと間の経路を開閉する出力側オートゼロスイッチと、
　中間スイッチと
をさらに具備し、
　前記基準側電流源は、第１基準側電流源トランジスタおよび第２基準側電流源トランジスタを含み、
　前記第１基準側電流源トランジスタは、前記入力トランジスタと前記基準ノードとの間に挿入され、
　前記第２基準側電流源トランジスタは、前記一対のカスコードトランジスタの一方と前記基準電圧の基準ノードとの間に挿入され、
　前記中間スイッチは、前記入力トランジスタおよび前記第１基準側電流源トランジスタの間のノードと前記一対のカスコードトランジスタの一方および前記第２基準側電流源トランジスタの間のノードとの間の経路を開閉する
前記（４）記載の固体撮像素子。
（７）所定の電源電圧の電源ノードに接続されたブースト側電流源と、
　前記ブースト側電流源と前記基準電圧の基準ノードとの間に挿入され、前記出力電圧が出力される出力ノードにゲートが接続されたブーストトランジスタと、
　前記ブースト側電流源および前記ブーストトランジスタの間のノードと前記ソースとの間に挿入されたブースト側容量と
をさらに具備する
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）光電変換により入力電圧を生成する画素回路と、
　前記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
　所定の基準電圧のノードに接続されて所定の電流を供給する基準側電流源と、
　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
　前記出力電圧をデジタル信号に変換するアナログデジタル変換器と
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２１０　行選択部
　２２０　ＤＡＣ
　２３０　タイミング制御回路
　２４０　画素アレイ部
　２５０　画素回路
　２５１　光電変換素子
　２５２　転送トランジスタ
　２５３　リセットトランジスタ
　２５４　浮遊拡散層
　２５５　増幅トランジスタ
　２５６　選択トランジスタ
　２６０　アナログデジタル変換部
　２６１　ＡＤＣ
　２６２、２６３、５０３　容量
　２６４　コンパレータ
　２６５　カウンタ
　２６６　ラッチ回路
　２７０　水平転送走査部
　２８０　画像処理部
　３００　定電流源部
　３１０、５００　カラムアンプ
　３２０　電源リユースカラムアンプ
　３２１　入力段
　３２２、５０５　入力トランジスタ
　３２３　帰還回路
　３２４　入力側オートゼロスイッチ
　３２５、５０４　帰還容量
　３２６　基準側容量
　３２７、３４７　基準側電流源トランジスタ
　３３０、３４６　中間スイッチ
　３３０－１　参照スイッチ
　３３１、３４１　カスコード容量
　３３２、３４３、３４５、３５３　カスコードトランジスタ
　３３３　カスコード側オートゼロスイッチ
　３４０　フォールデッド段
　３４２　電源側電流源トランジスタ
　３４４　出力側オートゼロスイッチ
　３５０　ブースト回路
　３５１　ブースト側容量
　３５２　ブースト側電流源トランジスタ
　３５４　ブーストトランジスタ
　４００　ＶＳＬ容量
　４０１　負荷容量
　５０１　電流源
　５０２　オートゼロスイッチ
　１２０３１　撮像部

Claims (8)

  1. 　光電変換により入力電圧を生成する画素回路と、
    　前記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
    　所定の基準電圧の基準ノードに接続されて所定の電流を供給する基準側電流源と、
    　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と
    を具備する固体撮像素子。
  2. 　前記帰還回路は、
    　前記出力電圧が出力される出力ノードと前記ゲートとの間に挿入された帰還容量と、
    　前記ゲートと前記基準電圧の基準ノードとの間に挿入された基準側容量と、
    　前記ゲートと前記出力ノードとの間の経路を開閉する入力側オートゼロスイッチと
    を備える
    請求項１記載の固体撮像素子。
  3. 　前記基準側電流源と前記ドレインとの間に挿入されたカスコードトランジスタと、
    　前記入力トランジスタの前記ソースと前記カスコードトランジスタのゲートとの間に挿入されたカスコード容量と
    をさらに具備し、
    　前記出力ノードは、前記カスコードトランジスタと前記基準側電流源との間のノードである
    請求項２記載の固体撮像素子。
  4. 　所定の電源電圧の電源ノードに接続された電源側電流源と、
    　前記電源側電流源と前記基準側電流源との間に挿入された一対のカスコードトランジスタと
    をさらに具備し、
    　前記出力ノードは、前記一対のカスコードトランジスタの間のノードである
    請求項２記載の固体撮像素子。
  5. 　前記帰還容量と前記出力ノードとの間の経路を開閉する中間スイッチと、
    　前記帰還容量と所定の参照電圧のノードとの間の経路を開閉する参照スイッチと
    をさらに具備する
    請求項４記載の固体撮像素子。
  6. 　前記電源電圧の電源ノードに接続されたカスコード容量と、
    　前記カスコード容量と前記出力ノードと間の経路を開閉する出力側オートゼロスイッチと、
    　中間スイッチと
    をさらに具備し、
    　前記基準側電流源は、第１基準側電流源トランジスタおよび第２基準側電流源トランジスタを含み、
    　前記第１基準側電流源トランジスタは、前記入力トランジスタと前記基準ノードとの間に挿入され、
    　前記第２基準側電流源トランジスタは、前記一対のカスコードトランジスタの一方と前記基準電圧の基準ノードとの間に挿入され、
    　前記中間スイッチは、前記入力トランジスタおよび前記第１基準側電流源トランジスタの間のノードと前記一対のカスコードトランジスタの一方および前記第２基準側電流源トランジスタの間のノードとの間の経路を開閉する
    請求項４記載の固体撮像素子。
  7. 　所定の電源電圧の電源ノードに接続されたブースト側電流源と、
    　前記ブースト側電流源と前記基準電圧の基準ノードとの間に挿入され、前記出力電圧が出力される出力ノードにゲートが接続されたブーストトランジスタと、
    　前記ブースト側電流源および前記ブーストトランジスタの間のノードと前記ソースとの間に挿入されたブースト側容量と
    をさらに具備する
    請求項１記載の固体撮像素子。
  8. 　光電変換により入力電圧を生成する画素回路と、
    　前記入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
    　所定の基準電圧のノードに接続されて所定の電流を供給する基準側電流源と、
    　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
    　前記出力電圧をデジタル信号に変換するアナログデジタル変換器と
    を具備する撮像装置。
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