WO2021084757A1 - 表示装置 - Google Patents

Abstract

本発明に係る表示装置には、基板、島状半導体層（６０）、ゲート絶縁膜、行方向に延伸する複数の制御線（９０）、第１層間絶縁膜、および列方向に延伸する複数のデータ信号線がこの順に設けられ、島状半導体層（６０）は、表示領域に、複数の制御線（９０）および複数のデータ信号線から電気的に離間しており、基板と垂直方向から見る平面視で、複数の制御線（９０）のうちの１つと重畳するように設けられている。

Description

表示装置

　本発明は、表示装置に関する。

　近年、さまざまなフラットパネルディスプレイが開発されており、特に、ＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）またはＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を電界発光素子として備えた表示装置が注目を浴びている。

　これら新たな表示装置のバックプレーンには、半導体層およびゲート絶縁膜と、１組または数組の導電層および層間絶縁膜と、を含む積層体が用いられている。

　特許文献１は、ゲート絶縁膜の上に上述の積層体を形成する基板の反りの発生を抑制するために、亀裂の発生を防止する構成を開示している。

日本国公開特許公報「特開２００１－１８９４６１号（２００１年７月１０日公開）」

　ゲート絶縁膜の上に制御線を形成するための導電層を形成する時に、支持基板がゲート絶縁膜などと共に反り、その結果、ゲート絶縁膜に亀裂が発生しやすいという問題があった。

　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ゲート絶縁膜における亀裂の発生を防止することにある。

　上記課題を解決するために、本発明の一態様に係る表示装置は、基板、半導体層、ゲート絶縁膜、第１配線、第１層間絶縁膜、および第２配線がこの順に設けられ、表示領域と、前記表示領域を囲む額縁領域と、を備え、前記表示領域に、前記第１配線に含まれると共に、行方向に延伸する複数の制御線と、前記第２配線に含まれると共に、前記行方向と異なる列方向に延伸する複数のデータ信号線と、前記複数の制御線と前記複数のデータ信号線との交差に対応する複数のサブ画素と、前記複数のサブ画素に対応する複数の発光素子と、を含み、前記表示領域に、前記半導体層に含まれると共に、前記複数の制御線および前記複数のデータ信号線から電気的に離間した島状の島状半導体層をさらに含み、前記島状半導体層は、前記基板と垂直方向から見る平面視で、前記複数の制御線のうちの１つの制御線と重畳するように設けられている構成である。

　本発明の一態様に係る表示装置によれば、ゲート絶縁膜における亀裂の発生を防止することができる。

表示デバイスの製造方法の一例を示すフローチャートである。 表示デバイスの表示領域の構成の一例を示す断面図である。 表示デバイスの表示領域の構成の別の一例を示す断面図である。 比較例の表示デバイスの表示領域における、半導体膜の形成パターンと、ゲート電極および制御線の形成パターンとの一例を示す概略平面図である。 本発明の実施形態１に係る表示デバイスのサブ画素Ｐのサブ画素回路の概略回路構成の一例を示す回路図である。 図５に示したサブ画素回路Ｐｃを実現する、本発明の実施形態１に係る表示デバイスの表示領域における、半導体膜の形成パターンと、ゲート電極、ゲート配線および発光制御線の形成パターンとの一例を示す概略平面図である。 図５に示したサブ画素回路Ｐｃを実現する、本発明の実施形態１に係る表示デバイスの表示領域における、半導体膜の形成パターンと、ゲート電極、ゲート配線および発光制御線の形成パターンとの別の一例を示す概略平面図である。 図６，図７に示した島状半導体層の制御線の部分に対する重畳の一例を示す概略断面図および概略平面図である。 図６，図７に示した島状半導体層の制御線の部分に対する重畳の別の一例を示す概略断面図および概略平面図である。 図６，図７に示した島状半導体層の制御線の部分に対する重畳のさらに別の一例を示す概略断面図および概略平面図である。 薄膜トランジスタ層を形成するステップの一例を示すフローチャートである。 本発明の実施形態２に係る半導体膜の形成パターンと制御線の形成パターンとの一例を示す概略平面図である。 本発明の実施形態２に係る半導体膜の形成パターンと制御線の形成パターンとの別の一例を示す概略平面図である。

　（表示デバイスの製造方法及び構成）
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。

　図１は表示デバイスの製造方法の一例を示すフローチャートである。図２および図３は、表示デバイス２の表示領域の構成の一例を示す概略断面図であり、それぞれ、図６のＡ－Ａ断面図およびＢ－Ｂ断面図である。

　フレキシブルな表示デバイスを製造する場合、図１、図２および図３に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、薄膜トランジスタ層４（ＴＦＴ層）を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。

　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、薄膜トランジスタ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、複数のサブ画素が形成された表示領域よりも外側（非表示領域、額縁領域）の一部（端子部）に電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。

　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。

　バリア層３は、水、酸素等の異物が薄膜トランジスタ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。

　薄膜トランジスタ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層のゲート電極ＧＥ、ゲート配線ＧＨ１，ＧＨ２および発光制御線ＥＭと、ゲート電極ＧＥ、ゲート配線ＧＨ１，ＧＨ２および発光制御線ＥＭよりも上層の無機絶縁膜１８（層間絶縁膜）と、無機絶縁膜１８よりも上層の容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉ（図５参照）と、容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉよりも上層の無機絶縁膜２０（層間絶縁膜）と、無機絶縁膜２０よりも上層のソース配線ＳＨおよび高電位線ＥＬＶｄｄと、ソース配線ＳＨおよび高電位線ＥＬＶｄｄよりも上層の平坦化膜２１（層間絶縁膜）とを含む。

　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成される。半導体膜１５が低温ポリシリコンである場合、ゲート電極ＧＥ、ゲート配線ＧＨ１，ＧＨ２が形成された後に、半導体膜１５にＰ（リン）等の不純物イオンをドープすることで、半導体膜１５のうち、重畳によりゲート電極ＧＥ、ゲート配線ＧＨまたは発光制御線ＥＭの下に隠れる部分１５ａは、ドープされないが、一方、その他の部分１５ｂはドープされて導体化する。これによって、半導体膜１５が、半導体として機能する部分１５ａと、良導体として機能する部分１５ｂとを含むので、図３で示すように、トップゲート構造の薄膜トランジスタ（thin film transistor: TFT）が形成される。半導体膜１５が低温ポリシリコン以外である場合も、同様のあるいは別の方法によって、トップゲート構造の薄膜トランジスタが形成される。

　ゲート電極ＧＥ、ゲート配線ＧＨおよび発光制御線ＥＭと、容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉと、ソース配線ＳＨおよび高電位線ＥＬＶｄｄとは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。

　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮｘ）膜、または酸窒化シリコン（ＳiＮＯ）あるいはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。

　発光素子層５は、平坦化膜２１よりも上層のアノード２２（陽極，いわゆる画素電極）と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層である活性層２４と、活性層２４よりも上層のカソード２５（陰極，いわゆる共通電極）とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。

　サブ画素ごとに、島状のアノード２２、活性層２４、およびカソード２５を含み、ＱＬＥＤまたはＯＬＥＤである発光素子ＥＳ（電界発光素子）が発光素子層５に形成され、発光素子ＥＳを制御するサブ画素回路が薄膜トランジスタ層４に形成される。

　活性層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。

　ＯＬＥＤの発光層を蒸着形成する場合は、蒸着マスクとしてＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の蒸着孔を有するシート（例えば、インバー材製）であり、１つの蒸着孔を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。

　ＱＬＥＤの発光層は、例えば、量子ドットを分散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。

　アノード２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成されたり、ＡｇまたはＡｌを含む材料から構成されたりして、光反射性を有する反射電極である。カソード（陰極）２５は、Ａｇ、Ａｕ、Ｐｔ、Ｎｉ、Ｉｒの薄膜、ＭｇＡｇ合金の薄膜、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成された透明電極である。表示デバイスがトップエミッション型でなく、ボトムエミッション型の場合、下面フィルム１０および樹脂層１２が透光性であり、アノード２２が透明電極であり、カソード２５が反射電極である。

　発光素子ＥＳでは、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの最低空軌道（ＬＵＭＯ）あるいは伝導帯準位（conduction band）から最高被占軌道（ＨＯＭＯ）あるいは価電子帯準位（valence band）に遷移する過程で光が放出される。

　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。

　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。

　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、および保護機能の少なくとも１つを有する。

　以上にフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後、ステップＳ９に移行する。また、非フレキシブルな表示デバイスを製造する場合は、封止層６を形成する代わりに或いは加えて、透光性の封止部材を、封止接着剤によって、窒素雰囲気下で接着してもよい。透光性の封止部材は、ガラスおよびブラスチックなどから形成可能であり、凹形状であることが好ましい。

　本発明の一実施形態は、特に、上述した表示デバイス（表示装置）の製造方法のうち、ステップＳ３において形成する半導体膜１５の形成パターンに関する。

　（比較例）
　図４は、比較例の表示デバイスの表示領域における、半導体膜１１５の形成パターンと、ゲート電極ＧＥおよび制御線１９０の形成パターンとの一例を示す概略平面図である。図４および後述の概略平面図において、サブ画素Ｐの境界線を粗い破線を用いて示し、重畳により別の形成パターンの下に隠れる形成パターンの輪郭線を、細かい破線を用いて示す。

　比較例の薄膜トランジスタ層は、バリア層３の上に積層された積層体であり、該積層体は、(i)半導体膜１１５と、(ii)無機絶縁膜１６（ゲート絶縁膜）と、(iii)ゲート電極ＧＥおよび制御線１９０と、(iv)無機絶縁膜１８（層間絶縁膜）と、(v)容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉと、(vi)無機絶縁膜２０（層間絶縁膜）と、ソース配線ＳＨおよび高電位線ＥＬＶｄｄと、(viii)平坦化膜２１と、をこの順に含む。

　半導体膜１１５は、複数の薄膜トランジスタを形成すると共に、薄膜トランジスタ同士を連結する連結半導体層１５０を構成する。

　制御線１９０に含まれる第１制御線１９１，第２制御線１９２および第３制御線１９３は、行方向（図４の上下方向）に延伸しており、ソース配線ＳＨおよび高電位線ＥＬＶｄｄは、行方向と略直交する列方向（図４の左右方向）に延伸している。

　図４に示すように、比較例の連結半導体層１５０は、(i)列方向に並ぶ複数のサブ画素Ｐに跨って、略列方向に沿って延設されている第１連結半導体層１５１と、(ii)各サブ画素Ｐで第１連結半導体層１５１の行方向の一方側（図４の右側）に、略列方向に沿って延設されている第２連結半導体層１５２と、(iii)各サブ画素Ｐで第１連結半導体層１５１と第２連結半導体層１５２との間に、略行方向に沿って延設されるとともに、第１連結半導体層１５１に第２連結半導体層１５２を連結する第３連結半導体層１５３と、を含む。

　比較例の薄膜トランジスタ層においては、無機絶縁膜１６に亀裂が発生しやすいという問題がある。さらに、この亀裂に起因して、ゲート電極ＧＥおよび制御線１９０を形成するための導電層に亀裂が発生し、該導電層のパターニング後、制御線１９０が断線するという問題がある。

　無機絶縁膜１６を形成する時に、熱膨張の差によって支持基板が、その上の樹脂層１２、バリア層３、および連結半導体層１５０と共に、凸または凹に反り、バリア層３および無機絶縁膜１６に亀裂が発生および成長する。さらに、ゲート電極ＧＥおよび制御線１９０を形成するための導電層を形成する時に、熱膨張の差によって支持基板が、その上の樹脂層１２、バリア層３、連結半導体層１５０および無機絶縁膜１６と共に、凸または凹に反り、バリア層３および無機絶縁膜１６に亀裂および成長が発生する。この亀裂は、連結半導体層１５０の主な延伸方向、すなわち列方向に沿って延伸するように、発生しやすい。なぜならば、連結半導体層１５０が、列方向での支持基板の反りを抑制する結果、応力集中により、支持基板は行方向に反りやすいからである。一方、制御線１９０は、列方向に延伸している。このため、制御線１９０が亀裂によって断線しやすい。

　（本発明の経緯）
　以下、本発明を発明者らが発明した経緯について、簡便に説明する。

　発明者らは、比較例の薄膜トランジスタ層の製造途中に、ゲート電極ＧＥおよび制御線１９０を形成した段階で、制御線１９０の断線の有無を検査し、断線が検出された仕掛品における無機絶縁膜１６の亀裂を調査した。

　この調査の結果、発明者らは、無機絶縁膜１６の亀裂は全て、その下に連結半導体層１５０が不在の部分に延伸していることを見出した。この事実から、連結半導体層１５０が、すなわち半導体膜１１５が、無機絶縁膜１６の亀裂の発生および成長を防止していると発明者らは推定した。

　加えて発明者らは、無機絶縁膜１６の亀裂の多くが、図４に一点鎖線で囲った領域Ｃに存在していること、その結果、断線した制御線１９０の多くが、領域Ｃで断線した第１制御線１９１であること、を見出した。領域Ｃは、列方向に互いと隣接する第２連結半導体層１５２の間に位置する。この事実から、無機絶縁膜１６の亀裂は、連結半導体層１５０が不在の部分のうちの連結半導体層１５０の延長線上の領域で発生および成長しやすい傾向にあると発明者らは推定した。

　発明者らは、上述の知見に基づいて、本発明を発明した。

　〔実施形態１〕
　以下、本発明の一実施形態について、図面を参照しながら詳細に説明する。ただし、図面に示されている形状，寸法、相対配置および回路構成などはあくまで例示に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。

　本実施形態１に係る表示デバイス２は、第１行から第Ｎ行に向って順に走査するプログレッシブ駆動を行うが、本発明の範囲はこれに限らない。当業者にとって、インターレース駆動など他の駆動を行う表示デバイスに本発明を適用し得ることが理解される。

　本実施形態１に係る表示デバイス２は、複数のサブ画素Ｐを含み、複数のサブ画素Ｐは、複数の制御信号線と複数のデータ信号線との交差に対応する。以降、第ｎ行第ｍ列のサブ画素Ｐをサブ画素Ｐ（ｎ，ｍ）と称し、サブ画素Ｐ（ｎ，ｍ）に注目する。行方向に整列する複数のサブ画素Ｐから成るサブ画素行のうち、第ｎ行のサブ画素行をサブ画素行Ｐ（ｎ）と称し、列方向に整列する複数のサブ画素Ｐから成るサブ画素列のうち、第ｍ列のサブ画素列をサブ画素列Ｐ（ｍ）と称する。

　（サブ画素回路）
　図５は、本実施形態１に係る表示デバイス２のサブ画素Ｐ（ｎ，ｍ）のサブ画素回路Ｐｃの概略回路構成の一例を示す回路図である。

　図５に示すように、サブ画素Ｐ（ｎ，ｍ）は、サブ画素回路Ｐｃを備える。サブ画素Ｐ（ｎ，ｍ）のサブ画素回路Ｐｃは、発光素子ＥＳ、第１薄膜トランジスタＴ１～第７薄膜トランジスタＴ７および容量Ｃ１を含み、当段のゲート配線ＧＨ（ｎ）、前段のゲート配線ＧＨ（ｎ－１）、発光制御線ＥＭ（ｎ）、ソース配線ＳＨ（ｍ）、高電位線ＥＬＶｄｄ（ｍ）、低電位線ＥＬＶｓｓ、容量配線ＣＳ（ｎ）および初期化電位線Ｖｉｎｉ（ｎ）に接続されている。

　第１薄膜トランジスタＴ１は、「第１初期化トランジスタ」とも呼称されている。第２薄膜トランジスタＴ２は、「閾値補償トランジスタ」とも呼称されている。第３薄膜トランジスタＴ３は、「書き込みトランジスタ」とも呼称されている。第４薄膜トランジスタＴ４は、「駆動トランジスタ」とも呼称されている。第５薄膜トランジスタＴ５は、「電源供給トランジスタ」とも呼称されている。第６薄膜トランジスタＴ６は、「発光制御トランジスタ」とも呼称されている。第７薄膜トランジスタＴ７は、「第２初期化トランジスタ」とも呼称されている。

　なお本明細書において、「当段のゲート配線」は、延設されている画素行（すなわち「当段」）に対応する走査制御信号が入力されているゲート配線を意味し、「当段のゲート配線ＧＨ（ｎ）」における「ｎ」は、延設されている画素行でなく、入力信号が対応する画素行を指示している。同様に、「前段のゲート配線」は、延設されている画素行よりも前の画素行（すなわち「前段」）に対応する走査制御信号が入力されているゲート配線を指示し、「前段のゲート配線ＧＨ（ｎ－１）」における「ｎ－１」は、延設されている画素行でなく、入力信号が対応する画素行を指示している。また、「発光制御線ＥＭ（ｎ）」における「ｎ」も、入力信号が対応する画素行を指示している。

　一方、高電位線ＥＬＶｄｄ（ｍ）、初期化電位線Ｖｉｎｉ（ｎ）、容量配線（ｎ）のｎ、ｍの表記は、単に、配置を表すものであり、それぞれ定電圧が入力される。

　当段のゲート配線ＧＨ（ｎ）への入力信号は、(i)サブ画素行Ｐ（ｎ）の、すなわち当段の容量Ｃ１に画像データに対応する信号電圧を書き込む期間は、第２薄膜トランジスタＴ２および第３薄膜トランジスタＴ３をオンにする電位になり、(ii)それ以外の期間はオフにする電位になる当段の走査制御信号である。当段のゲート配線ＧＨ（ｎ）は、サブ画素行Ｐ（ｎ）内で、行方向に延設されている。

　前段のゲート配線ＧＨ（ｎ－１）への入力信号は、サブ画素行Ｐ（ｎ）の前に走査されるサブ画素行Ｐ（ｎ－１）の、すなわち前段の容量Ｃ１に信号電圧を書き込む期間は、サブ画素Ｐ（ｎ，ｍ）の第１薄膜トランジスタＴ１およびサブ画素Ｐ（ｎ－１，ｍ）の第７薄膜トランジスタＴ７をオンにする電位になり、それ以外の期間はオフにする電位になる前段の走査制御信号である。前段のゲート配線ＧＨ（ｎ－１）は、サブ画素行Ｐ（ｎ－１）内ではなく、サブ画素行Ｐ（ｎ）内で、行方向に延設されている。

　発光制御線ＥＭ（ｎ）への入力信号は、サブ画素行Ｐ（ｎ）の、すなわち当段の発光素子ＥＳに発光させる期間は、第５薄膜トランジスタＴ５および第６薄膜トランジスタＴ６をオンにする電位になり、それ以外の期間はオフにする電位になる発光制御信号である。発光制御線ＥＭ（ｎ）は、サブ画素行Ｐ（ｎ）内で、行方向に延設されている。

　ソース配線ＳＨ（ｍ）は、サブ画素列Ｐ（ｍ）の容量Ｃ１の一方電極および第４薄膜トランジスタＴ４（発光素子ＥＳに流れる電流量を制御する駆動トランジスタとして機能する）のゲート端子（すなわち、ゲート電極ＧＥ）に、第３薄膜トランジスタＴ３，第４薄膜トランジスタＴ４，および第２薄膜トランジスタＴ２をこの順に介して、画像データに基づくデータ信号電位を供給するデータ信号線である。ソース配線ＳＨ（ｍ）は、サブ画素列Ｐ（ｍ）内で、列方向に延設されている。

　高電位線ＥＬＶｄｄ（ｍ）は、サブ画素列Ｐ（ｍ）の容量Ｃ１の一方電極と対向する他方電極に高電位側の電源電圧を供給する電力線である。高電位線ＥＬＶｄｄ（ｍ）は、サブ画素列Ｐ（ｍ）の発光素子ＥＳのアノード２２（図２参照）にも、第５薄膜トランジスタＴ５，第４薄膜トランジスタＴ４，および第６薄膜トランジスタＴ６をこの順に通じて、高電位側の電源電圧を供給する。高電位線ＥＬＶｄｄ（ｍ）は、サブ画素列Ｐ（ｍ）内で、列方向に延設されている。

　低電位線ＥＬＶｓｓ（ｍ）は、発光素子ＥＳのカソード２５（図２参照）に低電位側の電源電圧を供給する電力線である。

　サブ画素Ｐ（ｎ，ｍ）のサブ画素回路Ｐｃはさらに、第７薄膜トランジスタＴ７を介して、ゲート配線ＧＨ（ｎ）および初期化電位線Ｖｉｎｉ（ｎ＋１）に接続されている。なお、後述の図６に示すように、ゲート配線ＧＨ（ｎ）は、当段のサブ画素行Ｐ（ｎ）を通る当段のゲート配線ＧＨ（ｎ）と別個の配線であるが、同じ走査制御信号が入力される。

　図５において、サブ画素回路Ｐｃが７つの薄膜トランジスタ（Ｔ１～Ｔ７）を含む例を示したが、本発明の範囲はこれに限らず、例えば、サブ画素回路が７つより少ないまたは多い薄膜トランジスタを含んでもよい。

　（薄膜トランジスタ層の積層構造）
　図２および図３に示すように、本実施形態１に係る薄膜トランジスタ層４は、支持基板（基板）上のバリア層３上に積層された積層体であり、該積層体は、(i)半導体膜１５を含む半導体層と、(ii)無機絶縁膜１６（ゲート絶縁膜）と、(iii)ゲート電極ＧＥならびに、ゲート配線ＧＨおよび発光制御線ＥＭなどの制御線を含む配線（第１配線）と、(iv)無機絶縁膜１８（層間絶縁膜）と、(v)容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉ（図５参照）などを含む配線（第３配線）と、(vi)無機絶縁膜２０と、(vii)ソース配線ＳＨおよび高電位線ＥＬＶｄｄを含む配線（第２配線）と、(viii)平坦化膜２１と、をこの順に含む。なお、容量配線ＣＳは、ゲート配線ＧＨと同様に、横方向に延伸する配線であり、縦方向に延伸する高電位線ＥＬＶｄｄと同じ高電位側の電源電圧が入力される（図５参照）。

　（形成パターン）
　図６は、図５に示したサブ画素回路Ｐｃを実現する、本実施形態１に係る表示デバイス２の表示領域における、半導体膜１５の形成パターンと、ゲート電極ＧＥ、ゲート配線ＧＨおよび発光制御線ＥＭの形成パターンとの一例を示す概略平面図である。図７は、図５に示したサブ画素回路Ｐｃを実現する、本実施形態１に係る表示デバイス２の表示領域における、半導体膜１５の形成パターンと、ゲート電極ＧＥ、ゲート配線ＧＨおよび発光制御線ＥＭの形成パターンとの別の一例を示す概略平面図である。発明の理解を促進するために、図６および図７において、島状半導体層６０にハッチングを掛けている。図６のＡＡ断面図が図２に対応し、図６のＢＢ断面図が図３に対応し、図６のＤＤ断面図が図８に対応する。

　図６および図７に示すように、本実施形態１に係る表示デバイス２の表示領域において、半導体膜１５の形成パターンは、複数の連結半導体層５０と複数の島状半導体層６０とを形成する。また、サブ画素行Ｐ（ｎ）内に形成された制御線９０は、前段のゲート配線ＧＨ（ｎ－１）を実現する第１制御線９１と、当段のゲート配線ＧＨ（ｎ）を実現する第２制御線９２と、発光制御線ＥＭ（ｎ）を実現する第３制御線９３と、を含む。

　（連結半導体層）
　連結半導体層５０は、サブ画素列にわたって設けられる。各連結半導体層５０の各サブ画素Ｐに設けられる部分は、複数の薄膜トランジスタＴ１～Ｔ７を構成すると共に、構成した複数の薄膜トランジスタＴ１～Ｔ７を連結する。以降、サブ画素列Ｐ（ｍ）に設けられた連結半導体層５０を連結半導体層５０（ｍ）と称する。

　連結半導体層５０（ｍ）は、複数のサブ画素Ｐ（１，ｍ）～（Ｎ，ｍ）に跨って設けられる１つの第１連結半導体層５１（ｍ）と、複数のサブ画素Ｐ（１，ｍ）～（Ｎ，ｍ）の各々に設けられる複数の第２連結半導体層５２（１，ｍ）～５２（Ｎ，ｍ）と、複数のサブ画素Ｐ（１，ｍ）～（Ｎ，ｍ）の各々に設けられる複数の第３連結半導体層５３（１，ｍ）～５３（Ｎ，ｍ）と、を含む。

　第１連結半導体層５１（ｍ）は、略列方向（図６，図７の上下方向）に延伸して、複数のサブ画素Ｐ（１，ｍ）～（Ｎ，ｍ）に跨って設けられている。第１連結半導体層５１（ｍ）は、サブ画素Ｐ（ｎ，ｍ）において、列方向の一方側から他方側に向って（図６，図７の上側から下側に向って）順に、サブ画素Ｐ（ｎ，ｍ）を通る第１制御線９１，第２制御線９２および第３制御線９３と交差し、次段のサブ画素Ｐ（ｎ＋１，ｍ）を通る第１制御線９１から分岐した枝線９４と交差している。第１連結半導体層５１（ｍ）は、第１制御線９１との交差部分で第１薄膜トランジスタＴ１を、第２制御線９２との交差部分で第２薄膜トランジスタＴ２を、第３制御線９３との交差部分で第６薄膜トランジスタＴ６を、枝線９４との交差部分で第７薄膜トランジスタＴ７を構成している。

　第２連結半導体層５２（ｎ，ｍ）は、略列方向に延伸しており、対応する第１連結半導体層５１（ｍ）に対して行方向の一方側（図６，図７の右側）に設けられている。第２連結半導体層５２（ｎ，ｍ）は、第１制御線９１および枝線９４と交差しておらず、列方向の一方側から他方側に向って（図６，図７の上側から下側に向って）順に、第２制御線９２および第３制御線９３と交差している。第２連結半導体層５２（ｎ，ｍ）は、第２制御線９２との交差部分で第３薄膜トランジスタＴ３を、第３制御線９３との交差部分で第５薄膜トランジスタＴ５を構成している。

　第３連結半導体層５３（ｎ，ｍ）は、略行方向（図６，図７の左右方向）に延伸しており、対応する第１連結半導体層５１（ｍ）と対応する第２連結半導体層５２（ｎ，ｍ）との間に設けられている。第３連結半導体層５３（ｎ，ｍ）は、対応する第１連結半導体層５１（ｍ）に対応する第２連結半導体層５２（ｎ，ｍ）を連結する。第３連結半導体層５３（ｎ，ｍ）は、制御線９０の何れとも枝線９４とも交差しておらず、ゲート電極ＧＥと交差している。第３連結半導体層５３（ｎ，ｍ）は、ゲート電極ＧＥと対向するチャネル領域を含んでおり、ゲート電極ＧＥとの交差部分で第４薄膜トランジスタＴ４を構成している。

　図６，図７において、サブ画素Ｐが矩形である例を示したが、本発明の範囲はこれに限らず、サブ画素Ｐが矩形以外の形状および複雑な形状であってもよい。

　図６，図７において、第１連結半導体層５１、第２連結半導体層５２、および第３連結半導体層５３が各々直線状である例を示したが、本発明の範囲はこれに限らない。例えば、第１連結半導体層５１、第２連結半導体層５２、および第３連結半導体層５３の１つ以上が蛇行してもよい。また例えば、連結半導体層５０が第４の、またはそれ以上の連結半導体層を含んでもよい。

　（島状半導体層）
　前述のように、半導体膜１５のうち島状半導体層６０を図６，７にハッチングして示す。島状半導体層６０は、電気的に孤立している。具体的には、島状半導体層６０は、互いから電気的に離間しており、かつ、同層の連結半導体層５０から電気的に離間しており、かつ、その上面および下面は全面的に絶縁層に被覆されている。このように孤立しているため、島状半導体層６０による表示デバイス２の電気回路への影響は、寄生容量だけである。

　図６に示す一例において、サブ画素Ｐ（ｎ，ｍ）における島状半導体層６０は、第１島状半導体層６１、第２島状半導体層６２、第３島状半導体層６３、第４島状半導体層６４、および第５島状半導体層６５を１つずつ含む。サブ画素Ｐ（ｎ，ｍ）における島状半導体層６０は、これに限らず、例えば、図７に示すように、第１島状半導体層６１のみを含んでもよい。

　以降、サブ画素Ｐ（ｎ，ｍ）における島状半導体層６０、第１島状半導体層６１、第２島状半導体層６２、第３島状半導体層６３、第４島状半導体層６４、および第５島状半導体層６５を各々、島状半導体層６０（ｎ，ｍ）、第１島状半導体層６１（ｎ，ｍ）、第２島状半導体層６２（ｎ，ｍ）、第３島状半導体層６３（ｎ，ｍ）、第４島状半導体層６４（ｎ，ｍ）、および第５島状半導体層６５と称する。

　第１島状半導体層６１（ｎ，ｍ）は、支持基板と垂直方向から見る平面視で、第１制御線９１の、(i)連結半導体層５０（ｍ）が含む第１連結半導体層５１（ｍ）と、(ii)連結半導体層５０（ｍ）に行方向の一方側（図６，図７の右側）で隣接する別の連結半導体層５０（ｍ＋１）が含む第１連結半導体層５１（ｍ＋１）と、の間の部分と重畳するように設けられている。すなわち、第１島状半導体層６１（ｎ，ｍ）は、第１制御線９１の部分と重畳するように、サブ画素Ｐ（ｎ，ｍ）の第１薄膜トランジスタＴ１とサブ画素Ｐ（ｎ，ｍ＋１）の第１薄膜トランジスタＴ１との間に設けられている。

　第１島状半導体層６１（ｎ，ｍ）は、図７に示すように、第１制御線９１が列方向に互いに隣接する２つの第２連結半導体層５２（ｎ，ｍ）と第２連結半導体層５２（ｎ－１，ｍ）とを結ぶ仮想線５８と交差する交差部分と少なくとも重畳するように設けられることが好ましい。すなわち、第１島状半導体層６１（ｎ，ｍ）は、第１制御線９１の部分と重畳するように、少なくとも領域Ｃ内に設けられることが好ましい。図６，図７に示す領域Ｃは、列方向に互いと隣接する第２連結半導体層５２の間に位置する。

　第２島状半導体層６２（ｎ，ｍ）は、平面視で第２制御線９２の、(i)連結半導体層５０（ｍ）が含む第１連結半導体層５１（ｍ）と、(ii)同じ連結半導体層５０（ｍ）が含む第２連結半導体層５２（ｎ，ｍ）と、の間の部分と重畳するように設けられている。すなわち、第２島状半導体層６２（ｎ，ｍ）は、第２制御線９２の部分と重畳するように、サブ画素Ｐ（ｎ，ｍ）の第２薄膜トランジスタＴ２と第３薄膜トランジスタＴ３との間に設けられている。

　第３島状半導体層６３（ｎ，ｍ）は、平面視で第２制御線９２の、(i)連結半導体層５０（ｍ）が含む第２連結半導体層５２（ｎ，ｍ）と、(ii)連結半導体層５０（ｍ）に行方向の一方側で隣接する別の連結半導体層５０（ｍ＋１）が含む第１連結半導体層５１（ｍ＋１）と、の間の部分と重畳するように設けられている。すなわち、第３島状半導体層６３（ｎ，ｍ）は、第２制御線９２の部分と重畳するように、サブ画素Ｐ（ｎ，ｍ）の第３薄膜トランジスタＴ３とサブ画素Ｐ（ｎ，ｍ＋１）の第２薄膜トランジスタＴ２との間に設けられている。

　第４島状半導体層６４（ｎ，ｍ）は、平面視で第３制御線９３の、(i)連結半導体層５０（ｍ）が含む第１連結半導体層５１（ｍ）と、(ii)同じ連結半導体層５０（ｍ）が含む第２連結半導体層５２（ｎ，ｍ）と、の間の部分と重畳するように設けられている。すなわち、第４島状半導体層６４（ｎ，ｍ）は、第３制御線９３の部分と重畳するように、サブ画素Ｐ（ｎ，ｍ）の第６薄膜トランジスタＴ６と、サブ画素Ｐ（ｎ，ｍ＋１）の第５薄膜トランジスタＴ５と、の間に設けられている。

　第５島状半導体層６５（ｎ，ｍ）は、平面視で第３制御線９３の、(i)連結半導体層５０（ｍ）が含む第２連結半導体層５２（ｎ，ｍ）と、(ii)連結半導体層５０（ｍ）に行方向の一方側で隣接する別の連結半導体層５０（ｍ＋１）が含む第１連結半導体層５１（ｍ＋１）と、の間の部分と重畳するように設けられている。すなわち、第５島状半導体層６５（ｎ，ｍ）は、第３制御線９３の部分と重畳するように、サブ画素Ｐ（ｎ，ｍ）の第５薄膜トランジスタＴ５とサブ画素Ｐ（ｎ，ｍ＋１）の第６薄膜トランジスタＴ６との間に設けられている。

　なお、本明細書における「重畳」は、そうではないと言及している場合を除いて、平面視で完全に一致する場合以外も包含する。例えば、島状半導体層６０の一部が対応する制御線９０の部分の下に隠れ、島状半導体層６０の残りの部分が対応する制御線９０の部分からはみ出ている場合を包含する。

　（島状半導体層の効果）
　発明者らが得た前述の知見によれば、島状半導体層６０（ｎ，ｍ）は、その上の無機絶縁膜１６に亀裂が発生および成長することを防止する。したがって、図６，図７に示す島状半導体層６０は、対応する制御線９０の部分の下の無機絶縁膜１６に亀裂が発生および成長することを防止するので、その結果、対応する制御線９０が断線することを防止できる。

　また、発明者らが得た別の前述の知見によれば、比較例において、図４の領域Ｃに亀裂の多くが存在し、その結果、第１制御線１９１も最も多く断線していた。したがって、図７に示すように、島状半導体層６０が第１島状半導体層６１のみを含み、第１島状半導体層６１を領域Ｃにのみ設けてもよい。この場合、島状半導体層６０による寄生容量を抑制しつつ、無機絶縁膜１６の亀裂の発生および成長を高い確度で防止することができる。その結果、亀裂による第１制御線９１の断線を高い確度で防止することができる。

　一方、図６に示すように、その下に連結半導体層５０がない制御線９０の部分の可能な限り広い範囲に島状半導体層６０が重畳するように、島状半導体層６０を設けてもよい。この場合、図７に示す場合よりも、島状半導体層６０による寄生容量が大きいが、しかし、無機絶縁膜１６の亀裂の発生および成長を確実に防止することができる。その結果、亀裂による第１制御線９１の断線を確実に防止することができ、第２制御線９２および第３制御線９３の断線も確実に防止することができる。加えて、図６に示す島状半導体層６０は、列方向に並んでいる。このため、島状半導体層６０が設けられない従来構成と比較して、支持基板（基板）と樹脂層１２とバリア層３とを含む積層体が列方向に反り難い。したがって、無機絶縁膜１６の形成時の反りが抑制されるので、無機絶縁膜１６に亀裂が発生しにくい。

　島状半導体層６０の構成は、図６，図７に示す構成に限らず、例えば、図６と図７との間の中間的な構成であってもよい。

　（島状半導体層の幅）
　図８は、図６，図７に示した島状半導体層６０の制御線９０の部分に対する重畳の一例を示す概略断面図および概略平面図である。図８の概略断面図は、列方向に沿った断面、例えば、図６のＤＤ断面を示す。

　図８に示す島状半導体層６０の幅Ｌ２は、制御線９０の部分の幅Ｌ１よりも大きい（Ｌ２＞Ｌ１）。なお、島状半導体層６０の幅Ｌ２および制御線９０の幅Ｌ１は、列方向の寸法である。このため、島状半導体層６０は、制御線９０の列方向の両端部および中央部と平面視で重畳している。

　図９は、島状半導体層６０の制御線９０の部分に対する重畳の別の一例を示す概略断面図および概略平面図である。図９の概略断面図も、列方向に沿った断面を示す。

　図９に示す島状半導体層６０の幅Ｌ２は、制御線９０の幅Ｌ１よりも小さい（Ｌ２＜Ｌ１）。このため、島状半導体層６０は、制御線９０の列方向の中央部と平面視で重畳しているが、しかし、制御線９０の列方向の両端部と平面視で重畳していない。このため、図９に示す構成では、図８に示す構成よりも、島状半導体層６０と制御線９０との間に形成される寄生容量が小さい。

　また、図９に示す島状半導体層６０は、制御線９０の中央部の下の無機絶縁膜１６に亀裂が発生および成長することを防止するので、その結果、制御線９０が断線することを防止できる。このため、図９に示す構成は、図８に示す構成よりも、島状半導体層６０による寄生容量を低減でき、かつ、図８に示す構成と同様に、無機絶縁膜１６の亀裂による制御線９０の断線を防止することができる。

　図１０は、島状半導体層６０の制御線９０の部分に対する重畳のさらに別の一例を示す概略断面図および概略平面図である。図１０の概略断面図も、列方向に沿った断面を示す。

　図１０に示す島状半導体層６０は、列方向に互いから離間している１対の島状半導体層６０ａ，６０ｂから成る。島状半導体層６０全体の幅Ｌ２は、制御線９０の幅Ｌ１より大きい（Ｌ２＞Ｌ１）が、同時に、一方の島状半導体層６０ａの幅Ｌ３および他方の島状半導体層６０ｂの幅Ｌ４は、制御線９０の幅Ｌ１よりも小さい（Ｌ３＜Ｌ１，Ｌ４＜Ｌ１）。このため、平面視で、一方の島状半導体層６０ａは、制御線９０の列方向の一方側（図１０の上側）の端部と重畳し、他方の島状半導体層６０ｂは、制御線９０の列方向の前記一方側の反対の他方側（図１０の下側）の端部と重畳している。島状半導体層６０全体は、制御線９０の列方向の両端部と平面視で重畳しているが、しかし、制御線９０の列方向の中央部と平面視で重畳していない。このため、図１０に示す構成では、図８に示す構成よりも、島状半導体層６０と制御線９０との間に形成される寄生容量が小さい。

　また、図１０に示す島状半導体層６０は、制御線９０の両端部の下の無機絶縁膜１６に亀裂が発生および成長することを防止するので、その結果、制御線９０が断線することを防止できる。このため、図１０に示す構成は、図８に示す構成よりも、島状半導体層６０による寄生容量を低減でき、かつ、図８に示す構成と同様に、無機絶縁膜１６の亀裂による制御線９０の断線を防止することができる。

　図８～図１０の何れの構成の島状半導体層６０を備える場合も、図４の比較例と比較して、本実施形態１に係る表示デバイス２は、無機絶縁膜１６に亀裂が発生して成長する確率が低く、その結果、制御線９０の断線の発生率が低いので、製造歩留りが高い。

　（島状半導体層の形成）
　図１１は、薄膜トランジスタ層４を形成するステップＳ３の一例を示すフローチャートである。

　図１１に示すように、バリア層３を形成するステップＳ２に続いて、半導体膜１５と同材料の半導体層を成膜し（ステップＳ２２）、フォトリソグラフィ技術およびエッチング技術などを用いて、その半導体層を連結半導体層５０および島状半導体層６０の形成パターンにパターニングする（ステップＳ２３）。続いてゲート絶縁膜として無機絶縁膜１６を成膜し（ステップＳ２４）する。ステップＳ２４において、連結半導体層５０および島状半導体層６０は、無機絶縁膜１６の各々の上の部分に、亀裂が発生および成長することを防止する。

　続いて、第１金属層を成膜し（ステップＳ２５）、フォトリソグラフィ技術およびエッチング技術などを用いて、第１金属層をゲート電極ＧＥと、ゲート配線ＧＨおよび発光制御線ＥＭなどの制御線９０との形成パターンにパターニングする（ステップＳ２６）。

　そして、ゲート電極ＧＥおよび制御線９０をマスクとして利用して、連結半導体層５０および島状半導体層６０に不純物イオンのドーピングを行う。これによって、連結半導体層５０のうち、ゲート電極ＧＥまたは制御線９０と交差してその下に隠れる部分１５ａは、ドーピングされないので、半導体として機能する部分１５ａとして残り、第１薄膜トランジスタＴ１～第７薄膜トランジスタＴ７のチャネル領域として機能する。同時に、連結半導体層５０の残りの部分１５ｂは、ドーピングされて、良導体として機能するように変質（すなわち、導体化）し、第１薄膜トランジスタＴ１～第７薄膜トランジスタＴ７のドレイン端子およびソース端子、ならびに配線として機能する。

　続いて、第１層間絶縁膜として無機絶縁膜１８を成膜し（ステップＳ２８）、無機絶縁膜１８にコンタクトホールを形成し（ステップＳ２９）、第２金属層を成膜し（ステップＳ３０）、フォトリソグラフィ技術およびエッチング技術などを用いて、第２金属層を容量電極ＣＥ、容量配線ＣＳおよび初期化電位線Ｖｉｎｉなどの形成パターンにパターニングする（ステップＳ３１）。

　続いて、第２層間絶縁膜として無機絶縁膜２０を成膜し（ステップＳ３２）、無機絶縁膜２０にコンタクトホールを形成し（ステップＳ３３）、第３金属層を成膜し（ステップＳ３４）、フォトリソグラフィ技術およびエッチング技術などを用いて、第３金属層をソース配線ＳＨおよび高電位線ＥＬＶｄｄなどの形成パターンにパターニングする（ステップＳ３５）。

　最後に、平坦化膜２１を形成し（ステップＳ３６）て、発光素子層５を形成するステップＳ４に続く。

　〔実施形態２〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

　図１２は、本実施形態２に係る半導体膜１５の形成パターンと制御線９０の形成パターンとの一例を示す概略平面図である。図１３は、本実施形態２に係る半導体膜１５の形成パターンと制御線９０の形成パターンとの別の一例を示す概略平面図である。発明の理解を促進するために、図１２，図１３において、島状半導体層６０にハッチングを掛けている。

　前述の実施形態１に係る図６，図７に示した形成パターンの直線状部分は、蛇行してもよい。図１２，１３は、連結半導体層５０が蛇行するまたは蛇行する部分を有する場合の本発明に係る構成の一例を説明するために、第２薄膜トランジスタＴ２および第６薄膜トランジスタＴ６に関連する構成要素を抜き出して、その他の構成要素を簡略化した平面図である。

　本実施形態２に係る表示デバイス２では、図１２，図１３に示すように、複数組の制御線９０が列方向に延伸しており、複数のデータ信号線（不図示）が行方向に延伸しており、連結半導体層５０が略列方向に延伸している。

　以降、注目するサブ画素Ｐを、「第１サブ画素Ｐ１」と称する。また、第１サブ画素Ｐ１に行方向の一方側（図１２，図１３の右側）で隣接するサブ画素Ｐを「第２サブ画素Ｐ２」と称する。

　各連結半導体層５０は、複数の第１連結半導体層５４と、複数の第２連結半導体層５５と、複数の第３連結半導体層５６と、を含む。

　１つの連結半導体層５０が含む複数の第１連結半導体層５４は、列方向（図１２，図１３の上下方向）に各々延伸し、列方向に整列して互いから離間している。１つの連結半導体層５０が含む複数の第２連結半導体層５５は、列方向に各々延伸し、列方向に整列して互いから離間しており、対応する第１連結半導体層５４に対して列方向にずれて行方向（図１２，図１３の左右方向）の一方側（図１２，図１３の右側）に設けられている。第３連結半導体層５６は、行方向に各々延伸し、対応する第１連結半導体層５４の列方向の一方側の端部（上端部）に対応する第２連結半導体層５５の列方向の他方側の端部（下端部）を連結しているか、または、対応する第１連結半導体層５４の列方向の他方側の端部（下端部）に対応する第２連結半導体層５５の列方向の一方側の端部（上端部）を連結している。その結果、本実施形態２に係る連結半導体層５０は、一筆書きに蛇行しながら、列方向に並ぶ複数のサブ画素Ｐに跨って設けられている。

　第１連結半導体層５４は、第１制御線９１と交差せず、第３制御線９３と交差して、第３制御線９３との交差部分で、第６薄膜トランジスタＴ６を構成している。第２連結半導体層５５は、第３制御線９３と交差せず、第１制御線９１と交差して、第１制御線９１との交差部分で、第２薄膜トランジスタＴ２を構成している。

　本実施形態２に係る島状半導体層６０は、第１制御線９１の部分と重畳する第６島状半導体層６６と、第３制御線９３の部分と重畳する第７島状半導体層６７と、を含む。

　（第６島状半導体層）
　第６島状半導体層６６は、図１２に示すように、第１制御線９１の、第１サブ画素Ｐ１の第２連結半導体層５５と第２サブ画素Ｐ２の第２連結半導体層５５との間の部分に重畳するように設けられる。すなわち、第６島状半導体層６６は、第１制御線９１の部分と重畳するように、第１サブ画素Ｐ１の第２薄膜トランジスタＴ２と第２サブ画素Ｐ３の第２薄膜トランジスタＴ２との間に設けられている。図６と図１２とを対照して、図１２に示す第６島状半導体層６６は、図６に示す第２島状半導体層６２および第３島状半導体層６３に対応する。

　図１２は、その下に連結半導体層５０がない第１制御線９１の部分の可能な限り広い範囲に第６島状半導体層６６が重畳するように、第６島状半導体層６６を設けた構成を示す。この構成では、第６島状半導体層６６による寄生容量が大きいが、しかし、無機絶縁膜１６の亀裂の発生および成長を確実に防止することができる。その結果、亀裂による第１制御線９１の断線を確実に防止することができる。加えて、図１２に示す構成は、島状半導体層６０が列方向に延伸して並んでいるため、島状半導体層が設けられない従来構成と比較して、支持基板と樹脂層１２とバリア層３とを含む積層体が列方向に反り難い。したがって、反りが抑制されるので、無機絶縁膜１６に亀裂が発生しにくい。

　あるいは、第６島状半導体層６６は、図１３に示すように、第１制御線９１の、列方向に互いに隣接する２つの第１連結半導体層５４を結ぶ第１仮想線５７と交差する第１交差部分とのみ、重畳するように設けられてもよい。図１３に示す構成では、第６島状半導体層６６による寄生容量を図１２に示す構成よりも低減しつつ、無機絶縁膜１６の亀裂の発生および成長を高い確度で防止することができる。その結果、無機絶縁膜１６の亀裂による制御線９０の断線を高い確度で防止することができる。なぜならば、発明者らが得た前述の知見によれば、亀裂は、第１仮想線５７内および後述の第２仮想線５８内で発生および成長しやすいからである。図１３において、第１仮想線５７および後述の第２仮想線５８の輪郭の一部を一点鎖線で示す。

　あるいは、第６島状半導体層６６は、図１２と図１３との間の中間的構成に設けられてもよい。

　（第７島状半導体層６７）
　第７島状半導体層６７は、図１２に示すように、第３制御線９３の、第１サブ画素Ｐ１の第１連結半導体層５４と第２サブ画素Ｐ２の第１連結半導体層５４との間の部分に重畳するように設けられる。すなわち、第７島状半導体層６７は、第３制御線９３の部分と重畳するように、第１サブ画素Ｐ１の第６薄膜トランジスタＴ６と第２サブ画素Ｐ２の第６薄膜トランジスタＴ６との間に設けられている。図６と図１２とを対照して、図１２に示す第７島状半導体層６７は、図６に示す第４島状半導体層６４および第５島状半導体層６５に対応する。

　第７島状半導体層６７は、第６島状半導体層６６と同様に、図１２に示すように、その下に連結半導体層５０がない第３制御線９３の部分の可能な限り広い範囲に重畳するように設けられてもよく、あるいは、図１３に示すように、第３制御線９３の、列方向に互いに隣接する２つの第２連結半導体層５５を結ぶ第２仮想線５８と交差する第２交差部分とのみ、重畳するように設けられてもよく、あるいは、図１２と図１３との間の中間的構成に設けられてもよい。

　〔まとめ〕
　本発明の態様１に係る表示装置は、基板、半導体層、ゲート絶縁膜、第１配線、第１層間絶縁膜、および第２配線がこの順に設けられ、表示領域と、前記表示領域を囲む額縁領域と、を備え、前記表示領域に、前記第１配線に含まれると共に、行方向に延伸する複数の制御線と、前記第２配線に含まれると共に、前記行方向と異なる列方向に延伸する複数のデータ信号線と、前記複数の制御線と前記複数のデータ信号線との交差に対応する複数のサブ画素と、前記複数のサブ画素に対応する複数の発光素子と、を含み、前記表示領域に、前記半導体層に含まれると共に、前記複数の制御線および前記複数のデータ信号線から電気的に離間した島状の島状半導体層をさらに含み、前記島状半導体層は、前記基板と垂直方向から見る平面視で、前記複数の制御線のうちの１つの制御線と重畳するように設けられている構成である。

　本発明の態様２に係る表示装置は、上記態様１において、前記複数のサブ画素は、前記列方向に整列する複数のサブ画素を含む複数のサブ画素列を構成し、前記半導体層は、前記島状半導体層から電気的に離間した複数の連結半導体層を含み、各連結半導体層は、複数の薄膜トランジスタを構成すると共に、前記複数のサブ画素列のうちの１つのサブ画素列に含まれる複数のサブ画素にまたがって設けられる構成であってもよい。

　本発明の態様３に係る表示装置は、上記態様２において、前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の連結半導体層のうちの前記行方向で互いに隣接する２つの連結半導体層の間の部分と重畳するように設けられている構成であってもよい。

　本発明の態様４に係る表示装置は、上記態様２において、各連結半導体層は、複数の第１連結半導体層と、前記複数の第１連結半導体層に対して前記行方向の一方側に設けられた複数の第２連結半導体層と、を有する構成であってもよい。

　本発明の態様５に係る表示装置は、上記態様４において、前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の第１連結半導体層のうちの前記列方向に互いに隣接する２つの第１連結半導体層を結ぶ第１仮想線と交差する第１交差部分と重畳するように設けられている構成であってもよい。

　本発明の態様６に係る表示装置は、上記態様４において、前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の第２連結半導体層のうちの前記列方向に互いに隣接する２つの第２連結半導体層を結ぶ第２仮想線と交差する第２交差部分と重畳するように設けられて構成であってもよい。

　本発明の態様７に係る表示装置は、上記態様２において、前記複数の制御線は、複数の走査制御線および複数の発光制御線を含み、各連結半導体層は、該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素に跨って設けられると共に、前記複数の走査制御線および前記複数の発光制御線と交差する第１連結半導体層と、該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素の各々に設けられると共に、対応する第１連結半導体層に対して前記行方向の一方側に設けられており、対応する走査制御線および対応する発光制御線と交差する複数の第２連結半導体層と、該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素の各々に設けられると共に、前記第１連結半導体層に対応する第２連結半導体層を連結する複数の第３連結半導体層と、を含み、前記第１配線は、前記複数の薄膜トランジスタの１つを構成するゲート電極を含み、前記第３連結半導体層は、前記ゲート電極と対向するチャネル領域を含む構成であってもよい。

　本発明の態様８に係る表示装置は、上記態様７において、前記島状半導体層は、前記平面視で、前記複数の走査制御線のうちの１つの走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、の間の部分と重畳するように設けられる構成であってもよい。

　本発明の態様９に係る表示装置は、上記態様７において、前記島状半導体層は、複数の前記走査制御線のうちの１つの走査制御線に対応し、前記平面視で、前記複数の走査制御線のうちの１つの走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられる構成であってもよい。

　本発明の態様１０に係る表示装置は、上記態様７において、前記島状半導体層は、前記平面視で、前記複数の発光制御線のうちの１つの発光制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、の間の部分と重畳するように設けられる構成であってもよい。

　本発明の態様１１に係る表示装置は、上記態様７において、前記島状半導体層は、前記平面視で、前記複数の発光制御線のうちの１つの発光制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられる構成であってもよい。

　本発明の態様１２に係る表示装置は、上記態様７において、前記複数の制御線は、前段の走査信号が入力される複数の走査制御線をさらに含み、前記島状半導体層は、前記平面視で、前記前段の走査信号が入力される複数の走査制御線のうちの１つの前段の走査信号が入力される走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられる構成であってもよい。

　本発明の態様１３に係る表示装置は、上記態様７において、前記島状半導体層は、前記平面視で前記１つの制御線の、前記列方向に互いに隣接する２つの前記第２連結半導体層を結ぶ第２仮想線と交差する第２交差部分と重畳するように設けられる構成であってもよい。

　本発明の態様１４に係る表示装置は、上記態様１において、前記島状半導体層は、前記列方向に互いから離間して設けられた１対の島状半導体層を含み、前記１対の島状半導体層の一方は、前記１つの制御線の前記列方向の一方側の端部に、重畳し、前記１対の島状半導体層の他方は、前記１つの制御線の前記列方向の前記一方側の反対の他方側の端部に、重畳する構成であってもよい。

　本発明の態様１５に係る表示装置は、上記態様１において、前記島状半導体層の幅は、前記１つの制御線の幅よりも大きい構成であってもよい。

　本発明の態様１６に係る表示装置は、上記態様１において、前記島状半導体層の幅は、前記１つの制御線の幅よりも小さい構成であってもよい。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

２　表示デバイス（表示装置）
１５　半導体膜（チャネル領域）
１６　無機絶縁膜（ゲート絶縁膜）
１８　無機絶縁膜（層間絶縁膜）
５０　連結半導体層
５１，５４　第１連結半導体層
５２，５５　第２連結半導体層
５３，５６　第３連結半導体層
５７　第１仮想線
５８　第２仮想線
６０，６０ａ，６０ｂ　島状半導体層
６１　第１島状半導体層（島状半導体層）
６２　第２島状半導体層（島状半導体層）
６３　第３島状半導体層（島状半導体層）
６４　第４島状半導体層（島状半導体層）
６５　第５島状半導体層（島状半導体層）
６６　第６島状半導体層（島状半導体層）
６７　第７島状半導体層（島状半導体層）
９０　制御線
９１　第１制御線（制御線）
９２　第２制御線（制御線）
９３　第３制御線（制御線）
ＥＬＶｄｄ　高電位線（第２配線）
ＥＭ　発光制御線（第１配線，制御線）
ＥＳ　発光素子
ＧＥ　ゲート電極（第１配線）
ＧＨ　ゲート配線（第１配線，制御線，走査制御線）
ＧＨ（ｎ）　ゲート配線（第１配線，制御線，走査制御線）
ＧＨ（ｎ－１）　ゲート配線（第１配線，制御線，前段の走査制御線）
Ｐ　サブ画素
ＳＨ　ソース配線（第２配線，データ信号線）
Ｔ１　第１薄膜トランジスタ（トランジスタ）
Ｔ２　第２薄膜トランジスタ（トランジスタ）
Ｔ３　第３薄膜トランジスタ（トランジスタ）
Ｔ４　第４薄膜トランジスタ（トランジスタ）
Ｔ５　第５薄膜トランジスタ（トランジスタ）
Ｔ６　第６薄膜トランジスタ（トランジスタ）
Ｔ７　第７薄膜トランジスタ（トランジスタ）
Ｌ１　制御線の幅
Ｌ２　島状半導体層の幅

Claims (16)

1. 　基板、半導体層、ゲート絶縁膜、第１配線、層間絶縁膜、および第２配線がこの順に設けられ、
   　表示領域と、前記表示領域を囲む額縁領域と、を備え、
   　前記表示領域に、
   　　前記第１配線に含まれると共に、行方向に延伸する複数の制御線と、
   　　前記第２配線に含まれると共に、前記行方向と異なる列方向に延伸する複数のデータ信号線と、
   　　前記複数の制御線と前記複数のデータ信号線との交差に対応する複数のサブ画素と、
   　　前記複数のサブ画素に対応する複数の発光素子と、を含み、
   　前記表示領域に、前記半導体層に含まれると共に、前記複数の制御線および前記複数のデータ信号線から電気的に離間した島状の島状半導体層をさらに含み、
   　前記島状半導体層は、前記基板と垂直方向から見る平面視で、前記複数の制御線のうちの１つの制御線と重畳するように設けられていることを特徴とする表示装置。
2. 　前記複数のサブ画素は、前記列方向に整列する複数のサブ画素を含む複数のサブ画素列を構成し、
   　前記半導体層は、前記島状半導体層から電気的に離間した複数の連結半導体層を含み、
   　各連結半導体層は、複数の薄膜トランジスタを構成すると共に、前記複数のサブ画素列のうちの１つのサブ画素列に含まれる複数のサブ画素に跨って設けられることを特徴とする請求項１に記載の表示装置。
3. 　前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の連結半導体層のうちの前記行方向で互いに隣接する２つの連結半導体層の間の部分と重畳するように設けられていることを特徴とする請求項２に記載の表示装置。
4. 　各連結半導体層は、
   　　複数の第１連結半導体層と、
   　　前記複数の第１連結半導体層に対して前記行方向の一方側に設けられた複数の第２連結半導体層と、を有することを特徴とする請求項２に記載の表示装置。
5. 　前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の第１連結半導体層のうちの前記列方向に互いに隣接する２つの第１連結半導体層を結ぶ第１仮想線と交差する第１交差部分と重畳するように設けられていることを特徴とする請求項４に記載の表示装置。
6. 　前記島状半導体層は、前記平面視で、前記１つの制御線の、前記複数の第２連結半導体層のうちの前記列方向に互いに隣接する２つの第２連結半導体層を結ぶ第２仮想線と交差する第２交差部分と重畳するように設けられていることを特徴とする請求項４に記載の表示装置。
7. 　前記複数の制御線は、複数の走査制御線および複数の発光制御線を含み、
   　各連結半導体層は、
   　　該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素に跨って設けられると共に、前記複数の走査制御線および前記複数の発光制御線と交差する第１連結半導体層と、
   　　該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素の各々に設けられると共に、対応する第１連結半導体層に対して前記行方向の一方側に設けられており、対応する走査制御線および対応する発光制御線と交差する複数の第２連結半導体層と、
   　　該連結半導体層が対応するサブ画素列に含まれる複数のサブ画素の各々に設けられると共に、前記第１連結半導体層に対応する第２連結半導体層を連結する複数の第３連結半導体層と、を含み、
   　前記第１配線は、前記複数の薄膜トランジスタの１つを構成するゲート電極を含み、
   　前記第３連結半導体層は、前記ゲート電極と対向するチャネル領域を含むことを特徴とする請求項２に記載の表示装置。
8. 　前記島状半導体層は、前記平面視で、前記複数の走査制御線のうちの１つの走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、の間の部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
9. 　前記島状半導体層は、前記平面視で、前記複数の走査制御線のうちの１つの走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
10. 　前記島状半導体層は、前記平面視で、前記複数の発光制御線のうちの１つの発光制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、の間の部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
11. 　前記島状半導体層は、前記平面視で、前記複数の発光制御線のうちの１つの発光制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記複数の第２連結半導体層のうちの１つの第２連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
12. 　前記複数の制御線は、前段の走査信号が入力される複数の走査制御線をさらに含み、
    　前記島状半導体層は、前記平面視で、前記前段の走査信号が入力される複数の走査制御線のうちの１つの前段の走査信号が入力される走査制御線の、(i)前記複数の連結半導体層のうちの１つの連結半導体層が含む前記第１連結半導体層と、(ii)前記複数の連結半導体層のうちの前記１つの連結半導体層に前記行方向の前記一方側で隣接する別の１つの連結半導体層が含む前記第１連結半導体層と、の間の部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
13. 　前記島状半導体層は、前記平面視で前記１つの制御線の、前記列方向に互いに隣接する２つの前記第２連結半導体層を結ぶ第２仮想線と交差する第２交差部分と重畳するように設けられることを特徴とする請求項７に記載の表示装置。
14. 　前記島状半導体層は、前記列方向に互いから離間して設けられた１対の島状半導体層を含み、
    　前記１対の島状半導体層の一方は、前記１つの制御線の前記列方向の一方側の端部に、重畳し、
    　前記１対の島状半導体層の他方は、前記１つの制御線の前記列方向の前記一方側の反対の他方側の端部に、重畳することを特徴とする請求項１に記載の表示装置。
15. 　前記島状半導体層の幅は、前記１つの制御線の幅よりも大きいことを特徴とする請求項１に記載の表示装置。
16. 　前記島状半導体層の幅は、前記１つの制御線の幅よりも小さいことを特徴とする請求項１に記載の表示装置。

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