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WO2020110719A1 - 窒化物系半導体発光素子及びその製造方法 - Google Patents

窒化物系半導体発光素子及びその製造方法 Download PDF

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WO2020110719A1
WO2020110719A1 PCT/JP2019/044457 JP2019044457W WO2020110719A1 WO 2020110719 A1 WO2020110719 A1 WO 2020110719A1 JP 2019044457 W JP2019044457 W JP 2019044457W WO 2020110719 A1 WO2020110719 A1 WO 2020110719A1
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WO
WIPO (PCT)
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nitride
type
layer
based semiconductor
side electrode
Prior art date
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Application number
PCT/JP2019/044457
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English (en)
French (fr)
Inventor
昇 井上
真治 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Panasonic Semiconductor Solutions Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Semiconductor Solutions Co Ltd filed Critical Panasonic Semiconductor Solutions Co Ltd
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Publication of WO2020110719A1 publication Critical patent/WO2020110719A1/ja
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    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
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    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material

Definitions

  • the present disclosure relates to a nitride semiconductor light emitting device and a method for manufacturing the same.
  • GaN gallium nitride
  • the above-mentioned conventional semiconductor light emitting device has a problem that the device voltage rises during operation at a large current density or during high temperature operation.
  • the present disclosure provides a nitride-based semiconductor light-emitting device having stable voltage characteristics during operation at high current density or at high temperature operation, and a method for manufacturing the same.
  • a nitride-based semiconductor light-emitting device includes a first n-type nitride-based semiconductor layer containing a group IV n-type impurity, and the first n-type nitride-based semiconductor layer.
  • a peak concentration of the group IV n-type impurity in the surface layer region is 1.0 ⁇ 10 21 cm ⁇ 3 or more, and a peak concentration of the halogen element in the surface layer region is 10% or more of the peak concentration of the group IV n-type impurity in the surface layer region, and the concentration of the group IV n-type impurity in the inner region is lower than the concentration of the group IV n-type impurity in the surface layer region.
  • a method for manufacturing a nitride-based semiconductor light-emitting device includes a step of dry-etching an n-type nitride-based semiconductor layer with plasma containing a group IV n-type impurity and a halogen element, A step of forming an n-side electrode on the surface of the n-type nitride-based semiconductor layer exposed to the plasma in the etching step, in a surface layer region of the n-type nitride-based semiconductor layer including the surface.
  • the peak concentration of the group IV n-type impurity is 1.0 ⁇ 10 21 cm ⁇ 3 or more, and the peak concentration of the halogen element in the surface layer region is the peak concentration of the group IV n-type impurity in the surface layer region. It is 10% or more.
  • a method for manufacturing a nitride-based semiconductor light-emitting device includes a step of dry-etching an n-type nitride-based semiconductor layer with plasma containing a group IV n-type impurity and a halogen element, Forming an n-side electrode on the surface of the n-type nitride-based semiconductor layer exposed to the plasma in the etching step, the n-type nitride-based semiconductor layer including Ga, and performing the dry etching.
  • the peak intensity of the first emission peak due to Ga is smaller than the peak intensity of the second emission peak due to the group IV n-type impurity or the halogen element.
  • a nitride-based semiconductor light emitting device having stable voltage characteristics during operation at a large current density or during high temperature operation, and a method for manufacturing the same.
  • FIG. 1 is a sectional view showing the structure of the semiconductor laser device according to the first embodiment.
  • FIG. 2 is a diagram showing the Si concentration near the interface between the n-side electrode and the n-type semiconductor of the semiconductor laser device according to the first embodiment.
  • FIG. 3 is a diagram showing the Cl concentration near the interface between the n-side electrode and the n-type semiconductor of the semiconductor laser device according to the first embodiment.
  • FIG. 4 is a diagram showing a voltage increase rate when the semiconductor laser device according to the first embodiment operates at a large current density.
  • FIG. 5 is a diagram showing a voltage increase rate during high temperature operation of the semiconductor laser device according to the first embodiment.
  • FIG. 1 is a sectional view showing the structure of the semiconductor laser device according to the first embodiment.
  • FIG. 2 is a diagram showing the Si concentration near the interface between the n-side electrode and the n-type semiconductor of the semiconductor laser device according to the first embodiment.
  • FIG. 3 is a diagram showing the Cl concentration near the interface between the n
  • FIG. 6 is a diagram showing the Cl concentration in the vicinity of the interface between the p-side electrode and the p-type semiconductor of the semiconductor laser device according to the first embodiment.
  • FIG. 7 is a flowchart showing the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8A is a cross-sectional view for explaining a semiconductor film laminating step included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8B is a cross-sectional view for explaining the ridge forming step included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8C is a sectional view for explaining the step of forming the current block layer, which is included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8A is a cross-sectional view for explaining a semiconductor film laminating step included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8B is a cross-sectional view for explaining the ridge forming step included in the method
  • FIG. 8D is a sectional view for explaining the step of forming the p-side electrode, which is included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8E is a sectional view for illustrating the step of forming the adhesion auxiliary layer, which is included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8F is a sectional view for explaining the step of forming the p-side pad electrode, which is included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8G is a cross-sectional view for explaining the step of polishing the n-type nitride semiconductor substrate included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 8H is a sectional view for illustrating the dry etching step of the n-type nitride semiconductor substrate included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 9 is a diagram schematically showing the movement of atoms or ions in the dry etching step included in the method for manufacturing a semiconductor laser device according to the first embodiment.
  • FIG. 10 is a diagram showing an emission spectrum of plasma at the end of the dry etching step included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 11 is a diagram showing a temporal change in the peak intensity of the emission peak in the dry etching step included in the method for manufacturing the semiconductor laser device according to the first embodiment.
  • FIG. 9 is a diagram schematically showing the movement of atoms or ions in the dry etching step included in the method for manufacturing a semiconductor laser device according to the first embodiment.
  • FIG. 10 is a diagram showing an emission spectrum of plasma at the end of the dry etching step included in the method
  • FIG. 12 is a diagram showing a time change of the peak intensity of the emission peak in the dry etching step included in the method for manufacturing the semiconductor laser device according to the comparative example.
  • FIG. 13 is a sectional view showing an example of mounting the semiconductor laser device according to the first embodiment on a submount.
  • FIG. 14 is a sectional view of the light emitting diode element according to the second embodiment.
  • FIG. 15 is a flowchart showing a method for manufacturing the light emitting diode element according to the second embodiment.
  • FIG. 16A is a cross-sectional view for explaining a semiconductor layer stacking step included in the method for manufacturing the light-emitting diode element according to the second embodiment.
  • FIG. 16B is a cross-sectional view for explaining the dry etching step of the semiconductor layer, which is included in the method for manufacturing the light emitting diode element according to the second embodiment.
  • a nitride-based semiconductor light-emitting device includes a first n-type nitride-based semiconductor layer containing a group IV n-type impurity, and an n-side electrode in contact with the first n-type nitride-based semiconductor layer.
  • the first n-type nitride-based semiconductor layer is in contact with the n-side electrode, a surface layer region containing a halogen element, and an internal region of the surface layer region located opposite to the n-side electrode.
  • a peak concentration of the group IV n-type impurity in the surface layer region is 1.0 ⁇ 10 21 cm ⁇ 3 or more, and a peak concentration of the halogen element in the surface layer region is The concentration is 10% or more of the peak concentration of the group n-type impurity, and the concentration of the group IV n-type impurity in the internal region is lower than the concentration of the group IV n-type impurity in the surface layer region.
  • the peak concentration of the halogen element contained in the surface region is high, it is possible to suppress the diffusion of the group IV n-type impurities contained in the inner region to the n-side electrode.
  • the diffusion of the group IV n-type impurity it is possible to suppress an increase in resistance in the connection portion between the first n-type nitride semiconductor layer and the n-side electrode, and realize a good ohmic contact. Therefore, a nitride-based semiconductor light emitting device having stable voltage characteristics during operation at a large current density or at high temperature operation is realized.
  • the nitride-based semiconductor light emitting device may be used with a current density of the surface layer region of 0.47 kAcm ⁇ 2 or more.
  • the heat generation of the nitride-based semiconductor light-emitting device due to the large current increases, and the heat generation causes diffusion of group IV n-type impurities contained in the internal region to the n-side electrode. Also increases.
  • diffusion of a group IV n-type impurity to the n-side electrode is suppressed, so that when operating at a large current density of 0.47 kAcm ⁇ 2 or more. Also, the operating voltage can be stabilized.
  • the nitride semiconductor light emitting device according to one aspect of the present disclosure may be used at an operating temperature of 67° C. or higher.
  • the diffusion of group IV n-type impurities contained in the internal region to the n-side electrode also increases at high temperature operation of 67°C or higher.
  • diffusion of Group IV n-type impurities to the n-side electrode is suppressed, so that the operating voltage is stable even at a high temperature operation of 67° C. or higher.
  • the thickness of the surface layer region may be 1 nm or more and less than 100 nm.
  • the thickness of the surface layer region is 1 nm or more, it is possible to sufficiently secure the thickness of the surface layer region for suppressing the diffusion of the n-type impurity to the n-side electrode. Further, when the thickness of the surface layer region is less than 100 nm, the increase in defects of the first n-type nitride semiconductor layer due to the halogen element can be suppressed, and the deterioration of ohmic contact can be suppressed.
  • the n-side electrode is at least one selected from the group consisting of Ti, Al, Pt, Au, Mo, Sn, In, Ni, Cr, Nb, Ba, Ag, Rh, Ir, Ru and Hf. It may include metals of at least two types or alloys of at least two types.
  • the group IV n-type impurity may be Si.
  • Si has a smaller ionic radius than Ge or the like, Si is likely to enter between crystal lattices, and the concentration in the first n-type nitride semiconductor layer can be increased.
  • the surface layer region containing Si can be easily formed by a dry etching process or the like in which the controllability of the impurity concentration is high. Therefore, the operating voltage of the nitride-based semiconductor light-emitting element can be lowered, and a nitride-based semiconductor light-emitting element having high reliability and good voltage characteristics can be realized.
  • the halogen element may be Cl.
  • Cl has a smaller ionic radius than Br or the like, Cl is likely to enter between crystal lattices, and the concentration of Cl in the first n-type nitride semiconductor layer can be increased.
  • the surface layer region containing Cl can be easily formed by a dry etching process or the like in which the controllability of the impurity concentration is high. Therefore, the voltage increase rate of the nitride-based semiconductor light-emitting device can be reduced, and a nitride-based semiconductor light-emitting device having stable voltage characteristics can be realized.
  • the surface of the surface layer region in contact with the n-side electrode may be the (000-1) plane.
  • the nitride-based semiconductor light-emitting device can be realized in a vertical structure, so that the n-side electrode area can be reduced by vertical conduction as compared with the case where the n-side electrode is formed on the (0001) plane. Accordingly, since the area of the current path can be sufficiently secured, the operating voltage of the element can be reduced.
  • the nitride-based semiconductor light-emitting device further has a main surface located on the side opposite to the surface layer region with respect to the internal region in the stacking direction, and the main surface May be attached to the submount.
  • the nitride-based semiconductor light-emitting element is connected to the submount on the side close to the light-emitting region, so heat dissipation can be improved.
  • the first n-type nitride semiconductor layer may be an n-type nitride semiconductor substrate.
  • the plate thickness of the n-type nitride semiconductor substrate may be 50 ⁇ m or more and 150 ⁇ m or less.
  • the surface area can be stably formed by ensuring a large thickness of the substrate. Therefore, a highly reliable and good ohmic contact can be realized.
  • the nitride-based semiconductor light-emitting device further includes a second n-type nitride that is sequentially stacked on the side of the n-type nitride-based semiconductor substrate opposite to the surface layer region.
  • a physical semiconductor layer and a p-type nitride semiconductor layer may be provided.
  • the operating voltage can be stabilized even in an element having a pn junction such as a light emitting diode element.
  • a nitride-based semiconductor light-emitting device further includes a substrate, the first n-type nitride-based semiconductor layer is provided on the substrate, and the first n-type semiconductor light-emitting device is provided.
  • the nitride semiconductor layer may include the surface layer region on the side opposite to the substrate.
  • a nitride-based semiconductor light-emitting device with a stable operating voltage even in a nitride-based semiconductor light-emitting device in which the first n-type nitride-based semiconductor layer is not an n-type substrate and a current flows in the lateral direction. it can.
  • a nitride-based semiconductor light-emitting device further includes a p-type nitride-based light-emitting device in which the first n-type nitride-based semiconductor layer is sequentially stacked on the side opposite to the substrate.
  • a semiconductor layer and a p-side electrode may be provided.
  • the operating voltage can be stabilized even in an element having a pn junction such as a light emitting diode element.
  • the peak concentration of the halogen element in the surface layer region may be higher than the peak concentration of the halogen element at the interface between the p-side electrode and the p-type nitride semiconductor layer.
  • the concentration of the halogen element that can be a compensation defect for the acceptor of the p-type nitride semiconductor becomes low at the interface between the p-side electrode and the p-type nitride semiconductor, so that the operating voltage can be further stabilized.
  • a method for manufacturing a nitride-based semiconductor light-emitting device includes a step of dry-etching an n-type nitride-based semiconductor layer with plasma containing a group IV n-type impurity and a halogen element, A step of forming an n-side electrode on the surface of the n-type nitride-based semiconductor layer exposed to the plasma in the etching step, in a surface layer region of the n-type nitride-based semiconductor layer including the surface.
  • the peak concentration of the group IV n-type impurity is 1.0 ⁇ 10 21 cm ⁇ 3 or more, and the peak concentration of the halogen element in the surface layer region is the peak concentration of the group IV n-type impurity in the surface layer region. It is 10% or more.
  • the addition of the group IV n-type impurity and the addition of the halogen element can be simultaneously performed in the dry etching process, so that the surface layer region can be easily formed. Since the peak concentration of the halogen element contained in the surface layer region is high, the diffusion of the group IV n-type impurities contained in the inner region to the n-side electrode can be suppressed. By suppressing the diffusion of the group IV n-type impurity, it is possible to suppress the increase in resistance in the connection portion between the n-type nitride semiconductor layer and the n-side electrode, and to realize good ohmic contact. As described above, it is possible to easily manufacture a nitride-based semiconductor light emitting device having stable voltage characteristics when operating at a large current density or at high temperature.
  • a method for manufacturing a nitride-based semiconductor light-emitting device includes a step of dry-etching an n-type nitride-based semiconductor layer with plasma containing a group IV n-type impurity and a halogen element, Forming an n-side electrode on the surface of the n-type nitride-based semiconductor layer exposed to the plasma in the etching step, the n-type nitride-based semiconductor layer including Ga, and performing the dry etching.
  • the peak intensity of the first emission peak due to Ga may be smaller than the peak intensity of the second emission peak due to the group IV n-type impurity or the halogen element. ..
  • the concentrations of the group IV n-type impurities and the halogen element at the interface between the n-side electrode and the n-type nitride semiconductor layer can be easily adjusted, and the peak concentration of the halogen element at the interface can be increased.
  • the group IV n-type impurity is Si
  • the halogen element is Cl
  • the first emission peak is caused by an atom or ion of Ga, or a molecule or molecular ion containing Ga.
  • the second emission peak may be due to at least one atom or ion of Si and Cl, or a molecule or molecular ion containing at least one of Si and Cl.
  • the surface layer region containing Si and Cl can be easily formed by a dry etching process or the like with high controllability of the impurity concentration.
  • the center wavelength of the first emission peak may be located in the range of 294 nm to 295 nm
  • the center wavelength of the second emission peak may be located in the range of 390 nm to 391 nm.
  • the n-type nitride-based semiconductor layer includes an n-type nitride-based semiconductor substrate
  • the manufacturing method further polishes the n-type nitride-based semiconductor substrate before the dry etching step.
  • the polished surface of the n-type nitride semiconductor substrate is dry-etched, and the dislocation density of the dry-etched surface of the n-type nitride semiconductor substrate is 1 It may be ⁇ 10 9 cm ⁇ 2 or less.
  • the nitride-based semiconductor light emitting element can be easily thinned. Further, the damage received in the polishing process can be easily removed in the dry etching process. That is, since damage can be removed and addition of an n-type impurity and a halogen element can be performed at the same time, the number of steps can be reduced.
  • the (000-1) plane of the n-type nitride semiconductor layer may be dry etched.
  • each diagram is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales and the like in the drawings do not necessarily match. Further, in each drawing, substantially the same configurations are denoted by the same reference numerals, and overlapping description will be omitted or simplified.
  • a term indicating a relationship between elements a term indicating a shape of an element, and a numerical range are not expressions expressing only a strict meaning, but a substantially equivalent range such as a number. It is an expression that means to include a difference of about %.
  • the terms “upper” and “lower” do not refer to an upward direction (vertical upward) and a downward direction (vertical downward) in absolute space recognition, but are based on a stacking order in a stacked structure. Is used as a term defined by a relative positional relationship with. Also, the terms “upper” and “lower” refer to two components not only when the two components are spaced apart from each other and another component is present between the two components. It also applies when two components are placed in close contact with each other and abut.
  • FIG. 1 is a sectional view showing the structure of a semiconductor laser device 1 according to this embodiment.
  • the semiconductor laser device 1 is an example of a nitride-based semiconductor light emitting device.
  • the nitride-based semiconductor is a III-V group nitride-based semiconductor.
  • a nitride-based semiconductor is a semiconductor containing GaN as a main component, such as GaN, AlGaN, and InGaN.
  • the nitride-based semiconductor may contain a small amount of group V element such as P or As.
  • the semiconductor laser device 1 includes a substrate 10, an n-type cladding layer 12, an n-type guide layer 14, a light emitting layer 16, a p-side guide layer 18, an electron blocking layer 20, and The p-type cladding layer 22, the p-type contact layer 24, the p-side electrode 26, the current blocking layer 28, the adhesion auxiliary layer 30, the pad electrode 32, and the n-side electrode 34 are provided.
  • the semiconductor laser device 1 has a ridge structure.
  • the direction in which the n-side electrode 34 is located with respect to the light emitting layer 16 is “downward (lower layer side)”, and the p-side electrode 26 (and the ridge) is with respect to the light emitting layer 16.
  • the direction in which it is located is "upper (upper layer side)”.
  • Table 1 shown below shows an example of a specific configuration of main layers constituting the semiconductor laser device 1.
  • the specific configuration of each layer is merely an example, and the material, film thickness, impurity concentration, number of layers, and the like can be changed as appropriate.
  • the substrate 10 is an example of a first n-type nitride semiconductor layer containing a group IV n-type impurity.
  • the substrate 10 is an example of an n-type nitride semiconductor substrate.
  • the substrate 10 is, for example, an n-type GaN substrate.
  • the plate thickness of the substrate 10 is, for example, 50 ⁇ m or more and 150 ⁇ m or less.
  • the plane orientation of substrate 10 is the (0001) plane.
  • Group IV n-type impurities are added to the substrate 10.
  • the group IV n-type impurity is, for example, silicon (Si).
  • the group IV n-type impurity contained in the substrate 10 may be germanium (Ge) or the like.
  • the impurity concentration (specifically, Si concentration) of the substrate 10 is, for example, 1.40 ⁇ 10 18 cm ⁇ 3 .
  • the substrate 10 has a surface layer region 10a and an internal region 10b.
  • the surface layer region 10 a is a part of the substrate 10 and is a portion in contact with the n-side electrode 34.
  • a surface 10c of the surface layer region 10a in contact with the n-side electrode 34 is a (000-1) surface. That is, the n-side electrode 34 is provided on the (000-1) plane in the crystal structure of GaN forming the substrate 10.
  • the surface layer region 10a is, for example, a region of the surface 10c of the substrate 10 in contact with the n-side electrode 34, or a region having a predetermined thickness including the entire surface 10c.
  • the thickness of the surface layer region 10a is, for example, 1 nm or more and less than 100 nm.
  • the surface layer region 10a contains a halogen element.
  • the halogen element is, for example, chlorine (Cl).
  • the peak concentration of the group IV n-type impurity in the surface layer region 10a is 1.0 ⁇ 10 21 cm ⁇ 3 or more.
  • the peak concentration of the halogen element in the surface layer region 10a is 10% or more of the peak concentration of the group IV n-type impurity in the surface layer region 10a.
  • An example of the concentration distribution of the group IV n-type impurity and the halogen element contained in the surface layer region 10a in the depth direction will be described later with reference to FIGS. 2 and 3.
  • the peak concentration means the maximum value of the concentration in the concentration distribution in the depth direction.
  • the internal region 10b is a part of the substrate 10 and is located on the opposite side of the surface layer region 10a from the n-side electrode 34.
  • the internal region 10b is, for example, a portion other than the surface layer region 10a of the substrate 10.
  • the n-type cladding layer 12 is provided on the upper surface of the internal region 10b.
  • the concentration of the group IV n-type impurities in the internal region 10b is lower than the concentration of the group IV n-type impurities in the surface layer region 10a.
  • the n-type cladding layer 12 is an example of a second n-type nitride semiconductor layer laminated on the (0001) surface of the substrate 10 opposite to the surface layer region 10a.
  • the n-type cladding layer 12 is provided between the substrate 10 and the n-type guide layer 14 in contact with each other.
  • the n-type cladding layer 12 is, for example, as shown in Table 1, an AlGaN layer having a film thickness of 3 ⁇ m.
  • the composition ratio of Al is 2.6%, for example.
  • Si which is an example of a group IV n-type impurity, is added to the n-type cladding layer 12.
  • the impurity concentration of the n-type cladding layer 12 is lower than that of the substrate 10, and is, for example, 5.00 ⁇ 10 17 cm ⁇ 3 .
  • the n-type guide layer 14 is an example of a second n-type nitride-based semiconductor layer stacked on the opposite side of the substrate 10 from the surface layer region 10a.
  • the n-type guide layer 14 is provided between the n-type cladding layer 12 and the light emitting layer 16 in contact with each other.
  • the n-type guide layer 14 is, for example, as shown in Table 1, a GaN layer having a film thickness of 127 nm.
  • Si which is an example of a group IV n-type impurity, is added to the n-type guide layer 14.
  • the impurity concentration of the n-type guide layer 14 is equal to the impurity concentration of the n-type cladding layer 12 and lower than the impurity concentration of the substrate 10, for example, 5.00 ⁇ 10 17 cm ⁇ 3 .
  • the light emitting layer 16 is a layer forming a light emitting portion of the semiconductor laser device 1.
  • the light emitting layer 16 is provided in contact with each of the n-type guide layer 14 and the p-side guide layer 18.
  • the light emitting layer 16 has a multiple quantum well structure. Specifically, the light emitting layer 16 has a plurality of well layers and a plurality of barrier layers that are alternately stacked one by one. More specifically, as shown in Table 1, the light emitting layer 16 has two well layers and three barrier layers. Each of the two well layers is an undoped InGaN layer having a thickness of 7.5 nm. The composition ratio of In in the well layer is adjusted so that the oscillation wavelength is 405 nm. Each of the three barrier layers is an undoped In 0.08 Ga 0.92 N layer, and as shown in Table 1, the film thicknesses thereof are different from each other.
  • the p-side guide layer 18 includes an example of a p-type nitride-based semiconductor layer stacked on the second n-type nitride-based semiconductor layer.
  • the p-side guide layer 18 is provided in contact with each of the light emitting layer 16 and the electron block layer 20.
  • the p-side guide layer 18 has a laminated structure of an undoped InGaN layer having a film thickness of 40 nm, an undoped GaN layer having a film thickness of 6 nm, and a p-type GaN layer having a film thickness of 3 nm.
  • the In composition ratio of the undoped InGaN layer is, for example, 0.3%.
  • the p-type GaN layer is an example of a p-type nitride semiconductor layer, and Mg is added as a p-type impurity.
  • the impurity concentration of the p-type GaN layer is higher than that of the substrate 10, and is 1.50 ⁇ 10 19 cm ⁇ 3 , for example.
  • the electron blocking layer 20 blocks electrons moving from the light emitting layer 16 to the p-side electrode 26. By providing the electron blocking layer 20, the efficiency of injecting electrons into the light emitting layer 16 can be increased, and the light emitting efficiency can be increased.
  • the electron blocking layer 20 is provided between the p-side guide layer 18 and the p-type clad layer 22 so as to be in contact with each other.
  • the electron block layer 20 has, for example, as shown in Table 1, a laminated structure of a plurality of p-type AlGaN layers.
  • the plurality of p-type AlGaN layers have different film thicknesses and Al composition ratios.
  • the p-type AlGaN layer (lower layer side) in contact with the p-side guide layer 18 has a film thickness of 5 nm, and the Al composition ratio is 4% along the direction from the p-side guide layer 18 to the p-type cladding layer 22. It is gradually increasing to 36%.
  • the p-type AlGaN layer (upper layer side) in contact with the p-type cladding layer 22 has a film thickness of 2 nm and an Al composition ratio of 36%.
  • Mg is added as a p-type impurity to the two p-type AlGaN layers.
  • the impurity concentration of the p-type AlGaN layer is equivalent to the impurity concentration of the p-type GaN layer of the p-side guide layer 18, and is 1.50 ⁇ 10 19 cm ⁇ 3 , for example.
  • the p-type clad layer 22 is an example of a p-type nitride-based semiconductor layer laminated on the second n-type nitride-based semiconductor layer.
  • the p-type cladding layer 22 is provided between the electron block layer 20 and the p-type contact layer 24 so as to be in contact with each other.
  • the p-type cladding layer 22 has a convex portion 22 a protruding in a direction from the n-side electrode 34 toward the p-side electrode 26.
  • the convex portion 22a is a part of a ridge extending in the [1-100] direction of the semiconductor laser device 1.
  • the height of the convex portion 22a is, for example, 680 nm.
  • the p-type cladding layer 22 has, for example, as shown in Table 1, a laminated structure of a plurality of p-type AlGaN layers.
  • the p-type AlGaN layers have different film thicknesses and different impurity concentrations.
  • the Al composition ratios of the p-type AlGaN layers are equal to each other, for example, 2.6%.
  • Mg is added as a p-type impurity to the plurality of p-type AlGaN layers.
  • the impurity concentration of the p-type AlGaN layer (lower layer side) in contact with the electron block layer 20 is lower than the impurity concentration of the electron block layer 20, for example, 2.00 ⁇ 10 18 cm ⁇ 3 .
  • the impurity concentration of the p-type AlGaN layer (upper layer side) in contact with the p-type contact layer 24 is higher than the impurity concentration of the p-type AlGaN layer in contact with the electron block layer 20 and lower than the impurity concentration of the electron block layer 20, for example, 1 It is 0.000 ⁇ 10 19 cm ⁇ 3 .
  • the p-type contact layer 24 is provided between the p-type cladding layer 22 and the p-side electrode 26 so as to be in contact with each other.
  • the p-type contact layer 24 is provided on the convex portion 22 a of the p-type clad layer 22. That is, the p-type contact layer 24 is a part of the ridge of the semiconductor laser device 1.
  • the p-type contact layer 24 has, for example, as shown in Table 1, a laminated structure of a plurality of p-type GaN layers.
  • the p-type GaN layers have different film thicknesses and different impurity concentrations.
  • Mg is added to the plurality of p-type GaN layers as p-type impurities.
  • the impurity concentration of the p-type GaN layer (lower layer side) in contact with the p-type cladding layer 22 is higher than the impurity concentration of the p-type cladding layer 22, and is, for example, 2.00 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the p-type GaN layer (upper layer side) in contact with the p-side electrode 26 is higher than the impurity concentration of the p-type GaN layer in contact with the p-type cladding layer 22, and is, for example, 2.00 ⁇ 10 20 cm ⁇ 3 . That is, the p-type GaN layer in contact with the p-side electrode 26 is in a state in which p-type impurities are heavily doped.
  • the p-side electrode 26 is provided in contact with the p-type contact layer 24.
  • the p-side electrode 26 is formed using a metal material.
  • the p-side electrode 26 has a laminated structure of a Pd film having a film thickness of 40 nm and a Pt film having a film thickness of 35 nm.
  • the Pd film is located on the lower layer side and is in contact with the p-type contact layer 24.
  • the area of the p-side electrode 26 in plan view is, for example, 4.4 ⁇ 10 ⁇ 5 cm 2 .
  • the plan view means that the substrate 10 is viewed from a direction orthogonal to the main surface (for example, the (0001) plane of the GaN crystal structure).
  • the current blocking layer 28 is located between the pad electrode 32 and the p-type cladding layer 22, and suppresses the current flowing from the pad electrode 32 toward the n-side electrode 34.
  • the current blocking layer 28 is provided on the side of the ridge of the semiconductor laser device 1, as shown in FIG. Specifically, the current blocking layer 28 covers the side surface of the convex portion 22 a of the p-type cladding layer 22 and the upper surface of the p-type cladding layer 22 other than the convex portion 22 a.
  • the current blocking layer 28 may cover the side surface of the p-type contact layer 24.
  • the current block layer 28 is formed by using an insulating material.
  • the current blocking layer 28 is a silicon oxide film having a film thickness of 300 nm.
  • the adhesion auxiliary layer 30 is provided to enhance the adhesion of the pad electrode 32 to the current block layer 28.
  • the adhesion auxiliary layer 30 is provided between the pad electrode 32 and the current blocking layer 28 so as to be in contact with each other.
  • the adhesion auxiliary layer 30 is provided on both sides of the ridge, for example.
  • the adhesion auxiliary layer 30 is formed using a metal material.
  • the adhesion auxiliary layer 30 has a laminated structure of a Ti film having a film thickness of 10 nm and a Pt film having a film thickness of 50 nm. The Ti film is located on the lower layer side and is in contact with the current block layer 28.
  • the pad electrode 32 is provided in contact with the p-side electrode 26. As shown in FIG. 1, the pad electrode 32 covers the p-side electrode 26, the p-type contact layer 24, the current block layer 28, and the adhesion auxiliary layer 30.
  • the pad electrode 32 is, for example, as shown in Table 1, a metal film having a film thickness of 1.6 ⁇ m, and is formed using Au.
  • the n-side electrode 34 is an example of an n-side electrode in contact with the first n-type nitride semiconductor layer.
  • the n-side electrode 34 is in contact with the surface layer region 10 a of the substrate 10.
  • the n-side electrode 34 is formed using a metal material.
  • the n-side electrode 34 is at least selected from the group consisting of Ti, Al, Pt, Au, Mo, Sn, In, Ni, Cr, Nb, Ba, Ag, Rh, Ir, Ru and Hf. It contains one kind of metal or at least two kinds of alloys selected from the group.
  • the n-side electrode 34 has a laminated structure of an Au film having a film thickness of 300 nm, a Pt film having a film thickness of 35 nm, and a Ti film having a film thickness of 10 nm.
  • the Ti film is located on the upper layer side and is in contact with the surface layer region 10a.
  • the area of the n-side electrode 34 in plan view is, for example, 1.0 ⁇ 10 ⁇ 3 cm 2 .
  • the semiconductor laser device 1 having the above configuration emits laser light (blue-violet) having an oscillation wavelength of 405 nm, for example.
  • the semiconductor laser device 1 has a chip width of 150 ⁇ m, a cavity length of 800 ⁇ m, and a ridge width (stripe width) of 7 ⁇ m.
  • the optical output of the semiconductor laser device 1 is 0.7 W in continuous oscillation.
  • the maximum operating current of the semiconductor laser device 1 is 0.47A.
  • the current density of the p-side electrode 26 is 1.1 kAcm ⁇ 2
  • the current density of the n-side electrode 34 is 0.47 kAcm ⁇ 2 .
  • the electrode area of the n-side electrode 34 is 1.0 ⁇ 10 ⁇ 3 cm 2 .
  • the operating voltage of the semiconductor laser device 1 is 4.7 V, and the maximum junction temperature during operation is 91°C. Note that these numerical values are merely examples, and the respective values may be appropriately designed and changed.
  • the light emitting layer 16 may have a single quantum well structure as shown in Table 2.
  • the semiconductor laser device 1 Compared with the structure shown in Table 1, the semiconductor laser device 1 according to the modification shown in Table 2 has a layer structure of the light emitting layer 16, an InGaN layer on the lower side of the p-side guide layer 18, and a p-side electrode 26.
  • the Pt film and the pad electrode 32 have different film thicknesses.
  • the film thickness of the Pt film of the adhesion auxiliary layer 30 also differs. Specifically, the film thickness of the Pt film of the adhesion auxiliary layer 30 is larger than that shown in Table 1, and is 100 nm, for example.
  • the light emitting layer 16 has one well layer and two barrier layers.
  • the well layer is an undoped InGaN layer having a film thickness of 7.5 nm.
  • the composition ratio of In in the well layer is adjusted so that the oscillation wavelength is 405 nm, for example.
  • Each of the two barrier layers is an undoped In 0.08 Ga 0.92 N layer, and as shown in Table 1, their film thicknesses are different from each other.
  • the InGaN layer (lower layer side) in contact with the n-type guide layer 14 has a film thickness of 190 nm. Further, the film thickness of the InGaN layer of the p-side guide layer 18 is 60 nm, which is larger than that shown in Table 1. As a result, the effect of confining light in the well layer in the stacking direction can be enhanced, and the waveguide loss can be reduced to 2.9 cm ⁇ 1 .
  • the semiconductor laser device 1 according to this modification emits laser light having an oscillation wavelength of 405 nm, for example.
  • the semiconductor laser device 1 according to this modification has a chip width of 150 ⁇ m, a cavity length of 1200 ⁇ m, and a ridge width of 30 ⁇ m.
  • the optical output of the semiconductor laser device 1 according to the present modification is 3.5 W in continuous oscillation.
  • the maximum operating current of the semiconductor laser device 1 according to this modification is 2.4 A.
  • the current density of the p-side electrode 26 is 6.2 kAcm ⁇ 2
  • the current density of the n-side electrode 34 is 1.8 kAcm ⁇ 2 .
  • the electrode area of the n-side electrode 34 is 1.3 ⁇ 10 ⁇ 3 cm 2 .
  • the operating voltage of the semiconductor laser device 1 according to this modification is 4.9 V, and the maximum junction temperature during operation is 140° C. or higher and 150° C. or lower. Note that these numerical values are merely examples, and the respective values may be appropriately designed
  • the ridge width is 30 ⁇ m or more, the optical density of the laser can be reduced, and the end face destruction of the semiconductor laser element 1 due to the light absorption of the laser itself can be suppressed. Further, when the resonator length is 1200 ⁇ m or more, the heat dissipation of the semiconductor laser device 1 can be improved. Since the light emitting layer 16 has the single quantum well structure, it is possible to suppress an increase in the oscillation current threshold value and a decrease in the slope efficiency in the current-optical output characteristic, which are associated with an increase in the cavity length. As described above, in the semiconductor laser device 1 according to the present modification, it is possible to reduce the oscillation current threshold value and the operating current.
  • the carrier density during operation is higher than when it has a multiple quantum well structure. Therefore, there is a problem that a leak current from the light emitting layer 16 to the p-type cladding layer 22 is likely to occur due to the self-heating of the semiconductor laser device 1 during operation.
  • the surface layer region 10a in contact with the n-side electrode 34 contains a large amount of group IV n-type impurities and halogen elements, so that it is stable during operation at high current density and at high temperature operation.
  • a voltage characteristic can be realized (details will be described later). Therefore, even if the semiconductor laser device 1 is operated for a long period of time, the fluctuation of the operating voltage is small, and the increase of self-heating due to the increase of the voltage can be suppressed. Therefore, even when the light emitting layer 16 has a single quantum well structure, stable low operating current characteristics can be realized. As a result, it is possible to guarantee a highly reliable operation for a long period of time even in an ultrahigh output operation in which the optical output of the laser exceeds 3 W, and it is possible to realize the semiconductor laser device 1 with a low operating current.
  • the oscillation wavelength of the semiconductor laser device 1 is not limited to 405 nm.
  • the semiconductor laser device 1 may emit laser light (blue) having an oscillation wavelength of 445 nm.
  • the blue-light semiconductor laser device 1 can be realized with the same configuration as the semiconductor laser device 1 according to the modification shown in Table 2. Specifically, by adjusting the In composition ratio of the well layer of the light emitting layer 16, a laser element that outputs a blue laser is realized.
  • FIG. 2 is a diagram showing the Si concentration in the vicinity of the interface between the n-side electrode 34 of the semiconductor laser device 1 according to the present embodiment and the substrate 10 (n-type semiconductor).
  • FIG. 2 shows the results of SIMS (Secondary Ion Mass Spectrometry) analysis of each of the semiconductor laser devices according to the example and the comparative example.
  • the Si concentration is represented by a mountain-shaped graph having a peak near the interface between the n-side electrode 34 and the substrate 10. That is, Si is included on both sides of the n-side electrode 34 and the substrate 10.
  • the peak concentration of Si is about 3 ⁇ 10 21 cm ⁇ 3 in the example, which is higher than that in the comparative example.
  • the Si concentration in the surface layer region 10a of the substrate 10 is 1.0 ⁇ 10 21 cm ⁇ 3 or more.
  • the Si concentration in the surface layer region 10a is higher in the example than in the comparative example.
  • the Si concentration in the inner region 10b is lower than the Si concentration in the surface layer region 10a.
  • the Si contained in the n-side electrode 34 is obtained by diffusing Si added to the surface layer region 10 a of the substrate 10.
  • the Si concentration according to the example is lower than 1.0 ⁇ 10 18 cm ⁇ 3. It is lower than the Si concentration by one digit or more.
  • the minimum value of the Si concentration in the n-side electrode 34 is within the range of the depth from the surface of the substrate 10 of 5 nm or more and 45 nm or less, and the value is lower than 1.0 ⁇ 10 18 cm ⁇ 3 .
  • FIG. 3 is a diagram showing the Cl concentration in the vicinity of the interface between the n-side electrode 34 of the semiconductor laser device 1 according to the present embodiment and the substrate 10 (n-type semiconductor).
  • FIG. 3 shows the result of SIMS analysis of each of the semiconductor laser devices according to the example and the comparative example.
  • the Cl concentration is represented by a mountain-shaped graph having a peak in the vicinity of the interface between the n-side electrode 34 and the substrate 10. That is, Cl is included on both sides of the n-side electrode 34 and the substrate 10.
  • the peak concentration of Cl is about 4 ⁇ 10 20 cm ⁇ 3 in the example, which is larger than that in the comparative example.
  • the peak concentration of Cl is 10% or more of the peak concentration of Si (that is, about 3 ⁇ 10 20 cm ⁇ 3 ) or more.
  • the peak concentration of Cl is, for example, less than 100% of the peak concentration of Si, and may be 50% or less.
  • the Cl contained in the n-side electrode 34 is the diffused Cl added to the surface layer region 10 a of the substrate 10. Cl is diffused substantially evenly on both sides of the interface between the n-side electrode 34 and the substrate 10. Specifically, at a depth of about 25 nm away from the interface, the Cl concentration is about 1.0 ⁇ 10 18 cm ⁇ 3 , which is lower than the peak concentration by two digits or more.
  • the surface layer region 10a contains Si and Cl at high concentrations. By containing a large amount of Si, the resistance of the surface layer region 10a can be reduced. On the other hand, when Si diffuses into the n-side electrode 34, the n-side electrode 34 may have a high resistance. In the present embodiment, it is presumed that Cl contained in the surface layer region 10a in large amount suppresses the diffusion of Si into the n-side electrode 34. As a result, good ohmic contact between the n-side electrode 34 and the substrate 10 is realized. By realizing good ohmic contact, stable voltage characteristics can be realized during operation at a large current density and during high temperature operation.
  • FIG. 4 is a diagram showing a voltage increase rate when the semiconductor laser device 1 according to the present embodiment operates at a large current density.
  • the horizontal axis represents the peak concentration of Si contained in the surface layer region 10a.
  • the vertical axis represents the operating voltage increase rate (voltage increase rate) when the semiconductor laser device 1 is operated.
  • the voltage increase rate is the ratio of the difference between the start voltage at the start of the operation and the voltage after the lapse of a predetermined time from the start of the operation to the start voltage.
  • FIG. 4 shows the voltage increase rate after 47 hours have elapsed.
  • the voltage increase rate is 3 when the Si concentration is 5.0 ⁇ 10 20 cm ⁇ 3. It is as high as %. On the other hand, when the Si concentration is 1.0 ⁇ 10 21 cm ⁇ 3 or more, the voltage increase rate is suppressed to 1% or less.
  • the semiconductor laser device 1 according to the present embodiment can utilize the stable voltage characteristics more effectively by using the current density of 0.47 kAcm ⁇ 2 or more. Even when the current density is 0.35 kAcm ⁇ 2 and not large, the voltage increase rate is suppressed to be lower than 1%. That is, the semiconductor laser device 1 according to the present embodiment has a wide range of current density that enables stable operation, and can be used in various environments.
  • FIG. 5 is a diagram showing a voltage increase rate during high temperature operation of the semiconductor laser device 1 according to the present embodiment.
  • the horizontal axis represents operating time.
  • the vertical axis represents the voltage increase rate of the semiconductor laser device 1.
  • the example and the comparative example shown in FIG. 5 are the same as the example and the comparative example shown in FIGS. 2 and 3.
  • the Si peak concentration in the surface layer region 10a is less than 1.0 ⁇ 10 21 cm 3 and the Cl peak concentration is less than 10% of the Si peak concentration. Is the element.
  • the operating temperature here is 67°C.
  • the voltage increase rate increases with the passage of operating time. Specifically, in the semiconductor laser device according to the comparative example, the voltage increase rate is 4% after 30 hours. On the other hand, in the semiconductor laser device 1 according to the example, the voltage increase rate is suppressed to 0.2% even after 40 hours or more have passed. Thus, the semiconductor laser device 1 according to the present embodiment can be operated in a stable operating voltage even when used at an operating temperature of 67° C. or higher.
  • the halogen element is also contained in the interface between the p-side electrode 26 and the p-type nitride semiconductor layer (specifically, the p-type contact layer 24) in contact with the p-side electrode 26.
  • the halogen element here is the same as the halogen element contained in the surface layer region 10a, and is, for example, Cl.
  • the halogen element contained in the interface between the p-side electrode 26 and the p-type contact layer 24 may be different from the halogen element contained in the surface layer region 10a.
  • FIG. 6 is a diagram showing the Cl concentration in the vicinity of the interface between the p-side electrode 26 and the p-type contact layer 24 (p-type semiconductor) of the semiconductor laser device 1 according to the present embodiment.
  • FIG. 6 shows the result of SIMS analysis of the semiconductor laser device 1 according to the example.
  • Cl which is an example of a halogen element
  • the Cl concentration gradually decreases from the interface between the p-side electrode 26 and the p-type contact layer 24 toward the inside of the p-type contact layer 24.
  • the interface is located at a position where the depth from the surface of the p-side electrode 26 is 75 nm.
  • the Cl concentration is about 1.0 ⁇ 10 19 cm ⁇ 3 near the interface, and is about 2.0 ⁇ 10 19 cm ⁇ 3 or less when the depth from the interface is about 80 nm or more.
  • the peak concentration of Cl in the surface layer region 10a in contact with the n-side electrode 34 is higher than the peak concentration of Cl at the interface between the p-side electrode 26 and the p-type contact layer 24.
  • the peak concentration of Cl in the surface layer region 10a is about 4.0 ⁇ 10 20 cm ⁇ 3 , and therefore, the p-side electrode 26 and the p-type contact layer 24 are more than one digit. It is higher than the peak concentration of Cl at the interface with.
  • the concentration of Cl which can be a compensation defect for the acceptor of the p-type contact layer 24, becomes low at the interface between the p-side electrode 26 and the p-type contact layer 24, so that the operating voltage can be further stabilized.
  • FIG. 7 is a flowchart showing a method of manufacturing the semiconductor laser device 1 according to this embodiment.
  • 8A to 8H are cross-sectional views for explaining each step included in the method for manufacturing the semiconductor laser device 1 according to the present embodiment.
  • a nitride semiconductor film and a protective film are formed (S10).
  • a plurality of nitride semiconductor films are sequentially formed on the substrate 11.
  • the film formation of the nitride-based semiconductor film is performed by using an epitaxial growth method such as MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • the substrate 11 is an n-type nitride semiconductor substrate that is thicker than the substrate 10.
  • the lower surface of the substrate 11 is polished and dry-etched, so that the substrate 11 becomes the substrate 10.
  • the p-type nitride-based semiconductor films 23 and 25 are patterned to form a ridge structure, thereby forming the p-type cladding layer 22 and the p-type contact layer 24.
  • a protective film 40 is formed on the p-type nitride-based semiconductor film 25.
  • the protective film 40 is, for example, an insulating film such as a silicon oxide film, and is formed by a plasma CVD (Chemical Vapor Deposition) method or the like.
  • the ridge of the semiconductor laser device 1 is formed (S12). Specifically, the ridge is formed by removing a portion of each of the protective film 40, the p-type nitride-based semiconductor film 25, and the p-type nitride-based semiconductor film 23 located in a predetermined region in plan view. For example, the removal target portion is removed by applying a photosensitive resist, photolithography, and etching.
  • the photosensitive resist is removed and the formed protective layer 41 is used as a mask.
  • the p-type nitride semiconductor films 25 and 23 are etched.
  • the etching of the p-type nitride semiconductor films 25 and 23 is dry etching, but may be wet etching.
  • the gas introduced into the chamber during dry etching is, for example, a chlorine-based gas containing BCl 3 and Cl 2 . These chlorine-based gases are added to the surface layer portion of the p-type nitride-based semiconductor film 25 (that is, the p-type contact layer 24) via the protective layer 41.
  • the projections 22a of the p-type contact layer 24 and the p-type cladding layer 22, that is, the ridges are formed.
  • the protective layer 41 and the p-type contact layer 24 are all removed in the stacking direction in the region other than the convex portion 22a, and only a part of the p-type cladding layer 22 is removed so that the electron block layer 20 is not exposed.
  • the width of the convex portion 22a corresponds to the ridge width. After forming the ridge, the protective layer 41 may be removed.
  • an isolation groove for isolating the semiconductor laser device 1 may be formed.
  • the separation groove is formed by removing at least a part of the n-type cladding layer 12 from the p-type nitride semiconductor film 25, which is located in a region other than the device region of the semiconductor laser device 1 in plan view.
  • a dummy ridge ridge in which the p-side electrode 26 is not provided may be provided between the ridge and the separation groove.
  • the p-side electrode 26 and the pad electrode 32 are formed (S14). Specifically, as shown in FIG. 8C, first, the insulating film 42 is formed so as to cover the entire p-type contact layer 24 and the exposed portion of the p-type cladding layer 22.
  • the insulating film 42 is, for example, a silicon oxide film and is formed by a plasma CVD method or the like.
  • the current blocking layer 28 is formed by patterning the insulating film 42 into a predetermined shape. The patterning of the insulating film 42 is performed by applying a photosensitive resist, photolithography and etching.
  • the etching of the insulating film 42 is dry etching, but may be wet etching or a combination of dry etching and wet etching.
  • a fluorine-based gas containing CF 4 and CHF 3 is used as an introduction gas.
  • a p-side electrode 26 having a predetermined shape is formed on the p-type contact layer 24. Specifically, by applying a photosensitive resist and performing photolithography, a resist layer having an opening only on the upper portion of the ridge (that is, a part of the p-type contact layer 24) is formed. Next, a Pd film and a Pt film are sequentially formed on the formed resist layer.
  • the metal film such as the Pd film and the Pt film is formed by, for example, the vapor deposition method or the sputtering method.
  • the p-side electrode 26 is formed on the p-type contact layer 24 by the lift-off method.
  • the p-side electrode 26 may be formed by forming a metal film on the entire surface and then patterning the metal film by etching or the like.
  • an adhesion auxiliary layer 30 having a predetermined shape is formed on the current block layer 28.
  • the adhesion auxiliary layer 30 is formed by sequentially applying a photosensitive resist, photolithography, forming a metal film, and patterning the metal film by a lift-off method. ..
  • the metal film is a laminated film of a Ti film and a Pt film, and is formed by a vapor deposition method or a sputtering method.
  • the adhesion auxiliary layer 30 is formed only on the current blocking layer 28 and does not contact the p-type contact layer 24 and the p-side electrode 26.
  • a pad electrode 32 is formed so as to cover the p-side electrode 26, the adhesion auxiliary layer 30 and the current block layer 28.
  • the pad electrode 32 is formed by sequentially applying a photosensitive resist, photolithography, forming a metal film, and patterning the metal film by a lift-off method.
  • the metal film is an Au film and is formed by a vapor deposition method, a sputtering method or a plating method.
  • the substrate 11 is polished (S16). Polishing is performed by, for example, CMP (Chemical Mechanical Polishing). As a result, as shown in FIG. 8G, the plate thickness of the substrate 11 is reduced, and the thinned substrate 10 is formed. At this time, damage is formed on the polished surface of the substrate 10, and dislocations are formed at a density of about 10 ⁇ 10 10 cm ⁇ 2 , for example.
  • CMP Chemical Mechanical Polishing
  • the polished surface 10c of the substrate 10 is washed (S18). Specifically, cleaning with an organic substance and ashing treatment with an oxygen plasma are performed to remove the organic substance attached to the polished surface 10c.
  • the damage remaining on the polished surface 10c is removed (S20). Further, a group IV n-type impurity and a halogen element are co-doped from the surface 10c side of the substrate 10 (S22). As a result, the surface layer region 10a containing the group IV n-type impurity and the halogen element is formed on the substrate 10.
  • the dislocation density of the surface layer region 10a is reduced to 10 ⁇ 10 9 cm ⁇ 2 or less, for example, 10 ⁇ 10 6 cm ⁇ 2 or less.
  • the removal of damage (S20) and the co-addition (S22) are simultaneously performed by dry etching of the ISM (Inductively Super Magnetron) method.
  • the substrate 10 is dry-etched with plasma containing a group IV n-type impurity and a halogen element.
  • the semiconductor laser device 1 after the polishing and before the formation of the n-side electrode 34 is placed on the silicon tray 50 so that the polished surface 10c is exposed, Dry etching is performed from the 10c side.
  • dry etching the region damaged by polishing can be removed, and Si and Cl can be added to the surface (and the surface layer region 10a). Details of dry etching will be described later.
  • the n-side electrode 34 is formed on the surface 10c exposed to the plasma by dry etching (S24). Specifically, the n-side electrode 34 is formed by sequentially applying a photosensitive resist, photolithography, forming a metal film, and patterning the metal film by a lift-off method.
  • the metal film is formed of, for example, a Ti film, a Pt film, and an Au film, and is formed by a vapor deposition method or a sputtering method.
  • the semiconductor laser device 1 shown in FIG. 1 is manufactured through the above steps.
  • FIG. 9 is a diagram schematically showing the movement of atoms or ions in the dry etching step included in the method for manufacturing the semiconductor laser device 1 according to the present embodiment.
  • Cl 2 gas is used.
  • the supply amount of Cl 2 gas is, for example, 45 sccm.
  • Cl ions ionized by the plasma generated above the silicon tray 50 etch the surface of the surface layer region 10 a of the substrate 10 of the semiconductor laser device 1. Ga is released as ions or molecules by etching the surface layer region 10a. At this time, a part of Cl ions is taken into the surface layer region 10a.
  • Cl ions or Cl radicals also etch the surface of the silicon tray 50.
  • the silicon tray 50 is a support table equipped with the semiconductor laser device 1 and also functions as a supply source of Si added to the surface layer region 10a. Si ions released from the silicon tray 50 are taken into the surface layer region 10a.
  • the silicon tray 50 is surface-treated so that Si ions are easily released by etching.
  • the surface of the silicon tray 50 is treated with hydrofluoric acid.
  • the oxide film formed on the surface of the silicon tray 50 can be removed, the amount of Si exposed on the surface can be increased, and the amount of Si ions released can be increased.
  • the silicon tray 50 may be smoothed. Also in this case, the amount of Si ions released can be increased. By increasing the amount of Si ions, the amount of Si added to the surface layer region 10a can be increased.
  • the emission spectrum of plasma has a unique peak due to the substances contained in the plasma.
  • the time change of the peculiar peak it is possible to control the progress of the dry etching, that is, the addition amount of the group IV n-type impurity and the halogen element.
  • FIG. 10 is a diagram showing an emission spectrum of plasma at the end of the dry etching step included in the method for manufacturing the semiconductor laser device 1 according to the present embodiment.
  • the end time means immediately before the end, and means, for example, a timing included in one second immediately before the stop time when the supply of electric power for generating plasma is supplied.
  • the horizontal axis represents the emission wavelength.
  • the vertical axis represents the intensity of light of the corresponding wavelength.
  • the plasma emission spectrum has a plurality of peaks.
  • the plurality of peaks include a first emission peak due to Ga and a second emission peak due to a group IV n-type impurity or a halogen element.
  • the first emission peak is specifically a peak due to a Ga atom or ion, or a Ga-containing molecule or molecular ion.
  • a peak located in the range where the center wavelength is 294 nm or more and 295 nm or less is an example of the first emission peak. Since Ga is released from the substrate 10, the etching of the substrate 10 is smoothly performed when the intensity of the first emission peak is high, and the etching of the substrate 10 is performed when the intensity of the first emission peak is low. Means that is not done much.
  • the second emission peak is specifically a peak caused by at least one atom or ion of Si and Cl, or a molecule or molecular ion containing at least one of Si and Cl.
  • a peak whose center wavelength is in the range of 390 nm or more and 391 nm or less is a typical emission peak due to Si and is an example of the second emission peak. Since Si is emitted from the silicon tray 50, when the intensity of the second emission peak due to Si is high, the etching of the silicon tray 50 is being performed smoothly, and the intensity of the second emission peak due to Si is good. Is smaller, it means that the silicon tray 50 is not etched much.
  • FIG. 11 is a diagram showing a temporal change in the peak intensity of the emission peak in the dry etching step included in the method for manufacturing the semiconductor laser device 1 according to the present embodiment.
  • a peak due to Ga having a center wavelength of 294.7 nm is taken as a first emission peak
  • a peak due to Si having a center wavelength of 390.7 nm is taken as a second emission peak
  • changes in intensity with time are shown.
  • each peak intensity corresponds to the etching rate.
  • the peak intensity of 294.7 nm due to Ga is large, the etching rate of the substrate 10 is fast, and when the peak intensity is small, the etching rate of the substrate 10 is slow.
  • the intensity of the first emission peak due to Ga is larger than the intensity of the second emission peak due to Si.
  • the intensity of the second emission peak increased slightly until the end point, but remained almost constant. That is, it can be seen that Si ions are stably released from the silicon tray 50.
  • the intensity of the first emission peak reaches the peak immediately after the start and then gradually decreases until the end. At the end, the intensity of the first emission peak is less than the intensity of the second emission peak. That is, immediately after the start, a large amount of molecules including Ga are released by the etching of the substrate 10, whereas immediately before the end, the release of Ga is small. It can be seen that immediately before the end, a large amount of Si ions released from the silicon tray 50 are added to the surface layer region 10a.
  • the etching of the substrate 10 is dominant and Si is not added so much, whereas immediately before the end, the addition of Si is dominant and the etching of the substrate 10 is What has not been done so much can be judged by the time change of the emission peak.
  • FIG. 12 is a diagram showing a time change of the peak intensity of the emission peak in the dry etching step included in the method for manufacturing the semiconductor laser device according to the comparative example.
  • the semiconductor laser device according to the comparative example shown in FIG. 12 is the semiconductor laser device according to the comparative example shown in FIGS. 2 and 3. Specifically, in the method for manufacturing the semiconductor laser device according to the comparative example, the surface treatment of the silicon tray 50 is not performed. Further, in the method for manufacturing the semiconductor laser device according to the comparative example, the amount of Cl 2 gas introduced is larger than that in the method for manufacturing the semiconductor laser device 1 according to the example.
  • the intensity of the first emission peak is higher than the intensity of the second emission peak from immediately after the start to just before the end. That is, in almost all of the dry etching process, the dry etching of the substrate 10 is dominant, and Si is not added so much.
  • the semiconductor laser device according to the comparative example has a low Si peak concentration and a low Cl peak concentration.
  • the center wavelength of the emission peak to be confirmed is not limited to the above example.
  • the emission peak due to Ga located near 262 nm may be used as the first emission peak.
  • the emission peak due to Si located near 290 nm may be used as the second emission peak.
  • any one of a series of emission peaks due to Cl appearing from 720 nm to 800 nm may be used as the second emission peak.
  • FIG. 13 is a sectional view showing an example of mounting the semiconductor laser device 1 according to the present embodiment on the submount 60.
  • the pad electrode 32 connected to the p-side electrode 26 is connected to the submount 60. That is, the main surface 32 a of the pad electrode 32 is connected to the submount 60.
  • the main surface 32a is a main surface of the semiconductor laser device 1, and is located on the opposite side of the surface layer region 10a with respect to the inner region 10b in the stacking direction.
  • the light emitting layer 16 serves as a heat source.
  • the operating voltage of the semiconductor laser device 1 can be stabilized by efficiently dissipating the generated heat to the submount 60.
  • Table 1 between the light emitting layer 16 and the n-side electrode 34, the substrate 10 and the n-type clad layer 12 which are thicker than the other layers are located. Therefore, the distance from the light emitting layer 16 to the submount 60 when the submount 60 is connected to the pad electrode 32 is from the light emitting layer 16 to the submount 60 when the submount 60 is connected to the n-side electrode 34. Shorter than the distance.
  • the semiconductor laser device 1 may not include the pad electrode 32, and the p-side electrode 26 may be directly connected to the submount 60. Further, when the light output is small and the heat radiation amount is small, the n-side electrode 34 of the semiconductor laser device 1 may be connected to the submount 60.
  • a GaN (0001) plane substrate is used as a substrate, a nitride semiconductor layer is formed on the (0001) plane, and an n-side electrode is formed on the (000-1) plane on the back surface of the substrate.
  • GaN substrates having different plane orientations may be used.
  • the n-side electrode may be formed on the nonpolar surface.
  • nitride-based semiconductor layer is formed on an a-plane substrate and an n-side electrode is formed on the ⁇ 11-20 ⁇ plane on the back surface of the substrate, or when a nitride-based semiconductor layer is formed on an m-plane substrate
  • the method of the present disclosure can also be applied to the case of forming the n-side electrode on the ⁇ 1-100 ⁇ surface on the back surface.
  • the n-side electrode may be formed on the semipolar surface.
  • a nitride semiconductor layer is formed on a ⁇ 11-22 ⁇ plane substrate and an n-side electrode is formed on the ⁇ -1-12-2 ⁇ plane on the back surface of the substrate, or on a ⁇ 1-101 ⁇ plane substrate.
  • the method of the present disclosure can also be applied to the case where the nitride semiconductor layer is formed and the n-side electrode is formed on the ⁇ 110-1 ⁇ surface of the back surface of the substrate.
  • the semiconductor laser element having the vertical structure in which the n-side electrode 34 and the p-side electrode 26 are provided with the substrate 10 sandwiched is described.
  • a light emitting diode element in which an n-side electrode and a p-side electrode are provided on one surface side of a substrate will be described as an example of a nitride-based semiconductor light emitting element.
  • differences from the first embodiment will be mainly described, and description of common points will be omitted or simplified.
  • FIG. 14 is a sectional view of light emitting diode element 100 according to the present embodiment.
  • the light emitting diode device 100 includes a substrate 110, a first n-type nitride semiconductor layer 114, a light emitting layer 116, a p-type nitride semiconductor layer 118, and a p-side electrode 126.
  • An insulating film 128, a metal bump 132, and an n-side electrode 134 In the present embodiment, for convenience of description, the direction in which the substrate 110 is located with respect to the light emitting layer 116 is “lower (lower layer side)” and the opposite direction is “upper (upper layer side)”.
  • a first n-type nitride semiconductor layer containing a group IV n-type impurity is provided on the upper surface of the substrate 110.
  • the substrate 110 is, for example, an insulating C-plane sapphire substrate, but may be a sapphire substrate having another plane orientation or a semiconductor substrate such as a nitride semiconductor substrate, a Si substrate, or a SiC substrate.
  • the plate thickness, shape, and size of the substrate 110 are not particularly limited.
  • the first n-type nitride semiconductor layer 114 is an example of an n-type nitride semiconductor containing a group IV n-type impurity.
  • the first n-type nitride semiconductor layer 114 contains, for example, Si, which is an example of a group IV n-type impurity.
  • the first n-type nitride semiconductor layer 114 is provided in contact with one main surface of the substrate 110.
  • a buffer layer may be provided between the first n-type nitride semiconductor layer 114 and the substrate 110.
  • the first n-type nitride semiconductor layer 114 is, for example, an n-type GaN layer.
  • the film thickness and the impurity concentration of the first n-type nitride semiconductor layer 114 may be the same as those of the n-type cladding layer 12 according to the first embodiment, for example.
  • the first n-type nitride semiconductor layer 114 has a recess 114d.
  • the recess 114d is provided in a region that does not overlap the light emitting layer 116 in plan view.
  • the thickness of the first n-type nitride semiconductor layer 114 differs between the region overlapping the light emitting layer 116 and the region not overlapping the light emitting layer 116 in a plan view.
  • the side surface of the recess 114d is flush with the end faces of the light emitting layer 116 and the p-type nitride semiconductor layer 118.
  • An n-side electrode 134 is provided on the bottom surface 114c of the recess 114d that is a part of the first n-type nitride semiconductor layer 114.
  • the first n-type nitride semiconductor layer 114 has a surface layer region 114a and an internal region 114b at positions overlapping the recess 114d in a plan view. Have.
  • the surface layer region 114 a is a part of the first n-type nitride-based semiconductor layer 114 and is a part in contact with the n-side electrode 134.
  • the surface of the surface layer region 114a in contact with the n-side electrode 134, that is, the bottom surface 114c is the (0001) plane.
  • the surface layer region 114a is, for example, a region of the bottom surface 114c in contact with the n-side electrode 134, or a region having a predetermined thickness including the entire bottom surface 114c.
  • the thickness of the surface layer region 114a is, for example, in the range of 1 nm or more and less than 100 nm.
  • the surface layer region 114a contains, for example, Cl which is an example of a halogen element.
  • the internal region 114b is a part of the first n-type nitride semiconductor layer 114, and is located on the opposite side of the surface layer region 114a from the n-side electrode 134. That is, the internal region 114b is located between the surface layer region 114a and the substrate 110.
  • the surface area 114a and the internal area 114b correspond to the surface area 10a and the internal area 10b according to the first embodiment, respectively. That is, the relationship between the Si concentration and the Cl concentration of the surface layer region 114a and the internal region 114b is the same as the relationship between the Si concentration and the Cl concentration of the surface layer region 10a and the internal region 10b, and is as described in the first embodiment.
  • the light emitting layer 116 is a layer forming a light emitting portion of the light emitting diode element 100.
  • the light emitting layer 116 is provided in contact with each of the first n-type nitride semiconductor layer 114 and the p-type nitride semiconductor layer 118.
  • the light emitting layer 116 is patterned into a predetermined shape and does not overlap the n-side electrode 134 in plan view.
  • the light emitting layer 116 has a multiple quantum well structure or a single quantum well structure.
  • Light emitting layer 116 may have the same configuration as light emitting layer 16 according to the first embodiment, for example.
  • the p-type nitride semiconductor layer 118 is an example of a p-type nitride semiconductor layer laminated on the opposite side of the first n-type nitride semiconductor layer from the substrate 110.
  • the p-type nitride-based semiconductor layer 118 is located between and in contact with the light emitting layer 116 and the p-side electrode 126.
  • the p-type nitride semiconductor layer 118 is patterned into a predetermined shape and does not overlap with the n-side electrode 134 in plan view.
  • the p-type nitride semiconductor layer 118 has the same planar shape and the same size as the light emitting layer 116.
  • the p-type nitride semiconductor layer 118 is, for example, an AlGaN layer to which Mg, which is an example of p-type impurities, is added.
  • the film thickness and the impurity concentration of the p-type nitride semiconductor layer 118 may be the same as those of the p-type cladding layer 22 according to the first embodiment, for example.
  • the upper layer portion of p-type nitride semiconductor layer 118 in contact with p-side electrode 126 may have the same configuration as p-type contact layer 24 according to the first embodiment.
  • the p-side electrode 126 is provided in contact with the p-type nitride semiconductor layer 118.
  • the p-side electrode 126 is formed using a metal material.
  • the p-side electrode 126 has, for example, the same configuration as the p-side electrode 26 according to the first embodiment.
  • the area of the p-side electrode 126 in plan view is, for example, 4.8 ⁇ 10 ⁇ 3 cm 2 .
  • the p-side electrode 126 does not overlap with the surface layer region 114a in plan view.
  • the insulating film 128 includes a portion of the upper surface of the p-type nitride semiconductor layer 118 which is not covered by the p-side electrode 126, end surfaces of the p-type nitride semiconductor layer 118 and the light emitting layer 116, and the recess 114d. It covers the part not covered by the n-side electrode 134. That is, the insulating film 128 is located between the p-side electrode 126 and the n-side electrode 134 in plan view and suppresses a short circuit between the p-side electrode 126 and the n-side electrode 134.
  • the insulating film 128 is, for example, a silicon oxide film and has the same configuration as the current block layer 28 according to the first embodiment.
  • the metal bump 132 is provided in contact with the p-side electrode 126.
  • the metal bumps 132 electrically connect the wiring pattern provided on the submount 60 and the p-side electrode 126 when the light emitting diode element 100 is connected to the submount 60 (see FIG. 13 ).
  • the metal bump 132 is, for example, an Au bump or a solder bump.
  • the n-side electrode 134 is an example of an n-side electrode in contact with the first n-type nitride semiconductor layer.
  • the n-side electrode 134 is in contact with the surface layer region 114a of the first n-type nitride semiconductor layer 114.
  • the n-side electrode 134 has, for example, the same configuration as the n-side electrode 34 according to the first embodiment.
  • the area of the n-side electrode 134 in plan view is, for example, 6.0 ⁇ 10 ⁇ 4 cm 2 .
  • the light emitting diode element 100 having the above configuration emits blue light, for example.
  • the chip width of the light emitting diode device 100 is 784 ⁇ m.
  • the maximum operating current of the light emitting diode device 100 is 1.4A.
  • the current density of the p-side electrode 126 is 0.3 kAcm ⁇ 2
  • the current density of the n-side electrode 134 is 2.3 kAcm ⁇ 2 .
  • the operating voltage of the light emitting diode device 100 is 3.8 V
  • the maximum junction temperature during operation is 150°C. Note that these numerical values are merely examples, and the respective values may be appropriately designed and changed.
  • the surface layer region 114a in contact with the n-side electrode 134 contains a large amount of group IV n-type impurities and halogen elements. As a result, it is possible to suppress an increase in resistance in the connection portion between the first n-type nitride semiconductor layer 114 and the n-side electrode 134, and to realize good ohmic contact. Therefore, the light emitting diode element 100 having stable voltage characteristics during operation at high current density or at high temperature operation is realized.
  • FIG. 15 is a flowchart showing a method for manufacturing the light emitting diode element 100 according to the present embodiment.
  • 16A and 16B are cross-sectional views for explaining each step included in the method for manufacturing the light emitting diode element 100 according to the present embodiment.
  • a plurality of nitride semiconductor films are formed on the substrate 110 (S30). Specifically, as shown in FIG. 16A, after forming a low temperature buffer layer (not shown) on the substrate 110, the n-type nitride semiconductor film 115, the nitride semiconductor film 117 and the p-type nitride semiconductor are formed. The film 119 is formed in this order.
  • the nitride-based semiconductor film is formed by using, for example, an epitaxial growth method such as MOCVD method or MBE method.
  • a part of the formed plurality of nitride-based semiconductor films is removed (S32). Specifically, the portions of the p-type nitride-based semiconductor film 119, the nitride-based semiconductor film 117, and the n-type nitride-based semiconductor film 115 that are located in predetermined regions in plan view are removed by dry etching in this order. To do. As a result, as shown in FIG. 16B, the p-type nitride semiconductor layer 118 and the light emitting layer 116, which are patterned into a predetermined shape, and the recess 114d of the first n-type nitride semiconductor layer 114 are formed. ..
  • dry etching is performed after forming a hard mask.
  • the hard mask is formed by depositing a silicon oxide film or a silicon nitride film, and then applying a photosensitive resist, photoresist, etching, and peeling the resist in this order.
  • a group IV n-type impurity and a halogen element are co-doped on the bottom surface 114c of the recess 114d, which is the surface exposed by removing a part of the nitride-based semiconductor film ( S34).
  • the surface layer region 114a containing the group IV n-type impurity and the halogen element is formed in the first n-type nitride semiconductor layer 114.
  • the p-side electrode 126 is formed (S36).
  • the n-side electrode 134 is formed (S38).
  • the co-addition of the group IV n-type impurity and the halogen element is performed by dry etching as in the first embodiment. That is, part of the nitride-based semiconductor film is removed (S32) and co-added (S34) are continuously performed in the same chamber. Specifically, the etching conditions are changed during the dry etching process.
  • the substrate 110 is placed on the quartz tray.
  • Si released from the silicon tray acts in a direction to cancel the p-type of the p-type nitride semiconductor film 119, or the undoped nitride-based semiconductor film 117 is changed to p-type.
  • the introduced gas is a mixed gas of BCl 3 gas and Cl 2 gas.
  • the gas flow rate of BCl 3 gas is 13.2 sccm
  • the gas flow rate of Cl 2 gas is 4.8 sccm
  • the pressure in the chamber is set to 0.6 Pa.
  • the applied power is 150 W
  • the bias applied to the substrate 110 is 34 W.
  • Etching under the first condition until the p-type nitride semiconductor film 119 and the nitride semiconductor film 117 in the region where the n-side electrode 134 is formed is removed and a part of the n-type nitride semiconductor film 115 is removed. I do.
  • the first condition is maintained until the removed depth of the n-type nitride semiconductor film 115 substantially matches the depth of the recess 114d.
  • the etching condition is changed to the second condition.
  • the introduced gas is SiCl 4 gas, and the gas flow rate is 30 sccm.
  • the pressure in the chamber is the same as the first condition.
  • the input power is smaller than the first condition, and is 120 W, for example.
  • the bias applied to the substrate 110 is larger than the first condition, and is 100 W, for example.
  • the silicon tray functioning as the Si supply source cannot be used in the first embodiment. .. Therefore, under the second condition, the introduced gas is used as the supply source of Si and Cl by utilizing the gas containing both Si and Cl. As a result, Si and Cl are efficiently supplied from the bottom surface 114c exposed to the plasma of dry etching to the surface layer region 114a.
  • first condition any condition may be used as long as the nitride semiconductor film is appropriately removed.
  • second condition any condition may be used as long as Si and Cl are supplied.
  • a group IV n-type impurity other than Si (for example, Ge) or a halogen element other than Cl (for example, F) is supplied to the surface layer region 114a, a gas containing these elements may be used as the introduction gas. ..
  • a quartz tray instead of using the silicon tray 50, a quartz tray may be used and SiCl 4 gas may be used as an introduction gas.
  • GaN has been described as an example of the nitride-based semiconductor forming the n-side electrode, but the method of the present disclosure is also applied to the case of forming the n-side electrode in AlGaN or InGaN. be able to.
  • the halogen element contained in the surface layer region may be fluorine (F) or bromine (Br).
  • fluorine CF 4 can be used as an etching gas
  • bromine HBr can be used as an etching gas.
  • the present disclosure can be used as a nitride-based semiconductor light emitting device having stable voltage characteristics during operation at high current density or at high temperature and a method for manufacturing the same, and can be used for, for example, a laser device, a lighting device, and a display device. You can

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Abstract

窒化物系半導体発光素子は、ＩＶ族ｎ型不純物を含むｎ型窒化物系半導体の一例である基板（１０）と、基板（１０）に接するｎ側電極（３４）とを備え、基板（１０）は、ｎ側電極（３４）に接し、ハロゲン元素を含む表層領域（１０ａ）と、表層領域（１０ａ）の、ｎ側電極（３４）の反対側に位置する内部領域（１０ｂ）とを有し、表層領域（１０ａ）におけるＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、表層領域（１０ａ）におけるハロゲン元素のピーク濃度は、表層領域（１０ａ）におけるＩＶ族ｎ型不純物のピーク濃度の１０％以上であり、内部領域（１０ｂ）におけるＩＶ族ｎ型不純物の濃度は、表層領域（１０ａ）におけるＩＶ族ｎ型不純物の濃度より低い。

Description

窒化物系半導体発光素子及びその製造方法
　本開示は、窒化物系半導体発光素子及びその製造方法に関する。
　従来、窒化ガリウム（ＧａＮ）を利用した発光素子が知られている。例えば、特許文献１に記載の半導体発光素子では、ｎ型半導体の、電極との接触部分の不純物濃度を高くすることで、良好なオーミック特性を実現している。
特開２００１－１４８５３３号公報
　近年、チップサイズの小型化及び高出力化に伴い、電流密度の増加及び高温動作が求められている。しかしながら、上記従来の半導体発光素子では、大電流密度での動作時又は高温動作時において素子電圧が上昇するという問題がある。
　そこで、本開示は、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子及びその製造方法を提供する。
　上記課題を解決するため、本開示の一態様に係る窒化物系半導体発光素子は、ＩＶ族ｎ型不純物を含む第１のｎ型窒化物系半導体層と、前記第１のｎ型窒化物系半導体層に接するｎ側電極とを備え、前記第１のｎ型窒化物系半導体層は、前記ｎ側電極に接し、ハロゲン元素を含む表層領域と、前記表層領域の、前記ｎ側電極の反対側に位置する内部領域とを有し、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上であり、前記内部領域における前記ＩＶ族ｎ型不純物の濃度は、前記表層領域における前記ＩＶ族ｎ型不純物の濃度より低い。
　また、本開示の一態様に係る窒化物系半導体発光素子の製造方法は、ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面に、ｎ側電極を形成する工程とを含み、前記ｎ型窒化物系半導体層の、前記表面を含む表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上である。
　また、本開示の一態様に係る窒化物系半導体発光素子の製造方法は、ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面にｎ側電極を形成する工程とを含み、前記ｎ型窒化物系半導体層は、Ｇａを含み、前記ドライエッチングする工程の終了時の前記プラズマの発光スペクトルでは、Ｇａに起因する第１発光ピークのピーク強度が、前記ＩＶ族ｎ型不純物又は前記ハロゲン元素に起因する第２発光ピークのピーク強度より小さい。
　本開示によれば、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子及びその製造方法を提供することができる。
図１は、実施の形態１に係る半導体レーザ素子の構成を示す断面図である。 図２は、実施の形態１に係る半導体レーザ素子のｎ側電極とｎ型半導体との界面近傍のＳｉ濃度を示す図である。 図３は、実施の形態１に係る半導体レーザ素子のｎ側電極とｎ型半導体との界面近傍のＣｌ濃度を示す図である。 図４は、実施の形態１に係る半導体レーザ素子の大電流密度での動作時の電圧増加率を示す図である。 図５は、実施の形態１に係る半導体レーザ素子の高温動作時の電圧増加率を示す図である。 図６は、実施の形態１に係る半導体レーザ素子のｐ側電極とｐ型半導体との界面近傍のＣｌ濃度を示す図である。 図７は、実施の形態１に係る半導体レーザ素子の製造方法を示すフローチャートである。 図８Ａは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、半導体膜の積層工程を説明するための断面図である。 図８Ｂは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、リッジの形成工程を説明するための断面図である。 図８Ｃは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、電流ブロック層の形成工程を説明するための断面図である。 図８Ｄは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、ｐ側電極の形成工程を説明するための断面図である。 図８Ｅは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、密着補助層の形成工程を説明するための断面図である。 図８Ｆは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、ｐ側パッド電極の形成工程を説明するための断面図である。 図８Ｇは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、ｎ型窒化物系半導体基板の研磨工程を説明するための断面図である。 図８Ｈは、実施の形態１に係る半導体レーザ素子の製造方法に含まれる、ｎ型窒化物系半導体基板のドライエッチング工程を説明するための断面図である。 図９は、実施の形態１に係る半導体レーザ素子の製造方法に含まれるドライエッチング工程における原子又はイオンの出入りを模式的に示す図である。 図１０は、実施の形態１に係る半導体レーザ素子の製造方法に含まれるドライエッチング工程の終了時のプラズマの発光スペクトルを示す図である。 図１１は、実施の形態１に係る半導体レーザ素子の製造方法に含まれるドライエッチング工程における発光ピークのピーク強度の時間変化を示す図である。 図１２は、比較例に係る半導体レーザ素子の製造方法に含まれるドライエッチング工程における発光ピークのピーク強度の時間変化を示す図である。 図１３は、実施の形態１に係る半導体レーザ素子のサブマウントへの実装例を示す断面図である。 図１４は、実施の形態２に係る発光ダイオード素子の断面図である。 図１５は、実施の形態２に係る発光ダイオード素子の製造方法を示すフローチャートである。 図１６Ａは、実施の形態２に係る発光ダイオード素子の製造方法に含まれる、半導体層の積層工程を説明するための断面図である。 図１６Ｂは、実施の形態２に係る発光ダイオード素子の製造方法に含まれる、半導体層のドライエッチング工程を説明するための断面図である。
　（本開示の概要）
　本開示の一態様に係る窒化物系半導体発光素子は、ＩＶ族ｎ型不純物を含む第１のｎ型窒化物系半導体層と、前記第１のｎ型窒化物系半導体層に接するｎ側電極とを備え、前記第１のｎ型窒化物系半導体層は、前記ｎ側電極に接し、ハロゲン元素を含む表層領域と、前記表層領域の、前記ｎ側電極の反対側に位置する内部領域とを有し、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上であり、前記内部領域における前記ＩＶ族ｎ型不純物の濃度は、前記表層領域における前記ＩＶ族ｎ型不純物の濃度より低い。
　これにより、表層領域に含まれるハロゲン元素のピーク濃度が高いので、内部領域に含まれるＩＶ族ｎ型不純物のｎ側電極への拡散を抑制することができる。ＩＶ族ｎ型不純物の拡散が抑制されることにより、第１のｎ型窒化物系半導体層とｎ側電極と接続部分における高抵抗化が抑制されて良好なオーミックコンタクトを実現することができる。このため、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子が実現される。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、前記表層領域の電流密度が０．４７ｋＡｃｍ－２以上で使用されてもよい。
　０．４７ｋＡｃｍ－２以上の大電流密度での動作の場合、大電流による窒化物系半導体発光素子の発熱が増加し、発熱による内部領域に含まれるＩＶ族ｎ型不純物のｎ側電極への拡散も増加する。本開示の構造を窒化物系半導体発光素子に適用することで、ＩＶ族ｎ型不純物のｎ側電極へ拡散が抑制されることにより、０．４７ｋＡｃｍ－２以上の大電流密度での動作時においても、動作電圧を安定させることができる。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、６７℃以上の動作温度で使用されてもよい。
　６７℃以上の高温動作において内部領域に含まれるＩＶ族ｎ型不純物のｎ側電極への拡散も増加する。本開示の構造を窒化物系半導体発光素子に適用することで、ＩＶ族ｎ型不純物のｎ側電極への拡散が抑制されることにより、６７℃以上の高温動作時においても、動作電圧を安定させることができる。
　また、例えば、前記表層領域の厚さは、１ｎｍ以上１００ｎｍ未満であってもよい。
　これにより、表層領域の厚さが１ｎｍ以上であることで、ｎ型不純物のｎ側電極への拡散を抑制するための表層領域の厚さを十分に確保することができる。また、表層領域の厚さが１００ｎｍ未満であることで、ハロゲン元素に起因する第１のｎ型窒化物系半導体層の欠陥の増大が抑制され、オーミックコンタクトの劣化を抑制することができる。
　また、例えば、前記ｎ側電極は、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｍｏ、Ｓｎ、Ｉｎ、Ｎｉ、Ｃｒ、Ｎｂ、Ｂａ、Ａｇ、Ｒｈ、Ｉｒ、Ｒｕ及びＨｆからなる群から選択される少なくとも１種類の金属、又は、少なくとも２種類の合金を含んでもよい。
　これにより、第１のｎ型窒化物系半導体層とｎ側電極との良好なオーミックコンタクトを実現することができる。
　また、例えば、前記ＩＶ族ｎ型不純物は、Ｓｉであってもよい。
　Ｓｉは、Ｇｅなどと比較して、イオン半径が小さいため、結晶格子間にＳｉが入りやすく、第１のｎ型窒化物系半導体層への添加を高濃度にすることができる。特に、Ｓｉを含む表層領域は、不純物濃度の制御性が高いドライエッチング工程などによって容易に形成することができる。このため、窒化物系半導体発光素子の動作電圧を低くすることができ、信頼性が高く良好な電圧特性を有する窒化物系半導体発光素子を実現することができる。
　また、例えば、前記ハロゲン元素は、Ｃｌであってもよい。
　Ｃｌは、Ｂｒなどと比較して、イオン半径が小さいため、結晶格子間にＣｌが入りやすく、第１のｎ型窒化物系半導体層への添加を高濃度にすることができる。特に、Ｃｌを含む表層領域は、不純物濃度の制御性が高いドライエッチング工程などによって容易に形成することができる。このため、窒化物系半導体発光素子の電圧増加率を低減することができ、安定した電圧特性を有する窒化物系半導体発光素子を実現することができる。
　また、例えば、前記表層領域の、前記ｎ側電極に接する面は、（０００－１）面であってもよい。
　これにより、窒化物系半導体発光素子を縦型構造で実現することができるので、（０００１）面にｎ側電極を形成する場合と比較して、縦伝導にすることで、ｎ側電極面積に応じて電流経路の面積を十分に確保することができるため、素子の動作電圧を低減することができる。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、さらに、積層方向において前記内部領域を基準にして前記表層領域とは反対側に位置する主面を有し、前記主面は、サブマウントに接続されていてもよい。
　これにより、発光領域に近い側で窒化物系半導体発光素子はサブマウントに接続されるので、放熱性を高めることができる。
　また、例えば、前記第１のｎ型窒化物系半導体層は、ｎ型窒化物系半導体基板であってもよい。
　これにより、耐熱性に優れたｎ側電極を形成することができる。このため、信頼性が高く良好なオーミックコンタクトを実現することができる。
　また、例えば、前記ｎ型窒化物系半導体基板の板厚は、５０μｍ以上１５０μｍ以下であってもよい。
　これにより、基板の厚みを大きく確保することで、表層領域を安定して形成することができる。このため、信頼性が高く良好なオーミックコンタクトを実現することができる。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、さらに、前記ｎ型窒化物系半導体基板の、前記表層領域とは反対側に、順に積層された第２のｎ型窒化物系半導体層及びｐ型窒化物系半導体層を備えてもよい。
　これにより、例えば、発光ダイオード素子などのｐｎ接合を有する素子においても、動作電圧を安定させることができる。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、さらに、基板を備え、前記第１のｎ型窒化物系半導体層は、前記基板上に設けられ、前記第１のｎ型窒化物系半導体層は、前記基板とは反対側に前記表層領域を備えてもよい。
　これにより、第１のｎ型窒化物系半導体層がｎ型基板ではない横方向に電流を流す窒化物系半導体発光素子においても、動作電圧が安定した窒化物系半導体発光素子を実現することができる。
　また、例えば、本開示の一態様に係る窒化物系半導体発光素子は、さらに、前記第１のｎ型窒化物系半導体層の、前記基板とは反対側に順に積層されたｐ型窒化物系半導体層及びｐ側電極を備えてもよい。
　これにより、例えば、発光ダイオード素子などのｐｎ接合を有する素子においても、動作電圧を安定させることができる。
　また、例えば、前記表層領域における前記ハロゲン元素のピーク濃度は、前記ｐ側電極と前記ｐ型窒化物系半導体層との界面における前記ハロゲン元素のピーク濃度よりも高くてもよい。
　これにより、ｐ型窒化物系半導体のアクセプタに対する補償欠陥になりうるハロゲン元素の濃度がｐ側電極とｐ型窒化物系半導体との界面で低くなるので、動作電圧を更に安定させることができる。
　また、本開示の一態様に係る窒化物系半導体発光素子の製造方法は、ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面に、ｎ側電極を形成する工程とを含み、前記ｎ型窒化物系半導体層の、前記表面を含む表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上である。
　これにより、ＩＶ族ｎ型不純物の添加とハロゲン元素の添加とをドライエッチング工程によって同時に行うことができるので、容易に表層領域を形成することができる。表層領域に含まれるハロゲン元素のピーク濃度が高いので、内部領域に含まれるＩＶ族ｎ型不純物のｎ側電極への拡散を抑制することができる。ＩＶ族ｎ型不純物の拡散が抑制されることにより、ｎ型窒化物系半導体層とｎ側電極と接続部分における高抵抗化が抑制されて良好なオーミックコンタクトを実現することができる。このように、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子を簡単に製造することができる。
　また、本開示の一態様に係る窒化物系半導体発光素子の製造方法は、ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面にｎ側電極を形成する工程とを含み、前記ｎ型窒化物系半導体層は、Ｇａを含み、前記ドライエッチングする工程の終了時の前記プラズマの発光スペクトルでは、Ｇａに起因する第１発光ピークのピーク強度が、前記ＩＶ族ｎ型不純物又は前記ハロゲン元素に起因する第２発光ピークのピーク強度より小さくてもよい。
　これにより、発光スペクトルを確認しながらドライエッチング工程を行うことで、ＩＶ族ｎ型不純物及びハロゲン元素の添加量を調整することができる。したがって、ｎ側電極とｎ型窒化物系半導体層との界面におけるＩＶ族ｎ型不純物及びハロゲン元素の濃度を容易に調整することができ、界面におけるハロゲン元素のピーク濃度を高めることができる。これにより、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子を簡単に製造することができる。
　また、例えば、前記ＩＶ族ｎ型不純物は、Ｓｉであり、前記ハロゲン元素は、Ｃｌであり、前記第１発光ピークは、Ｇａの原子若しくはイオン、又は、Ｇａを含む分子若しくは分子イオンに起因し、前記第２発光ピークは、Ｓｉ及びＣｌの少なくとも一方の原子若しくはイオン、又は、Ｓｉ及びＣｌの少なくとも一方を含む分子若しくは分子イオンに起因してもよい。
　これにより、Ｓｉ及びＣｌを含む表層領域を、不純物濃度の制御性が高いドライエッチング工程などによって容易に形成することができる。
　また、例えば、前記第１発光ピークの中心波長は、２９４ｎｍ以上２９５ｎｍ以下の範囲に位置し、前記第２発光ピークの中心波長は、３９０ｎｍ以上３９１ｎｍ以下の範囲に位置してもよい。
　これにより、第１発光ピークの変化が大きくなるので、発光スペクトルを確認しながらのドライエッチング工程の制御を容易に行うことができる。
　また、例えば、前記ｎ型窒化物系半導体層は、ｎ型窒化物系半導体基板を含み、前記製造方法は、さらに、前記ドライエッチングする工程の前に、前記ｎ型窒化物系半導体基板を研磨する工程を含み、前記ドライエッチングする工程では、前記ｎ型窒化物系半導体基板の研磨された面をドライエッチングし、前記ｎ型窒化物系半導体基板のドライエッチングされた面の転位密度は、１×１０９ｃｍ－２以下であってもよい。
　これにより、研磨工程を含むことで、窒化物系半導体発光素子を容易に薄型化することができる。また、研磨工程で受けたダメージをドライエッチング工程で容易に除去することができる。つまり、ダメージの除去とｎ型不純物及びハロゲン元素の添加とを同時に行うことができるので、工程数を削減することができる。
　また、例えば、前記ドライエッチングする工程は、前記ｎ型窒化物系半導体層の（０００－１）面をドライエッチングしてもよい。
　これにより、縦型構造の窒化物系半導体発光素子を製造することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、要素間の関係性を示す用語、及び、要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　（実施の形態１）
　まず、実施の形態１に係る窒化物系半導体発光素子の構成について、図１を用いて説明する。図１は、本実施の形態に係る半導体レーザ素子１の構成を示す断面図である。
　半導体レーザ素子１は、窒化物系半導体発光素子の一例である。なお、本実施の形態では、窒化物系半導体は、ＩＩＩ－Ｖ族窒化物系半導体である。例えば、窒化物系半導体は、ＧａＮ、ＡｌＧａＮ及びＩｎＧａＮなどのＧａＮを主成分とする半導体である。なお、窒化物系半導体は、ＰやＡｓなどのＶ族元素を少量含んでいてもよい。
　図１に示されるように、半導体レーザ素子１は、基板１０と、ｎ型クラッド層１２と、ｎ型ガイド層１４と、発光層１６と、ｐ側ガイド層１８と、電子ブロック層２０と、ｐ型クラッド層２２と、ｐ型コンタクト層２４と、ｐ側電極２６と、電流ブロック層２８と、密着補助層３０と、パッド電極３２と、ｎ側電極３４とを備える。半導体レーザ素子１は、リッジ構造を有する。本実施の形態では、説明の都合上、発光層１６に対してｎ側電極３４が位置する方向を「下方（下層側）」とし、発光層１６に対してｐ側電極２６（及びリッジ）が位置する方向を「上方（上層側）」としている。
　以下に示される表１は、半導体レーザ素子１を構成する主な層の具体的な構成の一例を示している。各層の具体的な構成は一例に過ぎず、材料、膜厚、不純物濃度及び層数などは適宜変更可能である。
Figure JPOXMLDOC01-appb-T000001
　基板１０は、ＩＶ族ｎ型不純物を含む第１のｎ型窒化物系半導体層の一例である。具体的には、基板１０は、ｎ型窒化物系半導体基板の一例である。基板１０は、例えば、ｎ型のＧａＮ基板である。基板１０の板厚は、例えば５０μｍ以上１５０μｍ以下である。本実施の形態では、基板１０の面方位は（０００１）面である。
　基板１０には、ＩＶ族ｎ型不純物が添加されている。ＩＶ族ｎ型不純物は、例えば、シリコン（Ｓｉ）である。なお、基板１０に含まれるＩＶ族ｎ型不純物は、ゲルマニウム（Ｇｅ）などであってもよい。表１に示されるように、基板１０の不純物濃度（具体的には、Ｓｉ濃度）は、例えば１．４０×１０１８ｃｍ－３である。
　図１に一部が模式的に拡大されて示されるように、基板１０は、表層領域１０ａと、内部領域１０ｂとを有する。
　表層領域１０ａは、基板１０の一部であり、ｎ側電極３４に接する部分である。表層領域１０ａの、ｎ側電極３４に接する面１０ｃは、（０００－１）面である。つまり、基板１０を構成するＧａＮの結晶構造における（０００－１）面に、ｎ側電極３４が設けられている。表層領域１０ａは、例えば、基板１０の面１０ｃの、ｎ側電極３４に接する範囲、又は、面１０ｃの全体を含む所定の厚さの領域である。表層領域１０ａの厚さは、例えば１ｎｍ以上１００ｎｍ未満である。表層領域１０ａは、ハロゲン元素を含んでいる。ハロゲン元素は、例えば、塩素（Ｃｌ）である。
　表層領域１０ａにおけるＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上である。また、表層領域１０ａにおけるハロゲン元素のピーク濃度は、表層領域１０ａにおけるＩＶ族ｎ型不純物のピーク濃度の１０％以上である。表層領域１０ａに含まれるＩＶ族ｎ型不純物及びハロゲン元素の濃度の深さ方向における分布の一例は、図２及び図３を用いて後で説明する。なお、ピーク濃度とは、深さ方向における濃度分布における濃度の極大値を意味する。
　内部領域１０ｂは、基板１０の一部であり、表層領域１０ａの、ｎ側電極３４の反対側に位置する。内部領域１０ｂは、例えば、基板１０の表層領域１０ａ以外の部分である。内部領域１０ｂの上面にｎ型クラッド層１２が設けられている。内部領域１０ｂにおけるＩＶ族ｎ型不純物の濃度は、表層領域１０ａにおけるＩＶ族ｎ型不純物の濃度より低い。
　ｎ型クラッド層１２は、基板１０の表層領域１０ａとは反対側の（０００１）面に積層された第２のｎ型窒化物系半導体層の一例である。ｎ型クラッド層１２は、基板１０とｎ型ガイド層１４との間に各々に接して設けられている。ｎ型クラッド層１２は、例えば、表１に示されるように、膜厚が３μｍのＡｌＧａＮ層である。Ａｌの組成比は、例えば２．６％である。ｎ型クラッド層１２には、ＩＶ族ｎ型不純物の一例であるＳｉが添加されている。ｎ型クラッド層１２の不純物濃度は、基板１０の不純物濃度より低く、例えば５．００×１０１７ｃｍ－３である。
　ｎ型ガイド層１４は、基板１０の表層領域１０ａとは反対側に積層された第２のｎ型窒化物系半導体層の一例である。ｎ型ガイド層１４は、ｎ型クラッド層１２と発光層１６との間に各々に接して設けられている。ｎ型ガイド層１４は、例えば、表１に示されるように、膜厚が１２７ｎｍのＧａＮ層である。ｎ型ガイド層１４には、ＩＶ族ｎ型不純物の一例であるＳｉが添加されている。ｎ型ガイド層１４の不純物濃度は、ｎ型クラッド層１２の不純物濃度と同等であり、基板１０の不純物濃度より低く、例えば５．００×１０１７ｃｍ－３である。
　発光層１６は、半導体レーザ素子１の発光部を形成する層である。発光層１６は、ｎ型ガイド層１４とｐ側ガイド層１８との間に各々に接して設けられている。
　本実施の形態では、発光層１６は、多重量子井戸構造を有する。具体的には、発光層１６は、１層ずつ交互に積層された複数の井戸層及び複数の障壁層を有する。より具体的には、表１に示されるように、発光層１６は、２層の井戸層と、３層の障壁層とを有する。２層の井戸層はいずれも、膜厚が７．５ｎｍのアンドープＩｎＧａＮ層である。井戸層のＩｎの組成比は、発振波長が４０５ｎｍになるように調整されている。３層の障壁層は、いずれもアンドープＩｎ０．０８Ｇａ０．９２Ｎ層であり、表１に示されるように、膜厚は互いに異なっている。
　ｐ側ガイド層１８は、第２のｎ型窒化物系半導体層に積層されたｐ型窒化物系半導体層の一例を含んでいる。ｐ側ガイド層１８は、発光層１６と電子ブロック層２０との間に各々に接して設けられている。ｐ側ガイド層１８は、例えば、表１に示されるように、膜厚４０ｎｍのアンドープＩｎＧａＮ層と、膜厚６ｎｍのアンドープＧａＮ層と、膜厚３ｎｍのｐ型ＧａＮ層との積層構造を有する。アンドープＩｎＧａＮ層のＩｎの組成比は、例えば０．３％である。ｐ型ＧａＮ層は、ｐ型窒化物系半導体層の一例であり、ｐ型不純物としてＭｇが添加されている。ｐ型ＧａＮ層の不純物濃度は、基板１０の不純物濃度よりも高く、例えば１．５０×１０１９ｃｍ－３である。
　電子ブロック層２０は、発光層１６からｐ側電極２６に移動する電子をブロックする。電子ブロック層２０が設けられていることで、発光層１６に対する電子の注入効率を高めることができ、発光効率を高めることができる。電子ブロック層２０は、ｐ側ガイド層１８とｐ型クラッド層２２との間に各々に接して設けられている。電子ブロック層２０は、例えば、表１に示されるように、複数のｐ型ＡｌＧａＮ層の積層構造を有する。複数のｐ型ＡｌＧａＮ層は、膜厚及びＡｌの組成比が互いに異なっている。ｐ側ガイド層１８に接するｐ型ＡｌＧａＮ層（下層側）は、膜厚が５ｎｍであり、Ａｌの組成比が、ｐ側ガイド層１８からｐ型クラッド層２２に向かう方向に沿って４％から３６％まで漸増している。ｐ型クラッド層２２に接するｐ型ＡｌＧａＮ層（上層側）は、膜厚が２ｎｍであり、Ａｌの組成比が３６％である。２つのｐ型ＡｌＧａＮ層には、ｐ型不純物としてＭｇが添加されている。ｐ型ＡｌＧａＮ層の不純物濃度は、ｐ側ガイド層１８のｐ型ＧａＮ層の不純物濃度と同等であり、例えば１．５０×１０１９ｃｍ－３である。
　ｐ型クラッド層２２は、第２のｎ型窒化物系半導体層に積層されたｐ型窒化物系半導体層の一例である。ｐ型クラッド層２２は、電子ブロック層２０とｐ型コンタクト層２４との間に各々に接して設けられている。図１に示されるように、ｐ型クラッド層２２は、ｎ側電極３４からｐ側電極２６に向かう方向に突出した凸部２２ａを有する。具体的には、凸部２２ａは、半導体レーザ素子１の［１－１００］方向に延びるリッジの一部である。凸部２２ａの高さは、例えば６８０ｎｍである。
　ｐ型クラッド層２２は、例えば、表１に示されるように、複数のｐ型ＡｌＧａＮ層の積層構造を有する。複数のｐ型ＡｌＧａＮ層は、膜厚及び不純物濃度が互いに異なっている。複数のｐ型ＡｌＧａＮ層の各々のＡｌの組成比は、互いに等しく、例えば２．６％である。複数のｐ型ＡｌＧａＮ層には、ｐ型不純物としてＭｇが添加されている。電子ブロック層２０に接するｐ型ＡｌＧａＮ層（下層側）の不純物濃度は、電子ブロック層２０の不純物濃度より低く、例えば２．００×１０１８ｃｍ－３である。ｐ型コンタクト層２４に接するｐ型ＡｌＧａＮ層（上層側）の不純物濃度は、電子ブロック層２０に接するｐ型ＡｌＧａＮ層の不純物濃度より高く、かつ、電子ブロック層２０の不純物濃度より低く、例えば１．００×１０１９ｃｍ－３である。
　ｐ型コンタクト層２４は、ｐ型クラッド層２２とｐ側電極２６との間に各々に接して設けられている。本実施の形態では、ｐ型コンタクト層２４は、ｐ型クラッド層２２の凸部２２ａ上に設けられている。つまり、ｐ型コンタクト層２４は、半導体レーザ素子１のリッジの一部である。
　ｐ型コンタクト層２４は、例えば、表１に示されるように、複数のｐ型ＧａＮ層の積層構造を有する。複数のｐ型ＧａＮ層は、膜厚及び不純物濃度が互いに異なっている。複数のｐ型ＧａＮ層には、ｐ型不純物としてＭｇが添加されている。ｐ型クラッド層２２に接するｐ型ＧａＮ層（下層側）の不純物濃度は、ｐ型クラッド層２２の不純物濃度より高く、例えば２．００×１０１９ｃｍ－３である。ｐ側電極２６に接するｐ型ＧａＮ層（上層側）の不純物濃度は、ｐ型クラッド層２２に接するｐ型ＧａＮ層の不純物濃度より高く、例えば２．００×１０２０ｃｍ－３である。つまり、ｐ側電極２６に接するｐ型ＧａＮ層は、ｐ型不純物がヘビードープされた状態である。
　ｐ側電極２６は、ｐ型コンタクト層２４に接して設けられている。ｐ側電極２６は、金属材料を用いて形成されている。例えば、表１に示されるように、ｐ側電極２６は、膜厚が４０ｎｍのＰｄ膜と、膜厚が３５ｎｍのＰｔ膜との積層構造を有する。Ｐｄ膜が下層側に位置し、ｐ型コンタクト層２４と接している。ｐ側電極２６の平面視における面積は、例えば４．４×１０－５ｃｍ２である。なお、平面視とは、基板１０の主面（例えば、ＧａＮの結晶構造の（０００１）面）に直交する方向から見ることを意味している。
　電流ブロック層２８は、パッド電極３２とｐ型クラッド層２２との間に位置しており、パッド電極３２からｎ側電極３４に向かって流れる電流を抑制する。電流ブロック層２８は、図１に示されるように、半導体レーザ素子１のリッジの側方に設けられている。具体的には、電流ブロック層２８は、ｐ型クラッド層２２の凸部２２ａの側面と、ｐ型クラッド層２２の凸部２２ａ以外の上面とを覆っている。なお、電流ブロック層２８は、ｐ型コンタクト層２４の側面を覆っていてもよい。電流ブロック層２８は、絶縁性を有する材料を用いて形成されている。例えば、電流ブロック層２８は、膜厚が３００ｎｍのシリコン酸化膜である。
　密着補助層３０は、パッド電極３２の電流ブロック層２８に対する密着性を高めるために設けられている。密着補助層３０は、パッド電極３２と電流ブロック層２８との間に各々に接して設けられている。密着補助層３０は、例えば、リッジの両側に設けられている。密着補助層３０は、金属材料を用いて形成されている。具体的には、密着補助層３０は、膜厚が１０ｎｍのＴｉ膜と、膜厚が５０ｎｍのＰｔ膜との積層構造を有する。Ｔｉ膜が下層側に位置し、電流ブロック層２８に接している。
　パッド電極３２は、ｐ側電極２６に接して設けられている。パッド電極３２は、図１に示されるように、ｐ側電極２６、ｐ型コンタクト層２４、電流ブロック層２８及び密着補助層３０を覆っている。パッド電極３２は、例えば、表１に示されるように、膜厚が１．６μｍの金属膜であり、Ａｕを用いて形成されている。
　ｎ側電極３４は、第１のｎ型窒化物系半導体層に接するｎ側電極の一例である。ｎ側電極３４は、基板１０の表層領域１０ａに接している。ｎ側電極３４は、金属材料を用いて形成されている。具体的には、ｎ側電極３４は、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｍｏ、Ｓｎ、Ｉｎ、Ｎｉ、Ｃｒ、Ｎｂ、Ｂａ、Ａｇ、Ｒｈ、Ｉｒ、Ｒｕ及びＨｆからなる群から選択される少なくとも１種類の金属、又は、当該群から選択される少なくとも２種類の合金を含んでいる。例えば、表１に示されるように、ｎ側電極３４は、膜厚３００ｎｍのＡｕ膜と、膜厚３５ｎｍのＰｔ膜と、膜厚１０ｎｍのＴｉ膜との積層構造を有する。Ｔｉ膜が上層側に位置し、表層領域１０ａに接している。ｎ側電極３４の平面視における面積は、例えば１．０×１０－３ｃｍ２である。
　以上の構成を有する半導体レーザ素子１は、例えば、発振波長が４０５ｎｍのレーザ光（青紫色）を出射する。半導体レーザ素子１のチップ幅は１５０μｍであり、共振器長は８００μｍであり、リッジ幅（ストライプ幅）は７μｍである。半導体レーザ素子１の光出力は、連続発振で０．７Ｗである。半導体レーザ素子１の最大動作電流は、０．４７Ａである。このときのｐ側電極２６の電流密度は、１．１ｋＡｃｍ－２であり、ｎ側電極３４の電流密度は、０．４７ｋＡｃｍ－２である。また、ｎ側電極３４の電極面積は、１．０×１０－３ｃｍ２である。半導体レーザ素子１の動作電圧は、４．７Ｖであり、動作時の最大ジャンクション温度は、９１℃である。なお、これらの数値は一例に過ぎず、各値は適宜設計変更されてもよい。
　また、表１では、発光層１６が多重量子井戸構造を有する例を説明したが、発光層１６は、表２に示されるように、単一量子井戸構造を有してもよい。
Figure JPOXMLDOC01-appb-T000002
　表２に示される変形例に係る半導体レーザ素子１は、表１に示される構造と比較して、発光層１６の層構成と、ｐ側ガイド層１８の下層側のＩｎＧａＮ層、ｐ側電極２６のＰｔ膜及びパッド電極３２の各々の膜厚とが相違している。また、表１及び表２には示されていないが、密着補助層３０のＰｔ膜の膜厚も相違している。具体的には、密着補助層３０のＰｔ膜の膜厚は、表１に示される場合よりも大きく、例えば１００ｎｍである。
　本変形例に係る発光層１６は、１層の井戸層と２層の障壁層を有する。井戸層は、膜厚が７．５ｎｍのアンドープＩｎＧａＮ層である。井戸層のＩｎの組成比は、例えば、発振波長が４０５ｎｍになるように調整されている。２層の障壁層は、いずれもアンドープＩｎ０．０８Ｇａ０．９２Ｎ層であり、表１に示されるように、膜厚は互いに異なっている。
　ｎ型ガイド層１４に接するＩｎＧａＮ層（下層側）の膜厚は、１９０ｎｍである。また、ｐ側ガイド層１８のＩｎＧａＮ層の膜厚が、表１に示される場合よりも大きく、６０ｎｍである。これにより、積層方向における井戸層への光閉じ込め効果を高めることができ、かつ、２．９ｃｍ－１という導波路の低損失化を実現することができる。
　本変形例に係る半導体レーザ素子１は、例えば、発振波長が４０５ｎｍのレーザ光を出射する。本変形例に係る半導体レーザ素子１のチップ幅は１５０μｍであり、共振器長は１２００μｍであり、リッジ幅は３０μｍである。本変形例に係る半導体レーザ素子１の光出力は、連続発振で３．５Ｗである。本変形例に係る半導体レーザ素子１の最大動作電流は、２．４Ａである。このときのｐ側電極２６の電流密度は、６．２ｋＡｃｍ－２であり、ｎ側電極３４の電流密度は、１．８ｋＡｃｍ－２である。また、ｎ側電極３４の電極面積は、１．３×１０－３ｃｍ２である。本変形例に係る半導体レーザ素子１の動作電圧は、４．９Ｖであり、動作時の最大ジャンクション温度は、１４０℃以上１５０℃以下である。なお、これらの数値は一例に過ぎず、各値は適宜設計変更されてもよい。
　本変形例では、リッジ幅が３０μｍ以上であることで、レーザの光密度を低減することができ、半導体レーザ素子１の端面におけるレーザ自身の光吸収による端面破壊を抑制することができる。また、共振器長が１２００μｍ以上であることで、半導体レーザ素子１の放熱性を高めることができる。なお、発光層１６が単一量子井戸構造を有するので、共振器長の増大に伴う、発振電流閾値の増大、及び、電流－光出力特性におけるスロープ効率の低下を抑制することができる。このように、本変形例に係る半導体レーザ素子１では、発振電流閾値の低減、及び、動作電流の低減を実現することができる。
　発光層１６が単一量子井戸構造を有する場合、多重量子井戸構造の場合に比べて、動作時のキャリア密度が大きくなる。このため、動作中の半導体レーザ素子１の自己発熱による影響で発光層１６からｐ型クラッド層２２への漏れ電流が発生しやすいという問題がある。
　これに対して、本変形例では、ｎ側電極３４に接触する表層領域１０ａにＩＶ族ｎ型不純物とハロゲン元素とを多く含むので、大電流密度での動作時及び高温動作時において、安定した電圧特性を実現することができる（詳細は後述する）。このため、半導体レーザ素子１を長期間動作させたとしても、動作電圧の変動が小さく、電圧増加に基づく自己発熱の増大を抑制することができる。したがって、発光層１６が単一量子井戸構造を有する場合においても、安定した低動作電流特性を実現することができる。この結果、レーザの光出力が３Ｗを超えるような超高出力動作においても、長期間に亘って信頼性の高い動作が保証でき、低動作電流の半導体レーザ素子１を実現することができる。
　なお、半導体レーザ素子１の発振波長は、４０５ｎｍに限らない。例えば、半導体レーザ素子１は、発振波長が４４５ｎｍのレーザ光（青色）を出射してもよい。青色光の半導体レーザ素子１は、表２に示される変形例に係る半導体レーザ素子１と同様の構成で実現することができる。具体的には、発光層１６の井戸層のＩｎの組成比を調整することで、青色のレーザを出力するレーザ素子が実現される。
　続いて、表層領域１０ａの近傍のＩＶ族ｎ型不純物及びハロゲン元素の濃度の具体例について、図２及び図３を用いて説明する。
　図２は、本実施の形態に係る半導体レーザ素子１のｎ側電極３４と基板１０（ｎ型半導体）との界面近傍のＳｉ濃度を示す図である。図２は、実施例及び比較例に係る半導体レーザ素子の各々をＳＩＭＳ（Secondary Ion Mass Spectrometry）分析した結果を示している。
　図２に示されるように、Ｓｉ濃度は、ｎ側電極３４と基板１０との界面の近傍にピークを有する山型のグラフで表されている。つまり、Ｓｉは、ｎ側電極３４と基板１０との両側に含まれている。Ｓｉのピーク濃度は、実施例では約３×１０２１ｃｍ－３であり、比較例よりも大きい。
　基板１０の表層領域１０ａにおけるＳｉ濃度は、１．０×１０２１ｃｍ－３以上である。表層領域１０ａにおけるＳｉ濃度は、実施例が比較例より大きくなっている。また、内部領域１０ｂにおけるＳｉ濃度は、表層領域１０ａにおけるＳｉ濃度より低い。
　ｎ側電極３４に含まれるＳｉは、基板１０の表層領域１０ａに添加されたＳｉが拡散したものである。ｎ側電極３４の基板１０から離れた部分（例えば、深さが５ｎｍ～４５ｎｍの範囲）では、実施例に係るＳｉ濃度が１．０×１０１８ｃｍ－３より低くなっており、比較例に係るＳｉ濃度よりも一桁以上低くなっている。言い換えると、ｎ側電極３４におけるＳｉ濃度の最低値は、基板１０の表面からの深さが５ｎｍ以上４５ｎｍ以下の範囲内にあり、その値は１．０×１０１８ｃｍ－３より低い。
　図３は、本実施の形態に係る半導体レーザ素子１のｎ側電極３４と基板１０（ｎ型半導体）との界面近傍のＣｌ濃度を示す図である。図３は、実施例及び比較例に係る半導体レーザ素子の各々をＳＩＭＳ分析した結果を示している。
　図３に示されるように、Ｃｌ濃度は、ｎ側電極３４と基板１０との界面の近傍にピークを有する山型のグラフで表されている。つまり、Ｃｌは、ｎ側電極３４と基板１０との両側に含まれている。Ｃｌのピーク濃度は、実施例では約４×１０２０ｃｍ－３であり、比較例よりも大きい。また、Ｃｌのピーク濃度は、Ｓｉのピーク濃度の１０％（すなわち、約３×１０２０ｃｍ－３）以上である。Ｃｌのピーク濃度は、例えば、Ｓｉのピーク濃度の１００％未満であり、５０％以下であってもよい。
　ｎ側電極３４に含まれるＣｌは、基板１０の表層領域１０ａに添加されたＣｌが拡散したものである。Ｃｌは、ｎ側電極３４と基板１０との界面を境に、両側に略均等に拡散している。具体的には、界面から約２５ｎｍ離れた深さにおいて、Ｃｌ濃度は約１．０×１０１８ｃｍ－３になっており、ピーク濃度よりも二桁以上低くなっている。
　本実施の形態に係る半導体レーザ素子１では、図２及び図３に示されるように、表層領域１０ａにＳｉ及びＣｌが高い濃度で含まれている。Ｓｉを多く含むことで、表層領域１０ａの低抵抗化が実現される。一方で、Ｓｉがｎ側電極３４に拡散した場合、ｎ側電極３４が高抵抗化する恐れがある。本実施の形態では、表層領域１０ａに多く含まれるＣｌが、ｎ側電極３４へのＳｉの拡散を抑制すると推測される。これにより、ｎ側電極３４と基板１０との良好なオーミックコンタクトが実現される。良好なオーミックコンタクトが実現されることにより、大電流密度での動作時及び高温動作時において、安定した電圧特性を実現することができる。
　図４は、本実施の形態に係る半導体レーザ素子１の大電流密度での動作時に電圧増加率を示す図である。図４において、横軸は、表層領域１０ａに含まれるＳｉのピーク濃度を表している。縦軸は、半導体レーザ素子１を動作させているときの動作電圧の増加率（電圧増加率）を表している。電圧増加率は、動作開始時の開始電圧と、動作開始から所定時間経過後の電圧との差分の、開始電圧に対する割合である。図４では、４７時間経過後の電圧増加率を示している。
　図４に示されるように、表層領域１０ａの電流密度が０．４７ｋＡｃｍ－２である大電流密度での動作では、Ｓｉ濃度が５．０×１０２０ｃｍ－３の場合に電圧増加率が３％と高くなっている。これに対して、Ｓｉ濃度が１．０×１０２１ｃｍ－３以上の場合には、電圧増加率が１％以下に抑制されている。
　なお、電流密度が０．３５ｋＡｃｍ－２であって大きくない場合には、Ｓｉ濃度が５．０×１０２０ｃｍ－３の場合でも、電圧増加率が１％に抑制されている。つまり、本実施の形態に係る半導体レーザ素子１は、電流密度が０．４７ｋＡｃｍ－２以上で使用されることで、安定した電圧特性をより効果的に利用することができる。なお、電流密度が０．３５ｋＡｃｍ－２であって大きくない場合も、電圧増加率が１％よりも低く抑制されている。つまり、本実施の形態に係る半導体レーザ素子１は、安定した動作が可能な電流密度の範囲が広く、様々な環境下で利用することができる。
　図５は、本実施の形態に係る半導体レーザ素子１の高温動作時の電圧増加率を示す図である。図５において、横軸は、動作時間を表している。縦軸は、半導体レーザ素子１の電圧増加率を表している。図５に示される実施例及び比較例は、図２及び図３に示される実施例及び比較例と同じである。具体的には、比較例に係る半導体レーザ素子は、表層領域１０ａのＳｉのピーク濃度が１．０×１０２１ｃｍ３未満であり、かつ、Ｃｌのピーク濃度がＳｉのピーク濃度の１０％未満である素子である。ここでの動作温度は、６７℃である。
　図５に示されるように、比較例に係る半導体レーザ素子では、動作時間の経過とともに電圧増加率が上昇している。具体的には、比較例に係る半導体レーザ素子では、３０時間経過時点で電圧増加率が４％になっている。これに対して、実施例に係る半導体レーザ素子１では、４０時間以上経過した後であっても、電圧増加率が０．２％に抑制されている。このように、本実施の形態に係る半導体レーザ素子１は、６７℃以上の動作温度で使用された場合であっても、動作電圧が安定した状態で動作させることができる。
　本実施の形態では、ｐ側電極２６と、ｐ側電極２６が接触するｐ型窒化物系半導体層（具体的にはｐ型コンタクト層２４）との界面にもハロゲン元素が含まれている。ここでのハロゲン元素は、表層領域１０ａに含まれるハロゲン元素と同じであり、例えば、Ｃｌである。なお、ｐ側電極２６とｐ型コンタクト層２４との界面に含まれるハロゲン元素は、表層領域１０ａに含まれるハロゲン元素とは異なっていてもよい。
　図６は、本実施の形態に係る半導体レーザ素子１のｐ側電極２６とｐ型コンタクト層２４（ｐ型半導体）との界面近傍のＣｌ濃度を示す図である。図６は、実施例に係る半導体レーザ素子１をＳＩＭＳ分析した結果を示している。
　ｐ側電極２６とｐ型コンタクト層２４との界面近傍には、ハロゲン元素の一例であるＣｌが含まれている。具体的には、図６に示されるように、Ｃｌ濃度は、ｐ側電極２６とｐ型コンタクト層２４との界面からｐ型コンタクト層２４の内部に向かって漸減している。なお、界面は、ｐ側電極２６の表面からの深さが７５ｎｍの位置に位置している。Ｃｌ濃度は、界面近傍で約１．０×１０１９ｃｍ－３であり、界面からの深さが約８０ｎｍ以上では約２．０×１０１９ｃｍ－３以下になっている。
　本実施の形態では、ｎ側電極３４に接触する表層領域１０ａにおけるＣｌのピーク濃度は、ｐ側電極２６とｐ型コンタクト層２４との界面におけるＣｌのピーク濃度よりも高い。具体的には、図３に示されるように、表層領域１０ａにおけるＣｌのピーク濃度は約４．０×１０２０ｃｍ－３であるので、一桁以上、ｐ側電極２６とｐ型コンタクト層２４との界面におけるＣｌのピーク濃度よりも高くなっている。
　これにより、ｐ型コンタクト層２４のアクセプタに対する補償欠陥になりうるＣｌの濃度がｐ側電極２６とｐ型コンタクト層２４との界面で低くなるので、動作電圧をさらに安定させることができる。
　続いて、本実施の形態に係る半導体レーザ素子１の製造方法について、図７及び図８Ａ～図８Ｈを用いて説明する。
　図７は、本実施の形態に係る半導体レーザ素子１の製造方法を示すフローチャートである。図８Ａ～図８Ｈはそれぞれ、本実施の形態に係る半導体レーザ素子１の製造方法に含まれる各工程を説明するための断面図である。
　まず、図７に示されるように、窒化物系半導体膜及び保護膜を形成する（Ｓ１０）。具体的には、図８Ａに示されるように、基板１１上に、複数の窒化物系半導体膜を順に成膜する。窒化物系半導体膜の成膜は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、又は、ＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を用いて行われる。これにより、基板１１上に、ｎ型クラッド層１２、ｎ型ガイド層１４、発光層１６、ｐ側ガイド層１８、電子ブロック層２０、ｐ型窒化物系半導体膜２３及びｐ型窒化物系半導体膜２５がこの順で形成される。
　ここで、基板１１は、基板１０より厚いｎ型窒化物系半導体基板である。後の工程で、基板１１の下面が研磨及びドライエッチングされることにより、基板１１は、基板１０になる。また、ｐ型窒化物系半導体膜２３及び２５はそれぞれ、リッジ構造を形成するためにパターニングされることで、ｐ型クラッド層２２及びｐ型コンタクト層２４になる。
　窒化物系半導体膜を成膜した後、図８Ａに示されるように、ｐ型窒化物系半導体膜２５上に保護膜４０を形成する。保護膜４０は、例えば、シリコン酸化膜などの絶縁膜であり、プラズマＣＶＤ（Chemical Vapor Deposition）法などにより形成される。保護膜４０が設けられることで、ｐ型窒化物系半導体膜２３及び２５のパターニングの際のダメージからｐ型窒化物系半導体膜２５（ｐ型コンタクト層２４）の表面を保護することができる。
　次に、図７に示されるように、半導体レーザ素子１のリッジを形成する（Ｓ１２）。具体的には、保護膜４０、ｐ型窒化物系半導体膜２５及びｐ型窒化物系半導体膜２３の各々の、平面視において所定領域に位置する部分を除去することで、リッジを形成する。例えば、感光性レジストの塗布、フォトリソグラフィ及びエッチングを行うことによって、除去対象部分を除去する。
　具体的には、図８Ｂに示されるように、保護膜４０を所定形状にパターニングすることで、保護層４１を形成した後、感光性レジストを除去し、形成した保護層４１をマスクとして用いてｐ型窒化物系半導体膜２５及び２３をエッチングする。ｐ型窒化物系半導体膜２５及び２３のエッチングは、ドライエッチングであるが、ウェットエッチングでもよい。ドライエッチングの際にチャンバー内に導入されるガスは、例えば、ＢＣｌ３及びＣｌ２を含む塩素系ガスである。これらの塩素系ガスが保護層４１を介してｐ型窒化物系半導体膜２５（すなわち、ｐ型コンタクト層２４）の表層部分に添加される。
　これにより、図８Ｂに示されるように、ｐ型コンタクト層２４及びｐ型クラッド層２２の凸部２２ａ、すなわち、リッジが形成される。凸部２２ａ以外の領域において保護層４１及びｐ型コンタクト層２４は、積層方向において全て除去され、ｐ型クラッド層２２は、電子ブロック層２０が露出しないように一部のみが除去されている。凸部２２ａの幅がリッジ幅に相当する。リッジを形成した後、保護層４１は除去されてもよい。
　なお、リッジを形成する前、又は、リッジを形成した後に、半導体レーザ素子１を分離するための分離溝を形成してもよい。例えば、平面視において半導体レーザ素子１の素子領域以外の領域に位置する、ｐ型窒化物系半導体膜２５からｎ型クラッド層１２の少なくとも一部までを除去することで、分離溝を形成することができる。また、リッジと分離溝との間に、ダミーリッジ（ｐ側電極２６が設けられていないリッジ）が設けられてもよい。
　次に、図７に示されるように、ｐ側電極２６及びパッド電極３２を形成する（Ｓ１４）。具体的には、図８Ｃに示されるように、まず、ｐ型コンタクト層２４とｐ型クラッド層２２の露出部分との全体を覆うように絶縁膜４２を形成する。絶縁膜４２は、例えばシリコン酸化膜であり、プラズマＣＶＤ法などにより形成される。次に、図８Ｄに示されるように、絶縁膜４２を所定形状にパターニングすることで、電流ブロック層２８を形成する。絶縁膜４２のパターニングは、感光性レジストの塗布、フォトリソグラフィ及びエッチングによって行われる。絶縁膜４２のエッチングは、ドライエッチングであるが、ウェットエッチングまたはドライエッチングとウェットエッチングの組合せでもよい。シリコン酸化膜のドライエッチングは、例えば、導入ガスとしてＣＦ４及びＣＨＦ３を含むフッ素系ガスが用いられる。
　さらに、図８Ｄに示されるように、所定形状のｐ側電極２６をｐ型コンタクト層２４上に形成する。具体的には、感光性レジストの塗布及びフォトリソグラフィを行うことで、リッジの上部（すなわち、ｐ型コンタクト層２４の一部）のみに開口を有するレジスト層を形成する。次に、形成したレジスト層上に、Ｐｄ膜及びＰｔ膜を順に成膜する。Ｐｄ膜及びＰｔ膜などの金属膜の成膜は、例えば蒸着法又はスパッタリング法によって行われる。金属膜の成膜後、リフトオフ法により、ｐ型コンタクト層２４上にｐ側電極２６を形成する。なお、全面に金属膜を形成した後、エッチングなどで金属膜をパターニングすることでｐ側電極２６を形成してもよい。
　さらに、図８Ｅに示されるように、電流ブロック層２８上に所定形状の密着補助層３０を形成する。具体的には、ｐ側電極２６と同様に、感光性レジストの塗布、フォトリソグラフィ、金属膜の成膜、及び、リフトオフ法による金属膜のパターニングを順に行うことで、密着補助層３０を形成する。金属膜の成膜は、Ｔｉ膜及びＰｔ膜の積層膜であり、蒸着法又はスパッタリング法によって行われる。密着補助層３０は、電流ブロック層２８上のみに形成され、ｐ型コンタクト層２４、ｐ側電極２６には接触しない。
　次に、図８Ｆに示されるように、ｐ側電極２６、密着補助層３０及び電流ブロック層２８を覆うようにパッド電極３２を形成する。具体的には、ｐ側電極２６と同様に、感光性レジストの塗布、フォトリソグラフィ、金属膜の成膜、及び、リフトオフ法による金属膜のパターニングを順に行うことで、パッド電極３２を形成する。金属膜の成膜は、Ａｕ膜であり、蒸着法、スパッタリング法またはメッキ法によって行われる。
　次に、図７に示されるように、基板１１の研磨を行う（Ｓ１６）。研磨は、例えばＣＭＰ（Chemical Mechanical Polishing）によって行われる。これにより、図８Ｇに示されるように、基板１１の板厚が小さくなり、薄型化された基板１０が形成される。この際、基板１０の研磨面には、ダメージが形成され、例えば、１０×１０１０ｃｍ－２程度の密度で転位が形成される。
　次に、図７に示されるように、基板１０の研磨された面１０ｃを洗浄する（Ｓ１８）。具体的には、有機物を用いた洗浄、及び、酸素プラズマを用いたアッシング処理を行うことで、研磨された面１０ｃに付着した有機物を除去する。
　次に、研磨された面１０ｃに残るダメージの除去を行う（Ｓ２０）。さらに、基板１０の面１０ｃ側からＩＶ族ｎ型不純物とハロゲン元素との共添加を行う（Ｓ２２）。これにより、基板１０には、ＩＶ族ｎ型不純物とハロゲン元素とを含む表層領域１０ａが形成される。ここで、表層領域１０ａの転位密度は、１０×１０９ｃｍ－２以下、例えば１０×１０６ｃｍ－２以下に低減される。
　本実施の形態では、ダメージの除去（Ｓ２０）及び共添加（Ｓ２２）を、ＩＳＭ（Inductively Super Magnetron）方式のドライエッチングによって同時に行う。具体的には、ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、基板１０をドライエッチングする。
　例えば、図８Ｈに示されるように、研磨後のｎ側電極３４が形成される前の半導体レーザ素子１を、研磨された面１０ｃが表出するようにシリコントレイ５０に載せた状態で、面１０ｃ側からドライエッチングを行う。ドライエッチングを行うことで、研磨にダメージを受けた領域を除去するとともに、その表面（及び表層領域１０ａ）にＳｉ及びＣｌを添加することができる。ドライエッチングの詳細については、後で説明する。
　最後に、図７に示されるように、ドライエッチングによってプラズマに晒された面１０ｃにｎ側電極３４を形成する（Ｓ２４）。具体的には、感光性レジストの塗布、フォトリソグラフィ、金属膜の成膜、及び、リフトオフ法による金属膜のパターニングを順に行うことで、ｎ側電極３４を形成する。金属膜の成膜は、例えば、Ｔｉ膜、Ｐｔ膜及びＡｕ膜であり、蒸着法又はスパッタリング法によって行われる。
　以上の工程を経て、図１に示される半導体レーザ素子１が製造される。
　続いて、基板１０のドライエッチング工程の詳細について、図９～図１２を用いて説明する。
　図９は、本実施の形態に係る半導体レーザ素子１の製造方法に含まれるドライエッチング工程における原子又はイオンの出入りを模式的に示す図である。ここでのドライエッチングでは、Ｃｌ２ガスが用いられる。Ｃｌ２ガスの供給量は、例えば４５ｓｃｃｍである。
　図９に示されるように、シリコントレイ５０の上方に発生するプラズマによってイオン化したＣｌイオンが、半導体レーザ素子１の基板１０の表層領域１０ａの表面をエッチングする。表層領域１０ａをエッチングすることで、Ｇａがイオン又は分子として放出される。このとき、Ｃｌイオンの一部は表層領域１０ａに取り込まれる。
　また、ＣｌイオンまたはＣｌラジカルは、シリコントレイ５０の表面もエッチングする。シリコントレイ５０は、半導体レーザ素子１を備える支持台であり、かつ、表層領域１０ａに添加するＳｉの供給源として機能する。シリコントレイ５０から放出されたＳｉイオンが表層領域１０ａに取り込まれる。
　本実施の形態では、シリコントレイ５０は、エッチングされてＳｉイオンが放出されやすくなるように表面処理されている。具体的には、シリコントレイ５０の表面は、フッ酸処理されている。これにより、シリコントレイ５０の表面に形成される酸化膜を除去し、表面に露出するＳｉを多くすることができ、放出されるＳｉイオンの量を増やすことができる。また、フッ酸処理に加えて、又は、フッ酸処理の代わりに、シリコントレイ５０を平滑化してもよい。この場合も、放出されるＳｉイオンの量を増やすことができる。Ｓｉイオンの量を増やすことで表層領域１０ａに添加されるＳｉの量を増やすことができる。
　ドライエッチング工程において、プラズマの発光スペクトルは、プラズマに含まれる物質に起因する特有のピークを有する。当該特有のピークの時間変化を確認することにより、ドライエッチングの進行具合、すなわち、ＩＶ族ｎ型不純物及びハロゲン元素の添加量を制御することができる。
　図１０は、本実施の形態に係る半導体レーザ素子１の製造方法に含まれるドライエッチング工程の終了時のプラズマの発光スペクトルを示す図である。なお、終了時とは、終了直前のことを意味し、例えば、プラズマを発生させるための電力の供給を停止時点の直前の１秒間に含まれるタイミングを意味する。図１０において、横軸は、発光波長を表している。縦軸は、対応する波長の光の強度を表している。
　図１０に示されるように、プラズマの発光スペクトルは、複数のピークを有する。複数のピークには、Ｇａに起因する第１発光ピーク、及び、ＩＶ族ｎ型不純物又はハロゲン元素に起因する第２発光ピークが含まれる。
　第１発光ピークは、具体的には、Ｇａの原子若しくはイオン、又は、Ｇａを含む分子若しくは分子イオンに起因するピークである。例えば、中心波長が２９４ｎｍ以上２９５ｎｍ以下の範囲に位置するピークが第１発光ピークの一例である。Ｇａは基板１０から放出されるので、第１発光ピークの強度が大きい場合には、基板１０のエッチングが順調に行われており、第１発光ピークの強度が小さい場合には、基板１０のエッチングがあまり行われていないことを意味する。
　第２発光ピークは、具体的には、Ｓｉ及びＣｌの少なくとも一方の原子若しくはイオン、又は、Ｓｉ及びＣｌの少なくとも一方を含む分子若しくは分子イオンに起因するピークである。例えば、中心波長が３９０ｎｍ以上３９１ｎｍ以下の範囲に位置するピークは、Ｓｉに起因する代表的な発光ピークであり、第２発光ピークの一例である。Ｓｉはシリコントレイ５０から放出されるので、Ｓｉに起因する第２発光ピークの強度が大きい場合には、シリコントレイ５０のエッチングが順調に行われており、Ｓｉに起因する第２発光ピークの強度が小さい場合には、シリコントレイ５０のエッチングがあまり行われていないことを意味する。
　以上のことから、第１発光ピーク及び第２発光ピークの強度の時間変化を確認することにより、ドライエッチングの進行具合を把握し、制御することが可能になる。
　図１１は、本実施の形態に係る半導体レーザ素子１の製造方法に含まれるドライエッチング工程における発光ピークのピーク強度の時間変化を示す図である。図１１では、中心波長が２９４．７ｎｍのＧａに起因するピークを第１発光ピークとし、中心波長が３９０．７ｎｍのＳｉに起因するピークを第２発光ピークとして、各々の強度の時間変化を示している。ここで、各ピーク強度はエッチングレートに対応しており、例えばＧａに起因する２９４．７ｎｍのピーク強度が大きいと基板１０のエッチングレートは速く、ピーク強度が小さいと基板１０のエッチングレートが遅いことを意味している。
　図１１に示されるように、ドライエッチングの開始直後では、Ｇａに起因する第１発光ピークの強度が、Ｓｉに起因する第２発光ピークの強度よりも大きくなっている。第２発光ピークの強度は、終了時点まで僅かに増加しているが、略一定で維持されている。つまり、Ｓｉイオンがシリコントレイ５０から安定して放出されていることが分かる。
　一方で、第１発光ピークの強度は、開始直後にピークに達した後、終了時点まで漸減している。終了時点において、第１発光ピークの強度は、第２発光ピークの強度よりも小さい。つまり、開始直後では、基板１０のエッチングによってＧａを含む分子などが多く放出されているのに対して、終了直前には、Ｇａの放出が少なくなっている。終了直前では、シリコントレイ５０から放出されたＳｉイオンが表層領域１０ａに多く添加されていることが分かる。
　このように、開始直後では、基板１０のエッチングが支配的であり、Ｓｉの添加があまり行われていないのに対して、終了直前では、Ｓｉの添加が支配的であり、基板１０のエッチングがあまり行われていないことが、発光ピークの時間変化により判定可能になる。
　図１２は、比較例に係る半導体レーザ素子の製造方法に含まれるドライエッチング工程における発光ピークのピーク強度の時間変化を示す図である。図１２に示される比較例に係る半導体レーザ素子は、図２及び図３に示される比較例に係る半導体レーザ素子である。具体的には、比較例に係る半導体レーザ素子の製造方法では、シリコントレイ５０の表面処理がされていない。また、比較例に係る半導体レーザ素子の製造方法では、Ｃｌ２ガスの導入量が実施例に係る半導体レーザ素子１の製造方法よりも多い。
　図１２に示されるように、比較例に係る半導体レーザ素子のドライエッチング工程では、開始直後から終了直前まで第１発光ピークの強度が第２発光ピークの強度よりも大きくなっている。つまり、ドライエッチング工程の略全体において、基板１０のドライエッチングが支配的であり、Ｓｉの添加があまり行われていない。この結果として、図２及び図３に示されるように、比較例に係る半導体レーザ素子では、Ｓｉのピーク濃度が低く、かつ、Ｃｌのピーク濃度も低くなっている。
　なお、確認する発光ピークの中心波長は、上述した例に限らない。例えば、図１０に示されるように、２６２ｎｍの近傍に位置するＧａに起因する発光ピークを第１発光ピークとして利用してもよい。あるいは、２９０ｎｍの近傍に位置するＳｉに起因する発光ピークを第２発光ピークとして利用してもよい。また、７２０ｎｍから８００ｎｍに出現するＣｌに起因する一連の発光ピークのいずれか１つを第２の発光ピークとして利用してもよい。
　本実施の形態に係る半導体レーザ素子１は、サブマウントに接続されて使用される。図１３は、本実施の形態に係る半導体レーザ素子１のサブマウント６０への実装例を示す断面図である。
　図１３に示されるように、半導体レーザ素子１は、ｐ側電極２６に接続されたパッド電極３２がサブマウント６０に接続されている。つまり、パッド電極３２の主面３２ａがサブマウント６０に接続されている。主面３２ａは、半導体レーザ素子１が有する主面であって、積層方向において内部領域１０ｂを基準にして表層領域１０ａとは反対側に位置している。
　半導体レーザ素子１では、発光層１６が発熱源となる。発生した熱を効率良くサブマウント６０に逃がすことで、半導体レーザ素子１の動作電圧を安定させることができる。例えば、表１に示されるように、発光層１６とｎ側電極３４との間には、他の層に比べて部厚い基板１０及びｎ型クラッド層１２が位置している。このため、サブマウント６０がパッド電極３２に接続された場合の発光層１６からサブマウント６０までの距離は、サブマウント６０がｎ側電極３４に接続された場合の発光層１６からサブマウント６０までの距離よりも短い。
　したがって、図１３に示されるように、ｐ側でサブマウント６０に接続することで、半導体レーザ素子１の放熱性を高めることができ、動作電圧を更に安定させることができる。
　なお、半導体レーザ素子１は、パッド電極３２を備えていなくてもよく、ｐ側電極２６が直接サブマウント６０に接続されていてもよい。また、光出力が小さく、放熱量が少ない場合には、半導体レーザ素子１のｎ側電極３４がサブマウント６０に接続されてもよい。
　なお、本実施の形態では、基板としてＧａＮ（０００１）面基板を用いて、（０００１）面に窒化物系半導体層を形成し、基板の裏面の（０００－１）面にｎ側電極を形成したが、異なる面方位のＧａＮ基板を用いてもよい。無極性面にｎ側電極を形成してもよい。例えば、ａ面基板に窒化物系半導体層を形成し、基板の裏面の｛１１－２０｝面にｎ側電極を形成する場合、又はｍ面基板に窒化物系半導体層を形成し、基板の裏面の｛１－１００｝面にｎ側電極を形成する場合にも、本開示の方法を適用することができる。あるいは、半極性面にｎ側電極を形成してもよい。例えば、｛１１－２２｝面基板に窒化物系半導体層を形成し、基板の裏面の｛－１－１２－２｝面にｎ側電極を形成する場合、又は｛１－１０１｝面基板に窒化物系半導体層を形成し、基板の裏面の｛－１１０－１｝面にｎ側電極を形成する場合にも、本開示の方法を適用することができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態１では、窒化物系半導体発光素子の一例として、基板１０を挟んでｎ側電極３４とｐ側電極２６とが設けられた縦型構造の半導体レーザ素子について説明した。これに対して、実施の形態２では、基板の一方の面側にｎ側電極及びｐ側電極が設けられた発光ダイオード素子を、窒化物系半導体発光素子の一例として説明する。なお、以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図１４は、本実施の形態に係る発光ダイオード素子１００の断面図である。図１４に示されるように、発光ダイオード素子１００は、基板１１０と、第１のｎ型窒化物系半導体層１１４と、発光層１１６と、ｐ型窒化物系半導体層１１８と、ｐ側電極１２６と、絶縁膜１２８と、金属バンプ１３２と、ｎ側電極１３４とを備える。本実施の形態では、説明の都合上、発光層１１６に対して基板１１０が位置する方向を「下方（下層側）」とし、その反対方向を「上方（上層側）」としている。
　基板１１０の上面には、ＩＶ族ｎ型不純物を含む第１のｎ型窒化物系半導体層が設けられている。基板１１０は、例えば、絶縁性のＣ面のサファイア基板であるが、他の面方位のサファイア基板、又は、窒化物系半導体基板、Ｓｉ基板若しくはＳｉＣ基板などの半導体基板であってもよい。基板１１０の板厚、形状及び大きさは、特に限定されない。
　第１のｎ型窒化物系半導体層１１４は、ＩＶ族ｎ型不純物を含むｎ型窒化物系半導体の一例である。第１のｎ型窒化物系半導体層１１４は、例えば、ＩＶ族ｎ型不純物の一例であるＳｉを含んでいる。第１のｎ型窒化物系半導体層１１４は、基板１１０の一方の主面に接触して設けられている。なお、第１のｎ型窒化物系半導体層１１４と基板１１０との間には、バッファ層が設けられていてもよい。第１のｎ型窒化物系半導体層１１４は、例えばｎ型ＧａＮ層である。第１のｎ型窒化物系半導体層１１４の膜厚及び不純物濃度は、例えば、実施の形態１に係るｎ型クラッド層１２と同じであってもよい。
　図１４に示されるように、第１のｎ型窒化物系半導体層１１４は、凹部１１４ｄを有する。凹部１１４ｄは、平面視において発光層１１６に重ならない領域に設けられている。これにより、第１のｎ型窒化物系半導体層１１４は、平面視において発光層１１６に重なる領域と、発光層１１６に重ならない領域とで厚みが異なっている。例えば、凹部１１４ｄの側面と、発光層１１６及びｐ型窒化物系半導体層１１８の端面とは面一である。第１のｎ型窒化物系半導体層１１４の一部である凹部１１４ｄの底面１１４ｃ上にｎ側電極１３４が設けられている。
　図１４に一部が模式的に拡大されて示されるように、第１のｎ型窒化物系半導体層１１４は、平面視において凹部１１４ｄと重複する位置に、表層領域１１４ａと、内部領域１１４ｂとを有する。
　表層領域１１４ａは、第１のｎ型窒化物系半導体層１１４の一部であり、ｎ側電極１３４に接する部分である。表層領域１１４ａの、ｎ側電極１３４に接する面、すなわち、底面１１４ｃは、（０００１）面である。表層領域１１４ａは、例えば、底面１１４ｃのｎ側電極１３４に接する範囲、又は、底面１１４ｃ全体を含む所定の厚さの領域である。表層領域１１４ａの厚さは、例えば、１ｎｍ以上１００ｎｍ未満の範囲である。表層領域１１４ａは、例えば、ハロゲン元素の一例であるＣｌを含んでいる。
　内部領域１１４ｂは、第１のｎ型窒化物系半導体層１１４の一部であり、表層領域１１４ａの、ｎ側電極１３４の反対側に位置する。つまり、内部領域１１４ｂは、表層領域１１４ａと基板１１０との間に位置している。
　表層領域１１４ａ及び内部領域１１４ｂはそれぞれ、実施の形態１に係る表層領域１０ａ及び内部領域１０ｂに相当している。つまり、表層領域１１４ａ及び内部領域１１４ｂのＳｉ濃度及びＣｌ濃度の関係は、表層領域１０ａ及び内部領域１０ｂのＳｉ濃度及びＣｌ濃度の関係と同じであり、実施の形態１において説明した通りである。
　発光層１１６は、発光ダイオード素子１００の発光部を形成する層である。発光層１１６は、第１のｎ型窒化物系半導体層１１４とｐ型窒化物系半導体層１１８との間に各々に接して設けられている。発光層１１６は、所定形状にパターニングされており、平面視においてｎ側電極１３４に重複していない。発光層１１６は、多重量子井戸構造又は単一量子井戸構造を有する。発光層１１６は、例えば実施の形態１に係る発光層１６と同じ構成を有してもよい。
　ｐ型窒化物系半導体層１１８は、第１のｎ型窒化物系半導体層の、基板１１０とは反対側に積層されたｐ型窒化物系半導体層の一例である。ｐ型窒化物系半導体層１１８は、発光層１１６とｐ側電極１２６との間に各々に接して位置している。ｐ型窒化物系半導体層１１８は、所定形状にパターニングされており、平面視においてｎ側電極１３４に重複していない。ｐ型窒化物系半導体層１１８は、発光層１１６と同じ平面視形状及び同じ大きさを有する。ｐ型窒化物系半導体層１１８は、例えば、ｐ型不純物の一例であるＭｇが添加されたＡｌＧａＮ層である。ｐ型窒化物系半導体層１１８の膜厚及び不純物濃度は、例えば、実施の形態１に係るｐ型クラッド層２２と同じであってもよい。また、ｐ型窒化物系半導体層１１８のｐ側電極１２６に接する上層部は、実施の形態１に係るｐ型コンタクト層２４と同じ構成を有してもよい。
　ｐ側電極１２６は、ｐ型窒化物系半導体層１１８に接して設けられている。ｐ側電極１２６は、金属材料を用いて形成されている。ｐ側電極１２６は、例えば、実施の形態１に係るｐ側電極２６と同じ構成を有する。ｐ側電極１２６の平面視における面積は、例えば４．８×１０－３ｃｍ２である。ｐ側電極１２６は、平面視において、表層領域１１４ａとは重複していない。
　絶縁膜１２８は、ｐ型窒化物系半導体層１１８の上面の、ｐ側電極１２６に覆われていない部分と、ｐ型窒化物系半導体層１１８及び発光層１１６の各々の端面と、凹部１１４ｄのｎ側電極１３４に覆われていない部分とを覆っている。つまり、絶縁膜１２８は、平面視においてｐ側電極１２６とｎ側電極１３４との間に位置しており、ｐ側電極１２６とｎ側電極１３４との間の短絡を抑制する。絶縁膜１２８は、例えばシリコン酸化膜であり、実施の形態１に係る電流ブロック層２８と同じ構成を有する。
　金属バンプ１３２は、ｐ側電極１２６に接して設けられている。金属バンプ１３２は、発光ダイオード素子１００がサブマウント６０（図１３を参照）に接続される際に、サブマウント６０に設けられた配線パターンとｐ側電極１２６とを電気的に接続する。金属バンプ１３２は、例えば、Ａｕバンプ又は半田バンプである。
　ｎ側電極１３４は、第１のｎ型窒化物系半導体層に接するｎ側電極の一例である。ｎ側電極１３４は、第１のｎ型窒化物系半導体層１１４の表層領域１１４ａに接している。ｎ側電極１３４は、例えば、実施の形態１に係るｎ側電極３４と同じ構成を有する。ｎ側電極１３４の平面視における面積は、例えば、６．０×１０－４ｃｍ２である。
　以上の構成を有する発光ダイオード素子１００は、例えば、青色光を出射する。発光ダイオード素子１００のチップ幅は７８４μｍである。発光ダイオード素子１００の最大動作電流は、１．４Ａである。このときのｐ側電極１２６の電流密度は、０．３ｋＡｃｍ－２であり、ｎ側電極１３４の電流密度は、２．３ｋＡｃｍ－２である。発光ダイオード素子１００の動作電圧は、３．８Ｖであり、動作時の最大ジャンクション温度は、１５０℃である。なお、これらの数値は一例に過ぎず、各値は適宜設計変更されてもよい。
　本実施の形態においても、ｎ側電極１３４が接する表層領域１１４ａには、ＩＶ族ｎ型不純物及びハロゲン元素が多く含まれている。これにより、第１のｎ型窒化物系半導体層１１４とｎ側電極１３４と接続部分における高抵抗化が抑制されて良好なオーミックコンタクトを実現することができる。このため、大電流密度での動作時又は高温動作時に安定した電圧特性を有する発光ダイオード素子１００が実現される。
　続いて、本実施の形態に係る発光ダイオード素子１００の製造方法について、図１５、図１６Ａ及び図１６Ｂを用いて説明する。
　図１５は、本実施の形態に係る発光ダイオード素子１００の製造方法を示すフローチャートである。図１６Ａ及び図１６Ｂはそれぞれ、本実施の形態に係る発光ダイオード素子１００の製造方法に含まれる各工程を説明するための断面図である。
　図１５に示されるように、基板１１０上に複数の窒化物系半導体膜を形成する（Ｓ３０）。具体的には、図１６Ａに示されるように、基板１１０上に、図示しない低温バッファ層を形成したのち、ｎ型窒化物系半導体膜１１５、窒化物系半導体膜１１７及びｐ型窒化物系半導体膜１１９をこの順で形成する。窒化物系半導体膜の形成は、例えば、ＭＯＣＶＤ法又はＭＢＥ法などのエピタキシャル成長法を用いて行われる。
　次に、図１５に示されるように、形成した複数の窒化物系半導体膜の一部を除去する（Ｓ３２）。具体的には、ｐ型窒化物系半導体膜１１９、窒化物系半導体膜１１７及びｎ型窒化物系半導体膜１１５の、平面視において所定の領域に位置する部分をこの順で、ドライエッチングにより除去する。これにより、図１６Ｂに示されるように、所定形状にパターニングされたｐ型窒化物系半導体層１１８及び発光層１１６、並びに、第１のｎ型窒化物系半導体層１１４の凹部１１４ｄが形成される。
　本実施の形態では、ドライエッチングは、ハードマスクを形成した後に行われる。ハードマスクは、シリコン酸化膜又はシリコン窒化膜などを成膜した後、感光性レジストの塗布、フォトレジスト、エッチング及びレジストの剥離を順に行うことで形成される。
　さらに、図１５に示されるように、窒化物系半導体膜の一部を除去することで露出した面である、凹部１１４ｄの底面１１４ｃにＩＶ族ｎ型不純物とハロゲン元素との共添加を行う（Ｓ３４）。これにより、第１のｎ型窒化物系半導体層１１４には、ＩＶ族ｎ型不純物とハロゲン元素とを含む表層領域１１４ａが形成される。共添加の後、ｐ側電極１２６を形成する（Ｓ３６）。その後、ｎ側電極１３４を形成する（Ｓ３８）。
　本実施の形態では、ＩＶ族ｎ型不純物とハロゲン元素との共添加を、実施の形態１と同様に、ドライエッチングによって行う。つまり、窒化物系半導体膜の一部の除去（Ｓ３２）と共添加（Ｓ３４）とを同一のチャンバー内で連続して行う。具体的には、ドライエッチング工程の途中でエッチング条件を変更する。
　本実施の形態では、石英トレイ上に基板１１０を載置する。シリコントレイを用いた場合には、シリコントレイから放出されるＳｉがｐ型窒化物系半導体膜１１９のｐ型を打ち消す方向に働く、又は、アンドープの窒化物系半導体膜１１７をｐ型化させるため、少なくともｐ型窒化物系半導体膜１１９及びアンドープの窒化物系半導体膜１１７のエッチングには用いない。石英トレイを利用することにより、トレイからのＩＶ族ｎ型不純物イオンの放出を抑制することができる。
　最初のエッチング条件（第１条件）では、導入ガスがＢＣｌ３ガスとＣｌ２ガスとの混合ガスである。具体的には、ＢＣｌ３ガスのガス流量は１３．２ｓｃｃｍであり、Ｃｌ２ガスのガス流量は４．８ｓｃｃｍであり、チャンバー内の圧力を０．６Ｐａにする。投入電力は１５０Ｗであり、基板１１０に印加するバイアスは３４Ｗである。ｎ側電極１３４が形成される領域のｐ型窒化物系半導体膜１１９及び窒化物系半導体膜１１７を除去し、ｎ型窒化物系半導体膜１１５の一部を除去するまで、第１条件でエッチングを行う。具体的には、ｎ型窒化物系半導体膜１１５の除去された深さが、凹部１１４ｄの深さに略一致するまで第１条件が維持される。
　第１条件でのエッチングの終了後、エッチング条件を第２条件に変更する。第２条件では、導入ガスがＳｉＣｌ４ガスであり、ガス流量は３０ｓｃｃｍである。チャンバー内の圧力は、第１条件と同じである。投入電力は、第１条件より小さく、例えば１２０Ｗである。基板１１０に印加するバイアスは、第１条件より大きく、例えば１００Ｗである。
　同一のチャンバー内で第１条件でのエッチングと第２条件でのエッチングとを連続して行う場合、上述したように、実施の形態１ではＳｉの供給源として機能したシリコントレイを用いることができない。このため、第２条件では、ＳｉとＣｌとの両方を含むガスを利用することにより、導入ガスをＳｉ及びＣｌの供給源としている。これにより、ドライエッチングのプラズマに晒される底面１１４ｃから表層領域１１４ａに、Ｓｉ及びＣｌが効率良く供給される。
　なお、第１条件及び第２条件の各々の具体的な数値は、一例に過ぎない。例えば、第１条件として、窒化物系半導体膜が適切に除去されればいかなる条件を用いてもよい。同様に、第２条件として、Ｓｉ及びＣｌが供給されればいかなる条件を用いてもよい。また、Ｓｉ以外のＩＶ族ｎ型不純物（例えば、Ｇｅ）又はＣｌ以外のハロゲン元素（例えば、Ｆ）を表層領域１１４ａに供給する場合には、これらの元素を含むガスを導入ガスとして用いればよい。また、実施の形態１において、シリコントレイ５０を利用する代わりに石英トレイを利用し、導入ガスとしてＳｉＣｌ４ガスを用いてもよい。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る窒化物系半導体発光素子について、各実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記の形態では、ｎ側電極を形成する窒化物系半導体として、ＧａＮを例に挙げて説明したが、ＡｌＧａＮ又はＩｎＧａＮにｎ側電極を形成する場合にも、本開示の方法を適用することができる。
　また、表層領域に含まれるハロゲン元素は、フッ素（Ｆ）又は臭素（Ｂｒ）であってもよい。フッ素の場合はエッチングガスとして例えばＣＦ４を、臭素の場合はエッチングガスとして例えばＨＢｒを用いることができる。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、大電流密度での動作時又は高温動作時に安定した電圧特性を有する窒化物系半導体発光素子及びその製造方法として利用でき、例えば、レーザ装置、照明装置及び表示装置などに利用することができる。
１　半導体レーザ素子
１０、１１、１１０　基板
１０ａ、１１４ａ　表層領域
１０ｂ、１１４ｂ　内部領域
１０ｃ　面
１２　ｎ型クラッド層
１４　ｎ型ガイド層
１６、１１６　発光層
１８　ｐ側ガイド層
２０　電子ブロック層
２２　ｐ型クラッド層
２２ａ　凸部
２３、２５、１１９　ｐ型窒化物系半導体膜
２４　ｐ型コンタクト層
２６、１２６　ｐ側電極
２８　電流ブロック層
３０　密着補助層
３２　パッド電極
３２ａ　主面
３４、１３４　ｎ側電極
４０　保護膜
４１　保護層
４２、１２８　絶縁膜
５０　シリコントレイ
６０　サブマウント
１００　発光ダイオード素子
１１４　第１のｎ型窒化物系半導体層
１１４ｃ　底面
１１４ｄ　凹部
１１５　ｎ型窒化物系半導体膜
１１７　窒化物系半導体膜
１１８　ｐ型窒化物系半導体層
１３２　金属バンプ

Claims (21)

  1. 　ＩＶ族ｎ型不純物を含む第１のｎ型窒化物系半導体層と、
    　前記第１のｎ型窒化物系半導体層に接するｎ側電極とを備え、
    　前記第１のｎ型窒化物系半導体層は、
    　前記ｎ側電極に接し、ハロゲン元素を含む表層領域と、
    　前記表層領域の、前記ｎ側電極の反対側に位置する内部領域とを有し、
    　前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、
    　前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上であり、
    　前記内部領域における前記ＩＶ族ｎ型不純物の濃度は、前記表層領域における前記ＩＶ族ｎ型不純物の濃度より低い
    　窒化物系半導体発光素子。
  2. 　前記表層領域の電流密度が０．４７ｋＡｃｍ－２以上で使用される
    　請求項１に記載の窒化物系半導体発光素子。
  3. 　６７℃以上の動作温度で使用される
    　請求項１又は２に記載の窒化物系半導体発光素子。
  4. 　前記表層領域の厚さは、１ｎｍ以上１００ｎｍ未満である
    　請求項１から３のいずれか１項に記載の窒化物系半導体発光素子。
  5. 　前記ｎ側電極は、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｍｏ、Ｓｎ、Ｉｎ、Ｎｉ、Ｃｒ、Ｎｂ、Ｂａ、Ａｇ、Ｒｈ、Ｉｒ、Ｒｕ及びＨｆからなる群から選択される少なくとも１種類の金属、又は、少なくとも２種類の合金を含む
    　請求項１から４のいずれか１項に記載の窒化物系半導体発光素子。
  6. 　前記ＩＶ族ｎ型不純物は、Ｓｉである
    　請求項１から５のいずれか１項に記載の窒化物系半導体発光素子。
  7. 　前記ハロゲン元素は、Ｃｌである
    　請求項１から６のいずれか１項に記載の窒化物系半導体発光素子。
  8. 　前記表層領域の、前記ｎ側電極に接する面は、（０００－１）面である
    　請求項１から７のいずれか１項に記載の窒化物系半導体発光素子。
  9. 　さらに、積層方向において前記内部領域を基準にして前記表層領域とは反対側に位置する主面を有し、
    　前記主面は、サブマウントに接続されている
    　請求項８に記載の窒化物系半導体発光素子。
  10. 　前記第１のｎ型窒化物系半導体層は、ｎ型窒化物系半導体基板である
    　請求項１から９のいずれか１項に記載の窒化物系半導体発光素子。
  11. 　前記ｎ型窒化物系半導体基板の板厚は、５０μｍ以上１５０μｍ以下である
    　請求項１０に記載の窒化物系半導体発光素子。
  12. 　さらに、前記ｎ型窒化物系半導体基板の、前記表層領域とは反対側に、順に積層された第２のｎ型窒化物系半導体層、ｐ型窒化物系半導体層及びｐ側電極を備える
    　請求項１０又は１１に記載の窒化物系半導体発光素子。
  13. 　さらに、基板を備え、
    　前記第１のｎ型窒化物系半導体層は、前記基板上に設けられ、
    　前記第１のｎ型窒化物系半導体層は、前記基板とは反対側に前記表層領域を備える
    　請求項１から７のいずれか１項に記載の窒化物系半導体発光素子。
  14. 　さらに、前記第１のｎ型窒化物系半導体層の、前記基板とは反対側に順に積層されたｐ型窒化物系半導体層及びｐ側電極を備える
    　請求項１３に記載の窒化物系半導体発光素子。
  15. 　前記表層領域における前記ハロゲン元素のピーク濃度は、前記ｐ側電極と前記ｐ型窒化物系半導体層との界面における前記ハロゲン元素のピーク濃度よりも高い
    　請求項１２又は１４に記載の窒化物系半導体発光素子。
  16. 　ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、
    　前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面に、ｎ側電極を形成する工程とを含み、
    　前記ｎ型窒化物系半導体層の、前記表面を含む表層領域における前記ＩＶ族ｎ型不純物のピーク濃度は、１．０×１０２１ｃｍ－３以上であり、
    　前記表層領域における前記ハロゲン元素のピーク濃度は、前記表層領域における前記ＩＶ族ｎ型不純物のピーク濃度の１０％以上である
    　窒化物系半導体発光素子の製造方法。
  17. 　ＩＶ族ｎ型不純物とハロゲン元素とを含むプラズマにより、ｎ型窒化物系半導体層をドライエッチングする工程と、
    　前記ドライエッチングする工程で前記プラズマに晒された前記ｎ型窒化物系半導体層の表面にｎ側電極を形成する工程とを含み、
    　前記ｎ型窒化物系半導体層は、Ｇａを含み、
    　前記ドライエッチングする工程の終了時の前記プラズマの発光スペクトルでは、Ｇａに起因する第１発光ピークのピーク強度が、前記ＩＶ族ｎ型不純物又は前記ハロゲン元素に起因する第２発光ピークのピーク強度より小さい
    　窒化物系半導体発光素子の製造方法。
  18. 　前記ＩＶ族ｎ型不純物は、Ｓｉであり、
    　前記ハロゲン元素は、Ｃｌであり、
    　前記第１発光ピークは、Ｇａの原子若しくはイオン、又は、Ｇａを含む分子若しくは分子イオンに起因し、
    　前記第２発光ピークは、Ｓｉ及びＣｌの少なくとも一方の原子若しくはイオン、又は、Ｓｉ及びＣｌの少なくとも一方を含む分子若しくは分子イオンに起因する
    　請求項１７に記載の窒化物系半導体発光素子の製造方法。
  19. 　前記第１発光ピークの中心波長は、２９４ｎｍ以上２９５ｎｍ以下の範囲に位置し、
    　前記第２発光ピークの中心波長は、３９０ｎｍ以上３９１ｎｍ以下の範囲に位置している
    　請求項１７又は１８に記載の窒化物系半導体発光素子の製造方法。
  20. 　前記ｎ型窒化物系半導体層は、ｎ型窒化物系半導体基板を含み、
    　前記製造方法は、さらに、
    　前記ドライエッチングする工程の前に、前記ｎ型窒化物系半導体基板を研磨する工程を含み、
    　前記ドライエッチングする工程では、前記ｎ型窒化物系半導体基板の研磨された面をドライエッチングし、
    　前記ｎ型窒化物系半導体基板のドライエッチングされた面の転位密度は、１×１０９ｃｍ－２以下である
    　請求項１６から１９のいずれか１項に記載の窒化物系半導体発光素子の製造方法。
  21. 　前記ドライエッチングする工程は、前記ｎ型窒化物系半導体層の（０００－１）面をドライエッチングする
    　請求項１６から２０のいずれか１項に記載の窒化物系半導体発光素子の製造方法。
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