WO2020059072A1

WO2020059072A1 - 表示装置およびその駆動方法

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Publication number: WO2020059072A1
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Inventors: 上野　哲也
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Publication date: 2020-03-26
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Abstract

本願は、画素回路の駆動に必要な回路や処理の増大を抑えつつ、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑制できる電流駆動型表示装置を開示する。有機ＥＬ表示装置において、ハイレベル電源線ＥＬＶＤＤは、幹配線Ｅと、当該幹配線ＥＬＶ０から分岐し走査信号線Ｇ１～ＧＮにそれぞれ沿って配設された枝配線ＥＬＶ１～ＥＬＶＮとを含む。表示制御回路は、入力画像データに基づき各画素回路に電源線から供給される電流の推定値を求め、それらの推定値から算出される幹配線ＥＬＶ０における電流に基づき、各行の画素回路へのデータ書き込み期間での当該行の枝配線ＥＬＶｎと幹配線ＥＬＶとの接続点での電圧降下ΔＶｎ＝Ｖ０－Ｖｎを算出し、その電圧降下ΔＶｎが補償されるように入力画像データを補正することにより、データ側駆動回路に与えるべき駆動用画像データ信号Ｓｄｄａを生成する。

Description

表示装置およびその駆動方法

　本発明は表示装置に関し、より詳しくは、有機ＥＬ（Electro Luminescence）表示装置等の電流で駆動される表示素子を備えた電流駆動型の表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書込制御トランジスタには、薄膜トランジスタ（Thin Film Transistor）が使用され、駆動トランジスタの制御端子としてのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧（より詳しくは当該画素回路で形成すべき画素の階調値を示す電圧であり、以下「データ電圧」という）が与えられる。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機ＥＬ素子に流れる電流を制御する。

　有機ＥＬ表示装置の表示部には、複数の画素回路がマトリクス状に配置されており、各画素回路における有機ＥＬ素子に電流を供給するために電源線が配設されている。電源線は配線抵抗を有しているので、それに接続された画素回路内の有機ＥＬ素子に供給される電流により当該電源線において電圧降下が生じ、各画素回路の保持キャパシタに保持される電圧はその電圧降下の影響を受ける。このため、各画素回路に同じデータ電圧を与えても、保持キャパシタに保持される電圧が若干相違し、表示部における位置によって表示輝度が多少異なる。これは表示画像における輝度傾斜として視認されることがあり、このような輝度傾斜が現れる現象は「シェーディング現象」とも呼ばれる。

　上記シェーディング現象を改善するための手法として、例えば特許文献１に記載のように、電源の個数を増やして電流供給配線（電源線）での電圧降下を抑制する手法（以下「第１手法」という）や、１本の電流供給配線（電源線）に接続される表示素子（画素回路の有機ＥＬ素子）に対する書込電圧を電源に対する表示素子の相対位置に応じて補正する手法（以下「第２手法」という）が考えられる（特許文献１の段落［０００８］～［００１３］参照）。また特許文献１には、上記シェーディング現象を抑制するために、発光期間Ｔ２において各画素回路１５内で保持容量２０１を介して駆動トランジスタ２０２のゲート端子に印加される電圧を表示領域１７の電流供給配線１６の各位置での電圧降下に応じて調整するように構成された有機ＥＬ表示装置（以下「従来例」という）が開示されている（段落［００６０］～［００６５］、図２～図４参照）。なお、このような構成の有機ＥＬ表示装置は特許文献２にも開示されている（段落［００３１］～［００４０］、図２～図４参照）。

日本国特開２０１１－９５５０６号公報日本国特開２０１１－２７８１９号公報

　しかし第１手法では、電源の個数が増えることにより、表示装置のコストやサイズの増大を招く。また第２手法では、各表示素子（画素回路）への書込電圧（データ電圧）を電流供給配線（電源線）における当該表示素子の位置に応じて決定するための処理が必要であり、そのためにコストや回路量の増大を招く。一方、特許文献１に開示された有機ＥＬ表示装置である従来例では、第１手法等に比べ回路規模の増大を抑えつつ表示画像における輝度傾斜の発生（シャーディング現象）を抑制することができる。しかし、画素回路に書き込むべきデータ電圧を伝送するためのデータ線が、発光期間において表示素子（画素回路）の駆動トランジスタのゲート端子に印加される電圧を補正するためにも使用されることから、１フレーム期間における発光期間の割合を高くすることができない（特許文献１の段落［００５３］，［００６０］～［００６３］、図４参照）。

　そこで、画素回路の駆動に必要な回路や処理の増大を抑えつつ、発光期間の割合を低下させることなく、電源線での電圧降下に起因する輝度傾斜等による表示品質の低下を抑制できる電流駆動型表示装置の提供が望まれる。

　本発明の幾つかの実施形態に係る表示装置は、行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
　第１および第２電源電圧線を含む電源線と、
　表示すべき画像を表す入力画像データを補正することにより駆動用画像データを生成する画像データ補正部と、
　前記画像データ補正部により生成される駆動用画像データに基づき前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　前記第１電源電圧線は、幹配線と、前記幹配線から分岐し前記複数の走査信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　　対応する走査信号線が選択されたときに、対応するデータ信号線の電圧がデータ電圧として前記保持キャパシタに書き込まれるように構成されており、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記画像データ補正部は、前記複数の枝配線のいずれかに対応する画素回路にデータ電圧が書き込まれるときに前記幹配線に流れる電流の推定値を求め、当該電流の推定値に基づき前記幹配線と前記いずれかの枝配線との接続点での電圧降下を算出し、前記いずれかの枝配線に対応する画素回路のそれぞれにつき、前記入力画像データのうち当該画素回路に対する画像データを当該電圧降下に応じて補正することにより、前記駆動用画像データのうち当該画素回路に書き込むべきデータ電圧に対応する画像データを生成する。

　本発明の他の幾つかの実施形態に係る駆動方法は、行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、第１および第２電源電圧線を含む電源線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
　表示すべき画像を表す入力画像データを補正することにより駆動用画像データを生成する画像データ補正ステップと、
　前記駆動用画像データに基づき前記複数のデータ信号線を駆動するデータ信号線駆動ステップと、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと
を備え、
　前記第１電源電圧線は、幹配線と、前記幹配線から分岐し前記複数のデータ信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　　対応する走査信号線が選択されたときに、対応するデータ信号線の電圧がデータ電圧として前記保持キャパシタに書き込まれるように構成されており、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記画像データ補正ステップは、
　　前記複数の枝配線のいずれかに対応する画素回路にデータ電圧が書き込まれるときに前記幹配線に流れる電流の推定値を求める電流推定ステップと、
　　前記電流の推定値に基づき前記幹配線と前記いずれかの枝配線との接続点での電圧降下を求め、前記いずれかの枝配線に対応する画素回路のそれぞれにつき、前記入力画像データのうち当該画素回路に対する画像データを当該電圧降下に応じて補正することにより、前記駆動用画像データのうち当該画素回路に書き込むべきデータ電圧に対応する画像データを生成する駆動用データ生成ステップとを含む。

　本発明の上記幾つかの実施形態では、入力画像データのうち各画素回路に対する画像データは、当該画素回路にデータ電圧を書き込むときに（データ書込期間において）第１電源電圧線の幹配線に流れる電流により当該幹配線と当該画素回路に対応する枝配線との接続点に生じる電圧降下に応じて補正され、この補正後の画像データからなる駆動用画像データに基づき上記複数のデータ信号線が駆動される。このため、当該画素回路内の保持キャパシタの一方の端子が接続される枝配線と当該幹配線との接続点において電圧降下が生じても、データ書込期間において当該画素回路内の保持キャパシタに保持されるデータ電圧に対する当該電圧降下の影響が抑えられる。これにより、第１電源電圧線の幹配線に流れる電流による電圧降下に起因する表示輝度の低下が抑制されるので、輝度傾斜等による表示品質の低下を回避することができる。また上記幾つかの実施形態では、幹配線に流れる電流による電圧降下に応じた補正が画像データ補正部において行われ、画素回路を駆動するための回路（データ信号線駆動回路および走査信号線駆動回路等）の構成は従来と同様であり、発光期間の割合を低下させるような駆動法を使用する必要はない。したがって、上記幾つかの実施形態によれば、画素回路の駆動に必要な回路の増大を抑えつつ、また発光期間の割合の低下を招くことなく、上記電圧降下に起因する輝度傾斜等による表示品質の低下を回避することができる。

第１の実施形態に係る表示装置の全体構成を示すブロック図である。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態に係る表示装置の駆動を説明するための信号波形図である。上記第１の実施形態における表示部の電源配線での電圧降下の算出方法を説明するための回路図である。上記第１の実施形態における表示制御回路の構成を示すブロック部である。上記第１実施形態において実行される画像データ補正処理のためのメモリへの電流値の格納を説明するための図（Ａ，Ｂ）である。上記第１の実施形態における画像データ補正処理を示すフローチャートである。第２の実施形態に係る表示装置の全体構成を示すブロック図である。上記第２の実施形態に係る表示装置の駆動を説明するための信号波形図である。

　以下、添付図面を参照しながら各実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、各実施形態におけるトランジスタはすべてＰチャネル型であるものとして説明するが、本発明はこれに限定されない。さらに、各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図１は、第１の実施形態に係る有機ＥＬ表示装置１０の全体構成を示すブロック図である。この表示装置１０は、内部補償を行う有機ＥＬ表示装置である。すなわち、この表示装置１０では、各画素回路に画素データを書き込む際に、当該画素回路内においてダイオード接続状態の駆動トランジスタを介して保持キャパシタをデータ信号の電圧（データ電圧）で充電することにより当該駆動トランジスタの閾値電圧のばらつきや変動が補償される（詳細は後述）。

　図１に示すように、この表示装置１０は、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路はデータ信号線駆動回路（「データドライバ」とも呼ばれる）として機能する。走査側駆動回路４０は、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）および発光制御回路（「エミッションドライバ」とも呼ばれる）として機能する。図１に示す構成ではこれら２つの駆動回路が１つの走査側駆動回路４０として実現されているが、これら２つの駆動回路が適宜分離された構成であってもよく、また、これら２つの駆動回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、走査側駆動回路およびデータ側駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の実施形態や変形例においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　表示部１１には、Ｍ本（Ｍは２以上の整数）のデータ信号線Ｄ１～ＤＭと、これらに交差するＮ＋１本（Ｎは２以上の整数）の走査信号線Ｇ０～ＧＮとが配設されており、Ｎ本の走査信号線Ｇ１～ＧＮにそれぞれ沿ってＮ本の発光制御線（「エミッションライン」とも呼ばれる）Ｅ１～ＥＮが配設されている。また図１に示すように、表示部１１にはＭ×Ｎ個の画素回路１５が設けられており、これらＭ×Ｎ個の画素回路１５は、Ｍ本のデータ信号線Ｄ１～ＤＭおよびＮ本の走査信号線Ｇ１～ＧＮに沿ってマトリクス状に配置されており、各画素回路１５は、Ｍ本のデータ信号線Ｄ１～ＤＭのいずれか１つに対応するとともにＮ本の走査信号線Ｇ１～ＧＮのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「第ｉ行第ｊ列の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示すものとする）。Ｎ本の発光制御線Ｅ１～ＥＮはＮ本の走査信号線Ｇ１～ＧＮにそれぞれ対応する。したがって各画素回路１５は、Ｎ本の発光制御線Ｅ１～ＥＮのいずれか１つにも対応する。

　また表示部１１には、各画素回路１５に共通の電源線が配設されている。すなわち、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための電源線（以下「ハイレベル電源線」または「第１電源電圧線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための図示しない電源線（以下「ローレベル電源線」または「第２電源電圧線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。図１に示すように、ハイレベル電源線ＥＬＶＤＤは、幹配線ＥＬＶ０と、幹配線ＥＬＶ０から分岐し上記複数の走査信号線Ｇ１～ＧＮにそれぞれ沿って配設されるＮ本の枝配線ＥＬＶ１～ＥＬＶＮとを含み、各画素回路１５は、Ｎ本の枝配線ＥＬＶ１～ＥＬＶＮのいずれか１つにも対応する。表示部１１は、層構造により既述の各種の信号線および電源線ならびに薄膜トランジスタ（ＴＦＴ）が形成されており、各枝配線ＥＬＶｉ（ｉ＝１～Ｎ）は、データ信号線Ｄ１～ＤＭのいずれかと交差する箇所を除き、データ信号線Ｄ１～ＤＭが形成される層（「ソースレイヤ」と呼ばれる）で形成され、データ信号線Ｄ１～ＤＭのいずれかと交差する箇所では、当該ソースレイヤとは異なる層で形成されている。さらに表示部１１には、各画素回路１５の初期化（詳細は後述）のためのリセット動作に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧供給線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および、初期化電圧Ｖｉｎｉは、電源回路５０から供給される。

　表示制御回路２０は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路（データ信号線駆動回路）３０に、走査側制御信号Ｓｃｓを走査側駆動回路（走査信号線駆動／発光制御回路）４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～ＤＭを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すＭ個のデータ信号Ｄ（１）～Ｄ（Ｍ）を並列に出力してデータ信号線Ｄ１～ＤＭにそれぞれ印加する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、走査信号線Ｇ０～ＧＮを駆動する走査信号線駆動回路、および、発光制御線Ｅ１～ＥＮを駆動する発光制御回路として機能する。より詳細には、走査側駆動回路４０は、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、各フレーム期間において走査信号線Ｇ０～ＧＭを順次に選択し、選択した走査信号線Ｇｋに対してアクティブな信号（ローレベル電圧）を印加し、かつ、非選択の走査信号線には非アクティブな信号（ハイレベル電圧）を印加する。これにより、選択された走査信号線Ｇｎ（１≦ｎ≦Ｎ）に対応したＭ個の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）が一括して選択される。その結果、当該走査信号線Ｇｎの選択期間（以下「第ｎ走査選択期間」という）において、データ側駆動回路３０からデータ信号線Ｄ１～ＤＭに印加されたＭ個のデータ信号Ｄ（１）～Ｄ（Ｍ）の電圧（以下では、これらの電圧を区別せずに単に「データ電圧」と呼ぶことがある）が画素データとして、画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）にそれぞれ書き込まれる。なお以下の説明では、走査信号線Ｇ０～ＧＮは昇順に選択されるものとする。

　また走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線Ｅｉに対し、第ｉ－１水平期間および第ｉ水平期間では非発光を示す発光制御信号（ハイレベル電圧）を印加し、それ以外の期間では発光を示す発光制御信号（ローレベル電圧）を印加する。ｉ番目の走査信号線Ｇｉに対応する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）内の有機ＥＬ素子は、発光制御線Ｅｉの電圧がローレベルである間すなわち発光制御線Ｅｉが活性状態である間、これらの画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。

＜１．２　画素回路の構成および動作＞
　図２は、本実施形態における画素回路１５の構成を示す回路図である。図２では、ｉ番目の走査信号線Ｇｉおよび１番目のデータ信号線Ｄ１に対応する画素回路１５すなわち第ｉ行第１列の画素回路Ｐｉｘ（ｉ，１）の構成が示されている（１≦ｉ≦Ｎ）。他の画素回路１５も同様の構成を有している。以下では、ｉ番目の走査信号線Ｇｉおよび１番目のデータ信号線Ｄ１に対応する画素回路１５すなわち第ｉ行第１列の画素回路Ｐｉｘ（ｉ，１）を例に取って、本実施形態における画素回路１５の構成を説明する。なお以下では、ｉ番目の走査信号線Ｇｉに対応するＭ個の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）を「第ｉ行の画素回路」または「ｉ番目の画素回路行」という。ｉ番目の画素回路行を構成する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）はいずれもｉ番目の枝配線ＥＬＶｉに接続されている。

　図２に示すように画素回路１５は、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＭ１、書込制御トランジスタＭ２、閾値補償トランジスタＭ３、第１初期化トランジスタＭ４、第１発光制御トランジスタＭ５、第２発光制御トランジスタＭ６、第２初期化トランジスタＭ７、および、保持キャパシタＣ１を含んでいる。この画素回路１５において、駆動トランジスタＭ１以外のトランジスタＭ２～Ｍ７はスイッチング素子として機能する。

　画素回路１５には、それに対応する走査信号線（以下、画素回路に注目した説明において「対応走査信号線」ともいう）Ｇｉ、対応走査信号線Ｇｉの直前の走査信号線（走査信号線Ｇ１～ＧＮの走査順における直前の走査信号線であり、以下、画素回路に注目した説明において「先行走査信号線」ともいう）Ｇｉ－１、それに対応する発光制御線（以下、画素回路に注目した説明において「対応発光制御線」ともいう）Ｅｉ、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊ、初期化電圧供給線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。ここで、画素回路１５に接続されているハイレベル電源線ＥＬＶＤＤは、より詳しくは、ハイレベル電源線ＥＬＶＤＤに含まれるＮ本の枝配線ＥＬＶ１～ＥＬＶＮのうち当該画素回路１５に対応する枝配線（以下、画素回路に注目した説明において「対応枝配線」ともいう）ＥＬＶｉ、すなわちｉ番目の枝配線（「第ｉ行の枝配線」ともいう）ＥＬＶｉである。したがって、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）には、電源回路５０から幹配線ＥＬＶ０および対応枝配線ＥＬＶｉを順に介してハイレベル電源電圧ＥＬＶＤＤが供給される

　図２に示すように、画素回路１５では、駆動トランジスタＭ１の第１導通端子としてのソース端子は、書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤ（より詳しくは対応枝配線ＥＬＶｉ）に接続されている。駆動トランジスタＭ１の第２導通端子としてのドレイン端子は、第２発光制御トランジスタＭ６を介して有機ＥＬ素子ＯＬのアノード電極に接続されている。駆動トランジスタＭ１の制御端子としてのゲート端子は、保持キャパシタＣ１を介してハイレベル電源線ＥＬＶＤＤ（対応枝配線ＥＬＶｉ）に接続され、かつ、閾値補償トランジスタＭ３を介して当該駆動トランジスタＭ１のドレイン端子に接続され、かつ、第１初期化トランジスタＭ４を介して初期化電圧供給線Ｖｉｎｉに接続されている。有機ＥＬ素子ＯＬのアノード電極は第２初期化トランジスタＭ７を介して初期化電圧供給線Ｖｉｎｉに接続され、有機ＥＬ素子ＯＬのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。また、書込制御トランジスタＭ２、閾値補償トランジスタＭ３、および第２初期化トランジスタＭ７のゲート端子は対応走査信号線Ｇｉに接続され、第１および第２発光制御トランジスタＭ５，Ｍ６のゲート端子は対応発光制御線Ｅｉに接続され、第１初期化トランジスタＭ４のゲート端子は先行走査信号線Ｇｉ－１に接続されている。

　駆動トランジスタＭ１は飽和領域で動作し、発光期間において有機ＥＬ素子ＯＬに流れる駆動電流Ｉｄは次式（１）で与えられる。式（１）に含まれる駆動トランジスタＭ１のゲインβは、次式（２）で与えられる。
　　Ｉｄ＝（β／２）（｜Ｖｇｓ｜－｜Ｖｔｈ｜）²
　　　　＝（β／２）（｜Ｖｇ－ＥＬＶＤＤ｜－｜Ｖｔｈ｜）²　…（１）
　　β＝μ×（Ｗ／Ｌ）×Ｃｏｘ　…（２）
ただし、上記の式（１）および式（２）において、Ｖｔｈ、μ、Ｗ、Ｌ、Ｃｏｘは、それぞれ、駆動トランジスタＭ１の閾値電圧、移動度、ゲート幅、ゲート長、および、単位面積あたりのゲート絶縁膜容量を表す。

　図３は、本実施形態に係る表示装置の駆動を説明するための信号波形図であり、図３に示した画素回路１５すなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および点灯動作における各信号線（対応発光制御線Ｅｉ、先行走査信号線Ｇｉ－１、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ）の電圧、駆動トランジスタＭ１のゲート端子の電圧（以下「ゲート電圧」という）Ｖｇ、および、有機ＥＬ素子ＯＬのアノード電極の電圧（以下「アノード電圧」という）Ｖａの変化を示している。図３において、時刻ｔ１～ｔ６の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）の非発光期間である。時刻ｔ２～ｔ４の期間は第ｉ－１水平期間であり、時刻ｔ２～ｔ３の期間はｉ－１番目の走査信号線（先行走査信号線）Ｇｉ－１の選択期間（以下「第ｉ－１走査選択期間」という）である。この第ｉ－１走査選択期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のリセット期間に相当する。時刻ｔ４～ｔ６の期間は第ｉ水平期間であり、時刻ｔ４～ｔ５の期間はｉ番目の走査信号線（対応走査信号線）Ｇｉの選択期間（以下「第ｉ走査選択期間」という）である。この第ｉ走査選択期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のデータ書込期間に相当する。

　第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、図３に示すように時刻ｔ１において発光制御線Ｅｉの電圧がローレベルからハイレベルに変化すると、第１および第２発光制御トランジスタＭ５，Ｍ６はオン状態からオフ状態に変化し、有機ＥＬ素子ＯＬは非発光状態となる。この時刻ｔ１から第ｉ－１走査選択期間の開始時点ｔ２までの間に、データ側駆動回路３０により、第ｉ－１行第ｊ列の画素のデータ電圧としてのデータ信号Ｄ（ｊ）のデータ信号線Ｄｊへの印加が開始されるが、画素回路Ｐｉｘ（ｉ，ｊ）では、データ信号線Ｄｊに接続された書込制御トランジスタＭ２はオフ状態である。

　時刻ｔ２において、先行走査信号線Ｇｉ－１の電圧がハイレベルからローレベルに変化することで先行走査信号線Ｇｉ－１が選択状態となる。このため、第１初期化トランジスタＭ４がオン状態に変化する。これにより、駆動トランジスタＭ１のゲート端子の電圧すなわちゲート電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。初期化電圧Ｖｉｎｉは、画素回路Ｐｉｘ（ｉ，ｊ）へのデータ電圧の書き込み時に、駆動トランジスタＭ１をオン状態に維持できる程度の電圧である。より詳細には、初期化電圧Ｖｉｎｉは、次式（３）を満たす。
　　｜Ｖｉｎｉ－Ｖｄａｔａ｜＞｜Ｖｔｈ｜　…（３）
ここで、Ｖｄａｔａはデータ電圧（対応データ信号線Ｄｊの電圧）であり、Ｖｔｈは駆動トランジスタＭ１の閾値電圧である。また、本実施形態における駆動トランジスタＭ１はＰチャネル型であるので、
　　Ｖｉｎｉ＜Ｖｄａｔａ　…（４）
である。このような初期化電圧Ｖｉｎｉでゲート電圧Ｖｇを初期化することにより、画素回路Ｐｉｘ（ｉ，ｊ）へのデータ電圧の書き込みを確実に行うことができる。なお、ゲート電圧Ｖｇの初期化は保持キャパシタＣ１の保持電圧の初期化でもある。

　時刻ｔ２～ｔ３の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）におけるリセット期間であり、画素回路Ｐｉｘ（ｉ，ｊ）では、このリセット期間において上記のように第１初期化トランジスタＭ４がオン状態であることによりゲート電圧Ｖｇが初期化される。図３に、このときの画素回路Ｐｉｘ（ｉ，ｊ）におけるゲート電圧Ｖｇ（ｉ，ｊ）の変化が示されている。なお、画素回路Ｐｉｘ（ｉ，ｊ）におけるゲート電圧Ｖｇを他の画素回路におけるゲート電圧Ｖｇと区別する場合に符号“Ｖｇ（ｉ，ｊ）”を使用するものとする（以下においても同様）。

　時刻ｔ３において、先行走査信号線Ｇｉ－１の電圧がハイレベルに変化することで先行走査信号線Ｇｉ－１が非選択状態となる。このため、第１初期化トランジスタＭ４がオフ状態に変化する。この時刻ｔ３から第ｉ走査選択期間の開始時点ｔ４までの間に、データ側駆動回路３０により、第ｉ行第ｊ列の画素のデータ電圧としてのデータ信号Ｄ（ｊ）のデータ信号線Ｄｊへの印加が開始され、少なくとも第ｉ走査選択期間の終了時点ｔ５まで当該データ信号Ｄ（ｊ）の印加が継続する。

　時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルからローレベルに変化することで対応走査信号線Ｇｉが選択状態となる。このため、書込制御トランジスタＭ２がオン状態に変化する。また、閾値補償トランジスタＭ３もオン状態に変化するので、駆動トランジスタＭ１は、そのゲート端子とドレイン端子とが接続された状態すなわちダイオード接続状態となる。これにより、対応データ信号線Ｄｊの電圧すなわちデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＭ１を介して保持キャパシタＣ１に与えられる。その結果、図３に示すように、ゲート電圧Ｖｇ（ｉ，ｊ）は、次式（５）で与えられる値に向かって変化する。
　　Ｖｇ（ｉ，ｊ）＝Ｖｄａｔａ－｜Ｖｔｈ｜　…（５）
また、時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルからローレベルに変化することにより第２初期化トランジスタＭ７もオン状態に変化する。その結果、有機ＥＬ素子ＯＬの寄生容量における蓄積電荷が放電されて有機ＥＬ素子ＯＬのアノード電圧Ｖａが初期化電圧Ｖｉｎｉに初期化される（図３参照）。なお、画素回路Ｐｉｘ（ｉ，ｊ）におけるアノード電圧Ｖａを他の画素回路におけるアノード電圧Ｖａと区別する場合に符号“Ｖａ（ｉ，ｊ）”を使用するものとする（以下においても同様）。

　時刻ｔ４～ｔ５の期間は、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）におけるデータ書込期間であり、画素回路Ｐｉｘ（ｉ，ｊ）では、このデータ書込期間において、上記のように閾値補償の施されたデータ電圧が保持キャパシタＣ１に書き込まれ、ゲート電圧Ｖｇ（ｉ，ｊ）は上記式（５）で与えられる値となる。

　その後、時刻ｔ６において、発光制御線Ｅｉの電圧がローレベルに変化する。これに伴い、第１および第２発光制御トランジスタＭ５，Ｍ６がオン状態に変化する。このため時刻ｔ６以降、ハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶｊから第１発光制御トランジスタＭ５、駆動トランジスタＭ１、第２発光制御トランジスタＭ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに電流Ｉｄが流れる。この電流Ｉｄは上記式（１）で与えられる。駆動トランジスタＭ１がＰチャネル型であってＥＬＶＤＤ＞Ｖｇであることを考慮すると、上記式（１）および（５）より、この電流Ｉｄは次式で与えられる。
　　Ｉｄ＝（β／２）（ＥＬＶＤＤ－Ｖｇ－｜Ｖｔｈ｜）²
　　　　＝（β／２）（ＥＬＶＤＤ－Ｖｄａｔａ）²　…（６）
上記より、時刻ｔ６以降、有機ＥＬ素子ＯＬは、駆動トランジスタＭ１の閾値電圧Ｖｔｈに拘わらず、第ｉ選択走査期間における対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する。

＜１．３　駆動用画像データ信号の生成のための構成および動作＞
　図２に示すように本実施形態における画素回路１５では、駆動トランジスタＭ１のゲート端子は保持キャパシタＣ１を介してハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶｉに接続され、かつ、駆動トランジスタＭ１のソース端子は第１発光制御トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤの対応枝配線ＥＬＶｉに接続されており、発光期間において第１発光制御トランジスタＭ５はオン状態である。このような画素回路１５では、非発光期間の第ｉ走査選択期間において対応データ信号線Ｄｊから保持キャパシタＣ１の一端に与えられる電圧と保持キャパシタＣ１の他端に接続されている対応枝配線ＥＬＶｉの電圧との差に応じた電流Ｉｄが、発光期間において有機ＥＬ素子ＯＬに流れる。上記では、この電流Ｉｄが式（６）で与えられることを述べた。この式（６）では、データ書込期間すなわち非発光期間の第ｉ走査選択期間における保持キャパシタＣ１の他端の電圧すなわち対応枝配線ＥＬＶｉの電圧がハイレベル電源電圧ＥＬＶＤＤに等しいことが前提となっている。しかし下記のように、対応枝配線ＥＬＶｉの電圧は、実際にはハイレベル電源電圧ＶＤＤよりも低い値となる。

　図３に示すように各画素回路１５が駆動されることから、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間である第ｉ選択走査期間では、対応枝配線ＥＬＶｉに接続される画素回路１５すなわち第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）は非発光状態である。第ｉ＋１行の画素回路Ｐｉｘ（ｉ＋１，１）～Ｐｉｘ（ｉ＋１，Ｍ）も、第ｉ選択走査期間がそれらのリセット期間に相当するので、非発光状態である。これら以外の行の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）（１≦ｐ≦Ｎかつｐ≠ｉかつｐ≠ｉ＋１）は発光状態である。このため、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込期間では、これに対応する第ｉ行の枝配線ＥＬＶｉには電流が流れないが、発光状態の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）（１≦ｐ≦Ｎかつｐ≠ｉかつｐ≠ｉ＋１）のそれぞれに流れる電流に応じてそれらの対応枝配線ＥＬＶｐに電流が流れる。それらの対応枝配線ＥＬＶｐに流れる電流は幹配線ＥＬＶ０に流れる電流を構成するので、幹配線ＥＬＶ０において電圧降下が発生する。一方、データ電圧を書き込むべき第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に対応する第ｉ行の枝配線ＥＬＶｉでは、電流が流れないので電圧降下が発生しない。このため、第ｉ行の枝配線ＥＬＶｉとそれに対応する各画素回路Ｐｉｘ（ｉ，ｊ）との接続点の電圧は、幹配線ＥＬＶ０と当該枝配線ＥＬＶｉとの接続点ＣＮｉ（以下「ｉ番目の接続点ＣＮｉ」ともいう）の電圧に等しい（この電圧は、接続点ＣＮｉの当該データ書込期間での電圧であり、符号“Ｖ（ｉ）”で示すものとする）。この電圧Ｖ（ｉ）は、幹配線ＥＬＶ０における電圧降下のために、高レベル電源電圧ＶＤＤよりも低い値となる。すなわち、Ｖ（ｉ）＜ＥＬＶＤＤであり、当該データ書込期間において画素回路Ｐｉｘ（ｉ，ｊ）の保持キャパシタＣ１に充電される電圧（以下「キャパシタ保持電圧」という）Ｖｃ１は、
　　Ｖｃ１＝Ｖ（ｉ）－（Ｖｄａｔａ－｜Ｖｔｈ｜）
である。このキャパシタ保持電圧Ｖｃ１は、データ書込期間における駆動トランジスタＭ１のゲート・ソース間電圧の絶対値｜Ｖｇｓ｜に相当し、そのデータ書込期間の直後の発光期間においてもその値を維持する。このため、そのデータ書込期間の直後の発光期間において第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の有機ＥＬ素子ＯＬに流れる電流（以下「画素電流」という）ｉ（ｉ，ｊ）は次式（７）で与えられる。
　　ｉ（ｉ，ｊ）＝Ｉｄ
　　　＝（β／２）（Ｖ（ｉ）－Ｖｄａｔａ）²　…（７）

　上記式（７）におけるＶ（ｉ）は、電源回路５０から幹配線ＥＬＶ０と第ｉ行の枝配線ＥＬＶｉとの接続点（ｉ番目の接続点）ＣＮｉまでの経路における電圧降下（以下「接続点ＣＮｉでの電圧降下」ともいう）ΔＶ（ｉ）だけハイレベル電源電圧ＥＬＶＤＤよりも小さい値である。本実施形態では、表示すべき画像を表す入力画像データをこのような電圧降下ΔＶ（ｉ）が補償されるように補正することにより駆動用画像データが生成され、データ信号線Ｄ１～ＤＭに印加すべきデータ信号がこの駆動用画像データに基づき生成される。なお、図２および図３から明らかなように、上記式（７）で示される画素電流ｉ（ｉ，ｊ）は、画素回路Ｐｉｘ（ｉ，ｊ）に電源線（ｉ番目の枝配線ＥＬＶｉ）から供給される電流に相当する。

　このような駆動用画像データを生成するには、本実施形態における表示部１１のハイレベル電源線ＥＬＶＤＤの幹配線ＥＬＶ０での電圧降下ΔＶ（ｉ）を求める必要がある。図４は、本実施形態における表示部１１のハイレベル電源線ＥＬＶＤＤの幹配線ＥＬＶ０での電圧降下ΔＶ（ｉ）の算出手法を説明するための回路図である。以下、図１および図４を参照して、この幹配線ＥＬＶ０と各枝配線ＥＬＶｉとの接続点ＣＮｉにおける電圧Ｖ（ｉ）および電圧降下ΔＶ（ｉ）（＝ＥＬＶＤＤ－ΔＶ（ｉ））の算出方法を説明する（ｉ＝１～Ｎ）。

　図１および図４に示すように本実施形態において、ハイレベル電源線ＥＬＶＤＤは、櫛形構造になっており、表示部１１を含む表示パネル１２において表示領域に隣接する額縁領域のうちデータ信号線Ｄ１～ＤＭに沿った額縁領域に配設された幹配線ＥＬＶ０と、幹配線ＥＬＶ０から分岐しＮ本の走査信号線Ｇ１～ＧＮにそれぞれ沿って配設されたＮ本の枝配線ＥＬＶ１～ＥＬＶＮとを含んでいる。ｉ番目の走査信号線Ｇｉおよびｉ番目の枝配線ＥＬＶｉには、第ｉ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）が接続されている。幹配線ＥＬＶ０および各枝配線ＥＬＶ１～ＥＬＶＮは抵抗成分を含んでいる。しかし、図３に示すように、データ電圧を書き込むべき画素回路Ｐｉｘ（ｉ，ｊ）に対応する発光制御線Ｅｉは非活性状態であるので（発光制御線Ｅｉにハイレベルの電圧が印加されているので）、当該発光制御線Ｅｉに対応する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のいずれにおいても有機ＥＬ素子ＯＬに電流が流れない。すなわち、当該発光制御線Ｅｉに対応するいずれの画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）においても、第１発光制御トランジスタＭ５によりハイレベル電源線ＥＬＶＤＤからの電流供給が遮断されるとともに、第２発光制御トランジスタＭ６により駆動トランジスタＭ１から有機ＥＬ素子ＯＬへの電流供給が遮断される（電源線から電流が供給されない）。このため、これらの画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）が接続されている枝配線ＥＬＶｉでは電圧降下が発生しない。したがって、駆動用画像データを生成するための入力画像データの補正において、各枝配線ＥＶＬ１～ＥＬＶＮにおける抵抗成分を考慮する必要はない。そこで以下では、幹配線ＥＬＶ０における抵抗成分のみを考慮するものとし、図４に示すように、幹配線ＥＬＶ０のうち互いに隣接する２つ枝配線ＥＬＶｉとＥＬＶi+1の間の配線部分（幹配線ＥＬＶ０のうちｉ番目の接続点ＣＮｉからｉ＋１番目の接続点ＣＮi+1まで配線部分）の抵抗およびその値を符号“Ｒ”で示すものとする（ｉ＝１～Ｎ－１）。なお本実施形態では、ハイレベル電源線ＥＬＶＤＤのうち電源回路５０から１番目の接続点ＣＮ１まで配線部分の抵抗およびその値も符号“Ｒ”で示すものとする。

　また、Ｎ＋１本の走査信号線Ｇ０～ＧＮは、Ｎ本の枝配線ＥＬＶ１～ＥＬＶＮのうち電源回路５０に電気的に最も近い枝配線ＥＬＶ１に近い走査信号線Ｇｉから順（ｊ＝０，１，２，…，Ｎの順）に走査されるものとする。したがって本実施形態では、１番目の走査信号線Ｇ１に接続された画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）からＮ番目の走査信号線ＧＮに接続された画素回路Ｐｉｘ（Ｎ，１）～Ｐｉｘ（Ｎ，Ｍ）へと行単位で順にデータ電圧が書き込まれる。

　いま、ｎ番目の走査信号線Ｇｎを選択して第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）にデータ電圧を書き込むときの表示部１１の動作を考える（１≦ｎ≦Ｎ）。このとき、幹配線ＥＬＶ０とｎ番目の枝配線ＥＬＶｎとの接続点ＣＮｎで生じる電圧降下ΔＶｎ（＝ΔＶ（ｎ））は下記のようにして求めることができる。なお以下では、第ｐ行の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）のそれぞれに電源線から供給される電流の総和（ｉ（ｐ，１）＋ｉ（ｐ，２）＋…＋…ｉ（ｐ，Ｍ））、すなわち幹配線ＥＬＶ０からｐ番目の枝配線ＥＬＶｐに供給される電流（「第ｐ行の電源電流」または「枝電源電流」という）を符号“ｉ_p”で示し（ｐ＝１～Ｎ）、幹配線ＥＬＶ０のうち、接続点ＣＮｑとＣＮq+1との間の配線部分を流れる電流を符号“Ｉq+1”で示し（ｑ＝１～Ｎ－１）、電源回路５０と１番目の接続点ＣＮ１との間の配線部分に流れる電流を符号“Ｉ１”で示すものとする。そして、幹配線ＥＬＶ０に流れる電流Ｉｐ（ｐ＝１～Ｎ）を「ｐ番目の幹配線電流Ｉｐ」または単に「幹配線電流Ｉｐ」と呼ぶものとする。さらに、枝電源電流ｉ_pを第ｐ行の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）へのデータ書込の前後で区別する場合には、そのデータ書込前の枝電源電流ｉ_pを符号“ｉ_p(ｔ)”で示し、そのデータ書込後の枝電源電流ｉ_pを符号“ｉ_p(ｔ＋１)”で示すものとする（以下では、枝電源電流ｉ_p(ｔ)およびｉ_p(ｔ＋１)の値をそれぞれ「直前フレーム電流値」および「現フレーム電流値」ともいう）。さらにまた、第ｐ行の画素回路Ｐｉｘ（ｐ，１）～Ｐｉｘ（ｐ，Ｍ）のデータ書込期間でのｉ番目の幹配線電流Ｉｉを符号“Ｉｉ(ｐ)”で示すものとする（ｐ＝１～Ｎ，ｉ＝１～Ｎ）。

　第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）にデータ電圧を書き込むときの幹配線ＥＬＶ０におけるｎ番目の接続点（幹配線ＥＬＶ０と枝配線ＥＬＶｎとの接続点）ＣＮｎの電圧Ｖｎは、次式で与えられる。
　　Ｖｎ＝Ｖ０－Ｉ1(n)・Ｒ－Ｉ2(n)・Ｒ－…－Ｉn(n)・Ｒ
　　　　＝Ｖ０－｛Ｉ1(n)＋Ｉ2(n)＋…＋Ｉn(n)｝Ｒ　…（８）
ただし、上記式においてＶ０は、ハイレベル電源電圧ＥＬＶＤＤを示すものとする（Ｖ０＝ＥＬＶＤＤ）。この第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のデータ書込期間すなわち第ｎ選択走査期間では、これらの画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のいずれにおいても有機ＥＬ素子ＯＬに電流が流れず、したがってｎ番目の枝配線ＥＬＶｎに電流が流れない（枝電源電流ｉ_n＝０）。また、この第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のデータ書込期間は、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のリセット期間に相当する（図３参照）。このため、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のいずれにおいても有機ＥＬ素子ＯＬに電流が流れないので、ｎ＋１番目の枝配線ＥＬＶn+1にも電流が流れない（枝電源電流ｉ_n+1＝０）。したがって、
　　Ｉ1(n)＝ｉ₁(t+1)＋ｉ₂(t+1)＋…＋ｉ_n-1(t+1)＋ｉ_n+2(t)＋…＋ｉ_N(t)  …（9＿1）
　　Ｉ2(n)＝ｉ₂(t+1)＋ｉ₃(t+1)＋…＋ｉ_n-1(t+1)＋ｉ_n+2(t)＋…＋ｉ_N(t)  …（9＿2）
　　・・・
　　Ｉn-1(n)＝ｉ_n-1(t+1)＋ｉ_n+2(t)＋…＋ｉ_N(t)  …（9＿n-1）
　　Ｉn(n)  ＝ｉ_n+2(t)＋…＋ｉ_N(t)              …（9＿n）
である。このように幹配線電流Ｉｐ（ｎ）（ｐ＝１～Ｎ）は、点灯状態の画素回路Ｐｉｘ（ｉ，ｊ）（ｉ＝１～ｎ－１，ｎ＋２～Ｎ；ｊ＝１～Ｍ）が接続された枝配線ＥＬＶ１～ＥＬＮn-1，ＥＬＶn+2～ＥＬＶＮに流れる枝電源電流ｉ₁～ｉ_n-1，ｉ_n+2～ｉ_Nまたはそれらの一部のみを含む。なお、点灯状態の画素回路Ｐｉｘ（ｉ，ｊ）とは、対応する発光制御線Ｅｉの電圧がローレベルである画素回路、すなわち対応する発光制御線Ｅｉが活性状態である画素回路である。

　これに対し、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）の次にデータ電圧が書き込まれる第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間におけるｎ＋１番目の接続点ＣＮn+1の電圧Ｖn+1は、次式で与えられる（１≦ｎ≦Ｎ－１）。
　　Ｖn+1＝Ｖ０－｛Ｉ1(n+1)＋Ｉ2(n+1)＋…＋Ｉn+1(n+1)｝Ｒ　…（１０）
この第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間すなわち第ｎ＋１走査選択期間では、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のいずれにおいても有機ＥＬ素子ＯＬに電流が流れず、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のそれぞれには、そのデータ書込期間（第ｎ走査選択期間）に書き込まれたデータ電圧に応じた電流が流れる。したがって、ｎ＋１番目の枝配線ＥＬＶ_n+1には電流が流れず（枝電源電流ｉ_n+1＝０）、ｎ番目の枝配線ＥＬＶｎには、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のそれぞれに電源線から供給される電流の総和に相当する枝電源電流ｉ_nが流れる。また、この第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間は、第ｎ＋２行の画素回路Ｐｉｘ（ｎ＋２，１）～Ｐｉｘ（ｎ＋２，Ｍ）のリセット期間に相当する（図３参照）。このため、第ｎ＋２行の画素回路Ｐｉｘ（ｎ＋２，１）～Ｐｉｘ（ｎ＋２，Ｍ）のいずれにおいても有機ＥＬ素子ＯＬに電流が流れないので、ｎ＋２番目の枝配線ＥＬＶn+2にも電流が流れない（枝電源電流ｉ_n+2＝０）。したがって、
　　Ｉ1(n+1)＝ｉ₁(t+1)＋ｉ₂(t+1)＋…＋ｉ_n(t+1)＋ｉ_n+3(t)＋…＋ｉ_N(t)  …(11＿1)
　　Ｉ2(n+1)＝ｉ₂(t+1)＋ｉ₃(t+1)＋…＋ｉ_n(t+1)＋ｉ_n+3(t)＋…＋ｉ_N(t)  …(11＿2)
　　・・・
　　Ｉn-1(n+1)＝ｉ_n-1(t+1)＋ｉ_n(t+1)＋ｉ_n+3(t)＋…＋ｉ_N(t)  …(11＿n-1)
　　Ｉn(n+1)  ＝ｉ_n(t+1)＋ｉ_n+3(t)＋…＋ｉ_N(t)              …(11＿n)
　　Ｉn+1(n+1)＝ｉ_n+3(t)＋…＋ｉ_N(t)                        …(11＿n+1)
である。このように幹配線電流Ｉｐ（ｎ＋１）（ｐ＝１～Ｎ）も、点灯状態の画素回路Ｐｉｘ（ｉ，ｊ）（ｉ＝１～ｎ，ｎ＋３～Ｎ；ｊ＝１～Ｍ）が接続された枝配線ＥＬＶ１～ＥＬＮｎ，ＥＬＶn+3～ＥＬＶＮに流れる枝電源電流ｉ₁～ｉ_n，ｉ_n+3～ｉ_Nまたはそれらの一部のみを含む。

　上記の式（９＿１）～（９＿ｎ）と式（１１＿１）～（１１＿ｎ）とをそれぞれ比較すると、次式が得られる。
　　Ｉ1(n+1)＝Ｉ1(n)＋ｉ_n(t+1)－ｉ_n+2(t)
　　・・・
　　Ｉn(n+1)＝Ｉn(n)＋ｉ_n(t+1)－ｉ_n+2(t)
これらの式および式（８）を考慮すると、式（１０）は下記のように書き直すことができる。
　　Ｖn+1
　＝Ｖ０－｛Ｉ1(n)＋Ｉ2(n)＋…In(n)＋Ｉn+1(n+1)＋ｎ・ｉ_n(t+1)－ｎ・ｉ_n+2(t)｝Ｒ
　＝Ｖｎ－｛ｎ・ｉ_n(t+1)－ｎ・ｉ_n+2(t)＋Ｉn+1(n+1)｝Ｒ　…（１２）
ここで、上記の式（９＿ｎ）と式（１１＿ｎ＋１）とを比較すると、
　　Ｉn+1(n+1)＝Ｉn(n)－ｉ_n+2(t) …（１３）
が得られる。

　上記の式（１２）（１３）は１≦ｎ≦Ｎ－１を満たす整数ｎについて成立する（ただしｉ_N+1(ｔ)＝０とする）。一方、図４から明らかなように、１番目の接続点ＣＮ１での電圧降下ΔＶ１は次式で与えられる。
　　Ｖ１＝Ｖ０－Ｉ1(１)・Ｒ　 …（１４）
ここで、
　　Ｉ1(1)＝ｉ₃(t)＋ｉ₄(t)＋…＋ｉ_N(t) …（１５）
である。

　上記の式（１２）～（１５）より、幹配線ＥＬＶ０とｐ番目の枝配線ＥＬＶｐとの接続点ＣＮｐの電圧Ｖｐの値をｐ＝１での値からｐ＝Ｎでの値まで順に求めていくと、各接続点ＣＮｐでの電圧降下ΔＶｐ＝Ｖ０－Ｖｐの値を効率よく算出できることがわかる。図７は、この点に着目した画像データ補正処理の手順を示すフローチャートである。本実施形態では、表示制御回路２０に含まれる画像データ補正回路２０４は、この画像データ補正処理を実行するための専用のハードウェアとして構成されている。以下、この画像データ補正処理を実行するように構成された本実施形態における表示制御回路２０について説明する。

　図５は、本実施形態における表示制御回路２０の構成を示すブロック図である。この表示制御回路２０は、タイミング制御信号生成回路２０２と、画像データ補正回路２０４と、メモリ２０６とを備えている。表示制御回路２０が外部から受け取る入力信号Ｓｉｎは、画像データ信号Ｓｄａと表示制御信号Ｓｃｔとを含む。画像データ信号Ｓｄａは画像データ補正回路２０４に、表示制御信号Ｓｃｔはタイミング制御信号生成回路２０２に、それぞれ入力される。なおメモリ２０６は、ハイレベル電源線ＥＬＶＤＤにおける枝配線ＥＬＶ１～ＥＬＶＮにそれぞれ流れる枝電源電流ｉ₁～ｉ_Nの値すなわち幹配線ＥＬＶ０から枝配線ＥＬＶ１～ＥＬＶｎにそれぞれ供給される電流ｉ₁～ｉ_N（図４参照）の値を格納可能な記憶容量を有している。

　タイミング制御信号生成回路２０２は、表示制御信号Ｓｃｔに基づき、データ側タイミング制御信号Ｓｄｃｔおよび走査側タイミング制御信号Ｓｓｃｔを生成する。データ側タイミング制御信号Ｓｄｃｔは、データ側制御信号Ｓｃｄの一部として表示制御回路２０から出力される。走査側タイミング制御信号Ｓｓｃｔは、表示制御回路２０から出力され、走査側制御信号Ｓｃｓとして走査側駆動回路４０に入力される（図１参照）。なお、タイミング制御信号生成回路２０２は、表示制御信号Ｓｃｔに基づき、画像データ補正回路２０４およびメモリ２０６の動作を制御するためのタイミング制御信号も生成する。

　画像データ補正回路２０４は、画像データ信号Ｓｄａを画素単位のシリアル信号として受け取り、メモリ２０６を使用して、画像データ信号Ｓｄａの示す入力画像データを構成する画素データに補正処理を順次に施し、補正後の画素データを駆動用画像データ信号Ｓｄｄａとして順次に出力する。この駆動用画像データ信号Ｓｄｄａと上記のデータ側タイミング制御信号Ｓｄｃｔとはデータ側制御信号Ｓｃｄを構成し、データ側制御信号Ｓｃｄは、表示制御回路２０から出力されてデータ側駆動回路３０に入力される（図１参照）。

　次に、画像データ補正回路２０４の動作の詳細すなわち駆動用画像データを生成するための画像データ補正処理の詳細を、図４～図７を参照して説明する。

　本実施形態では、１フレームの表示画像のリフレッシュ毎に（表示部１１における１フレーム分の画像データの書き換え毎に）、図７に示す画像データ補正処理が実行される。図６は、この画像データ補正処理のためのメモリ２０６への電流値の格納を説明するための図である。

　この画像データ補正処理では、新たな入力画像データを示す画像データ信号Ｓｄａの入力が開始されると、画像データ補正回路２０４が下記のように動作する。以下では、この画像データ補正処理の開始時点では、各枝配線ＥＬＶｎ（ｎ＝１～Ｎ）に流れる枝電源電流ｉ_nの値が、その直前フレームに対する画像データ演算処理によりメモリ２０６に格納されているものとして説明する（詳細は後述）。また、各画素回路Ｐｉｘ（ｎ，ｊ）の表示輝度は、その画素回路Ｐｉｘ（ｎ，ｊ）の画素電流ｉ（ｎ，ｊ）すなわち画素回路Ｐｉｘ（ｎ，ｊ）の有機ＥＬ素子ＯＬに流れる駆動電流Ｉｄによって決まり、画像データ補正回路２０４は、画素回路Ｐｉｘ（ｎ，ｊ）の表示輝度を示す画素データｄ（ｎ，ｊ）を、その表示輝度でその画素回路Ｐｉｘ（ｎ，ｋ）が発光するときの画素電流ｉ（ｎ，ｊ）に変換するための変換テーブル２０４ｔを備えている。この変換テーブル２０４ｔにより、入力画像データを構成する画素データに基づき、各画素回路Ｐｉｘ（ｉ，ｊ）における駆動電流Ｉｄに相当する画素電流ｉ（ｎ，ｊ）の推定値（以下、単に「画素電流（ｎ，ｊ）の値」という）が得られるが、変換テーブル２０４ｔに代えて、予め決められた数式または関数により、画像データにおける画素データからそれに対応する画素電流ｉ（ｎ，ｊ）の値が算出されるようにしてもよい。以下では、現フレームの入力画像データを構成する画素データのうち第ｎ行第ｊ列の画素回路Ｐｉｘ（ｎ，ｊ）の表示輝度を示す画素データ、すなわち現フレーム期間において画素回路Ｐｉｘ（ｎ，ｊ）に書き込むべきデータ電圧に対応する画素データを、符号“ｄｎｊ”で示すものとする。なお既述のように、本実施形態では、画素電流ｉ（ｉ，ｊ）は、画素回路Ｐｉｘ（ｉ，ｊ）に電源線（ｉ番目の枝配線ＥＬＶｉ）から供給される電流に相当する（図２、図３参照）。

　この画像データ補正処理では、まず、図７に示すステップＳ１０～Ｓ１８を実行することにより、第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）に書き込むべきＭ個のデータ電圧に対応する信号を生成して駆動用画像データ信号Ｓｄｄａの一部として出力する。以下、これらのステップＳ１０～Ｓ１８による処理の詳細を説明する。

　まず、新たな入力画像データのうち第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）に対するＭ個の画素データｄ１１～ｄ１Ｍを受け取る（ステップＳ１０）。以下では、このような１つの行に対応するＭ個の画素データを「画素行データ」という。次に、上記変換テーブル２０４ｔにより画素行データｄ１１～ｄ１Ｍを画素電流ｉ（１，１）～ｉ（１，Ｍ）の値にそれぞれ変換し、これらの画素電流ｉ(１，１)～ｉ(１，Ｍ)の値を足し合わせることにより第１行の電源電流ｉ₁の推定値（以下、単に「第１行の電源電流ｉ₁の値」ともいう）を求め（ｉ₁＝ｉ(１，１)＋ｉ(１，２）＋…＋ｉ(１，Ｍ)）、これを現行フレームにおける１番目の枝配線ＥＬＶ１の枝電源電流ｉ₁(ｔ＋１)の値としてメモリ２０６に格納する（ステップＳ１１）。これにより、直前フレームに対する画像データ補正処理において第１行の電源電流ｉ₁の値としてメモリ２０６に書き込まれた枝電源電流ｉ₁(ｔ)の値（直前フレーム電流値）が、現フレームに対する画像データ補正処理のステップＳ１１で得られた上記枝電源電流ｉ₁（ｔ＋１）の値（現フレーム電流値）に書き換えられたことになる。

　第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）のデータ書込期間における１番目の幹配線電流Ｉ１（１）は上記式（１５）に示すように下記式により与えられる。なお以下では、便宜のために、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）のデータ書込期間でのｎ番目の幹配線電流Ｉｎ（ｎ）を示す符号として“Ｉｎ（ｎ）”に代えて“Ｉｎ”を使用するものとする（ｎ＝１～Ｎ）。
　　Ｉ1＝ｉ₃(t)＋ｉ₄(t)＋…＋ｉ_N(t)  …（１６）
そこで、上記幹配線電流Ｉ１および幹配線ＥＬＶ０における１番目の接続点ＣＮ１の電圧Ｖ１を次式により求める（ステップＳ１２）。
　　Ｉ1＝Ｉ0－ｉ₁(t)－ｉ₂(t)  …（１７）
　　Ｖ1＝Ｖ0－I1(1)・Ｒ　　　 …（１８）
上記式におけるＩ０は、電源回路５０からハイレベル電源線ＥＬＶＤＤの幹配線ＥＬＶ０に供給される電流を示している（以下この電流を「幹電源電流」という）。この幹電源電流Ｉ０は、直前フレームに対する画像データ補正処理により、次式で与えられる値となっている（ステップＳ１８，Ｓ３８参照）。
　　Ｉ０＝ｉ₁(t)＋ｉ₂(t)＋ｉ₃(t)＋ｉ₄(t)＋…＋ｉ_N(t)  …（１９）
なお、有機ＥＬ表示装置１０が起動された直後では、この幹電源電流Ｉ０は上記式（１９）に相当する値として予め決められた値に設定されているものとする。

　次に、上記式（１８）により得られる電圧Ｖ１を用いて、幹配線ＥＬＶ０における１番目の接続点ＣＮ１における電圧降下ΔＶ１＝Ｖ０－Ｖ１を求める（ステップＳ１４）。第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）のデータ書込期間に第１行の各画素回路Ｐｉｘ（１，ｊ）（ｊ＝１～Ｍ）の保持キャパシタＣ１に保持される電圧は、この電圧降下ΔＶ１だけ本来の値より低減される（図２参照）。そこで、第１行の各画素回路Ｐｉｘ（１，ｊ）に現フレーム期間で書き込むべきデータ電圧を示す画素データｄ１ｊを、保持キャパシタＣ１の保持電圧（絶対値）の当該低減分が補償されるように上記電圧降下ΔＶ１に基づき補正する（ステップＳ１４）。以下では、第１行の各画素回路Ｐｉｘ（１，ｊ）のための補正後の画素データを符号“ｄｃ１ｊ”で示すものとする（ｊ＝１～Ｍ）。

　次に、第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）のための補正後の画素データｄｃ１～ｄｃ１Ｍすなわち第１行の画素行データｄｃ１１～ｄｃ１Ｍを駆動用画像データ信号Ｓｄｄａの一部として出力する（ステップＳ１６）。

　次に、後続フレームに対する画像データ補正処理で使用される幹電源電流Ｉ０を求めるために、幹電源電流Ｉ０をステップＳ１１で求めた枝電源電流ｉ₁（ｔ＋１）の値に設定する（ステップＳ１８）。

　上記のようなステップＳ１０～Ｓ１８が実行されると、次に、行番号を示す変数ｎを“１”に初期化する（ステップＳ２０）。その後、図７に示すステップＳ３０～Ｓ３８を実行することにより、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）に書き込むべきＭ個のデータ電圧に対応する信号を生成して駆動用画像データ信号Ｓｄｄａの一部として出力する。以下、これらのステップＳ３０～Ｓ３８による処理の詳細を説明する。

　まず、新たな入力画像データのうち第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）に対する画素行データｄ(n+1)１～ｄ(n+1)Ｍを受け取る（ステップＳ３０）。次に、上記変換テーブル２０４ｔにより画素行データｄ(n+1)１～ｄ(n+1)Ｍを画素電流ｉ（ｎ＋１，１）～ｉ（ｎ＋１，Ｍ）の値にそれぞれ変換し、これらの画素電流ｉ(ｎ＋１，１)～ｉ(ｎ＋１，Ｍ)の値を足し合わせることにより第ｎ＋１行の電源電流ｉ_n+1の推定値（以下、単に「電源電流ｉ_n+1の値」ともいう）を求め、これを現行フレームにおけるｎ＋１番目の枝配線ＥＬＶ１の枝電源電流ｉ₁(ｔ＋１)の値としてメモリ２０６に格納する（ステップＳ３１）。すなわち、ｉ_n+1＝ｉ(ｎ＋１，１)＋ｉ(ｎ＋１，２）＋…＋ｉ(ｎ＋１，Ｍ)により算出される第ｎ＋１行の電源電流ｉ_n+1の値を枝電源電流ｉ_n+1(ｔ＋１)の値としてメモリ２０６に格納する。これにより、直前フレームに対する画像データ補正処理において第ｎ＋１行の電源電流ｉ_n+1の値としてメモリ２０６に書き込まれた枝電源電流ｉ_n+1(ｔ)の値（直前フレーム電流値）が、現フレームに対する画像データ補正処理のステップＳ３１で得られた上記枝電源電流ｉ_n+1（ｔ＋１）の値（現フレーム電流値）に書き換えられたことになる（図６の（Ａ）および（Ｂ）参照）。

　第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間におけるｎ＋１番目の幹配線電流Ｉn+1は、上記式（１３）に示すように次式で与えられる。
　　Ｉn+1＝Ｉn－ｉ_n+2(t) …（２０）
上記式（２０）におけるＩｎは、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間におけるｎ番目の幹配線電流であり、その値はこの時点までに得られている（ステップＳ１２，Ｓ３２参照）。また、上記式（２０）におけるｉ_n+2(t)の値は、直前フレームに対する画像データ補正処理においてメモリ２０６に書き込まれている（図６（Ｂ）参照）。そこで、これらの値を用いて上記式（２０）により、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間におけるｎ＋１番目の幹配線電流Ｉn+1の値を求める（ステップＳ３２）。

　第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間において、幹配線ＥＬＶ０におけるｎ＋１番目の接続点ＣＮn+1の電圧Ｖn+1は、上記式（１２）より、次式で与えられる。
　　Ｖn+1＝Ｖn－｛ｎ・ｉ_n(t+1)－ｎ・ｉ_n+2(t)＋Ｉn+1｝Ｒ　…（２１）
ここで、幹配線ＥＬＶ０におけるｎ番目の接続点ＣＮｎの電圧Ｖｎは、この時点ではその値が既に得られている（ステップＳ１２，Ｓ３２参照）。そこで、この電圧Ｖｎの値、メモリ２０６に格納されている画素電流ｉ_n+2(t)の値、および、上記式（２０）により求められた幹配線電流Ｉn+1の値を用いて、上記式（２１）より幹配線ＥＬＶ０におけるｎ＋１番目の接続点ＣＮn+1の電圧Ｖn+1の値を求める（ステップＳ３２）。

　次に、上記式（２１）により求められた電圧Ｖn+1を用いて、幹配線ＥＬＶ０におけるｎ＋１番目の接続点ＣＮn+1における電圧降下ΔＶn+1＝Ｖ０－Ｖn+1を求め、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）に対する画素行データｄ(n+1)１～ｄ(n+1)Ｍをこの電圧降下ΔＶn+1に基づき補正する（ステップＳ３４）。ここで、第ｎ＋１行の各画素回路Ｐｉｘ（ｎ＋１，ｊ）に対する画素データｄ(n+1)jは、当該画素回路Ｐｉｘ（ｎ＋１，ｊ）における保持キャパシタＣ１の保持電圧（絶対値）の電圧降下ΔＶn+1による低減が補償されるように補正される（ｊ＝１～Ｍ）。以下では、当該画素回路（ｎ＋１，ｊ）のための補正後の画素データを符号“ｄｃ(n+1)j”で示すものとする（ｊ＝１～Ｍ）。

　次に、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のための補正後の画素行データｄｃ(n+1)１～ｄｃ(n+1)Ｍを駆動用画像データ信号Ｓｄｄａの一部として出力する（ステップＳ３６）。

　次に、後続のフレームに対する画像データ補正処理で使用される幹電源電流Ｉ０を求めるために、この幹電源電流Ｉ０の現時点の値にステップＳ３１で求めた枝電源電流ｉ_n+1（ｔ＋１）の値を加えることにより幹電源電流Ｉ０の値を更新する（ステップＳ３８）。すなわち、この幹電源電流Ｉ０の値を枝電源電流ｉ_n+1（ｔ＋１）の値だけ増やす。

　上記のようなステップＳ３０～Ｓ３８が実行されると、次に、行番号を示す変数ｎがＮ－１よりも小さいか否かを判定する（ステップＳ４０）。その判定の結果、変数ｎがＮ－１よりも小さいければ、変数ｎの値を“１”だけ増やした後に、ステップＳ３０に戻る。以後、上記のステップＳ３０～Ｓ４２を繰り返し実行し、変数ｎがＮ－１に等しくなれば、現フレームに対する画像データ補正処理（図７）を終了する。

　上記のような画像データ補正処理により生成され表示制御回路２０から出力される駆動用画像データ信号Ｓｄｄａは、データ側タイミング制御信号Ｓｄｃｔとともにデータ側制御信号Ｓｃｄを構成し、このデータ側制御信号Ｓｃｄは、既述のようにデータ側駆動回路３０に与えられる。データ側駆動回路３０がこのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～ＤＭを駆動し、走査側駆動回路４０が表示制御回路２０からの走査側制御信号Ｓｃｓに基づき走査信号線Ｇ１～ＧＮおよび発光制御線Ｅ１～ＥＮを駆動することにより、上記のように補正された各行の画素行データｄｃｉ１～ｄｃｉＭにおける各画素データｄｃ（ｉ，ｊ）＝ｄｃｉｊの示すデータ電圧が、対応する画素回路Ｐｉｘ（ｉ，ｊ）に書き込まれる（ｉ＝１～Ｎ，ｊ＝１～Ｍ）。

＜１．４　効果＞
　上記のような本実施形態によれば、各画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべきデータ電圧を示す画素データｄ（ｉ，ｊ）は、そのデータ書込期間での幹配線ＥＬＶ０における接続点ＣＮｉでの電圧降下ΔＶｉが補償されるように補正され（図４、図７参照）、その補正後の画素データｄｃ（ｉ，ｊ）の示すデータ電圧が当該画素回路Ｐｉｘ（ｉ，ｊ）に書き込まれる（ｉ＝１～Ｎ，ｊ＝１～Ｍ）。このため、幹配線ＥＬＶ０を流れる電流による電圧降下が各画素回路Ｐｉｘ（ｉ，ｊ）内の保持キャパシタＣ１の一方の端子（枝配線ＥＬＶｉと当該保持キャパシタＣ１との接続点）に生じても、本来の画素データｄ（ｉ，ｊ）に応じた電圧が当該保持キャパシタＣ１に保持される。これにより、電源線の幹配線ＥＬＶ０を流れる電流による電圧降下に起因する表示輝度の低下が抑制されるので、輝度傾斜等による表示品質の低下を回避することができる。なお、各枝配線ＥＬＶｉは走査信号線Ｇｉに沿って配設されており、当該走査信号線Ｇｉに対応する画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）のデータ書込期間では、当該枝配線ＥＬＶｉでは電流が流れない（図２、図３参照）。このため、各枝配線ＥＬＶｉでの電圧降下を補償するための画素データｄ（ｉ，ｊ）の補正は不要である（ｉ＝１～Ｎ，ｊ＝１～Ｍ）。

　また本実施形態によれば、電源線の幹配線ＥＬＶ０を流れる電流による電圧降下を補償するための補正が表示制御回路２０において行われ、表示部１１（における各画素回路１５）を駆動するための回路構成は従来と同様である。また、表示制御回路２０（の画像データ補正回路２０４）において当該補正を行うための画像データ補正処理では、幹配線ＥＬＶ０における各接続点ＣＮi+1の電圧Ｖi+1（ｉ＝１～Ｎ－１）が、表示部１１におけるＮ行の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，Ｍ）（ｉ＝１～Ｎ）へのデータ電圧の書込順（走査順）に応じて順次、算出済みの接続点ＣＮｎの電圧Ｖｎを用いて求められる（図７のステップＳ１２，Ｓ３２、式（１２）、式（２１）参照）。このため、必要なメモリ量を抑えつつ効率よく幹配線ＥＬＶ０における各接続点ＣＮｉでの電圧降下ΔＶｉを算出し、この電圧降下ΔＶｉに基づき補正処理を行うことができる（図６、図７参照）。したがって、画素回路１５の駆動に必要な回路や処理の増大を抑えつつ、また発光期間の割合の低下を招くことなく、電源線の幹配線ＥＬＶ０での電圧降下に起因する輝度傾斜等による表示品質の低下を回避することができる。

　さらに、本実施形態における画像データ補正処理（図７）では、直前フレームの入力画像データおよび現フレームの入力画像データの相違を考慮するとともに（図６、図７参照）、各画素回路Ｐｉｘ（ｉ，ｊ）ではそのデータ書込期間およびリセット期間で画素電流（有機ＥＬ素子ＯＬの駆動電流Ｉｄ）が流れない点も考慮して（図６のステップＳ１２，Ｓ３２参照）、幹配線ＥＬＶ０における各接続点ＣＮｉでの電圧降下ΔＶｉが正確に算出される。これにより、各画素回路Ｐｉｘ（ｉ，ｊ）に対する画素データｄ（ｉ，ｊ）が精度よく補正される。したがって従来に比べ、電源線の幹配線ＥＬＶ０での電圧降下に起因する輝度傾斜等による表示品質の低下をより確実に回避することができる。

＜２．第２の実施形態＞
　上記第１の実施形態では、表示部１１におけるデータ信号線Ｄ１～ＤＭはデータ側駆動回路３０に直接に接続されているが、これに代えて、データ側駆動回路とデータ信号線Ｄ１～ＤＭとの間にデマルチプレクス回路を設け、データ側駆動回路で生成された各データ信号Ｄ（ｊ）（ｊ＝１～Ｍ）を逆多重化して表示部１１における２以上のデータ信号線（ソースライン）に与える駆動方式（以下「ＳＳＤ（Source Shared Driving）方式」と呼ぶ）を採用してもよい。以下、このようなＳＳＤ方式を採用した有機ＥＬ表示装置の一例を第２の実施形態として説明する。

＜２．１　構成＞
　図８は、本実施形態に係る表示装置１０ｂの全体構成を示すブロック図である。この表示装置１０ｂは、上記第１の実施形態と同様、内部補償を行う有機ＥＬ表示装置であるが、多重度が３のＳＳＤ方式が採用されている点で上記第１の実施形態と相違する。この表示装置１０ｂは、赤、緑、および青の３原色によるカラー表示を行い、当該３原色に対応する３本のデータ信号線を１組として各組における３本のデータ信号線を時分割的に駆動するＳＳＤ方式が採用されている。本実施形態の構成のうちこれらの点に関する構成以外は、上記第１の実施形態と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。

　図８に示すように、本実施形態に係る表示装置１０ｂは、表示部１１、表示制御回路２０、データ信号線駆動回路３０、走査信号線駆動および発光制御回路として機能する走査側駆動回路４０、および、電源回路５０を備えている。

　表示部１１には、３原色を構成する赤、緑、青にそれぞれ対応するＲデータ信号線Ｄｒｊ、Ｇデータ信号線Ｄｇｊ、Ｂデータ信号線Ｄｂｊからなる３本のデータ信号線を１組とするＭ組（３Ｍ本）のデータ信号線Ｄｒ１，Ｄｇ１，Ｄｂ１～ＤｒＭ，ＤｇＭ，ＤｂＭと、これらに交差するＮ＋１本の走査信号線Ｇ０～ＧＮとが配設されている。また上記第１の実施形態と同様、Ｎ本の走査信号線Ｇ１～ＧＮに沿ってＮ本の発光制御線Ｅ１～ＥＮがそれぞれ配設されている。

　また図８に示すように、表示部１１には３Ｍ×Ｎ個の画素回路１５が３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）およびＮ本の走査信号線Ｇ１～ＧＮに沿ってマトリクス状に配置されており、各画素回路１５は、３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）のいずれか１つに対応するとともに、Ｎ本の走査信号線Ｇ１～ＧＮのいずれか１つに対応する。以下において各画素回路１５を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ組目のＲデータ信号線Ｄｒｊに対応する画素回路を「ｉ行ｊ組目のＲ画素回路」といい、符号“Ｐｒ（ｉ，ｊ）”で示し、ｉ番目の走査信号線Ｇｉおよびｊ組目のＧデータ信号線Ｄｇｊに対応する画素回路を「ｉ行ｊ組目のＧ画素回路」といい、符号“Ｐｇ（ｉ，ｊ）”で示し、ｉ番目の走査信号線Ｇｉおよびｊ組目のＢデータ信号線Ｄｂｊに対応する画素回路を「ｉ行ｊ組目のＢ画素回路」といい、符号“Ｐｂ（ｉ，ｊ）”で示するものとする。なお、各画素回路Ｐｘ（ｉ，ｊ）は、Ｎ本の発光制御線Ｅ１～ＥＮのいずれか１つにも対応する（ｘ＝ｒ，ｇ，ｂ）。本実施形態における各画素回路１５（Ｐｘ（ｉ，ｊ））の構成は上記第１の実施形態における画素回路１５の構成と同様であるので、同一部分には同一の参照符号を付して説明を省略する（図２参照）。

　３Ｍ本のデータ信号線Ｄｘ１～ＤｘＭ（ｘ＝ｒ，ｇ，ｂ）は、データ信号線駆動回路３０内の後述のデマルチプレクス回路３０ｂに接続され、Ｎ＋１本の走査信号線Ｇ０～ＧＮおよびＮ本の発光制御線Ｅ１～ＥＮは、上記第１の実施形態と同様、走査側駆動回路（走査信号線駆動／発光制御回路）４０に接続されている。

　また表示部１１には、上記第１の実施形態と同様、各画素回路１５に共通の電源線として、ハイレベル電源電圧ＥＬＶＤＤを供給するためのハイレベル電源線（ハイレベル電源電圧と同じく符号ＥＬＶＤＤで表す。）およびローレベル電源電圧ＥＬＶＳＳを供給するための電源線（ローレベル電源電圧と同じく符号ＥＬＶＳＳで表す。）が配設されている。また図８に示すように、ハイレベル電源線ＥＬＶＤＤは、上記第１の実施形態と同様、幹配線ＥＬＶ０と、幹配線ＥＬＶ０から分岐し上記Ｎ本の走査信号線Ｇ１～ＧＮにそれぞれ沿って配設されるＮ本の枝配線ＥＬＶ１～ＥＬＶＮとを含み、各画素回路１５は、Ｎ本の枝配線ＥＬＶ１～ＥＬＶＮのいずれか１つにも対応する。さらに表示部１１には、各画素回路１５の初期化のためのリセット動作に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧供給線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および、初期化電圧Ｖｉｎｉは、電源回路５０から供給される。また、表示制御回路２０、データ側駆動回路３０ａ、および走査側駆動回路４０を動作させるための電源電圧（不図示）も、電源回路５０から供給される。

　表示制御回路２０は、上記第１の実施形態と同様、入力信号Ｓｉｎを表示装置１０ｂの外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ信号線駆動回路３０内のデータ側駆動回路３０ａに、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。これに加えて表示制御回路２０は、データ信号線駆動回路３０内のデマルチプレクス回路３０ｂにＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂを出力する。

　図８に示すように、データ信号線駆動回路３０は、データ側駆動回路３０ａおよびデマルチプレクス回路３０ｂを含んでいる。このデータ信号線駆動回路３０は、データ信号線Ｄｘ１～Ｄｘｍを駆動するためのデータ信号Ｄｘ（１）～Ｄｘ（Ｍ）を生成する駆動用信号生成回路として機能する（ｘ＝ｒ，ｇ，ｂ）。

　データ側駆動回路３０ａは、上記第１の実施形態におけるデータ側駆動回路３０と同様の構成を有しており、Ｍ個の出力端子Ｔａ１～ＴａＭを有している。ただし、本実施形態では既述のように多重度が３のＳＳＤ方式が採用されていることから、このデータ側駆動回路３０ａは、時分割データ信号生成回路として機能する。すなわち、このデータ側駆動回路３０ａは、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、各水平期間において、Ｒデータ信号線Ｄｒｊに印加すべきＲデータ信号Ｄｒ（ｊ）、Ｇデータ信号線Ｄｇｊに印加すべきＧデータ信号Ｄｇ（ｊ）、Ｂデータ信号線Ｄｂｊに印加すべきＢデータ信号Ｄｂ（ｊ）を時分割的にデータ信号Ｄ（ｊ）としてｊ番目の出力端子Ｔａｊから出力する（ｊ＝１～Ｍ）。より詳しくは、各水平期間は第１から第３期間からなる３つの期間を含み、第１期間にＲデータ信号Ｄｒ（ｊ）が出力され、第２期間にＧデータ信号Ｄｇ（ｊ）が出力され、第３期間にＢデータ信号Ｄｂ（ｊ）が出力される。なお、第ｉ水平期間において、Ｒデータ信号Ｄｒ（ｊ）はｉ行ｊ組目のＲ画素回路Ｐｒ（ｉ，ｊ）に書き込むべき画素データを含み、Ｇデータ信号Ｄｇ（ｊ）はｉ行ｊ組目のＧ画素回路Ｐｇ（ｉ，ｊ）に書き込むべき画素データを含み、Ｂデータ信号Ｄｂ（ｊ）はｉ行ｊ組目のＢ画素回路Ｐｂ（ｉ，ｊ）に書き込むべき画素データを含んでいる（ｉ＝１～Ｎ，ｊ＝１～Ｍ）。

　デマルチプレクス回路３０ｂは、第１から第Ｍデマルチプレクサ３１～３Ｍからなる３×Ｍ個のデマルチプレクサを有している。各デマルチプレクサ３ｊ（ｊ＝１～Ｍ）は同一の構成を有しており、データ側駆動回路３０ａから出力されるデータ信号Ｄ（ｊ）を逆多重化する。表示制御回路２０から出力されるＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂは、全てのデマルチプレクサ３１～３Ｍに与えられる。第ｊデマルチプレクサ３ｊの入力側はデータ側駆動回路３０ａにおけるｊ番目の出力端子Ｔａｊに接続され、出力側はｊ組目の３本のデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊに接続されている。したがって各デマルチプレクサ３ｊは、データ信号Ｄ（ｊ）の入力される端子すなわちデータ側駆動回路３０ａにおける出力端子Ｔａｊに接続された入力端子（以下「入力端子ＴＩｊ」という）と、データ信号線Ｄｘｊに接続された端子（以下「出力端子ＴＯｘｊ」という）とを備えている（ｘ＝ｒ，ｇ，ｂ）。第ｊデマルチプレクサ３ｊは、択一的にアクティブとなる３つの選択制御信号ＳＳＤｘ（ｘ＝ｒ，ｇ，ｂ）を受け取り、選択制御信号ＳＳＤｘがローレベル（アクティブ）のときに出力端子ＴＯｘｊが入力端子ＴＩｊに電気的に接続され、選択制御信号ＳＳＤｘがハイレベル（非アクティブ）のときに出力端子ＴＯｘｊが入力端子ＴＩｊから電気的に切り離されて高インピーダンス状態となるように構成されている。

＜２．２　駆動方法＞
　次に、本実施形態に係る表示装置１０ｂの駆動方法につき、ｉ行ｊ組目の３個の画素回路Ｐｒ（ｉ，ｊ），Ｐｇ（ｉ，ｊ），Ｐｂ（ｉ，ｊ）に着目し図２、図８、および図９を参照して説明する。

　図９は、本実施形態に係る表示装置１０ｂの駆動を説明するための信号波形図であり、ｉ行ｊ組目の３個の画素回路Ｐｒ（ｉ，ｊ），Ｐｇ（ｉ，ｊ），Ｐｂ（ｉ，ｊ）における初期化および画素データ書込における各信号の変化を示している。図９において、時刻ｔ１～ｔ１３の期間は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）の非発光期間である。時刻ｔ１～ｔ７の期間は第ｉ－１水平期間であり、時刻ｔ５～ｔ６の期間はｉ－１番目の走査信号線Ｇｉ－１の選択期間すなわち第ｉ－１走査選択期間である。この走査選択期間（ｔ５～ｔ６）は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間に相当し、ｉ－１行目の画素回路Ｐｘ（ｉ－１，１）～Ｐｘ（ｉ－１，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のデータ書込期間に相当する。時刻ｔ７～ｔ１３の期間は第ｉ水平期間であり、時刻ｔ１１～ｔ１２の期間はｉ番目の走査信号線Ｇｉの選択期間すなわち第ｉ走査選択期間である。この走査選択期間（ｔ１１～ｔ１２）は、ｉ行目の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のデータ書込期間に相当し、ｉ＋１行目の画素回路Ｐｘ（ｉ＋１，１）～Ｐｘ（ｉ＋１，Ｍ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間にも相当する。

　本実施形態では、図９に示すように各水平期間において、その走査選択期間の開始時点よりも前の期間（以下「選択前期間」という）に、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂが所定期間ずつ順次ローレベル（アクティブ）となることにより、各デマルチプレクサ３ｊにおいて、入力端子ＴＩｊに電気的に接続される出力端子が３つの出力端子ＴＯｒｊ，ＴＯｇｊ，ＴＯｂｊの間で順次に切り替わる（ｊ＝１～Ｍ）。

　一方、データ側駆動回路３０ａの出力端子Ｔａｊからは、第ｉ－１水平期間内の選択前期間（ｔ１～ｔ５）において、図９に示すように、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂに連動してＲデータ信号ｄｒ（ｉ－１，ｊ）、Ｇデータ信号ｄｇ（ｉ－１，ｊ）、およびＢデータ信号ｄｂ（ｉ－１，ｊ）が順次に出力される。これら順次に出力されるＲデータ信号ｄｒ（ｉ－１，ｊ）、Ｇデータ信号ｄｇ（ｉ－１，ｊ）、およびＢデータ信号ｄｂ（ｉ－１，ｊ）の電圧は、上記デマルチプレクサ３ｊによってデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊにそれぞれ供給され、それらのデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊの配線容量にそれぞれ保持される（以下、各データ信号線Ｄｘｊ（ｘ＝ｒ，ｇ，ｂ）に形成される配線容量を「データライン容量Ｃｄｘｊ」という）。すなわち選択前期間（ｔ１～ｔ５）のうち、Ｒ選択制御信号ＳＳＤｒがローレベルの期間（以下「Ｒライン充電期間」という）ではＲデータ信号ｄｒ（ｉ－１，ｊ）の電圧でＲデータ信号線Ｄｒｊの配線容量であるデータライン容量Ｃｄｒｊが充電され、Ｇ選択制御信号ＳＳＤｇがローレベルの期間（以下「Ｇライン充電期間」という）ではＧデータ信号ｄｇ（ｉ－１，ｊ）の電圧でＧデータ信号線Ｄｇｊの配線容量であるデータライン容量Ｃｄｇｊが充電され、Ｂ選択制御信号ＳＳＤｂがローレベルの期間（以下「Ｂライン充電期間」という）ではＢデータ信号ｄｂ（ｉ－１，ｉ）の電圧でＢデータ信号線Ｄｂｊの配線容量であるデータライン容量Ｃｄｂｊが充電される。図９に示すように、Ｒライン充電期間の終了時のＲデータ信号線Ｄｒｊの電圧、Ｇライン充電期間の終了時のＧデータ信号線Ｄｇｊの電圧、および、Ｂライン充電期間の終了時のＢデータ信号線Ｄｂｊの電圧は、少なくとも当該水平期間内の走査選択期間（ｔ５～ｔ６）の間は保持される。

　その後、走査選択期間（ｔ５～ｔ６）の開始時点で走査信号線Ｇｉ－１の電圧がローレベル（アクティブ）に変化し、この走査選択期間（ｔ５～ｔ６）の間、当該電圧はローレベルに維持される。しかし、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）では、対応する走査信号線Ｇｉの電圧がハイレベル（非アクティブ）であるので、データ信号線Ｄｘｊ（ｘ＝ｒ，ｇ，ｂ）に接続された書込制御トランジスタＭ２はオフ状態に維持される。一方、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）における第１初期化トランジスタＭ４は、この走査選択期間（ｔ５～ｔ６）の間、オン状態である（図２参照）。これにより、駆動トランジスタＭ１のゲート端子の電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。

　次の水平期間である第ｉ水平期間（ｔ７～ｔ１３）内の選択前期間（ｔ７～ｔ１１）においても、Ｒ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂが所定期間ずつ順次ローレベル（アクティブ）となることにより、各デマルチプレクサ３ｊにおいて、入力端子ＴＩｊに電気的に接続される出力端子が３つの出力端子ＴＯｒｊ，ＴＯｇｊ，ＴＯｂｊの間で順次に切り替わる（ｊ＝１～Ｍ）。

　この第ｉ水平期間内の選択前期間（ｔ７～ｔ１１）において、データ側駆動回路３０ａの出力端子Ｔａｊから、図９に示すようにＲ選択制御信号ＳＳＤｒ、Ｇ選択制御信号ＳＳＤｇ，およびＢ選択制御信号ＳＳＤｂに連動してＲデータ信号ｄｒ（ｉ，ｊ）、Ｇデータ信号ｄｇ（ｉ，ｊ）、およびＢデータ信号ｄｂ（ｉ，ｊ）が順次に出力される。これら順次に出力されるＲデータ信号ｄｒ（ｉ，ｊ）、Ｇデータ信号ｄｇ（ｉ，ｊ）、およびＢデータ信号ｄｂ（ｉ，ｊ）の電圧は、上記デマルチプレクサ３ｊによってデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊにそれぞれ供給され、それらのデータ信号線Ｄｒｊ，Ｄｇｊ，Ｄｂｊの配線容量にそれぞれ保持される。すなわち、この選択前期間（ｔ７～ｔ１１）のうち、Ｒライン充電期間ではＲデータ信号ｄｒ（ｉ，ｊ）の電圧でＲデータ信号線Ｄｒｊの配線容量であるデータライン容量Ｃｄｒｊが充電され、Ｇライン充電期間ではＧデータ信号ｄｇ（ｉ，ｊ）の電圧でＧデータ信号線Ｄｇｊの配線容量であるデータライン容量Ｃｄｇｊが充電され、Ｂライン充電期間ではＢデータ信号ｄｂ（ｉ，ｊ）の電圧でＢデータ信号線Ｄｂｊの配線容量であるデータライン容量Ｃｄｂｊが充電される。Ｒライン充電期間の終了時のＲデータ信号線Ｄｒｊの電圧、Ｇライン充電期間の終了時のＧデータ信号線Ｄｇｊの電圧、および、Ｂライン充電期間の終了時のＢデータ信号線Ｄｂｊの電圧は、少なくとも当該水平期間内の走査選択期間（ｔ１１～ｔ１２）の間は保持される。

　その後、この走査選択期間（ｔ１１～ｔ１２）の開始時点で走査信号線Ｇｉの電圧がローレベル（アクティブ）に変化し、この走査選択期間（ｔ１１～ｔ１２）の間、当該電圧はローレベルに維持される。このため、この走査選択期間（ｔ１１～ｔ１２）の間、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）における書込制御トランジスタＭ２および閾値補償トランジスタＭ３はオン状態である（図２参照）。

　したがって、この走査選択期間（ｔ１１～ｔ１２）において、Ｒデータ信号線Ｄｒｊの電圧、すなわちデータライン容量Ｃｄｒｊに保持されたＲデータ信号ｄｒ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＲ画素回路Ｐｒ（ｉ，ｊ）に画素データとして書き込まれ、Ｇデータ信号線Ｄｇｊの電圧すなわちデータライン容量Ｃｄｇｊに保持されたＧデータ信号ｄｇ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＧ画素回路Ｐｇ（ｉ，ｊ）に画素データとして書き込まれ、Ｂデータ信号線Ｄｂｊの電圧すなわちデータライン容量Ｃｄｂｊに保持されたＢデータ信号ｄｂ（ｉ，ｊ）の電圧が、ｉ行ｊ組目のＢ画素回路Ｐｂ（ｉ，ｊ）に画素データとして書き込まれる。

　図９に示す上記のような駆動により、ｉ行ｊ組目の各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）については、リセット期間に相当する第ｉ－１走査選択期間（ｔ５～ｔ６）では、駆動トランジスタＭ１のゲート端子の電圧Ｖｇの初期化が行われ、データ書込期間に相当する第ｉ走査選択期間（ｔ１１～ｔ１２）では、閾値補償の施されたデータ電圧が保持キャパシタＣ１に書き込まれる（図２参照）。各画素回路Ｐｘ（ｉ，ｊ）（ｘ＝ｒ，ｇ，ｂ）のリセット期間およびデータ書込期間における具体的な動作は、上記第１の実施形態における第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のリセット期間およびデータ書込期間における動作と実質的に同じであるので、説明を省略する。

　本実施形態においても、表示制御回路２０は、上記第１の実施形態と同様にして、ハイレベル電源線ＥＬＶＤＤにおける幹配線ＥＬＶ０と各枝配線ＥＬＶｉとの接続点ＣＮｉにつき（ｉ＝１～Ｎ）、当該枝配線ＥＬＶｉに対応する行の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）のデータ書込期間において幹配線ＥＬＶ０に流れる電流により生じる電圧降下ΔＶｉを求め、その電圧降下ΔＶｉに基づき入力画像データのうち当該行の各画素回路Ｐｘ（ｉ，ｊ）に対する画像データを補正し、これにより、データ側駆動回路３０ａに与えるべき駆動用画像データ信号Ｓｄｄａを生成する（図４～図７参照）。

＜２．３　効果＞
　上記のように、ＳＳＤ方式を採用した本実施形態（図８）においても、上記第１の実施形態と同様（図４～図７参照）、ハイレベル電源線ＥＬＶＤＤにおける幹配線ＥＬＶ０と各枝配線ＥＬＶｉとの接続点ＣＮｉにつき（ｉ＝１～Ｎ）、当該枝配線ＥＬＶｉに対応する行の画素回路Ｐｘ（ｉ，１）～Ｐｘ（ｉ，Ｍ）のデータ書込期間において幹配線ＥＬＶ０に流れる電流により生じる電圧降下ΔＶｉが求められ、その電圧降下ΔＶｉに基づき入力画像データのうち当該行の各画素回路Ｐｘ（ｉ，ｊ）に対する画像データが補正される。これにより、幹配線ＥＬＶ０を流れる電流による電圧降下に起因する表示輝度の低下が抑制されるので、輝度傾斜等による表示品質の低下が回避され、上記第１の実施形態と同様の効果が得られる。

＜３．変形例＞
　本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいてさらに種々の変形を施すことができる。

　例えば、上記第１および第２の実施形態では、画素回路１５は図２に示すように構成されているが、画素回路１５の構成はこれに限定されない。電流によって駆動される表示素子と、その表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、その保持キャパシタに保持されたデータ電圧に応じてその表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路であって、その駆動トランジスタの第１導通端子が当該画素回路に対応する枝配線（電源線）に接続され、その駆動トランジスタの第２導通端子が上記表示素子を介して第２電源電圧線に接続され、その駆動トランジスタの制御端子が上記保持キャパシタを介して上記対応する枝配線に接続されるように構成された画素回路が使用されていれば、本発明の適用が可能である。

　なお上記変形例のように、図２に示す構成と異なる構成の画素回路を使用する場合、その構成に応じて、１つの非発光期間に含まれる走査選択期間の数が変わることがある。上記第１および第２の実施形態では、１つの非発光期間に２つの走査選択期間が含まれているが（図３、図９）、図２に示す構成とは異なる構成の画素回路を使用する場合、１つの非発光期間に１つの走査選択期間のみ又は３つ以上の走査選択期間が含まれることがある。上記第１の実施形態では、図２に示す構成の画素回路１５（Ｐｉｘ（ｉ，ｊ））が使用されており、第ｎ走査選択期間において、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）および第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）において電源線からの電流供給が遮断され（有機ＥＬ素子ＯＬが非点灯であり）、Ｎ本の枝配線ＥＬＶ１～ＥＬＶＮのうちｎ番目およびｎ＋１番目の枝配線ＥＬＶｎ，ＥＬＶn+1の枝電源電流ｉ_n，ｉ_n+1が同時にゼロとなる。これ対し、例えば１つの非発光期間に１つの走査選択期間のみが含まれる画素回路が使用される場合には、第ｎ走査選択期間において、第ｎ行の画素回路Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，Ｍ）においてのみ電源線からの電流供給が遮断され（有機ＥＬ素子ＯＬが非点灯であり）、Ｎ本の枝配線ＥＬＶ１～ＥＬＶＮのうちｎ番目の枝配線ＥＬＶｎの枝電源電流ｉ_nのみがゼロとなる。この場合、第１行の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（１，Ｍ）のデータ書込期間における１番目の幹配線電流Ｉ１は上記式（１７）に代えて次式により与えられる。
　　Ｉ1＝Ｉ0－ｉ₁(t) …（２２）
またこの場合、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間におけるｎ＋１番目の幹配線電流Ｉn+1は、上記式（２０）に代えて次式により与えられる。
　　Ｉn+1＝Ｉn－ｉ_n+1(t) …（２３）
さらにこの場合、第ｎ＋１行の画素回路Ｐｉｘ（ｎ＋１，１）～Ｐｉｘ（ｎ＋１，Ｍ）のデータ書込期間において、幹配線ＥＬＶ０におけるｎ＋１番目の接続点ＣＮn+1の電圧Ｖn+1は、上記式（２１）に代えて次式で与えられる。
　　Ｖn+1＝Ｖn－｛ｎ・ｉ_n(t+1)－ｎ・ｉ_n+1(t)＋Ｉn+1｝Ｒ　…（２４）

　また上記第１および第２の実施形態では、図７に示した画像データ補正処理は、表示制御回路２０において、画像データ補正回路２０４によりメモリ２０６を用いて実行され、この画像データ補正処理のための専用のハードウェアが画像データ補正回路２０４に含まれている。しかし、これに代えて、画像データ補正回路２０４がプロセッサとＲＯＭ（Read Only Memory）等のメモリを含み、そのメモリに格納されたプログラムをそのプロセッサが実行することにより図７の画像データ補正処理がソフトウェア的に実現されていてもよい。

　また上記第１および第２の実施形態では、図４に示すように、ハイレベル電源線ＥＬＶＤＤにおける幹配線ＥＬＶ０と各枝配線ＥＬＶｉとの接続点のうち互いに隣接する２つの接続点間の抵抗の値は全て等しくＲであり、電源回路５０から幹配線ＥＬＶ０と１番目の枝配線ＥＬＶ１との接続点ＣＮ１まで配線部分の抵抗の値もＲであるものとしているが、これらの抵抗値の全てが等しい場合以外であっても本発明の適用が可能である。すなわち、これらの抵抗値の全てが等しい場合以外であっても、電源線における幹配線ＥＬＶ０と各枝配線ＥＬＶｎとの接続点ＣＮｎでの電圧降下ΔＶｎを順次求め（ｎ＝１～Ｎ）、当該枝配線ＥＬＶｎに対応する第ｎ行の各画素回路Ｐｉｘ（ｎ，ｊ）（ｊ＝１～Ｍ）に対する画素データｄ（ｎ，ｊ）をその電圧降下ΔＶｎに基づき補正することにより（図５～図７に示す構成と基本的に同様の構成により）、上記第１の実施形態と同様の効果を得ることができる。

　また上記第１および第２の実施形態では、図１、図４、図８に示すように、ハイレベル電源線ＥＬＶＤＤにおける幹配線ＥＬＶ０は、表示部１１を含む表示パネルにおけるデータ信号線Ｄ１～ＤＭに沿った２つの額縁領域のうち１番目のデータ信号線Ｄ１に近い方の額縁領域に配設されているが、これに代えて、当該２つの額縁領域のうちＭ番目のデータ信号線ＤＭに近い方の額縁領域に配設されていてもよい。

　また上記第２の実施形態では、図８に示すように多重度が３のＳＳＤ方式が採用されているが、ＳＳＤ方式の多重度はこれに限定されない。すなわち、図４～図７に示される上記第１および第２の実施形態における構成から明らかなように、多重度が２または４以上のＳＳＤ方式を採用する表示装置においても本発明を適用することができる。

　以上においては、有機ＥＬ表示装置を例に挙げて実施形態およびその変形例が説明されたが、本発明は、有機ＥＬ表示装置に限定されるものではなく、電流で駆動される表示素子を用いた表示装置であれば適用可能である。ここで使用可能な表示素子は、電流によって輝度または透過率等が制御される表示素子であり、例えば、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等が使用可能である。

１０，１０ｂ　　…有機ＥＬ表示装置
１１　　　　　　…表示部
１２　　　　　　…表示パネル
１５　　　　　　…画素回路
Ｐｉｘ（ｉ，ｊ）…画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｒ（ｉ，ｊ）　…Ｒ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｇ（ｉ，ｊ）　…Ｇ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
Ｐｂ（ｉ，ｊ）　…Ｂ画素回路（ｉ＝１～Ｎ、ｊ＝１～Ｍ）
２０　　　　…表示制御回路
３０　　　　…データ側駆動回路（データ信号線駆動回路）
４０　　　　…走査側駆動回路（走査信号線駆動／発光制御回路）
２０４　　　…画像データ補正回路（画像データ補正部）
２０６　　　…メモリ
Ｇｉ　　　　…走査信号線（ｉ＝１～Ｎ）
Ｅｉ　　　　…発光制御線（ｉ＝１～Ｎ）
Ｄｊ　　　　…データ信号線（ｊ＝１～Ｍ）
ＥＬＶＤＤ　…ハイレベル電源線（第１電源電圧線）、ハイレベル電源電圧
ＥＬＶ０　　…（ハイレベル電源線の）幹配線
ＥＬＶｉ　　…（ハイレベル電源線の）枝配線（ｉ＝１～Ｎ）
ＥＬＶｘｉ　…（ハイレベル電源線の）枝配線（ｘ＝ｒ，ｇ，ｂ；ｉ＝１～Ｎ）
ＥＬＶＳＳ　…ローレベル電源線（第２電源電圧線）、ローレベル電源電圧
ＣＮｉ　　　…幹配線と枝配線との接続点（ｉ＝１～Ｎ）
ＯＬ　　　　…有機ＥＬ素子
Ｃ１　…保持キャパシタ
Ｍ１　…駆動トランジスタ
Ｍ２　…書込制御トランジスタ（書込制御スイッチング素子）
Ｍ３　…閾値補償トランジスタ（閾値補償スイッチング素子）
Ｍ４　…第１初期化トランジスタ（第１初期化スイッチング素子）
Ｍ５　…第１発光制御トランジスタ（第１発光制御スイッチング素子）
Ｍ６　…第２発光制御トランジスタ（第２発光制御スイッチング素子）
Ｍ７　…第２初期化トランジスタ（第２初期化スイッチング素子）
ｉ_p　 …枝電源電流（ｐ＝１～Ｎ）
Ｉ０　…幹電源電流
Ｉｐ　…ｐ番目の幹配線電流（ｐ＝１～Ｎ）

Claims

　行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
　第１および第２電源電圧線を含む電源線と、
　表示すべき画像を表す入力画像データを補正することにより駆動用画像データを生成する画像データ補正部と、
　前記画像データ補正部により生成される駆動用画像データに基づき前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　前記第１電源電圧線は、幹配線と、前記幹配線から分岐し前記複数の走査信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　　対応する走査信号線が選択されたときに、対応するデータ信号線の電圧がデータ電圧として前記保持キャパシタに書き込まれるように構成されており、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記画像データ補正部は、前記複数の枝配線のいずれかに対応する画素回路にデータ電圧が書き込まれるときに前記幹配線に流れる電流の推定値を求め、当該電流の推定値に基づき前記幹配線と前記いずれかの枝配線との接続点での電圧降下を算出し、前記いずれかの枝配線に対応する画素回路のそれぞれにつき、前記入力画像データのうち当該画素回路に対する画像データを当該電圧降下に応じて補正することにより、前記駆動用画像データのうち当該画素回路に書き込むべきデータ電圧に対応する画像データを生成する、表示装置。
　前記画像データ補正部は、前記複数の枝配線のうち前記データ電圧を書き込むべき画素回路に対応する枝配線以外の枝配線に接続されている点灯中の画素回路に前記電源線から供給される電流の推定値を、前記入力画像データに基づいて求め、当該供給される電流の推定値から前記幹配線に流れる電流の推定値を求め、前記幹配線の当該電流の推定値に基づき前記電圧降下を算出する、請求項１に記載の表示装置。
　各画素回路は、当該画素回路に対応する走査信号線が選択されているときに非点灯状態であって当該画素回路に前記電源線から電流が供給されないように構成されている、請求項２に記載の表示装置。
　各画素回路は、当該画素回路に対応する走査信号線の選択の直前に選択されるべき走査信号線が選択されているときにも非点灯状態であって当該画素回路に前記電源線から電流が供給されないように構成されている、請求項３に記載の表示装置。
　前記複数の走査信号線にそれぞれ対応する複数の発光制御線と、
　前記複数の発光制御線を駆動する発光制御回路と
を更に備え、
　各画素回路は、前記第１電源電圧線から前記表示素子を介して前記第２電源電圧線に至る経路中に前記表示素子と直列に設けられた発光制御スイッチング素子を含み、
　各発光制御線は、対応する走査信号線に対応する画素回路における前記発光制御スイッチング素子の制御端子に接続されており、
　前記画像データ補正部は、前記複数の発光制御線のうち活性状態の発光制御線に接続された画素回路に前記電源線から供給される電流の推定値を、前記入力画像データに基づいて求め、当該供給される電流の推定値から前記幹配線に流れる電流の推定値を求め、前記幹配線の当該電流の推定値に基づき前記電圧降下を算出する、請求項１に記載の表示装置。
　各画素回路は、当該画素回路に対応する走査信号線が選択されているときに当該画素回路に前記電源線から電流が供給されないように構成されており、
　前記画像データ補正部は、前記データ電圧を書き込む画素回路には前記電源線から電流が供給されないものとして、前記幹配線に流れる電流の推定値を求め、前記幹配線の当該電流の推定値に基づき前記電圧降下を算出する、請求項１に記載の表示装置。
　前記画像データ補正部は、
　　前記入力画像データを各フレームにつき順次に受け取り、
　　前記データ電圧を書き込むべき画素回路に対応する走査信号線よりも前に選択される走査信号線のいずれかに対応する先行画素回路における各画素回路に前記電源線から供給される電流の推定値の行毎の総和を、現フレームの前記入力画像データに基づき現フレーム電流値として算出し、前記データ電圧を書き込むべき画素回路に対応する走査信号線よりも後に選択される走査信号線のいずれかに対応する後続画素回路における各画素回路に前記電源線から供給される電流の推定値の行毎の総和を、直前フレームの前記入力画像データに基づき直前フレーム電流値として算出し、
　　前記現フレーム電流値および前記直前フレーム電流値に基づき前記電圧降下を算出する、請求項１に記載の表示装置。
　前記表示装置は、前記複数の枝配線のそれぞれにつき当該枝配線に接続される各画素回に前記電源線から供給される電流の推定値の総和を当該枝配線の枝電源電流値として格納するメモリを更に備え、
　各画素回路は、当該画素回路に対応する走査信号線が選択されているときに当該画素回路に前記電源線から電流が供給されないように構成されており、
　前記走査信号線駆動回路は、前記複数の走査信号線を昇順に選択し、
　前記画像データ補正部は、
　　各フレームの前記入力画像データを構成する各画素回路に対する画像データを前記複数の走査信号線の昇順の選択に応じて順次に受け取り、
　　現フレームの前記入力画像データのうち第ｉ＋１行の画素回路に対する画像データを受け取ると、
　　　前記第ｉ＋１行の各画素回路に前記電源線から供給される電流の推定値の総和を当該受け取った画像データに基づき第ｉ＋１行の枝配線の枝電源電流値として求め、前記メモリに格納された前記第ｉ＋１行の枝配線の枝電源電流値を当該求めた第ｉ＋１行の枝配線の枝電源電流値に書き換え、
　　　現フレームの前記入力画像データに基づき第ｉ行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ行の枝配線との接続点の電圧から、現フレームの前記入力画像データに基づく当該ｉ行の枝配線の枝電源電流値と、当該第ｉ行の画素回路に対応する走査信号線よりも後に選択される走査信号線のいずれかに対応する枝配線につき前記メモリに格納されている枝電源電流値とに基づき、前記第ｉ＋１行の画素回路にデータ電圧を書き込むときの前記幹配線と前記第ｉ＋１行の枝配線との接続点の電圧を求め、当該求めた電圧に基づき前記電圧降下を算出し、
　　　前記第ｉ＋１行の画素回路に対する前記受け取った画像データを前記算出された電圧降下に応じて補正することにより、前記駆動用画像データのうち前記第ｉ＋１行の画素回路に書き込むべきデータ電圧に対応する画像データを生成する、請求項７に記載の表示装置。
　各画素回路は、当該画素回路に対応する走査信号線の選択の直前に選択されるべき走査信号線が選択されているときにも当該画素回路に前記電源線から電流が供給されないように構成されており、
　前記画像データ補正部は、現フレームの前記入力画像データのうち第ｉ＋１行の画素回路に対する画像データを受け取ると、現フレームの前記入力画像データに基づき第ｉ行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ行の枝配線との接続点の電圧から、現フレームの前記入力画像データに基づく当該ｉ行の枝配線の枝電源電流値と、第ｉ＋２行の枝配線につき前記メモリに格納されている枝電源電流値とに基づき、前記第ｉ＋１行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ＋１行の枝配線との接続点の電圧を求め、当該求めた電圧に基づき前記電圧降下を算出する、請求項８に記載の表示装置。
　前記幹配線は、前記複数の画素回路が配置された表示領域に隣接する額縁領域のうち前記複数のデータ信号線に沿った１つの額縁領域のみに形成され、
　前記複数の枝配線は、前記幹配線から分岐し前記幹配線から電源電圧を供給される、請求項１から９のいずれか１項に記載の表示装置。
　前記複数の枝配線のそれぞれは、
　　前記複数のデータ信号線のいずれかと交差する箇所を除き、前記複数のデータ信号線の形成される層で形成されており、
　　前記複数のデータ信号線のいずれかと交差する箇所では、前記層とは異なる層で形成されている、請求項１０に記載の表示装置。
　行方向に延びる複数の走査信号線と、列方向に延び前記複数の走査信号線に交差する複数のデータ信号線と、第１および第２電源電圧線を含む電源線と、前記複数の走査信号線および前記複数のデータ信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
　表示すべき画像を表す入力画像データを補正することにより駆動用画像データを生成する画像データ補正ステップと、
　前記駆動用画像データに基づき前記複数のデータ信号線を駆動するデータ信号線駆動ステップと、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと
を備え、
　前記第１電源電圧線は、幹配線と、前記幹配線から分岐し前記複数のデータ信号線にそれぞれ沿って配設される複数の枝配線とを含み、
　各画素回路は、
　　前記複数の走査信号線のいずれか１つに対応し、かつ、前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の枝配線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、前記表示素子の駆動電流を制御するためのデータ電圧を保持する保持キャパシタと、前記保持キャパシタに保持されたデータ電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタとを含み、
　　対応する走査信号線が選択されたときに、対応するデータ信号線の電圧がデータ電圧として前記保持キャパシタに書き込まれるように構成されており、
　各画素回路において、前記駆動トランジスタの第１導通端子は当該画素回路に対応する枝配線に接続され、前記駆動トランジスタの第２導通端子は前記表示素子を介して前記第２電源電圧線に接続され、前記駆動トランジスタの制御端子は前記保持キャパシタを介して前記対応する枝配線に接続されており、
　前記画像データ補正ステップは、
　　前記複数の枝配線のいずれかに対応する画素回路にデータ電圧が書き込まれるときに前記幹配線に流れる電流の推定値を求める電流推定ステップと、
　　前記電流の推定値に基づき前記幹配線と前記いずれかの枝配線との接続点での電圧降下を求め、前記いずれかの枝配線に対応する画素回路のそれぞれにつき、前記入力画像データのうち当該画素回路に対する画像データを当該電圧降下に応じて補正することにより、前記駆動用画像データのうち当該画素回路に書き込むべきデータ電圧に対応する画像データを生成する駆動用データ生成ステップとを含む、駆動方法。
　前記画像データ補正ステップでは、前記入力画像データが各フレームにつき順次に入力され、
　前記電流推定ステップでは、前記データ電圧を書き込むべき画素回路に対応する走査信号線よりも前に選択される走査信号線のいずれかに対応する先行画素回路における各画素回路に前記電源線から供給される電流の推定値の行毎の総和が、現フレームの前記入力画像データに基づき現フレーム電流値として算出され、前記データ電圧を書き込むべき画素回路に対応する走査信号線よりも後に選択される走査信号線のいずれかに対応する後続画素回路における各画素回路に前記電源線から供給される電流の推定値の行毎の総和が、直前フレームの前記入力画像データに基づき直前フレーム電流値として算出され、
　前記駆動用データ生成ステップでは、前記現フレーム電流値および前記直前フレーム電流値に基づき前記電圧降下が算出される、請求項１２に記載の駆動方法。
　前記表示装置は、前記複数の枝配線のそれぞれにつき当該枝配線に接続される各画素回に前記電源線から供給される電流の推定値の総和を当該枝配線の枝電源電流値として格納するメモリを更に備え、
　各画素回路は、当該画素回路に対応する走査信号線が選択されているときに当該画素回路に前記電源線から電流が供給されないように構成されており、
　前記走査信号線駆動ステップでは、前記複数の走査信号線が昇順に選択され、
　前記画像データ補正ステップは、各フレームの前記入力画像データを構成する各画素回路に対する画像データを前記複数の走査信号線の昇順の選択に応じて順次に受け取り、現フレームの前記入力画像データのうち第ｉ＋１行の画素回路に対する画像データを受け取ると、当該第ｉ＋１行の各画素回路に前記電源線から供給される電流の推定値の総和を当該受け取った画像データに基づき第ｉ＋１行の枝配線の枝電源電流値として求め、前記メモリに格納された前記第ｉ＋１行の枝配線の枝電源電流値を当該求めた第ｉ＋１行の枝配線の枝電源電流値に書き換えるメモリ書込ステップを更に含み、
　前記駆動用データ生成ステップは、
　　現フレームの前記入力画像データのうち前記第ｉ＋１行の画素回路に対する画像データが受け取られると、現フレームの前記入力画像データに基づき第ｉ行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ行の枝配線との接続点の電圧から、現フレームの前記入力画像データに基づく当該ｉ行の枝配線の枝電源電流値と、当該第ｉ行の画素回路に対応する走査信号線よりも後に選択される走査信号線のいずれかに対応する枝配線につき前記メモリに格納されている枝電源電流値とに基づき、前記第ｉ＋１行の画素回路にデータ電圧を書き込むときの前記幹配線と前記第ｉ＋１行の枝配線との接続点の電圧を求め、当該求めた電圧に基づき前記電圧降下を算出する電圧降下算出ステップと、
　　前記第ｉ＋１行の画素回路に対する前記受け取った画像データを前記算出された電圧降下に応じて補正することにより、前記駆動用画像データのうち前記第ｉ＋１行の画素回路に書き込むべきデータ電圧に対応する画像データを生成する画像データ補正ステップとを含む、請求項１３に記載の駆動方法。
　各画素回路は、当該画素回路に対応する走査信号線の選択の直前に選択されるべき走査信号線が選択されているときにも当該画素回路に前記電源線から電流が供給されないように構成されており、
　前記電圧降下算出ステップでは、現フレームの前記入力画像データのうち第ｉ＋１行の画素回路に対する画像データが受け取られると、現フレームの前記入力画像データに基づき第ｉ行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ行の枝配線との接続点の電圧から、現フレームの前記入力画像データに基づく当該ｉ行の枝配線の枝電源電流値と、第ｉ＋２行の枝配線につき前記メモリに格納されている枝電源電流値とに基づき、前記第ｉ＋１行の画素回路にデータ電圧を書き込むときの前記幹配線と第ｉ＋１行の枝配線との接続点の電圧が求められ、当該求められた電圧に基づき前記電圧降下が算出される、請求項１４に記載の駆動方法。
　前記幹配線は、前記複数の画素回路が配置された表示領域に隣接する額縁領域のうち前記複数のデータ信号線に沿った１つの額縁領域のみに形成され、
　前記複数の枝配線は、前記幹配線から分岐し前記幹配線から電源電圧を供給される、請求項１２から１５のいずれか１項に記載の駆動方法。