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WO2019216242A1 - 裏面入射型半導体光検出装置 - Google Patents

裏面入射型半導体光検出装置 Download PDF

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WO2019216242A1
WO2019216242A1 PCT/JP2019/017678 JP2019017678W WO2019216242A1 WO 2019216242 A1 WO2019216242 A1 WO 2019216242A1 JP 2019017678 W JP2019017678 W JP 2019017678W WO 2019216242 A1 WO2019216242 A1 WO 2019216242A1
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WO
WIPO (PCT)
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pixel
main surface
semiconductor
light receiving
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/017678
Other languages
English (en)
French (fr)
Inventor
篤司 石田
馬場　隆
真昇 岡田
輝昌 永野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to EP19799626.7A priority patent/EP3792985B1/en
Priority to US17/053,647 priority patent/US11508770B2/en
Publication of WO2019216242A1 publication Critical patent/WO2019216242A1/ja
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Ceased legal-status Critical Current

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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
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    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • the present invention relates to a back-illuminated semiconductor photodetection device.
  • Semiconductor light detection devices having a plurality of pixels and a plurality of signal processing units are known (see, for example, Patent Documents 1 and 2).
  • the plurality of pixels are two-dimensionally arranged.
  • Each pixel includes a photodiode.
  • the plurality of signal processing units process output signals from corresponding pixels.
  • each of the two-dimensionally arranged pixels may be constituted by an avalanche photodiode that operates in Geiger mode.
  • a reverse voltage higher than or equal to the breakdown voltage is applied to the avalanche photodiode operating in the Geiger mode. Therefore, the avalanche photodiode operating in the Geiger mode has a much higher photosensitivity than a general photodiode having the same pixel size.
  • An object of one embodiment of the present invention is to provide a back-illuminated semiconductor photodetector that can ensure the detection accuracy of weak light.
  • One embodiment of the present invention is a back-illuminated semiconductor photodetection device including a photodetection substrate and a circuit substrate connected to the photodetection substrate.
  • the photodetection substrate includes a semiconductor substrate having a first main surface and a second main surface that face each other, and a plurality of pixels that are two-dimensionally arranged on the semiconductor substrate.
  • the circuit board has a plurality of signal processing units that process output signals from the corresponding pixels.
  • the light detection substrate has a plurality of avalanche photodiodes, a plurality of quenching resistors, and a pad electrode for each pixel.
  • the plurality of avalanche photodiodes are configured to operate in Geiger mode.
  • the pad electrode is electrically connected to a plurality of quenching resistors.
  • the plurality of avalanche photodiodes each have a light receiving region provided on the first main surface side of the semiconductor substrate.
  • the plurality of quenching resistors are arranged on the first main surface side of the semiconductor substrate and are electrically connected in series to the corresponding avalanche photodiodes.
  • the pad electrode is disposed on the first main surface side of the semiconductor substrate.
  • the light receiving regions of the plurality of avalanche photodiodes are two-dimensionally arranged for each pixel.
  • a trench is opened in the first main surface. The trench surrounds at least one region including the light receiving region for each pixel when viewed from the direction orthogonal to the first main surface.
  • Each signal processing unit is a front end circuit in which a plurality of avalanche photodiodes are electrically connected through corresponding pad electrodes.
  • the front end circuit outputs a signal corresponding to the output signals from the plurality of avalanche photodiodes.
  • the number of the signal processing units included in the circuit board is larger than the number of light receiving areas in each pixel.
  • the number of regions surrounded by trenches in each pixel is equal to or less than the number of light receiving regions in the pixel.
  • the second main surface is a light incident surface on the semiconductor substrate.
  • a trench is formed on the first main surface side of the semiconductor substrate.
  • the trench surrounds at least one region including the light receiving region for each pixel when viewed from the direction orthogonal to the first main surface.
  • the number of regions surrounded by trenches in each pixel is equal to or less than the number of light receiving regions in the pixel.
  • the trench may penetrate the semiconductor substrate and open in the second main surface. In this case, the occurrence of crosstalk due to the reception of light emitted by the adjacent avalanche photodiode can be further suppressed.
  • the pad electrode may be disposed on the first main surface side so as to overlap with all of the plurality of avalanche photodiodes obtained by the pixel when viewed from the direction orthogonal to the first main surface.
  • the emission from the first main surface of the light incident on the light detection substrate can be suppressed.
  • the sensitivity to light having a long wavelength can be improved.
  • the trench may surround a region where the pixel is formed for each pixel. In this case, the occurrence of crosstalk due to reception of light emitted by adjacent avalanche photodiodes between different pixels can be suppressed by the trench.
  • the trench may surround each light receiving region for each pixel.
  • the occurrence of the crosstalk between the avalanche photodiodes included in each pixel can be suppressed by the trench.
  • the spread of the depletion layer is uniform in the direction parallel to the first main surface, and the light detection characteristics in each pixel can be uniform.
  • One embodiment of the present invention can provide a back-illuminated photodetection device in which weak light detection accuracy is ensured.
  • FIG. 1 is a schematic perspective view showing a back-illuminated semiconductor photodetection device according to an embodiment.
  • FIG. 2 is an exploded perspective view of the back-illuminated semiconductor photodetection device.
  • FIG. 3 is a schematic plan view of the light detection substrate.
  • FIG. 4 is a schematic enlarged view of the light detection substrate.
  • FIG. 5 is a schematic enlarged view of the light detection substrate.
  • FIG. 6 is a schematic enlarged view of a photodetection substrate in a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • FIG. 7 is a schematic enlarged view of a light detection substrate in a back-illuminated semiconductor light detection device according to a modification of the present embodiment.
  • FIG. 1 is a schematic perspective view showing a back-illuminated semiconductor photodetection device according to an embodiment.
  • FIG. 2 is an exploded perspective view of the back-illuminated semiconductor photodetection device.
  • FIG. 8 is a diagram showing a cross-sectional configuration of the back-illuminated semiconductor photodetection device.
  • FIG. 9 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • FIG. 10 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • FIG. 11 is a circuit diagram of a back-illuminated semiconductor photodetection device.
  • FIG. 12 is a circuit diagram of a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a circuit board.
  • FIG. 1 is a schematic perspective view showing a back-illuminated semiconductor photodetection device according to this embodiment.
  • FIG. 2 is an exploded perspective view of the back-illuminated semiconductor photodetection device shown in FIG.
  • the back-illuminated semiconductor photodetection device 1 includes a photodetection substrate 10, a circuit substrate 20, and a glass substrate 30, as shown in FIGS.
  • the circuit board 20 faces the light detection board 10.
  • the glass substrate 30 faces the light detection substrate 10.
  • the light detection substrate 10 is disposed between the circuit substrate 20 and the glass substrate 30.
  • a plane parallel to each main surface of the light detection substrate 10, the circuit substrate 20, and the glass substrate 30 is an XY axis plane, and a direction orthogonal to each main surface is a Z axis direction.
  • the light detection substrate 10 has a semiconductor substrate 50 having a rectangular shape in plan view.
  • the semiconductor substrate 50 is made of Si and is a P-type semiconductor substrate.
  • the semiconductor substrate 50 has a main surface 1Na and a main surface 1Nb facing each other.
  • the P type is an example of the first conductivity type.
  • An example of the second conductivity type is an N type.
  • the main surface 1Na is a light incident surface on the semiconductor substrate 50.
  • the light detection substrate 10 has a plurality of pixels U.
  • the plurality of pixels U are two-dimensionally arranged in a matrix on the semiconductor substrate 50.
  • the back-illuminated semiconductor photodetection device 1 outputs a signal corresponding to the light detected by the plurality of pixels U.
  • the number of pixels U is “1024 (32 ⁇ 32)”.
  • the pitch WU between the pixels U is 10 to 500 ⁇ m in the row direction and the column direction, and is 100 ⁇ m as an example.
  • the row direction is the X-axis direction
  • the column direction is the Y-axis direction.
  • the glass substrate 30 has a main surface 30a and a main surface 30b facing each other.
  • the glass substrate 30 has a rectangular shape in plan view.
  • Main surface 30 b faces main surface 1 Na of semiconductor substrate 50.
  • the main surface 30a and the main surface 30b are flat.
  • the glass substrate 30 and the light detection substrate 10 are optically connected by an optical adhesive OA.
  • the glass substrate 30 may be directly formed on the light detection substrate 10.
  • the circuit board 20 has a main surface 20a and a main surface 20b facing each other.
  • the circuit board 20 has a rectangular shape in plan view.
  • the light detection board 10 is connected to the circuit board 20.
  • Main surface 20a and main surface 1Nb face each other.
  • the circuit board 20 constitutes an ASIC (Application Specific Integrated Circuit), for example. As illustrated in FIG. 2, the circuit board 20 includes a plurality of signal processing units SP. The plurality of signal processing units SP are two-dimensionally arranged on the main surface 20a side of the circuit board 20. Each signal processing unit SP is electrically connected to the light detection substrate 10 through the bump electrode BE.
  • ASIC Application Specific Integrated Circuit
  • the side surface 1Nc of the semiconductor substrate 50, the side surface 30c of the glass substrate 30, and the side surface 20c of the circuit board 20 are flush with each other. That is, the outer edge of the semiconductor substrate 50, the outer edge of the glass substrate 30, and the outer edge of the circuit board 20 coincide with each other in plan view.
  • the outer edge of the semiconductor substrate 50, the outer edge of the glass substrate 30, and the outer edge of the circuit board 20 may not coincide with each other.
  • the area of the circuit board 20 may be larger than the areas of the semiconductor substrate 50 and the glass substrate 30 in plan view.
  • the side surface 20c of the circuit board 20 is located outside the side surface 1Nc of the semiconductor substrate 50 and the side surface 30c of the glass substrate 30 in the XY axis plane direction.
  • FIG. 3 is a view of the main surface 1Nb of the light detection substrate 10 as viewed from a direction orthogonal to the main surface 1Nb.
  • the direction orthogonal to main surface 1Nb corresponds to the Z-axis direction.
  • FIG. 4 shows a region where the pad electrode PE1 and the bump electrode BE are provided corresponding to each pixel U.
  • FIG. 5 shows one pixel U in a state where a layer above an electrode E2 described later is excluded. That is, in FIG. 5, the layer located closer to the circuit board 20 than the electrode E2 is excluded.
  • the light detection substrate 10 includes a plurality of avalanche photodiodes APD that operate in Geiger mode, a plurality of quenching resistors 21, and pad electrodes PE1 and PE2.
  • the light detection substrate 10 is provided with a plurality of avalanche photodiodes APD, a plurality of quenching resistors 21, and at least one pad electrode PE1 that operate in Geiger mode for each pixel U.
  • one pad electrode PE1 is provided for each pixel U.
  • a plurality of avalanche photodiodes APD are two-dimensionally arranged on the semiconductor substrate 50.
  • Each avalanche photodiode APD has a light receiving region S for receiving light incident from the main surface 1Na side.
  • the light receiving region S is provided on the main surface 1Nb side of the semiconductor substrate 50.
  • each pixel U includes a plurality of light receiving regions S.
  • the plurality of light receiving regions S are two-dimensionally arranged in each pixel U.
  • the pitch WS of the light receiving regions S in one pixel U is 5 to 50 ⁇ m in the row direction and the column direction, and is 25 ⁇ m as an example.
  • the light receiving region S is a charge generation region where charges are generated according to incident light.
  • the charge generation region corresponds to the light sensitive region. That is, the light receiving area S is a light detection area.
  • each light receiving region S has a rectangular shape when viewed from the Z-axis direction.
  • the trench 13 surrounds at least one region ⁇ including the light receiving region S for each pixel U as viewed from the Z-axis direction.
  • the number of regions ⁇ surrounded by the trenches 13 in each pixel U is equal to or less than the number of light receiving regions S in each pixel U.
  • the trench 13 is formed on the main surface 1Nb side so as to surround the entire circumference of each light receiving region S for each pixel U as viewed from the Z-axis direction.
  • the trenches 13 are provided in a lattice shape so as to pass between the light receiving regions S when viewed from the Z-axis direction.
  • the number of light receiving regions S in each pixel U is 16, and the number of regions ⁇ surrounded by the trenches 13 in each pixel U is 16.
  • the number of regions ⁇ surrounded by the trenches 13 in each pixel U is the same as the number of light receiving regions S in each pixel U.
  • Trench 13 is open to main surface 1Nb. Similar to the light receiving region S, the region ⁇ surrounded by the trench 13 has a rectangular shape when viewed from the Z-axis direction.
  • the trench 13 may be formed on the main surface 1Nb side so as to surround the plurality of light receiving regions S for each pixel U when viewed from the Z-axis direction.
  • the trench 13 may collectively enclose all the light receiving regions S constituting one pixel U as shown in FIG.
  • the trench 13 may be formed not to be formed between the plurality of light receiving regions S constituting one pixel U but to surround the entire circumference of the region where one pixel U is formed. .
  • the number of the light receiving regions S in each pixel U is 16, and the trench 13 collectively surrounds the 16 light receiving regions S. For this reason, the number of regions ⁇ surrounded by the trenches 13 in each pixel U is one.
  • FIG. 6 is a schematic enlarged view of a light detection substrate in a back-illuminated semiconductor light detection device according to a modification of the present embodiment, and shows one pixel U.
  • the trench 13 may collectively enclose an arbitrary number of light receiving regions S in each pixel U.
  • the trench 13 may be further provided so as to divide each pixel U into four when viewed from the Z-axis direction from the configuration shown in FIG.
  • the number of the regions ⁇ surrounded by the trenches 13 in each pixel U is four, and the four light receiving regions S are collectively surrounded in each region ⁇ .
  • the number of the regions ⁇ surrounded by the trenches 13 in each pixel U is smaller than the number of the light receiving regions S in each pixel U.
  • the light detection substrate 10 has a plurality of electrodes E1 and electrodes E2 for each pixel U. Each electrode E1 is connected to a corresponding light receiving region S.
  • the electrode E1 is disposed on the main surface 1Nb side of the semiconductor substrate 50 and extends to the outside of the light receiving region S.
  • the electrode E1 is connected to the quenching resistor 21.
  • the electrode E1 connects the light receiving region S and the quenching resistor 21 corresponding to each other.
  • the electrode E1 has an end connected to the light receiving region S and an end connected to the quenching resistor 21.
  • Each quenching resistor 21 is arranged on the main surface 1Nb side of the semiconductor substrate 50.
  • the quenching resistor 21 extends along the outer edge of the light receiving region S.
  • Each quenching resistor 21 is electrically connected in series with the light receiving region S of the corresponding avalanche photodiode APD through the electrode E1.
  • the quenching resistor 21 constitutes a passive quenching circuit.
  • the quenching resistor 21 is connected to the electrode E1 and the electrode E2.
  • the quenching resistor 21 has an end connected to the electrode E1 and an end connected to the electrode E2.
  • the electrode E2 is provided in a lattice shape so as to pass between a plurality of light receiving regions S included in one pixel U when viewed from the Z-axis direction.
  • the light receiving region S is surrounded by the electrode E2 when viewed from the Z-axis direction.
  • the electrode E2 is electrically connected to all the light receiving regions S included in one pixel U through the electrode E1 and the quenching resistor 21.
  • the electrode E2 is connected to the pad electrode PE1 corresponding to the pixel U.
  • the electrode E2 is connected to the pad electrode PE1 located at the center of the corresponding pixel U.
  • Each pad electrode PE1 is electrically connected to the plurality of avalanche photodiodes APD included in the corresponding pixel U through the electrode E1, the quenching resistor 21, and the electrode E2. In other words, each pad electrode PE1 is electrically connected through a plurality of light receiving regions S, electrodes E1, quenching resistors 21, and electrodes E2 included in the corresponding pixel U.
  • the plurality of pad electrodes PE1 are located in a region where the plurality of pixels U are two-dimensionally arranged when viewed from the Z-axis direction.
  • Each pad electrode PE1 is disposed on the main surface 1Nb side so as to overlap at least one avalanche photodiode APD among the plurality of avalanche photodiodes APD included in the corresponding pixel U when viewed from the Z-axis direction.
  • each pad electrode PE ⁇ b> 1 has a rectangular shape, and four of the 16 avalanche photodiodes APD included in one pixel U are located at the center of the pixel U.
  • the avalanche photodiode APD is disposed so as to overlap.
  • the bump electrode BE is disposed at the center of each pad electrode PE1 when viewed from the Z-axis direction.
  • each pad electrode PE1 is in contact with the electrode E2 that surrounds the four light receiving regions S located at the center of each pixel U when viewed from the Z-axis direction.
  • the pad electrode PE1 may be in contact with all of the plurality of avalanche photodiodes APD included in the pixel U.
  • each pad electrode PE1 may be arranged on the main surface 1Nb side so as to overlap all of the plurality of avalanche photodiodes APD included in the pixel U when viewed from the Z-axis direction.
  • FIG. 7 is a schematic enlarged view of a light detection substrate in a back-illuminated semiconductor light detection device according to a modification of the present embodiment.
  • the pad electrode PE2 is arranged on the main surface 1Nb side so as to be separated from the region where the plurality of pixels U are arranged.
  • the pad electrode PE2 is a common electrode for applying a voltage to the avalanche photodiode APD from the main surface 1Na side.
  • the pad electrode PE2 has a rectangular shape and is arranged at the four corners of the main surface 1Nb.
  • a bump electrode BE is also disposed on the pad electrode PE2.
  • FIG. 8 shows a cross-sectional configuration of the back-illuminated semiconductor photodetection device.
  • Each avalanche photodiode APD has a P-type first semiconductor region PA, a P-type second semiconductor region PB, and an N-type third semiconductor region NA.
  • the first semiconductor region PA is located on the main surface 1Nb side of the semiconductor substrate 50.
  • the second semiconductor region PB is located on the main surface 1Na side of the semiconductor substrate 50.
  • the third semiconductor region NA is formed in the first semiconductor region PA.
  • the impurity concentration of the second semiconductor region PB is higher than the impurity concentration of the first semiconductor region PA.
  • the light receiving region S is formed by the first semiconductor region PA and the third semiconductor region NA.
  • Each avalanche photodiode APD is from the main surface 1Na side, P + layer as the second semiconductor region PB, P is the first semiconductor region PA - layer, is composed in the order of N + layer a third semiconductor region NA ing.
  • the trench 13 is formed in the semiconductor substrate 50 so as to surround the third semiconductor region NA. As shown in FIG. 8, the trench 13 penetrates the first semiconductor region PA in the Z-axis direction and reaches the second semiconductor region PB.
  • a core material 13 a is disposed in the trench 13.
  • the core material 13a is made of a refractory metal.
  • the core material 13a is made of tungsten, for example.
  • the surface of the trench 13 is constituted by a P-type semiconductor layer 15 having an impurity concentration higher than that of the first semiconductor region PA. That is, the core material 13 a covers the semiconductor layer 15 in the semiconductor substrate 50.
  • the insulating layer L1 is disposed on the first semiconductor region PA, the third semiconductor region NA, and the trench 13.
  • the quenching resistor 21 is covered with an insulating layer L1.
  • the electrode E2 is disposed on the insulating layer L1, and is covered with the insulating layer L2.
  • the pad electrode PE1 is disposed on the insulating layer L2.
  • the insulating layer L2 is covered with the pad electrode PE1 and the passivation layer L3.
  • the passivation layer L3 also covers a part of the pad electrode PE1.
  • the quenching resistor 21 is connected to the third semiconductor region NA through the electrode E1.
  • the quenching resistor 21 is connected to the corresponding electrode E2 through the connection portion C1.
  • the electrode E2 is connected to the corresponding pad electrode PE1 through the connection portion C2.
  • the pad electrode PE1 is connected to the bump electrode BE at a portion exposed from the passivation layer L3.
  • the optical adhesive OA is disposed on the second semiconductor region PB, that is, on the main surface 1Na.
  • the glass substrate 30 is bonded to the semiconductor substrate 50 with an optical adhesive OA.
  • the optical adhesive OA is, for example, a resin having optical transparency.
  • the electrodes E1, E2, the pad electrodes PE1, PE2, the connection part C1, and the connection part C2 are made of metal.
  • the electrodes E1 and E2, the pad electrodes PE1 and PE2, the connection part C1, and the connection part C2 are made of, for example, aluminum (Al).
  • the electrode material is made of, for example, copper (Cu) in addition to aluminum.
  • the electrodes E1, E2, the pad electrode PE1, the connection part C1, and the connection part C2 may be integrally formed.
  • the electrodes E1, E2, the pad electrode PE1, the connection part C1, and the connection part C2 are formed by, for example, a sputtering method.
  • a group III element is used for the P-type impurity
  • a group V element is used for the N-type impurity.
  • the group III element of the P-type impurity is, for example, B.
  • the V group element of the N-type impurity is, for example, P or As.
  • An element in which the N-type and P-type semiconductor conductors are replaced with each other also functions as a back-illuminated semiconductor photodetection device, like the photodetection substrate 10.
  • a method for adding these impurities for example, a diffusion method or an ion implantation method is used.
  • the insulating layers L1 and L2 and the passivation layer L3 are made of, for example, SiO 2 , SiN, or resin.
  • a method for forming the insulating layers L1 and L2 and the passivation layer L3 a thermal oxidation method, a sputtering method, a CVD method, or a resin coating method is used.
  • the circuit board 20 is electrically connected to the pad electrode PE1 by the bump electrode BE.
  • Each signal processing unit SP has an electrode arranged corresponding to the pad electrode PE1, and the electrode is electrically connected to the corresponding pad electrode PE1 through the bump electrode BE.
  • a signal output from each avalanche photodiode APD is guided to the corresponding signal processing unit SP through the electrode E1, the quenching resistor 21, the electrode E2, the pad electrode PE1, and the bump electrode BE.
  • the bump electrode BE is formed on the pad electrode PE1 via an unillustrated UBM (Under Bump Metal).
  • the UBM is made of a material that is electrically and physically connected to the bump electrode BE.
  • the UBM is formed by, for example, an electroless plating method.
  • the bump electrode BE is formed by, for example, a solder ball mounting method, a printing method, or electrolytic plating.
  • the bump electrode BE is made of, for example, solder or indium.
  • FIG. 9 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • the light detection substrate 10A shown in FIG. 9 is different from the light detection substrate 10 shown in FIG. 8 in the following points.
  • the light detection substrate 10A does not have the electrode E2, the connection portion C2, and the insulating layer L2.
  • the pad electrode PE1 is disposed on the main surface 1Nb side so as to overlap all of the plurality of avalanche photodiodes APD included in the pixel U when viewed from the Z-axis direction.
  • the quenching resistor 21 is connected to the pad electrode PE1 through the connection portion C1 without passing through the electrode E2. In this configuration, for example, all the quenching resistors 21 connected to one pixel U are connected to the pad electrode PE1 through the connection portion C1.
  • FIG. 10 is a diagram showing a cross-sectional configuration of a back-illuminated semiconductor photodetection device according to a modification of the present embodiment.
  • the light detection substrate 10B shown in FIG. 10 is different from the light detection substrate 10 shown in FIG. 8 in the following points.
  • Trench 13 passes through semiconductor substrate 50 and opens to main surface 1Na.
  • the electrode E3 is connected to the core member 13a disposed in the trench 13 through the connection portion C3.
  • the electrode E3 is electrically connected to the pad electrode PE2, and is also electrically connected to the second semiconductor region PB through the connection portion C3 and the core material 13a.
  • FIG. 11 shows a circuit configuration of the back-illuminated semiconductor photodetection device 1.
  • the circuit board 20 has a plurality of signal processing units SP.
  • the plurality of signal processing units SP are two-dimensionally arranged on the main surface 20a side of the circuit board 20.
  • the signal processing unit SP is a front-end circuit that processes a signal from the corresponding avalanche photodiode APD at a stage before outputting a signal to a subsequent circuit connected to the back-illuminated semiconductor photodetector 1.
  • the output pulse of the back-illuminated semiconductor photodetection device 1 may be deteriorated due to a passive element included in the post-stage circuit.
  • the signal processing unit SP is configured to transmit the pulse waveform of the output signal from each avalanche photodiode APD to the subsequent circuit.
  • the signal processing unit SP has a low impedance and a high frequency response.
  • the signal processing unit SP transmits a fast rise of the output signal of each avalanche photodiode APD to the subsequent circuit. Therefore, deterioration of the output pulse of the back-illuminated semiconductor photodetection device 1 is suppressed.
  • the number of signal processing units SP is larger than the number of light receiving regions S that each pixel U has. In the present embodiment, the number of signal processing units SP is “1024”, and the number of light receiving regions S included in each pixel U is “16”.
  • the signal processing unit SP has an input end electrically connected to the bump electrode BE. Output signals from the plurality of avalanche photodiodes APD included in the corresponding pixel U are input to each signal processing unit SP through the quenching resistor 21, the pad electrode PE1, and the bump electrode BE. Each signal processor SP processes the input output signal.
  • Each signal processing unit SP has a gate ground circuit 31, a current mirror circuit 34, and a comparator 35.
  • the grounded gate circuit 31 and the current mirror circuit 34 have a P-channel MOS FET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • the gate ground circuit 31 is inserted between the pad electrode PE1 and the current mirror circuit 34 corresponding to each other.
  • a corresponding bump electrode BE is electrically connected in series to the drain of the FET of the gate ground circuit 31.
  • Output signals from the plurality of avalanche photodiodes APD included in the corresponding pixel U are input to the gate ground circuit 31 through the corresponding pad electrode PE1.
  • a constant current source 32 is electrically connected to the drain in parallel with the bump electrode BE.
  • a voltage source 33 is electrically connected to the gate of the FET included in the gate ground circuit 31.
  • the input terminal of the current mirror circuit 34 is electrically connected to the source of the FET included in the gate ground circuit 31.
  • the current mirror circuit 34 is electrically connected to the gate ground circuit 31. An output signal from the gate ground circuit 31 is input to the current mirror circuit 34.
  • a plurality of avalanche photodiodes APD are electrically connected to the current mirror circuit 34 through corresponding pad electrodes PE1. Signals corresponding to output signals from the plurality of avalanche photodiodes APD are input to the current mirror circuit 34.
  • the current mirror circuit 34 outputs a signal corresponding to the output signals from the plurality of input avalanche photodiodes APD.
  • the current mirror circuit 34 includes P channel MOS FETs 34a and 34b which are paired with each other.
  • the output terminal of the grounded gate circuit 31 is electrically connected to the drain of the FET 34a.
  • the drain and gate of the FET 34a are short-circuited.
  • the gate of the FET 34a is electrically connected to the gate of the FET 34b.
  • the sources of the FET 34a and FET 34b are grounded.
  • the drain of the FET 34 b is electrically connected to the resistor 34 c and the input terminal of the comparator 35.
  • the resistor 34c is electrically connected to the drain of the FET 34b in parallel with the input terminal of the comparator 35.
  • the resistor 34c has an end portion that is electrically connected to the drain of the FET 34b and an end portion that is grounded.
  • the comparator 35 has first and second input terminals and an output terminal.
  • the first input terminal of the comparator 35 is electrically connected to the output terminal of the current mirror circuit 34 (the drain of the FET 34b).
  • the output signal of the current mirror circuit 34 is input to the comparator 35.
  • a variable voltage source 36 is electrically connected to the second input terminal of the comparator 35.
  • a voltage source is electrically connected to the power supply terminal 35 a of the comparator 35.
  • the comparator 35 outputs a digital signal corresponding to an output signal from a plurality of avalanche photodiodes APD included in one pixel U from an output terminal.
  • each signal processing unit SP may have the circuit configuration shown in FIG. In this case, the polarity of the avalanche photodiode APD is inverted with respect to the pad electrode PE1.
  • the signal processing unit SP has a current mirror circuit 44 instead of the current mirror circuit 34.
  • the current mirror circuit 44 includes N-channel MOS FETs 44a and 44b that are paired with each other.
  • the signal processing unit SP has a gate ground circuit 41 instead of the gate ground circuit 31.
  • the gate ground circuit 41 has a P-channel MOS FET.
  • Corresponding bump electrodes BE are electrically connected in series to the FET drains of the gate ground circuit 41. Output signals from the plurality of avalanche photodiodes APD included in the corresponding pixel U are input to the gate ground circuit 41 through the corresponding pad electrode PE1.
  • a constant current source 42 is electrically connected to the drain in parallel with the bump electrode BE. The current direction of the constant current source 42 and the constant current source 32 is opposite.
  • a voltage source 33 is electrically connected to the gate of the FET included in the gate ground circuit 41.
  • the input terminal of the current mirror circuit 44 is electrically connected to the source of the FET included in the gate ground circuit 41.
  • the current mirror circuit 44 is electrically connected to the gate ground circuit 41.
  • the output signal from the gate ground circuit 41 is input to the current mirror circuit 44.
  • a plurality of avalanche photodiodes APD are electrically connected to the current mirror circuit 44 through corresponding pad electrodes PE1.
  • a signal corresponding to the output signal from the plurality of avalanche photodiodes APD is input to the current mirror circuit 44.
  • the current mirror circuit 44 outputs a signal corresponding to the output signals from the plurality of input avalanche photodiodes APD.
  • the output terminal of the grounded gate circuit 41 is electrically connected to the drain of the FET 44a.
  • the drain and gate of the FET 44a are short-circuited.
  • the gate of the FET 44a is electrically connected to the gate of the FET 44b.
  • the sources of the FET 44a and the FET 44b are grounded.
  • the drain of the FET 44 b is electrically connected to the resistor 44 c and the input terminal of the comparator 35.
  • the resistor 44c is electrically connected to the drain of the FET 44b in parallel with the input terminal of the comparator 35.
  • the resistor 44c has an end portion that is electrically connected to the drain of the FET 44b and an end portion that is grounded.
  • each avalanche photodiode APD operates in Geiger mode. In the Geiger mode, a reverse voltage larger than the breakdown voltage of the avalanche photodiode APD is applied between the anode and the cathode of the avalanche photodiode APD.
  • the reverse voltage is also called a reverse bias voltage.
  • the anode is the first semiconductor region PA
  • the cathode is the third semiconductor region NA.
  • the first semiconductor region PA is electrically connected to an electrode (not shown) arranged on the back side of the semiconductor substrate 50 through the second semiconductor region PB.
  • the back side is the main surface 1Na side.
  • the electrode disposed on the back side of the semiconductor substrate 50 is electrically connected to the pad electrode PE2.
  • the third semiconductor region NA is electrically connected to the electrode E1.
  • a negative potential is applied to the first semiconductor region PA through the pad electrode PE2, and a positive potential is applied to the third semiconductor region NA through the electrode E1.
  • the polarities of these potentials are relative.
  • a potential is applied to the first semiconductor region PA through the pad electrode PE2, the electrode E3, and the core member 13a.
  • the amplified electron group includes the second semiconductor region PB and the above-described electrode disposed on the back surface side of the semiconductor substrate 50. And flows to the circuit board 20.
  • the back side is the main surface 1Na side.
  • An electron group flows from the circuit board 20 into the third semiconductor region NA through the bump electrode BE, the pad electrode PE1, the electrode E2, the quenching resistor 21, and the electrode E1.
  • a current signal is detected by the circuit board 20 through the electrode E1, the quenching resistor 21, the electrode E2, the pad electrode PE1, and the bump electrode BE.
  • the generated photoelectrons are multiplied, and a signal by the multiplied photoelectrons is taken out from the bump electrode BE to correspond.
  • the signal processing unit SP outputs a digital pulse signal corresponding to the input signal from the output terminal.
  • the trench 13 that opens the main surface 1Nb of the semiconductor substrate 50 is formed.
  • the trench 13 surrounds at least one region ⁇ including the light receiving region S for each pixel U when viewed from the direction orthogonal to the main surface 1Nb.
  • the trench 13 can suppress crosstalk between the light receiving region S located in the region ⁇ surrounded by the trench 13 and the light receiving region S outside the region ⁇ where the light receiving region S is located. For example, crosstalk due to reception of light emitted from the adjacent avalanche photodiode APD can be suppressed.
  • the number of regions ⁇ surrounded by the trenches 13 in each pixel U is equal to or less than the number of light receiving regions S in the pixel U. For this reason, the generation of the crosstalk is suppressed by the trench 13 and the aperture ratio can be secured. For this reason, the back-illuminated semiconductor light detection device 1 described above can ensure the detection accuracy of weak light.
  • the trench 13 penetrates the semiconductor substrate 50 and opens to the main surface 1Na. In this case, the occurrence of crosstalk due to the reception of light emitted by the adjacent avalanche photodiode APD can be further suppressed.
  • the pad electrode PE1 is disposed on the main surface 1Nb side so as to overlap all of the plurality of avalanche photodiodes APD included in the pixel U when viewed from the Z-axis direction. Is arranged. For this reason, the emission of the light incident on the light detection substrate 10 from the main surface 1Nb can be suppressed. As a result, the sensitivity to light having a long wavelength can be improved.
  • the trench 13 surrounds the region ⁇ where the pixel U is formed for each pixel U. For this reason, the occurrence of the crosstalk between the different pixels U can be suppressed by the trench 13.
  • the trench 13 surrounds each light receiving region S for each pixel U.
  • the occurrence of the crosstalk between the avalanche photodiodes APD included in each pixel U can be suppressed by the trench 13.
  • the spread of the depletion layer is uniform in the direction parallel to the main surface 1Nb, and the light detection characteristics in each pixel U can be uniform.
  • the weak light as the imaging target includes, for example, a single photon.
  • the light receiving area of the pixel U is large, the following problems may occur. Since it is difficult to narrow the pitch between the pixels U, a sufficient resolution cannot be ensured in imaging. Since the background light is easily received at each pixel U, the amount of received background light is large. When the ratio of the received light amount of the background light to the received light amount of the weak light that is the detection target is large, it is difficult to cut the background light component. Since the PN junction capacitance in the photodiode is large, the response speed from receiving weak light until outputting a signal is slow.
  • the response speed of the operational amplifier circuit is reduced or the supply power is increased.
  • the response speed of the operational amplifier circuit decreases, the steep rise of the input signal may not be accurately transmitted to a subsequent circuit connected to the operational amplifier circuit.
  • the power supplied to the operational amplifier circuit increases, the power consumption of the entire device becomes enormous.
  • the photodetection substrate 10 has a plurality of avalanche photodiodes APD that operate in Geiger mode for each pixel U that is two-dimensionally arranged.
  • the number of signal processing units SP is larger than the number of light receiving regions S of each pixel U.
  • the photomultiplier function of each avalanche photodiode APD improves the photosensitivity at each pixel as compared with a semiconductor photodetection device using a general photodiode.
  • the back-illuminated semiconductor photodetection device 1 is detected by a photodetection device using a general photodiode even when the light receiving area of each pixel U is reduced in order to improve the resolution in imaging. Difficult weak light is detected.
  • the number of avalanche photodiodes APD in each pixel U is smaller than the number of signal processing units SP.
  • one current mirror circuit 34, 44 is electrically connected to a photodetection device in which the number of avalanche photodiodes APD of each pixel U is equal to or greater than the number of signal processing units SP.
  • the number of avalanche photodiodes APD connected to each other is small. Therefore, the burden on each current mirror circuit 34, 44 is reduced.
  • ⁇ Background light is noise against faint light.
  • the ratio of the amount of received background light to the amount of weak light received is smaller than when the light receiving area of each pixel U is large. There are few ingredients.
  • the sum of the PN junction capacitances of the avalanche photodiode APD of each pixel U is also small. Therefore, an output signal having a steep rise is obtained from each avalanche photodiode APD.
  • each signal processing unit SP has current mirror circuits 34 and 44.
  • each avalanche photodiode APD has an internal multiplication function. Therefore, the signal processing unit SP does not require amplification by an operational amplifier circuit.
  • Current mirror circuits 34 and 44 output signals corresponding to the output signals from the plurality of avalanche photodiodes APD.
  • the current mirror circuits 34 and 44 are power saving and have a high response speed as compared with the operational amplifier circuit, and accurately transmit the information of the input signal.
  • the information of the input signal includes, for example, a signal waveform.
  • the current mirror circuits 34 and 44 accurately transmit the steepness of the rise of the output signal from each avalanche photodiode APD.
  • the back-illuminated semiconductor photodetection device 1 detects weak light and has a high time resolution of the detection signal.
  • the back-illuminated semiconductor photodetection device 1 detects weak light that is difficult to be detected by a photodetection device using a general photodiode even when the light receiving area of each pixel U is reduced. . For this reason, in the back-illuminated semiconductor photodetection device 1, the number of pixels can be increased. Therefore, the resolution of the back-illuminated semiconductor photodetection device 1 is high.
  • the back-illuminated semiconductor light detection device 1 detects faint light with high accuracy and power saving.
  • the number of signal processing units SP having current mirror circuits 34 and 44 is greater than the number of light receiving regions S of each pixel U.
  • a signal amplified by the internal multiplication function of each avalanche photodiode APD can be obtained, and a high frequency response characteristic can be obtained without flowing a huge current through the circuit.
  • the back-illuminated semiconductor photodetection device 1 achieves both improved photodetection characteristics and a high dynamic range.
  • the light detection characteristics are, for example, light detection sensitivity, time resolution, and spatial resolution. High accuracy means that, for example, the signal S / N is high and a weak signal is detected, and the time resolution is high.
  • the back-illuminated semiconductor photodetection device 1 includes a row selection unit 61, a column selection unit 63, and a reading unit 65.
  • the row selection unit 61, the column selection unit 63, and the readout unit 65 are provided on the circuit board 20, for example.
  • the signal processing unit SP outputs a signal to the read signal line based on the control signal received from the row selection unit 61 through the control signal line.
  • the signal output from the signal processing unit SP is input to the reading unit 65 through the read signal line.
  • the row selection unit 61 selects a row to output a signal based on a row selection signal output from a control unit (not shown), and outputs a control signal to the signal processing unit SP included in the selected row.
  • Row selection unit 61 includes, for example, a shift register or a random access decoder.
  • the reading unit 65 sequentially outputs the signals output from the signal processing unit SP based on the control signal received from the column selection unit 63 through the control signal line.
  • the column selection unit 63 selects a column to output a signal based on a column selection signal output from the control unit, and outputs a control signal to the reading unit 65 so as to output a signal of the selected column.
  • a signal output from the reading unit 65 is output from the circuit board 20 through the output port 67.
  • Column selection unit 63 includes, for example, a shift register or a random access decoder.
  • the control unit may be provided on the circuit board 20 or may be provided on a board different from the circuit board 20.
  • the back-illuminated semiconductor photodetection device 1 As described above, in the back-illuminated semiconductor photodetection device 1, the output from each pixel U is sequentially read out through the corresponding signal processing unit SP and output from the circuit board 20 of the back-illuminated semiconductor photodetection device 1. . Therefore, the back-illuminated semiconductor photodetection device 1 constitutes an image sensor having the light receiving region S that operates in the Geiger mode.
  • the back-illuminated semiconductor photodetection device 1 has a dynamic range while maintaining spatial resolution as an image sensor.
  • a single photon avalanche diode (SPAD) having a single light receiving region for each pixel does not have a dynamic range.
  • Each signal processing unit SP has gate grounding circuits 31 and 41.
  • the gate ground circuits 31 and 41 are inserted between the pad electrode PE1 and the current mirror circuits 34 and 44. Output signals from the plurality of avalanche photodiodes APD are input to the gate ground circuits 31 and 41 through the corresponding pad electrodes PE1. Output signals from the grounded gate circuits 31 and 41 are input to the current mirror circuits 34 and 44.
  • the input impedance of the grounded gate circuits 31 and 41 is lower than the input impedance of the readout circuit other than the grounded gate circuit. Therefore, the grounded gate circuits 31 and 41 accurately transmit the steepness of the rise of the output signal from each avalanche photodiode APD. As a result, each signal processing unit SP transmits the steepness of the rise of the output signal from each avalanche photodiode APD more accurately.
  • Each signal processing unit SP has a comparator 35. Output signals from the current mirror circuits 34 and 44 are input to the comparator 35. Therefore, each signal processing unit SP detects a signal having a desired pulse height from among the signals input to the comparator 35.
  • the comparator 35 appropriately removes noise such as dark count, for example.
  • a variable voltage source 36 is connected to the second input terminal of the comparator 35. The voltage applied to the second input terminal is appropriately adjusted by the variable voltage source 36. Therefore, the signal processing unit SP detects a target signal even when the pulse height of noise changes according to the ambient light.
  • the target signal has a crest value that exceeds the crest of the noise.
  • the trench 13 is formed so as to surround the entire circumference of each light receiving region S when viewed from the Z-axis direction. Therefore, interference between adjacent avalanche photodiodes APD is prevented. For example, in an avalanche photodiode operating in Geiger mode, light emission due to carrier recombination following avalanche multiplication can occur.
  • the avalanche photodiode APD may receive light emitted from the adjacent avalanche photodiode APD.
  • the trench 13 suppresses the light emitted from the avalanche photodiode APD from being transmitted to the adjacent avalanche photodiode APD.
  • the back-illuminated semiconductor photodetection device 1 may not include the comparator 35.
  • the back-illuminated semiconductor photodetection device 1 may include an inverter instead of the comparator 35. In this case, output signals from the current mirror circuits 34 and 44 are input to the inverter.
  • the signal processing unit SP of the back-illuminated semiconductor photodetection device 1 detects a desired signal from which noise having a fixed pulse height or less is removed.
  • the gate grounding circuits 31 and 41 may have either an N-channel MOS FET or a P-channel MOS FET.
  • the sizes of the FETs 34a and 34b included in the current mirror circuit 34 may be different from each other.
  • the sizes of the FETs 44a and 44b included in the current mirror circuit 44 may also be different from each other.
  • the sizes of the FETs 34a, 34b, 44a, and 44b that are paired with each other are different, the steep rise of the output signal from each avalanche photodiode APD is maintained and the output can be amplified.
  • the current mirror circuits 34 and 44 can constitute an amplifier circuit.
  • the size of the FET means the gate length.
  • the trench 13 is formed in the semiconductor substrate 50 for each light receiving region S.
  • the quenching resistor 21, the pad electrode PE1, and the electrode E2 may be covered with one insulating layer.
  • the layer structure of the avalanche photodiode APD is shown, but the layer structure of the avalanche photodiode APD is not limited to this.
  • the first semiconductor region PA and the second semiconductor region PB may have different conductivity types.
  • the PN junction is formed by the first semiconductor region PA and the second semiconductor region PB.
  • the second semiconductor region PB may be composed of a plurality of semiconductor regions having different impurity concentrations.
  • the avalanche photodiode APD includes a first conductivity type semiconductor region, a second conductivity type located in the first conductivity type semiconductor region, and forming a pn junction with the first conductivity type semiconductor region. And may have a semiconductor region.
  • the second conductivity type semiconductor region is the light receiving region.
  • the first conductivity type is, for example, N type.
  • the second conductivity type is, for example, P type.
  • the light detection substrate 10 and the circuit substrate 20 are connected by the bump electrode BE, but the configuration of the back-illuminated semiconductor light detection device 1 is not limited to this. That is, the pad electrode PE1 of the light detection substrate 10 and the signal processing unit SP of the circuit substrate 20 may be electrically connected without passing through the bump electrode BE.
  • the back-illuminated semiconductor photodetection device 1 may not include the glass substrate 30.
  • the light detection substrate 10 may be manufactured in a state where the semiconductor substrate 50 is bonded to the glass substrate 30, and then the glass substrate 30 may be removed from the semiconductor substrate 50.
  • one pad electrode PE1 is provided for each pixel U, but a plurality of pad electrodes PE1 may be provided for each pixel U. Also in this case, a plurality of avalanche photodiodes APD are electrically connected to one pad electrode PE1. For example, a part of a plurality of avalanche photodiodes APD included in one pixel U may be connected to one pad electrode PE1, and the remaining avalanche photodiodes APD may be connected to different pad electrodes PE1. Also in this case, the number of pad electrodes PE1 included in the pixel U is smaller than the number of avalanche photodiodes APD included in one pixel U. In this case, the plurality of pad electrodes PE1 included in each pixel U are electrically connected to one signal processing unit SP.
  • the signal processor SP may be a front-end circuit that does not include the current mirror circuits 34 and 44 and functions as an amplifier circuit.
  • the present invention can be used for a back-illuminated semiconductor photodetection device that detects weak light.
  • SYMBOLS 1 Back-illuminated semiconductor photodetection device, 10 ... Photodetection board, 20 ... Circuit board, 21 ... Quenching resistance, 31, 41 ... Gate grounding circuit, 34, 44 ... Current mirror circuit, 35 ... Comparator, 50 ... Semiconductor Substrate, 1Na, 1Nb, 20a ... main surface, APD ... avalanche photodiode, S ... light receiving region, U ... pixel, PE1 ... pad electrode, SP ... signal processing unit.

Landscapes

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Abstract

裏面入射型半導体光検出装置１は、二次元配列されている複数の画素Ｕを有する光検出基板１０と、対応する画素Ｕからの出力信号を処理する複数の信号処理部を有する回路基板とを備える。光検出基板１０は、画素Ｕ毎に、半導体基板５０の第一主面１Ｎｂ側に設けられた受光領域Ｓをそれぞれ有していると共に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを有する。半導体基板５０では、トレンチ１３が、第一主面１Ｎｂに直交する方向から見て、画素Ｕ毎に、受光領域Ｓを含む少なくとも１つの領域αを囲む。複数の信号処理部の数は、各画素Ｕでの受光領域Ｓの数よりも多く、各画素Ｕでのトレンチ１３で囲まれた領域αの数は、当該画素Ｕでの受光領域Ｓの数以下である。

Description

裏面入射型半導体光検出装置
　本発明は、裏面入射型半導体光検出装置に関する。
　複数の画素と複数の信号処理部とを有する半導体光検出装置が知られている（たとえば、特許文献１及び２参照）。複数の画素は、二次元配列されている。各画素は、フォトダイオードを含んでいる。複数の信号処理部は、対応する画素からの出力信号を処理する。
特開２００５－２６５６０７号公報 特開２００６－３３２７９６号公報
　微弱光を検出するため、二次元配列された画素の各々を、ガイガーモードで動作するアバランシェフォトダイオードによって構成することが考えられる。ガイガーモードで動作するアバランシェフォトダイオードには、ブレークダウン電圧以上の逆方向電圧が印加されている。したがって、ガイガーモードで動作するアバランシェフォトダイオードは、画素の大きさが同じ一般的なフォトダイオードよりも格段に高い光感度を有する。
　しかしながら、ガイガーモード型のアバランシェフォトダイオードではなだれ増倍による発光が起こり得る。このため、複数のアバランシェフォトダイオードが近接して配置された場合に、隣に位置するアバランシェフォトダイオードが発した光を受光するおそれがある。この場合、アバランシェフォトダイオード自体の発光の影響を受けた検出結果が半導体光検出装置から出力されるおそれがある。このように、隣に位置するアバランシェフォトダイオードが発した光の受光によるクロストークが生じるおそれがある。このクロストークを抑制するために互いに隣り合うアバランシェフォトダイオードの間を広げるほど、開口率は低下する。
　本発明の一態様は、微弱光の検出精度を確保できる裏面入射型半導体光検出装置を提供することを目的とする。
　本発明の一態様は、裏面入射型半導体光検出装置であって、光検出基板と、光検出基板に接続されている回路基板と、を備えている。光検出基板は、互いに対向する第一主面及び第二主面を有している半導体基板を有すると共に、半導体基板に二次元配列されている複数の画素を有している。回路基板は、対応する画素からの出力信号を処理する複数の信号処理部を有している。光検出基板は、画素毎に、複数のアバランシェフォトダイオードと、複数のクエンチング抵抗と、パッド電極と、を有している。複数のアバランシェフォトダイオードは、ガイガーモードで動作するように構成されている。パッド電極は、複数のクエンチング抵抗に電気的に接続されている。複数のアバランシェフォトダイオードは、半導体基板の第一主面側に設けられた受光領域をそれぞれ有している。複数のクエンチング抵抗は、半導体基板の第一主面側に配置されていると共に、対応するアバランシェフォトダイオードに電気的に直列接続されている。パッド電極は、上記半導体基板の第一主面側に配置されている。複数のアバランシェフォトダイオードの受光領域は、画素毎で、二次元配列されている。半導体基板には、トレンチが第一主面に開口している。トレンチは、第一主面に直交する方向から見て、画素毎に、受光領域を含む少なくとも１つの領域を囲む。各信号処理部は、対応するパッド電極を通して複数のアバランシェフォトダイオードが電気的に接続されているフロントエンド回路である。フロントエンド回路は、複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力する。回路基板が有している複数の信号処理部の数は、各画素での受光領域の数よりも多い。各画素でのトレンチで囲まれた領域の数は、当該画素での受光領域の数以下である。第二主面は、半導体基板への光入射面である。
　本一態様では、上記半導体基板の第一主面側にトレンチが形成されている。トレンチは、第一主面に直交する方向から見て、画素毎に、受光領域を含む少なくとも１つの領域を囲む。各画素でのトレンチで囲まれた領域の数は、当該画素での受光領域の数以下である。この場合、隣に位置するアバランシェフォトダイオードが発した光の受光によるクロストークの発生がトレンチによって抑制されつつ、開口率も確保され得る。したがって、上述した裏面入射型半導体光検出装置は、微弱光の検出精度を確保することができる。
　本一態様では、トレンチは、上記半導体基板を貫通して第二主面に開口していてもよい。この場合、隣に位置するアバランシェフォトダイオードが発した光の受光によるクロストークの発生が更に抑制され得る。
　本一態様では、パッド電極が、第一主面に直交する方向から見て、画素が有する得複数のアバランシェフォトダイオードの全てと重なるように第一主面側に配置されてもよい。この場合、光検出基板に入射した光の第一主面からの出射が抑制され得る。この結果、波長が長い光に対する感度が向上し得る。
　本一態様では、トレンチは、画素毎に、当該画素が形成されている領域を囲んでいてもよい。この場合、異なる画素間で、隣に位置するアバランシェフォトダイオードが発した光の受光によるクロストークの発生がトレンチによって抑制され得る。
　本一態様では、トレンチは、画素毎に、各受光領域を囲んでいてもよい。この場合、各画素に含まれているアバランシェフォトダイオード間の上記クロストークの発生がトレンチによって抑制され得る。各受光領域において、空乏層の広がりが第一主面と平行な方向において均一となり、各画素内の光検出特性が均一になり得る。
　本発明の一態様は、微弱光の検出精度が確保された裏面入射型光検出装置を提供できる。
図１は、一実施形態に係る裏面入射型半導体光検出装置を示す概略斜視図である。 図２は、裏面入射型半導体光検出装置の分解斜視図である。 図３は、光検出基板の概略平面図である。 図４は、光検出基板の概略拡大図である。 図５は、光検出基板の概略拡大図である。 図６は、本実施形態の変形例に係る裏面入射型半導体光検出装置における光検出基板の概略拡大図である。 図７は、本実施形態の変形例に係る裏面入射型半導体光検出装置における光検出基板の概略拡大図である。 図８は、裏面入射型半導体光検出装置の断面構成を示す図である。 図９は、本実施形態の変形例に係る裏面入射型半導体光検出装置の断面構成を示す図である。 図１０は、本実施形態の変形例に係る裏面入射型半導体光検出装置の断面構成を示す図である。 図１１は、裏面入射型半導体光検出装置の回路図である。 図１２は、本実施形態の変形例に係る裏面入射型半導体光検出装置の回路図である。 図１３は、回路基板の構成を示す図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　まず、図１及び図２を参照して、本実施形態に係る裏面入射型半導体光検出装置の構成を説明する。図１は、本実施形態に係る裏面入射型半導体光検出装置を示す概略斜視図である。図２は、図１に示された裏面入射型半導体光検出装置の分解斜視図である。
　裏面入射型半導体光検出装置１は、図１及び図２に示されるように、光検出基板１０、回路基板２０、及びガラス基板３０を備えている。回路基板２０は、光検出基板１０と対向している。ガラス基板３０は、光検出基板１０と対向している。光検出基板１０は、回路基板２０とガラス基板３０との間に配置されている。本実施形態では、光検出基板１０、回路基板２０、及びガラス基板３０の各主面と平行な面がＸＹ軸平面であると共に、各主面に直交する方向がＺ軸方向である。
　光検出基板１０は、平面視で矩形形状を呈している半導体基板５０を有している。半導体基板５０は、Ｓｉからなり、Ｐ型の半導体基板である。半導体基板５０は、互いに対向する主面１Ｎａと主面１Ｎｂとを有している。Ｐ型は、第一導電型の一例である。第二導電型の一例は、Ｎ型である。主面１Ｎａが、半導体基板５０への光入射面である。
　図２に示されるように、光検出基板１０は、複数の画素Ｕを有している。複数の画素Ｕは、半導体基板５０に行列状に二次元配列されている。裏面入射型半導体光検出装置１は、複数の画素Ｕで検出された光に対応する信号を出力する。本実施形態では、画素Ｕの数は、「１０２４（３２×３２）」である。画素Ｕ間のピッチＷＵは、行方向及び列方向において、１０～５００μｍであり、一例としては１００μｍである。行方向がＸ軸方向であり、列方向がＹ軸方向である。
　ガラス基板３０は、互いに対向する主面３０ａと主面３０ｂとを有している。ガラス基板３０は、平面視で矩形形状を呈している。主面３０ｂは、半導体基板５０の主面１Ｎａと対向している。主面３０ａ及び主面３０ｂは、平坦である。ガラス基板３０と光検出基板１０とは、光学接着剤ＯＡにより光学的に接続されている。ガラス基板３０は、光検出基板１０上に直接形成されていてもよい。
　回路基板２０は、互いに対向する主面２０ａと主面２０ｂとを有している。回路基板２０は、平面視で矩形形状を呈している。光検出基板１０は、回路基板２０に接続されている。主面２０ａと主面１Ｎｂとが対向している。
　回路基板２０は、たとえば、ＡＳＩＣ（Application　Specific　Integrated　Circuit）を構成している。回路基板２０は、図２に示されるように、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、回路基板２０の主面２０ａ側に二次元配列されている。各信号処理部ＳＰは、バンプ電極ＢＥを通して、光検出基板１０に電気的に接続されている。
　半導体基板５０の側面１Ｎｃとガラス基板３０の側面３０ｃと回路基板２０の側面２０ｃとは、面一とされている。すなわち、平面視で、半導体基板５０の外縁と、ガラス基板３０の外縁と、回路基板２０の外縁とは、一致している。半導体基板５０の外縁と、ガラス基板３０の外縁と、回路基板２０の外縁とは、一致していなくてもよい。たとえば、平面視で、回路基板２０の面積が半導体基板５０及びガラス基板３０の各面積よりも大きくてもよい。この場合、回路基板２０の側面２０ｃは、半導体基板５０の側面１Ｎｃ及びガラス基板３０の側面３０ｃよりもＸＹ軸平面方向の外側に位置する。
　次に、図３～図５を参照して、光検出基板１０の構成を説明する。図３は、主面１Ｎｂに直交する方向から光検出基板１０の主面１Ｎｂを見た図である。主面１Ｎｂに直交する方向は、Ｚ軸方向に相当する。図４は、各画素Ｕに対応してパッド電極ＰＥ１及びバンプ電極ＢＥが設けられている領域を示している。図５は、後述する電極Ｅ２よりも上の層を排除した状態の１つの画素Ｕを示している。すなわち、図５では、電極Ｅ２よりも回路基板２０側に位置する層が排除されている。光検出基板１０は、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤと、複数のクエンチング抵抗２１と、パッド電極ＰＥ１，ＰＥ２とを有している。光検出基板１０には、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤ、複数のクエンチング抵抗２１、及び少なくとも１つのパッド電極ＰＥ１が、画素Ｕ毎に設けられている。本実施形態では、画素Ｕ毎に１つのパッド電極ＰＥ１が設けられている。
　複数のアバランシェフォトダイオードＡＰＤは、半導体基板５０に二次元配列されている。各アバランシェフォトダイオードＡＰＤは、主面１Ｎａ側から入射した光を受光する受光領域Ｓを有している。受光領域Ｓは、半導体基板５０の主面１Ｎｂ側に設けられている。図４及び図５に示されるように、光検出基板１０では、各画素Ｕが複数の受光領域Ｓを含んでいる。複数の受光領域Ｓは、各画素Ｕで、二次元配列されている。１つの画素Ｕ内での受光領域ＳのピッチＷＳは、行方向及び列方向において、５～５０μｍであり、一例としては２５μｍである。受光領域Ｓは、入射光に応じて電荷が発生する電荷発生領域である。電荷発生領域が、光感応領域に相当する。すなわち、受光領域Ｓは、光検出領域である。
　図５に示されるように、各受光領域Ｓは、Ｚ軸方向から見て矩形形状を呈している。半導体基板５０には、トレンチ１３が、Ｚ軸方向から見て、画素Ｕ毎に、受光領域Ｓを含む少なくとも１つの領域αを囲む。各画素Ｕでのトレンチ１３で囲まれた領域αの数は、各画素Ｕでの受光領域Ｓの数以下である。本実施形態では、トレンチ１３は、Ｚ軸方向から見て、画素Ｕ毎に、各受光領域Ｓの全周を囲むように主面１Ｎｂ側に形成されている。換言すれば、トレンチ１３は、Ｚ軸方向から見て、各受光領域Ｓの間を通るように格子状に設けられている。図５に示されている例では、各画素Ｕでの受光領域Ｓの数は１６個であり、各画素Ｕでのトレンチ１３で囲まれた領域αの数は１６個である。本実施形態では、各画素Ｕでのトレンチ１３で囲まれた領域αの数は、各画素Ｕでの受光領域Ｓの数と同じである。トレンチ１３は、主面１Ｎｂに開口している。トレンチ１３によって囲まれた領域αは、受光領域Ｓと同様に、Ｚ軸方向から見て矩形形状を呈している。
　トレンチ１３は、Ｚ軸方向から見て、画素Ｕ毎に、複数の受光領域Ｓを囲むように主面１Ｎｂ側に形成されてもよい。たとえば、トレンチ１３は、図６に示されているように、１つの画素Ｕを構成する全ての受光領域Ｓを纏めて囲ってもよい。換言すれば、トレンチ１３は、１つの画素Ｕを構成する複数の受光領域Ｓの間に形成されずに、１つの画素Ｕが形成されている領域の全周を囲むように形成されてもよい。図６に示されている例では、各画素Ｕでの受光領域Ｓの数は１６個であり、トレンチ１３は１６個の受光領域Ｓを纏めて囲っている。このため、各画素Ｕでのトレンチ１３で囲まれた領域αの数は１個である。この場合、各画素Ｕでのトレンチ１３で囲まれた領域αの数は、各画素Ｕでの受光領域Ｓの数より少ない。図６は、本実施形態の変形例に係る裏面入射型半導体光検出装置における光検出基板の概略拡大図であり、１つの画素Ｕを示している。
　トレンチ１３は、各画素Ｕで任意の数の受光領域Ｓを纏めて囲ってもよい。たとえば、トレンチ１３は、図６に示されている構成から更に、Ｚ軸方向から見て各画素Ｕを四分割するように設けられてもよい。この場合、トレンチ１３は、各画素Ｕでのトレンチ１３で囲まれた領域αの数は４個であり、各領域αにおいて４個の受光領域Ｓが纏めて囲われる。この場合も、各画素Ｕでのトレンチ１３で囲まれた領域αの数は、各画素Ｕでの受光領域Ｓの数より少ない。
　光検出基板１０は、画素Ｕ毎に、複数の電極Ｅ１と、電極Ｅ２とを有している。各電極Ｅ１は、対応する受光領域Ｓに接続されている。電極Ｅ１は、半導体基板５０の主面１Ｎｂ側に配置されており、受光領域Ｓの外側に延在している。電極Ｅ１は、クエンチング抵抗２１に接続されている。電極Ｅ１は、互いに対応する受光領域Ｓとクエンチング抵抗２１とを接続している。電極Ｅ１は、受光領域Ｓに接続される端部と、クエンチング抵抗２１に接続される端部とを有している。
　各クエンチング抵抗２１は、半導体基板５０の主面１Ｎｂ側に配置されている。クエンチング抵抗２１は、受光領域Ｓの外縁に沿って延在している。各クエンチング抵抗２１は、電極Ｅ１を通して、対応するアバランシェフォトダイオードＡＰＤの受光領域Ｓと電気的に直列接続されている。クエンチング抵抗２１は、パッシブクエンチング回路を構成している。クエンチング抵抗２１は、電極Ｅ１と電極Ｅ２に接続されている。クエンチング抵抗２１は、電極Ｅ１に接続される端部と、電極Ｅ２に接続される端部とを有している。
　電極Ｅ２は、Ｚ軸方向から見て１つの画素Ｕに含まれる複数の受光領域Ｓの間を通るように、格子状に設けられている。受光領域Ｓは、Ｚ軸方向から見て、電極Ｅ２に囲まれている。電極Ｅ２は、電極Ｅ１及びクエンチング抵抗２１を通して、１つの画素Ｕに含まれる全ての受光領域Ｓと電気的に接続されている。電極Ｅ２は、画素Ｕに対応するパッド電極ＰＥ１と接続されている。本実施形態では、電極Ｅ２は、対応する画素Ｕの中央に位置するパッド電極ＰＥ１と接続されている。以上の構成によって、１つの画素Ｕに含まれる全てのクエンチング抵抗２１は、電極Ｅ２によって、１つのパッド電極ＰＥ１に電気的に並列接続されている。各パッド電極ＰＥ１は、対応する画素Ｕに含まれる複数のアバランシェフォトダイオードＡＰＤと、電極Ｅ１、クエンチング抵抗２１及び電極Ｅ２を通して電気的に接続されている。換言すれば、各パッド電極ＰＥ１は、対応する画素Ｕに含まれる複数の受光領域Ｓ、電極Ｅ１、クエンチング抵抗２１及び電極Ｅ２を通して電気的に接続されている。
　複数のパッド電極ＰＥ１は、Ｚ軸方向から見て、複数の画素Ｕが二次元配列されている領域に位置している。各パッド電極ＰＥ１は、Ｚ軸方向から見て、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤのうち少なくとも１つのアバランシェフォトダイオードＡＰＤと重なるように、主面１Ｎｂ側に配置されている。本実施形態では、図４に示されているように、各パッド電極ＰＥ１は、矩形形状であり、１つの画素Ｕが有する１６のアバランシェフォトダイオードＡＰＤのうち、画素Ｕの中央に位置する４つのアバランシェフォトダイオードＡＰＤと重なるように配置されている。バンプ電極ＢＥは、Ｚ軸方向から見て、各パッド電極ＰＥ１の中央に配置されている。
　本実施形態では、各パッド電極ＰＥ１は、Ｚ軸方向から見て各画素Ｕの中央に位置する４つの受光領域Ｓを囲う電極Ｅ２と接している。パッド電極ＰＥ１は、図７に示されているように、画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤの全てと接していてもよい。この場合、各パッド電極ＰＥ１は、たとえば、Ｚ軸方向から見て、画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤの全てと重なるように、主面１Ｎｂ側に配置されてもよい。図７は、本実施形態の変形例に係る裏面入射型半導体光検出装置における光検出基板の概略拡大図である。
　パッド電極ＰＥ２は、主面１Ｎｂ側において、複数の画素Ｕが配置された領域から離間して配置されている。パッド電極ＰＥ２は、主面１Ｎａ側からアバランシェフォトダイオードＡＰＤに電圧を印加するためのコモン電極である。本実施形態では、図３に示されているように、パッド電極ＰＥ２は、矩形形状であり、主面１Ｎｂの四隅に配置されている。パッド電極ＰＥ２にも、バンプ電極ＢＥが配置されている。
　次に、図８を参照して、本実施形態に係る裏面入射型半導体光検出装置１の構成を説明する。図８は、裏面入射型半導体光検出装置の断面構成を示している。
　各アバランシェフォトダイオードＡＰＤは、Ｐ型の第一半導体領域ＰＡと、Ｐ型の第二半導体領域ＰＢと、Ｎ型の第三半導体領域ＮＡと、を有している。第一半導体領域ＰＡは、半導体基板５０の主面１Ｎｂ側に位置している。第二半導体領域ＰＢは、半導体基板５０の主面１Ｎａ側に位置している。第三半導体領域ＮＡは、第一半導体領域ＰＡ内に形成されている。第二半導体領域ＰＢの不純物濃度は、第一半導体領域ＰＡの不純物濃度よりも高い。受光領域Ｓは、第一半導体領域ＰＡと第三半導体領域ＮＡによって形成される。各アバランシェフォトダイオードＡＰＤは、主面１Ｎａ側から、第二半導体領域ＰＢであるＰ＋層、第一半導体領域ＰＡであるＰ－層、第三半導体領域ＮＡであるＮ＋層の順で構成されている。
　半導体基板５０には、第三半導体領域ＮＡを囲むように、トレンチ１３が形成されている。図８に示されるように、トレンチ１３は、Ｚ軸方向に第一半導体領域ＰＡを貫通して、第二半導体領域ＰＢに到達している。トレンチ１３には、芯材１３ａが配置されている。芯材１３ａは、高融点金属からなる。芯材１３ａは、たとえばタングステンからなる。トレンチ１３の表面は、第一半導体領域ＰＡよりも高い不純物濃度を有するＰ型の半導体層１５によって構成されている。すなわち、芯材１３ａは、半導体基板５０内において半導体層１５に覆っている。
　第一半導体領域ＰＡ、第三半導体領域ＮＡ、及びトレンチ１３の上には、絶縁層Ｌ１が配置されている。クエンチング抵抗２１は、絶縁層Ｌ１で覆われている。電極Ｅ２は、絶縁層Ｌ１上に配置されており、絶縁層Ｌ２で覆われている。パッド電極ＰＥ１は、絶縁層Ｌ２上に配置されている。絶縁層Ｌ２は、パッド電極ＰＥ１及びパッシベーション層Ｌ３によって覆われている。パッシベーション層Ｌ３は、パッド電極ＰＥ１の一部も覆っている。
　クエンチング抵抗２１は、電極Ｅ１を通して、第三半導体領域ＮＡに接続されている。クエンチング抵抗２１は、接続部Ｃ１を通して、対応する電極Ｅ２に接続されている。電極Ｅ２は、接続部Ｃ２を通して、対応するパッド電極ＰＥ１に接続されている。パッド電極ＰＥ１は、パッシベーション層Ｌ３から露出した部分でバンプ電極ＢＥに接続されている。
　本実施形態では、第二半導体領域ＰＢ上、すなわち、主面１Ｎａ上に光学接着剤ＯＡが配置されている。ガラス基板３０は、光学接着剤ＯＡによって半導体基板５０と接合されている。光学接着剤ＯＡは、たとえば、光透過性を有する樹脂である。
　電極Ｅ１，Ｅ２、パッド電極ＰＥ１，ＰＥ２、接続部Ｃ１、及び接続部Ｃ２は、金属からなる。電極Ｅ１，Ｅ２、パッド電極ＰＥ１，ＰＥ２、接続部Ｃ１、及び接続部Ｃ２は、たとえば、アルミニウム（Ａｌ）からなる。半導体基板５０がＳｉからなる場合には、電極材料として、アルミニウム以外に、たとえば、銅（Ｃｕ）からなる。電極Ｅ１，Ｅ２、パッド電極ＰＥ１、接続部Ｃ１、及び接続部Ｃ２は、一体に形成されていてもよい。電極Ｅ１，Ｅ２、パッド電極ＰＥ１、接続部Ｃ１、及び接続部Ｃ２は、たとえば、スパッタ法により形成される。
　半導体基板５０の材料にＳｉが用いられる場合、Ｐ型不純物にはＩＩＩ族元素が用いられ、Ｎ型不純物にはＶ族元素が用いられる。Ｐ型不純物のＩＩＩ族元素としては、たとえば、Ｂである。Ｎ型不純物のＶ族元素としては、たとえば、Ｐ又はＡｓである。半導体の導体型であるＮ型とＰ型とが互いに置換されている素子も、光検出基板１０と同様に、裏面入射型半導体光検出装置として機能する。これらの不純物の添加法には、たとえば、拡散法又はイオン注入法が用いられる。
　絶縁層Ｌ１，Ｌ２、及びパッシベーション層Ｌ３は、たとえば、ＳｉＯ２、ＳｉＮ、又は樹脂からなる。絶縁層Ｌ１，Ｌ２、及びパッシベーション層Ｌ３の形成方法には、熱酸化法、スパッタ法、ＣＶＤ法、又は樹脂コート法が用いられる。
　回路基板２０は、バンプ電極ＢＥによってパッド電極ＰＥ１と電気的に接続されている。各信号処理部ＳＰがパッド電極ＰＥ１に対応して配置されている電極を有しており、当該電極がバンプ電極ＢＥを通して対応するパッド電極ＰＥ１に電気的に接続されている。各アバランシェフォトダイオードＡＰＤから出力された信号は、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、パッド電極ＰＥ１、及びバンプ電極ＢＥを通して、対応する信号処理部ＳＰに導かれる。
　バンプ電極ＢＥは、不図示のＵＢＭ（Under　Bump　Metal）を介して、パッド電極ＰＥ１に形成される。ＵＢＭは、バンプ電極ＢＥと電気的及び物理的に接続が優れた材料からなる。ＵＢＭは、たとえば、無電解めっき法によって形成される。バンプ電極ＢＥは、たとえば、ハンダボールを搭載する手法、印刷法、又は電解めっきによって形成される。バンプ電極ＢＥは、たとえば、はんだ又はインジウムからなる。
　次に、図９を参照して、本実施形態の変形例に係る裏面入射型半導体光検出装置の構成について説明する。図９は、本実施形態の変形例に係る裏面入射型半導体光検出装置の断面構成を示す図である。図９に示されている光検出基板１０Ａは、以下の点で図８に示されている光検出基板１０と異なっている。光検出基板１０Ａは、電極Ｅ２、接続部Ｃ２、及び絶縁層Ｌ２を有していない。パッド電極ＰＥ１が、Ｚ軸方向から見て、画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤの全てと重なるように主面１Ｎｂ側に配置されている。図９に示されている光検出基板１０Ａでは、クエンチング抵抗２１は、電極Ｅ２を通さずに、接続部Ｃ１を通してパッド電極ＰＥ１に接続されている。この構成では、たとえば、１つ画素Ｕに接続されている全てのクエンチング抵抗２１が、接続部Ｃ１を通してパッド電極ＰＥ１に接続される。
　次に、図１０を参照して、本実施形態の変形例に係る裏面入射型半導体光検出装置の構成について説明する。図１０は、本実施形態の変形例に係る裏面入射型半導体光検出装置の断面構成を示す図である。図１０に示されている光検出基板１０Ｂは、以下の点で図８に示されている光検出基板１０と異なる。トレンチ１３が、半導体基板５０を貫通して主面１Ｎａに開口している。トレンチ１３に配置されている芯材１３ａに、接続部Ｃ３を通して電極Ｅ３が接続されている。電極Ｅ３は、パッド電極ＰＥ２と電気的に接続されていると共に、接続部Ｃ３及び芯材１３ａを通して第二半導体領域ＰＢにも電気的に接続されている。
　次に、図２及び図１１を参照して、本実施形態に係る回路基板の構成を説明する。図１１は、裏面入射型半導体光検出装置１の回路構成を示している。
　図２に示されるように、回路基板２０は、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、回路基板２０の主面２０ａ側に二次元配列されている。信号処理部ＳＰは、裏面入射型半導体光検出装置１に接続される後段回路に信号を出力する前段階で、対応するアバランシェフォトダイオードＡＰＤからの信号を処理するフロントエンド回路である。
　後段回路では、後段回路が有する受動素子に起因して、裏面入射型半導体光検出装置１の出力パルスが劣化するおそれがある。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号のパルス波形を後段回路に伝達するように構成されている。信号処理部ＳＰは、低インピーダンスであり、かつ、高い周波数応答を有する。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤの出力信号の高速な立ち上がりを後段回路に伝える。したがって、裏面入射型半導体光検出装置１の出力パルスの劣化が抑制される。信号処理部ＳＰの数は、各画素Ｕが有する複数の受光領域Ｓの数よりも多い。本実施形態では、信号処理部ＳＰの数は「１０２４」であり、各画素Ｕが有する受光領域Ｓの数は「１６」である。
　信号処理部ＳＰは、バンプ電極ＢＥに電気的に接続されている入力端を有している。各信号処理部ＳＰには、クエンチング抵抗２１、パッド電極ＰＥ１、及びバンプ電極ＢＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。各信号処理部ＳＰは、入力された出力信号を処理する。
　各信号処理部ＳＰは、ゲート接地回路３１と、カレントミラー回路３４と、コンパレータ３５とを有している。本実施形態では、ゲート接地回路３１及びカレントミラー回路３４は、ＰチャンネルＭＯＳ　ＦＥＴ（Metal-Oxide-Semiconductor　Field　Effect　Transistor）を有している。
　ゲート接地回路３１は、互いに対応するパッド電極ＰＥ１とカレントミラー回路３４との間に挿入されている。ゲート接地回路３１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路３１には、対応するパッド電極ＰＥ１を通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源３２が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのソースには、カレントミラー回路３４の入力端子が電気的に接続されている。
　カレントミラー回路３４は、ゲート接地回路３１と電気的に接続されている。カレントミラー回路３４には、ゲート接地回路３１からの出力信号が入力される。カレントミラー回路３４には、対応するパッド電極ＰＥ１を通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路３４に入力される。カレントミラー回路３４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。
　カレントミラー回路３４は、互いに対となるＰチャンネルＭＯＳ　ＦＥＴ３４ａ，３４ｂを含む。ＦＥＴ３４ａのドレインに、ゲート接地回路３１の出力端子が電気的に接続されている。ＦＥＴ３４ａのドレイン及びゲートは、短絡している。ＦＥＴ３４ａのゲートは、ＦＥＴ３４ｂのゲートと電気的に接続されている。ＦＥＴ３４ａ及びＦＥＴ３４ｂのソースは、接地されている。ＦＥＴ３４ｂのドレインは、抵抗３４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗３４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ３４ｂのドレインに電気的に接続されている。抵抗３４ｃは、ＦＥＴ３４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。
　コンパレータ３５は、第一及び第二入力端子と、出力端子とを有している。コンパレータ３５の第一入力端子は、カレントミラー回路３４の出力端子（ＦＥＴ３４ｂのドレイン）に電気的に接続されている。コンパレータ３５には、カレントミラー回路３４の出力信号が入力される。コンパレータ３５の第二入力端子には、可変電圧源３６が電気的に接続されている。コンパレータ３５の電源端子３５ａには、電圧源が電気的に接続されている。コンパレータ３５は、１つの画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応するデジタル信号を出力端子から出力する。
　各アバランシェフォトダイオードＡＰＤにおいて、Ｎ型とＰ型とが互いに置換されている場合、各信号処理部ＳＰは、図１２に示された回路構成を備えていてもよい。この場合、アバランシェフォトダイオードＡＰＤの極性がパッド電極ＰＥ１に対して反転する。信号処理部ＳＰは、カレントミラー回路３４に代えて、カレントミラー回路４４を有している。カレントミラー回路４４は、互いに対となるＮチャンネルＭＯＳ　ＦＥＴ４４ａ，４４ｂを有している。信号処理部ＳＰは、ゲート接地回路３１に代えて、ゲート接地回路４１を有している。ゲート接地回路４１は、ＰチャンネルＭＯＳ　ＦＥＴを有している。
　ゲート接地回路４１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路４１には、対応するパッド電極ＰＥ１を通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源４２が電気的に接続されている。定電流源４２と定電流源３２とは、電流の向きが逆である。ゲート接地回路４１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路４１が有するＦＥＴのソースには、カレントミラー回路４４の入力端子が電気的に接続されている。
　カレントミラー回路４４は、ゲート接地回路４１と電気的に接続されている。カレントミラー回路４４には、ゲート接地回路４１からの出力信号が入力される。カレントミラー回路４４には、対応するパッド電極ＰＥ１を通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路４４に入力される。カレントミラー回路４４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。
　ＦＥＴ４４ａのドレインに、ゲート接地回路４１の出力端子が電気的に接続されている。ＦＥＴ４４ａのドレイン及びゲートは短絡している。ＦＥＴ４４ａのゲートは、ＦＥＴ４４ｂのゲートと電気的に接続されている。ＦＥＴ４４ａ及びＦＥＴ４４ｂのソースは、接地されている。ＦＥＴ４４ｂのドレインは、抵抗４４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗４４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ４４ｂのドレインに電気的に接続されている。抵抗４４ｃは、ＦＥＴ４４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。
　再び図１１を参照して、本実施形態に係る裏面入射型半導体光検出装置１の動作を説明する。
　光検出基板１０では、各アバランシェフォトダイオードＡＰＤがガイガーモードで動作する。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧がアバランシェフォトダイオードＡＰＤのアノードとカソードとの間に印加される。逆方向電圧は、逆バイアス電圧ともいう。本実施形態では、アノードは第一半導体領域ＰＡであり、カソードは第三半導体領域ＮＡである。第一半導体領域ＰＡは、第二半導体領域ＰＢを通して、半導体基板５０の裏面側に配置された電極（図示省略）に電気的に接続されている。裏面側とは、主面１Ｎａ側である。半導体基板５０の裏面側に配置された電極は、パッド電極ＰＥ２に電気的に接続されている。第三半導体領域ＮＡは、電極Ｅ１に電気的に接続されている。たとえば、第一半導体領域ＰＡにはパッド電極ＰＥ２を通してマイナス電位が印加され、第三半導体領域ＮＡには電極Ｅ１を通してプラス電位が印加される。これらの電位の極性は相対的なものである。なお、図１０に示されている構成では、パッド電極ＰＥ２、電極Ｅ３、及び芯材１３ａを通して、第一半導体領域ＰＡに電位が印加される。
　アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、半導体基板内部で光電変換が行われて光電子が発生する。第一半導体領域ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は、第二半導体領域ＰＢと、半導体基板５０の裏面側に配置された上述した電極とを通って、回路基板２０に流れる。裏面側とは、主面１Ｎａ側である。第三半導体領域ＮＡには、バンプ電極ＢＥ、パッド電極ＰＥ１、電極Ｅ２、クエンチング抵抗２１、及び電極Ｅ１を通して回路基板２０から電子群が流れ込む。すなわち、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、パッド電極ＰＥ１、及びバンプ電極ＢＥを通して、電流信号が回路基板２０で検出される。換言すれば、光検出基板１０のいずれかの受光領域Ｓに光（フォトン）が入射すると、発生した光電子が増倍され、増倍された光電子による信号がバンプ電極ＢＥから取り出されて、対応する信号処理部ＳＰに入力される。信号処理部ＳＰは、入力された信号に対応するデジタルパルス信号を出力端子から出力する。
　以上説明したように、裏面入射型半導体光検出装置１では、上記半導体基板５０の主面１Ｎｂを開口するトレンチ１３が形成されている。トレンチ１３は、主面１Ｎｂに直交する方向から見て、画素Ｕ毎に、受光領域Ｓを含む少なくとも１つの領域αを囲む。このため、トレンチ１３によって、トレンチ１３で囲まれた領域αに位置する受光領域Ｓと、当該受光領域Ｓが位置する領域α外の受光領域Ｓとの間でクロストークを抑制することができる。たとえば、隣に位置するアバランシェフォトダイオードＡＰＤが発した光の受光によるクロストークを抑制することができる。各画素Ｕでのトレンチ１３で囲まれた領域αの数は、当該画素Ｕでの受光領域Ｓの数以下である。このため、上記クロストークの発生がトレンチ１３によって抑制されつつ、開口率も確保され得る。このため、上述した裏面入射型半導体光検出装置１は、微弱光の検出精度を確保することができる。
　図１０に示されている裏面入射型半導体光検出装置１では、トレンチ１３は、上記半導体基板５０を貫通して主面１Ｎａに開口している。この場合、隣に位置するアバランシェフォトダイオードＡＰＤが発した光の受光によるクロストークの発生が更に抑制され得る。
　図６に示されている裏面入射型半導体光検出装置１では、パッド電極ＰＥ１が、Ｚ軸方向から見て、画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤの全てと重なるように主面１Ｎｂ側に配置されている。このため、光検出基板１０に入射した光の主面１Ｎｂからの出射が抑制され得る。この結果、波長が長い光に対する感度が向上し得る。
　裏面入射型半導体光検出装置１では、トレンチ１３は、画素Ｕ毎に、当該画素Ｕが形成されている領域αを囲んでいる。このため、異なる画素Ｕ間で、上記クロストークの発生がトレンチ１３によって抑制され得る。
　裏面入射型半導体光検出装置１では、トレンチ１３は、画素Ｕ毎に、各受光領域Ｓを囲んでいる。この場合、各画素Ｕに含まれているアバランシェフォトダイオードＡＰＤ間の上記クロストークの発生が、トレンチ１３によって抑制され得る。各受光領域Ｓにおいて、空乏層の広がりが主面１Ｎｂと平行な方向において均一となり、各画素Ｕ内の光検出特性が均一になり得る。
　各画素Ｕでの光感度が低い場合、微弱光のイメージングは困難である。画素Ｕの受光面積が大きい場合、画素Ｕの受光面積が小さい場合に比して、画素Ｕでの光感度が確保される。イメージング対象としての微弱光は、たとえば、シングルフォトンを含む。しかしながら、画素Ｕの受光面積が大きい場合、以下の問題が生じるおそれがある。画素Ｕ間のピッチを狭くし難いので、イメージングにおいて十分な解像度が確保できない。各画素Ｕにおいて背景光が受光され易いので、背景光の受光量が大きい。検出対象である微弱光の受光量に対する背景光の受光量の割合が大きい場合、背景光の成分をカットし難い。フォトダイオードでのＰＮ接合容量が大きいので、微弱光を受光してから信号を出力するまでの応答速度が遅い。
　微弱光を検出するためにフォトダイオードに接続されたオペアンプ回路のゲインを高めるには、オペアンプ回路での応答速度の低下又は供給電力の増加が余儀なくされる。オペアンプ回路の応答速度が低下した場合、入力信号の立ち上がりの急峻さが、オペアンプ回路に接続される後段回路に正確に伝達されないおそれがある。オペアンプ回路の供給電力が増加した場合、装置全体での消費電力が膨大となる。
　裏面入射型半導体光検出装置１では、光検出基板１０が、二次元配列されている画素Ｕ毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを有している。複数の信号処理部ＳＰの数は、各画素Ｕの受光領域Ｓの数よりも多い。裏面入射型半導体光検出装置１では、各アバランシェフォトダイオードＡＰＤの内部増倍機能により、一般的なフォトダイオードが用いられた半導体光検出装置に比して、各画素での光感度が向上する。したがって、裏面入射型半導体光検出装置１は、イメージングでの解像度を向上するために各画素Ｕの受光面積が縮小されている場合でも、一般的なフォトダイオードが用いられた光検出装置では検出され難い微弱光を検出する。各画素ＵのアバランシェフォトダイオードＡＰＤの数は、複数の信号処理部ＳＰの数よりも少ない。裏面入射型半導体光検出装置１では、各画素ＵのアバランシェフォトダイオードＡＰＤの数が複数の信号処理部ＳＰの数以上である光検出装置に比して、１つのカレントミラー回路３４，４４に電気的に接続されるアバランシェフォトダイオードＡＰＤの数が少ない。したがって、各カレントミラー回路３４，４４の負担が軽減される。
　背景光は、微弱光に対するノイズである。各画素Ｕの受光面積が小さい場合、各画素Ｕの受光面積が大きい場合に比して、微弱光の受光量に対する背景光の受光量の割合が小さいので、１つの画素Ｕあたりの背景光の成分が少ない。また、各画素Ｕの受光面積が小さい場合、各画素ＵのアバランシェフォトダイオードＡＰＤのＰＮ接合容量の和も小さい。したがって、急峻な立ち上がりを有する出力信号が各アバランシェフォトダイオードＡＰＤから得られる。
　裏面入射型半導体光検出装置１では、各信号処理部ＳＰが、カレントミラー回路３４，４４を有している。裏面入射型半導体光検出装置１では、各アバランシェフォトダイオードＡＰＤが内部増倍機能を有しているので、信号処理部ＳＰでは、オペアンプ回路による増幅が不要である。カレントミラー回路３４，４４は、複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。カレントミラー回路３４，４４は、オペアンプ回路に比して、省電力であり、かつ、応答速度が速く、入力信号の情報を正確に伝達する。入力信号の情報は、たとえば、信号波形を含む。したがって、カレントミラー回路３４，４４は、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さを正確に伝達する。この結果、裏面入射型半導体光検出装置１は、微弱光を検出し、かつ、検出信号の時間分解能が高い。
　裏面入射型半導体光検出装置１では、上述したように、各画素Ｕの受光面積が縮小されている場合でも、一般的なフォトダイオードが用いられた光検出装置では検出され難い微弱光を検出する。このため、裏面入射型半導体光検出装置１では、画素数を増やすことが可能である。したがって、裏面入射型半導体光検出装置１の分解能は高い。
　裏面入射型半導体光検出装置１は、上述したように、微弱光を高精度かつ省電力で検出する。裏面入射型半導体光検出装置１では、カレントミラー回路３４，４４を有する信号処理部ＳＰの数が、各画素Ｕの受光領域Ｓの数よりも多い。裏面入射型半導体光検出装置１では、各アバランシェフォトダイオードＡＰＤの内部増倍機能により増幅された信号が得られると共に、回路に膨大な電流を流すことなく高い周波数応答特性が得られる。この結果、裏面入射型半導体光検出装置１では、光検出特性の向上と高いダイナミックレンジの実現とが両立される。光検出特性は、たとえば、光検出感度、時間分解能、空間分解能である。高精度とは、たとえば、信号のＳ／Ｎが高く、かつ、微弱な信号が検出されることを意味すると共に、時間分解能が高いことを意味する。
　光検出基板１０では、複数の画素ＵがＭ行Ｎ列に配置されている。回路基板２０では、複数の信号処理部ＳＰは、画素Ｕの配置に対応して、Ｍ行Ｎ列に配置されている。Ｍは２以上の整数であり、Ｎは２以上の整数である。裏面入射型半導体光検出装置１は、図１３に示されるように、行選択部６１、列選択部６３、及び読出部６５を備えている。行選択部６１、列選択部６３、及び読出部６５は、たとえば、回路基板２０に設けられている。信号処理部ＳＰは、行選択部６１から制御信号線を通して受け取った制御信号に基づいて、読出信号線に信号を出力する。信号処理部ＳＰから出力された信号は、読出信号線を通して読出部６５に入力される。行選択部６１は、制御部（不図示）から出力される行選択信号に基づいて、信号を出力する行を選択し、選択した行に含まれる信号処理部ＳＰに制御信号を出力する。行選択部６１は、たとえば、シフトレジスタ又はランダムアクセスデコーダを含む。読出部６５は、列選択部６３から制御信号線を通して受け取った制御信号に基づいて、信号処理部ＳＰから出力された信号を順次出力する。列選択部６３は、制御部から出力される列選択信号に基づいて、信号を出力する列を選択し、選択した列の信号を出力するように読出部６５に制御信号を出力する。読出部６５から出力される信号は、出力ポート６７を通して、回路基板２０から出力される。列選択部６３は、たとえば、シフトレジスタ又はランダムアクセスデコーダを含む。制御部は、回路基板２０に設けられていてもよく、回路基板２０とは別の基板に設けられていてもよい。
　以上のように、裏面入射型半導体光検出装置１では、各画素Ｕからの出力が対応する信号処理部ＳＰを通して順次読み出され、裏面入射型半導体光検出装置１の回路基板２０から出力される。したがって、裏面入射型半導体光検出装置１は、ガイガーモードで動作する受光領域Ｓを有するイメージセンサを構成する。裏面入射型半導体光検出装置１は、イメージセンサとしての空間分解能を維持しつつ、ダイナミックレンジを有する。これに対し、画素毎に単一の受光領域を有する単一光子アバランシェダイオード（ＳＰＡＤ）は、ダイナミックレンジを有さない。
　各信号処理部ＳＰは、ゲート接地回路３１，４１を有している。ゲート接地回路３１，４１は、パッド電極ＰＥ１とカレントミラー回路３４，４４との間に挿入されている。ゲート接地回路３１，４１には、対応するパッド電極ＰＥ１を通して、複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。カレントミラー回路３４，４４には、ゲート接地回路３１，４１からの出力信号が入力される。ゲート接地回路３１，４１の入力インピーダンスは、ゲート接地回路以外の読み出し回路の入力インピーダンスに比べて低い。したがって、ゲート接地回路３１，４１は、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さを正確に伝達する。この結果、各信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さをより一層正確に伝達する。
　各信号処理部ＳＰは、コンパレータ３５を有している。コンパレータ３５には、カレントミラー回路３４，４４からの出力信号が入力される。したがって、各信号処理部ＳＰは、コンパレータ３５に入力された信号のうち、所望のパルス波高を有する信号を検出する。コンパレータ３５により、たとえば、ダークカウントなどのノイズが適切に除去される。本実施形態では、コンパレータ３５の第二入力端子には、可変電圧源３６が接続されている。可変電圧源３６により、第二入力端子に印加される電圧が適切に調整される。したがって、信号処理部ＳＰでは、環境光に応じてノイズのパルス波高が変化する場合でも、目的の信号が検出される。目的の信号は、ノイズの波高を上回る波高値を有する。
　半導体基板５０には、トレンチ１３が、Ｚ軸方向から見て各受光領域Ｓの全周を囲むように形成されている。したがって、隣り合うアバランシェフォトダイオードＡＰＤ間の干渉が防止される。たとえば、ガイガーモードで動作するアバランシェフォトダイオードでは、なだれ増倍に続くキャリアの再結合による発光が起こり得る。アバランシェフォトダイオードＡＰＤは、隣に位置するアバランシェフォトダイオードＡＰＤが発した光を受光するおそれがある。裏面入射型半導体光検出装置１では、トレンチ１３により、アバランシェフォトダイオードＡＰＤが発した光が、隣に位置するアバランシェフォトダイオードＡＰＤに伝わることが抑制される。
　以上、本発明の好適な実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　たとえば、裏面入射型半導体光検出装置１は、コンパレータ３５を備えていなくてもよい。裏面入射型半導体光検出装置１は、コンパレータ３５の代わりに、インバータを備えていてもよい。この場合、カレントミラー回路３４，４４からの出力信号がインバータに入力される。裏面入射型半導体光検出装置１がインバータを備える場合、裏面入射型半導体光検出装置１の信号処理部ＳＰは、固定されたパルス波高以下のノイズが除去された所望の信号を検出する。
　ゲート接地回路３１，４１は、ＮチャンネルＭＯＳ　ＦＥＴとＰチャンネルＭＯＳ　ＦＥＴとのいずれを有していてもよい。
　カレントミラー回路３４が有するＦＥＴ３４ａ，３４ｂのサイズは、互いに異なってもよい。カレントミラー回路４４が有するＦＥＴ４４ａ，４４ｂのサイズも、互いに異なってもよい。互いに対となるＦＥＴ３４ａ，３４ｂ，４４ａ，４４ｂのサイズが異なる場合、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さが保たれると共に、出力が増幅され得る。この場合、カレントミラー回路３４，４４は、増幅回路を構成することができる。ＦＥＴのサイズは、ゲート長を意味する。
　上述した実施形態及び変形例では、トレンチ１３は、受光領域Ｓ毎に半導体基板５０に形成されている。クエンチング抵抗２１、パッド電極ＰＥ１、及び電極Ｅ２は、１つの絶縁層で覆われていてもよい。
　上述した実施形態及び変形例では、アバランシェフォトダイオードＡＰＤの１つの層構造が示されているが、アバランシェフォトダイオードＡＰＤの層構造はこれに限定されない。たとえば、第一半導体領域ＰＡと第二半導体領域ＰＢとが、互いに異なる導電型を有していてもよい。この場合、ＰＮ接合は、第一半導体領域ＰＡと第二半導体領域ＰＢとによって形成される。たとえば、第二半導体領域ＰＢは、不純物濃度が互いに異なる複数の半導体領域で構成されていてもよい。たとえば、アバランシェフォトダイオードＡＰＤは、第１導電型の半導体領域と、当該第１導電型の半導体領域内に位置し、かつ、当該第１導電型の半導体領域とｐｎ接合を形成する第２導電型の半導体領域と、を有していてもよい。本構成では、第２導電型の半導体領域が、受光領域である。第１導電型は、たとえばＮ型である。第２導電型は、たとえばＰ型である。
　上述した実施形態及び変形例では、光検出基板１０と回路基板２０とがバンプ電極ＢＥによって接続されているが、裏面入射型半導体光検出装置１の構成はこれに限定されない。すなわち、光検出基板１０のパッド電極ＰＥ１と回路基板２０の信号処理部ＳＰとがバンプ電極ＢＥを介さずに電気的に接続されてもよい。
　裏面入射型半導体光検出装置１は、ガラス基板３０を備えていなくてもよい。この場合、光検出基板１０を半導体基板５０がガラス基板３０に接合された状態で製造し、その後に、ガラス基板３０を半導体基板５０から取り除いてもよい。
　本実施形態及び変形例では、画素Ｕ毎に１つのパッド電極ＰＥ１が設けられているが、画素Ｕ毎に複数のパッド電極ＰＥ１が設けられていてもよい。この場合も、１つのパッド電極ＰＥ１に、複数のアバランシェフォトダイオードＡＰＤが電気的に接続される。たとえば、１つの画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤの一部が１つのパッド電極ＰＥ１に接続され、残りのアバランシェフォトダイオードＡＰＤが異なるパッド電極ＰＥ１に接続されていてもよい。この場合も、１つの画素Ｕが有するアバランシェフォトダイオードＡＰＤの数よりも、当該画素Ｕが有するパッド電極ＰＥ１の数の方が少ない。この場合、各画素Ｕが有する複数のパッド電極ＰＥ１は、１つの信号処理部ＳＰと電気的に接続される。
　信号処理部ＳＰは、カレントミラー回路３４，４４を含まずに、増幅回路として機能するフロントエンド回路であってもよい。
　本発明は、微弱光を検出する裏面入射型半導体光検出装置に利用することができる。
　１…裏面入射型半導体光検出装置、１０…光検出基板、２０…回路基板、２１…クエンチング抵抗、３１，４１…ゲート接地回路、３４，４４…カレントミラー回路、３５…コンパレータ、５０…半導体基板、１Ｎａ，１Ｎｂ、２０ａ…主面、ＡＰＤ…アバランシェフォトダイオード、Ｓ…受光領域、Ｕ…画素、ＰＥ１…パッド電極、ＳＰ…信号処理部。

Claims (8)

  1. 　裏面入射型半導体光検出装置であって、
    　互いに対向する第一主面及び第二主面を有している半導体基板を有すると共に、前記半導体基板に二次元配列されている複数の画素を有する光検出基板と、
    　前記光検出基板に接続されていると共に、対応する前記画素からの出力信号を処理する複数の信号処理部を有する回路基板と、を備え、
    　前記光検出基板は、前記画素毎に、
    　　前記半導体基板の前記第一主面側に設けられた受光領域をそれぞれ有していると共に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、
    　　前記半導体基板の前記第一主面側に配置されていると共に、対応する前記アバランシェフォトダイオードに電気的に直列接続されている複数のクエンチング抵抗と、
    　　前記半導体基板の前記第一主面側に配置されていると共に、前記複数のクエンチング抵抗に電気的に接続されているパッド電極と、
    を有し、
    　前記複数のアバランシェフォトダイオードの前記受光領域は、前記画素毎で、二次元配列されており、
    　前記半導体基板には、前記第一主面に開口するトレンチが形成されており、
    　前記トレンチは、前記第一主面に直交する方向から見て、前記画素毎に、前記受光領域を含む少なくとも１つの領域を囲み、
    　各前記信号処理部は、対応する前記パッド電極を通して前記複数のアバランシェフォトダイオードが電気的に接続されていると共に前記複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力するフロントエンド回路であり、
    　前記回路基板が有している前記複数の信号処理部の数は、各前記画素での前記受光領域の数よりも多く、
    　各前記画素での前記トレンチで囲まれた領域の数は、当該画素での前記受光領域の数以下であり、
    　前記第二主面が前記半導体基板への光入射面である。
  2. 　請求項１に記載の裏面入射型半導体光検出装置であって、
    　前記トレンチは、前記半導体基板を貫通して前記第二主面に開口している。
  3. 　請求項１又は２に記載の裏面入射型半導体光検出装置であって、
    　前記パッド電極は、前記第一主面に直交する方向から見て、前記画素が有する前記複数のアバランシェフォトダイオードの全てと重なるように前記第一主面側に配置されている。
  4. 　請求項１～３のいずれか一項に記載の裏面入射型半導体光検出装置であって、
    　前記トレンチは、前記第一主面に直交する方向から見て、前記画素毎に、当該画素が形成されている領域を囲んでいる。
  5. 　請求項１～４のいずれか一項に記載の裏面入射型半導体光検出装置であって、
    　前記トレンチは、前記第一主面に直交する方向から見て、前記画素毎に、各前記受光領域を囲んでいる。
  6. 　請求項１～５のいずれか一項に記載の裏面入射型半導体光検出装置であって、
    　各前記信号処理部は、対応する前記パッド電極を通して前記複数のアバランシェフォトダイオードが電気的に接続されていると共に前記複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力するカレントミラー回路を有している。
  7. 　請求項６に記載の裏面入射型半導体光検出装置であって、
    　各前記信号処理部は、対応する前記パッド電極と前記カレントミラー回路との間に挿入されていると共に、対応する前記パッド電極を通して前記複数のアバランシェフォトダイオードからの出力信号が入力されるゲート接地回路を更に有し、
    　前記カレントミラー回路には、前記ゲート接地回路からの出力信号が入力される。
  8. 　請求項６又は７に記載の裏面入射型半導体光検出装置であって、
    　各前記信号処理部は、前記カレントミラー回路からの出力信号が入力されるコンパレータを更に有する。
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