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WO2019202430A1 - 半導体装置 - Google Patents

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WO2019202430A1
WO2019202430A1 PCT/IB2019/052855 IB2019052855W WO2019202430A1 WO 2019202430 A1 WO2019202430 A1 WO 2019202430A1 IB 2019052855 W IB2019052855 W IB 2019052855W WO 2019202430 A1 WO2019202430 A1 WO 2019202430A1
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WO
WIPO (PCT)
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region
layer
semiconductor layer
insulating layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB2019/052855
Other languages
English (en)
French (fr)
Inventor
山崎舜平
岡崎健一
神長正美
島行徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2020514791A priority Critical patent/JP7275112B2/ja
Priority to US17/043,232 priority patent/US11552111B2/en
Publication of WO2019202430A1 publication Critical patent/WO2019202430A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/14—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the electroluminescent material, or by the simultaneous addition of the electroluminescent material in or onto the light source
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10P30/22—

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • One embodiment of the present invention relates to a display device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device or a display device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices, input / output devices, and driving methods thereof , Or a method for producing them, can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • An oxide semiconductor using a metal oxide has attracted attention as a semiconductor material applicable to a transistor.
  • a plurality of oxide semiconductor layers are stacked, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the proportion of indium is the proportion of gallium.
  • a semiconductor device is disclosed in which the field effect mobility (which may be simply referred to as mobility or ⁇ FE) is increased by increasing the field effect mobility.
  • a metal oxide that can be used for a semiconductor layer can be formed by a sputtering method or the like, it can be used for a semiconductor layer of a transistor included in a large display device.
  • a transistor using a metal oxide has higher field-effect mobility than that of using amorphous silicon, and thus a high-performance display device provided with a driver circuit can be realized.
  • Patent Document 2 has a low resistance region including at least one of a group consisting of aluminum, boron, gallium, indium, titanium, silicon, germanium, tin, and lead as a dopant in the source region and the drain region.
  • a thin film transistor to which an oxide semiconductor film is applied is disclosed.
  • Semiconductor devices require a plurality of transistors having different functions depending on the application used and the required electrical characteristics. Therefore, it is desirable to make transistors separately so as to have the required characteristics.
  • an object is to provide a semiconductor device including a transistor with low parasitic capacitance and a transistor with high on-state current. Another object is to provide a semiconductor device with favorable electrical characteristics. In particular, an object is to provide a semiconductor device capable of flowing a large current. Another object is to provide a semiconductor device with stable electrical characteristics. Another object is to provide a highly reliable semiconductor device. Another object is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor over an insulating surface.
  • the first transistor includes a first insulating layer, a first semiconductor layer on the first insulating layer, a second insulating layer on the first semiconductor layer, and a second insulating layer.
  • a first conductive layer overlapping with the first semiconductor layer.
  • the first insulating layer has a shape in which a portion overlapping the first semiconductor layer protrudes in the thickness direction, and the first insulating layer overlaps the first semiconductor layer and the first region overlapping the first semiconductor layer. And a second region having a thickness smaller than that of the first region.
  • the first conductive layer has a portion where the lower surface of the first conductive layer is positioned lower than the lower surface of the first semiconductor layer on the second region.
  • the second transistor overlaps with the second semiconductor layer with the second semiconductor layer over the first insulating layer, the second insulating layer over the second semiconductor layer, and the second insulating layer interposed therebetween. And a third conductive layer overlapping with the second semiconductor layer with the first insulating layer interposed therebetween.
  • the first insulating layer has a shape in which a portion overlapping the second semiconductor layer protrudes in the thickness direction, a third region overlapping the second semiconductor layer, and a portion overlapping the second semiconductor layer. And a fourth region having a thickness smaller than that of the third region.
  • the second conductive layer has a portion where the lower surface of the second conductive layer is positioned lower than the lower surface of the second semiconductor layer on the fourth region.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor over an insulating surface.
  • the first transistor includes a first insulating layer, a first semiconductor layer on the first insulating layer, a second insulating layer on the first semiconductor layer, and a second insulating layer.
  • a first conductive layer overlapping with the first semiconductor layer.
  • the first insulating layer has a shape in which a portion overlapping the first semiconductor layer protrudes in the thickness direction, and the first insulating layer overlaps the first semiconductor layer and the first region overlapping the first semiconductor layer. And a second region having a thickness smaller than that of the first region.
  • the first conductive layer has a portion where the lower surface of the first conductive layer is positioned lower than the lower surface of the first semiconductor layer on the second region.
  • the second insulating layer is in contact with the side surface of the first region, the upper surface of the second region, and the upper surface and side surfaces of the first semiconductor layer.
  • the second transistor overlaps with the second semiconductor layer with the second semiconductor layer over the first insulating layer, the second insulating layer over the second semiconductor layer, and the second insulating layer interposed therebetween. And a third conductive layer overlapping with the second semiconductor layer with the first insulating layer interposed therebetween.
  • the first insulating layer has a shape in which a portion overlapping the second semiconductor layer protrudes in the thickness direction, a third region overlapping the second semiconductor layer, and a portion overlapping the second semiconductor layer. And a fourth region having a thickness smaller than that of the third region.
  • the second conductive layer has a portion where the lower surface of the second conductive layer is positioned lower than the lower surface of the second semiconductor layer on the fourth region. The second insulating layer is in contact with the side surface of the third region, the upper surface of the fourth region, and the upper surface and side surfaces of the second semiconductor layer.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor over an insulating surface.
  • the first transistor includes a first insulating layer, a first semiconductor layer on the first insulating layer, a second insulating layer on the first semiconductor layer, and a second insulating layer.
  • a first conductive layer overlapping with the first semiconductor layer.
  • the first insulating layer has a shape in which a portion overlapping the first semiconductor layer protrudes in the thickness direction, and the first insulating layer overlaps the first semiconductor layer and the first region overlapping the first semiconductor layer. And a second region having a thickness smaller than that of the first region.
  • the first conductive layer has a portion where the lower surface of the first conductive layer is positioned lower than the lower surface of the first semiconductor layer on the second region.
  • the second insulating layer substantially matches the shape of the top surface of the first conductive layer.
  • the second transistor overlaps with the second semiconductor layer with the second semiconductor layer over the first insulating layer, the third insulating layer over the second semiconductor layer, and the third insulating layer interposed therebetween.
  • the fourth region has a shape that partly protrudes in the thickness direction, overlaps with the second semiconductor layer, and does not overlap with the second semiconductor layer and is thinner than the third region. And a region.
  • the second conductive layer has a portion where the lower surface of the second conductive layer is positioned lower than the lower surface of the second semiconductor layer on the fourth region.
  • the top surface shape of the third insulating layer substantially matches that of
  • the first semiconductor layer has a fifth region that does not overlap with the first conductive layer
  • the second semiconductor layer has a sixth region that does not overlap with the second conductive layer.
  • the fifth region and the sixth region preferably include the first element, and the first element is preferably one or more of phosphorus, boron, magnesium, aluminum, or silicon.
  • the first semiconductor layer and the second semiconductor layer include a metal oxide, and the fifth region and the sixth region have a bond between the first element and oxygen.
  • the semiconductor device further includes a fourth insulating layer, the first semiconductor layer includes a fifth region that does not overlap with the first conductive layer, and the second semiconductor layer includes the second conductive layer.
  • the fourth insulating layer preferably contains nitride.
  • the fourth insulating layer includes one or more elements selected from aluminum, titanium, tantalum, tungsten, chromium, or ruthenium and nitrogen, and the fifth region and the sixth region are The presence of metallic indium is preferred.
  • the fourth insulating layer preferably contains silicon, nitrogen, and hydrogen.
  • the thickness of the first region is preferably 1.2 times or more and 10 times or less of the thickness of the second region.
  • the side surface of the first region has a shape in which the gradient continuously changes from the portion in contact with the lower end of the first semiconductor layer to the second region, and the side surface of the third region
  • the first conductive layer has a portion whose upper surface is positioned lower than the lower surface of the first semiconductor layer, and the second conductive layer has an upper surface that is the lower surface of the second semiconductor layer. It is preferable to have a portion located lower than the lower portion.
  • the first semiconductor layer has a stacked structure in which a first metal oxide film and a second metal oxide film are stacked in this order. 3 metal oxide film and the fourth metal oxide film are stacked in this order, and the second metal oxide film and the fourth metal oxide film are formed of the first metal oxide film. It is preferable that the crystallinity is higher than that of the physical film and the third metal oxide film.
  • the above-described semiconductor device preferably includes a pixel portion and a driver circuit portion, the pixel portion includes a first transistor, and the driver circuit portion includes a second transistor.
  • a semiconductor device including a transistor with low parasitic capacitance and a transistor with high on-state current can be provided.
  • a semiconductor device with favorable electrical characteristics can be provided.
  • a semiconductor device capable of flowing a large current can be provided.
  • a semiconductor device with stable electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a novel semiconductor device can be provided.
  • 2 shows a configuration example of a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 4A and 4B illustrate a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate a method for manufacturing a semiconductor device.
  • (A), (B), (C) Top view of a display device. Sectional drawing of a display apparatus. Sectional drawing of a display apparatus. Sectional drawing of a display apparatus. Sectional drawing of a display apparatus. Sectional drawing of a display apparatus. Sectional drawing of a display apparatus.
  • (A) A block diagram of a display device.
  • (B), (C) The circuit diagram of a display apparatus.
  • (D) The circuit diagram of a display apparatus.
  • (B) A timing chart of the display device.
  • (A), (B) The structural example of a display module.
  • the functions of the source and drain of a transistor may be interchanged when the polarity of the transistor or the direction of current changes in circuit operation.
  • the terms “source” and “drain” can be used interchangeably.
  • the channel length direction of a transistor refers to one of directions parallel to a straight line connecting the source region and the drain region with the shortest distance. That is, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is on.
  • the channel width direction is a direction orthogonal to the channel length direction. Note that depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be determined as one.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • film and “layer” can be interchanged.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film”.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the voltage V gs between the gate and the source is lower than the threshold voltage V th in the n-channel transistor (in the case of the p-channel transistor, higher than V th ) unless otherwise specified.
  • a display panel which is one embodiment of a display device has a function of displaying (outputting) an image or the like on a display surface. Therefore, the display panel is one mode of the output device.
  • a display panel substrate is attached with a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package), or the substrate is integrated with a COG (Chip On Glass) method.
  • a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package)
  • COG Chip On Glass
  • a display panel module is mounted with a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package)
  • COG Chip On Glass
  • the touch panel which is one embodiment of the display device has a function of displaying an image or the like on the display surface, and a touched object such as a finger or a stylus touching, pressing, or approaching the display surface. And a function as a touch sensor to detect. Accordingly, the touch panel is an embodiment of an input / output device.
  • the touch panel can also be called, for example, a display panel with a touch sensor (or display device) or a display panel with a touch sensor function (or display device).
  • the touch panel can be configured to include a display panel and a touch sensor panel.
  • the display panel may have a function as a touch sensor inside or on the surface.
  • a connector or IC mounted on a touch panel substrate may be referred to as a touch panel module, a display module, or simply a touch panel.
  • One embodiment of the present invention is a semiconductor device that includes a first transistor and a second transistor, and the first transistor and the second transistor are provided over the same insulating surface.
  • the first transistor and the second transistor have different structures.
  • the first transistor has a single gate structure having a gate electrode on a channel formation region of a semiconductor layer
  • the second transistor has a dual gate structure having gate electrodes above and below the channel formation region.
  • the first transistor can be a transistor with low parasitic capacitance
  • the second transistor can be a transistor with high on-state current.
  • transistors having different structures can be provided over the same insulating surface, and different functions can be given to the transistors.
  • transistors with different structures can be manufactured through substantially the same process, and a semiconductor device having transistors with different structures can be manufactured with high productivity.
  • semiconductor devices having various circuits can be manufactured with high productivity.
  • a first transistor with low parasitic capacitance is applied to one of transistors provided in a pixel portion, and an on-current is high in one of transistors provided in a driver circuit portion.
  • a second transistor can be applied.
  • the first transistor with low parasitic capacitance for the pixel portion in a large display device or a high-definition display device, signal delay can be reduced and display unevenness can be suppressed.
  • the second transistor with high on-state current for the driver circuit portion a display device capable of high-speed operation can be provided.
  • Each of the first transistor and the second transistor includes an insulating layer, a semiconductor layer in which a channel is formed on the insulating layer, a first gate insulating layer on the semiconductor layer, and a first gate insulating layer on the first gate insulating layer.
  • 1 is a transistor having one gate electrode.
  • the second transistor further includes a second gate electrode overlapping with the semiconductor layer with the insulating layer interposed therebetween.
  • the insulating layer functions as a second gate insulating layer.
  • the semiconductor layer preferably includes a metal oxide exhibiting semiconductor characteristics (hereinafter also referred to as an oxide semiconductor).
  • the insulating layer has a first region overlapping with the semiconductor layer and a second region other than the first region. Further, the thickness of the first region is thicker than the thickness of the second region. In other words, the insulating layer has a convex portion in which the first region protrudes more in the thickness direction than the second region. At this time, the semiconductor layer is provided on the convex portion of the first region of the first insulating layer.
  • the side surface of the first region of the insulating layer (that is, the outer edge of the convex portion) preferably has a tapered shape.
  • the angle formed between the side surface of the first region and the upper surface of the second region is greater than 90 ° and less than 180 °, preferably 100 ° to 170 °, more preferably 110 ° to 160 °. .
  • the side surface of the first region of the insulating layer has a shape in which the gradient continuously changes from the portion in contact with the lower end of the semiconductor layer to the second region. Therefore, the coverage of the first gate insulating layer, the first gate electrode, and the like covering the semiconductor layer and the insulating layer can be further improved.
  • the first gate insulating layer and the first gate electrode are formed in the channel width direction of the first transistor and the second transistor, the upper surface and the side surface of the semiconductor layer, the side surface of the first region of the insulating layer, and It is provided so as to cover the upper surface of the second region.
  • the lower surface of the first gate electrode in the portion overlapping with the second region is positioned below the lower surface of the semiconductor layer on the first region.
  • the difference in thickness between the first region and the second region of the insulating layer can be controlled in consideration of the thickness of the gate insulating layer and the like.
  • the difference in thickness between the first region and the second region is at least larger than the thickness of the gate insulating layer.
  • the thickness of the first region is 1.2 times or more, preferably 1.5 times or more, more preferably 2 times or more, and further preferably 2.5 times or more the thickness of the second region.
  • the thickness can be 10 times or less.
  • the difference between the thickness of the first region and the thickness of the second region is 1 time or more, preferably 1.2 times or more, more preferably 1.5 times or more, more preferably, the thickness of the gate insulating layer. It is preferable that the insulating layer is processed so that it is preferably 2 times or more and 20 times or less.
  • the second transistor further includes a second gate electrode, can electrically surround the semiconductor layer with an electric field generated by the pair of gate electrodes, and has a higher on-state current than the first transistor. be able to.
  • the first transistor has a smaller gate capacitance than the second transistor, and thus can be a transistor that can operate at high speed.
  • a transistor that can be used in the semiconductor device of one embodiment of the present invention is described below with reference to drawings.
  • two types of transistors having different structures will be described.
  • components common to the two transistors are denoted by the same reference numerals, and redundant description may be omitted.
  • FIG. 1A A top view of the transistor 100 is shown in FIG. 1A, and a top view of the transistor 100A is shown in FIG. Note that in FIGS. 1A and 1B, some components (insulating layers and the like) of the transistor 100 and the transistor 100A are not illustrated. As for the top view of the transistor, in the subsequent drawings, as in FIGS. 1A and 1B, some components are omitted.
  • FIG. 2A1 and 2B1 are cross-sectional views of the transistor 100.
  • FIG. 2A1 corresponds to a cross-sectional view of the cross section taken along the dashed-dotted line A1-A2 in FIG. 1A
  • FIG. 2B1 is cut along the dashed-dotted line B1-B2 in FIG. It corresponds to a sectional view of the surface.
  • the direction of dashed-dotted line A1-A2 corresponds to the channel length direction of transistor 100
  • the direction of dashed-dotted line B1-B2 corresponds to the channel width direction of transistor 100.
  • the transistor 100 and the transistor 100A are transistors that can be formed on the same substrate 102 through the same process.
  • the transistor 100A is mainly different from the transistor 100 in that the conductive layer 106 is provided between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 includes a channel formation region of the semiconductor layer 108 and a region overlapping with the conductive layer 112.
  • the transistor 100 is provided over the substrate 102 and includes an insulating layer 103, a semiconductor layer 208, an insulating layer 110, a metal oxide layer 214, a conductive layer 212, an insulating layer. Layer 118 and the like.
  • the island-shaped semiconductor layer 208 is provided over the insulating layer 103.
  • the insulating layer 110 is provided in contact with the upper surface of the insulating layer 103 and the upper surface and side surfaces of the semiconductor layer 208.
  • the metal oxide layer 214 and the conductive layer 212 are provided in this order on the insulating layer 110 and overlap with the semiconductor layer 208.
  • the metal oxide layer 214 and the conductive layer 212 are provided so that their upper surface shapes substantially coincide in plan view.
  • the insulating layer 118 is provided to cover the upper surface and side surfaces of the conductive layer 212, the side surfaces of the metal oxide layer 214, and the upper surface of the insulating layer 110.
  • the top surface shape is approximately the same” means that at least a part of the contour overlaps between the stacked layers.
  • the case where the upper layer and the lower layer are processed by the same mask pattern or a part thereof by the same mask pattern is included.
  • the contours do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer.
  • Part of the conductive layer 212 functions as a gate electrode.
  • a part of the insulating layer 110 functions as a gate insulating layer.
  • a portion of the semiconductor layer 208 that overlaps with the conductive layer 212 functions as a channel formation region.
  • the transistor 100 is a so-called single gate top-gate transistor in which a gate electrode is provided over the semiconductor layer 208.
  • the transistor 100 may include a conductive layer 220a and a conductive layer 220b over the insulating layer 118.
  • the conductive layer 220a and the conductive layer 220b function as a source electrode or a drain electrode.
  • the conductive layer 220a and the conductive layer 220b are electrically connected to a region 208N described later through an opening 241a or an opening 241b provided in the insulating layer 118, respectively.
  • the semiconductor layer 208 preferably contains a metal oxide.
  • the semiconductor layer 208 includes indium and M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, One or more selected from hafnium, tantalum, tungsten, or magnesium) and zinc are preferable.
  • M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • the semiconductor layer 208 is preferably formed using an oxide containing indium, gallium, and zinc.
  • the semiconductor layer 208 may have a stacked structure in which layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations are stacked.
  • the metal oxide layer 214 located between the insulating layer 110 and the conductive layer 212 functions as a barrier film that prevents oxygen contained in the insulating layer 110 from diffusing to the conductive layer 212 side. Further, the metal oxide layer 214 also functions as a barrier film that prevents hydrogen and water contained in the conductive layer 212 from diffusing to the insulating layer 110 side.
  • a material that hardly transmits oxygen and hydrogen more than the insulating layer 110 can be used.
  • the metal oxide layer 214 can prevent oxygen from diffusing from the insulating layer 110 to the conductive layer 212 even when a metal material that easily absorbs oxygen, such as aluminum or copper, is used for the conductive layer 212. . Further, even when the conductive layer 212 contains hydrogen, diffusion of hydrogen from the conductive layer 212 to the semiconductor layer 208 through the insulating layer 110 can be prevented. As a result, the carrier density in the channel formation region of the semiconductor layer 208 can be extremely low.
  • the metal oxide layer 214 an insulating material or a conductive material can be used. In the case where the metal oxide layer 214 has an insulating property, it functions as a part of the gate insulating layer. On the other hand, when the metal oxide layer 214 has conductivity, it functions as a part of the gate electrode.
  • a conductive oxide such as indium oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • a conductive oxide containing indium is preferable because of its high conductivity.
  • an oxide material containing one or more of the same elements as the semiconductor layer 208 is preferably used.
  • an oxide semiconductor material that can be used for the semiconductor layer 208 is preferably used.
  • the field-effect mobility of the transistor 100 can be increased by using a material whose indium composition is higher than that of the metal oxide layer 214 for the semiconductor layer 208.
  • the metal oxide layer 214 is preferably formed using a sputtering apparatus.
  • oxygen can be preferably added to the insulating layer 110 or the semiconductor layer 208 by being formed in an atmosphere containing oxygen gas.
  • the semiconductor layer 208 has a channel formation region that overlaps with the conductive layer 212 with the insulating layer 110 interposed therebetween.
  • the semiconductor layer 208 includes a pair of regions 208N that sandwich the channel formation region.
  • the region 208N is a region having a lower resistance than the channel formation region and functions as a source region or a drain region of the transistor 100.
  • the region 208N can also be referred to as a region having a lower resistance than the channel formation region, a region with a high carrier concentration, a region with a high oxygen defect density, a region with a high impurity concentration, or an n-type region.
  • the region 208N of the semiconductor layer 208 is a region containing an impurity element.
  • the impurity element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, or a rare gas.
  • typical examples of rare gases include helium, neon, argon, krypton, and xenon. In particular, it preferably contains boron or phosphorus. Two or more of these elements may be included.
  • the insulating layer 110 has a region in contact with the channel formation region of the semiconductor layer 208, that is, a region overlapping with the conductive layer 212. In addition, the insulating layer 110 has a region that is in contact with the low-resistance region 208N of the semiconductor layer 208 and does not overlap with the conductive layer 212.
  • an oxide film is preferably used for the insulating layers 103 and 110 in contact with the channel formation region of the semiconductor layer 208.
  • an oxide film such as a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film can be used. Accordingly, oxygen released from the insulating layers 103 and 110 can be supplied to the channel formation region of the semiconductor layer 208 by heat treatment or the like in the manufacturing process of the transistor 100, so that oxygen vacancies in the semiconductor layer 208 can be reduced. .
  • FIG. 3 shows an enlarged cross-sectional view of a region P surrounded by an alternate long and short dash line in FIG. 2 (A1).
  • the insulating layer 110 has a region 110d containing the impurity element described above.
  • the region 110d is located at least near the interface with the region 208N.
  • the region 110 d is also located at least near the interface with the insulating layer 103 in a region where the semiconductor layer 208 is not provided and a region where the semiconductor layer 208 is not overlapped with the conductive layer 212.
  • the region 110 d is preferably not provided in a portion in contact with the channel formation region of the semiconductor layer 208.
  • the insulating layer 103 has a region 103 d containing the above-described impurity element in the vicinity of the interface in contact with the insulating layer 110. As shown in FIG. 3, the region 103d may also be provided near the interface in contact with the region 208N. At this time, the impurity concentration of the portion overlapping with the region 208N is lower than that of the portion in contact with the insulating layer 110.
  • the impurity concentration in the region 208N has a concentration gradient such that the closer to the insulating layer 110, the higher the concentration. Accordingly, the upper portion of the region 208N has a lower resistance, so that the contact resistance with the conductive layer 220a (or the conductive layer 220b) can be more effectively reduced. Further, since the total amount of impurity elements in the region 208N can be reduced as compared with the case where the concentration is uniform over the entire region 208N, the amount of impurities that can diffuse into the channel formation region due to the influence of heat or the like during the manufacturing process. Can be kept low.
  • the impurity concentration in the region 110d has a concentration gradient such that the concentration becomes higher as it is closer to the semiconductor layer 208.
  • the above-described region 110d to which the impurity element is added can suppress release of oxygen compared to other regions. Therefore, the region 110d located in the vicinity of the interface between the insulating layer 110 and the region 208N functions as a blocking layer for oxygen, and oxygen supplied to the region 208N can be effectively reduced.
  • the treatment for adding an impurity element to the region 208N and the region 110d can be performed using the conductive layer 212 as a mask.
  • the region 110d can be formed in a self-aligned manner simultaneously with the formation of the region 208N.
  • the region 110d is formed in the vicinity of the semiconductor layer 208 in the insulating layer 110 in order to exaggerately indicate that the high impurity concentration portion of the insulating layer 110 is positioned in the vicinity of the interface with the semiconductor layer 208.
  • the hatching pattern is shown in FIG. 1, the impurity element is actually included in the entire thickness direction of the insulating layer 110.
  • the region 208N and the region 110d each have an impurity concentration of 1 ⁇ 10 19 atoms / cm 3 or more, 1 ⁇ 10 23 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or more, and 5 ⁇ 10 22 atoms / cm 3. It is preferable to include a region of cm 3 or less, more preferably 1 ⁇ 10 20 atoms / cm 3 or more and 1 ⁇ 10 22 atoms / cm 3 or less. In addition, it is preferable that the region 208N have a portion with a higher impurity concentration than the region 110d of the insulating layer 110 because the electrical resistance of the region 208N can be more effectively reduced.
  • the concentration of impurities contained in the region 208N and the region 110d is analyzed by an analysis method such as secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or the like. can do.
  • SIMS secondary ion mass spectrometry
  • XPS X-ray photoelectron spectroscopy
  • concentration distribution in the depth direction can be known by combining ion sputtering from the front side or the back side and XPS analysis.
  • the impurity element is preferably present in an oxidized state.
  • an easily oxidizable element such as boron, phosphorus, magnesium, aluminum, or silicon
  • Such an easily oxidizable element can be stably present in an oxidized state by being combined with oxygen in the semiconductor layer 208, and thus a high temperature (eg, 400 ° C. or higher, 600 ° C. or higher, or 800 ° C. or higher) in a later step. ) Is suppressed even if it is applied.
  • the impurity element deprives the semiconductor layer 208 of oxygen, many oxygen vacancies are generated in the region 208N. Since the oxygen deficiency and hydrogen in the film are combined to serve as a carrier supply source, the region 208N is in a very low resistance state.
  • the treatment is preferably performed in a state of being covered with the insulating layer 110 or the like having a high barrier property against oxygen.
  • the impurity element is preferably present in an oxidized state.
  • Such an easily oxidizable element can be stably present in an oxidized state by being combined with oxygen in the insulating layer 110, so that desorption is suppressed even when a high temperature is applied in a later step.
  • the insulating layer 110 contains oxygen that can be released by heating (also referred to as excess oxygen)
  • the excess oxygen and the impurity element are combined and stabilized, so that oxygen is transferred from the region 110d to the region 208N. Supplying can be suppressed.
  • the region 110d containing the impurity element in an oxidized state is in a state in which oxygen is difficult to diffuse, oxygen can be prevented from being supplied to the region 208N from above the region 110d through the region 110d. it can.
  • boron contained in the region 208N and the region 110d can exist in a state of being bonded to oxygen. This can be confirmed by observing a peak due to the bond between boron and oxygen in the XPS analysis. Examples of the bond between boron and oxygen include a B 2 O 3 bond. Further, in the XPS analysis, the peak intensity becomes extremely small to such an extent that a peak due to the state in which the boron element exists alone is not observed or is buried in the background noise at the lower limit of measurement.
  • the insulating layer 103 includes a region 103 a that overlaps with the semiconductor layer 208 and a region 103 b that does not overlap with the semiconductor layer 208.
  • the insulating layer 103 has a shape in which the region 103a protrudes in the thickness direction from the region 103b.
  • the region 103a can also be referred to as a convex portion.
  • the region 103a of the insulating layer 103 is a region thicker than the region 103b.
  • the side surface of the region 103a (the outer edge portion of the convex portion of the insulating layer 103) preferably has a tapered shape from a portion in contact with the lower end portion of the semiconductor layer 208 to the region 103b.
  • the angle formed between the side surface of the region 103a and the upper surface of the region 103b is preferably an obtuse angle. More specifically, the angle formed between the side surface of the region 103a and the upper surface of the region 103b is greater than 90 ° and less than 180 °, preferably 100 ° to 170 °, more preferably 110 ° to 160 °. It is preferable.
  • a film eg, the insulating layer 110, the metal oxide layer 214, the conductive layer 212, and the like
  • a low-density region also called a void
  • the side surface of the region 103a preferably has a shape in which the gradient continuously changes from the upper end portion (near the portion in contact with the lower end portion of the semiconductor layer 208) to the upper surface of the region 103b.
  • the side surface of the region 103a has a gently curved shape, and the side surface of the region 103a and the upper surface of the region 103b are continuously connected to each other, so that the film positioned above the insulating layer 103 can be formed. Coverability can be further increased.
  • the insulating layer 110, the metal oxide layer 214, and the conductive layer 212 are formed using the top surface and side surfaces of the semiconductor layer 208 and the side surfaces and regions of the region 103a of the insulating layer 103.
  • 103b is provided to cover the upper surface.
  • FIG. 4 (A) is an enlarged view of a region Q surrounded by a one-dot chain line in FIG. 2 (B1).
  • FIG. 4A shows the thicknesses t1 to t4 and the heights h1 to h4, respectively.
  • the thickness t1 is the thickness of the region 103a
  • the thickness t2 is the thickness of the region 103b
  • the thickness t3 is the total thickness of the insulating layer 110 and the metal oxide layer 114 in a portion overlapping with the region 103b.
  • the thickness t4 is the total thickness of the insulating layer 110, the metal oxide layer 214, and the conductive layer 212 in a portion overlapping with the region 103b.
  • the thickness (t1) of the region 103a is 1.2 times or more, preferably 1.5 times or more, more preferably 2 times or more, more preferably 2.5 times or more than the thickness (t2) of the region 103b.
  • the thickness can be 10 times or less.
  • the difference between the thickness of the region 103a and the thickness of the region 103b is the difference d1
  • the difference d1 is preferably larger than the thickness t3.
  • the difference d1 is more preferably larger than the thickness t4.
  • the heights h1 to h4 are based on the height of the bottom surface of the region 103a of the insulating layer 103, respectively.
  • the height h1 is the height of the lower surface of the semiconductor layer 208 (the interface between the insulating layer 103 and the semiconductor layer 208 when they are in contact).
  • the height h2 is the height of the upper surface of the region 103b (in the case where the insulating layer 103 and the insulating layer 110 are in contact with each other).
  • the height h3 is the height of the bottom surface of the conductive layer 212 (in the case where the conductive layer 212 and the metal oxide layer 214 are in contact with each other) in a portion overlapping with the region 103b.
  • the height h4 is the height of the upper surface of the conductive layer 212 (in the case where the conductive layer 212 and the insulating layer 118 are in contact with each other) in a portion overlapping with the region 103b.
  • the height h1 of the lower surface of the semiconductor layer 208 is preferably higher than the height h3 of the lower surface of the conductive layer 212.
  • the height h1 is more preferably higher than the height h4 of the upper surface of the conductive layer 212.
  • the difference d1 between the thickness of the region 103a and the thickness of the region 103b is the difference between the insulating layer 110, the metal oxide layer 214, and the conductive layer 212 in the portion overlapping with the region 103b. It may be smaller than the thickness t4. As shown in FIG. 4B, the height h1 of the lower surface of the semiconductor layer 208 may be lower than the height h4 of the upper surface of the conductive layer 212.
  • the conductive layer 212 can be provided not only on the upper surface side of the semiconductor layer 208 but also on the side surface side and obliquely below the lower end portion.
  • the semiconductor layer 208 can be electrically surrounded by an electric field generated when voltage is applied to the conductive layer 212, and the on-state current of the transistor 100 can be increased.
  • the on-current of the transistor can be increased.
  • the field-effect mobility of the transistor can be improved and the on-state current can be increased without changing these designs, that is, without increasing the channel width W.
  • the channel width W of the transistor may be set in accordance with a characteristic value required when it is incorporated in a circuit. For example, when applied to a pixel circuit or a drive circuit of a display device, the channel width W is set to 1 ⁇ m. Even when the thickness is 100 ⁇ m or less, preferably 1.2 ⁇ m or more and 50 ⁇ m or less, and more preferably 1.5 ⁇ m or more and 30 ⁇ m or less, a very large current can be passed.
  • the channel width W is not limited to this, and may be larger than 50 ⁇ m depending on required characteristics.
  • the channel length L can be set to be relatively large, and the transistor characteristic variation and the production yield can be increased.
  • the channel length L of the transistor may be set in accordance with a required characteristic value. For example, when applied to a pixel circuit or a drive circuit of a display device, the channel length L is set to 1 ⁇ m or more. It is preferably set to 20 ⁇ m or less, preferably 1.2 ⁇ m to 15 ⁇ m, more preferably 1.5 ⁇ m to 10 ⁇ m.
  • the channel length L is 1.5 ⁇ m or more and 5 ⁇ m or less, preferably 2 ⁇ m or more and 3 ⁇ m or less, variations in the substrate length of the channel length L can be suppressed, and the production yield can be increased.
  • the channel length L is not limited to this, and may be larger than 20 ⁇ m depending on required characteristics.
  • the channel length direction of a transistor refers to one of directions parallel to a straight line connecting the source region and the drain region with the shortest distance. That is, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is on.
  • the channel width direction is a direction orthogonal to the channel length direction. Note that depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be determined as one.
  • the channel length L of the transistor 100 refers to the length of the conductive layer 212 in the channel length direction in a region overlapping with the semiconductor layer 208.
  • the channel width W of the transistor 100 refers to the length of the semiconductor layer 208 in the channel width direction in a region covered with the conductive layer 212.
  • Oxygen deficiency formed in the channel formation region of the semiconductor layer 208 is a problem because it affects transistor characteristics. For example, when oxygen vacancies are formed in the semiconductor layer 208, hydrogen is bonded to the oxygen vacancies and can serve as a carrier supply source. When a carrier supply source is generated in the channel formation region, a change in electrical characteristics of the transistor 100, typically, a threshold voltage shift occurs. Therefore, the smaller the number of oxygen vacancies in the channel formation region, the better.
  • the insulating film in the vicinity of the channel formation region of the semiconductor layer 208, specifically, the insulating layer 110 located above the channel formation region and the insulating layer 103 located below are oxidized.
  • the structure includes a physical film.
  • the semiconductor layer 208 preferably has a region in which the atomic ratio of In is larger than the atomic ratio of M. As the In atomic ratio increases, the field-effect mobility of the transistor can be improved.
  • a very large amount of oxygen can be supplied into the channel formation region of the semiconductor layer 208 containing a metal oxide, so that a metal oxide material with a large atomic ratio of In can be used.
  • a transistor having extremely high field effect mobility, stable electrical characteristics, and high reliability can be realized.
  • a metal oxide in which the atomic ratio of In is 1.5 times or more, or 2 times or more, or 3 times or more, or 3.5 times or more, or 4 times or more of the atomic ratio of M can be preferably used.
  • a display device with a narrow frame width (also referred to as a narrow frame) can be provided by using the above-described transistor with high field-effect mobility for a gate driver that generates a gate signal.
  • a gate driver that generates a gate signal.
  • the transistor with high field-effect mobility described above for a source driver particularly, a demultiplexer connected to an output terminal of a shift register included in the source driver
  • a display with a small number of wirings connected to a display device can be obtained.
  • An apparatus can be provided.
  • the crystallinity of the semiconductor layer 208 can be analyzed by, for example, analyzing using X-ray diffraction (XRD: X-Ray Diffraction), or analyzing using a transmission electron microscope (TEM) (Transmission Electron Microscope). .
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • the channel formation region of the semiconductor layer 208 has a low impurity concentration and a low density of defect states (low oxygen vacancies), so that the carrier density in the film can be reduced.
  • a transistor in which such a metal oxide film is used for a channel formation region of a semiconductor layer rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a transistor including such a metal oxide film can obtain characteristics with extremely low off-state current.
  • the transistor 100 having excellent electrical characteristics and high reliability can be realized.
  • the transistor 100A will be described.
  • differences from the transistor 100 will be mainly described. Since the above description can be used for a portion common to the transistor 100, a detailed description thereof is omitted.
  • the transistor 100A is provided over the substrate 102, and includes a conductive layer 106, an insulating layer 103, a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, and a conductive layer.
  • the layer 112, the insulating layer 118, and the like are included.
  • the island-shaped semiconductor layer 108 is provided over the insulating layer 103.
  • the insulating layer 110 is provided in contact with the upper surface of the insulating layer 103 and the upper surface and side surfaces of the semiconductor layer 108.
  • the metal oxide layer 114 and the conductive layer 112 are provided in this order on the insulating layer 110 and overlap with the semiconductor layer 108.
  • the metal oxide layer 114 and the conductive layer 112 are provided so that their upper surface shapes substantially coincide in plan view.
  • the insulating layer 118 is provided to cover the upper surface and side surfaces of the conductive layer 112, the side surfaces of the metal oxide layer 114, and the upper surface of the insulating layer 110.
  • the transistor 100A includes a conductive layer 106 between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 includes a channel formation region of the semiconductor layer 108 and a region overlapping with the conductive layer 112.
  • the conductive layer 106 functions as a first gate electrode (also referred to as a bottom gate electrode), and the conductive layer 112 functions as a second gate electrode (also referred to as a top gate electrode).
  • a part of the insulating layer 103 functions as a first gate insulating layer, and a part of the insulating layer 110 functions as a second gate insulating layer.
  • the transistor 100A is a so-called dual gate transistor.
  • a portion of the semiconductor layer 108 overlapping with at least one of the conductive layer 112 and the conductive layer 106 functions as a channel formation region. Note that a portion overlapping with the conductive layer 112 of the semiconductor layer 108 is sometimes referred to as a channel formation region for ease of explanation below, but actually overlaps with the conductive layer 106 without overlapping with the conductive layer 112. A channel can also be formed in a portion (a portion including the region 108N).
  • the conductive layer 106 includes a metal oxide layer 114, an insulating layer 110, and an opening 142 provided in the insulating layer 103 through the opening 142. 112 may be electrically connected. Accordingly, the same potential can be applied to the conductive layer 106 and the conductive layer 112.
  • the conductive layer 106 can be formed using a material similar to that of the conductive layer 112, the conductive layer 120a, or the conductive layer 120b. In particular, it is preferable to use a material containing copper for the conductive layer 106 because wiring resistance can be reduced. In addition, when a material containing a refractory metal such as tungsten or molybdenum is used for the conductive layer 106, treatment can be performed at a high temperature in a later step.
  • the conductive layer 112 and the conductive layer 106 preferably protrude outward from the end portion of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the conductive layer 112 and the conductive layer 106 with the insulating layer 110 and the insulating layer 103 interposed therebetween.
  • the semiconductor layer 108 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layer 106 and the conductive layer 112. Accordingly, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-state current of the transistor 100A can be increased. Therefore, the transistor 100A can be miniaturized.
  • the conductive layer 112 and the conductive layer 106 may not be connected. At this time, a constant potential may be supplied to one of the pair of gate electrodes, and a signal for driving the transistor 100A may be supplied to the other. At this time, the threshold voltage when the transistor 100A is driven by the other electrode can be controlled by the potential applied to the one electrode.
  • the insulating layer 118 functions as a protective layer for protecting the transistor 100 and the transistor 100A.
  • an inorganic insulating material such as an oxide or a nitride can be used.
  • an inorganic insulating material such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, or hafnium aluminate can be used.
  • the insulating layer 118 can also be used as a planarization layer. In that case, an organic resin material can be used for the insulating layer 118.
  • the insulating layer 118 may have a stacked structure of two or more layers.
  • FIG. 1 portions having the same functions as those in the above configuration example have the same hatching pattern and may not be denoted by reference numerals.
  • FIG. 5A1 is a cross-sectional view in the channel length direction of the transistor 100B
  • FIG. 5B1 is a cross-sectional view in the channel width direction of the transistor 100B. Note that the top view is omitted because FIG. 1A can be used.
  • the transistor 100B is mainly different from the transistor 100 exemplified in the above structural example 1 in that a semiconductor layer 208a and a semiconductor layer 208b are stacked from the insulating layer 103 side instead of the semiconductor layer 208. Yes.
  • FIG. 5A2 is a cross-sectional view of the transistor 100C in the channel length direction
  • FIG. 5B2 is a cross-sectional view of the transistor 100C in the channel width direction. Note that the top view is omitted because FIG. 1B can be used.
  • the transistor 100C is mainly different from the transistor 100A exemplified in the above structural example 1 in that the semiconductor layer 108a and the semiconductor layer 108b are stacked from the insulating layer 103 side instead of the semiconductor layer 108. Yes.
  • metal oxide films having different compositions can be used for the semiconductor layer 108a and the semiconductor layer 108b.
  • a metal oxide film having the same composition as the semiconductor layer 108a can be used.
  • a metal oxide film having the same composition as the semiconductor layer 108b can be used.
  • metal oxide films having different crystallinity may be stacked. In that case, it is preferable that the same oxide target is used and the film formation conditions are different so that the film is continuously formed without being exposed to the atmosphere.
  • a metal oxide film having an nc structure can be used as the semiconductor layer 108a and the semiconductor layer 208a, and a metal oxide film having a CAAC structure can be used as the semiconductor layer 108b and the semiconductor layer 208b.
  • a metal oxide film having an nc structure may be used for the semiconductor layer 108a, the semiconductor layer 108b, the semiconductor layer 208a, and the semiconductor layer 208b.
  • a function of a metal oxide or a material structure which can be preferably used for the semiconductor layer 108a, the semiconductor layer 108b, the semiconductor layer 208a, and the semiconductor layer 208b uses a CAC (Cloud-Aligned Composite) described later. Can do.
  • the oxygen flow rate ratio during the formation of the first metal oxide film (semiconductor layer 108a and semiconductor layer 208a) formed first is set to the second metal oxide film (semiconductor layer 108b and semiconductor layer 208b formed later). ) To be smaller than the oxygen flow rate ratio during film formation.
  • oxygen is not allowed to flow when the first metal oxide film is formed. Thereby, oxygen can be effectively supplied when forming the second metal oxide film.
  • the first metal oxide film can be a film having lower crystallinity and higher electrical conductivity than the second metal oxide film.
  • the second metal oxide film provided on the top is a film having higher crystallinity than the first metal oxide film, so that the semiconductor layer 108 and the semiconductor layer 208 are processed or the insulating layer 110 is formed. Damage during filming can be suppressed.
  • the oxygen flow rate ratio during the formation of the first metal oxide film is 0% or more and less than 50%, preferably 0% or more and 30% or less, more preferably 0% or more and 20% or less. Specifically, it is 10%.
  • the oxygen flow rate ratio during the formation of the second metal oxide film is 50% to 100%, preferably 60% to 100%, more preferably 80% to 100%, and still more preferably 90% or more. 100% or less, typically 100%.
  • the first metal oxide film and the second metal oxide film may have different conditions such as pressure, temperature, and power at the time of film formation, but the conditions other than the oxygen flow rate ratio are the same. This is preferable because the time required for the film forming process can be shortened.
  • the semiconductor layer 108 and the semiconductor layer 208 may have a stacked structure of three or more layers.
  • the semiconductor layer 108 and the semiconductor layer 208 may have different numbers of layers.
  • FIG. 6A1 is a cross-sectional view of the transistor 100D in the channel length direction
  • FIG. 6B1 is a cross-sectional view of the transistor 100D in the channel width direction. Note that the top view is omitted because FIG. 1A can be used.
  • the transistor 100D is mainly different from the transistor 100 exemplified in the above structural example 1 in that the insulating layer 116 is provided over the semiconductor layer 208.
  • the transistor 100D is provided over the substrate 102 and includes the insulating layer 103, the semiconductor layer 208, the insulating layer 110, the metal oxide layer 214, the conductive layer 212, the insulating layer 116, the insulating layer 118, and the like.
  • the island-shaped semiconductor layer 208 is provided over the insulating layer 103.
  • the insulating layer 110, the metal oxide layer 214, and the conductive layer 212 are stacked so as to cover a part of the semiconductor layer 208 and a part of the insulating layer 103 in this order.
  • the insulating layer 110, the metal oxide layer 214, and the conductive layer 212 are provided so that the upper surface shapes thereof are approximately the same in plan view.
  • the insulating layer 116 is provided to cover the upper surface and side surfaces of the conductive layer 212, the side surfaces of the metal oxide layer 214, the side surfaces of the insulating layer 110, the upper surfaces and side surfaces of the semiconductor layer 208, and the upper surface of the insulating layer 103.
  • the insulating layer 118 is provided so as to cover the insulating layer 116.
  • the transistor 100E is provided over the substrate 102 and includes a conductive layer 106, an insulating layer 103, a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, a conductive layer 112, an insulating layer 116, an insulating layer 118, and the like.
  • the island-shaped semiconductor layer 108 is provided over the insulating layer 103.
  • the insulating layer 110, the metal oxide layer 114, and the conductive layer 112 are stacked so as to cover part of the semiconductor layer 108 and part of the insulating layer 103 in this order.
  • the insulating layer 110, the metal oxide layer 114, and the conductive layer 112 are provided so that the upper surface shapes thereof substantially coincide with each other in plan view.
  • the insulating layer 116 is provided to cover the upper surface and side surfaces of the conductive layer 112, the side surface of the metal oxide layer 114, the side surfaces of the insulating layer 110, the upper surface and side surfaces of the semiconductor layer 108, and the upper surface of the insulating layer 103.
  • the insulating layer 118 is provided so as to cover the insulating layer 116.
  • the transistor 100E includes a conductive layer 106 between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 includes a channel formation region of the semiconductor layer 108 and a region overlapping with the conductive layer 112.
  • the insulating layer 116 is provided in contact with the region 108N of the semiconductor layer 108 and the region 208N of the semiconductor layer 208. Since the insulating layer 116 is in contact with the conductive layer 112 and any of the semiconductor layers 108 and 208, the insulating layer 116 preferably has an insulating property.
  • an insulating film containing nitride can be used as the insulating layer 116 in contact with the region 108N and the region 208N.
  • an insulating film containing nitride can be used as the insulating layer 116 in contact with the region 108N and the region 208N.
  • nitride of a semiconductor material such as silicon nitride or gallium nitride or a metal nitride such as aluminum nitride.
  • silicon nitride has a blocking property against hydrogen and oxygen, it can prevent both diffusion of hydrogen from the outside to the semiconductor layer and desorption of oxygen from the semiconductor layer to the outside, and is a highly reliable transistor. Can be realized.
  • metal nitride when metal nitride is used, it is preferable to use aluminum, titanium, tantalum, tungsten, chromium, or ruthenium nitride. It is particularly preferable that aluminum or titanium is included.
  • an insulating film containing such a metal nitride in contact with the semiconductor layer not only can the resistance of the semiconductor layer be reduced, but also oxygen can be released from the semiconductor layer and hydrogen can diffuse into the semiconductor layer. It can prevent suitably.
  • the thickness of the insulating layer containing the aluminum nitride is preferably 5 nm or more. Even such a thin film can achieve both a high blocking property against hydrogen and oxygen and a function of reducing the resistance of the semiconductor layer.
  • the thickness of the insulating layer may be any thickness, but in consideration of productivity, the thickness is preferably 500 nm or less, preferably 200 nm or less, more preferably 50 nm or less.
  • a film satisfying the composition formula AlN x (x is a real number greater than 0 and equal to or less than 2, preferably x is greater than 0.5 and less than or equal to 1.5) is used. Is preferred. Accordingly, a film having excellent insulating properties and excellent thermal conductivity can be obtained, so that heat dissipation of heat generated when the transistor 100 is driven can be improved.
  • an aluminum titanium nitride film, a titanium nitride film, or the like can be used as the insulating layer 116.
  • a metal state exists in the vicinity of the interface of the region 108N on the insulating layer 116 side and in the vicinity of the interface of the region 208N on the insulating layer 116 side.
  • a region where indium is deposited or a region where the indium concentration is high is formed. The presence of such a region may be observed by an analysis method such as X-ray photoelectron spectroscopy (XPS).
  • the vicinity of the interface on the insulating layer 116 side of the region 108N and the region 208N can be a region containing more oxygen vacancies than the channel formation region, and thus has a lower resistance than the channel formation region. be able to.
  • an insulating film containing a metal oxide as the insulating layer 116, highly conductive indium is deposited in the vicinity of the interface of the region 108N on the insulating layer 116 side and in the vicinity of the interface of the region 208N on the insulating layer 116 side. A region is formed, and a region having a lower resistance can be obtained.
  • the insulating layer 116 a film functioning as a hydrogen supply source for the region 108N and the region 208N can be used.
  • the insulating layer 116 is preferably a film that releases hydrogen by heating.
  • the insulating layer 116 is preferably a film formed using a gas containing a hydrogen element as a film forming gas used for film formation. Accordingly, even when the insulating layer 116 is formed, hydrogen can be effectively supplied to the region 108N and the region 208N.
  • an insulating film such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, or aluminum nitride oxide can be used.
  • Hydrogen is supplied to the region 108N and the region 208N by the heat treatment when the insulating layer 116 is formed and after the insulating layer 116 is formed.
  • the supplied hydrogen is combined with oxygen vacancies in the region 108N and the region 208N and can serve as a carrier generation source. Accordingly, the regions 108N and 208N having a higher carrier concentration and lower resistance than the channel formation region can be formed.
  • the insulating layer 116 is preferably provided so as to cover a side surface of the region 103a of the insulating layer 103. Oxygen that can be released by heating contained in the insulating layer 103 can be supplied from the region 103 a of the insulating layer 103 to the semiconductor layer 108 and the semiconductor layer 208. Therefore, in order to prevent oxygen from being released from the side surface of the region 103a by heating, the side surface is covered with an insulating layer 116 in which oxygen is difficult to diffuse. 6A1 and 6A2, the insulating layer 116 preferably covers the top surface of the region 103b of the insulating layer 103.
  • oxygen released from the insulating layer 103 can be effectively supplied to the semiconductor layer 108 and the semiconductor layer 208. Accordingly, carrier density in channel formation regions of the semiconductor layer 108 and the semiconductor layer 208 can be reduced, and the reliability of the transistor 100D and the transistor 100E can be increased.
  • FIG. 7A2 is a cross-sectional view of the transistor 100G in the channel length direction
  • FIG. 7B2 is a cross-sectional view of the transistor 100G in the channel width direction. Note that the top view is omitted because FIG. 1B can be used.
  • the transistor 100G is mainly different from the transistor 100E exemplified in the above structural example 3 in that the semiconductor layer 108a and the semiconductor layer 108b are stacked from the insulating layer 103 side instead of the semiconductor layer 108. Yes.
  • the semiconductor layer 108 and the semiconductor layer 208 may have a stacked structure of three or more layers.
  • the semiconductor layer 108 and the semiconductor layer 208 may have different numbers of layers.
  • a thin film (insulating film, semiconductor film, conductive film, or the like) included in the semiconductor device is formed by sputtering, chemical vapor deposition (CVD), vacuum evaporation, or pulsed laser deposition (PLD: Pulsed Laser Deposition).
  • CVD chemical vapor deposition
  • PLD Pulsed Laser Deposition
  • atomic layer deposition ALD: Atomic Layer Deposition
  • CVD method include a plasma enhanced chemical vapor deposition (PECVD) method and a thermal CVD method.
  • PECVD plasma enhanced chemical vapor deposition
  • thermal CVD there is a metal organic chemical vapor deposition (MOCVD) method.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that constitute semiconductor devices are spin coat, dip, spray coating, ink jet, dispense, screen printing, offset printing, doctor knife, slit coat, roll coat, curtain coat. It can be formed by a method such as knife coating.
  • light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or light obtained by mixing these.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • exposure may be performed by an immersion exposure technique.
  • extreme ultraviolet light (EUV: Extreme-violet) or X-rays may be used as light used for exposure.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing is possible. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • etching the thin film For etching the thin film, a dry etching method, a wet etching method, a sand blasting method, or the like can be used.
  • FIG 8 to 11 illustrate cross sections in the channel length direction at each stage of manufacturing steps of the transistor 100 and the transistor 100A.
  • the left side from the broken line at the center is a region where the transistor 100 is formed, and the right side is a region where the transistor 100A is formed.
  • an insulating film 103 f that forms the insulating layer 103 is formed so as to cover the substrate 102 and the conductive layer 106.
  • the insulating layer 103 can be formed by a PECVD method, an ALD method, a sputtering method, or the like.
  • the insulating film 103f can be formed with a thickness of a region 103a to be formed later.
  • the thickness of the insulating layer 103 can be set to a thickness that does not disappear in a subsequent thinning process.
  • a process of supplying oxygen to the insulating film 103f may be performed.
  • plasma treatment or heat treatment in an oxygen atmosphere can be performed.
  • oxygen may be supplied to the insulating layer 103 by a plasma ion doping method, an ion implantation method, or the like.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • an inert gas eg, helium gas, argon gas, xenon gas, etc.
  • oxygen flow ratio the ratio of oxygen gas to the entire deposition gas when forming the metal oxide film 108f
  • a highly reliable transistor can be realized.
  • the lower the oxygen flow ratio the lower the crystallinity of the metal oxide film 108f, so that a transistor with increased on-state current can be obtained.
  • the semiconductor layer 108 and the semiconductor layer 208 have a stacked structure, it is preferable to form a film continuously using the same sputtering target in the same film formation chamber because the interface can be favorable.
  • the deposition conditions for each metal oxide film may be different in conditions such as pressure, temperature, power, etc. during the deposition. This is preferable because the time can be shortened.
  • metal oxide films having different compositions are stacked, it is preferable to form the films continuously without being exposed to the atmosphere.
  • the film formation conditions are set so that the metal oxide film 108f is a metal oxide film having a CAAC structure, a metal oxide film having an nc structure, or a metal oxide film in which the CAAC structure and the nc structure are mixed. It is preferable. Note that the film formation conditions for the metal oxide film to be formed to have a CAAC structure and the film formation conditions to have an nc structure differ depending on the composition of the sputtering target used, and thus the substrate temperature and oxygen depend on the composition. What is necessary is just to set suitably pressure, electric power, etc. other than a flow rate ratio.
  • the metal oxide film 108f is formed under conditions where the substrate temperature is room temperature to 450 ° C., preferably the substrate temperature is room temperature to 300 ° C., more preferably room temperature to 200 ° C., and more preferably room temperature to 140 ° C. What is necessary is as follows. For example, in the case where a large glass substrate or a resin substrate is used as the substrate 102, it is preferable that the film formation temperature is set to be room temperature or higher and lower than 140 ° C. because productivity is increased. Further, the crystallinity can be lowered by forming the metal oxide film with the substrate temperature set to room temperature or without intentional heating.
  • the heat treatment can be performed at a temperature of 70 ° C. or higher and 200 ° C. or lower in a reduced pressure atmosphere.
  • plasma treatment in an atmosphere containing oxygen may be performed.
  • organic substances on the surface of the insulating layer 103 can be preferably removed. After such treatment, it is preferable to continuously form a metal oxide film without exposing the surface of the insulating layer 103 to the atmosphere.
  • a resist mask 115 and a resist mask 215 are formed on the metal oxide film 108f. After that, part of the metal oxide film 108f that is not covered with the resist mask 115 and the resist mask 215 is etched, so that the semiconductor layer 108 and the semiconductor layer 208 are formed (FIG. 8B).
  • Either or both of a wet etching method and a dry etching method can be used for processing the metal oxide film 108f.
  • Insulating Layer 103 [Formation of Insulating Layer 103] Subsequently, a part of the insulating film 103f not covered with the resist mask 115 is thinned by etching, and the region 103a having a portion overlapping with the semiconductor layer 108 or the semiconductor layer 208, the semiconductor layer 108, and the semiconductor layer 208 are formed. A region 103b that does not overlap with either is formed. The region 103b is a region thinner than the region 103a (FIG. 9A).
  • the insulating film 103f is preferably etched using a dry etching method.
  • a dry etching method For example, an anisotropic dry etching method can be used.
  • the etching conditions and the etching processing time are set so that the portion that becomes the region 103b does not disappear.
  • the insulating layer 103 has a stacked structure of two insulating films having different etching rates, and a film having a high etching rate is applied to the insulating film located on the upper side, so that only the upper insulating film is etched to form the region 103b. May be formed.
  • the two insulating films constituting the insulating layer 103 may be insulating films containing different elements.
  • a film containing the same element may be used for the two insulating films, and a film having a higher density may be applied to the insulating film positioned on the lower side.
  • the method of separately performing the etching of the metal oxide film 108f and the etching for reducing the thickness of the insulating layer 103 may be performed collectively by a single etching process.
  • the same etching method preferably dry etching method
  • the processing is continuously performed with different etchants without being exposed to the atmosphere with the same etching apparatus. May be.
  • the resist mask 115 and the resist mask 215 are removed.
  • heating is performed in order to remove hydrogen or water in the metal oxide film or the semiconductor layer 108. Processing may be performed.
  • the temperature of the heat treatment can be typically 150 ° C. or higher and lower than the strain point of the substrate, 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an atmosphere containing a rare gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Note that it is preferable that hydrogen, water, and the like be not contained in the heat treatment atmosphere.
  • an electric furnace, an RTA apparatus, or the like can be used. By using the RTA apparatus, the heat treatment time can be shortened.
  • an oxide film such as a silicon oxide film or a silicon oxynitride film is preferably formed using a plasma chemical vapor deposition apparatus (a PECVD apparatus or simply a plasma CVD apparatus). Alternatively, a PECVD method using a microwave may be used.
  • the metal oxide film 114f is preferably formed in an atmosphere containing oxygen, for example.
  • it is preferably formed by a sputtering method in an atmosphere containing oxygen. Accordingly, oxygen can be supplied to the insulating layer 110 when the metal oxide film 114f is formed.
  • the metal oxide film may be formed by a reactive sputtering method using oxygen as a film forming gas and using a metal target.
  • a metal target for example, an aluminum oxide film can be formed.
  • the oxygen supplied into the layer 110 can be increased.
  • the oxygen flow rate ratio or the oxygen partial pressure is, for example, 50% to 100%, preferably 65% to 100%, more preferably 80% to 100%, and still more preferably 90% to 100%. In particular, it is preferable that the oxygen flow rate ratio is 100% and the oxygen partial pressure is as close as possible to 100%.
  • oxygen may be supplied from the insulating layer 110 to the semiconductor layer 108 by performing heat treatment after the metal oxide film 114f is formed.
  • the heat treatment can be performed at a temperature of 200 ° C. to 400 ° C. in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas.
  • the metal oxide film 114f is formed, the metal oxide film 114f, the insulating layer 110, and a part of the insulating layer 103 are etched, so that an opening reaching the conductive layer 106 is formed. Accordingly, the conductive layer 112 and the conductive layer 106 to be formed later can be electrically connected through the opening.
  • a conductive film 112f to be the conductive layer 112 is formed over the metal oxide film 114f (FIG. 9B).
  • the conductive film 112f is preferably formed by a sputtering method using a metal or alloy sputtering target.
  • the conductive film 112f and part of the metal oxide film 114f are etched to form the conductive layer 112, the metal oxide layer 114, the conductive layer 212, and the metal oxide layer 214 (FIG. 10A).
  • the conductive film 112f and the metal oxide film 114f are preferably processed using the same resist mask.
  • the metal oxide film 114f may be etched using the etched conductive layer 112 and conductive layer 212 as a hard mask.
  • the top surface and side surfaces of the semiconductor layer 108, the top surface and side surfaces of the semiconductor layer 208, and the insulating layer 103 are covered without etching the insulating layer 110, so that the conductive layer 112 and the like are etched.
  • the semiconductor layer 108, the semiconductor layer 208, and the insulating layer 103 can be prevented from being etched and thinned.
  • a plasma ion doping method or an ion implantation method can be suitably used.
  • the concentration profile in the depth direction can be controlled with high accuracy by the accelerating voltage and the dose amount of ions.
  • Productivity can be improved by using the plasma ion doping method.
  • the purity of the supplied impurity element can be increased by using an ion implantation method using mass separation.
  • the interface between the semiconductor layer 108 and the insulating layer 110, the interface between the semiconductor layer 208 and the insulating layer 110, or a portion close to the interface in the semiconductor layer 108, or close to the interface in the semiconductor layer 208 It is preferable to control the processing conditions so that the portion or a portion close to the interface in the insulating layer 110 has the highest concentration. Accordingly, the impurity element 140 with the optimum concentration can be supplied to the semiconductor layer 108, the semiconductor layer 208, and the insulating layer 110 in a single treatment.
  • Examples of the impurity element 140 include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and a rare gas.
  • typical examples of rare gases include helium, neon, argon, krypton, and xenon.
  • boron, phosphorus, aluminum, magnesium, or silicon is preferably used.
  • a gas containing the impurity element can be used as a source gas of the impurity element 140.
  • a gas containing the impurity element can be used.
  • B 2 H 6 gas, BF 3 gas, or the like can be used.
  • phosphorus typically PH 3 gas can be used.
  • a mixed gas obtained by diluting these source gases with a rare gas may be used.
  • source gases CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ) 2 Mg, rare gas, and the like can be used.
  • the ion source is not limited to gas, and a solid or liquid that is vaporized by heating may be used.
  • the addition of the impurity element 140 can be controlled by setting conditions such as an acceleration voltage and a dose amount in consideration of the composition, density, thickness, and the like of the insulating layer 110 and the semiconductor layer 108.
  • the acceleration voltage can be, for example, 5 kV to 100 kV, preferably 7 kV to 70 kV, more preferably 10 kV to 50 kV.
  • the dose is, for example, 1 ⁇ 10 13 ions / cm 2 or more and 1 ⁇ 10 17 ions / cm 2 or less, preferably 1 ⁇ 10 14 ions / cm 2 or more and 5 ⁇ 10 16 ions / cm 2 or less, more preferably 1 ⁇ 10 15 ions / cm 2 or more, it may be 3 ⁇ 10 16 ions / cm 2 or less.
  • the acceleration voltage can be set in the range of, for example, 10 kV to 100 kV, preferably 30 kV to 90 kV, more preferably 40 kV to 80 kV.
  • the dose is, for example, 1 ⁇ 10 13 ions / cm 2 or more and 1 ⁇ 10 17 ions / cm 2 or less, preferably 1 ⁇ 10 14 ions / cm 2 or more and 5 ⁇ 10 16 ions / cm 2 or less, more preferably 1 ⁇ 10 15 ions / cm 2 or more, it may be 3 ⁇ 10 16 ions / cm 2 or less.
  • the supply method of the impurity element 140 is not limited to this, and for example, plasma treatment or treatment using thermal diffusion by heating may be used.
  • the impurity element can be added by performing plasma treatment by generating plasma in a gas atmosphere containing the impurity element to be added.
  • a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, or the like can be used as an apparatus for generating the plasma.
  • the impurity element 140 can be supplied to the semiconductor layer 108 and the semiconductor layer 208 through the insulating layer 110. Therefore, even when the semiconductor layer 108 and the semiconductor layer 208 have crystallinity, the crystallinity can be suppressed from being impaired when the impurity element 140 is supplied. Therefore, it is suitable when the electrical resistance increases due to the decrease in crystallinity.
  • the impurity element 140 may be supplied while exposing part of the semiconductor layer 108 and the semiconductor layer 208. For example, after the metal oxide layer 214 and the conductive layer 212 and the metal oxide layer 114 and the conductive layer 112 are formed, part of the insulating layer 110 is removed to expose part of the semiconductor layer 108 and the semiconductor layer 208. By supplying the impurity element 140, the region 108N and the region 208N can be formed. By supplying the impurity element 140 in a state where the region to be the region 108N and the region to be the region 208N are exposed, for example, the acceleration voltage can be lowered in an ion implantation method or a plasma ion doping method, and productivity is increased. be able to.
  • the impurity element 140 is supplied by exposing part of the semiconductor layer 108 and the semiconductor layer 208, when performing treatment that requires a high temperature in a later step, the outside, from the film in the vicinity of the region 108 N and from the film in the vicinity of the region 208 N. If a large amount of oxygen is supplied to the region 108N or the region 208N, the resistance may increase. Therefore, when a treatment at a high temperature is performed, the treatment is preferably performed with the insulating layer 118 or the like having a high barrier property against oxygen being covered.
  • the insulating layer 118 is formed by a plasma CVD method, if the deposition temperature is too high, impurities contained in the region 108n and the like diffuse into the peripheral portion including the channel formation region of the semiconductor layer 108, and the electrical conductivity of the region 108n. Resistance may increase.
  • the film formation temperature of the insulating layer 118 is, for example, 150 to 400 ° C., preferably 180 to 360 ° C., more preferably 200 to 250 ° C. By forming the insulating layer 118 at a low temperature, favorable electrical characteristics can be imparted even to a transistor with a short channel length.
  • heat treatment After the formation of the insulating layer 118, heat treatment is performed.
  • the heat treatment is preferably performed at a temperature of 150 ° C. to 450 ° C., preferably 200 ° C. to 400 ° C., in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas.
  • the region 108n can be made more stable and have low resistance.
  • the impurity element 140 is appropriately diffused and locally uniform, and the regions 108n and 110d having ideal impurity element concentration gradients can be formed. Note that if the temperature of the heat treatment is too high (for example, 500 ° C. or higher), the impurity element 140 may diffuse into the channel formation region, which may cause deterioration in electrical characteristics and reliability of the transistor.
  • a defect generated in the semiconductor layer 108 or the insulating layer 110 may be repaired by heat treatment.
  • oxygen can be supplied from the insulating layer 110 to the channel formation region of the semiconductor layer 108 by heat treatment.
  • the region 110d to which the impurity element 140 is supplied is formed in the insulating layer 110 in the vicinity of the interface with the region 108n, oxygen released from the insulating layer 110 is prevented from diffusing into the region 108n. Is done. As a result, it is possible to effectively prevent the region 108n from increasing in resistance again.
  • the region 110d is not formed in the portion of the insulating layer 110 that overlaps with the channel formation region of the semiconductor layer 108, oxygen released from the insulating layer 110 is selectively supplied to the channel formation region. Can do.
  • the region 108n since the region 108n has more oxygen vacancies than the channel formation region, an effect of gettering hydrogen contained in the channel formation region by the oxygen vacancy can be expected by heat treatment. Accordingly, the hydrogen concentration in the channel formation region can be reduced, and a more reliable transistor can be realized. Further, since hydrogen supplied from the channel formation region and oxygen vacancies in the region 108n are combined to form a carrier generation source, the region 108n with lower resistance can be realized.
  • the heat treatment may be performed before the insulating layer 118 is formed, but is preferably performed after the insulating layer 118 is formed.
  • the heat treatment may be performed before the insulating layer 118 is formed, but is preferably performed after the insulating layer 118 is formed.
  • oxygen released from the insulating layer 110 due to heat treatment is prevented from diffusing to the outside, and oxygen that can be supplied to the channel formation region of the semiconductor layer 108 The amount of can be increased.
  • Opening 141a, Opening 141b, Opening 142a, and Opening 142b [Formation of Opening 141a, Opening 141b, Opening 142a, and Opening 142b] Subsequently, after a mask is formed by lithography at a desired position of the insulating layer 118, the insulating layer 118 and part of the insulating layer 110 are etched, whereby the opening 141a and the opening 141b reaching the region 108n and the region 208N are formed. The opening 241a and the opening 241b reaching the above are formed.
  • Conductive Layer 120a, Conductive Layer 120b, Conductive Layer 220a, and Conductive Layer 220b are formed (FIG. 11B).
  • the transistor 100 and the transistor 100A can be manufactured.
  • a process for forming one or more of a protective insulating layer, a planarization layer, a pixel electrode, and a wiring may be added thereafter.
  • FIGS. 12 to 14 show cross sections of channel lengths at various stages in the manufacturing process of the transistor 100D and the transistor 100E.
  • the left side of the central broken line is a region where the transistor 100D is formed, and the right side is a region where the transistor 100E is formed.
  • the manufacturing method is the same as that described in ⁇ Production Method Example 1>. Therefore, the method for manufacturing the transistor according to FIGS. 8A to 9B can be referred to.
  • a resist mask is formed over the conductive film 112f.
  • the conductive film 112f, the metal oxide film 114f, and the insulating film 110f are etched using an anisotropic etching method, so that the conductive layer 112, the metal oxide layer 114, and the insulating film are insulated.
  • a layer 110, a conductive layer 212, a metal oxide layer 214, and an insulating layer 110 are formed. Thereafter, the resist mask is removed (FIG. 12A).
  • the conductive film 112f, the metal oxide film 114f, and the insulating film 110f may be etched at the same time under the same etching conditions, or may be etched at least twice using different etching conditions or techniques. .
  • etching damage to the semiconductor layer 108 and the semiconductor layer 208 can be reduced by etching the conductive film 112f and the metal oxide film 114f first, and then etching the insulating film 110f under different etching conditions. .
  • a film containing at least one of metal elements such as aluminum, titanium, tantalum, tungsten, chromium, and ruthenium is formed.
  • metal elements such as aluminum, titanium, tantalum, and tungsten is preferably included.
  • a nitride containing at least one of these metal elements or an oxide containing at least one of these metal elements can be preferably used.
  • a nitride film such as an aluminum titanium nitride film, a titanium nitride film, or an aluminum nitride film, an oxide film such as an aluminum titanium oxide film, or the like can be preferably used.
  • the insulating layer 116 is preferably formed by a sputtering method using nitrogen gas or oxygen gas as a deposition gas.
  • the film quality can be easily controlled by controlling the flow rate of the film forming gas.
  • the heat treatment is preferably performed in an inert gas atmosphere such as nitrogen or a rare gas.
  • an inert gas atmosphere such as nitrogen or a rare gas.
  • the temperature can be 120 ° C. or higher and 500 ° C. or lower, preferably 150 ° C. or higher and 450 ° C. or lower, more preferably 200 ° C. or higher and 400 ° C. or lower, and even more preferably 250 ° C. or higher and 400 ° C. or lower.
  • a semiconductor device can be manufactured with high yield using a production facility using a large glass substrate.
  • the heat treatment may be performed at any stage after the insulating layer 116 is formed. Moreover, you may combine with the process which concerns on another heat processing or a heat
  • Oxygen deficiency is generated by extracting oxygen in the semiconductor layer 108 to the insulating layer 116 by heat treatment.
  • the oxygen concentration and hydrogen in the semiconductor layer 108 are combined to increase the carrier concentration, so that the resistance of the region 108N in contact with the insulating layer 116 is reduced.
  • oxygen vacancies are generated when oxygen in the semiconductor layer 208 is extracted to the insulating layer 116.
  • the oxygen vacancies and hydrogen in the semiconductor layer 208 are combined to increase the carrier concentration, so that the resistance of the region 208N in contact with the insulating layer 116 is reduced.
  • oxygen in the semiconductor layer 108 and the semiconductor layer 208 is transferred to the insulating layer 116 without passing through the insulating layer 110 and the insulating layer 220.
  • the region 108N and the region 208N can be efficiently formed.
  • the metal element contained in the insulating layer 116 is diffused into the semiconductor layer 108 and the semiconductor layer 208 by heat treatment, so that part of the semiconductor layer 108 and the semiconductor layer 208 is alloyed and the resistance is reduced. is there.
  • the metal element included in the insulating layer 116 is not included in the insulating layer 110 and the semiconductor layer 220 without the insulating layer 110 and the insulating layer 220 interposed therebetween.
  • the region 108N and the region 208N can be efficiently formed by diffusing into the layer 208.
  • nitrogen or hydrogen contained in the insulating layer 116, nitrogen contained in the heat treatment atmosphere, or the like may be diffused into the semiconductor layer 108 and the semiconductor layer 208 by the heat treatment, so that the resistance of the insulating layer 116 may be reduced.
  • nitrogen and hydrogen diffuse into the semiconductor layer 108 and the semiconductor layer 208 without passing through the insulating layer 110 and the insulating layer 220.
  • the region 108N and the region 208N can be formed efficiently.
  • the region 108N of the semiconductor layer 108 and the region 208N of the semiconductor layer 208 which have been reduced in resistance by such a composite action, are extremely stable and low-resistance regions.
  • the region 108N and the region 208N thus formed have a feature that, for example, even if a process of supplying oxygen in a later process is performed, it is difficult to increase the resistance again.
  • the insulating layer 116 having an insulating property is used as a layer for forming the region 108N and the region 208N.
  • the region 108N and the region 208N may be formed by forming.
  • the insulating film 116 is preferably formed by oxidizing or nitriding the conductive film to form an insulating layer 116.
  • the insulating layer 116 may not be provided by removing the film after the formation of the region 108N and the region 208N.
  • the region 108N and the region 108N may be formed by performing a process of supplying hydrogen to the exposed regions of the semiconductor layer 108 and the semiconductor layer 208, respectively.
  • hydrogen is supplied by forming the insulating layer 116 containing hydrogen in contact with the exposed regions of the semiconductor layer 108 and the semiconductor layer 208.
  • the insulating layer 116 is preferably formed by a plasma CVD method using a deposition gas containing hydrogen.
  • a silicon nitride film is formed using a deposition gas containing silane gas and ammonia gas.
  • ammonia gas in addition to silane gas, a large amount of hydrogen can be contained in the film.
  • hydrogen can be supplied to the exposed portions of the semiconductor layer 108 and the semiconductor layer 208 even during film formation.
  • part of hydrogen released from the insulating layer 116 be supplied to part of the semiconductor layer 108 and part of the semiconductor layer 208 by performing heat treatment after the formation of the insulating layer 116.
  • the heat treatment is preferably performed at a temperature of 150 ° C. to 450 ° C., preferably 200 ° C. to 400 ° C., in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas.
  • the extremely low resistance region 108N can be formed in the semiconductor layer 108, and the extremely low resistance region 208N can be formed in the semiconductor layer 208.
  • the region 108N and the region 208N can also be referred to as regions having a higher carrier concentration than the channel formation region, regions having a large amount of oxygen vacancies, regions having a high hydrogen concentration, or regions having a high impurity concentration.
  • oxygen can be supplied from the insulating layers 110 and 103 to the channel formation region of the semiconductor layer 108 and the channel formation region of the semiconductor layer 208 by heat treatment.
  • the insulating layer 118 is formed by a plasma CVD method, if the deposition temperature is too high, depending on the impurities contained in the region 108N or the region 208N, the impurities may diffuse into the peripheral portion including the channel formation region. As a result, the channel formation region may have a low resistance, and the electric resistance of the region 108N and the region 208N may increase.
  • the film formation temperature of the insulating layer 116 or the insulating layer 118 is, for example, 150 ° C. or higher and 400 ° C. or lower, preferably 180 ° C. or higher and 360 ° C. or lower, more preferably 200 ° C. or higher and 250 ° C. or lower.
  • heat treatment may be performed after the insulating layer 118 is formed.
  • Opening 141a, Opening 141b, Opening 142a, and Opening 142b [Formation of Opening 141a, Opening 141b, Opening 142a, and Opening 142b] Subsequently, after a mask is formed by lithography at a desired position of the insulating layer 118, the insulating layer 118 and part of the insulating layer 116 are etched, whereby the opening 141a and the opening 141b reaching the region 108n and the region 208N are formed. The opening 241a and the opening 241b reaching the above are formed.
  • Conductive Layer 120a, Conductive Layer 120b, Conductive Layer 220a, and Conductive Layer 220b are formed (FIG. 14).
  • the transistor 100D and the transistor 100E can be manufactured.
  • a process for forming one or more of a protective insulating layer, a planarization layer, a pixel electrode, and a wiring may be added thereafter.
  • the substrate 102 there is no particular limitation on the material of the substrate 102, but it is necessary that the substrate 102 have at least heat resistance to withstand heat treatment performed later.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102. Also good.
  • a substrate in which a semiconductor element is provided over these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 or the like may be formed directly on the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistor 100 or the like. The separation layer can be used for separation from the substrate 102 and transfer to another substrate after part or all of the semiconductor device is completed thereon. At that time, the transistor 100 or the like can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • the insulating layer 103 can be formed using a sputtering method, a CVD method, an evaporation method, a pulsed laser deposition (PLD) method, or the like as appropriate.
  • a sputtering method for example, an oxide insulating film or a nitride insulating film can be formed as a single layer or a stacked layer.
  • at least a region in contact with the semiconductor layer 108 in the insulating layer 103 is preferably formed using an oxide insulating film.
  • the insulating layer 103 is preferably a film that releases oxygen by heating.
  • the insulating layer 103 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used, and the insulating layer 103 can be provided as a single layer or a stacked layer.
  • the surface in contact with the semiconductor layer 108 of the insulating layer 103 is subjected to pretreatment such as oxygen plasma treatment. Or it is preferable to oxidize the vicinity of the surface.
  • the conductive layer 112 and the conductive layer 106 functioning as a gate electrode, the conductive layer 120a functioning as one of a source electrode or a drain electrode, and the conductive layer 120b functioning as the other include chromium, copper, aluminum, gold, silver, and zinc. , Molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, an alloy containing the above metal elements, or an alloy that combines the above metal elements. be able to.
  • the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b include an In—Sn oxide, an In—W oxide, an In—W—Zn oxide, an In—Ti oxide, and an In—Ti oxide.
  • An oxide conductor such as -Sn oxide, In-Zn oxide, In-Sn-Si oxide, or In-Ga-Zn oxide, or a metal oxide film can also be used.
  • an oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes a conductor.
  • the conductive metal oxide can be referred to as an oxide conductor.
  • the conductive layer 112 or the like may have a stacked structure of a conductive film including the oxide conductor (metal oxide) and a conductive film including a metal or an alloy.
  • a conductive film including an oxide conductor is preferably applied to a side in contact with the insulating layer functioning as a gate insulating film.
  • the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b each include any one or more selected from titanium, tungsten, tantalum, and molybdenum among the above metal elements. Is preferred.
  • the tantalum nitride film is conductive, has a high barrier property against copper, oxygen, or hydrogen, and emits less hydrogen from itself. Therefore, the conductive film in contact with the semiconductor layer 108, Alternatively, it can be preferably used as a conductive film in the vicinity of the semiconductor layer 108.
  • the insulating layer 110 functioning as a gate insulating film of the transistor 100 or the like can be formed by a PECVD method, a sputtering method, or the like.
  • An insulating layer including one or more of a film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used.
  • the insulating layer 110 may have a two-layer structure or a three-layer structure.
  • the insulating layer 110 in contact with the semiconductor layer 108 is preferably an oxide insulating film, and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 is an insulating film capable of releasing oxygen.
  • the insulating layer 110 is formed in an oxygen atmosphere, the heat treatment in the oxygen atmosphere, plasma treatment, or the like is performed on the insulating layer 110 after film formation, or the oxygen layer is formed over the insulating layer 110 in an oxygen atmosphere.
  • Oxygen can be supplied into the insulating layer 110 by forming an oxide film or the like.
  • the insulating layer 110 a material such as hafnium oxide having a higher relative dielectric constant than silicon oxide or silicon oxynitride can be used. This increases the thickness of the insulating layer 110 and suppresses leakage current due to tunneling current.
  • hafnium oxide having crystallinity is preferable because it has a higher relative dielectric constant than amorphous hafnium oxide.
  • a sputtering target used for forming the In-M-Zn oxide preferably has an In atomic ratio equal to or higher than the M atomic ratio.
  • the atomic ratio of the semiconductor layer 108 to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element included in the sputtering target.
  • the atomic ratio of Ga is larger than 0.1 when the atomic ratio of In is 5. 2 or less, and includes the case where the atomic ratio of Zn is 5 or more and 7 or less.
  • the atomic ratio of Ga is larger than 0.1 when the atomic ratio of In is 1. 2 or less, including the case where the atomic ratio of Zn is greater than 0.1 and 2 or less.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a wider energy gap than silicon.
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystalline structure, or an amorphous structure, which will be described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • CAAC c-axis aligned crystal
  • the CAAC structure is one of crystal structures such as a thin film having a plurality of nanocrystals (a crystal region having a maximum diameter of less than 10 nm). Each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis is a crystal structure having a feature that nanocrystals are continuously connected without forming a grain boundary without having orientation.
  • a thin film having a CAAC structure has a feature that the c-axis of each nanocrystal is easily oriented in the thickness direction of the thin film, the normal direction of the surface to be formed, or the normal direction of the surface of the thin film.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • crystallography it is common to take a unit cell having a specific axis as the c-axis among the three axes (crystal axis) of the a-axis, b-axis, and c-axis constituting the unit cell.
  • a crystal having a layered structure two axes parallel to the plane direction of the layer are generally defined as an a axis and a b axis, and an axis intersecting the layer is generally defined as a c axis.
  • a crystal part may not be clearly observed in an observation image using a TEM.
  • a crystal part included in the microcrystalline oxide semiconductor film has a size of 1 nm to 100 nm, or 1 nm to 10 nm.
  • an oxide semiconductor film including nanocrystals (nc: nanocrystal) that is 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor) film.
  • nc-OS nanocrystalline Oxide Semiconductor
  • the nc-OS film has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS film may not be distinguished from an amorphous oxide semiconductor film depending on an analysis method. For example, when structural analysis is performed on the nc-OS film using an XRD apparatus using X-rays having a diameter larger than that of the crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • nc-OS film is subjected to electron diffraction (also referred to as nanobeam electron diffraction) using an electron beam with a probe diameter (for example, 1 nm to 30 nm) that is close to the crystal part or smaller than the crystal part. A region having a high luminance is observed so as to draw a circle (in a ring shape), and a plurality of spots can be observed in the ring region.
  • the nc-OS film can be formed by reducing the oxygen flow rate ratio during deposition as compared with the CAAC-OS film.
  • the nc-OS film can also be formed by lowering the substrate temperature at the time of deposition as compared with the CAAC-OS film.
  • the nc-OS film can be formed even when the substrate temperature is relatively low (for example, 130 ° C. or lower) or the substrate is not heated, so that a large glass substrate, a resin substrate, or the like can be used. And can increase productivity.
  • the metal oxide formed by sputtering using the above target at a substrate temperature of 100 ° C. or higher and 130 ° C. or lower is a crystal structure of one of an nc (nano crystal) structure and a CAAC structure, or a structure in which these are mixed It is easy to take.
  • a metal oxide formed by a sputtering method at a substrate temperature of room temperature (RT) is likely to have an nc crystal structure.
  • the room temperature (RT) here includes a temperature when the substrate is not intentionally heated.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is an electron serving as carriers. It is a function that does not flow.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • FIG. 15A is a top view of the display device 700.
  • the display device 700 includes a first substrate 701 and a second substrate 705 which are bonded to each other with a sealant 712.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are provided over the first substrate 701. It is done.
  • the pixel portion 702 is provided with a plurality of display elements.
  • an FPC terminal portion 708 to which an FPC 716 (FPC: Flexible printed circuit) is connected is provided in a portion of the first substrate 701 that does not overlap with the second substrate 705.
  • FPC Flexible printed circuit
  • Various signals and the like are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716 through the FPC terminal portion 708 and the signal line 710.
  • a plurality of gate driver circuit units 706 may be provided. Further, the gate driver circuit portion 706 and the source driver circuit portion 704 may be in the form of an IC chip separately formed and packaged on a semiconductor substrate or the like. The IC chip can be mounted on the first substrate 701 or the FPC 716.
  • the transistor which is a semiconductor device of one embodiment of the present invention can be applied to the transistors included in the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706.
  • Examples of the display element provided in the pixel portion 702 include a liquid crystal element and a light emitting element.
  • a liquid crystal element a transmissive liquid crystal element, a reflective liquid crystal element, a transflective liquid crystal element, or the like can be used.
  • the light-emitting element include self-luminous light-emitting elements such as LEDs (Light Emitting Diode), OLEDs (Organic LEDs), QLEDs (Quantum-dot LEDs), and semiconductor lasers.
  • a shutter type or optical interference type MEMS (Micro Electro Mechanical Systems) element a display element using a microcapsule type, an electrophoretic method, an electrowetting method, an electronic powder fluid (registered trademark) method, or the like is used. You can also.
  • the pixel portion 702 does not have a rectangular shape, and the corner portion has an arc shape. Further, as illustrated in a region P1 in FIG. 15B, the pixel portion 702 and the resin layer 743 are notched and partly cut out.
  • the pair of gate driver circuit portions 706 are provided on both sides with the pixel portion 702 interposed therebetween.
  • the gate driver circuit portion 706 is provided along the arcuate contour at the corner of the pixel portion 702.
  • the resin layer 743 has a shape in which a portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back in a region P2 in FIG. By folding back a part of the resin layer 743, the display device 700A can be mounted on an electric device in a state where the FPC 716 is placed on the back side of the pixel portion 702, and space saving of the electronic device can be achieved. .
  • an IC 717 is mounted on the FPC 716 connected to the display device 700A.
  • the IC 717 has a function as a source driver circuit, for example.
  • the source driver circuit portion 704 in the display device 700A can include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • a display device 700B illustrated in FIG. 15C is a display device that can be suitably used for an electronic device having a large screen.
  • it can be suitably used for a television device, a monitor device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the plurality of source driver ICs 721 are attached to the FPC 723, respectively.
  • the plurality of FPCs 723 have one terminal connected to the substrate 701 and the other terminal connected to the printed circuit board 724.
  • the printed circuit board 724 can be disposed on the back side of the pixel portion 702 and mounted on an electric device, so that space saving of the electronic device can be achieved.
  • the gate driver circuit portion 722 is formed on the substrate 701. Thereby, an electronic device with a narrow frame can be realized.
  • FIGS. 16 to 18 are cross-sectional views taken along one-dot chain line QR shown in FIG.
  • FIG. 19 is a cross-sectional view taken along one-dot chain line ST in display device 700A shown in FIG. 16 and 17 show a configuration using a liquid crystal element as a display element, and FIGS. 18 and 19 show a configuration using an EL element.
  • the transistor illustrated in Embodiment 1 can be used as the transistor 750 and the transistor 752.
  • the transistor 100, the transistor 100B, the transistor 100D, or the transistor 100F described in Embodiment 1 can be used as the transistor 750.
  • the transistor 752 the transistor 100A, the transistor 100C, the transistor 100E, or the transistor 100G described in Embodiment 1 can be used.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies.
  • the transistor can have low off-state current. Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval of the image signal can be set longer. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of reducing power consumption.
  • the transistor used in this embodiment can be driven at high speed because relatively high field-effect mobility can be obtained.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, a configuration in which a drive circuit formed of a silicon wafer or the like is not applied is possible, and the number of parts of the display device can be reduced.
  • a high-quality image can be provided by using a transistor that can be driven at high speed.
  • 16, 18, and 19 includes a lower electrode formed by processing the same film as the first gate electrode included in the transistor 752 and a metal oxide that is the same as the semiconductor layer. And an upper electrode formed. The resistance of the upper electrode is reduced like the source region and the drain region of the transistor 752.
  • part of the insulating film functioning as the first gate insulating layer of the transistor 752 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • a wiring obtained by processing the same film as the source electrode and the drain electrode of the transistor is connected to the upper electrode.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver circuit portion 704 may have different structures.
  • the signal line 710 is formed of the same conductive film as the source and drain electrodes of the transistors 750 and 752. At this time, it is preferable to use a low-resistance material such as a material containing copper element because signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a wiring 760 that functions as a connection electrode, an anisotropic conductive film 780, and an FPC 716.
  • the wiring 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • the wiring 760 is formed using the same conductive film as the source and drain electrodes of the transistors 750 and 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • an insulating layer having a barrier property against water or hydrogen is preferably provided between the first substrate 701 and the transistor 750 and the like.
  • a light shielding film 738, a coloring film 736, and an insulating film 734 in contact with the light shielding film 738 are provided on the second substrate 705 side.
  • a display device 700 illustrated in FIG. 16 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 therebetween.
  • the conductive layer 774 is provided on the second substrate 705 side and functions as a common electrode.
  • the conductive layer 772 is electrically connected to a source electrode or a drain electrode included in the transistor 750.
  • the conductive layer 772 is formed over the planarization insulating film 770 and functions as a pixel electrode.
  • the conductive layer 772 can be formed using a material that is transparent to visible light or a reflective material.
  • a material that is transparent to visible light or a reflective material for example, an oxide material containing indium, zinc, tin, or the like is preferably used.
  • the reflective material for example, a material containing aluminum, silver, or the like may be used.
  • the display device 700 is a reflective liquid crystal display device.
  • a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a transmissive liquid crystal display device a pair of polarizing plates is provided so as to sandwich a liquid crystal element.
  • a display device 700 illustrated in FIG. 17 illustrates an example in which a liquid crystal element 775 of a horizontal electric field type (for example, FFS mode) is used.
  • a conductive layer 774 functioning as a common electrode is provided over the conductive layer 772 with an insulating layer 773 interposed therebetween.
  • the alignment state of the liquid crystal layer 776 can be controlled by an electric field generated between the conductive layers 772 and 774.
  • a storage capacitor can be formed by a stacked structure of a conductive layer 774, an insulating layer 773, and a conductive layer 772. Therefore, there is no need to provide a separate capacitor element, and the aperture ratio can be increased.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, and an antireflection member
  • a light source such as a backlight and a sidelight
  • the liquid crystal layer 776 includes a thermotropic liquid crystal, a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), a polymer network type liquid crystal (PNLC: Polymer Network Liquid Crystal), and a ferroelectric liquid crystal.
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal
  • An antiferroelectric liquid crystal or the like can be used.
  • a liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used.
  • liquid crystal element modes include TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, ASM (Axially Symmetrically-symmetrical).
  • TN Transmission Nematic
  • VA Vertical Alignment
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • ASM Analy Symmetrically-symmetrical
  • a mode an OCB (Optical Compensated Birefringence) mode, an ECB (Electrically Controlled Birefringence) mode, a guest host mode, and the like can be used.
  • a scattering liquid crystal using a polymer dispersed liquid crystal, a polymer network liquid crystal, or the like can be used for the liquid crystal layer 776.
  • black and white display may be performed without providing the colored film 736, or color display may be performed using the colored film 736.
  • a time division display method (also referred to as a field sequential driving method) that performs color display based on a continuous additive color mixing method may be applied.
  • a structure in which the coloring film 736 is not provided can be employed.
  • the time-division display method for example, there is no need to provide sub-pixels exhibiting the respective colors of R (red), G (green), and B (blue). There are advantages such as increasing the degree.
  • a display device 700 illustrated in FIG. 18 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for the organic compound include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, and core type quantum dot materials.
  • an insulating film 730 covering a part of the conductive layer 772 is provided over the planarization insulating film 770.
  • the light-emitting element 782 includes a light-transmitting conductive film 788 and is a top emission light-emitting element. Note that the light-emitting element 782 may have a bottom emission structure in which light is emitted to the conductive layer 772 side or a dual emission structure in which light is emitted to both the conductive layer 772 side and the conductive film 788 side.
  • the colored film 736 is provided at a position overlapping with the light emitting element 782, and the light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the case where the EL layer 786 is formed in an island shape for each pixel or in a stripe shape for each pixel column, that is, formed by separate coating, the coloring film 736 may not be provided.
  • FIG. 19 shows a configuration of a display device that can be suitably applied to a flexible display.
  • FIG. 19 is a cross-sectional view taken along one-dot chain line ST in display device 700A shown in FIG.
  • 19 has a structure in which a supporting substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are stacked instead of the substrate 701 shown in FIG.
  • the transistor 750, the capacitor 790, and the like are provided over the insulating layer 744 provided over the resin layer 743.
  • the support substrate 745 includes an organic resin, glass, or the like, and is a substrate that is thin enough to have flexibility.
  • the resin layer 743 is a layer containing an organic resin such as a polyimide resin, an acrylic resin, an epoxy resin, a polyamide resin, a polyimide amide resin, a siloxane resin, a benzocyclobutene resin, or a phenol resin.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon oxynitride, or silicon nitride.
  • the resin layer 743 and the support substrate 745 are attached to each other with an adhesive layer 742.
  • the resin layer 743 is preferably thinner than the support substrate 745.
  • the display device 700A illustrated in FIG. 19 includes a protective layer 740 instead of the substrate 705 illustrated in FIG.
  • the protective layer 740 is attached to the sealing film 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate or a scattering plate, an input device such as a touch sensor panel, or a configuration in which two or more of these are stacked may be applied.
  • the EL layer 786 included in the light-emitting element 782 is provided in an island shape over the insulating film 730 and the conductive layer 772. By forming the EL layer 786 so that the emission color is different for each sub-pixel, color display can be realized without using the coloring film 736.
  • a protective layer 741 is provided so as to cover the light-emitting element 782.
  • the protective layer 741 has a function of preventing impurities such as water from diffusing into the light-emitting element 782.
  • the protective layer 741 is preferably an inorganic insulating film. Further, it is more preferable to have a stacked structure including one or more inorganic insulating films and one or more organic insulating films.
  • FIG. 19 shows a foldable region P2.
  • the region P2 in addition to the support substrate 745 and the adhesive layer 742, there is a portion where an inorganic insulating film such as the insulating layer 744 is not provided.
  • a resin layer 746 is provided to cover the wiring 760.
  • An inorganic insulating film is not provided in the bendable region P2 as much as possible, and a structure in which only a conductive layer containing a metal or an alloy and a layer containing an organic material are stacked is prevented from generating cracks when bent. be able to.
  • a part of the display device 700A can be bent with a very small radius of curvature.
  • the resin layer 746 may be provided on the resin layer 743 side.
  • the resin layer 746 is a layer containing an organic resin such as polyimide resin, acrylic resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, or phenol resin.
  • an input device may be provided in the display device 700 illustrated in FIGS.
  • Examples of the input device include a touch sensor.
  • various methods such as a capacitance method, a resistance film method, a surface acoustic wave method, an infrared method, an optical method, and a pressure-sensitive method can be used as a sensor method. Or two or more of these may be used in combination.
  • the structure of the touch panel is a so-called in-cell touch panel in which the input device is formed inside a pair of substrates, a so-called on-cell touch panel in which the input device is formed on the display device 700, or a display device 700.
  • the display device illustrated in FIG. 20A includes a pixel portion 502, a driver circuit portion 504, a protection circuit 506, and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • the transistor of one embodiment of the present invention can be applied to the transistors included in the pixel portion 502 and the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may also be applied to the protective circuit 506.
  • the pixel unit 502 includes a plurality of pixel circuits 501 for driving a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driving circuit unit 504 includes driving circuits such as a gate driver 504a that outputs scanning signals to the gate lines GL_1 to GL_X and a source driver 504b that supplies data signals to the data lines DL_1 to DL_Y.
  • the gate driver 504a may have at least a shift register.
  • the source driver 504b is configured by using a plurality of analog switches, for example. Further, the source driver 504b may be configured using a shift register or the like.
  • the terminal portion 507 is a portion where a terminal for inputting a power source, a control signal, an image signal, and the like from an external circuit to the display device is provided.
  • the protection circuit 506 is a circuit that brings the wiring and another wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • 20A includes a scan line GL that is a wiring between the gate driver 504a and the pixel circuit 501, or a data line DL that is a wiring between the source driver 504b and the pixel circuit 501, for example. Connected to various wirings.
  • the gate driver 504a and the source driver 504b may be provided over the same substrate as the pixel portion 502, or a substrate over which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor film or a multi-source film).
  • a driving circuit board formed of a crystalline semiconductor film may be mounted on the board by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 illustrated in FIG. 20A can have a structure illustrated in FIGS. 20B and 20C, for example.
  • One potential of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 20C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • a data line DL_n, a scanning line GL_m, a potential supply line VL_a, a potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the light emission luminance from the light emitting element 572 is controlled by controlling the current flowing through the light emitting element 572 in accordance with the potential applied to the gate of the transistor 554.
  • Embodiment 4 a pixel circuit including a memory for correcting a gradation displayed on a pixel and a display device including the pixel circuit will be described.
  • the transistor exemplified in Embodiment 1 can be applied to a transistor used in a pixel circuit exemplified below.
  • FIG. 21A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitor C1, and a circuit 401.
  • the pixel circuit 400 is connected to the wiring S1, the wiring S2, the wiring G1, and the wiring G2.
  • the transistor M1 has a gate connected to the wiring G1, one of a source and a drain connected to the wiring S1, and the other connected to one electrode of the capacitor C1.
  • a gate is connected to the wiring G2
  • one of a source and a drain is connected to the wiring S2
  • the other is connected to the other electrode of the capacitor C1 and the circuit 401.
  • the circuit 401 is a circuit including at least one display element.
  • the display element various elements can be used.
  • a light-emitting element such as an organic EL element or an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be used.
  • a node connecting the transistor M1 and the capacitor C1 is N1
  • a node connecting the transistor M2 and the circuit 401 is N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be held. Further, by writing a predetermined potential to the node N1 through the transistor M1 in a state where the transistor M2 is turned off, the potential of the node N2 according to the displacement of the potential of the node N1 by capacitive coupling through the capacitor C1. Can be changed.
  • the transistor to which the oxide semiconductor exemplified in Embodiment 1 is applied can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the node N2 can be held for a long time with an extremely low off-state current. Note that in the case where the period for holding the potential of each node is short (specifically, when the frame frequency is 30 Hz or more), a transistor using a semiconductor such as silicon may be used.
  • FIG. 21B is a timing chart relating to the operation of the pixel circuit 400.
  • various resistances such as wiring resistance, parasitic capacitances such as transistors and wirings, and threshold voltages of transistors is not considered here.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing a potential to the node N2
  • the period T2 is a period for writing a potential to the node N1.
  • Period T1 a potential for turning on the transistor is applied to both the wiring G1 and the wiring G2. Further, the supply voltage V ref is a fixed potential to the wiring S1, and supplies a first data potential V w to the wiring S2.
  • the potential V ref is applied to the node N1 from the wiring S1 through the transistor M1. Further, the node N2, the first data potential V w via the transistor M2 is given. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • a potential for turning on the transistor M1 is supplied to the wiring G1
  • a potential for turning off the transistor M2 is supplied to the wiring G2.
  • the second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2, or it may be floating.
  • the second data potential V data is supplied to the node N1 through the transistor M1.
  • the capacitive coupling by the capacitor C1 the potential of the node N2 is changed by the potential dV according to the second data potential V data. That is, a potential obtained by adding the first data potential Vw and the potential dV is input to the circuit 401.
  • dV is shown to be a positive value, but may be a negative value. That is, the potential V data may be lower than the potential V ref .
  • the potential dV is substantially determined by the capacitance value of the capacitor C ⁇ b> 1 and the capacitance value of the circuit 401.
  • the potential dV is a potential close to the second data potential V data .
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including the display element by combining two kinds of data signals, gradation correction can be performed in the pixel circuit 400. Become.
  • the pixel circuit 400 can generate a potential exceeding the maximum potential that can be supplied to the wiring S1 and the wiring S2.
  • a light emitting element high dynamic range (HDR) display or the like can be performed.
  • HDR high dynamic range
  • liquid crystal element when a liquid crystal element is used, overdrive driving or the like can be realized.
  • a pixel circuit 400LC illustrated in FIG. 21C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • one electrode is connected to one electrode of the node N2 and the capacitor C2, and the other electrode is connected to a wiring to which a potential Vcom2 is applied.
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom1 is applied.
  • the capacity C2 functions as a holding capacity. Note that the capacitor C2 can be omitted if unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, for example, high-speed display can be realized by overdrive driving, and a liquid crystal material having a high driving voltage can be applied.
  • the gradation can be corrected according to the operating temperature, the deterioration state of the liquid crystal element LC, or the like.
  • a pixel circuit 400EL illustrated in FIG. 21D includes a circuit 401EL.
  • the circuit 401EL includes a light emitting element EL, a transistor M3, and a capacitor C2.
  • a gate is connected to one electrode of the node N2 and the capacitor C2, one of a source and a drain is connected to a wiring to which the potential VH is applied, and the other is connected to one electrode of the light-emitting element EL.
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom is applied.
  • the other electrode is connected to a wiring to which a potential VL is applied.
  • the pixel circuit 400EL can flow a large current to the light-emitting element EL by applying a high potential to the gate of the transistor M3, for example, HDR display can be realized. Further, by supplying a correction signal to the wiring S1 or the wiring S2, variations in electrical characteristics of the transistor M3 and the light-emitting element EL can be corrected.
  • circuit is not limited to the circuits illustrated in FIGS. 21C and 21D, and a structure in which a transistor, a capacitor, or the like is added may be used.
  • a display module 6000 illustrated in FIG. 22A includes a display device 6006 to which an FPC 6005 is connected, a frame 6009, a printed board 6010, and a battery 6011 between an upper cover 6001 and a lower cover 6002.
  • a display device manufactured using one embodiment of the present invention can be used for the display device 6006.
  • the display device 6006 a display module with extremely low power consumption can be realized.
  • the shape and dimensions of the upper cover 6001 and the lower cover 6002 can be changed as appropriate in accordance with the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a protection function of the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function as a heat sink, and the like.
  • the printed circuit board 6010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • a power source by the battery 6011 may be used.
  • FIG. 22B is a schematic cross-sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 includes a light emitting unit 6015 and a light receiving unit 6016 provided on the printed circuit board 6010. Further, a region surrounded by the upper cover 6001 and the lower cover 6002 has a pair of light guide portions (light guide portion 6017a and light guide portion 6017b).
  • the display device 6006 is provided so as to overlap the printed circuit board 6010 and the battery 6011 with a frame 6009 interposed therebetween.
  • the display device 6006 and the frame 6009 are fixed to the light guide unit 6017a and the light guide unit 6017b.
  • the light 6018 emitted from the light emitting unit 6015 passes through the upper part of the display device 6006 by the light guide unit 6017a and reaches the light receiving unit 6016 through the light guide unit 6017b.
  • the touch operation can be detected by blocking the light 6018 by a detection target such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. Thereby, the information on the position where the touch operation is performed can be acquired.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • the light receiving unit 6016 can be a photoelectric element that receives light emitted from the light emitting unit 6015 and converts the light into an electrical signal.
  • a photodiode capable of receiving infrared light can be used.
  • the light emitting unit 6015 and the light receiving unit 6016 can be arranged below the display device 6006, and external light reaches the light receiving unit 6016 and touch sensor. Can be prevented from malfunctioning. In particular, when a resin that absorbs visible light and transmits infrared light is used, malfunction of the touch sensor can be more effectively suppressed.
  • An electronic device 6500 illustrated in FIG. 23A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • the display device of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 23B is a schematic cross-sectional view including an end portion of the housing 6501 on the microphone 6506 side.
  • a protective member 6510 having a light-transmitting property is provided on the display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, a print are included in a space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are provided.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded in an area outside the display portion 6502. Further, an FPC 6515 is connected to the folded portion. An IC 6516 is mounted on the FPC 6515. The FPC 6515 is connected to a terminal provided on the printed circuit board 6517.
  • the flexible display panel of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while suppressing the thickness of the electronic device. Further, by folding a part of the display panel 6511 and arranging a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
  • the electronic device exemplified below includes the display device of one embodiment of the present invention in the display portion. Therefore, the electronic device has a high resolution. In addition, the electronic device can achieve both high resolution and a large screen.
  • full high vision, 4K2K, 8K4K, 16K8K, or higher resolution video can be displayed on the display portion of the electronic device of one embodiment of the present invention.
  • Examples of the electronic device include a digital camera, a digital video camera, a digital photo, as well as an electronic device having a relatively large screen such as a television device, a notebook personal computer, a monitor device, a digital signage, a pachinko machine, and a game machine.
  • Examples include a frame, a mobile phone, a portable game machine, a portable information terminal, and a sound reproducing device.
  • the electronic device to which one embodiment of the present invention is applied can be incorporated along a plane or a curved surface of an inner wall or an outer wall of a house or a building, an interior or an exterior of an automobile, or the like.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • the camera 8000 is attached with a detachable lens 8006.
  • the lens 8006 and the housing may be integrated.
  • the camera 8000 can capture an image by pressing a shutter button 8004 or touching a display portion 8002 that functions as a touch panel.
  • the housing 8001 has a mount having electrodes, and can be connected to a strobe device or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the viewfinder 8100 can display a video or the like received from the camera 8000 on the display portion 8102.
  • the button 8103 has a function as a power button or the like.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • a camera 8000 with a built-in finder may be used.
  • FIG. 24B is a diagram showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • a main body 8203 includes a wireless receiver and the like, and can display received video information on a display portion 8204.
  • the main body 8203 includes a camera, and can use information on the movement of the user's eyeballs and eyelids as input means.
  • the mounting portion 8201 may have a function of recognizing the line of sight by providing a plurality of electrodes that can detect a current flowing along with the movement of the user's eyeball at a position touching the user. Moreover, you may have a function which monitors a user's pulse with the electric current which flows into the said electrode.
  • the wearing unit 8201 may include various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and the function of displaying the user's biological information on the display unit 8204 and the movement of the user's head. It may have a function of changing the video displayed on the display portion 8204 in accordance with the above.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • FIG. 24C, FIG. 24D, and FIG. 24E are views showing the appearance of the head mounted display 8300.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 be provided in a curved shape because the user can feel high presence. Further, by viewing another image displayed in a different area of the display portion 8302 through the lens 8305, three-dimensional display using parallax or the like can be performed.
  • the present invention is not limited to the configuration in which one display unit 8302 is provided, and two display units 8302 may be provided, and one display unit may be arranged for one eye of the user.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302. Since the display device including the semiconductor device of one embodiment of the present invention has extremely high definition, the pixel is not visually recognized by the user even when the display device is enlarged using the lens 8305 as illustrated in FIG. More realistic video can be displayed.
  • An electronic device illustrated in FIGS. 25A to 25G includes a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (force , Displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration , Including a function of measuring odor or infrared light), a microphone 9008, and the like.
  • a camera or the like has a function of shooting a still image or a moving image and saving it in a recording medium (externally or built in the camera), a function of displaying the shot image on a display unit, etc. Good.
  • FIGS. 25A to 25G Details of the electronic devices illustrated in FIGS. 25A to 25G will be described below.
  • FIG. 25A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a display portion 9001 having a large screen, for example, 50 inches or more, or 100 inches or more.
  • FIG. 25B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 can be used as a smartphone, for example.
  • the portable information terminal 9101 may include a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the portable information terminal 9101 can display characters and image information on the plurality of surfaces.
  • FIG. 25B shows an example in which three icons 9050 are displayed. Further, information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • the information 9051 there are notifications of incoming e-mails, SNSs, telephone calls, etc., titles of e-mails, SNSs, etc., sender names, date / time, time, remaining battery level, and antenna reception strength.
  • an icon 9050 or the like may be displayed at a position where the information 9051 is displayed.
  • FIG. 25C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different planes.
  • the user can check the information 9053 displayed at a position where the portable information terminal 9102 can be observed from above with the portable information terminal 9102 stored in a chest pocket of clothes. The user can confirm the display without taking out the portable information terminal 9102 from the pocket, and can determine whether to receive a call, for example.
  • FIG. 25D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can be used as a smart watch, for example.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can make a hands-free call by communicating with a headset capable of wireless communication, for example.
  • the portable information terminal 9200 can perform data transmission and charging with another information terminal through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding.
  • FIG. 26A illustrates an example of a television device.
  • a display portion 7500 is incorporated in a housing 7101.
  • a structure in which the housing 7101 is supported by a stand 7103 is shown.
  • the operation of the television device 7100 illustrated in FIG. 26A can be performed using an operation switch included in the housing 7101 or a separate remote controller 7111.
  • the television device 7100 may be operated by applying a touch panel to the display portion 7500 and touching the touch panel.
  • the remote controller 7111 may have a display unit in addition to the operation buttons.
  • the television device 7100 may include a television broadcast receiver and a communication device for network connection.
  • FIG. 26B illustrates a laptop personal computer 7200.
  • a laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display portion 7500 is incorporated in the housing 7211.
  • FIGS. 26 (C) and 26 (D) show an example of digital signage (Digital Signage).
  • a digital signage 7300 illustrated in FIG. 26C includes a housing 7301, a display portion 7500, a speaker 7303, and the like. Furthermore, an LED lamp, operation keys (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
  • FIG. 26D shows a digital signage 7400 attached to a columnar column 7401.
  • the digital signage 7400 includes a display portion 7500 provided along the curved surface of the pillar 7401.
  • the display unit 7500 As the display unit 7500 is wider, the amount of information that can be provided at a time can be increased, and since it is easily noticeable by humans, for example, the effect of improving the advertising effect of the advertisement is achieved.
  • a touch panel is applied to the display portion 7500 so that a user can operate.
  • it can be used not only for advertising purposes but also for providing information required by the user, such as route information, traffic information, and commercial facility guidance information.
  • the digital signage 7300 or the digital signage 7400 is preferably capable of cooperating with an information terminal 7311 such as a smartphone possessed by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the information of the advertisement displayed on the display unit 7500 on the screen of the information terminal 7311 or operating the information terminal 7311.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the information terminal 7311 as an operation means (controller). Thereby, an unspecified number of users can participate and enjoy the game at the same time.
  • the display device of one embodiment of the present invention can be applied to the display portion 7500 in FIGS.
  • FIG. 26E and FIG. 26F show an example of a game machine.
  • a game machine 7600 shown in FIG. 26E is an example of a portable game machine.
  • a portable game machine 7600 includes a housing 7601, a display portion 7610, a button 7603, and the like.
  • a game machine 7700 shown in FIG. 26F is an example of a stationary game machine.
  • a controller 7720 is connected to the stationary game machine 7700 wirelessly or by wire.
  • the controller 7720 includes a housing 7601, a display portion 7610, a button 7603, and the like.
  • the controller 7720 can be used as a portable game machine.
  • a game machine with low power consumption can be obtained.
  • the display device of one embodiment of the present invention to the display portion 7610, a game machine capable of low power consumption and high-definition display can be provided.
  • 26E and 26F illustrate a portable game machine and a stationary game machine as examples of game machines, but one embodiment of the present invention is not limited thereto.
  • Examples of the game machine to which one embodiment of the present invention can be applied include an arcade game machine installed in an amusement facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the electronic device of this embodiment includes a display portion
  • one embodiment of the present invention can also be applied to an electronic device that does not have a display portion.
  • the transistor 100 and the transistor 100A illustrated in Embodiment 1 and FIG. 2 can be used.
  • a plurality of samples were manufactured in which the thickness (t1) of the region 103a was 305 nm and the thickness (t2) of the region 103b was varied. Specifically, a sample in which the thickness (t2) of the region 103b is 205 nm and a sample in which the thickness (t2) of the region 103b is 55 nm were manufactured. In a sample in which the thickness (t2) of the region 103b is 205 nm, the thickness (t1) of the region 103a is 1.5 times the thickness (t2) of the region 103b.
  • the thickness (t1) of the region 103a is 5.5 times the thickness (t2) of the region 103b.
  • a sample in which the thickness (t1) of the region 103a and the thickness (t2) of the region 103b were the same was manufactured in the same manner.
  • the thickness (t1) of the region 103a is 1.0 times the thickness (t2) of the region 103b.
  • a tungsten film having a thickness of about 100 nm was formed on a glass substrate by sputtering, and this was processed to obtain a first gate electrode.
  • an insulating film serving as a first gate insulating layer having a thickness of 305 nm was formed on the glass substrate and the first gate electrode.
  • a silicon nitride film having a thickness of approximately 240 nm, a silicon nitride film having a thickness of approximately 60 nm, and a silicon oxynitride film having a thickness of approximately 5 nm are stacked by a plasma CVD method as an insulating film serving as a first gate insulating layer. .
  • a metal oxide film having a thickness of about 30 nm was formed on the insulating film.
  • a resist mask was formed on the metal oxide film, and the metal oxide film was processed to obtain a semiconductor layer. Subsequently, the insulating film was processed to obtain a first gate insulating layer. A plurality of samples with different thicknesses (t2) of the region 103b were manufactured. As a comparative sample, a sample in which the thickness (t1) of the region 103a and the thickness (t2) of the region 103b were the same was manufactured in the same manner.
  • heat treatment was performed at a temperature of 350 ° C. for 1 hour in a nitrogen atmosphere, and subsequently, heat treatment was performed at 350 ° C. for 1 hour in a mixed atmosphere of oxygen and nitrogen.
  • a silicon oxynitride film having a thickness of about 150 nm was stacked as the second gate insulating layer by a plasma CVD method. Thereafter, heat treatment was performed at a temperature of 350 ° C. for 1 hour in a nitrogen atmosphere.
  • a metal oxide film having a thickness of about 20 nm was formed on the second gate insulating layer by a sputtering method.
  • a heat treatment was performed at a temperature of 350 ° C. for 1 hour in a mixed atmosphere of nitrogen and oxygen.
  • a molybdenum film having a thickness of about 100 nm was stacked on the metal oxide film by a sputtering method. Thereafter, a part of the molybdenum film and the metal oxide film was removed by etching to obtain a second gate electrode and a metal oxide layer.
  • an impurity element addition treatment was performed using the second gate electrode as a mask.
  • Boron was used as the impurity element, and B 2 H 6 gas was used as a gas for supplying boron.
  • Boron was added using a plasma ion doping apparatus, with a dose of 2 ⁇ 10 15 ions / cm 2 and an acceleration voltage of 40 kV.
  • a silicon oxynitride film having a thickness of about 300 nm was formed by plasma CVD as a protective insulating layer covering the transistor.
  • the deposition temperature of the silicon oxynitride film was 350 ° C.
  • Measurement conditions for the Id-Vg characteristics of the transistor include a voltage applied to the first gate electrode (hereinafter also referred to as a gate voltage (Vg)) and a voltage applied to the second gate electrode (hereinafter referred to as a back gate voltage (hereinafter referred to as a back gate voltage)).
  • Vg gate voltage
  • Vbg back gate voltage
  • Vbg voltage applied to the second gate electrode
  • Vbg back gate voltage
  • Vbg) was applied from -15V to + 20V in steps of 0.25V.
  • a voltage applied to the source electrode hereinafter also referred to as source voltage (Vs)
  • Vd drain voltage
  • FIG. 27 shows an Id-Vg characteristic of a transistor corresponding to the transistor 100
  • FIG. 28 shows an Id-Vg characteristic of a transistor corresponding to the transistor 100A.
  • the results of the conditions in which the thickness (t2) of the region 103b is different are shown side by side in the horizontal direction.
  • transistors having the same thickness (t1) of the region 103a and the same thickness (t2) of the region 103b are also shown side by side.
  • 27 and 28 show three types of transistors having a transistor channel length of 2 ⁇ m and a channel width of 1 ⁇ m, 3 ⁇ m, and 50 ⁇ m. Note that the Id-Vg characteristics of 20 transistors of each type were measured. As shown in FIGS. 27 and 28, good electrical characteristics could be obtained in any sample.
  • the threshold voltage (Vth), on-current (Ion), and mobility ( ⁇ FE) were calculated from the Id-Vg characteristics shown in FIGS.
  • FIG. 29 shows characteristics of a transistor corresponding to the transistor 100
  • FIG. 30 shows characteristics of a transistor corresponding to the transistor 100A. 29 and 30, the threshold voltage (Vth) indicates a value when the drain voltage (Vd) is 5.1V.
  • the on-current (Ion) is a value when the drain voltage (Vd) is 5.1V and the gate voltage (Vg) is 5V.
  • the mobility ( ⁇ FE) shows a value when the drain voltage (Vd) is 5.1V.
  • the numerical value shown in FIG.29 and FIG.30 has shown the median value.
  • the on-current and the mobility were increased by making the thickness (t2) of the region 103b thinner than the thickness (t1) of the region 103a. It was also confirmed that the on-state current and the mobility were increased as the ratio of the thickness of the region 103a to the thickness of the region 103b (t1 / t2) was increased. In addition, it was confirmed that the on-current and the mobility tend to increase as the channel width decreases.
  • the ratio of the thickness of the region 103a to the thickness of the region 103b (t1 / t2) is increased, so that the second gate electrode is not only positioned on the upper surface side of the semiconductor layer but also on the side surface side and lower end in the channel width direction. Since the semiconductor layer is electrically surrounded by an electric field generated when a voltage is applied to the second gate electrode, the on-state current and mobility of the transistor can be increased. Guessed.
  • a gate bias stress test (GBT test) was performed.
  • the substrate on which the transistor was formed was held at 60 ° C., 0 V was applied to the source and drain of the transistor, and 20 V or ⁇ 20 V was applied to the gate, and this state was maintained for one hour.
  • PBTS Positive Bias Temperature Stress
  • NBTS Negative Bias Temperature Stress
  • PBTS in a state where the sample is irradiated with light is referred to as PBTIS (Positive Bias Temperature Illumination Stress)
  • NBTS Negative Bias Temperature Illumination Stress
  • white LED light white LED light of about 10000 lx was used.
  • FIG. 31A shows characteristics of a transistor corresponding to the transistor 100
  • FIG. 31B shows characteristics of a transistor corresponding to the transistor 100A.
  • the transistor of one embodiment of the present invention had favorable electrical characteristics and high reliability.

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Abstract

要約書 電気特性の良好な半導体装置を提供する。電気特性の安定した半導体装置を提供する。 半導体装置は、絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有する。第１のト ランジスタ及び第２のトランジスタはそれぞれ、 第１の絶縁層と、 第１の絶縁層上の半導体層と、 半 導体層上の第２の絶縁層と、第２の絶縁層を介して、半導体層と重畳する第１の導電層と、を有する。 第１の絶縁層は半導体層と重なり、 凸状の第１の領域と、 半導体層と重ならず第１の領域よりも薄い 第２の領域と、 を有する。 第１の導電層は、 第２の領域上において第１の導電層の下面が、 半導体層 の下面よりも低く位置する部分を有する。また、第２のトランジスタは、さらに第３の導電層を有し、 第３の導電層は、第１の絶縁層を介して、半導体層と重畳する。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。本発明の一態様は、表示装置に関する。本発明の一態様は、半導体装置、または表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
　また、特許文献２には、ソース領域およびドレイン領域に、アルミニウム、ホウ素、ガリウム、インジウム、チタン、シリコン、ゲルマニウム、スズ、および鉛からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域を有する酸化物半導体膜が適用された薄膜トランジスタが開示されている。
特開２０１４−７３９９号公報 特開２０１１−２２８６２２号公報
　半導体装置は用いられる用途や要求される電気的特性により、異なる機能を有する複数のトランジスタが必要となる。したがって、要求される特性を有するようにトランジスタを作り分けることが望まれる。
　上記に鑑み、寄生容量が少ないトランジスタ、及びオン電流が高いトランジスタを有する半導体装置を提供することを課題の一とする。また、電気特性の良好な半導体装置を提供することを課題の一とする。特に、大きな電流を流すことのできる半導体装置を提供することを課題の一とする。または、電気特性の安定した半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有する半導体装置である。第１のトランジスタは、第１の絶縁層と、第１の絶縁層上の第１の半導体層と、第１の半導体層上の第２の絶縁層と、第２の絶縁層を介して、第１の半導体層と重畳する第１の導電層と、を有する。第１の絶縁層は、第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、また第１の半導体層と重なる第１の領域と、第１の半導体層と重ならず、第１の領域よりも膜厚が薄い第２の領域と、を有する。第１の導電層は、第２の領域上において第１の導電層の下面が、第１の半導体層の下面よりも低く位置する部分を有する。第２のトランジスタは、第１の絶縁層上の第２の半導体層と、第２の半導体層上の第２の絶縁層と、第２の絶縁層を介して、第２の半導体層と重畳する第２の導電層と、第１の絶縁層を介して、第２の半導体層と重畳する第３の導電層と、を有する。第１の絶縁層は、第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、また、第２の半導体層と重なる第３の領域と、第２の半導体層と重ならず、第３の領域よりも膜厚が薄い第４の領域と、を有する。第２の導電層は、第４の領域上において第２の導電層の下面が、第２の半導体層の下面よりも低く位置する部分を有する。
　本発明の一態様は、絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有する半導体装置である。第１のトランジスタは、第１の絶縁層と、第１の絶縁層上の第１の半導体層と、第１の半導体層上の第２の絶縁層と、第２の絶縁層を介して、第１の半導体層と重畳する第１の導電層と、を有する。第１の絶縁層は、第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、また第１の半導体層と重なる第１の領域と、第１の半導体層と重ならず、第１の領域よりも膜厚が薄い第２の領域と、を有する。第１の導電層は、第２の領域上において第１の導電層の下面が、第１の半導体層の下面よりも低く位置する部分を有する。第２の絶縁層は、第１の領域の側面、第２の領域の上面、並びに第１の半導体層の上面及び側面と接する。第２のトランジスタは、第１の絶縁層上の第２の半導体層と、第２の半導体層上の第２の絶縁層と、第２の絶縁層を介して、第２の半導体層と重畳する第２の導電層と、第１の絶縁層を介して、第２の半導体層と重畳する第３の導電層と、を有する。第１の絶縁層は、第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、また、第２の半導体層と重なる第３の領域と、第２の半導体層と重ならず、第３の領域よりも膜厚が薄い第４の領域と、を有する。第２の導電層は、第４の領域上において第２の導電層の下面が、第２の半導体層の下面よりも低く位置する部分を有する。第２の絶縁層は、第３の領域の側面、第４の領域の上面、並びに第２の半導体層の上面及び側面と接する。
　本発明の一態様は、絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有する半導体装置である。第１のトランジスタは、第１の絶縁層と、第１の絶縁層上の第１の半導体層と、第１の半導体層上の第２の絶縁層と、第２の絶縁層を介して、第１の半導体層と重畳する第１の導電層と、を有する。第１の絶縁層は、第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、また第１の半導体層と重なる第１の領域と、第１の半導体層と重ならず、第１の領域よりも膜厚が薄い第２の領域と、を有する。第１の導電層は、第２の領域上において第１の導電層の下面が、第１の半導体層の下面よりも低く位置する部分を有する。第２の絶縁層は、第１の導電層と上面形状が概略一致する。第２のトランジスタは、第１の絶縁層上の第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層を介して、第２の半導体層と重畳する第２の導電層と、第１の絶縁層を介して、第２の半導体層と重畳する第３の導電層と、を有し、第１の絶縁層は、第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、また第２の半導体層と重なる第３の領域と、第２の半導体層と重ならず、第３の領域よりも膜厚が薄い第４の領域と、を有する。第２の導電層は、第４の領域上において第２の導電層の下面が、第２の半導体層の下面よりも低く位置する部分を有する。第３の絶縁層は、第２の導電層と上面形状が概略一致する。
　前述の半導体装置において、第１の半導体層は、第１の導電層と重ならない第５の領域を有し、第２の半導体層は、第２の導電層と重ならない第６の領域を有し、第５の領域及び第６の領域は、第１の元素を有し、第１の元素は、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンのいずれか一以上であると好ましい。
　前述の半導体装置において、第１の半導体層及び第２の半導体層は、金属酸化物を含み、第５の領域及び第６の領域は、第１の元素と酸素との結合を有すると好ましい。
　前述の半導体装置において、さらに第４の絶縁層を有し、第１の半導体層は、第１の導電層と重ならない第５の領域を有し、第２の半導体層は、第２の導電層と重ならない第６の領域を有し、第４の絶縁層は、第５の領域及び第６の領域と接し、第１の半導体層及び第２の半導体層は、金属酸化物を含み、第４の絶縁層は、窒化物を含むと好ましい。
　前述の半導体装置において、第４の絶縁層は、アルミニウム、チタン、タンタル、タングステン、クロム、またはルテニウムから選ばれる一以上の元素と、窒素とを含み、第５の領域及び第６の領域は、金属状態のインジウムが存在すると好ましい。
　前述の半導体装置において、第４の絶縁層は、シリコンと、窒素と、水素と、を含むと好ましい。
　前述の半導体装置において、第１の領域の厚さが、第２の領域の厚さの１．２倍以上１０倍以下であると好ましい。
　前述の半導体装置において、第１の領域の側面が、第１の半導体層の下端部と接する部分から第２の領域にかけて、勾配が連続的に変化する形状を有し、第３の領域の側面が、第２の半導体層の下端部と接する部分から第４の領域にかけて、勾配が連続的に変化する形状を有すると好ましい。
　前述の半導体装置において、第１の導電層は、その上面が第１の半導体層の下面よりも低く位置する部分を有し、第２の導電層は、その上面が第２の半導体層の下面よりも低く位置する部分を有すると好ましい。
　前述の半導体装置において、第１の半導体層は、第１の金属酸化物膜と、第２の金属酸化物膜とがこの順に積層された積層構造を有し、第２の半導体層は、第３の金属酸化物膜と、第４の金属酸化物膜とがこの順に積層された積層構造を有し、第２の金属酸化物膜及び第４の金属酸化物膜は、第１の金属酸化物膜及び第３の金属酸化物膜よりも結晶性が高いと好ましい。
　前述の半導体装置において、画素部と、駆動回路部と、を有し、画素部は第１のトランジスタを有し、駆動回路部は第２のトランジスタを有すると好ましい。
　本発明の一態様により、寄生容量が少ないトランジスタ、及びオン電流が高いトランジスタを有する半導体装置を提供できる。または、本発明の一態様により、電気特性の良好な半導体装置を提供できる。または、本発明の一態様により、大きな電流を流すことのできる半導体装置を提供できる。または、本発明の一態様により、電気特性の安定した半導体装置を提供できる。または、本発明の一態様により、信頼性の高い半導体装置を提供できる。または、本発明の一態様により、新規な半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
（Ａ）、（Ｂ）半導体装置の構成例。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）半導体装置の構成例。 半導体装置の構成例。 （Ａ）、（Ｂ）半導体装置の構成例。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）半導体装置の構成例。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）半導体装置の構成例。 （Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）半導体装置の構成例。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 （Ａ）、（Ｂ）、（Ｃ）表示装置の上面図。 表示装置の断面図。 表示装置の断面図。 表示装置の断面図。 表示装置の断面図。 （Ａ）表示装置のブロック図。（Ｂ）、（Ｃ）表示装置の回路図。 （Ａ）、（Ｃ）、（Ｄ）表示装置の回路図。（Ｂ）表示装置のタイミングチャート。 （Ａ）、（Ｂ）表示モジュールの構成例。 （Ａ）、（Ｂ）電子機器の構成例。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）電子機器の構成例。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）電子機器の構成例。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）電子機器の構成例。 トランジスタの電気特性。 トランジスタの電気特性。 トランジスタの電気特性。 トランジスタの電気特性。 （Ａ）、（Ｂ）トランジスタの信頼性評価結果。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタが有するソースとドレインの機能は、トランジスタの極性や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　また、本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及びその作製方法について説明する。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタ及び第２のトランジスタが同一の絶縁表面上に設けられる半導体装置である。第１のトランジスタと第２のトランジスタはそれぞれ異なる構造を有する。第１のトランジスタは半導体層が有するチャネル形成領域の上にゲート電極を有するシングルゲート構造、第２のトランジスタはチャネル形成領域の上下にゲート電極を有するデュアルゲート構造である。この様な構成とすることで、第１のトランジスタを寄生容量が少ないトランジスタ、第２のトランジスタをオン電流が高いトランジスタとすることができる。
　本発明の一態様は、異なる構造のトランジスタを同一の絶縁表面上に設け、各々のトランジスタに異なる機能を与えることができる。また、構造が異なるトランジスタをほぼ同じ工程で作製でき、構造が異なるトランジスタを有する半導体装置を生産性よく作製できる。また、構造が異なるトランジスタをほぼ同じ工程で作製できることから、多様な回路を有する半導体装置を生産性よく作製できる。
　半導体装置を表示装置に用いる場合、例えば、画素部に設けられるトランジスタの一つに、寄生容量が少ない第１のトランジスタを適用し、駆動回路部に設けられるトランジスタの一つに、オン電流が高い第２のトランジスタを適用することができる。寄生容量が少ない第１のトランジスタを画素部に用いることで、大型の表示装置や、高精細な表示装置において、信号遅延を低減し、表示むらを抑えることが可能となる。また、オン電流が高い第２のトランジスタを駆動回路部に用いることで、高速動作が可能な表示装置とすることができる。
　第１のトランジスタ及び第２のトランジスタはそれぞれ、絶縁層と、絶縁層上にチャネルが形成される半導体層と、半導体層上に第１のゲート絶縁層と、第１のゲート絶縁層上に第１のゲート電極と、を有するトランジスタである。また、第２のトランジスタは、さらに、絶縁層を介して半導体層と重畳する第２のゲート電極を有する。第２のトランジスタにおいて、絶縁層は第２のゲート絶縁層として機能する。
　半導体層は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成されることが好ましい。
　絶縁層は、半導体層と重畳する第１の領域と、それ以外の第２の領域とを有する。また、第１の領域の厚さが、第２の領域の厚さよりも厚い。言い換えると、絶縁層は、第１の領域が第２の領域よりも厚さ方向に突出した凸部を有する。このとき、半導体層は、第１の絶縁層の第１の領域の凸部の上に設けられる。
　また、絶縁層の第１の領域の側面（すなわち、凸部の外縁部）は、テーパ形状を有することが好ましい。このとき、第１の領域の側面と第２の領域の上面との成す角が、９０°より大きく１８０°未満、好ましくは１００°以上１７０°以下、より好ましくは１１０°以上１６０°以下とする。これにより、第１の領域の側面を覆うゲート絶縁層の被覆性を向上できるため、この部分の厚さが薄くなることを抑制することができる。
　また、絶縁層の第１の領域の側面は、半導体層の下端部と接する部分から、第２の領域にかけて、連続的に勾配が変化する形状とすることが好ましい。これにより、半導体層及び絶縁層を覆う第１のゲート絶縁層、第１のゲート電極等の被覆性をさらに向上させることができる。
　また、第１のゲート絶縁層及び第１のゲート電極は、第１のトランジスタ及び第２のトランジスタのチャネル幅方向において、半導体層の上面及び側面、ならびに絶縁層の第１の領域の側面、及び第２の領域の上面を覆って設けられる。このとき、第２の領域と重なる部分における第１のゲート電極の下面が、第１の領域上の半導体層の下面よりも下側に位置することが好ましい。これにより、第１のゲート電極に電圧を印加した時に生じる電界が、半導体層の上面側からだけでなく、側面側、及び斜め下方側からも作用し、当該電界で半導体層を電気的に取り囲むことができる。したがって、半導体層にチャネルを誘起させるための電界を、より効果的に印加することができるため、第１のトランジスタ及び第２のトランジスタの電界効果移動度が向上し、オン電流を増大させることができる。
　絶縁層の、第１の領域と第２の領域との厚さの差は、ゲート絶縁層の厚さ等を考慮して制御することができる。第１の領域と第２の領域との厚さの差は、少なくともゲート絶縁層の厚さよりも大きくする。また、半導体層と、ゲート電極との間に、ゲート絶縁層以外の層を設ける場合には、その層の厚さも考慮して、第２の領域を薄く加工することが好ましい。
　例えば、第１の領域の厚さは、第２の領域の厚さの１．２倍以上、好ましくは１．５倍以上、より好ましくは２倍以上、さらに好ましくは２．５倍以上であって、１０倍以下の厚さとすることができる。
　または、第１の領域の厚さと、第２の領域の厚さの差が、ゲート絶縁層の厚さの１倍以上、好ましくは１．２倍以上、より好ましくは１．５倍以上、さらに好ましくは２倍以上であって、２０倍以下となるように、絶縁層が加工されていることが好ましい。
　第２のトランジスタは、さらに第２のゲート電極を有し、半導体層を一対のゲート電極によって生じる電界で電気的に取り囲むことができ、第１のトランジスタと比較してオン電流が高いトランジスタとすることができる。また、第１のトランジスタは、第２のトランジスタと比較してゲート容量が小さいため、高速での動作が可能なトランジスタとすることができる。
　以下では、より具体的な例について、図面を参照して説明する。
＜半導体装置の構成例＞
　以下では、本発明の一態様の半導体装置に適用可能なトランジスタについて、図面を参照して説明する。ここでは、構造が異なる２種類のトランジスタについて説明する。なお、以下では、２つのトランジスタに共通する構成要素については同じ符号を付し、重複する説明は省略する場合がある。
［構成例１］
　トランジスタ１００の上面図を図１（Ａ）、トランジスタ１００Ａの上面図を図１（Ｂ）に示す。なお、図１（Ａ）及び図１（Ｂ）において、トランジスタ１００及びトランジスタ１００Ａの構成要素の一部（絶縁層等）を省略して図示している。トランジスタの上面図については、以降の図面においても図１（Ａ）及び図１（Ｂ）と同様に、構成要素の一部を省略して図示するものとする。
　トランジスタ１００の断面図を図２（Ａ１）及び図２（Ｂ１）に示す。図２（Ａ１）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図２（Ｂ１）は、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当する。また、一点鎖線Ａ１−Ａ２方向はトランジスタ１００のチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はトランジスタ１００のチャネル幅方向に相当する。
　トランジスタ１００Ａの断面図を図２（Ａ２）及び図２（Ｂ２）に示す。図２（Ａ２）は、図１（Ｂ）に示す一点鎖線Ａ３−Ａ４における切断面の断面図に相当し、図２（Ｂ２）は、図１（Ｂ）に示す一点鎖線Ｂ３−Ｂ４における切断面の断面図に相当する。また、一点鎖線Ａ３−Ａ３方向はトランジスタ１００Ａのチャネル長方向、一点鎖線Ｂ３−Ｂ４方向はトランジスタ１００Ａのチャネル幅方向に相当する。
　トランジスタ１００とトランジスタ１００Ａとは、同一の基板１０２上に同じ工程を経て形成することができるトランジスタである。トランジスタ１００Ａは、基板１０２と絶縁層１０３との間に導電層１０６を有する点で、トランジスタ１００と主に相違している。導電層１０６は半導体層１０８のチャネル形成領域と、導電層１１２と重畳する領域を有する。
　まず、トランジスタ１００について説明する。
　図２（Ａ１）及び図２（Ｂ１）に示すように、トランジスタ１００は、基板１０２上に設けられ、絶縁層１０３、半導体層２０８、絶縁層１１０、金属酸化物層２１４、導電層２１２、絶縁層１１８等を有する。島状の半導体層２０８は、絶縁層１０３上に設けられる。絶縁層１１０は、絶縁層１０３の上面、半導体層２０８の上面及び側面に接して設けられる。金属酸化物層２１４及び導電層２１２は、絶縁層１１０上にこの順に積層して設けられ、半導体層２０８と重畳する部分を有する。また、金属酸化物層２１４、及び導電層２１２は、平面視において、上面形状が概略一致するように設けられている。絶縁層１１８は、導電層２１２の上面及び側面、金属酸化物層２１４の側面、絶縁層１１０の上面を覆って設けられている。
　なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
　導電層２１２の一部は、ゲート電極として機能する。絶縁層１１０の一部は、ゲート絶縁層として機能する。半導体層２０８の導電層２１２と重畳する部分は、チャネル形成領域として機能する。トランジスタ１００は、半導体層２０８上にゲート電極が設けられる、いわゆるシングルゲート構造、トップゲート型のトランジスタである。
　また、図１（Ａ）及び図２（Ａ１）に示すように、トランジスタ１００は、絶縁層１１８上に導電層２２０ａ及び導電層２２０ｂを有していてもよい。導電層２２０ａ及び導電層２２０ｂはソース電極またはドレイン電極として機能する。導電層２２０ａ及び導電層２２０ｂは、それぞれ絶縁層１１８に設けられた開口部２４１ａまたは開口部２４１ｂを介して、後述する領域２０８Ｎに電気的に接続される。
　半導体層２０８は、金属酸化物を含むことが好ましい。
　例えば半導体層２０８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　特に、半導体層２０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層２０８として、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　絶縁層１１０と導電層２１２との間に位置する金属酸化物層２１４は、絶縁層１１０に含まれる酸素が導電層２１２側に拡散することを防ぐバリア膜として機能する。さらに金属酸化物層２１４は、導電層２１２に含まれる水素や水が絶縁層１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層２１４は、例えば少なくとも絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることができる。
　金属酸化物層２１４により、導電層２１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、絶縁層１１０から導電層２１２へ酸素が拡散することを防ぐことができる。また、導電層２１２が水素を含む場合であっても、導電層２１２から絶縁層１１０を介して半導体層２０８へ水素が拡散することを防ぐことができる。その結果、半導体層２０８のチャネル形成領域におけるキャリア密度を極めて低いものとすることができる。
　金属酸化物層２１４としては、絶縁性材料または導電性材料を用いることができる。金属酸化物層２１４が絶縁性を有する場合には、ゲート絶縁層の一部として機能する。一方、金属酸化物層２１４が導電性を有する場合には、ゲート電極の一部として機能する。
　金属酸化物層２１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
　金属酸化物層２１４として、例えば酸化インジウム、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）などの、導電性酸化物を用いることもできる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。
　また、金属酸化物層２１４として、半導体層２０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、上記半導体層２０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層２１４として、半導体層２０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　または、半導体層２０８と金属酸化物層２１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層２０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため好ましい。このとき、半導体層２０８には、金属酸化物層２１４よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
　また、金属酸化物層２１４は、スパッタリング装置を用いて形成すると好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１０や半導体層２０８中に好適に酸素を添加することができる。
　半導体層２０８は、絶縁層１１０を介して導電層２１２と重なる、チャネル形成領域を有する。また、半導体層２０８は、当該チャネル形成領域を挟む一対の領域２０８Ｎを有する。領域２０８Ｎは、チャネル形成領域よりも低抵抗な領域であり、トランジスタ１００のソース領域またはドレイン領域として機能する。
　また領域２０８Ｎは、チャネル形成領域よりも低抵抗な領域、キャリア濃度が高い領域、酸素欠陥密度の高い領域、不純物濃度の高い領域、またはｎ型である領域ともいうことができる。
　半導体層２０８の領域２０８Ｎは、不純物元素を含む領域である。当該不純物元素としては、例えば水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、または希ガスなどが挙げられる。なお、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素またはリンを含むことが好ましい。またこれら元素を２以上含んでいてもよい。
　絶縁層１１０は、半導体層２０８のチャネル形成領域と接する領域、すなわち導電層２１２と重畳する領域を有する。また、絶縁層１１０は、半導体層２０８の低抵抗な領域２０８Ｎと接し、且つ導電層２１２と重畳しない領域を有する。
　また、半導体層２０８のチャネル形成領域に接する絶縁層１０３と絶縁層１１０には、酸化物膜を用いることが好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などの酸化物膜を用いることができる。これにより、トランジスタ１００の作製工程における熱処理などで、絶縁層１０３や絶縁層１１０から脱離した酸素を半導体層２０８のチャネル形成領域に供給し、半導体層２０８中の酸素欠損を低減することができる。
　図３に、図２（Ａ１）中の一点鎖線で囲った領域Ｐを拡大した断面図を示している。
　絶縁層１１０は、上述した不純物元素を含む領域１１０ｄを有する。領域１１０ｄは、少なくとも領域２０８Ｎとの界面近傍に位置している。また領域１１０ｄは、半導体層２０８が設けられていない領域、及び導電層２１２と重畳しない領域において、少なくとも絶縁層１０３との界面近傍にも位置している。また、図２（Ａ１）及び図３に示すように、領域１１０ｄは、半導体層２０８のチャネル形成領域と接する部分には設けられていないことが好ましい。
　また、絶縁層１０３は、絶縁層１１０と接する界面近傍に、上述した不純物元素を含む領域１０３ｄを有している。また図３に示すように、領域１０３ｄは、領域２０８Ｎと接する界面近傍にも設けられていてもよい。このとき、領域２０８Ｎと重畳する部分の不純物濃度は、絶縁層１１０と接する部分よりも低い濃度となる。
　ここで、領域２０８Ｎにおける不純物濃度は、絶縁層１１０に近いほど濃度が高くなるような濃度勾配を有することが好ましい。これにより、領域２０８Ｎの上部ほど低抵抗となるため、導電層２２０ａ（または導電層２２０ｂ）との接触抵抗をより効果的に低減することができる。また、領域２０８Ｎ全体に亘って均一な濃度とした場合に比べて、領域２０８Ｎ内の不純物元素の総量を低くできるため、作製工程中の熱などの影響によりチャネル形成領域に拡散しうる不純物の量を低く保つことができる。
　また、領域１１０ｄにおける不純物濃度は、半導体層２０８に近いほど濃度が高くなるような濃度勾配を有することが好ましい。加熱により酸素を放出可能な酸化物膜を適用した絶縁層１１０において、上述した不純物元素が添加された領域１１０ｄでは、他の領域に比べて酸素の放出を抑えることができる。そのため、絶縁層１１０の領域２０８Ｎとの界面近傍に位置する領域１１０ｄは、酸素に対するブロッキング層として機能し、領域２０８Ｎに供給される酸素を効果的に低減することができる。
　後述するように、領域２０８Ｎ及び領域１１０ｄに不純物元素を添加する処理は、導電層２１２をマスクとして行うことができる。これにより、領域２０８Ｎの形成と同時に、領域１１０ｄを自己整合的に形成することができる。
　なお、図３等では、絶縁層１１０の不純物濃度の高い部分が、半導体層２０８との界面近傍に位置することを誇張して示すために、領域１１０ｄを絶縁層１１０中の半導体層２０８の近傍にのみハッチングパターンを付して図示しているが、実際には絶縁層１１０の厚さ方向全体に亘って上記不純物元素が含まれる。
　領域２０８Ｎ及び領域１１０ｄはそれぞれ、不純物濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。また、領域２０８Ｎは、絶縁層１１０の領域１１０ｄよりも、不純物濃度が高い部分を有すると、領域２０８Ｎの電気抵抗をより効果的に低抵抗化できるため好ましい。
　領域２０８Ｎ及び領域１１０ｄに含まれる不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析することができる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。
　また、領域２０８Ｎにおいて、不純物元素は酸化した状態で存在していることが好ましい。例えば不純物元素としてホウ素、リン、マグネシウム、アルミニウム、シリコンなどの酸化しやすい元素を用いることが好ましい。このような酸化しやすい元素は、半導体層２０８中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度（例えば４００℃以上、６００℃以上、または８００℃以上）がかかった場合であっても、脱離することが抑制される。また、不純物元素が半導体層２０８中の酸素を奪うことで、領域２０８Ｎ中に多くの酸素欠損が生成される。この酸素欠損と、膜中の水素とが結合することでキャリア供給源となるため、領域２０８Ｎは極めて低抵抗な状態となる。
　なお、後の工程で高い温度がかかる処理を行なう際、外部や領域２０８Ｎの近傍の膜から多量の酸素が領域２０８Ｎに供給されてしまうと、抵抗が上昇してしまう場合がある。そのため、高い温度のかかる処理を行なう際には、酸素に対するバリア性の高い絶縁層１１０等で覆った状態で処理することが好ましい。
　また、領域１１０ｄにおいても、不純物元素は酸化した状態で存在していることが好ましい。このような酸化しやすい元素は、絶縁層１１０中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度がかかった場合でも脱離することが抑制される。また特に絶縁層１１０中に加熱により脱離しうる酸素（過剰酸素ともいう）が含まれる場合には、当該過剰酸素と不純物元素とが結合して安定化するため、領域１１０ｄから領域２０８Ｎへ酸素が供給されることを抑制することができる。また、酸化した状態の不純物元素が含まれる領域１１０ｄは、酸素が拡散しにくい状態となるため、領域１１０ｄよりも上部から当該領域１１０ｄを介して領域２０８Ｎに酸素が供給されることも防ぐことができる。
　例えば、不純物元素としてホウ素を用いた場合、領域２０８Ｎ及び領域１１０ｄに含まれるホウ素は酸素と結合した状態で存在しうる。このことは、ＸＰＳ分析において、ホウ素と酸素との結合に起因するピークが観察されることで確認できる。ホウ素と酸素との結合として、例えば、Ｂ２Ｏ３結合が挙げられる。また、ＸＰＳ分析において、ホウ素元素が単体で存在する状態に起因するピークが観測されない、または測定下限のバックグラウンドノイズに埋もれる程度にまでピーク強度が極めて小さくなる。
　絶縁層１０３は、半導体層２０８と重畳する領域１０３ａと、半導体層２０８と重畳しない領域１０３ｂと、を有する。絶縁層１０３は、領域１０３ａが、領域１０３ｂよりも厚さ方向に突出した形状を有する。領域１０３ａは凸部ともいうことができる。
　絶縁層１０３の領域１０３ａは、領域１０３ｂよりも厚さが厚い領域である。また、領域１０３ａの側面（絶縁層１０３の凸部の外縁部）は、半導体層２０８の下端部と接する部分から、領域１０３ｂにかけて、テーパ形状を有することが好ましい。このとき、領域１０３ａの側面と、領域１０３ｂの上面との成す角が鈍角であることが好ましい。より具体的には、領域１０３ａの側面と、領域１０３ｂの上面との成す角が、９０°より大きく１８０°未満、好ましくは１００°以上１７０°以下、より好ましくは１１０°以上１６０°以下であることが好ましい。これにより、絶縁層１０３よりも上方に位置する膜（例えば絶縁層１１０、金属酸化物層２１４、導電層２１２等）の被覆性を向上させることができ、これらに低密度な領域（鬆ともいう）が形成されにくくなるため、トランジスタ１００の信頼性を高めることができる。
　さらに、領域１０３ａの側面は、その上端部（半導体層２０８の下端部と接する部分の近傍）から、領域１０３ｂの上面にかけて、連続的に勾配が変化する形状を有することが好ましい。このように、領域１０３ａの側面がなだらかな曲面形状を有し、且つ、領域１０３ａの側面と領域１０３ｂの上面とが連続的につながる形状を有することで、絶縁層１０３の上方に位置する膜の被覆性をより高めることができる。
　図２（Ｂ１）に示すように、チャネル幅方向において、絶縁層１１０、金属酸化物層２１４、及び導電層２１２は、半導体層２０８の上面及び側面、ならびに絶縁層１０３の領域１０３ａの側面及び領域１０３ｂの上面を覆って設けられる。
　図４（Ａ）は、図２（Ｂ１）の一点鎖線で囲った領域Ｑの拡大図である。図４（Ａ）には、厚さｔ１乃至ｔ４と、高さｈ１乃至ｈ４をそれぞれ示している。
　厚さｔ１は、領域１０３ａの厚さであり、厚さｔ２は、領域１０３ｂの厚さである。また、厚さｔ３は、領域１０３ｂと重畳する部分における、絶縁層１１０及び金属酸化物層１１４の総厚である。また、厚さｔ４は、領域１０３ｂと重畳する部分における、絶縁層１１０、金属酸化物層２１４、及び導電層２１２の総厚である。
　領域１０３ａの厚さ（ｔ１）は、領域１０３ｂの厚さ（ｔ２）の１．２倍以上、好ましくは１．５倍以上、より好ましくは２倍以上、さらに好ましくは２．５倍以上であって、１０倍以下の厚さとすることができる。
　ここで、領域１０３ａの厚さと、領域１０３ｂの厚さの差分を差分ｄ１とすると、「ｄ１＝ｔ１−ｔ２」で表される。このとき、図４（Ａ）に示すように、差分ｄ１は、厚さｔ３よりも大きいことが好ましい。また、差分ｄ１は、厚さｔ４よりも大きいことがより好ましい。
　一方、高さｈ１乃至ｈ４は、それぞれ絶縁層１０３の領域１０３ａの底面の高さを基準とすることとする。高さｈ１は、半導体層２０８の下面（絶縁層１０３と半導体層２０８とが接する場合には、これらの界面）の高さである。高さｈ２は、領域１０３ｂの上面（絶縁層１０３と絶縁層１１０とが接する場合には、これらの界面）の高さである。高さｈ３は、領域１０３ｂと重畳する部分における、導電層２１２の底面（導電層２１２と金属酸化物層２１４とが接する場合には、これらの界面）の高さである。高さｈ４は、領域１０３ｂと重畳する部分における、導電層２１２の上面（導電層２１２と絶縁層１１８とが接する場合には、これらの界面）の高さである。
　このとき、図４（Ａ）に示すように、半導体層２０８の下面の高さｈ１は、導電層２１２の下面の高さｈ３よりも高いことが好ましい。また、高さｈ１は、導電層２１２の上面の高さｈ４よりも高いことがより好ましい。
　なお、図４（Ｂ）に示すように、領域１０３ａの厚さと領域１０３ｂの厚さの差分ｄ１は、領域１０３ｂと重畳する部分における、絶縁層１１０、金属酸化物層２１４、及び導電層２１２の厚さｔ４よりも小さくてもよい。また、図４（Ｂ）に示すように、半導体層２０８の下面の高さｈ１は、導電層２１２の上面の高さｈ４よりも低くてもよい。
　このような構成とすることで、チャネル幅方向において、導電層２１２を、半導体層２０８の上面側だけでなく、側面側、及び下端部の斜め下方に位置するように設けることができる。このような構成とすることで、導電層２１２に電圧を印加した際に生じる電界で、半導体層２０８を電気的に取り囲むことができ、トランジスタ１００のオン電流を増大させることができる。
　一般に、チャネル幅Ｗのチャネル長Ｌに対する比（Ｗ／Ｌ比）を大きく設計することで、トランジスタのオン電流を増大させることができる。しかしながら本発明の一態様は、これらの設計を変更することなく、すなわちチャネル幅Ｗを大きくすることなく、トランジスタの電界効果移動度を向上させ、オン電流を増大させることが可能である。
　トランジスタのチャネル幅Ｗは、回路に組み込んだときに要求される特性値に応じて設定すればよいが、例えば、表示装置の画素回路や駆動回路等に適用する場合などでは、チャネル幅Ｗを１μｍ以上１００μｍ以下、好ましくは１．２μｍ以上５０μｍ以下、より好ましくは１．５μｍ以上３０μｍ以下としても、極めて大きな電流を流すことができる。なお、チャネル幅Ｗはこれに限られず、要求される特性に応じて、５０μｍより大きくしてもよい。
　また、トランジスタ１００は電界効果移動度及びオン電流を高めることができるため、チャネル長Ｌを比較的大きく設定することができ、トランジスタの特性ばらつきや、生産歩留まりを高めることができる。トランジスタのチャネル長Ｌもチャネル幅Ｗと同様に、要求される特性値に応じて設定すればよいが、例えば表示装置の画素回路や駆動回路等に適用する場合などでは、チャネル長Ｌを１μｍ以上２０μｍ以下、好ましくは１．２μｍ以上１５μｍ以下、より好ましくは１．５μｍ以上１０μｍ以下に設定することが好ましい。特にチャネル長Ｌを１．５μｍ以上５μｍ以下、好ましくは２μｍ以上３μｍ以下とすることで、チャネル長Ｌの基板面内のばらつきが抑えられ、生産歩留まりを高くすることができる。なお、チャネル長Ｌはこれに限られず、要求される特性に応じて、２０μｍよりも大きくしてもよい。
　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　ここで、トランジスタ１００のチャネル長Ｌは、半導体層２０８と重畳する領域における導電層２１２のチャネル長方向の長さをいう。また、トランジスタ１００のチャネル幅Ｗは、導電層２１２に覆われる領域における、チャネル幅方向における半導体層２０８の長さをいう。
　ここで、半導体層２０８について、及び半導体層２０８中に形成されうる酸素欠損について説明する。
　半導体層２０８のチャネル形成領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、半導体層２０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となりうる。チャネル形成領域中にキャリア供給源が生成されると、トランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、チャネル形成領域においては、酸素欠損が少ないほど好ましい。
　そこで、本発明の一態様においては、半導体層２０８のチャネル形成領域近傍の絶縁膜、具体的には、チャネル形成領域の上方に位置する絶縁層１１０、及び下方に位置する絶縁層１０３が、酸化物膜を含む構成である。作製工程中の熱などにより絶縁層１０３及び絶縁層１１０からチャネル形成領域へ酸素を移動させることで、チャネル形成領域中の酸素欠損を低減することが可能となる。
　また、半導体層２０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。Ｉｎの原子数比が多いほど、トランジスタの電界効果移動度を向上させることができる。
　ここで、Ｉｎ、Ｇａ、Ｚｎを含む金属酸化物の場合、Ｉｎと酸素の結合力は、Ｇａと酸素の結合力よりも弱いため、Ｉｎの原子数比が大きい場合には、金属酸化物膜中に酸素欠損が形成されやすい。また、Ｇａに代えて、上記Ｍで示す金属元素を用いた場合でも同様の傾向がある。金属酸化物膜中に酸素欠損が多く存在すると、トランジスタの電気特性の低下や、信頼性の低下が生じる。
　しかしながら本発明の一態様では、金属酸化物を含む半導体層２０８のチャネル形成領域中に極めて多くの酸素を供給できるため、Ｉｎの原子数比の大きな金属酸化物材料を用いることが可能となる。これにより、極めて高い電界効果移動度と、安定した電気特性と、高い信頼性とを兼ね備えたトランジスタを実現することができる。
　例えば、Ｉｎの原子数比が、Ｍの原子数比に対して１．５倍以上、または２倍以上、または３倍以上、または３．５倍以上、または４倍以上である金属酸化物を、好適に用いることができる。
　特に、半導体層２０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすることが好ましい。または、Ｉｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍とすると好ましい。また、半導体層２０８の組成として、半導体層２０８のＩｎ、Ｍ、及びＺｎの原子数の比を概略等しくしてもよい。すなわち、Ｉｎ、Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の材料を含んでいてもよい。
　例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、ソースドライバ（特に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
　なお、半導体層２０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有していても、半導体層２０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。半導体層２０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
　ここで、半導体層２０８のチャネル形成領域は、不純物濃度が低く、欠陥準位密度を低く（酸素欠損を少なく）することにより、膜中のキャリア密度を低くすることができる。このような金属酸化物膜を半導体層のチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、このような金属酸化物膜を用いたトランジスタは、オフ電流が著しく小さい特性を得ることができる。
　半導体層２０８に結晶性の高い金属酸化物膜を用いると、半導体層２０８の加工時や、絶縁層１１０の成膜時のダメージを抑制することができ、信頼性の高いトランジスタを実現できる。一方、半導体層２０８に結晶性の比較的低い金属酸化物膜を用いることで、電気伝導性が向上し、電界効果移動度の高いトランジスタを実現できる。
　半導体層２０８としては、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜を用いることが好ましい。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ１００を実現できる。
　続いて、トランジスタ１００Ａについて説明する。以下では、主にトランジスタ１００と相違する点について説明する。トランジスタ１００と共通する部分については、前述の説明を援用できるため、詳細な説明は省略する。
　図２（Ａ２）及び図２（Ｂ２）に示すように、トランジスタ１００Ａは、基板１０２上に設けられ、導電層１０６、絶縁層１０３、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、絶縁層１１８等を有する。島状の半導体層１０８は、絶縁層１０３上に設けられる。絶縁層１１０は、絶縁層１０３の上面、半導体層１０８の上面及び側面に接して設けられる。金属酸化物層１１４及び導電層１１２は、絶縁層１１０上にこの順に積層して設けられ、半導体層１０８と重畳する部分を有する。また、金属酸化物層１１４、及び導電層１１２は、平面視において、上面形状が概略一致するように設けられている。絶縁層１１８は、導電層１１２の上面及び側面、金属酸化物層１１４の側面、絶縁層１１０の上面を覆って設けられている。また、トランジスタ１００Ａは、基板１０２と絶縁層１０３との間に導電層１０６を有する。導電層１０６は半導体層１０８のチャネル形成領域と、導電層１１２と重畳する領域を有する。
　トランジスタ１００Ａにおいて、導電層１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３の一部は第１のゲート絶縁層として機能し、絶縁層１１０の一部は、第２のゲート絶縁層として機能する。トランジスタ１００Ａは、いわゆるデュアルゲート構造のトランジスタである。
　半導体層１０８の、導電層１１２及び導電層１０６の少なくとも一方と重畳する部分は、チャネル形成領域として機能する。なお以下では説明を容易にするため、半導体層１０８の導電層１１２と重畳する部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層１１２と重畳せずに、導電層１０６と重畳する部分（領域１０８Ｎを含む部分）にもチャネルが形成しうる。
　また、図１（Ｂ）及び図２（Ｂ２）に示すように、導電層１０６は、金属酸化物層１１４、絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、導電層１１２と電気的に接続されていてもよい。これにより、導電層１０６と導電層１１２には、同じ電位を与えることができる。
　導電層１０６は、導電層１１２、導電層１２０ａ、または導電層１２０ｂと同様の材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。また、導電層１０６にタングステンやモリブデンなどの高融点金属を含む材料を用いると、後の工程において高い温度で処理を行なうことができる。
　また、図１（Ｂ）及び図２（Ｂ２）に示すように、チャネル幅方向において、導電層１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図２（Ｂ２）に示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０３を介して、導電層１１２と導電層１０６に覆われた構成となる。
　このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６と導電層１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ａのオン電流を増大させることができる。そのため、トランジスタ１００Ａを微細化することも可能となる。
　なお、導電層１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ａを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１００Ａを他方の電極で駆動する際のしきい値電圧を制御することもできる。
　絶縁層１１８は、トランジスタ１００及びトランジスタ１００Ａを保護する保護層として機能する。絶縁層１１８としては、例えば、酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的な例としては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。また、絶縁層１１８を平坦化層として用いることもできる。その場合、絶縁層１１８として有機樹脂材料を用いることができる。また、絶縁層１１８を２層以上の積層構造としてもよい。
　以上が、構成例１についての説明である。
　以下では、上記構成例１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
［構成例２］
　図５（Ａ１）はトランジスタ１００Ｂのチャネル長方向の断面図であり、図５（Ｂ１）はトランジスタ１００Ｂのチャネル幅方向の断面図である。なお、上面図は図１（Ａ）を援用できるため省略する。トランジスタ１００Ｂは、半導体層２０８に換えて、絶縁層１０３側から半導体層２０８ａと、半導体層２０８ｂとが積層された構成を有する点で、上記構成例１で例示したトランジスタ１００と主に相違している。
　図５（Ａ２）はトランジスタ１００Ｃのチャネル長方向の断面図であり、図５（Ｂ２）はトランジスタ１００Ｃのチャネル幅方向の断面図である。なお、上面図は図１（Ｂ）を援用できるため省略する。トランジスタ１００Ｃは、半導体層１０８に換えて、絶縁層１０３側から半導体層１０８ａと、半導体層１０８ｂとが積層された構成を有する点で、上記構成例１で例示したトランジスタ１００Ａと主に相違している。
　半導体層１０８ａと半導体層１０８ｂには、例えば、それぞれ組成の異なる金属酸化物膜を用いることができる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた場合に、Ｉｎ、Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、またはそれらの近傍であるスパッタリングターゲットで形成する膜から選択して、それぞれ用いることが好ましい。半導体層２０８ａには、半導体層１０８ａと同じ組成の金属酸化物膜を用いることができる。半導体層２０８ｂには、半導体層１０８ｂと同じ組成の金属酸化物膜を用いることができる。
　また、結晶性の異なる金属酸化物膜を積層してもよい。その場合、同じ酸化物ターゲットを用い、成膜条件を異ならせることで、大気に触れることなく連続して形成されることが好ましい。
　このとき、半導体層１０８ａ及び半導体層２０８ａとして、ｎｃ構造を有する金属酸化物膜を用い、半導体層１０８ｂ及び半導体層２０８ｂとして、ＣＡＡＣ構造を有する金属酸化物膜を用いた積層構造とすることができる。または、半導体層１０８ａ、半導体層１０８ｂ、半導体層２０８ａ及び半導体層２０８ｂにｎｃ構造を有する金属酸化物膜を用いてもよい。なお、半導体層１０８ａ、半導体層１０８ｂ、半導体層２０８ａ及び半導体層２０８ｂに好適に用いることのできる金属酸化物の機能、または材料の構成については、後述するＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）を援用することができる。
　例えば、先に形成する第１の金属酸化物膜（半導体層１０８ａ及び半導体層２０８ａ）の成膜時の酸素流量比を、後に形成する第２の金属酸化物膜（半導体層１０８ｂ及び半導体層２０８ｂ）の成膜時の酸素流量比よりも小さくする。または、第１の金属酸化物膜の成膜時に、酸素を流さない条件とする。これにより、第２の金属酸化物膜の成膜時に、酸素を効果的に供給することができる。また、第１の金属酸化物膜は第２の金属酸化物膜よりも結晶性が低く、電気伝導性の高い膜とすることができる。一方、上部に設けられる第２の金属酸化物膜を第１の金属酸化物膜よりも結晶性の高い膜とすることで、半導体層１０８及び半導体層２０８の加工時や、絶縁層１１０の成膜時のダメージを抑制することができる。
　より具体的には、第１の金属酸化物膜の成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また第２の金属酸化物膜の成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、第１の金属酸化物膜と第２の金属酸化物膜とで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。
　半導体層１０８及び半導体層２０８が２層の積層構造を有する構成を説明したが、本発明の一態様はこれに限られない。例えば、半導体層１０８及び半導体層２０８は３層以上の積層構造であってもよい。また、半導体層１０８と、半導体層２０８で層の数が異なる構成としてもよい。
［構成例３］
　図６（Ａ１）はトランジスタ１００Ｄのチャネル長方向の断面図であり、図６（Ｂ１）はトランジスタ１００Ｄのチャネル幅方向の断面図である。なお、上面図は図１（Ａ）を援用できるため省略する。トランジスタ１００Ｄは、半導体層２０８上に絶縁層１１６を有する点で、上記構成例１で例示したトランジスタ１００と主に相違している。
　トランジスタ１００Ｄは、基板１０２上に設けられ、絶縁層１０３、半導体層２０８、絶縁層１１０、金属酸化物層２１４、導電層２１２、絶縁層１１６、絶縁層１１８等を有する。島状の半導体層２０８は、絶縁層１０３上に設けられる。絶縁層１１０、金属酸化物層２１４、及び導電層２１２は、この順に半導体層２０８の一部、及び絶縁層１０３の一部を覆って積層されている。また、絶縁層１１０、金属酸化物層２１４、及び導電層２１２は、平面視において、上面形状が概略一致するように設けられている。絶縁層１１６は、導電層２１２の上面及び側面、金属酸化物層２１４の側面、絶縁層１１０の側面、半導体層２０８の上面及び側面、並びに絶縁層１０３の上面を覆って設けられている。絶縁層１１８は、絶縁層１１６を覆って設けられている。
　図６（Ａ２）はトランジスタ１００Ｅのチャネル長方向の断面図であり、図６（Ｂ２）はトランジスタ１００Ｅのチャネル幅方向の断面図である。なお、上面図は図１（Ｂ）を援用できるため省略する。トランジスタ１００Ｅは、半導体層１０８上に絶縁層１１６を有する点で、上記構成例１で例示したトランジスタ１００Ａと主に相違している。
　トランジスタ１００Ｅは、基板１０２上に設けられ、導電層１０６、絶縁層１０３、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、絶縁層１１６、絶縁層１１８等を有する。島状の半導体層１０８は、絶縁層１０３上に設けられる。絶縁層１１０、金属酸化物層１１４、及び導電層１１２は、この順に半導体層１０８の一部、及び絶縁層１０３の一部を覆って積層されている。また、絶縁層１１０、金属酸化物層１１４、及び導電層１１２は、平面視において、上面形状が概略一致するように設けられている。絶縁層１１６は、導電層１１２の上面及び側面、金属酸化物層１１４の側面、絶縁層１１０側面、半導体層１０８の上面及び側面、並びに絶縁層１０３の上面を覆って設けられている。絶縁層１１８は、絶縁層１１６を覆って設けられている。また、トランジスタ１００Ｅは、基板１０２と絶縁層１０３との間に導電層１０６を有する。導電層１０６は半導体層１０８のチャネル形成領域と、導電層１１２と重畳する領域を有する。
　図６（Ａ１）及び図６（Ａ２）に示すように、半導体層１０８の領域１０８Ｎ、及び半導体層２０８の領域２０８Ｎに接して、絶縁層１１６が設けられる。絶縁層１１６は、導電層１１２と、半導体層１０８及び半導体層２０８のいずれにも接するため、絶縁層１１６は絶縁性を有していることが好ましい。
　領域１０８Ｎ及び領域２０８Ｎに接する絶縁層１１６としては、窒化物を含む絶縁膜を用いることができる。領域１０８Ｎ及び領域２０８Ｎに接して窒化物を含む絶縁層１１６を設けることで、領域１０８Ｎ及び領域２０８Ｎの導電性をより高める効果を奏する。さらに、領域１０８Ｎ及び領域２０８Ｎに絶縁層１１６が接した状態で加熱処理を行なうことで、より低抵抗化が促進されるため好ましい。
　絶縁層１１６に適用できる窒化物としては、例えば窒化シリコンや窒化ガリウムなどの半導体材料の窒化物、または窒化アルミニウムなどの金属窒化物を用いることが特に好ましい。例えば、窒化シリコンは、水素や酸素に対するブロッキング性を有するため、外部から半導体層への水素の拡散と、半導体層から外部への酸素の脱離の両方を防ぐことができ、信頼性の高いトランジスタを実現できる。
　また、金属窒化物を用いる場合、アルミニウム、チタン、タンタル、タングステン、クロム、またはルテニウムの窒化物を用いることが好ましい。特に、アルミニウムまたはチタンを含むことが特に好ましい。例えば、アルミニウムをスパッタリングターゲットに用い、成膜ガスとして窒素を含むガスを用いた反応スパッタリング法により形成した窒化アルミニウム膜は、成膜ガスの全流量に対する窒素ガスの流量を適切に制御することで、極めて高い絶縁性と、水素や酸素に対する極めて高いブロッキング性とを兼ね備えた膜とすることができる。そのため、このような金属窒化物を含む絶縁膜を、半導体層に接して設けることで、半導体層を低抵抗化できるだけでなく、半導体層から酸素が脱離すること、及び半導体層へ水素が拡散することを好適に防ぐことができる。
　金属窒化物として、窒化アルミニウムを用いた場合、当該窒化アルミニウムを含む絶縁層の厚さを５ｎｍ以上とすることが好ましい。このように薄い膜であっても、水素及び酸素に対する高いブロッキング性と、半導体層の低抵抗化の機能とを両立できる。なお、当該絶縁層の厚さはどれだけ厚くてもよいが、生産性を考慮し、５００ｎｍ以下、好ましくは２００ｎｍ以下、より好ましくは５０ｎｍ以下とすることが好ましい。
　絶縁層１１６に窒化アルミニウム膜を用いる場合、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１００を駆動したときに生じる熱の放熱性を高めることができる。
　または、絶縁層１１６として、窒化アルミニウムチタン膜、窒化チタン膜などを用いることができる。
　このような絶縁層１１６を領域１０８Ｎ及び領域２０８Ｎに接して設けることで、絶縁層１１６が領域１０８Ｎ及び領域２０８Ｎ中の酸素を吸引し、領域１０８Ｎ及び領域２０８Ｎ中に酸素欠損を形成させることができる。またこのとき、絶縁層１１６に金属酸化物を含む膜を用いた場合、絶縁層１１６と領域１０８Ｎとの間、及び絶縁層１１６と領域２０８Ｎとの間に、絶縁層１１６に含まれる金属元素（例えばアルミニウム）の酸化物を含む層が形成される場合がある。
　ここで、半導体層１０８及び半導体層２０８として、インジウムを含む金属酸化物膜を用いた場合、領域１０８Ｎの絶縁層１１６側の界面近傍、及び領域２０８Ｎの絶縁層１１６側の界面近傍に、金属状態であるインジウムが析出した領域、または、インジウム濃度の高い領域が形成されている場合がある。このような領域の存在は、例えば、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法で観測できる場合がある。
　このように、領域１０８Ｎ及び領域２０８Ｎの絶縁層１１６側の界面近傍は、チャネル形成領域に比べて酸素欠損を多く含む領域とすることができるため、チャネル形成領域よりも低抵抗化した領域とすることができる。さらに、絶縁層１１６として金属酸化物を含む絶縁膜を用いることで、領域１０８Ｎの絶縁層１１６側の界面近傍、及び領域２０８Ｎの絶縁層１１６側の界面近傍には導電性の高いインジウムが析出した領域が形成され、さらに低抵抗な領域とすることができる。
　または、絶縁層１１６として、領域１０８Ｎ及び領域２０８Ｎに対する水素の供給源として機能する膜を用いることもできる。例えば、絶縁層１１６は、加熱により水素を放出する膜であることが好ましい。このような絶縁層１１６を領域１０８Ｎ及び領域２０８Ｎに接して設け、絶縁層１１６の形成後に加熱処理を行なうことで、領域１０８Ｎ及び領域２０８Ｎに水素を供給して低抵抗化させることができる。
　絶縁層１１６は、成膜の際に用いる成膜ガスに、水素元素を含むガスを用いて成膜される膜であることが好ましい。これにより、絶縁層１１６の成膜時にも、領域１０８Ｎ及び領域２０８Ｎに水素を効果的に供給することができる。
　絶縁層１１６としては、例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの絶縁膜を用いることができる。
　絶縁層１１６の成膜時、及び絶縁層１１６の成膜後の加熱処理により、領域１０８Ｎ及び領域２０８Ｎには水素が供給される。供給された水素は、領域１０８Ｎ及び領域２０８Ｎ中の酸素欠損と結合し、キャリア生成源となりうる。これにより、チャネル形成領域よりもキャリア濃度が高く、低抵抗な領域１０８Ｎ及び領域２０８Ｎを形成することができる。
　ここで、図６（Ａ１）及び図６（Ａ２）に示すように、絶縁層１１６は絶縁層１０３の領域１０３ａの側面を覆って設けられることが好ましい。絶縁層１０３に含まれる、加熱により放出しうる酸素は、絶縁層１０３の領域１０３ａから半導体層１０８及び半導体層２０８に供給することができる。そのため、加熱により領域１０３ａの側面から酸素が脱離することを防ぐために、当該側面を酸素が拡散しにくい絶縁層１１６で覆う構成とする。また、図６（Ａ１）及び図６（Ａ２）に示すように、絶縁層１１６は絶縁層１０３の領域１０３ｂの上面も覆う構成とすることがより好ましい。これにより、絶縁層１０３から放出される酸素を効果的に半導体層１０８及び半導体層２０８に供給することができる。これにより、半導体層１０８及び半導体層２０８のチャネル形成領域におけるキャリア密度を低減することができ、トランジスタ１００Ｄ及びトランジスタ１００Ｅの信頼性を高めることができる。
［構成例４］
　図７（Ａ１）はトランジスタ１００Ｆのチャネル長方向の断面図であり、図７（Ｂ１）はトランジスタ１００Ｆのチャネル幅方向の断面図である。なお、上面図は図１（Ａ）を援用できるため省略する。トランジスタ１００Ｆは、半導体層２０８に換えて、絶縁層１０３側から半導体層２０８ａと、半導体層２０８ｂとが積層された構成を有する点で、上記構成例３で例示したトランジスタ１００Ｄと主に相違している。
　図７（Ａ２）はトランジスタ１００Ｇのチャネル長方向の断面図であり、図７（Ｂ２）はトランジスタ１００Ｇのチャネル幅方向の断面図である。なお、上面図は図１（Ｂ）を援用できるため省略する。トランジスタ１００Ｇは、半導体層１０８に換えて、絶縁層１０３側から半導体層１０８ａと、半導体層１０８ｂとが積層された構成を有する点で、上記構成例３で例示したトランジスタ１００Ｅと主に相違している。
　半導体層１０８ａ、半導体層１０８ｂ、半導体層２０８ａ及び半導体層２０８ｂについては、前述の［構成例２］の記載を参照できるため、詳細な説明は省略する。
　半導体層１０８及び半導体層２０８が２層の積層構造を有する構成を説明したが、本発明の一態様はこれに限られない。例えば、半導体層１０８及び半導体層２０８は３層以上の積層構造であってもよい。また、半導体層１０８と、半導体層２０８で層の数が異なる構成としてもよい。
　以上が構成例についての説明である。
＜作製方法例１＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、上記構成例で例示したトランジスタ１００及びトランジスタ１００Ａを例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　トランジスタ１００及びトランジスタ１００Ａの作製工程の各段階におけるチャネル長方向の断面を、図８乃至図１１に示す。各図において、中央の破線より左側がトランジスタ１００の形成される領域、右側がトランジスタ１００Ａの形成される領域である。
［導電層１０６の形成］
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、第１のゲート電極として機能する導電層１０６を形成する。
［絶縁膜１０３ｆの形成］
　続いて、基板１０２及び導電層１０６を覆って絶縁層１０３となる絶縁膜１０３ｆを形成する。絶縁層１０３は、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成することができる。
　絶縁膜１０３ｆは、後に形成する領域１０３ａの厚さで成膜することができる。絶縁層１０３の厚さは、後の薄膜化の工程で消失しない程度の厚さに設定することができる。
　絶縁膜１０３ｆを形成した後に、絶縁膜１０３ｆに対して酸素を供給する処理を行なってもよい。例えば、酸素雰囲気下でのプラズマ処理または加熱処理などを行うことができる。または、プラズマイオンドーピング法やイオン注入法などにより、絶縁層１０３に酸素を供給してもよい。
［半導体層１０８、半導体層２０８の形成］
　続いて、絶縁膜１０３ｆ上に、半導体層１０８及び半導体層２０８となる金属酸化物膜１０８ｆを成膜する（図８（Ａ））。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　また、金属酸化物膜１０８ｆを成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜１０８ｆを成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜１０８ｆの結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜１０８ｆの結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　半導体層１０８及び半導体層２０８を積層構造とする場合、同じスパッタリングターゲットを用いて同じ成膜室で連続して成膜することで、界面を良好なものとすることができるため好ましい。特に、各金属酸化物膜の成膜条件として、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮することができるため好ましい。また、異なる組成の金属酸化物膜を積層する場合には、大気に暴露することなく、連続して成膜することが好ましい。
　金属酸化物膜１０８ｆは、ＣＡＡＣ構造を有する金属酸化物膜、ｎｃ構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜となるように、成膜条件を設定することが好ましい。なお、成膜される金属酸化物膜がＣＡＡＣ構造となる成膜条件、及びｎｃ構造となる成膜条件は、それぞれ使用するスパッタリングターゲットの組成によって異なるため、その組成に応じて、基板温度や酸素流量比の他、圧力や電力などを適宜設定すればよい。
　また、金属酸化物膜１０８ｆの成膜条件としては、基板温度を室温以上４５０℃以下、好ましくは基板温度を室温以上３００℃以下、より好ましくは室温以上２００℃以下、さらに好ましくは室温以上１４０℃以下とすればよい。例えば基板１０２に大型のガラス基板や、樹脂基板を用いた場合には、成膜温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
　また、金属酸化物膜１０８ｆを成膜する前に、絶縁層１０３の表面に吸着した水や水素、有機物成分等を脱離させるための処理や、絶縁層１０３中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。また、一酸化窒素ガスを含むプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去することができる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜を成膜することが好ましい。
　続いて、金属酸化物膜１０８ｆ上にレジストマスク１１５及びレジストマスク２１５を形成する。その後、レジストマスク１１５及びレジストマスク２１５に覆われない金属酸化物膜１０８ｆの一部を、エッチングすることにより、半導体層１０８及び半導体層２０８を形成する（図８（Ｂ））。
　金属酸化物膜１０８ｆの加工には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いることができる。
［絶縁層１０３の形成］
　続いて、レジストマスク１１５に覆われない絶縁膜１０３ｆの一部をエッチングにより膜厚を薄くし、半導体層１０８又は半導体層２０８と重畳する部分を有する領域１０３ａと、半導体層１０８及び半導体層２０８のいずれとも重畳しない領域１０３ｂを形成する。領域１０３ｂは、領域１０３ａよりも厚さの薄い領域となる（図９（Ａ））
　絶縁膜１０３ｆのエッチングは、ドライエッチング法を用いることが好ましい。例えば、異方性のドライエッチング法を用いることができる。このとき、領域１０３ｂとなる部分が消失してしまわないように、エッチング条件やエッチングの処理時間を設定する。また、絶縁層１０３の領域１０３ａの側面が、連続的に勾配が変化するような曲面形状となるように、エッチング条件を最適化することが好ましい。
　ここで、絶縁層１０３として、エッチング速度が異なる２つの絶縁膜の積層構造とし、上側に位置する絶縁膜にエッチング速度の高い膜を適用することで、上側の絶縁膜のみをエッチングして領域１０３ｂを形成してもよい。このとき、絶縁層１０３を構成する２つの絶縁膜は、異なる元素を含む絶縁膜であってもよい。また、２つの絶縁膜に同じ元素を含む膜を用い、下側に位置する絶縁膜に、より密度の高い膜を適用してもよい。
　なお、ここでは金属酸化物膜１０８ｆのエッチングと、絶縁層１０３の薄膜化のためのエッチングとを別々に行う方法について説明したが、これらを一度のエッチング処理により一括で行ってもよい。また、金属酸化物膜１０８ｆと絶縁層１０３の両方に同じエッチング法（好適にはドライエッチング法）を用い、同じエッチング装置で大気に曝すことなく、エッチャントを異ならせて、連続して処理を行なってもよい。
　絶縁層１０３の薄膜化の処理を行なった後、レジストマスク１１５及びレジストマスク２１５を除去する。
　ここで、金属酸化物膜の成膜後、半導体層１０８に加工した後、または絶縁層１０３の薄膜化の処理後に、金属酸化物膜または半導体層１０８中の水素または水を除去するために加熱処理を行ってもよい。加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。
　加熱処理は、希ガス、または窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。なお、上記加熱処理の雰囲気に水素、水などが含まれないことが好ましい。該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
［絶縁層１１０、金属酸化物膜１１４ｆの形成］
　続いて、絶縁層１０３及び半導体層１０８を覆って、絶縁層１１０と金属酸化物膜１１４ｆを積層して成膜する。
　絶縁層１１０としては、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。また、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
　金属酸化物膜１１４ｆは、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物膜１１４ｆの成膜時に絶縁層１１０に酸素を供給することができる。
　金属酸化物膜１１４ｆを、上記半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記を援用することができる。
　例えば金属酸化物膜１１４ｆの成膜条件として、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物膜を形成してもよい。金属ターゲットとして、例えばアルミニウムを用いた場合には、酸化アルミニウム膜を成膜することができる。
　金属酸化物膜１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁層１１０中に供給される酸素を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１１４ｆを形成することにより、金属酸化物膜１１４ｆの成膜時に、絶縁層１１０へ酸素を供給するとともに、絶縁層１１０から酸素が脱離することを防ぐことができる。その結果、絶縁層１１０に極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　また、金属酸化物膜１１４ｆの形成後に、加熱処理を行うことで、絶縁層１１０から半導体層１０８に酸素を供給してもよい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。
　続いて、金属酸化物膜１１４ｆの成膜後に、金属酸化物膜１１４ｆ、絶縁層１１０、及び絶縁層１０３の一部をエッチングすることで、導電層１０６に達する開口を形成する。これにより、後に形成する導電層１１２と導電層１０６とを、当該開口を介して電気的に接続することができる。
［導電層１１２、金属酸化物層１１４の形成］
　続いて、金属酸化物膜１１４ｆ上に、導電層１１２となる導電膜１１２ｆを成膜する（図９（Ｂ））。導電膜１１２ｆは、金属または合金のスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
　続いて、導電膜１１２ｆ及び金属酸化物膜１１４ｆの一部をエッチングし、導電層１１２、金属酸化物層１１４、導電層２１２及び金属酸化物層２１４を形成する（図１０（Ａ））。導電膜１１２ｆ及び金属酸化物膜１１４ｆは、それぞれ同じレジストマスクを用いて加工することが好ましい。または、エッチング後の導電層１１２及び導電層２１２をハードマスクとして用いて、金属酸化物膜１１４ｆをエッチングしてもよい。
　これにより、上面形状が概略一致した導電層１１２及び金属酸化物層１１４、並びに導電層２１２及び金属酸化物層２１４を形成することができる。
　このように、絶縁層１１０をエッチングせずに、半導体層１０８の上面及び側面、半導体層２０８の上面及び側面、並びに絶縁層１０３を覆った状態とすることで、導電層１１２等のエッチングの際に、半導体層１０８、半導体層２０８及び絶縁層１０３の一部がエッチングされ、薄膜化することを防ぐことができる。
［不純物元素の供給処理］
　続いて、導電層１１２及び導電層２１２をマスクとして、絶縁層１１０、半導体層１０８及び半導体層２０８に不純物元素１４０を供給（添加、または注入ともいう）する処理を行い、領域１０８Ｎ、領域２０８Ｎ、領域１１０ｄ、及び領域１０３ｄを形成する（図１０（Ｂ））。半導体層１０８、半導体層２０８及び絶縁層１１０のうち、導電層１１２又は導電層２１２と重畳する領域には、導電層１１２又は導電層１１２がマスクとなり不純物元素１４０は供給されない。
　不純物元素１４０の供給は、プラズマイオンドーピング法、またはイオン注入法を好適に用いることができる。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また質量分離を用いたイオン注入法を用いることで、供給される不純物元素の純度を高めることができる。
　不純物元素１４０の供給処理において、半導体層１０８と絶縁層１１０との界面、半導体層２０８と絶縁層１１０との界面、または半導体層１０８中の界面に近い部分、または半導体層２０８中の界面に近い部分、または絶縁層１１０中の当該界面に近い部分が、最も高い濃度となるように、処理条件を制御することが好ましい。これにより、一度の処理で半導体層１０８、半導体層２０８及び絶縁層１１０に、最適な濃度の不純物元素１４０を供給することができる。
　不純物元素１４０としては、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、または希ガスなどが挙げられる。なお、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素、リン、アルミニウム、マグネシウム、またはシリコンを用いることが好ましい。
　不純物元素１４０の原料ガスとしては、上記不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガスやＢＦ３ガスなどを用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを希ガスで希釈した混合ガスを用いてもよい。
　その他、原料ガスとして、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び希ガス等を用いることができる。また、イオン源は気体に限られず、固体や液体を加熱して気化させたものを用いてもよい。
　不純物元素１４０の添加は、絶縁層１１０及び半導体層１０８の組成や密度、厚さなどを考慮して、加速電圧やドーズ量などの条件を設定することで制御することができる。
　例えば、イオン注入法またはプラズマイオンドーピング法でホウ素の添加を行う場合、加速電圧は例えば５ｋＶ以上１００ｋＶ以下、好ましくは７ｋＶ以上７０ｋＶ以下、より好ましくは１０ｋＶ以上５０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上、３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　また、イオン注入法またはプラズマイオンドーピング法でリンイオンの添加を行う場合、加速電圧は、例えば１０ｋＶ以上１００ｋＶ以下、好ましくは３０ｋＶ以上９０ｋＶ以下、より好ましくは４０ｋＶ以上８０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上、３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　なお、不純物元素１４０の供給方法としてはこれに限られず、例えばプラズマ処理や、加熱による熱拡散を利用した処理などを用いてもよい。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　本発明の一態様では、絶縁層１１０を介して不純物元素１４０を半導体層１０８及び半導体層２０８に供給することができる。そのため、半導体層１０８及び半導体層２０８が結晶性を有する場合であっても、不純物元素１４０の供給の際に結晶性が損なわれてしまうことを抑制できる。そのため、結晶性の低下により電気抵抗が増大してしまうような場合には好適である。
　なお、不純物元素１４０の供給は、半導体層１０８及び半導体層２０８の一部を露出させて行ってもよい。例えば、金属酸化物層２１４及び導電層２１２、並びに金属酸化物層１１４及び導電層１１２を形成した後に絶縁層１１０の一部を除去して半導体層１０８及び半導体層２０８の一部を露出させ、不純物元素１４０を供給することで領域１０８Ｎ及び領域２０８Ｎを形成できる。領域１０８Ｎとなる領域、及び領域２０８Ｎとなる領域を露出した状態で不純物元素１４０を供給することにより、例えば、イオン注入法またはプラズマイオンドーピング法において加速電圧を低くすることができ、生産性を高めることができる。半導体層１０８及び半導体層２０８の一部を露出させて不純物元素１４０の供給を行う場合、後の工程で高い温度がかかる処理を行なう際、外部、領域１０８Ｎの近傍、領域２０８Ｎの近傍の膜から多量の酸素が領域１０８Ｎ又は領域２０８Ｎに供給されてしまうと、抵抗が上昇してしまう場合がある。そのため、高い温度のかかる処理を行なう際には、酸素に対するバリア性の高い絶縁層１１８等で覆った状態で処理することが好ましい。
［絶縁層１１８の形成］
　続いて、絶縁層１１８を順に形成する（図１１（Ａ））。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、領域１０８ｎ等に含まれる不純物が、半導体層１０８のチャネル形成領域を含む周辺部に拡散することや、領域１０８ｎの電気抵抗が上昇してしまう恐れがある。絶縁層１１８の成膜温度としては、例えば１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
［加熱処理］
　絶縁層１１８の形成後、加熱処理を行う。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、１５０℃以上４５０℃以下、好ましくは２００℃以上４００℃以下の温度で行うことが好ましい。当該加熱処理により、より安定して低抵抗な領域１０８ｎとすることができる。例えば、上記温度で加熱処理を行うことにより、不純物元素１４０を適度に拡散して局所的に均一化され、理想的な不純物元素の濃度勾配を有する領域１０８ｎ及び領域１１０ｄが形成されうる。なお、加熱処理の温度が高すぎる（例えば５００℃以上）と、不純物元素１４０がチャネル形成領域内にまで拡散し、トランジスタの電気特性や信頼性の悪化を招く恐れがある。
　また、領域１０８ｎに不純物元素１４０を供給する際に、半導体層１０８や絶縁層１１０に生じた欠陥を、加熱処理によって修復できる場合もある。
　また、加熱処理により、絶縁層１１０から半導体層１０８のチャネル形成領域に酸素を供給することができる。このとき、絶縁層１１０には、領域１０８ｎとの界面近傍に、不純物元素１４０が供給された領域１１０ｄが形成されているため、絶縁層１１０から放出される酸素が領域１０８ｎに拡散することが抑制される。その結果、領域１０８ｎが再度高抵抗化してしまうことを効果的に防ぐことができる。さらにこのとき、絶縁層１１０の半導体層１０８のチャネル形成領域と重なる部分には、領域１１０ｄが形成されていないため、絶縁層１１０から放出される酸素を選択的に当該チャネル形成領域に供給することができる。
　また、領域１０８ｎはチャネル形成領域よりも酸素欠損が多く存在した状態であるため、加熱処理により、当該酸素欠損によってチャネル形成領域中に含まれる水素をゲッタリングする効果が期待できる。これによりチャネル形成領域中の水素濃度を低減することができ、より信頼性の高いトランジスタを実現できる。また、チャネル形成領域から供給された水素と、領域１０８ｎ中の酸素欠損とが結合してキャリア生成源となるため、より低抵抗化した領域１０８ｎを実現できる。
　なお、加熱処理は、絶縁層１１８の形成前に行ってもよいが、絶縁層１１８を形成した後に行うことがより好ましい。例えば絶縁層１１８に、酸素を拡散しにくい絶縁膜を用いることで、加熱処理により絶縁層１１０から放出される酸素が外部に拡散することを防ぎ、半導体層１０８のチャネル形成領域に供給しうる酸素の量を多くすることができる。
［開口部１４１ａ、開口部１４１ｂ、開口部１４２ａ、開口部１４２ｂの形成］
　続いて、絶縁層１１８の所望の位置にリソグラフィによりマスクを形成した後、絶縁層１１８及び絶縁層１１０の一部をエッチングすることで、領域１０８ｎに達する開口部１４１ａ及び開口部１４１ｂ、並びに領域２０８Ｎに達する開口部２４１ａ及び開口部２４１ｂを形成する。
［導電層１２０ａ、導電層１２０ｂ、導電層２２０ａ、導電層２２０ｂの形成］
　続いて、開口部１４１ａ、開口部１４１ｂ、開口部２４１ａ及び開口部２４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ、導電層１２０ｂ、導電層２２０ａ及び導電層２２０ｂを形成する（図１１（Ｂ））。
　以上の工程により、トランジスタ１００及びトランジスタ１００Ａを作製することができる。例えば、トランジスタ１００及びトランジスタ１００Ａを表示装置の画素に適用する場合には、この後に、保護絶縁層、平坦化層、画素電極、または配線のうち１以上を形成する工程を追加すればよい。
＜作製方法例２＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、上記構成例で例示したトランジスタ１００Ｄ及びトランジスタ１００Ｅを例に挙げて説明する。
　トランジスタ１００Ｄ及びトランジスタ１００Ｅの作製工程の各段階におけるチャネル長の断面を図１２乃至図１４に示す。各図において、中央の破線より左側がトランジスタ１００Ｄの形成される領域、右側がトランジスタ１００Ｅの形成される領域である。
　導電膜１１２ｆを形成するまでは、＜作製方法例１＞に示した作製方法と同様である。よって、図８（Ａ）乃至図９（Ｂ）に係るトランジスタの作製方法を参酌することができる。
［絶縁層１１０、金属酸化物層１１４、導電層１１２の形成］
　続いて、導電膜１１２ｆ上にレジストマスクを形成する。その後、レジストマスクに覆われていない領域において、異方性のエッチング法を用いて導電膜１１２ｆ、金属酸化物膜１１４ｆ、及び絶縁膜１１０ｆをエッチングし、導電層１１２、金属酸化物層１１４、絶縁層１１０、導電層２１２、金属酸化物層２１４及び絶縁層１１０を形成する。その後、レジストマスクを除去する（図１２（Ａ））。
　導電膜１１２ｆ、金属酸化物膜１１４ｆ、及び絶縁膜１１０ｆのエッチングは、同じエッチング条件により同時にエッチングしてもよいし、異なるエッチング条件または手法を用いて、少なくとも２回に分けてエッチングしてもよい。例えば、導電膜１１２ｆと金属酸化物膜１１４ｆを先にエッチングし、続いて異なるエッチング条件で絶縁膜１１０ｆをエッチングすることで、半導体層１０８及び半導体層２０８へのエッチングのダメージを低減することができる。
［絶縁層１１６、領域１０８Ｎ、領域２０８Ｎの形成］
　続いて、半導体層１０８の露出した領域、及び半導体層２０８の露出した領域に接して、絶縁層１１６を形成する（図１２（Ｂ））。
　絶縁層１１６として、アルミニウム、チタン、タンタル、タングステン、クロム、及びルテニウムなどの金属元素の少なくとも一を含む膜を成膜する。特に、アルミニウム、チタン、タンタル、及びタングステンの少なくとも一を含むことが好ましい。また特に、これら金属元素を少なくとも一を含む窒化物、またはこれら金属元素の少なくとも一を含む酸化物を好適に用いることができる。絶縁性を有する膜として、窒化アルミニウムチタン膜、窒化チタン膜、窒化アルミニウム膜などの窒化物膜、酸化アルミニウムチタン膜などの酸化物膜などを好適に用いることができる。
　ここで、絶縁層１１６は、成膜ガスに窒素ガスまたは酸素ガスを用いたスパッタリング法により形成することが好ましい。これにより、成膜ガスの流量を制御することにより、膜質の制御が容易となる。
　続いて、加熱処理を行う。加熱処理により、半導体層２０８の絶縁層１１６と接する領域が低抵抗化し、半導体層２０８中に低抵抗な領域２０８Ｎが形成される。半導体層１０８の絶縁層１１６と接する領域が低抵抗化し、半導体層１０８中に低抵抗な領域１０８Ｎが形成される（図１３（Ａ））。
　加熱処理は、窒素または希ガスなどの不活性ガス雰囲気で行うことが好ましい。加熱処理の温度は高いほど好ましいが、基板１０２、導電層１０６、導電層１１２等の耐熱性を考慮した温度とすることができる。例えば、１２０℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下、さらに好ましくは２５０℃以上４００℃以下の温度とすることができる。例えば加熱処理の温度を３５０℃程度とすることで、大型のガラス基板を用いた生産設備で歩留り良く半導体装置を生産することができる。
　なお、ここでは絶縁層１１６を除去しないため、加熱処理は絶縁層１１６の形成後であればどの段階で行ってもよい。また他の加熱処理または熱の係る工程と兼ねてもよい。
　加熱処理により、半導体層１０８中の酸素が絶縁層１１６に引き抜かれることにより酸素欠損が生成される。当該酸素欠損と、半導体層１０８中の水素とが結合することによりキャリア濃度が高まり、絶縁層１１６と接する領域１０８Ｎが低抵抗化される。また、半導体層２０８中の酸素が絶縁層１１６に引き抜かれることにより酸素欠損が生成される。当該酸素欠損と、半導体層２０８中の水素とが結合することによりキャリア濃度が高まり、絶縁層１１６と接する領域２０８Ｎが低抵抗化される。領域１０８Ｎ及び領域２０８Ｎ上にそれぞれ絶縁層１１０及び絶縁層２２０を設けない構成とすることで、絶縁層１１０及び絶縁層２２０を介さずに、半導体層１０８及び半導体層２０８中の酸素が絶縁層１１６へ拡散し、領域１０８Ｎ及び領域２０８Ｎを効率良く形成できる。
　または、加熱処理により、絶縁層１１６に含まれる金属元素が半導体層１０８及び半導体層２０８中に拡散することにより、半導体層１０８及び半導体層２０８の一部が合金化し、低抵抗化される場合もある。領域１０８Ｎ及び領域２０８Ｎ上にそれぞれ絶縁層１１０及び絶縁層２２０を設けない構成とすることで、絶縁層１１０及び絶縁層２２０を介さずに、絶縁層１１６に含まれる金属元素が半導体層１０８及び半導体層２０８中へ拡散し、領域１０８Ｎ及び領域２０８Ｎを効率良く形成できる。
　または、絶縁層１１６に含まれる窒素や水素、若しくは加熱処理の雰囲気に含まれる窒素などが、加熱処理により半導体層１０８及び半導体層２０８中に拡散することで、これらが低抵抗化する場合もある。領域１０８Ｎ及び領域２０８Ｎ上にそれぞれ絶縁層１１０及び絶縁層２２０を設けない構成とすることで、絶縁層１１０及び絶縁層２２０を介さずに、窒素や水素が半導体層１０８及び半導体層２０８中へ拡散し、領域１０８Ｎ及び領域２０８Ｎを効率良く形成できる。
　このような複合的な作用により低抵抗化された半導体層１０８の領域１０８Ｎ、及び半導体層２０８の領域２０８Ｎは、極めて安定な低抵抗な領域となる。このように形成された領域１０８Ｎ及び領域２０８Ｎは、例えば後の工程で酸素が供給される処理が行われたとしても、再度高抵抗化しにくいといった特徴を有する。
　なお、ここでは、領域１０８Ｎ及び領域２０８Ｎを形成するための層として、絶縁性を有する絶縁層１１６を用いる例について説明したが、領域１０８Ｎ又は領域２０８Ｎとなる領域に接して、導電性を有する膜を形成することで、領域１０８Ｎ及び領域２０８Ｎを形成してもよい。このとき、領域１０８Ｎ及び領域２０８Ｎの形成後に、当該導電性を有する膜を酸化または窒化させて絶縁化して、絶縁層１１６とすることが好ましい。または、領域１０８Ｎ及び領域２０８Ｎの形成後に当該膜を除去し、絶縁層１１６を設けない構成としてもよい。
　または、半導体層１０８及び半導体層２０８の露出した領域に、水素を供給する処理を行なうことにより、領域１０８Ｎ及び領域１０８Ｎをそれぞれ形成してもよい。以下では、半導体層１０８及び半導体層２０８の露出した領域に接して、水素を含む絶縁層１１６を成膜することで水素を供給する。
　絶縁層１１６は、水素を含む成膜ガスを用いたプラズマＣＶＤ法により形成することが好ましい。例えば、シランガスとアンモニアガスとを含む成膜ガスを用いて、窒化シリコン膜を成膜する。シランガスに加えてアンモニアガスを用いることで、膜中に多くの水素を含有させることができる。また、成膜時においても、半導体層１０８及び半導体層２０８の露出した部分に水素を供給することが可能となる。
　絶縁層１１６の成膜後に、加熱処理を行なうことで、絶縁層１１６から放出される水素の一部を、半導体層１０８の一部、及び半導体層２０８の一部に供給することが好ましい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、１５０℃以上４５０℃以下、好ましくは２００℃以上４００℃以下の温度で行うことが好ましい。
　このように水素を供給することで、半導体層１０８中に極めて低抵抗な領域１０８Ｎを、半導体層２０８中に極めて低抵抗な領域２０８Ｎを形成することができる。領域１０８Ｎ及び領域２０８Ｎは、チャネル形成領域よりもキャリア濃度の高い領域、酸素欠損量の多い領域、水素濃度の高い領域、または、不純物濃度の高い領域とも言うことができる。
　また、加熱処理により、絶縁層１１０及び絶縁層１０３から半導体層１０８のチャネル形成領域、及び半導体層２０８のチャネル形成領域に酸素を供給することができる。
［絶縁層１１８の形成］
　続いて、絶縁層１１６上に絶縁層１１８を形成する（図１３（Ｂ））。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、領域１０８Ｎ又は領域２０８Ｎに含まれる不純物によっては、当該不純物がチャネル形成領域を含む周辺部に拡散する恐れがある。その結果、チャネル形成領域が低抵抗化することや、領域１０８Ｎ及び領域２０８Ｎの電気抵抗が上昇してしまうなどの恐れがある。絶縁層１１６または絶縁層１１８の成膜温度としては、例えば１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。は絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
　また、絶縁層１１８の形成後に加熱処理を行なってもよい。
［開口部１４１ａ、開口部１４１ｂ、開口部１４２ａ、開口部１４２ｂの形成］
　続いて、絶縁層１１８の所望の位置にリソグラフィによりマスクを形成した後、絶縁層１１８及び絶縁層１１６の一部をエッチングすることで、領域１０８ｎに達する開口部１４１ａ及び開口部１４１ｂ、並びに領域２０８Ｎに達する開口部２４１ａ及び開口部２４１ｂを形成する。
［導電層１２０ａ、導電層１２０ｂ、導電層２２０ａ、導電層２２０ｂの形成］
　続いて、開口部１４１ａ、開口部１４１ｂ、開口部２４１ａ及び開口部２４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ、導電層１２０ｂ、導電層２２０ａ及び導電層２２０ｂを形成する（図１４）。
　以上の工程により、トランジスタ１００Ｄ及びトランジスタ１００Ｅを作製することができる。例えば、トランジスタ１００Ｄ及びトランジスタ１００Ｅを表示装置の画素に適用する場合には、この後に、保護絶縁層、平坦化層、画素電極、または配線のうち１以上を形成する工程を追加すればよい。
　以上が、作製方法例についての説明である。
＜半導体装置の構成要素＞
　次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成　してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性の基板にも転載できる。
［絶縁層１０３］
　絶縁層１０３としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を適宜用いて形成することができる。また、絶縁層１０３としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０３において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０３には、加熱により酸素を放出する膜を用いることが好ましい。
　絶縁層１０３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　また、絶縁層１０３の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
［導電膜］
　ゲート電極として機能する導電層１１２及び導電層１０６、並びにソース電極またはドレイン電極の一方として機能する導電層１２０ａ及び、他方として機能する導電層１２０ｂとしては、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
　また、導電層１１２、導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　また、導電層１１２等として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　また、導電層１１２、導電層１０６、導電層１２０ａ、導電層１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅、酸素、または水素に対して、高いバリア性を有し、且つ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適に用いることができる。
［絶縁層１１０］
　トランジスタ１００等のゲート絶縁膜として機能する絶縁層１１０は、ＰＥＣＶＤ法、スパッタリング法等により形成できる。絶縁層１１０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁層１１０を、２層の積層構造または３層以上の積層構造としてもよい。
　また、半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜である。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。
　また、絶縁層１１０として、酸化シリコンや酸化窒化シリコンと比べて比誘電率の高い酸化ハフニウム等の材料を用いることもできる。これにより絶縁層１１０の膜厚を厚くしトンネル電流によるリーク電流を抑制できる。特に結晶性を有する酸化ハフニウムは、非晶質の酸化ハフニウムと比べて高い比誘電率を備えるため好ましい。
［半導体層］
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
　また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
　また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
　ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該リング状の領域内に複数のスポットが観測されうる。
　ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ−ＯＳ膜はＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高く、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
　ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成することができる。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成することができる。例えば、ｎｃ−ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜することができるため、大型のガラス基板や、樹脂基板などに適しており、生産性を高めることができる。
　金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　以上が、構成要素についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示した半導体装置を有する表示装置について説明する。
＜構成例＞
　図１５（Ａ）に、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　また、第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用することができる。
　画素部７０２に設けられる表示素子としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子としては、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図１５（Ｂ）に示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
　表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図１５（Ｂ）中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
　樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図１５（Ｂ）中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電気機器に実装することができ、電子機器の省スペース化を図ることができる。
　また表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
　図１５（Ｃ）に示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電気機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置にも適用することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
＜断面構成例＞
　以下では、表示素子として液晶素子を用いる構成、及びＥＬ素子を用いる構成について、図１６乃至図１９を用いて説明する。なお、図１６乃至図１８は、それぞれ図１５（Ａ）に示す一点鎖線Ｑ−Ｒにおける断面図である。また図１９は、図１５（Ｂ）に示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。図１６及び図１７は、表示素子として液晶素子を用いた構成であり、図１８及び図１９は、ＥＬ素子を用いた構成である。
［表示装置の共通部分に関する説明］
　図１６乃至図１９に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図１７では、容量素子７９０が無い場合を示している。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。例えば、トランジスタ７５０として、実施の形態１で示したトランジスタ１００、トランジスタ１００Ｂ、トランジスタ１００Ｄ、又はトランジスタ１００Ｆを用いることができる。例えば、トランジスタ７５２として、実施の形態１で示したトランジスタ１００Ａ、トランジスタ１００Ｃ、トランジスタ１００Ｅ、又はトランジスタ１００Ｇを用いることができる。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、表示装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　図１６、図１８、及び図１９に示す容量素子７９０は、トランジスタ７５２が有する第１のゲート電極と同一の膜を加工して形成される下部電極と、半導体層と同一の金属酸化物を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５２のソース領域及びドレイン領域と同様に低抵抗化されている。また、下部電極と上部電極との間には、トランジスタ７５２の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
　また、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
　第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
　また、第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
［液晶素子を用いる表示装置の構成例］
　図１６に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料としては、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料としては、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　図１７に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　図１７において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成することができる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　また、図１６及び図１７には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　また、液晶素子のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
　また、液晶層７７６に高分子分散型液晶や、高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色膜７３６を設けずに白黒表示を行う構成としてもよいし、着色膜７３６を用いてカラー表示を行う構成としてもよい。
　また、液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させることや、精細度を高められるなどの利点がある。
［発光素子を用いる表示装置］
　図１８に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
　図１８に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　また、着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
　図１９には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図１９は、図１５（Ｂ）に示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
　図１９に示す表示装置７００Ａは、図１８で示した基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
　支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂等の有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
　また、図１９に示す表示装置７００Ａは、図１８で示した基板７０５に換えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼りあわされている。保護層７４０としては、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
　また、発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現することができる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
　また、図１９では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。なお、図１９には図示していないが、樹脂層７４６を樹脂層７４３側に設けても良い。樹脂層７４６は、ポリイミド樹脂、やアクリル樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂等の有機樹脂を含む層である。
［表示装置に入力装置を設ける構成例］
　また、図１６乃至図１９に示す表示装置７００に入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の内側に形成する、所謂インセル型のタッチパネル、入力装置を表示装置７００上に形成する、所謂オンセル型のタッチパネル、または表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２０を用いて説明を行う。
　図２０（Ａ）に示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図２０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
　また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜または多結晶半導体膜で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　また、図２０（Ａ）に示す複数の画素回路５０１は、例えば、図２０（Ｂ）及び図２０（Ｃ）に示す構成とすることができる。
　図２０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　また、図２０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
［回路構成］
　図２１（Ａ）に、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法例］
　続いて、図２１（Ｂ）を用いて、画素回路４００の動作方法の一例を説明する。図２１（Ｂ）は、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図２１（Ｂ）に示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
［期間Ｔ１］
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
［期間Ｔ２］
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティングとしてもよい。
　ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２１（Ｂ）ではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［適用例］
［液晶素子を用いた例］
　図２１（Ｃ）に示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
［発光素子を用いた例］
　図２１（Ｄ）に示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図２１（Ｃ）及び図２１（Ｄ）で例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
　図２２（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。バッテリー６０１１による電源であってもよい。
　図２２（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様を適用可能な電子機器の例について説明する。
　図２３（Ａ）に示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図２３（Ｂ）は、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　また、表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態では、本発明の一態様を適用可能な電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図２４（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図２４（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図２４（Ｃ）、図２４（Ｄ）及び図２４（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図２４（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　図２５（Ａ）乃至図２５（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図２５（Ａ）乃至図２５（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図２５（Ａ）乃至図２５（Ｇ）に示す電子機器の詳細について、以下説明を行う。
　図２５（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図２５（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図２５（Ｂ）では３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールやＳＮＳなどの題名、送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図２５（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図２５（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチとして用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図２５（Ｅ）、図２５（Ｆ）及び図２５（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２５（Ｅ）は携帯情報端末９２０１を展開した状態、図２５（Ｇ）は折り畳んだ状態、図２５（Ｆ）は図２５（Ｅ）と図２５（Ｇ）の一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図２６（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図２６（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
　図２６（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図２６（Ｃ）及び図２６（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図２６（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　また、図２６（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすると好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　また、図２６（Ｃ）及び図２６（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図２６（Ａ）乃至図２６（Ｄ）における表示部７５００に、本発明の一態様の表示装置を適用することができる。
　図２６（Ｅ）及び図２６（Ｆ）に、ゲーム機の一例を示す。
　図２６（Ｅ）に示すゲーム機７６００は、携帯型ゲーム機の例である。携帯型ゲーム機７６００は、筐体７６０１、表示部７６１０、ボタン７６０３等を有する。
　図２６（Ｆ）に示すゲーム機７７００は、据え置き型ゲーム機の例である。据え置き型ゲーム機７７００には、無線または有線でコントローラ７７２０が接続されている。また、コントローラ７７２０は筐体７６０１、表示部７６１０、ボタン７６０３等を有する。また、コントローラ７７２０は表示部７６１０を有することにより、それ自体で携帯型ゲーム機として使用できる。
　ゲーム機７６００、ゲーム機７７００、コントローラ７７２０に本発明の一態様の半導体装置を適用することにより、低消費電力のゲーム機とすることができる。また、表示部７６１０にも本発明の一態様の表示装置を適用することにより、低消費電力、かつ高精細な表示が可能なゲーム機とすることができる。
　図２６（Ｅ）及び図２６（Ｆ）では、ゲーム機の一例として携帯型ゲーム機及び据え置き型ゲーム機を示したが、本発明の一態様はこれに限定されない。本発明の一態様を適用できるゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　以下では、本発明の一態様のトランジスタを作製し、電気特性を評価した。
［試料の作製］
　作製したトランジスタの構成は、実施の形態１及び図２で例示したトランジスタ１００及びトランジスタ１００Ａを援用できる。領域１０３ａの厚さ（ｔ１）を３０５ｎｍとし、領域１０３ｂの厚さ（ｔ２）を異ならせた複数の試料を作製した。具体的には、領域１０３ｂの厚さ（ｔ２）が２０５ｎｍである試料と、領域１０３ｂの厚さ（ｔ２）が５５ｎｍである試料を作製した。領域１０３ｂの厚さ（ｔ２）が２０５ｎｍである試料においては、領域１０３ａの厚さ（ｔ１）が領域１０３ｂの厚さ（ｔ２）の１．５倍となる。領域１０３ｂの厚さ（ｔ２）が５５ｎｍである試料においては、領域１０３ａの厚さ（ｔ１）が領域１０３ｂの厚さ（ｔ２）の５．５倍となる。また、比較試料として、領域１０３ａの厚さ（ｔ１）と領域１０３ｂの厚さ（ｔ２）が同じである試料も同様に作製した。比較試料においては、領域１０３ａの厚さ（ｔ１）が領域１０３ｂの厚さ（ｔ２）の１．０倍となる。
　まず、ガラス基板上に厚さ約１００ｎｍのタングステン膜をスパッタリング法により形成し、これを加工して第１のゲート電極を得た。
　続いて、ガラス基板及び第１のゲート電極上に厚さ３０５ｎｍの第１のゲート絶縁層となる絶縁膜を成膜した。第１のゲート絶縁層となる絶縁膜として厚さ約２４０ｎｍの窒化シリコン膜と、厚さ約６０ｎｍの窒化シリコン膜と、厚さ約５ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により積層して形成した。
　続いて、絶縁膜上に厚さ約３０ｎｍの金属酸化物膜を成膜した。金属酸化物膜の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により形成した。
　金属酸化物膜上にレジストマスクを形成し、金属酸化物膜を加工して半導体層を得た。続いて、絶縁膜を加工して第１のゲート絶縁層を得た。領域１０３ｂの厚さ（ｔ２）を異ならせた複数の試料を作製した。また、比較試料として、領域１０３ａの厚さ（ｔ１）と領域１０３ｂの厚さ（ｔ２）が同じである試料も同様に作製した。
　その後、窒素雰囲気下で温度３５０℃、１時間の加熱処理を行い、続けて酸素と窒素の混合雰囲気下にて、３５０℃、１時間の加熱処理を行った。
　続いて、第２のゲート絶縁層として厚さ約１５０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により積層して形成した。その後、窒素雰囲気下にて、温度３５０℃、１時間の加熱処理を行った。
　続いて、第２のゲート絶縁層上にスパッタリング法により厚さ約２０ｎｍの金属酸化物膜を成膜した。金属酸化物膜の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により形成した。その後、酸素供給処理として、窒素及び酸素の混合雰囲気下にて、温度３５０℃、１時間の加熱処理を行った。
　続いて、金属酸化物膜上に厚さ約１００ｎｍのモリブデン膜をスパッタリング法により積層して成膜した。その後、モリブデン膜と金属酸化物膜の一部をエッチングにより除去し、第２のゲート電極と、金属酸化物層を得た。
　続いて、第２のゲート電極をマスクとして、不純物元素の添加処理を行った。不純物元素としてホウ素を用い、ホウ素を供給するためのガスにはＢ２Ｈ６ガスを用いた。ホウ素の添加はプラズマイオンドーピング装置を用い、ドーズ量を２×１０１５ｉｏｎｓ／ｃｍ２、加速電圧を４０ｋＶとした。
　続いて、トランジスタを覆う保護絶縁層として厚さ約３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。酸化窒化シリコン膜の成膜温度は３５０℃とした。
　続いて、トランジスタを覆う保護絶縁層及び第２のゲート絶縁層の一部を開口し、モリブデン膜をスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂膜を形成し、窒素雰囲気下、温度２５０℃、一時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタを得た。
［トランジスタのＩｄ−Ｖｇ特性］
　続いて、上記で作製したトランジスタのＩｄ−Ｖｇ特性を測定した。
　トランジスタのＩｄ−Ｖｇ特性の測定条件としては、第１のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極に印加する電圧（以下、バックゲート電圧（Ｖｂｇ）ともいう）を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び５．１Ｖとした。
　トランジスタ１００に相当するトランジスタのＩｄ−Ｖｇ特性を図２７に、トランジスタ１００Ａに相当するトランジスタのＩｄ−Ｖｇ特性を図２８に示す。図２７及び図２８では、横方向に領域１０３ｂの厚さ（ｔ２）が異なる条件の結果を並べて示している。また、各図には、領域１０３ａの厚さ（ｔ１）と領域１０３ｂの厚さ（ｔ２）が同じであるトランジスタについても並べて示している。図２７及び図２８には、トランジスタのチャネル長が２μｍ、チャネル幅が１μｍ、３μｍ、５０μｍの３種類のトランジスタについて示している。なお、それぞれの種類で２０個のトランジスタのＩｄ−Ｖｇ特性を測定した。図２７及び図２８に示すように、いずれの試料においても良好な電気特性を得ることができた。
　図２７及び図２８に示したＩｄ−Ｖｇ特性からしきい値電圧（Ｖｔｈ）、オン電流（Ｉｏｎ）、移動度（μＦＥ）を算出した。トランジスタ１００に相当するトランジスタの特性を図２９に、トランジスタ１００Ａに相当するトランジスタの特性を図３０に示す。図２９及び図３０において、しきい値電圧（Ｖｔｈ）は、ドレイン電圧（Ｖｄ）が５．１Ｖでの値を示している。オン電流（Ｉｏｎ）は、ドレイン電圧（Ｖｄ）が５．１Ｖ、ゲート電圧（Ｖｇ）が５Ｖでの値を示している。移動度（μＦＥ）は、ドレイン電圧（Ｖｄ）が５．１Ｖでの値を示している。また、図２９及び図３０中に示す数値は、中央値を示している。
　図３０に示すように、領域１０３ａの厚さ（ｔ１）より領域１０３ｂの厚さ（ｔ２）を薄くすることで、オン電流及び移動度が高くなることを確認できた。また、領域１０３ｂの厚さに対する領域１０３ａの厚さの比（ｔ１／ｔ２）が大きくなるほど、オン電流及び移動度が高くなることを確認できた。また、チャネル幅が小さくなるほど、オン電流及び移動度が高くなる傾向を確認できた。領域１０３ｂの厚さに対する領域１０３ａの厚さの比（ｔ１／ｔ２）が大きくなることで、チャネル幅方向において、第２のゲート電極を、半導体層の上面側だけでなく、側面側、及び下端部の斜め下方に位置するため、第２のゲート電極に電圧を印加した際に生じる電界で、半導体層を電気的に取り囲むことができ、トランジスタのオン電流、移動度を高くすることができたと推測される。
［トランジスタの信頼性］
　続いて、上記で作製したトランジスタの信頼性を評価した。
　信頼性評価として、ゲートバイアスストレス試験（ＧＢＴ試験）を行った。ＧＢＴ試験は、トランジスタが形成されている基板を６０℃に保持し、トランジスタのソースとドレインに０Ｖ、ゲートには２０Ｖまたは−２０Ｖの電圧を印加し、この状態を一時間保持した。ここで、試験環境を暗状態とし、ゲートに正の電圧を印加する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）、負の電圧を印加する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）と表記する。また、試料に光を照射した状態におけるＰＢＴＳをＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）、ＮＢＴＳをＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）と表記する。光の照射は、約１００００ｌｘの白色ＬＥＤ光を用いた。
　ゲートバイアスストレス試験前後での、しきい値電圧の変動値（ΔＶｔｈ）を評価した。トランジスタ１００に相当するトランジスタの特性を図３１（Ａ）に、トランジスタ１００Ａに相当するトランジスタの特性を図３１（Ｂ）に示す。
　図３１（Ａ）及び図３１（Ｂ）に示すように、作製したトランジスタのしきい値電圧の変動は極めて小さいことが確認できた。
　以上のことから、本発明の一態様のトランジスタは、良好な電気特性と、高い信頼性を備えることが確認できた。
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ：トランジスタ、１０２：基板、１０３：絶縁層、１０３ａ、１０３ｂ：領域、１０６：導電層、１０８、１０８ａ、１０８ｂ：半導体層、１０８ｆ：金属酸化物膜、１０８Ｎ：領域、１１０：絶縁層、１１０ｆ：絶縁膜、１１２：導電層、１１２ｆ：導電膜、１１４：金属酸化物層、１１４ｆ：金属酸化物膜、１１５：レジストマスク、１１６、１１８：絶縁層、１２０ａ、１２０ｂ：導電層、１４１ａ、１４１ｂ、１４２：開口部、２０８、２０８ａ、２０８ｂ：半導体層、２０８Ｎ：領域、２１２：導電層、２１４：金属酸化物層、２１５：レジストマスク、２２０ａ、２２０ｂ：導電層、２４１ａ、２４１ｂ：開口部

Claims (13)

  1. 　絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、
    　第１の絶縁層と、
    　前記第１の絶縁層上の第１の半導体層と、
    　前記第１の半導体層上の第２の絶縁層と、
    　前記第２の絶縁層を介して、前記第１の半導体層と重畳する第１の導電層と、を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる第１の領域と、前記第１の半導体層と重ならず、前記第１の領域よりも膜厚が薄い第２の領域と、を有し、
    　前記第１の導電層は、前記第２の領域上において前記第１の導電層の下面が、前記第１の半導体層の下面よりも低く位置する部分を有し、
    　前記第２のトランジスタは、
    　前記第１の絶縁層上の第２の半導体層と、
    　前記第２の半導体層上の前記第２の絶縁層と、
    　前記第２の絶縁層を介して、前記第２の半導体層と重畳する第２の導電層と、
    　前記第１の絶縁層を介して、前記第２の半導体層と重畳する第３の導電層と、を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる第３の領域と、前記第２の半導体層と重ならず、前記第３の領域よりも膜厚が薄い第４の領域と、を有し、
    　前記第２の導電層は、前記第４の領域上において前記第２の導電層の下面が、前記第２の半導体層の下面よりも低く位置する部分を有する半導体装置。
  2. 　絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、
    　第１の絶縁層と、
    　前記第１の絶縁層上の第１の半導体層と、
    　前記第１の半導体層上の第２の絶縁層と、
    　前記第２の絶縁層を介して、前記第１の半導体層と重畳する第１の導電層と、を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる第１の領域と、前記第１の半導体層と重ならず、前記第１の領域よりも膜厚が薄い第２の領域と、を有し、
    　前記第１の導電層は、前記第２の領域上において前記第１の導電層の下面が、前記第１の半導体層の下面よりも低く位置する部分を有し、
    　前記第２の絶縁層は、前記第１の領域の側面、前記第２の領域の上面、並びに前記第１の半導体層の上面及び側面と接し、
    　前記第２のトランジスタは、
    　前記第１の絶縁層上の第２の半導体層と、
    　前記第２の半導体層上の前記第２の絶縁層と、
    　前記第２の絶縁層を介して、前記第２の半導体層と重畳する第２の導電層と、
    　前記第１の絶縁層を介して、前記第２の半導体層と重畳する第３の導電層と、を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる第３の領域と、前記第２の半導体層と重ならず、前記第３の領域よりも膜厚が薄い第４の領域と、を有し、
    　前記第２の導電層は、前記第４の領域上において前記第２の導電層の下面が、前記第２の半導体層の下面よりも低く位置する部分を有し、
    　前記第２の絶縁層は、前記第３の領域の側面、前記第４の領域の上面、並びに前記第２の半導体層の上面及び側面と接する半導体装置。
  3. 　絶縁表面上に、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、
    　第１の絶縁層と、
    　前記第１の絶縁層上の第１の半導体層と、
    　前記第１の半導体層上の第２の絶縁層と、
    　前記第２の絶縁層を介して、前記第１の半導体層と重畳する第１の導電層と、を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第１の半導体層と重なる第１の領域と、前記第１の半導体層と重ならず、前記第１の領域よりも膜厚が薄い第２の領域と、を有し、
    　前記第１の導電層は、前記第２の領域上において前記第１の導電層の下面が、前記第１の半導体層の下面よりも低く位置する部分を有し、
    　前記第２の絶縁層は、前記第１の導電層と上面形状が概略一致し、
    　前記第２のトランジスタは、
    　前記第１の絶縁層上の第２の半導体層と、
    　前記第２の半導体層上の第３の絶縁層と、
    　前記第３の絶縁層を介して、前記第２の半導体層と重畳する第２の導電層と、
    　前記第１の絶縁層を介して、前記第２の半導体層と重畳する第３の導電層と、を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる一部が厚さ方向に突出した形状を有し、
    　前記第１の絶縁層は、前記第２の半導体層と重なる第３の領域と、前記第２の半導体層と重ならず、前記第３の領域よりも膜厚が薄い第４の領域と、を有し、
    　前記第２の導電層は、前記第４の領域上において前記第２の導電層の下面が、前記第２の半導体層の下面よりも低く位置する部分を有し、
    　前記第３の絶縁層は、前記第２の導電層と上面形状が概略一致する半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の半導体層は、前記第１の導電層と重ならない第５の領域を有し、
    　前記第２の半導体層は、前記第２の導電層と重ならない第６の領域を有し、
    　前記第５の領域及び前記第６の領域は、第１の元素を有し、
    　前記第１の元素は、リン、ホウ素、マグネシウム、アルミニウム、またはシリコンのいずれか一以上である半導体装置。
  5. 　請求項４において、
    　前記第１の半導体層及び前記第２の半導体層は、金属酸化物を含み、
    　前記第５の領域及び前記第６の領域は、前記第１の元素と酸素との結合を有する半導体装置。
  6. 　請求項１又は請求項３において、
    　さらに第４の絶縁層を有し、
    　前記第１の半導体層は、前記第１の導電層と重ならない第５の領域を有し、
    　前記第２の半導体層は、前記第２の導電層と重ならない第６の領域を有し、
    　前記第４の絶縁層は、第５の領域及び第６の領域と接し、
    　前記第１の半導体層及び前記第２の半導体層は、金属酸化物を含み、
    　前記第４の絶縁層は、窒化物を含む半導体装置。
  7. 　請求項６において、
    　前記第４の絶縁層は、アルミニウム、チタン、タンタル、タングステン、クロム、またはルテニウムから選ばれる一以上の元素と、窒素とを含み、
    　前記第５の領域及び前記第６の領域は、金属状態のインジウムが存在する半導体装置。
  8. 　請求項６において、
    　前記第４の絶縁層は、シリコンと、窒素と、水素と、を含む半導体装置。
  9. 　請求項１乃至請求項８のいずれか一において、
    　前記第１の領域の厚さが、前記第２の領域の厚さの１．２倍以上１０倍以下である半導体装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　前記第１の領域の側面が、前記第１の半導体層の下端部と接する部分から前記第２の領域にかけて、勾配が連続的に変化する形状を有し、
    　前記第３の領域の側面が、前記第２の半導体層の下端部と接する部分から前記第４の領域にかけて、勾配が連続的に変化する形状を有する半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一において、
    　前記第１の導電層は、その上面が前記第１の半導体層の下面よりも低く位置する部分を有し、
    　前記第２の導電層は、その上面が前記第２の半導体層の下面よりも低く位置する部分を有する半導体装置。
  12. 　請求項１乃至請求項１１のいずれか一において、
    　前記第１の半導体層は、第１の金属酸化物膜と、第２の金属酸化物膜とがこの順に積層された積層構造を有し、
    　前記第２の半導体層は、第３の金属酸化物膜と、第４の金属酸化物膜とがこの順に積層された積層構造を有し、
    　前記第２の金属酸化物膜及び前記第４の金属酸化物膜は、前記第１の金属酸化物膜及び前記第３の金属酸化物膜よりも結晶性が高い半導体装置。
  13. 　請求項１乃至請求項１２のいずれか一において、
    　画素部と、駆動回路部と、を有し、
    　前記画素部は、前記第１のトランジスタを有し、
    　前記駆動回路部は、前記第２のトランジスタを有する半導体装置。
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