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WO2019138495A1 - 表示デバイス - Google Patents

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WO2019138495A1
WO2019138495A1 PCT/JP2018/000469 JP2018000469W WO2019138495A1 WO 2019138495 A1 WO2019138495 A1 WO 2019138495A1 JP 2018000469 W JP2018000469 W JP 2018000469W WO 2019138495 A1 WO2019138495 A1 WO 2019138495A1
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WO
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film
electrode
display device
layer
wiring
Prior art date
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Ceased
Application number
PCT/JP2018/000469
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English (en)
French (fr)
Inventor
達 岡部
遼佑 郡司
博己 谷山
信介 齋田
市川　伸治
芳浩 仲田
浩治 神村
彬 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to US16/961,215 priority patent/US20200373367A1/en
Priority to CN201880086053.6A priority patent/CN111566719A/zh
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    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 a planarizing film is provided under the anode (pixel electrode) of an OLED (organic light emitting diode), and the anode and the drain electrode of the TFT are connected via a contact hole formed in the planarizing film. Configuration is disclosed.
  • Patent Document 1 even when the planarization film is provided, the convexity of the drain electrode can not be planarized, which may adversely affect display. There is also a problem that the formation of the planarizing film is expensive.
  • a display device includes a semiconductor film, an inorganic insulating film formed over the semiconductor film, and a first electrode and a second electrode formed over the inorganic insulating film. And a light emitting element, wherein a contact hole is formed in the inorganic insulating film, the contact hole and a part of the first electrode overlap, and the contact hole is formed with a part of the first electrode.
  • the semiconductor film contacts with the semiconductor film.
  • the drain electrode since a part of the first electrode and the semiconductor film are in contact with each other, the drain electrode is unnecessary, and there is no possibility that the projection by the drain electrode adversely affects display. In addition, since a planarization film is also unnecessary, there is an effect of cost reduction.
  • FIG. 1 is a cross-sectional view showing a configuration example of a display device of Embodiment 1. It is sectional drawing which expands and shows a part of FIG. 3 is a flowchart showing a method of forming a TFT layer and a light emitting element layer according to Embodiment 1. It is sectional drawing which shows the reference example of a display device. It is a top view which shows the structural example of a display device. It is sectional drawing of each part of FIG. It is sectional drawing which shows the formation process of the terminal wiring in a bending part.
  • FIG. 7 is a cross-sectional view showing a configuration example of a display device of Embodiment 2.
  • FIG. 7 is a flowchart showing a method of forming a TFT layer and a light emitting element layer according to Embodiment 2.
  • FIG. 18 is a cross-sectional view showing an example of configuration of a display device of Embodiment 3.
  • 7 is a flowchart showing a method of forming a TFT layer and a light emitting element layer according to Embodiment 3.
  • “same layer” means being formed in the same process
  • “lower layer” means being formed in a process earlier than the layer to be compared
  • “upper layer” Means that it is formed in a process after the layer to be compared.
  • FIG. 1 is a flowchart showing a method of manufacturing a display device.
  • FIG. 2 is a cross-sectional view showing the display unit of the display device of the first embodiment.
  • the barrier layer 3 is formed on the substrate 10 (step S1).
  • the TFT layer 4 is formed (step S2).
  • a top emission type light emitting element layer (for example, an OLED element layer) 5 is formed (step S3).
  • the sealing layer 6 is formed (step S4).
  • the laminate including the substrate 10, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of display devices 2 (step S5).
  • a functional film (not shown) having an optical compensation function, a touch sensor function, a protection function, and the like is attached to the display device 2 (step S6).
  • an electronic circuit board (not shown) such as an IC chip is mounted on the terminal for external connection of the display device 2 (step S7).
  • the below-mentioned display device manufacturing apparatus performs said each step.
  • the barrier layer (barrier film) 3 is a layer that prevents foreign matter such as moisture and oxygen from reaching the TFT layer 4 and the light emitting element layer 5, and is, for example, a silicon oxide film, a silicon nitride film, formed by CVD. Alternatively, it can be formed of a silicon oxynitride film or a laminated film of these.
  • the TFT layer 4 includes the semiconductor film 15, the inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, the gate electrode GE above the inorganic insulating film 16, and the gate wiring GH (the same layer as the gate electrode).
  • the semiconductor film 15 includes an oxide semiconductor, for example, an In—Ga—Zn—O-based semiconductor.
  • the In-Ga-Zn-O based semiconductor is a ternary oxide of In (indium), Ga (gallium) and Zn (zinc), and the ratio (composition ratio) of In, Ga and Zn is particularly limited.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • the inorganic insulating film 16 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof formed by a CVD method.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the light emitting element layer 5 includes an electrode cover film (bank) 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the electrode cover film 23, and a cathode 25 above the EL layer 24.
  • a light emitting element ED including the EL layer 24 and the cathode 25 (second electrode), and a sub pixel circuit for driving the light emitting element ED are provided.
  • the electrode cover film 23 can be made of, for example, a coatable organic material such as polyimide or acrylic.
  • the EL layer 24 is configured, for example, by laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape for each sub-pixel by a vapor deposition method or an ink jet method.
  • the hole injection layer, the hole transport layer, the electron transport layer, and the one or more layers of the electron injection layer are solid Common layer or non-formed layer.
  • FIG. 3 is a cross-sectional view showing a part of FIG. 2 in an enlarged manner.
  • the anode 22 is formed of an ITO film (Indium Tin Oxide) AX (lower layer ITO film), an alloy film AY containing Ag, and an ITO film AZ (upper layer ITO film) in this order from the substrate 10 side. It is laminated and has light reflectivity.
  • the alloy film AY is sandwiched by the two layers of ITO films AX and AZ.
  • the gate electrode GE, the gate wiring GH, the anode 22, the source electrode SE, and the source wiring SH are formed in the same process (in the same layer and with the same material).
  • the cathode 25 can be made of a translucent conductive material such as MgAg alloy (very thin film) or ITO.
  • the drive current between the anode 22 and the cathode 25 causes holes and electrons to recombine in the EL layer 24 and the resulting excitons fall to the ground state, whereby light is generated. Released. Since the anode 22 is light reflective and the cathode 25 is translucent, the display light emitted from the EL layer 24 is directed upward to be top emission.
  • the light emitting element layer 5 is not limited to forming an OLED element, and may form an inorganic light emitting diode or a quantum dot light emitting diode.
  • the sealing layer 6 is translucent, and the inorganic sealing film 26 covering the cathode 25, the organic sealing film 27 above the inorganic sealing film 26, and the inorganic sealing film 28 covering the organic sealing film 27. And.
  • the sealing layer 6 covering the light emitting element layer 5 prevents the penetration of foreign matter such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing films 26 and 28 can be formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by CVD.
  • the organic sealing film 27 is a translucent organic film thicker than the inorganic sealing films 26 and 28, and can be made of an applicable organic material such as acrylic.
  • FIG. 4 is a flowchart showing a method of forming the TFT layer and the light emitting element layer of the first embodiment.
  • the semiconductor film 15 and the capacitive wiring CW are formed (step S2a).
  • the capacitor wiring CW which is a conductor is formed by reducing a predetermined region of the patterned oxide semiconductor film.
  • the scanning signal line GL is formed in the same layer as the capacitive wiring CW.
  • an inorganic insulating film 16 which is a gate insulating film is formed (step S2b).
  • the gate electrode GE, the gate wiring GH, the anode 22, the source electrode SE, and the source wiring SH are formed in the same process (step S2c).
  • a data signal line (not shown) to which the gradation signal is supplied is formed in the same layer as the source wiring SH.
  • the gate line GH is connected to the capacitor line CW via a contact hole CHc formed in the inorganic insulating film 16.
  • the electrode cover film 23 is formed (step S3a).
  • the applied organic insulating film is patterned using photolithography to form an electrode cover film 23 covering the edge of the anode 22.
  • the light emitting area of the sub pixel is defined by the opening of the electrode cover film 23.
  • the EL layer 24 is formed by vapor deposition using FMM (Fine Metal Mask) (step S3b).
  • the cathode 25 is formed in a solid shape (step S3c).
  • the gate electrode GE is disposed so as to overlap the semiconductor film 15 via the inorganic insulating film 16, and in the inorganic insulating film 16, contact holes CHa and CHs overlapping the semiconductor film 15 are formed.
  • the contact hole CHa and the part 22 h of the anode 22 overlap, and a part of the source electrode SE formed in the contact hole CHs contacts the semiconductor film 15 and one of the anodes 22 formed in the contact hole CHa.
  • the portion 22 h is in contact with the semiconductor film 15, the semiconductor film 15 functions as a channel of the transistor, and the anode 22 functions as a drain electrode.
  • the electrode cover film 23 covers the source electrode SE and the gate electrode GE.
  • the capacitance necessary for the sub-pixel circuit is formed in the overlapping portion of the capacitance wiring CW connected to the gate wiring GH via the contact hole CHc and the source wiring SH. Note that a capacitance may be formed in the overlapping portion of the capacitor wiring CW connected to the source wiring SH and the gate wiring GH.
  • the source electrode se, the drain electrode de, and the source wiring sh disposed under the anode 22 are unnecessary compared to the configuration example as shown in FIG. It is possible to avoid an adverse effect that unevenness generated by se, the drain electrode de and the source wiring sh exerts on the light emitting element layer. In addition, since the flattening film 21 in which an expensive material is generally used is not necessary, the cost reduction effect is large, along with the reduction of the manufacturing process.
  • the ITO film Ax contained in the anode 22 is in contact with the semiconductor film 15 containing an oxide semiconductor (for example, an In-Ga-Zn-O-based semiconductor), the contact is A transistor with small resistance and excellent switching characteristics can be realized.
  • an oxide semiconductor for example, an In-Ga-Zn-O-based semiconductor
  • FIG. 6 is a plan view showing a configuration example of a display device
  • FIG. 7 is a cross-sectional view of a part of FIG. 6 and 7
  • a flexible substrate for example, a substrate including a resin film such as polyimide
  • the non-display portion NA surrounding the display portion DA is provided with the terminal portion TS for signal input and the bent portion KA.
  • the bent portion KA is located between the display portion DA and the terminal portion TS for signal input, and the terminal wiring TW drawn out from the display portion DA passes through the bent portion KA to a terminal TM included in the terminal portion TS. Connecting.
  • the terminal wiring TW and the terminal TM are formed (in the same material) in the same layer as the anode 22 (see FIG. 2) of the display unit DA.
  • the barrier film 3 and the inorganic insulating film 16 are penetrated, so the terminal wiring TW is formed on the resin film (for example, polyimide film) included in the flexible substrate 10 and the electrode cover film 23 It is covered with the organic insulating film 23z of the same layer.
  • the terminal wiring TW and the terminal TM include Ag formed on the ITO film Ax (the first film in the same layer as the ITO film AX in FIG. 3) and the ITO film Ax.
  • An ITO film Az (a third film in the same layer as the ITO film AZ in FIG. 3) formed so as to cover the upper surface and end face of the alloy film Ay (the second film in the same layer as the alloy film AY in FIG. 3) And the membrane).
  • the alloy film Ay is covered with the ITO film Az and is not exposed, the deterioration of the alloy film Ay can be suppressed.
  • FIG. 8 is a cross-sectional view showing the step of forming the terminal wiring in the bent portion.
  • an ITO film Ax and an alloy film Ay are sequentially formed.
  • the ITO film Ax and the alloy film Ay are collectively patterned.
  • the alloy film Ay is more easily etched than the ITO film Ax, so the upper alloy film Ay is formed narrower than the lower ITO film Ax.
  • an ITO film Az is formed to cover the ITO film Ax and the alloy film Ay.
  • the ITO film Az is patterned. At this time, the ITO film Az is etched so as to be wider than the ITO film Ax so that the upper surface and the end surface of the alloy film Ay and the end surface of the ITO film Ax are covered with the ITO film Az.
  • FIG. 9 is a cross-sectional view showing a configuration example of a display device of Embodiment 2
  • FIG. 10 is a flowchart showing a method of forming a TFT layer and a light emitting element layer of Embodiment 2.
  • the inorganic insulating film 18 is provided above the gate electrode GE and below the anode 22.
  • step S2a the semiconductor film 15 and the capacitive wiring CW are formed (step S2a).
  • step S2b an inorganic insulating film 16 which is a gate insulating film is formed (step S2b).
  • step S2c the gate electrode GE, the gate wiring GH, and the scanning signal line GL are formed (step S2c).
  • step S2d an inorganic insulating film 18 which is a passivation film is formed to cover the gate electrode GE, the gate wiring GH, and the scanning signal line GL (step S2d).
  • step S2e the anode 22, the source electrode SE, and the source wiring SH are formed in the same process (step S2e).
  • a data signal line (not shown) is formed in the same layer as the source line SH.
  • the electrode cover film 23 is formed (step S3a).
  • the EL layer 24 is formed (step S3b).
  • step S3c the cathode 25 is formed (step S3c).
  • the gate electrode GE is disposed so as to overlap the semiconductor film 15 via the inorganic insulating film 16, and in the inorganic insulating film 16, contact holes CHa and CHs overlapping the semiconductor film 15 are formed.
  • the contact hole CHa and the part 22 h of the anode 22 overlap, and a part of the source electrode SE formed in the contact hole CHs contacts the semiconductor film 15 and one of the anodes 22 formed in the contact hole CHa.
  • the portion 22 h is in contact with the semiconductor film 15, the semiconductor film 15 functions as a channel of the transistor, and the anode 22 functions as a drain electrode.
  • the electrode cover film 23 covers the source electrode SE and the source wiring SH.
  • the capacitance required for the sub-pixel circuit is, for example, as shown in FIG. 9B, a capacitance wire CW and a gate wire GH connected to the source wire SH through the contact holes CHc formed in the inorganic insulating films 16 and 18. Is formed in the overlapping portion of Note that a capacitance may be formed in the overlapping portion of the capacitor wiring CW connected to the gate wiring GH and the source wiring SH.
  • FIG. 11 is a cross-sectional view showing a configuration example of a display device of Embodiment 3
  • FIG. 12 is a flowchart showing a method of forming a TFT layer and a light emitting element layer of Embodiment 3.
  • a bottom gate structure in which the gate electrode GE is disposed below the semiconductor film 15 is employed.
  • step S2A the gate electrode GE, the gate wiring GH, and the scanning signal line GL are formed (step S2A).
  • step S2B the inorganic insulating film 14 which is a gate insulating film is formed to cover the gate electrode GE, the gate wiring GH, and the scanning signal line GL (step S2B).
  • step S2C the semiconductor film 15 and the capacitor wiring CW are formed (step S2C).
  • step S2D the inorganic insulating film 16 is formed (step S2D).
  • the anode 22, the source electrode SE, and the source wiring SH are formed in the same process (step S2E).
  • a data signal line (not shown) is formed in the same layer as the source line SH.
  • step S3a the electrode cover film 23 is formed (step S3a).
  • step S3b the cathode 25 is formed (step S3c).
  • the gate electrode GE is disposed to overlap the semiconductor film 15 via the inorganic insulating film 14, and contact holes CHa and CHs overlapping the semiconductor film 15 are formed in the inorganic insulating film 16.
  • the contact hole CHa and the part 22 h of the anode 22 overlap, and a part of the source electrode SE formed in the contact hole CHs contacts the semiconductor film 15 and one of the anodes 22 formed in the contact hole CHa.
  • the portion 22 h is in contact with the semiconductor film 15, the semiconductor film 15 functions as a channel of the transistor, and the anode 22 functions as a drain electrode.
  • the electrode cover film 23 covers the source electrode SE and the source wiring SH.
  • the capacitance necessary for the sub-pixel circuit is, for example, as shown in FIG. 11B, a superimposition of the gate line GH and the capacitor line CW connected to the source line SH via the contact hole CHc formed in the inorganic insulating film 16. It is formed in a part. Note that a capacitance may be formed in the overlapping portion of the capacitor wiring CW connected to the gate wiring GH and the source wiring SH.
  • the electro-optical elements included in the display device according to the present embodiment are not particularly limited.
  • the display device according to the present embodiment includes, for example, an organic EL (Electro Luminescence) display provided with an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light emitting diode as an electro-optical element Inorganic EL display, a QLED display provided with a QLED (Quantum dot Light Emitting Diode) as an electro-optical element, and the like.
  • the present invention is not limited to the above-described embodiments, and embodiments obtained by appropriately combining the technical means respectively disclosed in different embodiments are also included in the technical scope of the present invention. Furthermore, new technical features can be formed by combining the technical means disclosed in each embodiment.
  • a display device comprising: a substrate, a semiconductor film, an inorganic insulating film formed above the semiconductor film, and a light emitting element formed above the inorganic insulating film and including a first electrode and a second electrode. There, Contact holes are formed in the inorganic insulating film, A display device in which the contact hole and a part of the first electrode overlap, and a part of the first electrode and the semiconductor film are in contact in the contact hole.
  • Aspect 7 The display device according to, for example, the sixth aspect, comprising an electrode cover film covering an edge of the first electrode, the gate electrode, and the source electrode.
  • the semiconductor film contains an oxide semiconductor, In the same layer as the semiconductor film, a capacitor wiring containing a reduced product of the oxide semiconductor is provided.
  • the terminal wiring and the terminal include a first film in the same layer as the lower layer ITO film, a second film in the same layer as the alloy film, and a third film in the same layer as the upper layer ITO film.
  • the display device according to, for example, the eleventh aspect, wherein the second film is smaller in width than the first film, and the third film is formed to cover the end faces of the first film and the second film.

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  • Engineering & Computer Science (AREA)
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Abstract

半導体膜（１５）と、前記半導体膜よりも上層の無機絶縁膜（１６）と、前記無機絶縁膜よりも上層に形成され、第１電極（２２）および第２電極（２５）を含む発光素子（ＥＤ）とを備える表示デバイス（２）であって、前記無機絶縁膜にコンタクトホール（ＣＨａ）が形成され、前記コンタクトホールと前記第１電極の一部とが重畳し、前記コンタクトホールにおいて前記第１電極の一部（２２ｈ）と前記半導体膜（１５）とが接触する。

Description

表示デバイス
　本発明は、表示デバイスに関する。
　特許文献１には、ＯＬＥＤ（有機発光ダイオード）のアノード（画素電極）の下側に平坦化膜を設け、このアノードとＴＦＴのドレイン電極とを、平坦化膜に形成したコンタクトホールを介して接続する構成が開示されている。
日本国公開特許公報「特開２０１０－１６１０５８号公報（２０１０年７月２２日公開）」
　特許文献１の構成では、平坦化膜を設けてもドレイン電極による凸を平坦化しきれず、表示に悪影響を及ぼすおそれがある。また、平坦化膜の形成にコストがかかるという問題もある。
　本発明の一態様に係る表示デバイスは、半導体膜と、前記半導体膜よりも上層に形成された無機絶縁膜と、前記無機絶縁膜よりも上層に形成され、第１電極および第２電極を含む発光素子とを備える表示デバイスであって、前記無機絶縁膜にコンタクトホールが形成され、前記コンタクトホールと前記第１電極の一部とが重畳し、前記コンタクトホールにおいて前記第１電極の一部と前記半導体膜とが接触する。
　本発明の一態様によれば、前記第１電極の一部と前記半導体膜とを接触させているため、ドレイン電極が不要となり、ドレイン電極による凸が表示に悪影響を及ぼすおそれがなくなる。また、平坦化膜も不要であるため、コスト削減の効果がある。
表示デバイスの製造方法の一例を示すフローチャートである。 実施形態１の表示デバイスの構成例を示す断面図である。 図２の一部を拡大して示す断面図である。 実施形態１のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。 表示デバイスの参考例を示す断面図である。 表示デバイスの構成例を示す平面図である。 図６の各部の断面図である。 折り曲げ部における端子配線の形成工程を示す断面図である。 実施形態２の表示デバイスの構成例を示す断面図である。 実施形態２のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。 実施形態３の表示デバイスの構成例を示す断面図である。 実施形態３のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。
　以下においては、「同層」とは同一プロセスで形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　〔実施形態１〕
　図１は表示デバイスの製造方法を示すフローチャートである。図２は実施形態１の表示デバイスの表示部を示す断面図である。
　表示デバイスを製造する場合、図１および図２に示すように、まず、基板１０上にバリア層３を形成する（ステップＳ１）。次いで、ＴＦＴ層４を形成する（ステップＳ２）。次いで、トップエミッション型の発光素子層（例えば、ＯＬＥＤ素子層）５を形成する（ステップＳ３）。次いで、封止層６を形成する（ステップＳ４）。次いで、基板１０、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の表示デバイス２を得る（ステップＳ５）。次いで、表示デバイス２に、光学補償機能、タッチセンサ機能、保護機能等を有する機能フィルム（図示せず）を貼り付ける（ステップＳ６）。次いで、表示デバイス２の外部接続用の端子に、ＩＣチップ等の電子回路基板（図示せず）をマウントする（ステップＳ７）。なお、前記各ステップは、後述の表示デバイス製造装置が行う。
　基板１０には、例えばガラス基板を用いることができる。バリア層（バリア膜）３は、水分、酸素等の異物がＴＦＴ層４や発光素子層５に到達することを防ぐ層であり、例えば、ＣＶＤにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥ、ゲート配線ＧＨ（ゲート電極と同層の配線）、アノード２２、ソース電極ＳＥ、およびソース配線ＳＨ（ソース電極と同層の配線）を含み、半導体膜１５、無機絶縁膜１６、およびゲート電極ＧＥを含むように薄膜トランジスタ（ＴＦＴ）が構成される。
　半導体膜１５は、酸化物半導体、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。
　無機絶縁膜１６は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。
　発光素子層５は、アノード２２のエッジを覆う電極カバー膜（バンク）２３と、電極カバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含み、サブピクセルごとに、島状のアノード２２（第１電極）
、ＥＬ層２４、およびカソード２５（第２電極）を含む発光素子ＥＤと、これを駆動するサブ画素回路とが設けられる。電極カバー膜２３は、例えば、ポリイミド、アクリル等の塗布可能な有機材料によって構成することができる。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、サブピクセルごとに島状に形成されるが、正孔注入層、正孔輸送層、電子輸送層、電子注入層の１以上の層については、ベタ状の共通層とすることもあるし、非形成とすることもある。
　図３は図２の一部を拡大して示す断面図である。図２・３に示すように、アノード２２は、基板１０側から順に、ＩＴＯ膜（Indium Tin Oxide）ＡＸ（下層ＩＴＯ膜）、Ａｇを含む合金膜ＡＹ、およびＩＴＯ膜ＡＺ（上層ＩＴＯ膜）が積層されてなり、光反射性を有する。合金膜ＡＹは、２層のＩＴＯ膜ＡＸ・ＡＺによって挟まれている。
　ゲート電極ＧＥ、ゲート配線ＧＨ、アノード２２、ソース電極ＳＥおよびソース配線ＳＨは、同一プロセスで（同層にかつ同材料で）形成される。カソード２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ等の透光性の導電材で構成することができる。
　発光素子層５がＯＬＥＤ層である場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子がＥＬ層２４内で再結合し、これによって生じたエキシトンが基底状態に落ちることによって、光が放出される。アノード２２が光反射性であり、カソード２５が透光性であるため、ＥＬ層２４から放出された表示光は上方に向かい、トップエミッションとなる。
　発光素子層５は、ＯＬＥＤ素子を構成する場合に限られず、無機発光ダイオードあるいは量子ドット発光ダイオードを構成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機封止膜２７と、有機封止膜２７を覆う無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６・２８はそれぞれ、例えば、ＣＶＤにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機封止膜２７は、無機封止膜２６・２８よりも厚い透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。
　図４は、実施形態１のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。図２および図４に示すように、図１のステップＳ１に続いて、半導体膜１５および容量配線ＣＷを形成する（ステップＳ２ａ）。ここでは、例えば、パターニングされた酸化物半導体膜の所定領域を還元することで、導電体である容量配線ＣＷを形成する。走査信号線ＧＬは容量配線ＣＷと同層に形成される。
　次いで、ゲート絶縁膜である無機絶縁膜１６を形成する（ステップＳ２ｂ）。次いで、ゲート電極ＧＥ、ゲート配線ＧＨ、アノード２２、ソース電極ＳＥおよびソース配線ＳＨを同一工程で形成する（ステップＳ２ｃ）。階調信号が供給されるデータ信号線（図示せず）はソース配線ＳＨと同層に形成される。ゲート配線ＧＨは、無機絶縁膜１６に形成されたコンタクトホールＣＨｃを介して容量配線ＣＷに接続される。
　次いで、電極カバー膜２３を形成する（ステップＳ３ａ）。ここでは、塗布した有機絶縁膜を、フォトリソグラフィ法を用いてパターニングし、アノード２２のエッジを覆う電極カバー膜２３を形成する。なお、電極カバー膜２３の開口によってサブ画素の発光領域が規定される。
　次いで、ＦＭＭ（Fine Metal Mask）を用いた蒸着法によってＥＬ層２４を形成する（ステップＳ３ｂ）。次いで、カソード２５をベタ状に形成する（ステップＳ３ｃ）。
　ＴＦＴ層４のトランジスタについては、ゲート電極ＧＥが、無機絶縁膜１６を介して半導体膜１５と重なるように配され、無機絶縁膜１６に、半導体膜１５と重なるコンタクトホールＣＨａ・ＣＨｓが形成され、コンタクトホールＣＨａとアノード２２の一部２２ｈとが重畳し、コンタクトホールＣＨｓ内に形成されたソース電極ＳＥの一部が半導体膜１５と接触するとともに、コンタクトホールＣＨａ内に形成されたアノード２２の一部２２ｈが半導体膜１５と接触し、半導体膜１５がトランジスタのチャネルとして機能し、アノード２２がドレイン電極として機能する。
　また、電極カバー膜２３が、ソース電極ＳＥおよびゲート電極ＧＥを覆っている。サブ画素回路に必要な容量は、例えば図２（ｂ）に示すように、コンタクトホールＣＨｃを介してゲート配線ＧＨに接続する容量配線ＣＷとソース配線ＳＨとの重畳部分に形成される。なお、ソース配線ＳＨに接続する容量配線ＣＷとゲート配線ＧＨとの重畳部分に容量を形成する構成でもよい。
　実施形態１の構成では、図５のような構成例と比較して、アノード２２の下層に配される、ソース電極ｓｅ、ドレイン電極ｄｅおよびソース配線ｓｈが不要となり、一般に厚膜であるソース電極ｓｅ、ドレイン電極ｄｅおよびソース配線ｓｈによって生じる凹凸が発光素子層に及ぼす悪影響を回避することができる。また、一般に高価な材料が用いられる平坦化膜２１が不要となるため、製造工程の削減も相まってコスト低減効果が大きい。
　また、図３に示すように、アノード２２に含まれるＩＴＯ膜Ａｘと、酸化物半導体（例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）を含む半導体膜１５とが接触しているため、コンタクト抵抗が小さく、スイッチング特性の優れたトランジスタを実現することができる。
　図６は表示デバイスの構成例を示す平面図であり、図７は、図６の一部の断面図である。図６および図７では、基板１０にフレキシブルな基板（例えば、ポリイミド等の樹脂膜を含む基板）を用い、表示部ＤＡを取り囲む非表示部ＮＡに、信号入力用の端子部ＴＳおよび折り曲げ部ＫＡを設ける。折り曲げ部ＫＡは、表示部ＤＡと信号入力用の端子部ＴＳとの間に位置し、表示部ＤＡから引き出される端子配線ＴＷは、折り曲げ部ＫＡを通って、端子部ＴＳに含まれる端子ＴＭに接続する。
　端子配線ＴＷおよび端子ＴＭは、表示部ＤＡのアノード２２（図２参照）と同層に（同材料で）形成される。折り曲げ部ＫＡにおいては、バリア膜３および無機絶縁膜１６が貫かれているため、端子配線ＴＷは、フレキシブルな基板１０に含まれる樹脂膜（例えば、ポリイミド膜）上に形成され、電極カバー膜２３と同層の有機絶縁膜２３ｚで覆われている。
　図７（ｂ）に示すように、端子配線ＴＷおよび端子ＴＭは、ＩＴＯ膜Ａｘ（図３のＩＴＯ膜ＡＸと同層の第１膜）と、ＩＴＯ膜Ａｘ上に形成された、Ａｇを含む合金膜Ａｙ（図３の合金膜ＡＹと同層の第２膜）と、合金膜Ａｙの上面および端面を覆うように形成されたＩＴＯ膜Ａｚ（図３のＩＴＯ膜ＡＺと同層の第３膜）とで構成される。この構造によれば、合金膜ＡｙがＩＴＯ膜Ａｚで覆われて露出しないため、合金膜Ａｙの劣化を抑えることができる。
　図８は折り曲げ部における端子配線の形成工程を示す断面図である。まず、図８（ａ）に示すようにＩＴＯ膜Ａｘおよび合金膜Ａｙを順に成膜する。次いで、図８（ｂ）に示すようにＩＴＯ膜Ａｘおよび合金膜Ａｙを一括でパターニングする。このとき、合金膜Ａｙは、ＩＴＯ膜Ａｘよりもエッチングされやすいため、上側の合金膜Ａｙは、下側のＩＴＯ膜Ａｘよりも幅狭に形成される。次いで、図８（ｃ）に示すように、ＩＴＯ膜Ａｘおよび合金膜Ａｙを覆うようにＩＴＯ膜Ａｚを成膜する。次いで、図８（ｄ）に示すようにＩＴＯ膜Ａｚをパターニングする。このとき、ＩＴＯ膜Ａｚを、ＩＴＯ膜Ａｘよりも幅広になるようにエッチングし、合金膜Ａｙの上面および端面と、ＩＴＯ膜Ａｘの端面とがＩＴＯ膜Ａｚで覆われるようにする。
　〔実施形態２〕
　図９は実施形態２の表示デバイスの構成例を示す断面図であり、図１０は実施形態２のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。実施形態２では、ゲート電極ＧＥよりも上層かつアノード２２よりも下層に、無機絶縁膜１８を設ける。
　図９および図１０に示すように、図１のステップＳ１に続いて半導体膜１５および容量配線ＣＷを形成する（ステップＳ２ａ）。次いで、ゲート絶縁膜である無機絶縁膜１６を形成する（ステップＳ２ｂ）。次いで、ゲート電極ＧＥ、ゲート配線ＧＨ、および走査信号線ＧＬを形成する（ステップＳ２ｃ）。次いで、パッシベーション膜である無機絶縁膜１８を、ゲート電極ＧＥ、ゲート配線ＧＨおよび走査信号線ＧＬを覆うように形成する（ステップＳ２ｄ）。次いで、アノード２２、ソース電極ＳＥおよびソース配線ＳＨを同一工程で形成する（ステップＳ２ｅ）。データ信号線（図示せず）はソース配線ＳＨと同層に形成される。次いで、電極カバー膜２３を形成する（ステップＳ３ａ）。次いで、ＥＬ層２４を形成する（ステップＳ３ｂ）。次いで、カソード２５を形成する（ステップＳ３ｃ）。
　ＴＦＴ層４のトランジスタについては、ゲート電極ＧＥが、無機絶縁膜１６を介して半導体膜１５と重なるように配され、無機絶縁膜１６に、半導体膜１５と重なるコンタクトホールＣＨａ・ＣＨｓが形成され、コンタクトホールＣＨａとアノード２２の一部２２ｈとが重畳し、コンタクトホールＣＨｓ内に形成されたソース電極ＳＥの一部が半導体膜１５と接触するとともに、コンタクトホールＣＨａ内に形成されたアノード２２の一部２２ｈが半導体膜１５と接触し、半導体膜１５がトランジスタのチャネルとして機能し、アノード２２がドレイン電極として機能する。
　また、電極カバー膜２３が、ソース電極ＳＥおよびソース配線ＳＨを覆っている。サブ画素回路に必要な容量は、例えば図９（ｂ）に示すように、無機絶縁膜１６・１８に形成されたコンタクトホールＣＨｃを介してソース配線ＳＨに接続する容量配線ＣＷとゲート配線ＧＨとの重畳部分に形成される。なお、ゲート配線ＧＨに接続する容量配線ＣＷとソース配線ＳＨとの重畳部分に容量を形成する構成でもよい。
　〔実施形態３〕
　図１１は実施形態３の表示デバイスの構成例を示す断面図であり、図１２は実施形態３のＴＦＴ層および発光素子層の形成方法を示すフローチャートである。実施形態３では、ゲート電極ＧＥを半導体膜１５よりも下層に配するボトムゲート構造とする。
　図１１・図１２に示すように、図１のステップＳ１に続いて、ゲート電極ＧＥ、ゲート配線ＧＨ、および走査信号線ＧＬを形成する（ステップＳ２Ａ）。次いで、ゲート絶縁膜である無機絶縁膜１４を、ゲート電極ＧＥ、ゲート配線ＧＨおよび走査信号線ＧＬを覆うように形成する（ステップＳ２Ｂ）。次いで、半導体膜１５および容量配線ＣＷを形成する（ステップＳ２Ｃ）。次いで、無機絶縁膜１６を形成する（ステップＳ２Ｄ）。次いで、アノード２２、ソース電極ＳＥおよびソース配線ＳＨを同一工程で形成する（ステップＳ２Ｅ）。データ信号線（図示せず）はソース配線ＳＨと同層に形成される。次いで、電極カバー膜２３を形成する（ステップＳ３ａ）。次いで、ＥＬ層２４を形成する（ステップＳ３ｂ）。次いで、カソード２５を形成する（ステップＳ３ｃ）。
　ＴＦＴ層４のトランジスタについては、ゲート電極ＧＥが、無機絶縁膜１４を介して半導体膜１５と重なるように配され、無機絶縁膜１６に、半導体膜１５と重なるコンタクトホールＣＨａ・ＣＨｓが形成され、コンタクトホールＣＨａとアノード２２の一部２２ｈとが重畳し、コンタクトホールＣＨｓ内に形成されたソース電極ＳＥの一部が半導体膜１５と接触するとともに、コンタクトホールＣＨａ内に形成されたアノード２２の一部２２ｈが半導体膜１５と接触し、半導体膜１５がトランジスタのチャネルとして機能し、アノード２２がドレイン電極として機能する。
　また、電極カバー膜２３が、ソース電極ＳＥおよびソース配線ＳＨを覆っている。サブ画素回路に必要な容量は、例えば図１１（ｂ）に示すように、無機絶縁膜１６に形成されたコンタクトホールＣＨｃを介してソース配線ＳＨに接続する容量配線ＣＷとゲート配線ＧＨとの重畳部分に形成される。なお、ゲート配線ＧＨに接続する容量配線ＣＷとソース配線ＳＨとの重畳部分に容量を形成する構成でもよい。
　〔まとめ〕
　本実施形態にかかる表示デバイスが備える電気光学素子（電流によって輝度や透過率が制御される電気光学素子）は特に限定されるものではない。本実施形態にかかる表示装置としては、例えば、電気光学素子としてＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ＥＬディスプレイ、電気光学素子としてＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等が挙げられる。
　本発明は上述した実施形態に限定されるものではなく、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　〔態様１〕
　基板と、半導体膜と、前記半導体膜よりも上層に形成された無機絶縁膜と、前記無機絶縁膜よりも上層に形成され、第１電極および第２電極を含む発光素子とを備える表示デバイスであって、
　前記無機絶縁膜にコンタクトホールが形成され、
　前記コンタクトホールと前記第１電極の一部とが重畳し、前記コンタクトホールにおいて前記第１電極の一部と前記半導体膜とが接触する表示デバイス。
　〔態様２〕
　前記第１電極は光反射性を有する例えば態様１に記載の表示デバイス。
　〔態様３〕
　前記半導体膜が酸化物半導体を含む例えば態様１または２に記載の表示デバイス。
　〔態様４〕
　前記第１電極は、基板側から順に、下層ＩＴＯ膜、Ａｇを含む合金膜、および上層ＩＴＯ膜が積層されてなる例えば態様３記載の表示デバイス。
　〔態様５〕
　前記第１電極のエッジを覆い、前記コンタクトホールと重畳する電極カバー膜を備える例えば態様１～４のいずれか１項に記載の表示デバイス。
　〔態様６〕
　無機絶縁膜を介して前記半導体膜と重なるゲート電極と、前記半導体膜に接触するソース電極とを含み、
　前記ゲート電極および前記ソース電極が、前記第１電極と同層に形成されている例えば態様１～５のいずれか１項に記載の表示デバイス。
　〔態様７〕
　前記第１電極のエッジ、前記ゲート電極および前記ソース電極を覆う電極カバー膜を備える例えば態様６に記載の表示デバイス。
　〔態様８〕
　無機絶縁膜を介して前記半導体膜と重なるゲート電極と、前記半導体膜に接触するソース電極とを含み、
　前記ゲート電極が前記第１電極よりも下層に形成され、前記ソース電極が前記第１電極と同層に形成されている例えば態様１～５のいずれか１項に記載の表示デバイス。
　〔態様９〕
　前記半導体膜が酸化物半導体を含み、
　前記半導体膜と同層に、前記酸化物半導体の還元物を含む容量配線が設けられ、
　前記容量配線は、前記ゲート電極と同層の配線、あるいは前記ソース電極と同層の配線と容量を形成する例えば態様６または８に記載の表示デバイス。
　〔態様１０〕
　表示部を取り囲む非表示部に形成され、外部信号が入力される端子部と、前記表示部および前記端子部の間に形成される折り曲げ部と、前記表示部から引き出され、前記折り曲げ部を通って前記端子部に接続する端子配線とを備え、
　前記折り曲げ部では前記無機絶縁膜が貫かれ、前記端子配線は前記第１電極と同層に形成されている例えば態様４に記載の表示デバイス。
　〔態様１１〕
　前記端子部に含まれる端子が前記第１電極と同層に形成されている例えば態様１０に記載の表示デバイス。
　〔態様１２〕
　前記第１電極のエッジを覆う電極カバー膜と同層の有機絶縁膜と、前記半導体膜よりも下層のバリア膜と、前記バリア膜よりも下層の樹脂膜とを備え、
　前記折り曲げ部においては、前記バリア膜が貫かれ、前記端子配線の下面が前記樹脂膜に接するとともに、その上面が前記有機絶縁膜に接している例えば態様１０または１１に記載の表示デバイス。
　〔態様１３〕
　前記端子配線および前記端子は、前記下層ＩＴＯ膜と同層の第１膜と、前記合金膜と同層の第２膜と、前記上層ＩＴＯ膜と同層の第３膜とを含み、
　前記第２膜は前記第１膜よりも幅が小さく、前記第３膜は、前記第１膜および前記第２膜それぞれの端面を覆うように形成されている例えば態様１１に記載の表示デバイス。
　〔態様１４〕
　前記発光素子がＯＬＥＤであり、前記第１電極はＯＬＥＤのアノードあるいはカソードである例えば態様１～１３のいずれか１項に記載の表示デバイス。
　２　　表示デバイス
　３　　バリア膜
　４　　ＴＦＴ層
　５　　発光素子層
　６　　封止層
　１０　基板
　１４・１６・１８　無機絶縁膜
　１５　半導体膜
　２２　アノード（第１電極）
　２３　電極カバー膜
　２４　ＥＬ層
　２５　カソード（第２電極）
　ＳＥ　ソース電極
　ＧＥ　ゲート電極
　ＳＨ　ソース配線
　ＧＨ　ゲート配線
　ＧＬ　走査信号線
　ＣＷ　容量配線
　ＥＤ　発光素子

 

Claims (14)

  1. 　基板と、半導体膜と、前記半導体膜よりも上層に形成された無機絶縁膜と、前記無機絶縁膜よりも上層に形成され、第１電極および第２電極を含む発光素子とを備える表示デバイスであって、
    　前記無機絶縁膜にコンタクトホールが形成され、
    　前記コンタクトホールと前記第１電極の一部とが重畳し、前記コンタクトホールにおいて前記第１電極の一部と前記半導体膜とが接触する表示デバイス。
  2. 　前記第１電極は光反射性を有する請求項１に記載の表示デバイス。
  3. 　前記半導体膜が酸化物半導体を含む請求項１または２に記載の表示デバイス。
  4. 　前記第１電極は、基板側から順に、下層ＩＴＯ膜、Ａｇを含む合金膜、および上層ＩＴＯ膜が積層されてなる請求項１～３のいずれか１項に記載の表示デバイス。
  5. 　前記第１電極のエッジを覆い、前記コンタクトホールと重畳する電極カバー膜を備える請求項１～４のいずれか１項に記載の表示デバイス。
  6. 　前記無機絶縁膜を介して前記半導体膜と重なるゲート電極と、前記半導体膜に接触し、当該半導体膜と電気的に接続するソース電極とを含み、
    　前記ゲート電極および前記ソース電極が、前記第１電極と同層に形成されている請求項１～５のいずれか１項に記載の表示デバイス。
  7. 　前記第１電極のエッジ、前記ゲート電極および前記ソース電極を覆う電極カバー膜を備える請求項６に記載の表示デバイス。
  8. 　前記無機絶縁膜を介して前記半導体膜と重なるゲート電極と、前記半導体膜に接触し、当該半導体膜と電気的に接続するソース電極とを含み、
    　前記ゲート電極が前記第１電極よりも下層に形成され、前記ソース電極が前記第１電極と同層に形成されている請求項１～５のいずれか１項に記載の表示デバイス。
  9. 　前記半導体膜が酸化物半導体を含み、
    　前記半導体膜と同層に、前記酸化物半導体の還元物を含む容量配線が設けられ、
    　前記容量配線は、前記ゲート電極と同層の配線、あるいは前記ソース電極と同層の配線と容量を形成する請求項６または８に記載の表示デバイス。
  10. 　表示部を取り囲む非表示部に形成され、外部信号が入力される端子部と、前記表示部および前記端子部の間に形成される折り曲げ部と、前記表示部から引き出され、前記折り曲げ部を通って前記端子部に接続する端子配線とを備え、
    　前記折り曲げ部では前記無機絶縁膜が貫かれ、前記端子配線は前記第１電極と同層に形成されている請求項４に記載の表示デバイス。
  11. 　前記端子部に含まれる端子が前記第１電極と同層に形成されている請求項１０に記載の表示デバイス。
  12. 　前記第１電極のエッジを覆う電極カバー膜と同層の有機絶縁膜と、前記半導体膜よりも下層のバリア膜と、前記バリア膜よりも下層の樹脂膜とを備え、
    　前記折り曲げ部においては、前記バリア膜が貫かれ、前記端子配線の下面が前記樹脂膜に接するとともに、その上面が前記有機絶縁膜に接している請求項１０または１１に記載の表示デバイス。
  13. 　前記端子配線および前記端子は、前記下層ＩＴＯ膜と同層の第１膜と、前記合金膜と同層の第２膜と、前記上層ＩＴＯ膜と同層の第３膜とを含み、
    　前記第２膜は前記第１膜よりも幅が小さく、前記第３膜は、前記第１膜および前記第２膜それぞれの端面を覆うように形成されている請求項１１に記載の表示デバイス。
  14. 　前記発光素子がＯＬＥＤであり、前記第１電極はＯＬＥＤのアノードあるいはカソードである請求項１～１３のいずれか１項に記載の表示デバイス。
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