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WO2019116910A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2019116910A1
WO2019116910A1 PCT/JP2018/043995 JP2018043995W WO2019116910A1 WO 2019116910 A1 WO2019116910 A1 WO 2019116910A1 JP 2018043995 W JP2018043995 W JP 2018043995W WO 2019116910 A1 WO2019116910 A1 WO 2019116910A1
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WO
WIPO (PCT)
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solder
semiconductor device
metal film
less
semiconductor element
Prior art date
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Ceased
Application number
PCT/JP2018/043995
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English (en)
French (fr)
Inventor
翔平 小川
藤野　純司
石川　悟
拓巳 重本
祐介 石山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US16/755,951 priority patent/US11398447B2/en
Priority to DE112018006382.8T priority patent/DE112018006382B4/de
Priority to CN201880076538.7A priority patent/CN111433910B/zh
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    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
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    • H10W74/00—
    • H10W90/734—
    • H10W90/736—
    • H10W90/755—

Definitions

  • the present application relates to a semiconductor device having a structure in which a plate-like wiring member is soldered on a chip, and a method of manufacturing the semiconductor device.
  • the thermal resistance is reduced by directly soldering the chip to the insulating substrate integrated with the cooling fin.
  • the module is miniaturized by adopting a structure in which not the wire bond but the lead is soldered to the wiring on the chip.
  • Patent Document 1 discloses a module in which the thermal resistance can be reduced by mounting the chip on the insulating substrate integrated with the cooling fins, thereby making the substrate and the fins contact with each other through grease, and the module can be miniaturized. It is done. Further, in Patent Document 1 and Patent Document 2, by making the wiring on the chip a structure in which a plate-like wiring member is soldered, the current density can be increased compared to the case where wire bonding is performed, and miniaturization is achieved. The possible modules are disclosed. Further, Patent Document 2 and Patent Document 3 disclose modules using Sn—Ag—Cu-based solder for bonding a chip and a substrate, and a chip and a lead.
  • Patent No. 6065973 (Paragraphs 0012 to 0015, FIG. 1) JP 2007-157863 A (paragraphs 0012 to 0013, FIG. 1) Patent document 2005-183568 (Paragraph 0008, FIG. 1)
  • Patent Document 1 to Patent Document 3 When the structures of Patent Document 1 to Patent Document 3 are used, when the chip is soldered to the insulating substrate, the heat capacity is increased by the presence of fins for cooling, and the contact area with the cooling plate is caused by the presence of fins.
  • the cooling rate is lower than in the case of a flat plate, and a void such as sink may occur in the solder between the chip and the insulating substrate integrated with the cooling fin, and a void is present. Then, there existed a problem that heat dissipation was impaired.
  • the present application has been made to solve the problems as described above, and it is an object of the present invention to provide a semiconductor device and a method of manufacturing the semiconductor device that can be miniaturized without impairing heat dissipation.
  • the substrate in which the insulating member and the cooling fin are integrated, the plate-like wiring member, and the back surface side is the first solder on the wiring pattern side of the insulating member of the substrate.
  • the first solder comprises 0.3 wt% or more and 3 wt% or less of Ag, and the first solder comprises a semiconductor element bonded on the surface side and bonded via a second solder to correspond to the plate-like wiring member. It is characterized in that it contains Cu at 0.5 wt% or more and 1 wt% or less and Sn as a main component.
  • the back surface side of the semiconductor element and the wiring pattern side of the insulating member of the substrate in which the insulating member and the cooling fin are integrated are connected via the first solder.
  • the step of joining by reflow wherein the first solder contains 0.3 wt% or more and 3 wt% or less of Ag, contains 0.5 wt% or more and 1 wt% or less of Cu, and contains Sn as a main component It features.
  • the method is provided on the wiring pattern side of the insulating member of the substrate in which the metal film formed on the back surface side of the semiconductor element, the insulating member and the cooling fin are integrated. Bonding the obtained metal film through the first solder by the first reflow, the metal film formed on the surface side of the semiconductor element, and the plate-like wiring member as the semiconductor element; In the step of joining via the second solder so as to correspond to the plate-like wiring member, and in the step of joining via the first solder, Cu is used as the first solder.
  • the first solder contains 0.3 wt% or more and 3 wt% or less of Ag and 0.5 wt% or more and 1 wt% or less of Cu in the first reflow. , Sn as the main component of the solder.
  • the metal film formed on the back surface side of the semiconductor element, the insulating member and the cooling fin are provided on the wiring pattern side of the insulating member of the substrate. Bonding the metal film on the front surface side of the electrode pattern by first reflow through the first solder, the metal film formed on the front surface side of the semiconductor element, and the plate-like wiring member A step of bonding by a second reflow via a second solder so that the plate-like wiring member corresponds to the semiconductor element, and in the step of bonding via the first solder, the first solder As a solder containing 0.3 wt% or more and 3 wt% or less of Ag and containing Sn as a main component, the metal film formed on the back surface side of the semiconductor element and the wiring pattern side of the insulating member of the substrate are provided.
  • the first solder contains 0.3 wt% or more and 3 wt% or less of Ag and 0.5 wt% of Cu by the first reflow. As described above, it is characterized in that the solder containing 1 wt% or less and containing Sn as a main component is used.
  • a solder containing 0.3 wt% or more and 3 wt% or less of Ag, 0.5 wt% or more and 1 wt% or less of Cu and containing Sn as a main component is used for bonding of semiconductor elements. Can be suppressed, and miniaturization can be achieved without loss of heat dissipation.
  • FIG. 1 is a schematic plan view showing a configuration of a main part of a semiconductor device according to a first embodiment.
  • FIG. 1 is a schematic cross sectional view showing a configuration of a main part of a semiconductor device according to a first embodiment.
  • FIG. 1 is a schematic cross sectional view showing a configuration of a chip in a semiconductor device according to a first embodiment. It is a plane schematic diagram which shows the state of shrinkage in the solder in the conventional semiconductor device.
  • FIG. 6 is a diagram for illustrating the basis of the composition of the solder used for the semiconductor device according to the first embodiment.
  • FIG. 6 is a flow diagram showing a state in which a solder composition other than the composition of the solder used in the semiconductor device according to the first embodiment is used.
  • FIG. 1 is a schematic plan view showing a configuration of a main part of a semiconductor device according to a first embodiment.
  • FIG. 1 is a schematic cross sectional view showing a configuration of a chip in a semiconductor device according
  • FIG. 6 is a flow diagram showing a state in which a solder composition other than the composition of the solder used in the semiconductor device according to the first embodiment is used.
  • FIG. 6 is a flow diagram showing a state in which a solder composition other than the composition of the solder used in the semiconductor device according to the first embodiment is used.
  • FIG. 6 is a flow diagram showing a state in which a solder composition other than the composition of the solder used in the semiconductor device according to the first embodiment is used. It is a figure which shows the relationship of Cu density
  • FIG. 5 is a binary phase diagram of Sn—Cu solder for illustrating the composition of solder used in the semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram showing the relationship between Vickers hardness and temperature of Ni plating for illustrating the composition of solder used for the semiconductor device according to the first embodiment.
  • FIG. 5 is a ternary phase diagram of Sn—Ag—Cu solder for illustrating the composition of solder used for the semiconductor device according to the first embodiment.
  • FIG. 7 is a diagram for describing a state of shrinkage due to the concentration of Ag in the solder in the semiconductor device according to the first embodiment.
  • FIG. 7 is a diagram for describing a state of main strain due to the concentration of Ag in the metal film in the semiconductor device according to the first embodiment.
  • FIG. 7 is a schematic cross sectional view showing a manufacturing step of the semiconductor device according to the first embodiment.
  • FIG. 7 is a schematic plan view and a schematic cross-sectional view showing another configuration of the main part of the semiconductor device according to the first embodiment.
  • FIG. 7 is a schematic plan view and a schematic cross-sectional view showing another configuration of the main part of the semiconductor device according to the first embodiment.
  • FIG. 18 is a schematic plan view showing the configuration of the main part of the semiconductor device according to the third embodiment.
  • FIG. 16 is a schematic cross sectional view showing the configuration of the main part of the semiconductor device according to the third embodiment.
  • Embodiment 1 The configuration of the semiconductor device according to the first embodiment will be described below with reference to the drawings.
  • the same or similar components are denoted by the same reference numerals.
  • the size and the scale of each corresponding component are independent of each other, for example, the same component in the illustration of the same component which is not changed between the cross-sectional views in which part of the configuration is changed.
  • the size and scale of the may be different.
  • the configuration of the semiconductor device actually includes a plurality of members, in order to simplify the description, only the portions necessary for the description are described, and the other portions are omitted (for example, the outside) Terminals etc.).
  • the same members may be connected in parallel, or a switching element and a rectifying element such as a diode may be connected in series, but these are also omitted for simplicity.
  • FIG. 1 is a plan view of the semiconductor device 101 according to the first embodiment as viewed from above.
  • FIG. 2 is a cross-sectional view taken along arrow AA of FIG.
  • the semiconductor device 101 is a plate-like wiring member (first wiring) for electrically connecting the insulating substrate 1, the chip 3 and the chip 3 integrated with the cooling fin 1a to the outside. It is comprised from the sealing resin part 9 which covers the connection part of the chip 3 in a member and a 2nd wiring member 5), the wire 8, and the case 7. As shown in FIG.
  • the insulating substrate 1 is made of Al integrally formed on the back surface of the ceramic base 1b (size: 100 mm long ⁇ 100 mm wide ⁇ 0.6 mm thick) as an insulating member and the ceramic base 1b.
  • An electrode pattern 1c made of Al as a wiring pattern is provided on the surface.
  • the ceramic base 1b and the cooling fins 1a are integrally formed by casting.
  • 5 um of a metal film 1d of Ni is formed on the surface in order to improve the bonding by the under-chip solder 4 as the first solder.
  • FIG. 3 shows a cross-sectional view of the chip 3.
  • the chip 3 has a metal film 3c made of Al as an electrode on the surface of the semiconductor element 3a, and the metal film 3c in order to improve the bonding with the plate-like wiring member 5 by the on-chip solder 6 as a second solder.
  • a metal film 3d made of Ni is formed on the top.
  • a metal film 3b made of Ni is formed as an electrode in order to improve the bonding with the insulating substrate 1 by the under-chip solder 4.
  • an IGBT Insulated Gate Bipolar Transistor, size: 15 mm long ⁇ 15 mm wide ⁇ 100 ⁇ m thick
  • Spacers 2 ( ⁇ 100 um) made of Al wires are mounted at four corners of the electrode pattern 1 c of the insulating substrate 1 at the positions where the chips 3 are arranged, and a plurality of chips 3 are soldered under the chip 4 (Sn-0.3 to It is die-bonded by 2 wt% Ag-0.5 to 1 wt% Cu).
  • the wiring member 5 is made of a plate-like electrode plate made of Cu (thickness 1 mm), and the surface of each chip 3 is formed by the on-chip solder 6 (Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu) Is soldered to the metal film 3d as an electrode of The side of the plate-like wiring member 5 not connected to the chip 3 is an external electrode.
  • the wiring on the chip 3 is used as the plate-like wiring member 5 in terms of miniaturization, but the wiring on the chip 3 can also be used as wire wiring.
  • Case 7 is made of PPS (Poly Phenylene Sulfide) resin and formed in a frame shape.
  • the bottom of the case 7 is adhesively fixed to the insulating substrate 1 using an adhesive or the like.
  • the case 7 is provided with a terminal made of Cu connected to an external terminal, and is electrically connected to the chip 3 by a wire 8 ( ⁇ 200 um) made of Al.
  • the case 7 is filled with a sealing resin (epoxy resin).
  • the sealing resin portion 9 is formed by filling the case 7 with an epoxy resin, and insulates the surface of the insulating substrate 1, the chip 3, the wiring member 5, the wires 8 and the under-chip solder 4 and the on-chip solder 6. Seal it.
  • the thermal resistance can be reduced more than the substrate and the fin are brought into contact with each other through grease, so that the module can be miniaturized.
  • the thermal resistance can be reduced and the module can be made smaller if integrated as a result of the above.
  • soldering is performed, voids and sinks may occur in the solder layer, and if these occur, the thermal resistance is further reduced, so it is necessary to make the module larger in consideration of these.
  • the wiring on the chip 3 into a structure in which the plate-like wiring member 5 is soldered, the current density can be increased as compared with the case of wire bonding, and the module can be miniaturized.
  • FIG. 4 shows a state in the case where a sink has occurred in the under-chip solder 4. If there is 11 in the solder 4 under the chip, there is a concern about a decrease in the heat dissipation, so it is desirable not to. In the first embodiment, therefore, it has been found that setting the composition of the under-chip solder 4 to Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu can suppress shrinkage. Furthermore, the presence of the spacer 2 by the wire in the under-chip solder 4 makes it possible to secure the minimum solder thickness, and it is possible to prevent the heat dissipation from being impaired in that area. .
  • the composition of the solder is set as “solder 4 (Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu)”, and the spacer is further added.
  • FIG. 5 shows the basis for setting the composition of the under-chip solder 4 used for the semiconductor device 101 according to the first embodiment to Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu.
  • FIGS. 6 to 9 are flow diagrams showing a state in which a solder composition other than the composition of the solder 4 used in the semiconductor device according to the first embodiment is used.
  • FIG. 10 shows the thickness of the alloy layer resulting from the Cu concentration.
  • the concentration of Cu is preferably 0.5 wt% or more, and more preferably 0.6 wt% or more in consideration of the composition variation during the production of the solder.
  • connection member 5a is formed, for example, by insert molding.
  • concentration of Cu exceeds 1 wt% (area B in FIG. 5), as shown in the flow chart of FIG. 7, from the binary phase diagram of Sn—Cu solder (see FIG. 11)
  • the melting point of upper solder 6 exceeds 280 ° C.
  • the concentration of Cu is preferably 1 wt% or less.
  • Ni plating applied to a chip for soldering has an increase in Vickers hardness by annealing at 300 ° C. or higher. This is because the crystallization increases the hardness. On the other hand, if the hardness is high, it becomes fragile and easily broken, and there is a concern that the reliability may be reduced. Therefore, it is not desirable that the melting point of the solder rises even if the soldering is completed without the resin connection member.
  • the Ag concentration is less than 0.3 wt% as shown in FIG. In the range of 0.3 wt% or more and 3 wt% or less, the occurrence of scorching could be suppressed. Therefore, when the concentration of Ag is less than 0.3 wt%, the amount of shrinkage is increased, so the concentration of Ag is desirably 0.3 wt% or more.
  • the module becomes large in order to secure the insulation distance, and the heat capacity increases accordingly, so it is assumed that the cooling rate is further lowered. In that case, it is more desirable that 0.5 wt% or more of Ag is contained.
  • a metal film 3 c made of Al is present between the semiconductor element 3 a made of Si and the metal film 3 d made of Ni on the surface of the chip 3 to be bonded to the solder 6 on the chip.
  • concentration of Ag contained in the under-chip solder 4 and the on-chip solder 6 is changed, the calculation result of the main strain generated in the metal film 3c made of Al is shown in FIG.
  • the metal film 3c made of Al and the metal films 3b and 3d made of Ni were respectively 5 um, and the 0.2% proof stress of the solder was calculated from the actual measurement value as 20 MPa to 35 MPa.
  • concentration of Ag exceeds 2 wt% (area D in FIG.
  • the concentration of Ag is preferably 1.2 wt% or less, and a semiconductor device having more excellent reliability can be stably provided.
  • Ag may be in a range of 3 wt% or less capable of suppressing shrinkage. .
  • FIG. 16 is a cross-sectional view for illustrating a manufacturing process of semiconductor device 101. Referring to FIG. 16
  • the insulating substrate 1 integrated with the cooling fins 1a is prepared, and the wire pattern made of Al is provided at four corners of the electrode pattern 1c of the insulating substrate 1 where the chips 3 are disposed.
  • the spacer 2 is mounted, and the under-chip solder 4 (Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu) and the chip 3 are disposed thereon and joined by reflow.
  • the on-chip solder 6 (Sn-0.3 to 2 wt% Ag-0.5 to 1 wt% Cu) and the plate-like wiring member 5 are disposed on the chip 3. And join these by reflow.
  • a plurality of plate-shaped wiring members 5 may be connected in advance by a resin connection member 5 a to be integrated.
  • the case 7 is attached with an adhesive so as to surround the chip 3 die-bonded to the insulating substrate 1, and the terminal portion (not shown) of the case 7 connected with the external terminal and the chip 3 is wired by wire bonding using a wire 8. Further, the adhesion of the case 7 can be completed by heating at the time of reflow.
  • the adhesion between the case 7 and the insulating substrate 1 may be completed simultaneously with the reflow of the solder 4 and the solder 6, or the adhesion may be completed in a process separate from the solder reflow process.
  • solder bonding is possible at a temperature at which the case 7 does not melt, and collectively It is preferable because solder bonding and bonding of the case 7 can be performed and the process can be simplified. Further, even when the plurality of plate-like wiring members 5 are connected in advance by the connecting member 5a made of resin, the solder can be melted at a temperature lower than the heat resistant temperature of the connecting member 5a made of resin.
  • sealing resin is poured and cured to form the sealing resin portion 9, and the semiconductor device 101 as shown in FIG. 2 is completed.
  • the ceramic may be Al 2 O 3 or Si 3 N 4 as long as it can ensure insulation, and the size and thickness are also limited to this. is not.
  • the spacer 2 made of a wire uses Al wire, it may be Cu or the like. Although the wire diameter of the spacer 2 is 100 um, it may be smaller than the solder thickness and it may be sufficient to secure the minimum solder thickness. Therefore, a solder containing Ni balls or the like may be used.
  • the ceramic base 1 b and the fins 1 a are previously integrated by casting, but the ceramic substrate and the fins may be brazed or soldered in advance.
  • the thermal resistance can be reduced because the low thermal conductivity solder is not used.
  • insulation it is not limited to ceramic, and may be a resinous sheet pasted together, as long as it is integrated with an insulating member such as an insulating substrate, an insulating sheet, and an insulating film.
  • Ni is arranged as the metal films 3b and 3d, but if it can be soldered, Au or Ti may be used, and the thickness is not limited thereto.
  • the metal films 3b and 3d made of Ni may be provided at one place or two or more places on the chip 3, respectively.
  • the semiconductor element 3a is an IGBT, it may be an IC (Integrated Circuit), a thyristor, or a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). It may be a rectifying element such as SBD (Schottky Barrier Diode) or SBJ (Junction Barrier Schottky), or may be applied to semiconductor packages other than semiconductor devices. Also, the size and thickness are not limited thereto. As shown in FIG. 17, the number of chips may be one, and the number of wiring members may be one correspondingly.
  • the semiconductor element 3a is made of Si
  • a so-called wide band gap semiconductor material having a wider band gap than silicon such as silicon carbide (SiC), gallium nitride (GaN) based material, or diamond can be used.
  • SiC silicon carbide
  • GaN gallium nitride
  • the semiconductor device 101 exhibits a particularly remarkable effect.
  • the switching element and the rectifying element formed of the wide band gap semiconductor have lower power loss than the element formed of silicon, so that the efficiency of the switching element and the rectifying element can be increased. High efficiency can be achieved. Furthermore, since the voltage resistance is high and the allowable current density is also high, it is possible to miniaturize the switching element and the rectifying element, and by using the miniaturized switching element and rectifying element, the power semiconductor device is also miniaturized. Or, it is possible to further increase the current. In addition, since the heat resistance is high, high temperature operation is possible, and the miniaturization of the radiation fin (cooler) attached to the heat sink and the air cooling of the water cooling portion are also possible, further downsizing of the power semiconductor device, A large current can be realized.
  • the plate-like wiring member 5 is made of Cu, but may be another member such as Al.
  • a clad material in which a plurality of metals such as invar are bonded may be used.
  • a metal film such as Ni or Au may be disposed on the surface, and the plate thickness is not limited to 1 mm.
  • the connecting member 5a is made of PPS, but may be made of PBT (polybutylene terephthalate) or the like if it does not deform at a high temperature during reflow. As long as the wiring members 5 can be integrated, the connecting members 5a may be arranged at one place or plural places between the plurality of plate-like wiring members 5. Although positioning is performed using positioning pins, the electrode pattern 1 c of the insulating substrate 1 may be used. Although the connection member 5a is formed by insert molding, a method of pressing and integrating metal into a molded resin may be used.
  • the plurality of wiring members 5 are integrated by the connection member 5a.
  • the case 7 also serves as the connection member of the wiring member 5, and the case 7 serves as the external electrode 5b of the wiring member 5. May be fixed. This further reduces the number of parts.
  • Case 7 may be PBT (Polybuthylene terephthalate) or the like as long as it does not deform at a high temperature during reflow.
  • PBT Polybuthylene terephthalate
  • Case 7 may be formed by insert molding, a method may be used in which a metal is pressed into and integrated with a molded resin.
  • the wire 8 may be used not only for the gate wiring but also for wiring such as an emitter sense or a temperature sense diode. Further, the material is not limited to Al, and Cu or the like may be used. The wire diameter of the wire 8 is not limited to ⁇ 200. Further, instead of the wire, a plate-like wiring member may be soldered.
  • sealing resin portion 9 is formed of an epoxy resin
  • the sealing resin portion 9 is not limited to an epoxy resin as long as it can ensure insulation, and may be a silicone gel or the like.
  • the bonding by the under-chip solder 4 and the on-chip solder 6 may be performed in one reflow.
  • the insulating substrate 1 in which the ceramic base 1 b and the cooling fin 1 a are integrated and a plurality of plates connected by the connecting member 5 a made of resin Wiring member 5 and one surface are joined to the side of the ceramic substrate 1b of the insulating substrate 1 via the under-chip solder 4 and the other surface is a chip so that a plurality of plate-shaped wiring members 5 correspond respectively
  • the plurality of semiconductor elements 3a joined via the upper solder 6 includes the lower-chip solder 4 and the on-chip solder 6 both containing 0.3 wt% or more and 3 wt% or less of Ag, and 0.5 wt% of Cu.
  • Sn is contained as the main component, containing 1 wt% or less, so shrinkage can be suppressed, and miniaturization can be achieved without impairing heat dissipation.
  • peeling due to the disappearance of Ni during temperature cycling can be suppressed, and distortion on a metal film made of Al can be suppressed, which is excellent in reliability and small in thermal resistance, so that a miniaturized module can be provided.
  • the in-chip solder 4 and the in-chip solder 6 of the same composition management becomes easy.
  • the melting point is the same, it is possible to bond the chip below and the chip above with the same temperature profile of the same apparatus.
  • the insulating substrate 1 is configured such that the ceramic base 1b and the cooling fins 1a are integrated, the thermal resistance can be reduced by contacting the fins with the substrate through grease, so the module can be miniaturized. It becomes possible. Further, since the wiring on the chip 3 has a structure in which the plate-like wiring member 5 is soldered, the current density can be increased and the module can be miniaturized as compared with the case of wire bonding.
  • the positioning pins can be reduced, and the size can be reduced accordingly. Further, since the insulating substrate 1 and the semiconductor element 3a are joined with the spacer 2 interposed therebetween, the minimum solder thickness can be secured, and it is possible to prevent the solder thickness from being uneven and impairing the heat dissipation.
  • the on-chip solder 6 contains 0.3 wt% or more and 2 wt% or less of Ag, and contains 0.5 wt% or more and 1 wt% or less of Cu, and Sn. Since the main component is used, the same effect as described above can be obtained. Furthermore, when using Al for the metal film on the back surface of the chip 3, the under-chip solder 4 contains 0.3 wt% or more and 2 wt% or less of Ag, contains 0.5 wt% or more and 1 wt% or less of Cu, and Sn. Since the main component is used, the same effect as described above can be obtained.
  • the solder under chip 4 and the solder over chip 6 contain 0.3 wt% or more and 3 wt% or less of Ag, contain 0.5 wt% or more and 1 wt% or less of Cu, and have Sn as a main component.
  • the second embodiment the case of manufacturing using a solder containing only 0.5 wt% or more and 1 wt% or less of Cu and containing Sn as a main component will be described.
  • the semiconductor device 102 according to the second embodiment is manufactured using a solder containing Sn in an amount of 0.5 wt% or more and 1 wt% or less of Cu in the under-chip solder 4 and the on-chip solder 6.
  • the metal film 3 d on the front surface side of the chip 3 and the metal film 3 b on the back surface side or the metal film 1 d on the surface of the electrode pattern 1 c of the insulating substrate 1 are made of Ag.
  • the configuration of the manufactured semiconductor device in the second embodiment is the same as that of the semiconductor device in the first embodiment except for the metal film 3 d and the metal film 3 b or the metal film 1 d. The figure is used and the description of the same part is omitted.
  • the manufacturing process of the semiconductor device according to the second embodiment when the solder is melted by heating at the time of reflow in FIG. 16 (b), metal films 3b, 3d or 1d to be bonded to in-chip solder 4 and in-chip solder 6, respectively.
  • Ag dissolves in the under-chip solder 4 and the on-chip solder 6 respectively, and the concentration of Ag in the under-chip solder 4 and the on-chip solder 6 is 0.3 to 2 wt%, respectively.
  • the manufacturing method of the semiconductor device 102 in the second embodiment is the same as the manufacturing method of the semiconductor device 101 in the first embodiment in the other steps, and the figure used in the first embodiment is used to describe the same parts. Is omitted.
  • the metal film 3b formed on the back surface of the plurality of semiconductor elements 3a, the ceramic base 1b and the cooling fins 1a are integrated. Bonding the metal film 1d on the surface of the electrode pattern 1c provided on the side of the ceramic substrate 1b of the insulating substrate 1 by reflow through the solder under chip 4 and forming the surface of the plurality of semiconductor elements 3a Bonding by reflow through the on-chip solder 6 so that the plurality of plate-like wiring members 5 correspond to the metal film 3 d and the plurality of semiconductor elements 3 a respectively; In the step of bonding and the step of bonding through the on-chip solder 6, each of the on-chip solder 4 and the on-chip solder 6 contains 0.5 wt% or more and 1 wt% or less of Cu.
  • the metal film 3d formed on the surface of the plurality of semiconductor devices 3a is made of Ag using a solder mainly composed of Sn, and the metal film 3b formed on the back surface of the plurality of semiconductor devices 3a and the ceramic base of the insulating substrate 1
  • each of the under-chip solder 4 and the over-chip solder 6 is 0.3 wt% or more of Ag And 3 wt% or less, Cu containing 0.5 wt% or more and 1 wt% or less, and containing Sn as a main component, the manufactured semiconductor device only has the same effect as the first embodiment. It is not possible to procure solder cheaply.
  • the metal film 3d and the metal film 3b or the metal film 1d are made of Ag, and are made of Cu, and 0.3 wt% or more and 2 wt% or less of Ag are used for the under-chip solder 4 and the on-chip solder 6.
  • the same effect can be obtained by using a solder containing Sn as a main component.
  • Ag or Cu used for the metal film 3d and the metal film 3b or the metal film 1d can obtain the same effect regardless of whether it is plating, powder or paste.
  • the on-chip solder 6 contains 0.3 wt% or more and 2 wt% or less of Ag, and contains 0.5 wt% or more and 1 wt% or less of Cu, and Sn. Since the main component is used, the same effect as described above can be obtained. Furthermore, when using Al for the metal film on the back surface of the chip 3, the under-chip solder 4 contains 0.3 wt% or more and 2 wt% or less of Ag, contains 0.5 wt% or more and 1 wt% or less of Cu, and Sn. Since the main component is used, the same effect as described above can be obtained.
  • the metal films of both the metal films 3b and 3d do not necessarily have to be made of Ag, and may have a structure in which only the metal film 3b is made of Ag or a structure in which only the metal film 3d is made of Ag. Further, the metal films of both the metal films 3b and 3d do not necessarily have to be made of Cu, and may have a structure in which only the metal film 3b is made of Cu or a structure in which only the metal film 3d is made of Cu.
  • the electrode pattern 1 c of the insulating substrate 1 is used.
  • the semiconductor element is mounted as it is shown above, in the third embodiment, a case where a resist is provided in a region other than the semiconductor element 3a on the electrode pattern 1c will be described.
  • FIG. 19 is a plan view of the semiconductor device 103 according to the third embodiment as viewed from above.
  • FIG. 20 is a cross-sectional view taken along the line BB in FIG.
  • the metal film 1d on the surface of the electrode pattern 1c provided on the side of the ceramic base 1b of the insulating substrate 1 in the second embodiment is made of Cu.
  • the resist 10 such as polyimide is coated on the metal film 1 d on the surface of the electrode pattern 1 c.
  • semiconductor device 103 in the third embodiment are the same as the configuration and manufacturing method in the case where metal film 1 d on the surface of electrode pattern 1 c of semiconductor device 102 in the second embodiment is made of Cu.
  • the figure used in Embodiment 1 is used, and the description of the same part is omitted.
  • the semiconductor element 3a is disposed on the metal film 1d on the surface of the electrode pattern 1c.
  • bonding is performed via the under-chip solder 4, so the manufactured semiconductor device not only has the same effect as that of the first embodiment, but It is possible to suppress the area in which the solder wets and spreads.
  • soldering may be performed by spot heating using a laser.
  • a metal film such as Ni is formed on the surface of the chip and the insulating substrate to improve solderability, but the metal such as Ni diffuses into the solder when the solder is molten.
  • the second reflow causes metal such as Ni to be excessively diffused, and the composition is not effective for sinking.
  • spot heating with a laser since the solder under the chip does not melt, such diffusion can be prevented.
  • produced in the 1st reflow may be closed by the 2nd reflow and it may become a void, in order not to fuse the solder under the chip, such a void does not occur.
  • the under-chip solder Since spot heating using a laser can prevent remelting of the under-chip solder, it is also possible to inspect defects such as voids and sink marks in the under-chip solder without any wiring members.
  • the wiring member is Cu
  • the X-ray transmittance is close to that of the solder, and in order to perform inspection in a state where the wiring member made of Cu is mounted, CT processing or visual judgment is required.
  • the inspection when the inspection is performed in a state before the wiring member is mounted, the inspection can be performed with a normal X-ray apparatus, so the number of steps for the inspection can be reduced.
  • the chip when the chip is rapidly heated to the soldering temperature in a state in which the chip is restrained by the solder, the chip may be broken due to a thermal stress generated by the difference in linear expansion coefficient between the substrate and the chip.
  • the spot heating using a laser only the region joined by the solder on the chip is heated, so the influence of the thermal stress due to the difference between the linear expansion coefficients of the substrate and the chip can be reduced, and the chip can be prevented from being damaged.

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Abstract

セラミック基材（１ｂ）と冷却用フィン（１ａ）とが一体となった絶縁基板（１）と、板状の配線部材（５）と、一方の面は絶縁基板（１）のセラミック基材（１ｂ）側にチップ下はんだ（４）を介して接合され、他方の面は複数の板状の配線部材（５）が各々対応するようにチップ上はんだ（６）を介して接合された半導体素子（３ａ）とを備え、チップ下はんだ（４）およびチップ上はんだ（６）は、いずれもＡｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とし、放熱性を損なわずに、小型化を図る。

Description

半導体装置および半導体装置の製造方法
　本願は、チップ上に板状の配線部材をはんだ付けした構造の半導体装置および半導体装置の製造方法に関する。
　電力用半導体装置においては、冷却用のフィンと一体となった絶縁基板に直接チップをはんだ付けすることで、熱抵抗を低減する。また、チップ上の配線にワイヤボンドではなく、リードをはんだ付けする構造とすることでモジュールの小型化を図っている。
　特許文献１では、冷却用のフィンと一体となった絶縁基板にチップを搭載することで、グリスを介して基板とフィンを接触させるより熱抵抗を低減でき、小型化が可能となるモジュールが開示されている。また、特許文献１および特許文献２では、チップ上の配線を板状の配線部材をはんだ付けした構造とすることで、ワイヤボンドした場合と比較し、電流密度を上げることができ、小型化が可能となるモジュールが開示されている。また、特許文献２および特許文献３では、チップと基板、チップとリードとの接合をＳｎ－Ａｇ－Ｃｕ系はんだを用いたモジュールが開示されている。
特許第６０６５９７３号公報（段落００１２～００１５、図１） 特開２００７－１５７８６３号公報（段落００１２～００１３、図１） 特許２００５－１８３５６８号公報（段落０００８、図１）
　上記の特許文献１から特許文献３の構造を用いた場合、チップを絶縁基板にはんだ付けする際、冷却用のフィンがあることで熱容量が大きくなり、フィンがあることで冷却板との接触面積が小さくなるため、平板の場合より冷却速度が低下し、チップと冷却用のフィンと一体となった絶縁基板との間のはんだに、ひけすのような空隙が生じることがあり、空隙が存在すると、放熱性が損なわれるという問題があった。
　本願は、上記のような課題を解決するためになされたもので、放熱性を損なわずに、小型化を図ることのできる半導体装置および半導体装置の製造方法を得ることを目的とする。
　本願に開示される半導体装置は、絶縁部材と冷却用フィンとが一体となった基板と、板状配線部材と、裏面側は前記基板の絶縁部材の配線パターン側に第一のはんだを介して接合され、表面側は前記板状配線部材に対応するように第二のはんだを介して接合された半導体素子とを備え、前記第一のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする。
　本願に開示される半導体装置の製造方法は、半導体素子の裏面側と、絶縁部材と冷却用フィンとが一体となった基板の前記絶縁部材の配線パターン側とを、第一のはんだを介して第一のリフローにより接合する工程と、前記半導体素子の表面側と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程とを含み、前記第一のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする。
　また、本願に開示される半導体装置の製造方法は、半導体素子の裏面側に形成された金属膜と、絶縁部材と冷却用フィンとが一体となった基板の前記絶縁部材の配線パターン側に設けられた金属膜とを、第一のはんだを介して第一のリフローにより接合する工程と、前記半導体素子の表面側に形成された金属膜と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程を含み、前記第一のはんだを介して接合する工程では、前記第一のはんだとして、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用い、前記半導体素子の裏面側に形成された金属膜と前記基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜の少なくともいずれか一方をＡｇ製にすることで、第一のリフローにより、前記第一のはんだを、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだにすることを特徴とする。
　また、本願に開示される半導体装置の製造方法は、半導体素子の裏面側に形成された金属膜と、絶縁部材と冷却用フィンとが一体となった基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜とを、第一のはんだを介して第一のリフローにより接合する工程と、前記半導体素子の表面側に形成された金属膜と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程を含み、前記第一のはんだを介して接合する工程では、前記第一のはんだとして、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｓｎを主成分とするはんだを用い、前記半導体素子の裏面側に形成された金属膜と前記基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜の少なくともいずれか一方をＣｕ製にすることで、第一のリフローにより、前記第一のはんだを、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだにすることを特徴とする。
　本願によれば、半導体素子の接合に、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いることで、ひけすを抑制でき、放熱性を損なわずに小型化を図ることができる。
実施の形態１による半導体装置の要部の構成を示す平面模式図である。 実施の形態１による半導体装置の要部の構成を示す断面模式図である。 実施の形態１による半導体装置でのチップの構成を示す断面模式図である。 従来の半導体装置でのはんだにおけるひけすの状態を示す平面模式図である。 実施の形態１による半導体装置に用いるはんだの組成の根拠を説明するための図である。 実施の形態１による半導体装置に用いるはんだの組成以外のはんだ組成を用いた場合の状態を示すフロー図である。 実施の形態１による半導体装置に用いるはんだの組成以外のはんだ組成を用いた場合の状態を示すフロー図である。 実施の形態１による半導体装置に用いるはんだの組成以外のはんだ組成を用いた場合の状態を示すフロー図である。 実施の形態１による半導体装置に用いるはんだの組成以外のはんだ組成を用いた場合の状態を示すフロー図である。 実施の形態１による半導体装置に用いるはんだの組成以外のはんだ組成を用いた場合の状態を説明するためのＣｕ濃度と合金層の厚さの関係を示す図である。 実施の形態１による半導体装置に用いるはんだの組成を説明するためのＳｎ－Ｃｕはんだの二元状態図である。 実施の形態１による半導体装置に用いるはんだの組成を説明するためのＮｉめっきのビッカース硬度と温度の関係を示す図である。 実施の形態１による半導体装置に用いるはんだの組成を説明するためのＳｎ－Ａｇ－Ｃｕはんだの三元状態図である。 実施の形態１による半導体装置でのはんだにおけるＡｇの濃度によるひけすの状態を説明するための図である。 実施の形態１による半導体装置での金属膜におけるＡｇの濃度による主ひずみの状態を説明するための図である。 実施の形態１による半導体装置の製造工程を示す断面模式図である。 実施の形態１による半導体装置の要部の他の構成を示す平面模式図および断面模式図である。 実施の形態１による半導体装置の要部の他の構成を示す平面模式図および断面模式図である。 実施の形態３による半導体装置の要部の構成を示す平面模式図である。 実施の形態３による半導体装置の要部の構成を示す断面模式図である。
実施の形態１．
　実施の形態１による半導体装置の構成について、図を参照しながら以下に説明する。なお、各図において、同一または同様の構成部分については同じ符号を付している。各図間の図示では、対応する各構成部のサイズおよび縮尺はそれぞれ独立しており、例えば構成の一部を変更した断面図の間で変更されていない同一構成部分の図示において、同一構成部分のサイズおよび縮尺が異なっている場合もある。また、半導体装置の構成は、実際にはさらに複数の部材を備えているが、説明を簡単にするため、説明に必要な部分のみを記載し、他の部分については省略している（例えば外部端子等）。さらに実際の構成は、同一の部材を並列で接続する場合、またはスイッチング素子とダイオードなどの整流素子を直列接続する場合があるが、これらも簡単のため省略している。
　図１は、この実施の形態１による半導体装置１０１を上部からみたときの平面図である。図２は、図１のＡＡ矢視断面図である。図１および図２に示すように、半導体装置１０１は、冷却用フィン１ａと一体となった絶縁基板１、チップ３、チップ３を外部と電気的に接続する板状の配線部材（第一配線部材と第二配線部材）５とワイヤ８、ケース７内でチップ３の接続部を覆う封止樹脂部９、から構成されている。
　絶縁基板１は、絶縁部材としてのＡｌＮ製のセラミック基材１ｂ（大きさ：縦１００ｍｍ×横１００ｍｍ×厚さ０．６ｍｍ）と、セラミック基材１ｂの裏面に一体となって形成されるＡｌ製の冷却用フィン１ａからなり、表面には、配線パターンとしてのＡｌ製の電極パターン１ｃが設けられている。セラミック基材１ｂと冷却用フィン１ａは、鋳造により一体成型される。電極パターン１ｃには、第一のはんだとしてのチップ下はんだ４による接合を良好にするため、表面にＮｉからなる金属膜１ｄが５ｕｍ形成されている。
　図３に、チップ３の断面図を示す。チップ３は、半導体素子３ａの表面に電極としてＡｌ製の金属膜３ｃがあり、第二のはんだとしてのチップ上はんだ６による板状の配線部材５との接合を良好にするため、金属膜３ｃの上には、Ｎｉ製の金属膜３ｄが形成されている。また、裏面にもチップ下はんだ４による絶縁基板１との接合を良好にするため、電極としてＮｉ製の金属膜３ｂが形成されている。
　半導体素子３ａとしては、Ｓｉ製のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、大きさ：縦１５ｍｍ×横１５ｍｍ×厚さ１００ｕｍ）を用いる。絶縁基板１の電極パターン１ｃのチップ３を配置する位置の四隅にＡｌ製のワイヤによるスペーサ２（φ１００ｕｍ）が搭載され、その上に複数のチップ３がチップ下はんだ４（Ｓｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕ）によりダイボンドされている。
　配線部材５は、板状のＣｕ製電極板（厚さ１ｍｍ）からなり、チップ上はんだ６（Ｓｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕ）により、各チップ３の表面の電極としての金属膜３ｄに、はんだ付けされている。板状の配線部材５のチップ３と接続されていない側が外部電極となっている。本実施の形態では、小型化の観点でチップ３の上の配線を板状の配線部材５としているが、チップ３の上の配線をワイヤ配線とすることも可能である。
　ケース７は、ＰＰＳ（Ｐｏｌｙ　Ｐｈｅｎｙｌｅｎｅ　Ｓｕｌｆｉｄｅ）樹脂製で、枠状に形成されている。ケース７は、底部が絶縁基板１に接着材などを用いて接着固定されている。ケース７には外部端子と接続されたＣｕからなる端子が設けられており、チップ３とＡｌ製のワイヤ８（φ２００ｕｍ）により電気的に接続されている。ケース７内には、封止樹脂（エポキシ樹脂）が充填されている。
　封止樹脂部９は、ケース７内にエポキシ樹脂を充填することにより形成され、絶縁基板１の表面、チップ３、配線部材５、ワイヤ８、および、チップ下はんだ４とチップ上はんだ６を絶縁封止する。
　絶縁基板１を、セラミック基材１ｂと冷却用フィン１ａとが一体となった構成とした場合、グリスを介して基板とフィンを接触させるより熱抵抗を低減できるため、モジュールの小型化が可能となる。特開２００７－１５７８６３号公報の図３のようにセラミック基板と冷却用フィンをはんだ付けした場合と比較しても、絶縁材料と一緒に鋳造した場合、または絶縁基板と冷却フィンを予めろう付けするなどにより一体となった場合の方が、熱抵抗を低減でき、モジュールの小型化ができる。さらに、はんだ付けした場合はそのはんだ層でボイドおよびひけすが生じることがあり、これらが発生するとさらに熱抵抗が低下するため、これらを考慮してモジュールを大型化する必要がある。また、チップ３上の配線を板状の配線部材５をはんだ付けした構造とすることで、ワイヤボンドした場合と比較し、電流密度を上げることができ、モジュールの小型化が可能となる。
　しかし、セラミック基材１ｂと冷却用フィン１ａが一体となった絶縁基板を用いると、熱伝導はよくなるが、フィンがなく裏面が平らな場合と比較して、チップ３をダイボンドしたとき、リフロー後の冷却に用いる冷却板との接触面積が小さくなるため、冷却速度が低下する。冷却速度が遅い場合、はんだが凝固する際の体積収縮に起因するひけすになりやすい。フィンに窒素などを吹き付けと接触冷却を併用することで冷却速度の向上を図ることも可能であるが、フィンがないモジュールで底面全体を冷却板に接触した場合ほどの冷却速度は得られない。
　図４に、チップ下はんだ４において、ひけすが生じた場合の状態を示す。チップ下はんだ４にひけす１１があると、放熱性の低下が懸念されるため、ないことが望ましい。そこで、本実施の形態１では、チップ下はんだ４の組成をＳｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕとすることで、ひけすを抑制できることを見出した。さらに、チップ下はんだ４中にワイヤによるスペーサ２があることで、最低はんだ厚を確保でき、はんだ厚に偏りが生じて厚い部分が生じ、その領域で放熱性が損なわれることを防ぐことができる。つまり、はんだが厚い部分でひけすが発生しやすい傾向があるため、はんだの組成を「はんだ４（Ｓｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕ）」として、さらにスペーサを設けるとこで、厚さを制御でき、厚さばらつきのより発生した厚い部分が形成されることを防ぎ、よりひけすの発生を抑制することができる。
　図５に、この実施の形態１による半導体装置１０１に用いるチップ下はんだ４の組成をＳｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕとした根拠を示す。図６から図９は、実施の形態１による半導体装置に用いるはんだ４の組成以外のはんだ組成を用いた場合の状態を示すフロー図である。
　はんだ４の組成であるＳｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕの領域Ｓに対して、Ｃｕの濃度が０．５ｗｔ％未満の場合（図５の領域Ａ）、図６のフロー図のように、絶縁基板１の電極パターン１ｃおよびチップ３の接合を良好にするために施したＮｉ製の金属膜１ｄ、３ｂが、温度サイクル時にチップ下はんだ４の溶融中に拡散し（状態Ｓ６１）、消失することが懸念される（状態Ｓ６２）。図１０にＣｕ濃度による合金層の生じる厚さを示すが、Ｃｕの濃度が０．５ｗｔ％未満の場合、Ｃｕの濃度が少なくなるに従って合金層の厚さが増えている。これはＮｉが合金層に拡散し消失していること意味する。Ｎｉが消失すると剥離となることがある（状態Ｓ６３）。したがって、Ｃｕの濃度は０．５ｗｔ％以上であることが望ましく、はんだの製造時の組成のばらつきを考慮すれば、０．６ｗｔ％以上がより望ましい。
　複数のチップ３を搭載した半導体装置１０１においては、板状の配線部材５が複数必要になる。複数の板状の配線部材をあらかじめ樹脂製の接続部材５ａで直列に接続することにより一体化したものを用いると、それぞれに必要となる位置決めピンを集約することができ、その分小型化できる。接続部材５ａは、例えばインサートモールドにより形成する。しかし、Ｃｕの濃度が１ｗｔ％を超える場合（図５の領域Ｂ）、図７のフロー図のように、Ｓｎ－Ｃｕはんだの二元状態図から（図１１参照）、チップ下はんだ４およびチップ上はんだ６の融点が２８０℃を超えることとなり（状態Ｓ７１）、ＰＰＳ製の接続部材５ａの融点を超えるため、はんだ付け時に板状の配線部材を接続する樹脂製の接続部材５ａが溶解することが懸念される。また、リフロー温度を上げる必要があり（状態Ｓ７２）、加熱・冷却に要する時間が長くなり、リフロー工程の処理時間が長くなり生産性が低下する（タクトの悪化：状態Ｓ７３）。したがって、Ｃｕの濃度は１ｗｔ％以下が望ましい。半導体装置１０１の熱容量が大きい場合は、はんだが確実に溶融温度に達し、かつ樹脂製の接続部材５ａが溶解しない温度でリフローする必要があるため、０．８ｗｔ％以下のＣｕとなっていることがより望ましい。さらに、図１２に示すように、はんだ付けするためにチップに施したＮｉめっきは、３００℃以上のアニールによりビッカース硬度が増加することが知られている。これは結晶化することで硬度が増加するためである。一方で、硬度が高いと脆く割れやすくなり、信頼性が低下することが懸念される。従って、樹脂製の接続部材がない状態ではんだ付けが完了する構造であっても、はんだの融点が上がることは望ましくない。
　Ａｇの濃度が０．３ｗｔ％以上、３ｗｔ％以下のとき、図１３に示す三元状態図からＳｎの初晶が晶出した後、Ｃｕ６Ｓｎ５、Ａｇ３Ｓｎの順に晶出すると考えられ、流動性が低い状態で徐々に凝固が進行するため、ひけすになりにくいと考えられる。Ａｇの濃度が０．３ｗｔ％未満（図５の領域Ｃ）のときＣｕ６Ｓｎ５が、およびＡｇの濃度が３ｗｔ％を超えるときはＡｇ３ＳｎがＳｎと同時に晶出し、図８のフロー図のように、流動性が低い状態の時間が短く（状態Ｓ８１）、ひけすになりやすくなると考えられる（状態Ｓ８２）。実際にチップ３を絶縁基板１に、チップの冷却速度が０．５Ｋ/ｓｅｃとなる温度プロファイルでダイボンドした筆者らの実験の結果、図１４のようにＡｇの濃度が０．３ｗｔ％未満のとき、ひけすが多発し、０．３ｗｔ％以上、３ｗｔ％以下の範囲ではひけすの発生を抑制できた。したがって、Ａｇの濃度が０．３ｗｔ％未満の場合は、ひけすが多くなるため、Ａｇの濃度は０．３ｗｔ％以上であることが望ましい。６００Ａ以上など、大電流に対応した電力用半導体装置では絶縁距離を確保するためモジュールが大きくなり、それに伴って熱容量が大きくなるため、冷却速度がさらに遅くなることが想定される。その場合には、０．５ｗｔ％以上のＡｇが含まれていることがさらに望ましい。
　チップ３のチップ上はんだ６と接合する面には、Ｓｉ製の半導体素子３ａとＮｉ製の金属膜３ｄの間にＡｌ製の金属膜３ｃがある。チップ下はんだ４とチップ上はんだ６に含まれるＡｇの濃度を変えたとき、Ａｌ製の金属膜３ｃに生じる主ひずみを計算した結果を、図１５に示す。Ａｌ製の金属膜３ｃ、Ｎｉ製の金属膜３ｂおよび３ｄをそれぞれ５ｕｍとし、はんだの０．２％耐力を実測値から２０ＭＰａ～３５ＭＰａとして計算した。Ａｇの濃度が２ｗｔ％を超えると（図５の領域Ｄ）、はんだが硬くなり（状態Ｓ９１）、チップ下はんだ４およびチップ上はんだ６の０．２％耐力がＡｌの０．２％耐力を超えるため、ひずみが急激に大きくなることを示している（図１５のＰ点参照）。熱応力が生じたとき（状態Ｓ９２）、はんだより先にＡｌ製の金属膜３ｃにクラックが生じ、チップ３が破壊されることが懸念される（状態Ｓ９３）。したがって、Ａｇの濃度が２ｗｔ％より大きい場合にチップ３の表面の金属膜３ｃとしてＡｌを用いると、Ａｌ製の金属膜３ｃにクラックが発生する可能性があるため、Ａｇの濃度は２ｗｔ％以下であることが望ましい。はんだの０．２％耐力のばらつきを考慮すれば、Ａｇの濃度が１．２ｗｔ％以下がより望ましく、より信頼性に優れた半導体装置を安定的に提供できる。なお、チップ３の表面の金属膜３ｃとしてＡｌを用いない場合、または０．２％耐力がはんだより小さい部材を用いない場合は、Ａｇはひけすを抑制できる３ｗｔ％以下の範囲とすればよい。
　これらのことから、チップ下はんだ４およびチップ上はんだ６は、いずれもＳｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕとすることで、ひけすを抑制できるだけでなく、温度サイクル時にＮｉが消失することによる剥離を抑制でき、Ａｌ製の金属膜３ｃへのひずみを抑制できるため信頼性に優れ、熱抵抗が小さいため小型化されたモジュールを提供できる。また、チップ下はんだ４およびチップ上はんだ６を同じ組成のものとすることで、管理が容易になる。また、融点が同じなので同じ装置の同じ温度プロファイルでチップ下とチップ上を接合できる。
　次に、実施の形態１による半導体装置１０１の製造方法について説明する。
図１６は、半導体装置１０１の製造工程を説明するための断面図である。
　まず、図１６（ａ）に示すように、冷却用フィン１ａと一体となった絶縁基板１を用意し、絶縁基板１の電極パターン１ｃのチップ３を配置する位置の四隅にＡｌ製のワイヤによるスペーサ２を搭載し、その上にチップ下はんだ４（Ｓｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕ）とチップ３を配置し、リフローで接合する。
　続いて、図１６（ｂ）に示すように、チップ３の上にチップ上はんだ６（Ｓｎ－０．３～２ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕ）と板状の配線部材５を配置し、リフローでこれらを接合する。チップ３が複数の場合には、複数の板状の配線部材５をあらかじめ樹脂製の接続部材５ａで接続することにより一体化したものを用いてもよい。
　次いで、図１６（ｃ）に示すように、ケース７を接着材により絶縁基板１にダイボンドしたチップ３を囲うように取り付け、外部端子と接続されたケース７の端子部（図示せず）とチップ３をワイヤ８を用いてワイヤボンディングで信号配線する。また、リフロー時の加熱によりケース７の接着を完了させることができる。ケース７と絶縁基板１との接着は、はんだ４およびはんだ６のリフロー時に同時に完了させてもよく、はんだのリフロー工程とは別の工程で接着を完了させても良い。チップ３の下はんだ４と上はんだ６とを、Ｓｎ－０．３～３ｗｔ％Ａｇ－０．５～１ｗｔ％Ｃｕとすることで、ケース７が溶融しない温度ではんだ接合可能であり、一括ではんだ接合とケース７の接着が可能となり、工程を簡略化できるので好ましい。また、複数の板状の配線部材５をあらかじめ樹脂製の接続部材５ａで接続する場合にも、はんだを樹脂製の接続部材５ａの耐熱温度よりも低い温度で溶融できるため好ましい。
　最後に、封止樹脂を流し込み、硬化させて封止樹脂部９を形成し、図２に示すような半導体装置１０１が完成する。
　なお、絶縁基板１のセラミック基材にはＡｌＮを用いたが、絶縁性を確保できるものであればセラミックはＡｌ２Ｏ３またはＳｉ３Ｎ４などでもよく、大きさおよび厚さもこれに限るものではない。ワイヤによるスペーサ２はＡｌ製のワイヤを使用するとしたが、Ｃｕなどでもよい。ワイヤによるスペーサ２の線径は１００ｕｍとしたが、はんだ厚より小さければよく、また最低はんだ厚を確保できればよいので、Ｎｉボールなどを含んだはんだを使用してもよい。絶縁基板１は、セラミック基材１ｂとフィン１ａとが鋳造により事前に一体となったものとしたが、セラミック基板とフィンを事前にろう付けまたははんだ付けしたものでもよい。鋳造またはろう付けの場合、熱伝導率の低いはんだを介さないため、熱抵抗を小さくできるので好ましい。また、絶縁性を確保できれば、セラミックに限るものではなく、樹脂性のシートを張り合わせたものでもよく、絶縁基板、絶縁シート、および絶縁膜などの絶縁部材と一体となったものであればよい。
　チップ３をはんだ付けする面にはんだ付け性を確保するために金属膜３ｂ、３ｄとしてＮｉを５ｕｍ配置しているが、はんだ付けできれば、ＡｕまたはＴｉなどでもよく、厚さもこれに限るものではない。Ｎｉからなる金属膜３ｂ、３ｄはそれぞれ、チップ３に１箇所に設けられてもよいし、２箇所以上設けられてもよい。
　半導体素子３ａはＩＧＢＴとしたが、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、またはサイリスタ、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）でもよい。ＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）、またはＳＢＪ（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ）などの整流素子でもよく、半導体装置以外の半導体パッケージに適用してもよい。また、大きさおよび厚さは、これに限るものではない。図１７に示すように、チップは１枚でもよく、それに対応して配線部材が１本でもよい。
　また、半導体素子３ａはＳｉ製を用いたが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料を用いることもできる。ワイドバンドギャップ半導体材料を用いて形成され、電流許容量および高温動作が可能な半導体素子を用いた場合に、半導体装置１０１は、特に顕著な効果が現れる。
　ワイドバンドギャップ半導体によって形成されたスイッチング素子および整流素子は、シリコンで形成された素子よりも電力損失が低いため、スイッチング素子および整流素子における高効率化が可能であり、ひいては、電力用半導体装置の高効率化が可能となる。さらに、耐電圧性が高く、許容電流密度も高いため、スイッチング素子および整流素子の小型化が可能であり、これら小型化されたスイッチング素子および整流素子を用いることにより、電力用半導体装置も小型化、もしくはさらなる大電流化が可能となる。また耐熱性が高いので、高温動作が可能であり、ヒートシンクに装着する放熱フィン（冷却器）の小型化、および水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化、大電流化が可能になる。
　板状の配線部材５はＣｕ製としたが、Ａｌなど別の部材でもよい。インバーなどの複数の金属を貼り合わせたクラッド材を用いてもよい。表面にＮｉまたはＡｕなどの金属膜を配置してもよく、板厚は１ｍｍに限るものではない。
　接続部材５ａはＰＰＳ製としたが、リフロー時の高温で変形しなければＰＢＴ（ポリブチレンテレフタレート）などでもよい。配線部材５を一体化できれば、接続部材５ａは複数ある板状の配線部材５の間に１か所配置してもよく、複数か所配置してもよい。位置決めピンで位置決めするとしたが、絶縁基板１の電極パターン１ｃを利用してもよい。接続部材５ａはインサートモールドにより形成するとしたが、成形した樹脂に金属を圧入し一体化する方法でもよい。
　複数の配線部材５は接続部材５ａで一体化する構成としたが、図１８に示すように、ケース７が配線部材５の接続部材を兼ねた構造とし、ケース７により配線部材５の外部電極５ｂを固定するようにしてもよい。これにより、部品点数をさらに削減できる。
　ケース７は、リフロー時の高温で変形しなければＰＢＴ（Ｐｏｌｙｂｕｔｈｙｌｅｎｅ　ｔｅｒｅｐｈｔｈａｌａｔｅ）などでもよい。インサートモールドにより形成するとしたが、成形した樹脂に金属を圧入し一体化する方法でもよい。
　ワイヤ８はゲート配線に限らず、エミッタセンスまたは温度センスダイオードなどの配線に用いてもよい。また、材質はＡｌに限るものではなく、Ｃｕなどでもよい。ワイヤ８の線径はφ２００に限るものではない。また、ワイヤではなく、板状の配線部材をはんだ付けする構造としてもよい。
　封止樹脂部９はエポキシ樹脂で形成したが、絶縁性を確保できるものであればエポキシ樹脂に限るものではなく、シリコーンゲルなどでもよい。チップ下はんだ４およびチップ上はんだ６による接合は１回のリフローで行ってもよい。
　以上のように、実施の形態１による半導体装置１０１によれば、セラミック基材１ｂと冷却用フィン１ａとが一体となった絶縁基板１と、樹脂からなる接続部材５ａにより接続された複数の板状の配線部材５と、一方の面は絶縁基板１のセラミック基材１ｂ側にチップ下はんだ４を介して接合され、他方の面は複数の板状の配線部材５が各々対応するようにチップ上はんだ６を介して接合された複数の半導体素子３ａとを備え、チップ下はんだ４およびチップ上はんだ６は、いずれもＡｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするようにしたので、ひけすを抑制でき、放熱性を損なわずに小型化を図ることができる。また、温度サイクル時にＮｉが消失することによる剥離を抑制でき、Ａｌ製の金属膜へのひずみを抑制できるため信頼性に優れ、熱抵抗が小さいため小型化されたモジュールを提供できる。また、チップ下はんだ４およびチップ上はんだ６を同じ組成のものとすることで、管理が容易になる。また、融点が同じなので同じ装置の同じ温度プロファイルでチップ下とチップ上を接合できる。
　さらに、絶縁基板１を、セラミック基材１ｂと冷却用フィン１ａとが一体となった構成としたので、グリスを介して基板とフィンを接触させるより熱抵抗を低減できるため、モジュールの小型化が可能となる。また、チップ３上の配線を板状の配線部材５をはんだ付けした構造としたので、ワイヤボンドした場合と比較し、電流密度を上げることができ、モジュールの小型化が可能となる。
　また、複数の板状の配線部材をあらかじめ樹脂製の接続部材５ａで直列に接続することにより一体化したので、位置決めピンを削減できることができ、その分小型化できる。また、絶縁基板１と半導体素子３ａは、スペーサ２を挟んで接合するようにしたので、最低はんだ厚を確保でき、はんだ厚に偏りが生じて放熱性が損なわれることを防ぐことができる。
　また、チップ３の表面の金属膜にＡｌを用いる場合は、チップ上はんだ６は、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするようにしたので、上記と同様の効果を得ることができる。さらに、チップ３の裏面の金属膜にＡｌを用いる場合は、チップ下はんだ４は、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするようにしたので、上記と同様の効果を得ることができる。
実施の形態２．
　実施の形態１では、チップ下はんだ４およびチップ上はんだ６に、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いて製造した場合を示したが、実施の形態２においては、Ｃｕのみ０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いて製造した場合について説明する。
　実施の形態２による半導体装置１０２については、チップ下はんだ４およびチップ上はんだ６に、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いて製造する。また、チップ３の表面側の金属膜３ｄと、裏面側の金属膜３ｂまたは絶縁基板１の電極パターン１ｃ表面の金属膜１ｄには、Ａｇ製のものを用いる。実施の形態２における製造された半導体装置の構成は、金属膜３ｄと、金属膜３ｂまたは金属膜１ｄ以外は実施の形態１での半導体装置の構成と同様であり、実施の形態１で用いた図を援用し、同様部分の説明は省略する。
　実施の形態２での半導体装置の製造工程においては、図１６（ｂ）におけるリフロー時の加熱によりはんだが溶融すると、チップ下はんだ４およびチップ上はんだ６とそれぞれ接合する金属膜３ｂ、３ｄまたは１ｄからＡｇが、チップ下はんだ４およびチップ上はんだ６にそれぞれ溶解し、チップ下はんだ４およびチップ上はんだ６中のＡｇの濃度が、それぞれ０．３～２ｗｔ％となっている。実施の形態２における半導体装置１０２の製造方法は、その他の工程では実施の形態１での半導体装置１０１の製造方法と同様であり、実施の形態１で用いた図を援用し、同様部分の説明は省略する。
　以上のように、実施の形態２による半導体装置１０２の製造方法によれば、複数の半導体素子３ａの裏面に形成された金属膜３ｂと、セラミック基材１ｂと冷却用フィン１ａとが一体となった絶縁基板１のセラミック基材１ｂ側に設けられた電極パターン１ｃ表面の金属膜１ｄとを、チップ下はんだ４を介してリフローにより接合する工程と、複数の半導体素子３ａの表面に形成された金属膜３ｄと、複数の半導体素子３ａに複数の板状の配線部材５が各々対応するように、チップ上はんだ６を介してリフローにより接合する工程とを含み、チップ下はんだ４を介して接合する工程およびチップ上はんだ６を介して接合する工程では、チップ下はんだ４およびチップ上はんだ６として、いずれもＣｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用い、複数の半導体素子３ａの表面に形成された金属膜３ｄをＡｇ製に、複数の半導体素子３ａの裏面に形成された金属膜３ｂと絶縁基板１のセラミック基材１ｂ側に設けられた電極パターン１ｃ表面の金属膜１ｄのいずれかをＡｇ製にすることで、各リフローにより、チップ下はんだ４およびチップ上はんだ６を、いずれもＡｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだになるようにしたので、製造された半導体装置は実施の形態１と同様の効果を有するだけでなく、はんだを安価に調達できる。
　なお、金属膜３ｄと、金属膜３ｂまたは金属膜１ｄがＡｇ製であるのを、Ｃｕ製とし、チップ下はんだ４およびチップ上はんだ６に、いずれもＡｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いても、同様の効果を得ることができる。
　また、金属膜３ｄと、金属膜３ｂまたは金属膜１ｄに用いるＡｇまたはＣｕは、めっきであっても、粉、ペーストのいずれであっても、同様の効果を得ることができる。
　また、チップ３の表面の金属膜にＡｌを用いる場合は、チップ上はんだ６は、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするようにしたので、上記と同様の効果を得ることができる。さらに、チップ３の裏面の金属膜にＡｌを用いる場合は、チップ下はんだ４は、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするようにしたので、上記と同様の効果を得ることができる。
　また、必ずしも、金属膜３ｂと３ｄの両方の金属膜がＡｇ製である必要はなく、金属膜３ｂのみＡｇ製である構成、もしくは、金属膜３ｄのみＡｇ製である構成であってもよい。また、必ずしも、金属膜３ｂと３ｄの両方の金属膜がＣｕ製である必要はなく、金属膜３ｂのみＣｕ製である構成、もしくは、金属膜３ｄのみＣｕ製である構成であってもよい。
実施の形態３．
　実施の形態２では、チップ下はんだ４およびチップ上はんだ６に、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いる場合に、絶縁基板１の電極パターン１ｃの上に、そのまま半導体素子を搭載した場合を示したが、実施の形態３においては、電極パターン１ｃ上の半導体素子３ａ配置する以外の領域にレジストを設けた場合について説明する。
　図１９は、この実施の形態３による半導体装置１０３を上部からみたときの平面図である。図２０は、図１９のＢＢ矢視断面図である。図１９および図２０に示すように、半導体装置１０３は、実施の形態２のうち、絶縁基板１のセラミック基材１ｂ側に設けられた電極パターン１ｃ表面の金属膜１ｄがＣｕ製で、チップ下はんだ４にＡｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｓｎを主成分とするはんだを用いる場合に、電極パターン１ｃ表面の金属膜１ｄの上に、ポリイミドなどのレジスト１０を、半導体素子３ａを配置する以外の領域に形成した後、半導体素子３ａをチップ下はんだ４で接合する。実施の形態３における半導体装置１０３のその他の構成および製造方法は、実施の形態２での半導体装置１０２の電極パターン１ｃ表面の金属膜１ｄがＣｕ製の場合の構成および製造方法と同様であり、実施の形態１で用いた図を援用し、同様部分の説明は省略する。
以上のように、実施の形態３による半導体装置１０３の製造方法によれば、電極パターン１ｃ表面の金属膜１ｄがＣｕ製の場合に、電極パターン１ｃ表面の金属膜１ｄ上に半導体素子３ａを配置する領域以外の領域に、レジスト１０を形成した後、チップ下はんだ４を介して接合するようにしたので、製造された半導体装置は実施の形態１と同様の効果を有するだけでなく、チップ下はんだが濡れ広がる領域を抑制することができる。
　なお、上記実施の形態では、冷却用フィン１ａにＡｌ製を用いたが、これに限るものではない。例えば、Ｃｕ製のものを用いると、さらに放熱性の向上を図ることができる。
　また、２回目のリフローでチップ上はんだと配線部材とを接合するとしたが、レーザーを用いたスポット加熱によりはんだ付けをしてもよい。はんだ付け性を良好にするためにチップおよび絶縁基板の表面にＮｉなどの金属膜を形成するが、このＮｉなどの金属は、はんだが溶融しているときに、はんだの中に拡散する。２回目のリフローによりＮｉなどの金属が過剰に拡散し、ひけすに対して効果的な組成でなくなる。これに対し、レーザーによるスポット加熱であれば、チップ下はんだが溶融しないため、このような拡散を防ぐことができる。また、１回目のリフローで発生したひけすの端部が２回目のリフローで塞がり、ボイドとなることがあるが、チップ下はんだを溶融しないため、このようなボイドが発生しない。
　レーザーを用いてスポット加熱することでチップ下はんだの再溶融を防ぐことができるため、配線部材がない状態でチップ下はんだのボイドおよびひけすといった欠陥の検査もできる。配線部材がＣｕである場合、Ｘ線の透過率がはんだに近いため、Ｃｕからなる配線部材が搭載された状態で検査をするためには、ＣＴ処理または目視判定が必要となる。一方、配線部材が搭載される前の状態で検査した場合、通常のＸ線装置で検査できるため、検査にかかる工数を削減できる。
　また、はんだによりチップが拘束された状態ではんだ付け温度まで急加熱されると、基板とチップとの線膨張係数差により生じた熱応力でチップが破損することがある。レーザーを用いたスポット加熱では、チップ上はんだにより接合される領域のみ加熱するため、基板とチップとの線膨張係数差による熱応力の影響を小さくでき、チップの破損を防ぐことができる。
　チップ上はんだと配線部材とのはんだ付け領域のみ加熱することができれば、はんだごてのように加熱した金属を接触させる方法でもよい。
　本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　１　絶縁基板、１ａ　冷却用フィン、１ｂ　セラミック基材、１ｃ　電極パターン、１ｄ　金属膜、２　スペーサ、３　チップ、３ａ　半導体素子、３ｂ、３ｃ、３ｄ　金属膜、４　チップ下はんだ、５　配線部材、６　チップ上はんだ、１０　レジスト、１０１、１０２、１０３　半導体装置。

Claims (21)

  1. 　絶縁部材と冷却用フィンとが一体となった基板と、
    　板状配線部材と、
    　裏面側は前記基板の絶縁部材の配線パターン側に第一のはんだを介して接合され、表面側は前記板状配線部材に対応するように第二のはんだを介して接合された半導体素子とを備え、
    　前記第一のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする半導体装置。
  2. 　前記第二のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項１に記載の半導体装置。
  3. 　前記基板は、前記絶縁部材の配線パターン側に設けられ、前記半導体素子の裏面側と前記第一のはんだを介して接合された金属膜を備え、前記半導体素子は、裏面側に前記絶縁部材側と前記第一のはんだを介して接合された金属膜を備え、前記半導体素子の裏面側に設けられた金属膜と前記基板の前記配線パターン側に設けられた金属膜の少なくともいずれか一方が、Ａｇ製またはＣｕ製であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記半導体素子の表面側には、前記板状配線部材と前記第二のはんだを介して接合された金属膜を備え、前記半導体素子の表面側に設けられた金属膜がＡｇ製またはＣｕ製であることを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 　前記半導体素子の裏面側にＡｌ製の金属膜が設けられた場合、前記第一のはんだは、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 　前記半導体素子の表面側にＡｌ製の金属膜が設けられた場合、前記第二のはんだは、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項５に記載の半導体装置。
  7. 　前記基板と前記半導体素子は、スペーサを挟んで接合することを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　複数の前記半導体素子と、複数の前記半導体素子に対応する板状配線部材が各々複数あり、前記複数の配線部材である第一板状配線部材と第二板状配線部材とが樹脂からなる接続部材により接続されていることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 　前記基板は、前記絶縁部材と前記冷却用フィンとが鋳造により一体化されていることを特徴とする請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 　前記基板は、前記絶縁部材と前記冷却用フィンとがろう付けにより一体化されていることを特徴とする請求項１から請求項９のいずれか一項に記載の半導体装置。
  11. 　前記半導体素子は、ワイドバンドギャップ半導体材料で形成され、前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、およびダイヤモンドのうちのいずれかであることを特徴とする請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　半導体素子の裏面側と、絶縁部材と冷却用フィンとが一体となった基板の前記絶縁部材の配線パターン側とを、第一のはんだを介して第一のリフローにより接合する工程と、
    　前記半導体素子の表面側と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程とを含み、
    　前記第一のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする半導体装置の製造方法。
  13. 　前記第二のはんだは、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記半導体素子の裏面側にＡｌ製の金属膜が設けられた場合、前記第一のはんだは、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
  15. 　前記半導体素子の表面側にＡｌ製の金属膜が設けられた場合、前記第二のはんだは、Ａｇを０．３ｗｔ％以上、２ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とすることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　半導体素子の裏面側に形成された金属膜と、絶縁部材と冷却用フィンとが一体となった基板の前記絶縁部材の配線パターン側に設けられた金属膜とを、第一のはんだを介して第一のリフローにより接合する工程と、
    　前記半導体素子の表面側に形成された金属膜と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程を含み、
    　前記第一のはんだを介して接合する工程では、前記第一のはんだとして、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだを用い、前記半導体素子の裏面側に形成された金属膜と前記基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜の少なくともいずれか一方をＡｇ製にすることで、第一のリフローにより、前記第一のはんだを、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだにすることを特徴とする半導体装置の製造方法。
  17. 　半導体素子の裏面側に形成された金属膜と、絶縁部材と冷却用フィンとが一体となった基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜とを、第一のはんだを介して第一のリフローにより接合する工程と、
    　前記半導体素子の表面側に形成された金属膜と、板状配線部材とを、前記半導体素子に前記板状配線部材が対応するように、第二のはんだを介して第二のリフローにより接合する工程を含み、
    　前記第一のはんだを介して接合する工程では、前記第一のはんだとして、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｓｎを主成分とするはんだを用い、前記半導体素子の裏面側に形成された金属膜と前記基板の絶縁部材の配線パターン側に設けられた電極パターン表面側の金属膜の少なくともいずれか一方をＣｕ製にすることで、第一のリフローにより、前記第一のはんだを、Ａｇを０．３ｗｔ％以上、３ｗｔ％以下含み、Ｃｕを０．５ｗｔ％以上、１ｗｔ％以下含み、Ｓｎを主成分とするはんだにすることを特徴とする半導体装置の製造方法。
  18. 　複数の前記半導体素子と、複数の前記半導体素子に対応する板状配線部材が各々複数あり、前記複数の配線部材である第一板状配線部材と第二板状配線部材とが樹脂からなる接続部材により接続されていることを特徴とする請求項１２から請求項１７のいずれか一項に記載の半導体装置の製造方法。
  19. 　前記第一のはんだを介して接合する工程および前記第二のはんだを介して接合する工程は、同時に行われることを特徴とする請求項１２から請求項１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　前記第一のはんだを介して接合する工程は、前記基板にケースを接着する工程と同時に行われることを特徴とする請求項１２から請求項１９のいずれか一項に記載の半導体装置の製造方法。
  21. 　前記第二のはんだを介して接合する工程は、前記第二のリフローにより接合する代わりに、レーザーを用いたスポット加熱により接合することを特徴とする請求項１２から請求項２０のいずれか一項に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023510568A (ja) * 2020-11-06 2023-03-14 ジョンハイ グループ カンパニー、リミテッド パワー半導体モジュール冷却板の放熱構造
WO2025127830A1 (ko) * 2023-12-13 2025-06-19 주식회사 애니캐스팅 냉각핀이 구비된 파워 모듈 및 이의 제조방법
KR102921628B1 (ko) * 2023-12-13 2026-02-02 (주)애니캐스팅 냉각핀이 구비된 파워 모듈 및 이의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102308872B1 (ko) * 2021-02-02 2021-10-05 제엠제코(주) 반도체 부품 쿨링 시스템, 반도체 부품 쿨링 시스템 제조방법, 및 반도체 부품 쿨링 시스템이 적용된 반도체 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157863A (ja) * 2005-12-02 2007-06-21 Hitachi Ltd パワー半導体装置及びその製造方法
JP2008282834A (ja) * 2007-05-08 2008-11-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009021530A (ja) * 2007-07-13 2009-01-29 Sumitomo Electric Ind Ltd 絶縁性樹脂膜およびパワーモジュール
JP2010135783A (ja) * 2008-12-03 2010-06-17 Ls Industrial Systems Co Ltd 電力用半導体モジュール
JP2010238963A (ja) * 2009-03-31 2010-10-21 Mitsubishi Materials Corp パワーモジュール用基板、パワーモジュール用基板の製造方法及びパワーモジュール
JP6065973B2 (ja) * 2013-05-09 2017-01-25 三菱電機株式会社 半導体モジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948289B2 (ja) 2002-01-22 2007-07-25 松下電器産業株式会社 電子部品実装方法
JP3666468B2 (ja) 2002-03-19 2005-06-29 松下電器産業株式会社 電子部品実装装置および電子部品実装方法
JP4038173B2 (ja) 2003-12-18 2008-01-23 三菱電機株式会社 電力用半導体装置
JP4882229B2 (ja) 2004-09-08 2012-02-22 株式会社デンソー 半導体装置およびその製造方法
MY153585A (en) 2008-04-23 2015-02-27 Senju Metal Industry Co Lead-free solder alloy having reduced shrinkage cavities
JP5251991B2 (ja) 2011-01-14 2013-07-31 トヨタ自動車株式会社 半導体モジュール
JP2013229579A (ja) * 2012-03-30 2013-11-07 Mitsubishi Materials Corp パワーモジュール用基板、ヒートシンク付パワーモジュール用基板及びパワーモジュール
KR101614669B1 (ko) * 2012-08-27 2016-04-21 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치
EP2879278B1 (en) * 2013-11-27 2017-06-28 Skf Magnetic Mechatronics Versatile cooling housing for an electrical motor
JP6356550B2 (ja) * 2014-09-10 2018-07-11 三菱電機株式会社 半導体装置およびその製造方法
JP6293030B2 (ja) 2014-10-09 2018-03-14 三菱電機株式会社 電力用半導体装置
JP2016178261A (ja) 2015-03-23 2016-10-06 カルソニックカンセイ株式会社 ハンダ付け構造

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157863A (ja) * 2005-12-02 2007-06-21 Hitachi Ltd パワー半導体装置及びその製造方法
JP2008282834A (ja) * 2007-05-08 2008-11-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009021530A (ja) * 2007-07-13 2009-01-29 Sumitomo Electric Ind Ltd 絶縁性樹脂膜およびパワーモジュール
JP2010135783A (ja) * 2008-12-03 2010-06-17 Ls Industrial Systems Co Ltd 電力用半導体モジュール
JP2010238963A (ja) * 2009-03-31 2010-10-21 Mitsubishi Materials Corp パワーモジュール用基板、パワーモジュール用基板の製造方法及びパワーモジュール
JP6065973B2 (ja) * 2013-05-09 2017-01-25 三菱電機株式会社 半導体モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023510568A (ja) * 2020-11-06 2023-03-14 ジョンハイ グループ カンパニー、リミテッド パワー半導体モジュール冷却板の放熱構造
JP7453389B2 (ja) 2020-11-06 2024-03-19 ジョンハイ グループ カンパニー、リミテッド パワー半導体モジュール冷却板の放熱構造
WO2025127830A1 (ko) * 2023-12-13 2025-06-19 주식회사 애니캐스팅 냉각핀이 구비된 파워 모듈 및 이의 제조방법
KR102921628B1 (ko) * 2023-12-13 2026-02-02 (주)애니캐스팅 냉각핀이 구비된 파워 모듈 및 이의 제조방법

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