[go: up one dir, main page]

WO2019181555A1 - 撮像素子及び電子機器 - Google Patents

撮像素子及び電子機器 Download PDF

Info

Publication number
WO2019181555A1
WO2019181555A1 PCT/JP2019/009269 JP2019009269W WO2019181555A1 WO 2019181555 A1 WO2019181555 A1 WO 2019181555A1 JP 2019009269 W JP2019009269 W JP 2019009269W WO 2019181555 A1 WO2019181555 A1 WO 2019181555A1
Authority
WO
WIPO (PCT)
Prior art keywords
charge
unit
transfer
pixel
conversion unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/009269
Other languages
English (en)
French (fr)
Inventor
義治 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN201980009614.7A priority Critical patent/CN111670500B/zh
Priority to US16/964,669 priority patent/US11528437B2/en
Priority to KR1020207021036A priority patent/KR102656724B1/ko
Publication of WO2019181555A1 publication Critical patent/WO2019181555A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/186—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors having arrangements for blooming suppression
    • H10F39/1865—Overflow drain structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/191—Photoconductor image sensors
    • H10F39/195—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/199—Back-illuminated image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H10W72/50—

Definitions

  • the present technology relates to an image sensor and an electronic device, and more particularly, to an image sensor and an electronic device corresponding to a global shutter.
  • CMOS image sensors include a rolling shutter system and a global shutter system.
  • each pixel is sequentially performed in units of rows. That is, after the charge of the photodiode in the pixel is reset and charge accumulation is started, the operation of reading the charge accumulated in the photodiode after a predetermined time is performed while sequentially shifting the time in units of rows. Accordingly, since the exposure period of each pixel is different for each row, distortion occurs particularly in a fast-moving subject image.
  • each pixel is provided with a charge holding unit that holds charges separately from the photodiode. Then, after resetting the charge of the photodiode in the pixel and starting the accumulation of the charge, an operation of reading the charge accumulated in the photodiode to the charge holding portion after a predetermined time is performed simultaneously for all the pixels. Thereafter, the charges held (accumulated) in the charge holding unit are sequentially read out in units of rows. Therefore, since the exposure period of each pixel is unified, distortion of the subject image is suppressed (for example, see Patent Document 1).
  • the present technology has been made in view of such a situation, and can suppress interference between a photoelectric conversion unit such as a photodiode and an element that holds a charge transferred from the photoelectric conversion unit. It is.
  • the imaging device includes a photoelectric conversion unit, a charge transfer unit, a first electrode used for transferring charges from the photoelectric conversion unit to the charge transfer unit, a charge voltage conversion unit, And a first charge discharging unit in the pixel, and the charge transfer unit transfers charges in a first transfer direction to the charge voltage conversion unit and a second transfer direction to the first charge discharge unit. It can be transferred.
  • An electronic apparatus includes an imaging device and a signal processing unit that processes a signal output from the imaging device, and the imaging device includes a photoelectric conversion unit, a charge transfer unit, and the An electrode used for transferring charges from the photoelectric conversion unit to the charge transfer unit, a charge voltage conversion unit, and a charge discharge unit are provided in the pixel, and the charge transfer unit is connected to the first charge voltage conversion unit. The charge can be transferred in the transfer direction and the second transfer direction to the charge discharging unit.
  • charges are transferred from the photoelectric conversion unit to the charge transfer unit, and the first transfer direction from the charge transfer unit to the charge voltage conversion unit, or the first transfer to the first charge discharge unit. Charges are transferred in the transfer direction 2.
  • the signal output from the image sensor is processed, the charge is transferred from the photoelectric conversion unit to the charge transfer unit, and the first transfer from the charge transfer unit to the charge voltage conversion unit is performed.
  • the charge is transferred in the direction or the second transfer direction to the charge discharging unit.
  • the first aspect or the second aspect of the present technology it is possible to suppress interference between the photoelectric conversion unit and the element that holds the charge transferred from the photoelectric conversion unit.
  • FIG. 4 is a potential diagram of the unit pixel in FIG. 3.
  • FIG. 4 is a potential diagram of the unit pixel in FIG. 3.
  • FIG. 2 is a plan view schematically showing a configuration example of a first embodiment of a unit pixel in FIG. 1.
  • FIG. 2 is a cross-sectional view schematically illustrating a configuration example of the first embodiment of the unit pixel of FIG. 1.
  • FIG. 2 is a cross-sectional view schematically illustrating a configuration example of the first embodiment of the unit pixel of FIG. 1.
  • FIG. 8 is a potential diagram of the unit pixel in FIG. 7.
  • FIG. 9 is a potential diagram of the unit pixel in FIG. 8. It is a figure which shows the flow of the electric charge overflowed from the photodiode and the electric charge holding part.
  • FIG. 8 is a potential diagram of the unit pixel in FIG. 7.
  • FIG. 9 is a potential diagram of the unit pixel in FIG. 8.
  • FIG. 8 is a potential diagram of the unit pixel in FIG. 7.
  • FIG. 9 is a potential diagram of the unit pixel in FIG. 8. It is a top view which shows typically the structural example of 2nd Embodiment of the unit pixel of FIG.
  • FIG. 1 is a block diagram illustrating a configuration example of the CMOS image sensor 1.
  • the CMOS image sensor 1 includes a pixel array unit 11, a vertical drive unit 12, a horizontal transfer unit 13, a signal processing unit 14, and an output buffer 15.
  • unit pixels 31 are arranged in a matrix.
  • the unit pixel 31 has a photoelectric conversion element that generates photocharge having a charge amount corresponding to the amount of incident light and accumulates it inside.
  • the photocharge may be simply referred to as a charge
  • the unit pixel may be simply referred to as a pixel.
  • pixel drive lines 21 are formed for each row along the horizontal direction (pixel row direction) in the figure, and vertical signal lines 22 are provided for each column in the vertical direction (pixel column direction). ).
  • One end of the pixel drive line 21 is connected to an output end corresponding to each row of the vertical drive unit 12.
  • a current source 32 is connected to each vertical signal line 22.
  • one pixel drive line 21 in each row is shown, but the number is not limited to one.
  • the vertical driving unit 12 is configured by a shift register, an address decoder, and the like, and is a pixel driving unit that drives each pixel of the pixel array unit 11 at the same time or in units of rows.
  • the vertical drive unit 12 drives each pixel 31 so as to perform a global shutter operation in which all the pixels 31 perform exposure simultaneously.
  • Pixel signals output from each pixel 31 in the row selectively scanned by the vertical drive unit 12 are supplied to the horizontal transfer unit 13 through each vertical signal line 22.
  • the horizontal transfer unit 13 includes a signal processing unit 41 and a switch 42 for each column.
  • the signal processing unit 41 performs, for example, an A / D (Analog / Digital) conversion process of a pixel signal supplied via the vertical signal line 22 and a CDS (Correlated Double Sampling) process.
  • the pixel signals of each column subjected to signal processing are sequentially supplied to the signal processing unit 14 when the switch 42 is sequentially turned on.
  • the signal processing unit 14 performs various signal processing such as addition processing on the pixel signal supplied from the horizontal transfer unit 13 and supplies the pixel signal after the signal processing to the output buffer 15.
  • the sharing of the signal processing between the signal processing unit 41 of the horizontal transfer unit 13 and the signal processing unit 14 is not limited to this example, and can be changed.
  • the output buffer 15 controls the output of the pixel signal.
  • the CMOS image sensor 1 may be either a front side irradiation type or a back side irradiation type.
  • FIG. 2 schematically shows a plan view of the pixel 31a
  • FIG. 3 schematically shows a configuration example of a cross section of the pixel 31a in the AA ′ direction of FIG. 2 and 3 show only one pixel 31a, the other pixels basically have the same configuration.
  • P and N in the figure represent the polarities (P-type semiconductor region and N-type semiconductor region) of the semiconductor region, respectively.
  • P +”, “P ⁇ ”, and “+” or “ ⁇ ” at the end of the symbols “N +” and “N ⁇ ” represent impurity concentrations of the P-type semiconductor region and the N-type semiconductor region.
  • Yes. “+” Indicates that the impurity concentration is high, and “ ⁇ ” indicates that the impurity concentration is low.
  • the impurity concentration of the semiconductor region to which neither “+” nor “ ⁇ ” is added is intermediate between the semiconductor region to which “+” is added and the semiconductor region to which “ ⁇ ” is added. The same applies to the subsequent drawings.
  • the CMOS image sensor 1 when the CMOS image sensor 1 is a surface irradiation type, the upper surface (front surface) of the semiconductor substrate 101 in FIG. 3 becomes the light incident surface. On the other hand, when the CMOS image sensor 1 is of the backside illumination type, the lower surface (rear surface) of the semiconductor substrate 101 in FIG.
  • the surface on which the gate electrode of the semiconductor substrate 101 is provided is referred to as a circuit surface.
  • the pixel 31a includes a semiconductor substrate 101, a photodiode (PD) 102, a first transfer gate (T1) 103, a charge holding unit (MEM) 104, a second transfer gate (T2) 105, a third transfer gate (T3) 106, An FD (FloatingloDiffusion) 107, a reset transistor 108, an amplification transistor 109, a selection transistor 110, a charge discharge gate (ABG) 111, and a charge discharge unit (Drain) 112 are provided.
  • FIG. 2 and 3 show examples in which N-channel MOS transistors are used as the reset transistor 108, the amplification transistor 109, and the selection transistor 110.
  • FIG. 2 and 3 show examples in which N-channel MOS transistors are used as the reset transistor 108, the amplification transistor 109, and the selection transistor 110.
  • FIG. 2 and 3 show examples in which N-channel MOS transistors are used as the reset transistor 108, the amplification transistor 109, and the selection transistor 110.
  • the combination of conductivity types of the reset transistor 108, the amplification transistor 109, and the selection transistor 110 is not limited to these combinations.
  • the surfaces of the charge holding unit 104 and the FD 107 are shielded from light by a light shielding film made of tungsten or the like. Further, although not shown, an insulating film is formed between each gate electrode of the first transfer gate 103, the second transfer gate 105, the third transfer gate 106, and the charge discharge gate 111 and the semiconductor substrate 101. ing.
  • the photodiode 102 is a buried type formed by forming a P-type layer 102A on the surface of the semiconductor substrate 101 (the P-type well layer) on the circuit surface side and embedding an N-type layer 102B below the P-type layer 102A. It is a photodiode.
  • the P-type layer 102A and the N-type layer 102B have an impurity concentration that is depleted when the charge is discharged.
  • the first transfer gate 103 transfers charges accumulated in the photodiode 102 by applying a control pulse T1 to the gate electrode 103A.
  • a state in which the control pulse T1 is applied to the gate electrode 103A is also referred to as a state in which the first transfer gate 103 is turned on.
  • a state in which the control pulse T1 is not applied to the gate electrode 103A is also referred to as a state in which the first transfer gate 103 is turned off.
  • the charge holding unit 104 is formed by an N-type buried channel having an impurity concentration that is depleted when the charge is discharged below the gate electrode 105A of the second transfer gate 105.
  • the charge holding unit 104 holds the charge transferred from the photodiode 102 by the first transfer gate 103.
  • the second transfer gate 105 modulates the charge holding unit 104 by applying the control pulse T2 to the gate electrode 105A. That is, the potential of the charge holding portion 104 is deepened by applying the control pulse T2 to the gate electrode 105A. As a result, the saturation charge amount of the charge holding unit 104 is increased as compared with the case where no modulation is applied.
  • a state in which the control pulse T2 is applied to the gate electrode 105A is also referred to as a state in which the second transfer gate 105 is turned on.
  • a state where the control pulse T2 is not applied to the gate electrode 105A is also referred to as a state where the second transfer gate 105 is turned off.
  • the third transfer gate 106 transfers the charge accumulated in the charge holding unit 104 when the control pulse T3 is applied to the gate electrode 106A.
  • a state in which the control pulse T3 is applied to the gate electrode 106A is also referred to as a state in which the third transfer gate 106 is turned on.
  • a state in which the control pulse T3 is not applied to the gate electrode 106A is also referred to as a state in which the third transfer gate 106 is turned off.
  • the FD 107 is a charge-voltage conversion unit made of an N-type layer having an impurity concentration capable of connecting a wiring contact.
  • the FD 107 holds the charge transferred from the charge holding unit 104 by the third transfer gate 106 and converts it into a voltage.
  • the drain electrode of the reset transistor 108 is connected to the power supply VDD, and the source electrode is connected to the FD 107.
  • a reset pulse RST is applied to the gate electrode of the reset transistor 108 and the reset transistor 108 is turned on, charges are discharged from the FD 107 and the FD 107 is reset.
  • the drain electrode of the amplification transistor 109 is connected to the power supply VDD, and the gate electrode is connected to the FD 107.
  • the drain electrode of the selection transistor 110 is connected to the source electrode of the amplification transistor 109, and the source electrode is connected to the vertical signal line 22.
  • the selection pulse SEL is applied to the gate electrode of the selection transistor 110, and the selection transistor 110 is turned on, whereby the pixel 31a that is the target for reading the pixel signal is selected. That is, the amplification transistor 109 supplies a pixel signal indicating the voltage of the FD 107 to the horizontal transfer unit 13 via the vertical signal line 22 when the selection transistor 110 is turned on.
  • the selection transistor 110 can be connected between the power supply VDD and the drain electrode of the amplification transistor 109.
  • one or more of the reset transistor 108, the amplification transistor 109, and the selection transistor 110 can be omitted depending on the pixel signal reading method, or can be shared among a plurality of pixels.
  • the charge discharge gate 111 transfers the charge accumulated in the photodiode 102 by applying a control pulse ABG to the gate electrode 111A.
  • a state in which the control pulse ABG is applied to the gate electrode 111A is also referred to as a state in which the charge discharging gate 111 is turned on.
  • a state in which the control pulse ABG is not applied to the gate electrode 111A is also referred to as a state in which the charge discharging gate 111 is turned off.
  • the charge discharging unit 112 is configured by an N-type layer having an impurity concentration capable of connecting a wiring contact.
  • the charge discharging unit 112 is connected to the power source Vofd, and the potential of the charge discharging unit 112 is substantially equal to the potential of the power source Vofd.
  • the charges transferred from the photodiode 102 to the charge discharging unit 112 by the charge discharging gate 111 are discharged to the power supply Vofd.
  • the vertical driving unit 12 drives each pixel 31a so that all the pixels 31a perform the electronic shutter operation simultaneously.
  • the electronic shutter operation is an operation of starting the accumulation of charges in the photodiode 102 after resetting the photodiode 102 and transferring the charges accumulated in the photodiode 102 to the charge holding unit 104 after a predetermined time.
  • the vertical drive unit 12 reads each charge from the charge holding unit 104 to the FD 107 and outputs a pixel signal from each pixel 31a to the vertical signal line 22 for each pixel row. Drive.
  • the components for example, the charge holding unit 104, the second transfer gate 105, and the third transfer gate 106) inside the pixel 31a increase. Therefore, the light receiving area and volume of the photodiode 102 are reduced.
  • the photodiode 102 and the charge holding unit 104 cannot increase the accumulated charge density per unit area for the following reason.
  • FIG. 4A and 4B show potential diagrams in the A-A ′ direction during the charge transfer of the pixel 31a in FIG.
  • the vertical direction indicates a potential, and the potential decreases in the downward direction.
  • the potential barrier (potential barrier) between the elements becomes lower (the potential barrier goes up in the figure). Is called higher or higher.
  • the potential barrier is referred to as being lowered or lowered.
  • FIG. 4A shows a potential diagram at the time of charge transfer from the photodiode 102 to the charge holding unit 104.
  • FIG. 1 At this time, the first transfer gate 103 and the second transfer gate 105 are turned on, and the third transfer gate 106 and the charge discharge gate 111 are turned off.
  • potential barrier T1 between the photodiode 102 and the charge holding unit 104 is lowered, and the potential of the charge holding unit 104 is deepened.
  • ⁇ p in the figure indicates the depth of potential of the photodiode 102 in a depleted state.
  • ⁇ 1 indicates the amount of change in the potential of the charge holding portion 104 due to the charge transferred from the photodiode 102.
  • ⁇ 2 indicates a potential difference between the photodiode 102 and the charge holding unit 104.
  • depletion potential the depletion potential of the photodiode 102 (hereinafter referred to as depletion potential) needs to be set sufficiently lower than the power supply voltage VDD. Therefore, the accumulated charge density per unit volume of the photodiode 102 cannot be made too high.
  • FIG. 4B shows a potential diagram during charge transfer from the charge holding unit 104 to the FD 107.
  • potential barrier T3 potential barrier
  • ⁇ m in the figure indicates the depth of the potential of the charge holding unit 104 in the depletion state.
  • ⁇ 11 indicates the amount of change in the potential of the FD 107 due to the charge transferred from the charge holding unit 104.
  • ⁇ 12 indicates a potential difference between the charge holding unit 104 and the FD 107.
  • FIG. 5 shows a potential diagram in the A-A ′ direction during the exposure period of the pixel 31 a in FIG. 2 (accumulating charges in the photodiode 102).
  • the vertical direction indicates a potential, and the potential decreases in the downward direction.
  • the first transfer gate 103, the second transfer gate 105, the third transfer gate 106, and the charge discharge gate 111 are turned off.
  • the overflowing charge does not flow into the charge holding unit 104 but flows into the charge discharging unit 112 so as to flow into the charge discharging unit 112.
  • 112 is set lower than the potential barrier T1 between the photodiode 102 and the charge holding unit 104 by ⁇ 21.
  • the potential barrier T3 between the charge holding unit 104 and the FD 107 is such that the overflowed charge does not flow into the photodiode 102 but flows into the FD 107. Is set lower by ⁇ 21 than the potential barrier T1 between the photodiode 102 and the charge holding portion 104. Thus, by setting the potential barrier T3 low, the saturation charge amount of the charge holding unit 104 is reduced.
  • the light receiving area, volume, saturation charge amount, and accumulated charge density per unit volume of the photodiode 102 are reduced.
  • the saturation charge amount of the charge holding unit 104 and the accumulated charge density per unit volume are reduced.
  • the sensitivity and dynamic range of the CMOS image sensor 1 are reduced.
  • ⁇ Configuration Example of Pixel 31b> 6 to 8 show configuration examples of the pixel 31b which is the first embodiment of the pixel 31 of the pixel array unit 11 of FIG. 6 schematically shows a plan view of the pixel 31b, FIG. 7 schematically shows a configuration example of a cross section of the pixel 31b in the BB ′ direction of FIG. 6, and FIG. A configuration example of a cross section of the pixel 31b in the C ′ direction is schematically shown. Although only one pixel 31b is shown in FIGS. 6 to 8, the other pixels basically have the same configuration.
  • portions corresponding to the pixels 31a in FIGS. 2 and 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pixel 31b includes a charge transfer unit 201, a charge discharge unit (Drain 1) 202, a separation unit 203, and a DTI (DeepDTrench Isolation) 204, and a charge discharge gate 111 and a charge discharge unit 112. The point that is deleted.
  • the charge transfer unit 201 transfers charges in the two directions of the direction of the charge holding unit 104 and the direction of the charge discharging unit 202. For example, the charge transfer unit 201 transfers the charge transferred from the photodiode 102 by the first transfer gate 103 in the direction of the charge holding unit 104 or the charge discharging unit 202. Further, for example, the charge transfer unit 201 transfers the charge that overflows and flows from the photodiode 102 and the charge holding unit 104 toward the charge discharge unit 202.
  • the charge transfer direction is not necessarily limited to a linear direction, and may be, for example, a curved or bent direction.
  • the charge transfer unit 201 includes a transfer region (Z) 211, a fourth transfer gate (A1) 212, a fifth transfer gate (A2) 213, and a charge discharge gate (ABG) 214.
  • the transfer region 211 is a transfer channel region formed by an N-type buried channel having the same polarity as that of the N-type layer 102B, which is a region for holding the charge of the photodiode 102, below the gate electrode 212A of the fourth transfer gate 212. It is.
  • the transfer region 211 is a region into which the charges transferred from the photodiode 102 by the first transfer gate 103 and the charges overflowing from the photodiode 102 and the charge holding unit 104 flow.
  • the fourth transfer gate 212 modulates the transfer region 211 by applying the control pulse A1 to the gate electrode 212A. That is, the potential of the transfer region 211 is deepened by applying the control pulse A1 to the gate electrode 212A.
  • a state in which the control pulse A1 is applied to the gate electrode 212A is also referred to as a state in which the fourth transfer gate 212 is turned on.
  • a state in which the control pulse A1 is not applied to the gate electrode 212A is also referred to as a state in which the fourth transfer gate 212 is turned off.
  • the fifth transfer gate 213 transfers the charge flowing into the transfer region 211 when the control pulse A2 is applied to the gate electrode 213A.
  • a state in which the control pulse A2 is applied to the gate electrode 213A is also referred to as a state in which the fifth transfer gate 213 is turned on.
  • a state in which the control pulse A2 is not applied to the gate electrode 213A is also referred to as a state in which the fifth transfer gate 213 is turned off.
  • the charge discharge gate 214 transfers the charge flowing into the transfer region 211 when the control pulse ABG is applied to the gate electrode 214A.
  • a state in which the control pulse ABG is applied to the gate electrode 214A is also referred to as a state in which the charge discharging gate 214 is turned on.
  • a state in which the control pulse ABG is not applied to the gate electrode 214A is also referred to as a state in which the charge discharging gate 214 is turned off.
  • the charge discharging unit 202 is composed of an N-type layer having an impurity concentration capable of connecting a wiring contact.
  • the charge discharging unit 202 is connected to the power source Vofd, and the potential of the charge discharging unit 202 is substantially equal to the potential of the power source Vofd. Then, the charges transferred from the photodiode 102 to the charge discharging unit 202 by the charge discharging gate 214 are discharged to the power supply Vofd.
  • the separation unit 203 is disposed below the transfer region 211 and electrically separates the photodiode 102 from the charge holding unit 104 and the FD 107.
  • the separation unit 203 is configured by, for example, a sufficiently deep trench, a physical barrier such as DTI that penetrates to the lower surface opposite to the circuit surface of the semiconductor substrate 101, or a drain that traps charges.
  • the separation unit 203 suppresses charges from blooming below the transfer region 211.
  • the separation unit 203 is easier to form when the CMOS image sensor 1 is a back-illuminated type.
  • the DTI 204 surrounds the periphery of the pixel 31b and electrically separates adjacent pixels 31b.
  • the DTI 204 electrically isolates the photodiode 102 from the gate electrode 105A, the gate electrode 106A, the gate electrode 212A, and the gate electrode 213A.
  • FIG. 12 and the lower diagram of FIG. 14 show potential diagrams in the B-B ′ direction of the pixel 31b of FIG.
  • the lower diagrams of FIGS. 10, 13, and 15 show potential diagrams in the C-C ′ direction of the pixel 31b of FIG.
  • the vertical direction indicates the potential, and the potential increases in the downward direction.
  • the first transfer gate 103 to the fifth transfer gate 213 are turned off, and the charge discharge gate 214 is turned on.
  • the potential barrier T1 between the photodiode 102 and the transfer region 211 becomes higher than the depletion potential of the photodiode 102 and the depletion potential of the transfer region 211.
  • the photodiode 102 the electric charge generated by the photoelectric conversion is accumulated as it is.
  • potential barrier A2 the potential barrier between the transfer region 211 and the charge holding unit 104 (hereinafter referred to as potential barrier A2) becomes higher than the depletion potential of the transfer region 211 and the depletion potential of the charge holding unit 104.
  • the charge that overflows due to saturation of the photodiode 102 and the charge that overflows due to saturation of the charge holding unit 104 flow into the transfer region 211.
  • the charge flowing into the transfer region 211 is discharged to the charge discharging unit 202 via the charge discharging gate 214.
  • interference between the photodiode 102 and the charge holding unit 104 is prevented.
  • the potential barrier T3 between the charge holding unit 104 and the FD 107 becomes higher than the depletion potential of the charge holding unit 104 and the power supply voltage VDD.
  • FIG. 12 and 13 show the state of the pixel 31b at the time of charge transfer from the photodiode 102 to the charge holding unit 104.
  • the first transfer gate 103, the second transfer gate 105, the fourth transfer gate 212, and the fifth transfer gate 213 are turned on, and the third transfer gate is turned on.
  • 106 and the charge discharging gate 214 are turned off.
  • the potential barrier T1 and the potential barrier A2 are lower than the depletion potential of the photodiode 102, and higher than the depletion potential of the transfer region 211 and the depletion potential of the charge holding unit 104.
  • the potential barrier ABG becomes higher than the depletion potential of the transfer region 211.
  • the charge accumulated in the photodiode 102 is transferred to the charge holding unit 104 via the first transfer gate 103, the transfer region 211, and the fifth transfer gate 213.
  • the first transfer gate 103 and the fourth transfer gate 212 are turned on.
  • the potential barrier T1 becomes higher than the depletion potential of the photodiode 102 and the depletion potential of the transfer region 211.
  • the potential barrier A2 becomes lower than the depletion potential of the transfer region 211.
  • the first transfer gate 103, the fourth transfer gate 212, and the charge discharge gate 214 are turned on, and the second transfer gate 105, the third transfer gate 106, and the fifth transfer gate 213 are turned off.
  • the potential barrier T1 becomes lower than the depletion potential of the photodiode 102 and becomes higher than the depletion potential of the transfer region 211.
  • the potential barrier ABG becomes substantially equal to the depletion potential of the transfer region 211 and the power supply voltage Vofd.
  • the electric charge accumulated in the photodiode 102 is transferred to the transfer region 211 via the first transfer gate 103.
  • the charges transferred to the transfer region 211 are discharged to the charge discharging unit 202 via the charge discharging gate 214. In this way, the photodiode 102 is reset.
  • the transfer gate for the photodiode 102 is only one of the first transfer gates 103, and the charge transfer direction from the photodiode 102 is only one direction. Accordingly, the pixel 31b is easier to design than the pixel 31a in which the charge transfer direction from the photodiode 102 is two directions. Further, unlike the pixel 31a in FIG. 5, since it is not necessary to provide the photodiode 102 with the potential barrier ABG lower than the potential barrier T1, the saturation charge amount of the photodiode 102 can be increased.
  • the potential barrier T3 between the charge holding unit 104 and the FD 107 does not need to be lower than the potential barrier A2 between the charge holding unit 104 and the transfer region 211. Thereby, the saturation charge amount of the charge holding unit 104 can be increased.
  • the transfer region 211 since the transfer region 211 does not need to hold charges, the area can be reduced. Therefore, the transfer region 211 has two charge transfer directions, but is easy to design.
  • FIGS. 16 to 18 show a configuration example of a pixel 31c that is the second embodiment of the pixel 31 of the pixel array unit 11 of FIG. 16 schematically shows a plan view of the pixel 31c
  • FIG. 17 schematically shows a configuration example of a cross section of the pixel 31c in the DD ′ direction of FIG. 16
  • FIG. A configuration example of a cross section of the pixel 31c in the E ′ direction is schematically shown.
  • FIGS. 16 to 18 the other pixels basically have the same configuration.
  • the pixel 31c is different from the pixel 31b in that a charge transfer unit 251 is provided instead of the charge transfer unit 201, and a shutter gate (SHT) 252 and a second charge discharge unit (Drain 2) 253 are added. .
  • the charge transfer unit 251 is different from the charge transfer unit 201 in that the charge discharge gate 214 is deleted.
  • a first charge discharging unit 202 when the charge discharging unit 202 is distinguished from the second charge discharging unit 253, it is referred to as a first charge discharging unit 202.
  • the shutter gate 252 transfers charges accumulated in the photodiode 102 by applying a control pulse SHT to the gate electrode 252A.
  • a state in which the control pulse SHT is applied to the gate electrode 252A is also referred to as a state in which the shutter gate 252 is turned on.
  • a state in which the control pulse SHT is not applied to the gate electrode 252A is also referred to as a state in which the shutter gate 252 is turned off.
  • the second charge discharging unit 253 is composed of an N-type layer having an impurity concentration capable of connecting a wiring contact.
  • the second charge discharging unit 253 is connected to the power supply Vofd, and the potential of the second charge discharging unit 253 is substantially equal to the potential of the power supply Vofd.
  • the charges transferred from the photodiode 102 to the second charge discharging unit 253 by the shutter gate 252 are discharged to the power supply Vofd. As a result, the photodiode 102 is reset.
  • the height of the potential barrier ABG between the transfer region 211 and the charge discharging unit 202 is controlled by a variable power supply voltage Vofd. Specifically, as shown in the lower diagram of FIG. 18, when the power supply voltage Vofd is increased, the potential barrier ABG between the transfer region 211 and the charge discharging unit 202 is depleted and lowered. Then, the charges in the transfer region 211 are transferred to the charge discharging unit 202 beyond the potential barrier ABG.
  • the charge in the transfer region 211 is discharged to the charge discharging unit 202 by controlling the voltage of the potential barrier ABG without using the charge discharging gate 214.
  • the height of the potential barrier ABG is adjusted by the power supply voltage Vofd and the impurity concentration between the transfer region 211 and the charge discharging unit 202.
  • FIG. 19 to 20 show a configuration example of a pixel 31d which is the third embodiment of the pixel 31 of the pixel array unit 11 of FIG. 19 schematically illustrates a plan view of the pixel 31d
  • FIG. 20 schematically illustrates a configuration example of a cross section of the pixel 31d in the FF ′ direction of FIG. 19 and 20 show only one pixel 31d, other pixels basically have the same configuration.
  • the pixel 31d has a thicker semiconductor substrate 101 than the pixel 31b, and instead of the photodiode 102, the first transfer gate 103, and the charge holding unit 104, the photodiode 301, the first transfer gate 302, and The difference is that a charge holding portion 303 is provided.
  • the photodiode and the charge holding unit can be arranged at a deep position on the semiconductor substrate 101 that is a predetermined distance or more away from the circuit surface of the semiconductor substrate 101.
  • the photodiode 301 includes an N-type layer 301A and an element isolation layer 301B.
  • the N-type layer 301 ⁇ / b> A is formed at a deep position in the semiconductor substrate 101 that is a predetermined distance away from the circuit surface of the semiconductor substrate 101.
  • the side surface of the N-type layer 301A is covered with an element isolation layer 301B made of a P-type layer.
  • the area of the junction surface between the N-type layer 301A and the element isolation layer 301B can be made larger than the area of the junction surface between the P-type layer 102A and the N-type layer 102B of the photodiode 102 in FIG. Therefore, by increasing the impurity concentration of the element isolation layer 301B and increasing the electric field between the N-type layer 301A and the element isolation layer 301B, the saturation charge amount of the photodiode 301 is reduced to the saturation of the photodiode 102 of FIG. It can be greater than the amount of charge.
  • the gate electrode 302A of the first transfer gate 302 made of a vertical transistor is disposed at a position overlapping the N-type layer 301A in the direction perpendicular to the circuit surface of the semiconductor substrate 101.
  • the gate electrode 302A has a trench shape, and the tip of the trench portion reaches the upper surface of the N-type layer 301A.
  • the first transfer gate 302 transfers charges accumulated in the photodiode 301 by applying a control pulse T1 to the gate electrode 302A.
  • a state in which the control pulse T1 is applied to the gate electrode 302A is also referred to as a state in which the first transfer gate 302 is turned on.
  • a state in which the control pulse T1 is not applied to the gate electrode 302A is also referred to as a state in which the first transfer gate 302 is turned off.
  • a transistor such as the first transfer gate 302 can be disposed above the N-type layer 301A constituting the photodiode 301.
  • the number and area of transistors that can be arranged on the circuit surface of the semiconductor substrate 101 can be increased.
  • the charge holding unit 303 includes an N-type layer 303A and an element isolation layer 303B.
  • the N-type layer 303A is disposed below the gate electrode 105A, similarly to the N-type layer constituting the charge holding unit 104 in FIG. 3, and at a deep position of the semiconductor substrate 101, below the gate electrode 213A, and It spreads below the FD107. Thereby, the volume of the charge holding unit 303 can be increased, and the saturation charge amount can be increased.
  • the side surface of the portion of the N-type layer 303A that extends in the deep position of the semiconductor substrate 101 is covered with an element isolation layer 303B made of a P-type layer. Then, the saturation charge amount of the charge holding portion 303 can be further increased by increasing the impurity concentration of the element isolation layer 303B and increasing the electric field between the N-type layer 303A and the element isolation layer 303B.
  • the shutter gate is configured by a vertical transistor, for example, as in the first transfer gate 302.
  • FIG. 21 and 22 show a configuration example of a pixel 31e which is the fourth embodiment of the pixel 31 of the pixel array unit 11 of FIG.
  • FIG. 21 schematically shows a plan view of the pixel 31e
  • FIG. 22 schematically shows a configuration example of a cross section of the pixel 31e in the GG ′ direction of FIG. 21 and 22 show only one pixel 31e, other pixels basically have the same configuration.
  • the pixel 31e is different from the pixel 31b in that the charge holding unit 104, the second transfer gate 105, and the third transfer gate 106 are deleted.
  • the FD 107 holds the charge transferred from the transfer region 211 by the fifth transfer gate 213 and converts it into a voltage.
  • the separation unit 203 is disposed below the transfer region 211 and electrically separates between the photodiode 102 and the FD 107.
  • the pixel 31e can increase the light receiving area of the photodiode 102 and improve the light receiving sensitivity as compared with the pixel 31b.
  • the pixel 31e similarly to the pixels 31b to 31d, interference between the photodiode 102 and the FD 107 can be prevented.
  • the charge holding unit 104 is omitted in the pixel 31c or the pixel 31d, and the charge of the photodiode 102 is transferred to the FD 107. You may make it forward to.
  • the photodiodes may be arranged deep in the semiconductor substrate 101 in the pixel 31c by combining the second embodiment and the third embodiment.
  • first transfer gate 103 and the fourth transfer gate 212 can be combined into one transfer gate, and the gate electrode 103A and the gate electrode 212A can be combined into one gate electrode.
  • the present technology can be applied to structures other than the unit pixel described in the above-described embodiment.
  • the present technology can be applied to a case where two or more charge holding units are provided in one pixel.
  • all the pixels in the embodiment of the present technology are all the pixels that appear in the image, and the dummy pixels and the like are excluded.
  • the time difference and image distortion are sufficiently small so as not to be a problem, it is possible to scan at a plurality of lines (for example, several tens of lines) at a high speed instead of simultaneously operating all the pixels.
  • the global shutter operation can be applied to a predetermined plurality of rows as well as all the pixels appearing in the image.
  • the conductivity type of the device structure in the pixel 31 described above is merely an example, and the N type and the P type may be reversed, and the conductivity type of the semiconductor substrate 101 may be either the N type or the P type. Absent. Note that depending on whether the majority carriers moving in the pixel are holes or electrons, the magnitude of the potential or potential of each part described above may be reversed.
  • the present technology can be applied to all image pickup devices that include a photoelectric conversion unit and an element that holds charges transferred from the photoelectric conversion unit in a pixel and perform a global shutter operation. It is.
  • the present technology can be applied to various cases of sensing light such as visible light, infrared light, ultraviolet light, and X-ray as shown in FIG.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures
  • Equipment used for medical and health care ⁇
  • Security equipment such as security surveillance cameras and personal authentication cameras
  • Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 24 illustrates a configuration example of an electronic device to which the present technology is applied.
  • the electronic apparatus 600 includes an optical system configuration unit 601, a drive unit 602, an image sensor 603, and a signal processing unit 604.
  • the optical system configuration unit 601 is configured by an optical lens or the like, and causes an optical image of a subject to enter the image sensor 603.
  • the driving unit 602 controls driving of the image sensor 603 by generating and outputting various timing signals related to driving inside the image sensor 603.
  • the signal processing unit 604 performs predetermined signal processing on the image signal output from the image sensor 603 and executes processing according to the signal processing result.
  • the signal processing unit 604 outputs an image signal as a signal processing result to a subsequent stage, and records the image signal on a recording medium such as a solid-state memory, or transfers the image signal to a predetermined server via a predetermined network.
  • CMOS image sensor 1 As the image sensor 603, it is possible to realize high image quality of a captured image.
  • this technique can also take the following structures.
  • the charge transfer unit A transfer channel region that is a region that has the same polarity as the charge accumulation region of the photoelectric conversion unit and into which the charge transferred from the photoelectric conversion unit flows using the first electrode; A second electrode used for controlling the potential of the transfer channel region;
  • a charge holding unit that is disposed between the charge transfer unit and the charge-voltage conversion unit in the first transfer direction, and holds charges transferred from the transfer channel region using the third electrode;
  • the imaging device according to (2) further including: a fourth electrode used for transferring charges from the charge holding unit to the charge-voltage conversion unit.
  • Charge is transferred from the transfer channel region to the charge-voltage converter using the third electrode.
  • the imaging device according to (2) (5) The charge transfer unit The imaging device according to any one of (2) to (4), further including a fifth electrode used for transferring charges from the transfer channel region to the first charge discharging unit.
  • a variable voltage is applied to the first charge discharging unit, and a voltage applied to the first charge discharging unit causes a potential of a potential barrier between the transfer channel region and the first charge discharging unit.
  • (8) Between the surface opposite to the surface on which the first electrode of the semiconductor substrate on which the photoelectric conversion unit is formed and the transfer channel region, the photoelectric conversion unit and the charge-voltage conversion unit
  • the imaging device according to any one of (2) to (8), wherein the first electrode and the second electrode are configured by one electrode.
  • the circuit surface which is the surface on which the first electrode of the semiconductor substrate on which the photoelectric conversion unit is formed, is separated from the photoelectric conversion unit by a predetermined distance or more (1) to ( 9)
  • the imaging device according to any one of (11)
  • the imaging device wherein the first electrode is disposed at a position overlapping the photoelectric conversion unit in a direction perpendicular to the circuit surface of the semiconductor substrate.
  • An image sensor A signal processing unit that processes a signal output from the imaging device,
  • the image sensor is A photoelectric conversion unit;
  • a charge-voltage converter, And a charge discharging part in the pixel The electronic device, wherein the charge transfer unit is capable of transferring charges in a first transfer direction to the charge voltage conversion unit and a second transfer direction to the charge discharge unit.
  • CMOS image sensor 11 pixel array section, 12 vertical drive section, 13 horizontal transfer section, 14 signal processing section, 31, 31a to 31e pixels, 41 signal processing section, 101 semiconductor substrate, 102 photodiode, 102B N-type layer, 103 1st transfer gate, 103A gate electrode, 104 charge holding part, 105 2nd transfer gate, 105A gate electrode, 106 3rd transfer gate, 106A gate electrode, 107 FD, 201 charge transfer part, 202 charge discharging part, 203 separation Part, 204 DTI, 211 transfer area, 212 4th transfer gate, 212A gate electrode, 213 5th transfer gate, 213A gate electrode, 214 charge discharge gate, 214A gate Pole, 251 charge transfer unit, 252 reset gate, 252A gate electrode, 253 second charge discharge unit, 301 photodiode, 301A N-type layer, 302 first transfer gate, 302A gate electrode, 303 charge holding unit, 600 electronic device, 603 Image sensor, 604 signal processing unit, 101 semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本技術は、グローバルシャッタ方式の撮像素子において、光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制することができるようにする撮像素子及び電子機器に関する。 撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、電荷電圧変換部と、電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である。本技術は、例えば、グローバルシャッタ方式のＣＭＯＳイメージセンサに適用できる。

Description

撮像素子及び電子機器
　本技術は、撮像素子及び電子機器に関し、特に、グローバルシャッタに対応した撮像素子及び電子機器に関する。
　ＣＭＯＳイメージセンサには、ローリングシャッタ方式とグローバルシャッタ方式がある。
　ローリングシャッタ方式のＣＭＯＳイメージセンサでは、各画素の露光が行単位で順次行われる。すなわち、画素内のフォトダイオードの電荷をリセットし、電荷の蓄積を開始した後、所定の時間後にフォトダイオードに蓄積された電荷を読み出す動作が、行単位で順次時間をずらしながら行われる。従って、各画素の露光期間が行毎に異なるため、特に動きの速い被写体の像に歪みが生じる。
　一方、グローバルシャッタ方式のＣＭＯＳイメージセンサでは、全画素の露光が一括して行われる。例えば、グローバルシャッタ方式のＣＭＯＳイメージセンサには、フォトダイオードとは別に電荷を保持する電荷保持部が各画素に設けられる。そして、画素内のフォトダイオードの電荷をリセットし、電荷の蓄積を開始した後、所定の時間後にフォトダイオードに蓄積された電荷を電荷保持部に読み出す動作が、全画素同時に行われる。その後、電荷保持部に保持（蓄積）された電荷が、行単位で順次読み出される。従って、各画素の露光期間が統一されるため、被写体の像の歪みが抑制される（例えば、特許文献１参照）。
特開２００４－１１１５９０号公報
　グローバルシャッタ方式のＣＭＯＳイメージセンサでは、異なるフレームの電荷がフォトダイオードと電荷保持部に蓄積される。従って、フォトダイオードと電荷保持部との間で一方から溢れた電荷が他方に流入する混信が発生すると、画質が低下する。
　本技術は、このような状況を鑑みてなされたものであり、フォトダイオード等の光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制できるようにするものである。
　本技術の第１の側面の撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、電荷電圧変換部と、第１の電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である。
　本技術の第２の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、電荷電圧変換部と、電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である。
　本技術の第１の側面においては、光電変換部から電荷転送部に電荷が転送され、電荷転送部から電荷電圧変換部への第１の転送方向、又は、第１の電荷排出部への第２の転送方向に電荷が転送される。
　本技術の第２の側面においては、撮像素子から出力される信号が処理されるとともに、光電変換部から電荷転送部に電荷が転送され、電荷転送部から電荷電圧変換部への第１の転送方向、又は、電荷排出部への第２の転送方向に電荷が転送される。
　本技術の第１の側面又は第２の側面によれば、光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制することができる。
ＣＭＯＳイメージセンサの構成例を示すブロック図である。 図１の単位画素の基本的な形態の構成例を模式的に示す平面図である。 図１の単位画素の基本的な形態の構成例を模式的に示す断面図である。 図３の単位画素のポテンシャル図である。 図３の単位画素のポテンシャル図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す断面図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 フォトダイオード及び電荷保持部から溢れた電荷の流れを示す図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第３の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第３の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第４の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第４の実施の形態の構成例を模式的に示す断面図である。 本技術の応用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
　１．基本構成例
　２．第１の実施の形態
　３．第２の実施の形態（電位障壁の高さを制御することにより電荷を排出する例）
　４．第３の実施の形態（フォトダイオードを半導体基板の深部に配置した例）
　５．第４の実施の形態（電荷保持部を省略した例）
　６．変形例
　７．応用例
　＜＜１．基本構成例＞＞
　まず、図１乃至図５を参照して、グローバルシャッタ方式の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成例について説明する。
　＜ＣＭＯＳイメージセンサ１の構成例＞
　図１は、ＣＭＯＳイメージセンサ１の構成例を示すブロック図である。
　ＣＭＯＳイメージセンサ１は、画素アレイ部１１、垂直駆動部１２、水平転送部１３、信号処理部１４、及び、出力バッファ１５を備える。
　画素アレイ部１１には、単位画素３１が行列状に配置されている。単位画素３１は、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する。なお、以下、光電荷を単に電荷と称し、単位画素を単に画素と称する場合がある。
　また、画素アレイ部１１には、行毎に画素駆動線２１が図の左右方向（画素行の方向）に沿って形成され、列毎に垂直信号線２２が図の上下方向（画素列の方向）に沿って形成されている。画素駆動線２１の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。各垂直信号線２２には、電流源３２が接続されている。
　なお、この図では、各行の画素駆動線２１を１本ずつ示しているが、１本に限られるものではない。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダ等により構成され、画素アレイ部１１の各画素を、全画素同時或いは行単位等で駆動する画素駆動部である。例えば、垂直駆動部１２は、全ての画素３１が同時に露光を行うグローバルシャッタ動作を行うように各画素３１を駆動する。垂直駆動部１２によって選択走査された行の各画素３１から出力される画素信号は、垂直信号線２２の各々を通して水平転送部１３に供給される。
　水平転送部１３は、列毎に信号処理部４１及びスイッチ４２を備える。信号処理部４１は、例えば、垂直信号線２２を介して供給される画素信号のＡ／Ｄ（Analog/Digital）変換処理、及び、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理等を行う。信号処理された各列の画素信号は、スイッチ４２が順次オンされることにより、信号処理部１４に順次供給される。
　信号処理部１４は、水平転送部１３から供給される画素信号に対して加算処理等の種々の信号処理を行い、信号処理後の画素信号を出力バッファ１５に供給する。
　なお、水平転送部１３の信号処理部４１と、信号処理部１４との間の信号処理の分担は、この例に限定されるものではなく、変更することが可能である。
　出力バッファ１５は、画素信号の出力を制御する。
　なお、ＣＭＯＳイメージセンサ１は、表面照射型及び裏面照射型のいずれでもよい。
　＜画素３１ａの構成例＞
　図２及び図３は、図１の画素アレイ部１１の画素３１の基本的な形態である画素３１ａの構成例を示している。図２は、画素３１ａの平面図を模式的に示し、図３は、図２のＡ－Ａ’方向の画素３１ａの断面の構成例を模式的に示している。図２及び図３には、１つの画素３１ａのみが図示されているが、他の画素も基本的に同様の構成である。
　なお、図中の「Ｐ」及び「Ｎ」の記号は、それぞれ半導体領域の極性（Ｐ型半導体領域及びＮ型半導体領域）を表している。さらに、「Ｐ＋」、「Ｐ－」、並びに、「Ｎ＋」、「Ｎ－」の記号の末尾の「＋」又は「－」は、Ｐ型半導体領域及びＮ型半導体領域の不純物濃度を表している。「＋」は不純物濃度が高いことを示し、「－」は不純物濃度が低いことを示している。また、「＋」及び「－」のいずれも付加されていない半導体領域の不純物濃度は、「＋」が付加されている半導体領域と「－」が付加されている半導体領域の中間である。これは、以降の図面についても同様である。
　また、ＣＭＯＳイメージセンサ１が表面照射型の場合、図３の半導体基板１０１の上面（オモテ面）が光の入射面となる。一方、ＣＭＯＳイメージセンサ１が裏面照射型の場合、図３の半導体基板１０１の下面（裏面）が光の入射面となる。
　なお、以下、半導体基板１０１のゲート電極が設けられている面を回路面と称する。
　画素３１ａは、半導体基板１０１、フォトダイオード（ＰＤ）１０２、第１転送ゲート（Ｔ１）１０３、電荷保持部（ＭＥＭ）１０４、第２転送ゲート（Ｔ２）１０５、第３転送ゲート（Ｔ３）１０６、ＦＤ（Floating Diffusion：浮遊拡散領域）１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０、電荷排出ゲート（ＡＢＧ）１１１、及び、電荷排出部（Ｄｒａｉｎ）１１２を備えている。
　なお、図２及び図３では、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０に、ＮチャネルのＭＯＳトランジスタを用いた例を示している。ただし、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０の導電型の組み合わせは、これらの組み合わせに限られるものではない。
　また、図示は省略するが、電荷保持部１０４とＦＤ１０７の表面は、タングステンなどによる遮光膜により遮光されている。さらに、図示は省略するが、第１転送ゲート１０３、第２転送ゲート１０５、第３転送ゲート１０６、及び、電荷排出ゲート１１１の各ゲート電極と半導体基板１０１の間には、絶縁膜が形成されている。
　フォトダイオード１０２は、半導体基板１０１（のＰ型ウェル層）の回路面側の表面にＰ型層１０２Ａを形成し、Ｐ型層１０２Ａの下方にＮ型層１０２Ｂを埋め込むことによって形成される埋め込み型フォトダイオードである。Ｐ型層１０２Ａ及びＮ型層１０２Ｂは、電荷排出時に空乏状態となる不純物濃度とされる。
　第１転送ゲート１０３は、ゲート電極１０３Ａに制御パルスＴ１が印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
　なお、以下、ゲート電極１０３Ａに制御パルスＴ１が印加された状態を、第１転送ゲート１０３がオンされた状態とも称する。また、以下、ゲート電極１０３Ａに制御パルスＴ１が印加されていない状態を、第１転送ゲート１０３がオフされた状態とも称する。
　電荷保持部１０４は、第２転送ゲート１０５のゲート電極１０５Ａの下方において、電荷排出時に空乏状態となる不純物濃度のＮ型の埋め込みチャネルによって形成されている。電荷保持部１０４は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷を保持する。
　第２転送ゲート１０５は、ゲート電極１０５Ａに制御パルスＴ２が印加されることにより、電荷保持部１０４に変調をかける。すなわち、ゲート電極１０５Ａに制御パルスＴ２が印加されることにより、電荷保持部１０４のポテンシャルが深くなる。これにより、電荷保持部１０４の飽和電荷量が、変調をかけない場合よりも増加する。
　なお、以下、ゲート電極１０５Ａに制御パルスＴ２が印加された状態を、第２転送ゲート１０５がオンされた状態とも称する。また、以下、ゲート電極１０５Ａに制御パルスＴ２が印加されていない状態を、第２転送ゲート１０５がオフされた状態とも称する。
　第３転送ゲート１０６は、ゲート電極１０６Ａに制御パルスＴ３が印加されることにより、電荷保持部１０４に蓄積された電荷を転送する。
　なお、以下、ゲート電極１０６Ａに制御パルスＴ３が印加された状態を、第３転送ゲート１０６がオンされた状態とも称する。また、以下、ゲート電極１０６Ａに制御パルスＴ３が印加されていない状態を、第３転送ゲート１０６がオフされた状態とも称する。
　ＦＤ１０７は、配線用のコンタクトを接続できる不純物濃度のＮ型層からなる電荷電圧変換部である。ＦＤ１０７は、第３転送ゲート１０６によって電荷保持部１０４から転送された電荷を保持し、電圧に変換する。
　リセットトランジスタ１０８のドレイン電極は電源ＶＤＤに接続され、ソース電極はＦＤ１０７に接続されている。リセットトランジスタ１０８のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ１０８がオンすることにより、ＦＤ１０７から電荷が排出され、ＦＤ１０７がリセットされる。
　増幅トランジスタ１０９のドレイン電極は電源ＶＤＤに接続され、ゲート電極はＦＤ１０７に接続されている。選択トランジスタ１１０のドレイン電極は増幅トランジスタ１０９のソース電極に接続され、ソース電極は垂直信号線２２に接続されている。そして、選択トランジスタ１１０のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ１１０がオンすることにより、画素信号を読み出す対象となる画素３１ａが選択される。すなわち、増幅トランジスタ１０９は、選択トランジスタ１１０がオンされているとき、ＦＤ１０７の電圧を示す画素信号を、垂直信号線２２を介して水平転送部１３に供給する。
　なお、選択トランジスタ１１０を、電源ＶＤＤと増幅トランジスタ１０９のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０については、その一つ或いは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
　電荷排出ゲート１１１は、ゲート電極１１１Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
　なお、以下、ゲート電極１１１Ａに制御パルスＡＢＧが印加された状態を、電荷排出ゲート１１１がオンされた状態とも称する。また、以下、ゲート電極１１１Ａに制御パルスＡＢＧが印加されていない状態を、電荷排出ゲート１１１がオフされた状態とも称する。
　電荷排出部１１２は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。電荷排出部１１２は、電源Ｖｏｆｄに接続されており、電荷排出部１１２の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。電荷排出ゲート１１１によってフォトダイオード１０２から電荷排出部１１２に転送された電荷は、電源Ｖｏｆｄへと排出される。
　そして、垂直駆動部１２は、全画素３１ａ同時に電子シャッタ動作を行うように各画素３１ａを駆動する。電子シャッタ動作とは、フォトダイオード１０２をリセットした後、フォトダイオード１０２への電荷の蓄積を開始し、所定の時間後にフォトダイオード１０２に蓄積された電荷を電荷保持部１０４に転送する動作である。また、垂直駆動部１２は、電荷保持部１０４からＦＤ１０７への電荷の読み出し、及び、各画素３１ａからの垂直信号線２２への画素信号の出力が画素行毎に行われるように、各画素３１ａを駆動する。
　このように、全画素３１ａが同時に電子シャッタ動作を行うことにより、画素３１ａ間の露光期間のズレが抑制され、撮影された画像の歪みが抑制される。
　一方、画素３１ａを用いたＣＭＯＳイメージセンサ１では、画素３１ａ内部の構成要素（例えば、電荷保持部１０４、第２転送ゲート１０５、及び、第３転送ゲート１０６）が増加する。そのため、フォトダイオード１０２の受光面積及び体積が小さくなる。
　また、フォトダイオード１０２及び電荷保持部１０４は、以下の理由により、単位面積当たりの蓄積電荷密度を高くできない。
　図４のＡ及びＢは、図２の画素３１ａの電荷転送時のＡ－Ａ’方向のポテンシャル図を示している。このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
　なお、以下、素子間（例えば、フォトダイオード１０２と電荷保持部１０４との間）の電位障壁（ポテンシャルバリア）の電位が低くなる（電位障壁が図内の上方向に上がる）ことを、電位障壁が高くなる又は上がると称する。一方、素子間の電位障壁の電位が高くなる（電位障壁が図内の下方向に下がる）ことを、電位障壁が低くなる又は下がると称する。
　図４のＡは、フォトダイオード１０２から電荷保持部１０４への電荷転送時のポテンシャル図を示している。このとき、第１転送ゲート１０３及び第２転送ゲート１０５がオンし、第３転送ゲート１０６及び電荷排出ゲート１１１がオフしている。これにより、フォトダイオード１０２と電荷保持部１０４との間の電位障壁（以下、電位障壁Ｔ１と称する）が下がり、電荷保持部１０４のポテンシャルが深くなる。
　なお、図内のφｐは、空乏状態のフォトダイオード１０２のポテンシャルの深さを示している。Δφ１は、フォトダイオード１０２から転送された電荷による電荷保持部１０４の電位の変化量を示している。Δφ２は、フォトダイオード１０２と電荷保持部１０４との間の電位差を示している。
　ここで、フォトダイオード１０２の飽和時にも電荷を完全に転送できるようにするためには、フォトダイオード１０２の飽和時の電位差Δφ２を所定の値以上に設定する必要がある。従って、フォトダイオード１０２の空乏状態の電位（以下、空乏電位と称する）を、電源電圧ＶＤＤに対して十分に低く設定する必要がある。そのため、フォトダイオード１０２の単位体積当たりの蓄積電荷密度は、あまり高くすることができない。
　図４のＢは、電荷保持部１０４からＦＤ１０７への電荷転送時のポテンシャル図を示している。このとき、第３転送ゲート１０６がオンし、第１転送ゲート１０３、第２転送ゲート１０５、及び、電荷排出ゲート１１１がオフしている。これにより、電荷保持部１０４とＦＤ１０７との間の電位障壁（以下、電位障壁Ｔ３と称する）が低くなる。
　なお、図内のφｍは、空乏状態の電荷保持部１０４のポテンシャルの深さを示している。Δφ１１は、電荷保持部１０４から転送された電荷によるＦＤ１０７の電位の変化量を示している。Δφ１２は、電荷保持部１０４とＦＤ１０７との間の電位差を示している。
　ここで、電荷保持部１０４の飽和時にも電荷を完全に転送できるようにするためには、電荷保持部１０４の飽和時の電位差Δφ１２を所定の値以上に設定する必要がある。従って、電荷保持部１０４の空乏電位を、電源電圧ＶＤＤに対して十分に低く設定する必要がある。そのため、電荷保持部１０４の単位体積当たりの蓄積電荷密度は、あまり高くすることができない。
　図５は、図２の画素３１ａの露光期間中（フォトダイオード１０２に電荷を蓄積中）のＡ－Ａ’方向のポテンシャル図を示している。このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
　このとき、第１転送ゲート１０３、第２転送ゲート１０５、第３転送ゲート１０６、及び、電荷排出ゲート１１１がオフしている。
　また、このとき、フォトダイオード１０２と電荷保持部１０４には異なるフレームの電荷が蓄積される。そのため、フォトダイオード１０２と電荷保持部１０４との間で混信が発生すると、画質が大幅に低下する。
　これに対して、フォトダイオード１０２が飽和し、電荷が溢れても、溢れた電荷が、電荷保持部１０４に流入せずに、電荷排出部１１２に流入するように、フォトダイオード１０２と電荷排出部１１２との間の電位障壁（以下、電位障壁ＡＢＧと称する）が、フォトダイオード１０２と電荷保持部１０４との間の電位障壁Ｔ１より、Δφ２１だけ低く設定される。このように、電位障壁ＡＢＧを低く設定することにより、フォトダイオード１０２の飽和電荷量が減少する。
　また、電荷保持部１０４が飽和し、電荷が溢れても、溢れた電荷が、フォトダイオード１０２に流入せずに、ＦＤ１０７に流入するように、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３が、フォトダイオード１０２と電荷保持部１０４との間の電位障壁Ｔ１より、Δφ２１だけ低く設定される。このように、電位障壁Ｔ３を低く設定することにより、電荷保持部１０４の飽和電荷量が減少する。
　以上のように、画素３１ａでは、フォトダイオード１０２の受光面積、体積、飽和電荷量、及び、単位体積当たりの蓄積電荷密度が減少する。また、電荷保持部１０４の飽和電荷量、及び、単位体積当たりの蓄積電荷密度が減少する。その結果、ＣＭＯＳイメージセンサ１の感度及びダイナミックレンジが低下する。
　一方、ＣＭＯＳイメージセンサ１の感度及びダイナミックレンジの低下を防止するためには、フォトダイオード１０２及び電荷保持部１０４を大きくする必要があり、ＣＭＯＳイメージセンサ１のサイズが増大する。
　＜＜２．第１の実施の形態＞＞
　次に、図６乃至図１５を参照して、本技術の第１の実施の形態について説明する。
　＜画素３１ｂの構成例＞
　図６乃至図８は、図１の画素アレイ部１１の画素３１の第１の実施の形態である画素３１ｂの構成例を示している。図６は、画素３１ｂの平面図を模式的に示し、図７は、図６のＢ－Ｂ’方向の画素３１ｂの断面の構成例を模式的に示し、図８は、図６のＣ－Ｃ’方向の画素３１ｂの断面の構成例を模式的に示している。図６乃至図８には、１つの画素３１ｂのみが図示されているが、他の画素も基本的に同様の構成を備えている。
　なお、図中、図２及び図３の画素３１ａと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　画素３１ｂは、画素３１ａと比較して、電荷転送部２０１、電荷排出部（Ｄｒａｉｎ１）２０２、分離部２０３、及び、ＤＴＩ（Deep Trench Isolation）２０４が追加され、電荷排出ゲート１１１及び電荷排出部１１２が削除されている点が異なる。
　電荷転送部２０１は、電荷保持部１０４の方向、及び、電荷排出部２０２の方向の２方向に電荷を転送する。例えば、電荷転送部２０１は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷を、電荷保持部１０４の方向又は電荷排出部２０２の方向に転送する。また、例えば、電荷転送部２０１は、フォトダイオード１０２及び電荷保持部１０４から溢れ、流入した電荷を電荷排出部２０２の方向に転送する。
　なお、本明細書において、電荷の転送方向は、必ずしも直線状の方向に限定されるものではなく、例えば、湾曲又は曲折した方向でもよい。
　電荷転送部２０１は、転送領域（Ｚ）２１１、第４転送ゲート（Ａ１）２１２、第５転送ゲート（Ａ２）２１３、及び、電荷排出ゲート（ＡＢＧ）２１４を備える。
　転送領域２１１は、第４転送ゲート２１２のゲート電極２１２Ａの下方において、フォトダイオード１０２の電荷を保持する領域であるＮ型層１０２Ｂと極性が同じＮ型の埋め込みチャネルによって形成されている転送チャネル領域である。転送領域２１１は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷、並びに、フォトダイオード１０２及び電荷保持部１０４から溢れた電荷が流入する領域である。
　第４転送ゲート２１２は、ゲート電極２１２Ａに制御パルスＡ１が印加されることにより、転送領域２１１に変調をかける。すなわち、ゲート電極２１２Ａに制御パルスＡ１が印加されることにより、転送領域２１１のポテンシャルが深くなる。
　なお、以下、ゲート電極２１２Ａに制御パルスＡ１が印加された状態を、第４転送ゲート２１２がオンされた状態とも称する。また、以下、ゲート電極２１２Ａに制御パルスＡ１が印加されていない状態を、第４転送ゲート２１２がオフされた状態とも称する。
　第５転送ゲート２１３は、ゲート電極２１３Ａに制御パルスＡ２が印加されることにより、転送領域２１１に流入した電荷を転送する。
　なお、以下、ゲート電極２１３Ａに制御パルスＡ２が印加された状態を、第５転送ゲート２１３がオンされた状態とも称する。また、以下、ゲート電極２１３Ａに制御パルスＡ２が印加されていない状態を、第５転送ゲート２１３がオフされた状態とも称する。
　電荷排出ゲート２１４は、ゲート電極２１４Ａに制御パルスＡＢＧが印加されることにより、転送領域２１１に流入した電荷を転送する。
　なお、以下、ゲート電極２１４Ａに制御パルスＡＢＧが印加された状態を、電荷排出ゲート２１４がオンされた状態とも称する。また、以下、ゲート電極２１４Ａに制御パルスＡＢＧが印加されていない状態を、電荷排出ゲート２１４がオフされた状態とも称する。
　電荷排出部２０２は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。電荷排出部２０２は、電源Ｖｏｆｄに接続されており、電荷排出部２０２の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。そして、電荷排出ゲート２１４によってフォトダイオード１０２から電荷排出部２０２に転送された電荷は、電源Ｖｏｆｄへと排出される。
　分離部２０３は、転送領域２１１の下方に配置され、フォトダイオード１０２と電荷保持部１０４及びＦＤ１０７との間を電気的に分離する。分離部２０３は、例えば、十分深いトレンチ、若しくは、半導体基板１０１の回路面と反対側の下面まで貫通するＤＴＩ等の物理的障壁、又は、電荷をトラップするドレインにより構成される。この分離部２０３により、電荷が転送領域２１１の下方を通ってブルーミングすることが抑制される。
　なお、分離部２０３を物理的障壁により実現する場合、ＣＭＯＳイメージセンサ１が裏面照射型の方が、分離部２０３を形成しやすい。
　ＤＴＩ２０４は、画素３１ｂの周囲を囲み、隣接する画素３１ｂ間を電気的に分離する。また、ＤＴＩ２０４は、フォトダイオード１０２と、ゲート電極１０５Ａ、ゲート電極１０６Ａ、ゲート電極２１２Ａ、及び、ゲート電極２１３Ａとの間を電気的に分離する。
　次に、図９及び図１５を参照して、画素３１ｂの動作について説明する。
　図９、図１２、及び、図１４の下図は、図６の画素３１ｂのＢ－Ｂ’方向のポテンシャル図を示している。図１０、図１３、及び、図１５の下図は、図６の画素３１ｂのＣ－Ｃ’方向のポテンシャル図を示している。これらのポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
　図９及び図１０は、露光期間中（フォトダイオード１０２に電荷を蓄積中）の画素３１ｂの状態を示している。
　具体的には、第１転送ゲート１０３乃至第５転送ゲート２１３がオフし、電荷排出ゲート２１４がオンしている。その結果、フォトダイオード１０２と転送領域２１１との間の電位障壁Ｔ１が、フォトダイオード１０２の空乏電位、及び、転送領域２１１の空乏電位より高くなる。
　これにより、フォトダイオード１０２において、光電変換により発生した電荷がそのまま蓄積される。
　また、転送領域２１１と電荷保持部１０４との間の電位障壁（以下、電位障壁Ａ２と称する）が、転送領域２１１の空乏電位、及び、電荷保持部１０４の空乏電位より高くなる。転送領域２１１と電荷排出部２０２との間の電位障壁（以下、電位障壁ＡＢＧと称する）が、転送領域２１１の空乏電位より低くなり、電源電圧Ｖｏｆｄとほぼ等しくなる。
　これにより、図１１に示されるように、フォトダイオード１０２が飽和することにより溢れた電荷、及び、電荷保持部１０４が飽和することにより溢れた電荷が、転送領域２１１に流入する。転送領域２１１に流入した電荷は、電荷排出ゲート２１４を介して、電荷排出部２０２に排出される。その結果、フォトダイオード１０２と電荷保持部１０４との間の混信が防止される。
　さらに、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３が、電荷保持部１０４の空乏電位、及び、電源電圧ＶＤＤより高くなる。
　図１２及び図１３は、フォトダイオード１０２から電荷保持部１０４への電荷転送時の画素３１ｂの状態を示している。
　まず、図１２のＡ及び図１３のＡに示されるように、第１転送ゲート１０３、第２転送ゲート１０５、第４転送ゲート２１２、及び、第５転送ゲート２１３がオンし、第３転送ゲート１０６及び電荷排出ゲート２１４がオフする。その結果、電位障壁Ｔ１及び電位障壁Ａ２が、フォトダイオード１０２の空乏電位より低くなり、転送領域２１１の空乏電位及び電荷保持部１０４の空乏電位より高くなる。電位障壁ＡＢＧが、転送領域２１１の空乏電位より高くなる。
　これにより、フォトダイオード１０２に蓄積されている電荷が、第１転送ゲート１０３、転送領域２１１、及び、第５転送ゲート２１３を介して、電荷保持部１０４に転送される。
　次に、図１２のＢ及び図１３のＢに示されるように、第１転送ゲート１０３及び第４転送ゲート２１２がオンする。その結果、電位障壁Ｔ１が、フォトダイオード１０２の空乏電位及び転送領域２１１の空乏電位より高くなる。電位障壁Ａ２が、転送領域２１１の空乏電位より低くなる。
　これにより、フォトダイオード１０２からの電荷の転送が停止する。一方、転送領域２１１に残っている電荷が、第５転送ゲート２１３を介して、電荷保持部１０４に転送される。
　このようにして、フォトダイオード１０２に蓄積された電荷が、電荷保持部１０４に転送される。
　図１４及び図１５は、フォトダイオード１０２のリセット時の画素３１ｂの状態を示している。
　この場合、第１転送ゲート１０３、第４転送ゲート２１２、及び、電荷排出ゲート２１４がオンし、第２転送ゲート１０５、第３転送ゲート１０６、及び、第５転送ゲート２１３がオフする。その結果、電位障壁Ｔ１が、フォトダイオード１０２の空乏電位より低くなり、転送領域２１１の空乏電位より高くなる。電位障壁ＡＢＧが、転送領域２１１の空乏電位、及び、電源電圧Ｖｏｆｄとほぼ等しくなる。
　これにより、フォトダイオード１０２に蓄積されている電荷が、第１転送ゲート１０３を介して、転送領域２１１に転送される。転送領域２１１に転送された電荷は、電荷排出ゲート２１４を介して、電荷排出部２０２に排出される。このようにして、フォトダイオード１０２がリセットされる。
　以上のように、画素３１ｂでは、フォトダイオード１０２と電荷保持部１０４との間の混信が防止される。
　また、フォトダイオード１０２に対する転送ゲートが第１転送ゲート１０３の１つのみであり、フォトダイオード１０２からの電荷の転送方向が１方向のみとなる。従って、画素３１ｂは、フォトダイオード１０２からの電荷の転送方向が２方向である画素３１ａと比較して、設計が容易になる。また、図５の画素３１ａのように、フォトダイオード１０２に対して電位障壁Ｔ１より低い電位障壁ＡＢＧを設ける必要がないため、フォトダイオード１０２の飽和電荷量を増やすことができる。
　さらに、図５の画素３１ａのように、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３を、電荷保持部１０４と転送領域２１１との間の電位障壁Ａ２より低くする必要がない。これにより、電荷保持部１０４の飽和電荷量を増やすことができる。
　また、転送領域２１１は電荷を保持する必要がないため、面積を小さくすることができる。従って、転送領域２１１は、電荷の転送方向が２方向であるが、設計は容易である。
　＜＜３．第２の実施の形態＞＞
　次に、図１６乃至図１８を参照して、本技術の第２の実施の形態について説明する。
　＜画素３１ｃの構成例＞
　図１６乃至図１８は、図１の画素アレイ部１１の画素３１の第２の実施の形態である画素３１ｃの構成例を示している。図１６は、画素３１ｃの平面図を模式的に示し、図１７は、図１６のＤ－Ｄ’方向の画素３１ｃの断面の構成例を模式的に示し、図１８は、図１６のＥ－Ｅ’方向の画素３１ｃの断面の構成例を模式的に示している。図１６乃至図１８には、１つの画素３１ｃのみが図示されているが、他の画素も基本的に同様の構成を備えている。
　なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　画素３１ｃは、画素３１ｂと比較して、電荷転送部２０１の代わりに電荷転送部２５１が設けられ、シャッタゲート（ＳＨＴ）２５２及び第２電荷排出部（Ｄｒａｉｎ２）２５３が追加されている点が異なる。電荷転送部２５１は、電荷転送部２０１と比較して、電荷排出ゲート２１４が削除されている点が異なる。
　なお、以下、電荷排出部２０２を第２電荷排出部２５３と区別する場合、第１電荷排出部２０２と称する。
　シャッタゲート２５２は、ゲート電極２５２Ａに制御パルスＳＨＴが印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
　なお、以下、ゲート電極２５２Ａに制御パルスＳＨＴが印加された状態を、シャッタゲート２５２がオンされた状態とも称する。また、以下、ゲート電極２５２Ａに制御パルスＳＨＴが印加されていない状態を、シャッタゲート２５２がオフされた状態とも称する。
　第２電荷排出部２５３は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。第２電荷排出部２５３は、電源Ｖｏｆｄに接続されており、第２電荷排出部２５３の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。シャッタゲート２５２によってフォトダイオード１０２から第２電荷排出部２５３に転送された電荷は、電源Ｖｏｆｄへと排出される。これにより、フォトダイオード１０２がリセットされる。
　転送領域２１１と電荷排出部２０２との間の電位障壁ＡＢＧの高さは、可変の電源電圧Ｖｏｆｄにより制御される。具体的には、図１８の下図に示されるように、電源電圧Ｖｏｆｄを高くすると、転送領域２１１と電荷排出部２０２との間の電位障壁ＡＢＧが空乏化し、低くなる。そして、転送領域２１１の電荷が、電位障壁ＡＢＧを超えて、電荷排出部２０２に転送される。
　このように、画素３１ｃでは、電荷排出ゲート２１４を用いずに、電位障壁ＡＢＧの高さを電圧制御することにより、転送領域２１１の電荷が電荷排出部２０２に排出される。
　なお、電位障壁ＡＢＧの高さは、電源電圧Ｖｏｆｄ、及び、転送領域２１１と電荷排出部２０２との間の不純物濃度により調整される。
　＜＜４．第３の実施の形態＞＞
　次に、図１９及び図２０を参照して、本技術の第３の実施の形態について説明する。
　＜画素３１ｄの構成例＞
　図１９乃至図２０は、図１の画素アレイ部１１の画素３１の第３の実施の形態である画素３１ｄの構成例を示している。図１９は、画素３１ｄの平面図を模式的に示し、図２０は、図１９のＦ－Ｆ’方向の画素３１ｄの断面の構成例を模式的に示している。図１９及び図２０には、１つの画素３１ｄのみが図示されているが、他の画素も基本的に同様の構成を備えている。
　なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　画素３１ｄは、画素３１ｂと比較して、半導体基板１０１が厚くなり、フォトダイオード１０２、第１転送ゲート１０３、及び、電荷保持部１０４の代わりに、フォトダイオード３０１、第１転送ゲート３０２、及び、電荷保持部３０３が設けられている点が異なる。
　ＣＭＯＳイメージセンサ１が裏面照射型の場合、フォトダイオード及び電荷保持部は、半導体基板１０１の回路面から所定の距離以上離れた、半導体基板１０１の深い位置に配置することが可能である。
　具体的には、フォトダイオード３０１は、Ｎ型層３０１Ａ及び素子分離層３０１Ｂにより構成される。Ｎ型層３０１Ａは、半導体基板１０１の回路面から所定の距離以上離れた、半導体基板１０１の深い位置に形成されている。Ｎ型層３０１Ａの側面は、Ｐ型層からなる素子分離層３０１Ｂにより覆われている。
　Ｎ型層３０１Ａと素子分離層３０１Ｂとの接合面の面積は、図３のフォトダイオード１０２のＰ型層１０２ＡとＮ型層１０２Ｂとの接合面の面積より広くすることができる。従って、素子分離層３０１Ｂの不純物濃度を高くし、Ｎ型層３０１Ａと素子分離層３０１Ｂとの間の電界を増大させることにより、フォトダイオード３０１の飽和電荷量を、図３のフォトダイオード１０２の飽和電荷量より大きくすることができる。
　また、縦型トランジスタからなる第１転送ゲート３０２のゲート電極３０２Ａが、半導体基板１０１の回路面に対して垂直な方向において、Ｎ型層３０１Ａと重なる位置に配置されている。ゲート電極３０２Ａはトレンチ状であり、トレンチ部の先端がＮ型層３０１Ａの上面まで達している。
　第１転送ゲート３０２は、ゲート電極３０２Ａに制御パルスＴ１が印加されることにより、フォトダイオード３０１に蓄積されている電荷を転送する。
　なお、以下、ゲート電極３０２Ａに制御パルスＴ１が印加された状態を、第１転送ゲート３０２がオンされた状態とも称する。また、以下、ゲート電極３０２Ａに制御パルスＴ１が印加されていない状態を、第１転送ゲート３０２がオフされた状態とも称する。
　このように、画素３１ｄでは、半導体基板１０１の回路面において、フォトダイオード３０１を構成するＮ型層３０１Ａの上方に、第１転送ゲート３０２等のトランジスタを配置することができる。これにより、半導体基板１０１の回路面に配置可能なトランジスタの数や面積を増やすことができる。
　電荷保持部３０３は、Ｎ型層３０３Ａ及び素子分離層３０３Ｂにより構成される。Ｎ型層３０３Ａは、図３の電荷保持部１０４を構成するＮ型層と同様に、ゲート電極１０５Ａの下方に配置されるとともに、半導体基板１０１の深い位置において、ゲート電極２１３Ａの下方、及び、ＦＤ１０７の下方まで広がっている。これにより、電荷保持部３０３の体積を大きくすることができ、飽和電荷量を大きくすることができる。
　また、Ｎ型層３０３Ａの半導体基板１０１の深い位置において広がっている部分の側面は、Ｐ型層からなる素子分離層３０３Ｂにより覆われている。そして、素子分離層３０３Ｂの不純物濃度を高くし、Ｎ型層３０３Ａと素子分離層３０３Ｂとの間の電界を増大させることにより、電荷保持部３０３の飽和電荷量をさらに大きくすることができる。
　なお、例えば、画素３０１ｄにおいて、図１６の画素３１ｃと同様に、シャッタゲートを設ける場合、シャッタゲートは、例えば、第１転送ゲート３０２と同様に、縦型トランジスタにより構成される。
　＜＜５．第４の実施の形態＞＞
　次に、図２１及び図２２を参照して、本技術の第４の実施の形態について説明する。
　＜画素３１ｅの構成例＞
　図２１及び図２２は、図１の画素アレイ部１１の画素３１の第４の実施の形態である画素３１ｅの構成例を示している。図２１は、画素３１ｅの平面図を模式的に示し、図２２は、図２１のＧ－Ｇ’方向の画素３１ｅの断面の構成例を模式的に示している。図２１及び図２２には、１つの画素３１ｅのみが図示されているが、他の画素も基本的に同様の構成を備えている。
　なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
　画素３１ｅは、画素３１ｂと比較して、電荷保持部１０４、第２転送ゲート１０５、及び、第３転送ゲート１０６が削除されている点が異なる。
　すなわち、画素３１ｅでは、ＦＤ１０７が、第５転送ゲート２１３によって転送領域２１１から転送された電荷を保持し、電圧に変換する。
　分離部２０３は、転送領域２１１の下方に配置され、フォトダイオード１０２とＦＤ１０７との間を電気的に分離する。
　画素３１ｅは、画素３１ｂと比較して、フォトダイオード１０２の受光面積を大きくすることができ、受光感度を向上させることができる。
　また、画素３１ｅにおいて、画素３１ｂ乃至画素３１ｄと同様に、フォトダイオード１０２とＦＤ１０７との間の混信を防止することができる。
　＜＜６．変形例＞＞
　以下、上述した本技術の実施の形態の変形例について説明する。
　例えば、上述した第１の実施の形態乃至第４の実施の形態を組み合わせることが可能である。例えば、第２の実施の形態又は第３の実施の形態と第４の実施の形態とを組み合わせて、画素３１ｃ又は画素３１ｄにおいて、電荷保持部１０４を省略して、フォトダイオード１０２の電荷をＦＤ１０７に転送するようにしてもよい。例えば、第２の実施の形態と第３の実施の形態とを組み合わせて、画素３１ｃにおいて、半導体基板１０１の深い位置にフォトダイオードを配置するようにしてもよい。
　また、例えば、第１転送ゲート１０３及び第４転送ゲート２１２を１つの転送ゲートにまとめ、ゲート電極１０３Ａ及びゲート電極２１２Ａを１つのゲート電極にまとめることが可能である。
　さらに、本技術は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。例えば、本技術は、１つの画素内に２以上の電荷保持部を備える場合にも適用することができる。
　また、本技術の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時に動作させる代わりに、複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用することも可能である。
　さらに、以上に示した画素３１におけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、半導体基板１０１の導電型についてもＮ型、Ｐ型のどちらでも構わない。なお、画素中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
　さらに、本技術は、ＣＭＯＳイメージセンサ以外にも、光電変換部、及び、光電変換部から転送された電荷を保持する素子を画素内に備え、グローバルシャッタ動作を行う撮像素子全般に対して適用可能である。
　＜＜７．応用例＞＞
　次に、本技術の応用例について説明する。
　＜本技術の応用例＞
　例えば、本技術は、図２３に示されるように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに応用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜電子機器への応用例＞
　図２４は、本技術を適用した電子機器の構成例を示している。
　電子機器６００は、光学系構成部６０１、駆動部６０２、撮像素子６０３、及び、信号処理部６０４を備える。
　光学系構成部６０１は、光学レンズなどから構成され、被写体の光学像を撮像素子６０３に入射させる。駆動部６０２は、撮像素子６０３の内部の駆動に関する各種のタイミング信号を生成、出力することにより撮像素子６０３の駆動を制御する。信号処理部６０４は、撮像素子６０３から出力される画像信号に対して所定の信号処理を施し、その信号処理結果に応じた処理を実行する。また、信号処理部６０４は、信号処理結果の画像信号を後段に出力して、例えば、固体メモリなどの記録媒体に記録したり、所定のネットワークを介し、所定のサーバに転送したりする。
　ここで、上述したＣＭＯＳイメージセンサ１を撮像素子６０３として用いることにより、撮影される画像の高画質化を実現することができる。
　なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　＜構成の組み合わせ例＞
　また、例えば、本技術は、以下のような構成も取ることができる。
（１）
　光電変換部と、
　電荷転送部と、
　前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、
　電荷電圧変換部と、
　第１の電荷排出部と
　を画素内に備え、
　前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である
　撮像素子。
（２）
　前記電荷転送部は、
　　前記光電変換部の電荷を蓄積する領域と極性が同じであり、前記第１の電極を用いて前記光電変換部から転送された電荷が流入する領域である転送チャネル領域と、
　　前記転送チャネル領域の電位の制御に用いられる第２の電極と、
　　前記転送チャネル領域から前記第１の転送方向への電荷の転送に用いられる第３の電極と
　を備える前記（１）に記載の撮像素子。
（３）
　前記第１の転送方向において、前記電荷転送部と前記電荷電圧変換部との間に配置され、前記第３の電極を用いて前記転送チャネル領域から転送された電荷を保持する電荷保持部と、
　前記電荷保持部から前記電荷電圧変換部への電荷の転送に用いられる第４の電極と
　を前記画素内にさらに備える前記（２）に記載の撮像素子。
（４）
　前記第３の電極を用いて、前記転送チャネル領域から前記電荷電圧変換部に電荷が転送される
　前記（２）に記載の撮像素子。
（５）
　前記電荷転送部は、
　　前記転送チャネル領域から前記第１の電荷排出部への電荷の転送に用いられる第５の電極を
　さらに備える前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
　前記第１の電荷排出部に可変の電圧が印加され、前記第１の電荷排出部に印加される電圧により、前記転送チャネル領域と前記第１の電荷排出部との間の電位障壁の電位が変動する
　前記（２）乃至（４）のいずれかに記載の撮像素子。
（７）
　第２の電荷排出部と、
　前記光電変換部から前記第２の電荷排出部への電荷の転送に用いられる第６の電極と
　を前記画素内にさらに備える前記（６）に記載の撮像素子。
（８）
　前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面と反対側の面と前記転送チャネル領域との間において、前記光電変換部と前記電荷電圧変換部との間を電気的に分離する分離部を
　さらに備える前記（２）乃至（７）のいずれかに記載の撮像素子。
（９）
　前記第１の電極と前記第２の電極が１つの電極により構成される
　前記（２）乃至（８）のいずれかに記載の撮像素子。
（１０）
　前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面である回路面と、前記光電変換部との間が所定の距離以上離れている
　前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
　前記第１の電極が、前記半導体基板の前記回路面に対して垂直な方向において、前記光電変換部と重なる位置に配置されている
　前記（１０）に記載の撮像素子。
（１２）
　撮像素子と、
　前記撮像素子から出力される信号を処理する信号処理部と
　を備え、
　前記撮像素子は、
　　光電変換部と、
　　電荷転送部と、
　　前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、
　　電荷電圧変換部と、
　　電荷排出部と
　　を画素内に備え、
　　前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である
　電子機器。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動部，　１３　水平転送部，　１４　信号処理部，　３１，３１ａ乃至３１ｅ　画素，　４１　信号処理部，　１０１　半導体基板，　１０２　フォトダイオード，　１０２Ｂ　Ｎ型層，　１０３　第１転送ゲート，　１０３Ａ　ゲート電極，　１０４　電荷保持部，　１０５　第２転送ゲート，　１０５Ａ　ゲート電極，　１０６　第３転送ゲート，　１０６Ａ　ゲート電極，　１０７　ＦＤ，　２０１　電荷転送部，　２０２　電荷排出部，　２０３　分離部，　２０４　ＤＴＩ，　２１１　転送領域，　２１２　第４転送ゲート，　２１２Ａ　ゲート電極，　２１３　第５転送ゲート，　２１３Ａ　ゲート電極，　２１４　電荷排出ゲート，　２１４Ａ　ゲート電極，　２５１　電荷転送部，　２５２　リセットゲート，　２５２Ａ　ゲート電極，　２５３　第２電荷排出部，　３０１　フォトダイオード，　３０１Ａ　Ｎ型層，　３０２　第１転送ゲート，　３０２Ａ　ゲート電極,　３０３　電荷保持部，　６００　電子機器，　６０３　撮像素子，　６０４　信号処理部

Claims (12)

  1. 　光電変換部と、
    　電荷転送部と、
    　前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、
    　電荷電圧変換部と、
    　第１の電荷排出部と
    　を画素内に備え、
    　前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である
    　撮像素子。
  2. 　前記電荷転送部は、
    　　前記光電変換部の電荷を蓄積する領域と極性が同じであり、前記第１の電極を用いて前記光電変換部から転送された電荷が流入する領域である転送チャネル領域と、
    　　前記転送チャネル領域の電位の制御に用いられる第２の電極と、
    　　前記転送チャネル領域から前記第１の転送方向への電荷の転送に用いられる第３の電極と
    　を備える請求項１に記載の撮像素子。
  3. 　前記第１の転送方向において、前記電荷転送部と前記電荷電圧変換部との間に配置され、前記第３の電極を用いて前記転送チャネル領域から転送された電荷を保持する電荷保持部と、
    　前記電荷保持部から前記電荷電圧変換部への電荷の転送に用いられる第４の電極と
    　を前記画素内にさらに備える請求項２に記載の撮像素子。
  4. 　前記第３の電極を用いて、前記転送チャネル領域から前記電荷電圧変換部に電荷が転送される
    　請求項２に記載の撮像素子。
  5. 　前記電荷転送部は、
    　　前記転送チャネル領域から前記第１の電荷排出部への電荷の転送に用いられる第５の電極を
    　さらに備える請求項２に記載の撮像素子。
  6. 　前記第１の電荷排出部に可変の電圧が印加され、前記第１の電荷排出部に印加される電圧により、前記転送チャネル領域と前記第１の電荷排出部との間の電位障壁の電位が変動する
    　請求項２に記載の撮像素子。
  7. 　第２の電荷排出部と、
    　前記光電変換部から前記第２の電荷排出部への電荷の転送に用いられる第６の電極と
    　を前記画素内にさらに備える請求項６に記載の撮像素子。
  8. 　前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面と反対側の面と前記転送チャネル領域との間において、前記光電変換部と前記電荷電圧変換部との間を電気的に分離する分離部を
    　さらに備える請求項２に記載の撮像素子。
  9. 　前記第１の電極と前記第２の電極が１つの電極により構成される
    　請求項２に記載の撮像素子。
  10. 　前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面である回路面と、前記光電変換部との間が所定の距離以上離れている
    　請求項１に記載の撮像素子。
  11. 　前記第１の電極が、前記半導体基板の前記回路面に対して垂直な方向において、前記光電変換部と重なる位置に配置されている
    　請求項１０に記載の撮像素子。
  12. 　撮像素子と、
    　前記撮像素子から出力される信号を処理する信号処理部と
    　を備え、
    　前記撮像素子は、
    　　光電変換部と、
    　　電荷転送部と、
    　　前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、
    　　電荷電圧変換部と、
    　　電荷排出部と
    　　を画素内に備え、
    　　前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である
    　電子機器。
PCT/JP2019/009269 2018-03-22 2019-03-08 撮像素子及び電子機器 Ceased WO2019181555A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201980009614.7A CN111670500B (zh) 2018-03-22 2019-03-08 摄像装置和电子设备
US16/964,669 US11528437B2 (en) 2018-03-22 2019-03-08 Imaging device and electronic equipment
KR1020207021036A KR102656724B1 (ko) 2018-03-22 2019-03-08 촬상 소자 및 전자 기기

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-053911 2018-03-22
JP2018053911A JP2019169501A (ja) 2018-03-22 2018-03-22 撮像素子及び電子機器

Publications (1)

Publication Number Publication Date
WO2019181555A1 true WO2019181555A1 (ja) 2019-09-26

Family

ID=67987123

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/009269 Ceased WO2019181555A1 (ja) 2018-03-22 2019-03-08 撮像素子及び電子機器

Country Status (5)

Country Link
US (1) US11528437B2 (ja)
JP (1) JP2019169501A (ja)
KR (1) KR102656724B1 (ja)
CN (1) CN111670500B (ja)
WO (1) WO2019181555A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12316987B2 (en) 2020-05-20 2025-05-27 Sony Semiconductor Solutions Corporation Solid-state imaging device
TWI782509B (zh) * 2020-05-27 2022-11-01 日商索尼半導體解決方案公司 固態攝像裝置、像素驅動方法及電子機器
EP3952289B1 (en) * 2020-08-06 2025-07-02 Gpixel NV Pixel and global shutter image sensor
WO2023002569A1 (ja) * 2021-07-20 2023-01-26 オリンパスメディカルシステムズ株式会社 撮像装置、内視鏡システム、コントロールユニット、および撮像方法
JP2023023218A (ja) * 2021-08-04 2023-02-16 キヤノン株式会社 光電変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003087663A (ja) * 2001-06-28 2003-03-20 Victor Co Of Japan Ltd 固体撮像装置
JP2009296574A (ja) * 2008-05-02 2009-12-17 Canon Inc 固体撮像装置
JP2013021533A (ja) * 2011-07-12 2013-01-31 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP2017076899A (ja) * 2015-10-15 2017-04-20 ソニー株式会社 固体撮像素子、および電子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4403687B2 (ja) 2002-09-18 2010-01-27 ソニー株式会社 固体撮像装置およびその駆動制御方法
JP5568880B2 (ja) * 2008-04-03 2014-08-13 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP5651976B2 (ja) * 2010-03-26 2015-01-14 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
JP5671830B2 (ja) * 2010-03-31 2015-02-18 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2011222708A (ja) * 2010-04-08 2011-11-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
TWI505453B (zh) 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
JP2014060519A (ja) * 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及びその制御方法、並びに電子機器
JP2016066766A (ja) * 2014-09-26 2016-04-28 ソニー株式会社 固体撮像装置、および電子装置
JP2016181532A (ja) * 2015-03-23 2016-10-13 ソニー株式会社 固体撮像装置、及び、電子機器
WO2016152184A1 (ja) * 2015-03-25 2016-09-29 ソニー株式会社 固体撮像装置および固体撮像装置の駆動方法
US9706142B2 (en) * 2015-09-23 2017-07-11 Semiconductor Components Industries, Llc High dynamic range and global shutter image sensor pixels having charge overflow signal detecting structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003087663A (ja) * 2001-06-28 2003-03-20 Victor Co Of Japan Ltd 固体撮像装置
JP2009296574A (ja) * 2008-05-02 2009-12-17 Canon Inc 固体撮像装置
JP2013021533A (ja) * 2011-07-12 2013-01-31 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP2017076899A (ja) * 2015-10-15 2017-04-20 ソニー株式会社 固体撮像素子、および電子装置

Also Published As

Publication number Publication date
US11528437B2 (en) 2022-12-13
CN111670500B (zh) 2024-09-13
US20210058578A1 (en) 2021-02-25
JP2019169501A (ja) 2019-10-03
CN111670500A (zh) 2020-09-15
KR102656724B1 (ko) 2024-04-12
KR20200134209A (ko) 2020-12-01

Similar Documents

Publication Publication Date Title
EP3389093B1 (en) Solid-state image sensor, imaging device, and electronic equipment
US20200092505A1 (en) Solid-state image sensor, driving method, and electronic apparatus
CN111670500B (zh) 摄像装置和电子设备
JP2017183636A (ja) 固体撮像素子、センサ装置、および電子機器
US10879285B2 (en) Solid-state image pickup device to increase an area efficiency of a silicon interface on the transistor element side and electronic apparatus
CN107408566B (zh) 固态成像设备和电子装置
JP6984687B2 (ja) 固体撮像素子、および電子装置
CN112992949B (zh) 固体摄像装置和电子设备
JP2016162917A (ja) 固体撮像素子および電子機器
JP2015023250A (ja) 固体撮像素子及びその駆動方法、並びに電子機器
WO2016158483A1 (ja) 固体撮像素子、駆動方法、および電子機器
JP2014187270A (ja) 固体撮像装置およびその製造方法、並びに電子機器
JP4720434B2 (ja) 固体撮像装置
JP7126826B2 (ja) 固体撮像素子および固体撮像素子の製造方法、並びに電子機器
JP4720402B2 (ja) 固体撮像装置
WO2017090455A1 (ja) 半導体装置、製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19770282

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19770282

Country of ref document: EP

Kind code of ref document: A1