WO2019061166A1 - SYSTEM ASSEMBLY IN HOUSING SIX SIDES - Google Patents

Abstract

An apparatus includes an IC housing having a first surface, a second surface opposed to the first surface, and at least four side walls extending orthogonally from a perimeter of the first surface to a perimeter of the second surface. , and at least one electronic device disposed on at least one of the four side walls.

Description

SIX-SIDED SYSTEM-IN-PACKAGE ASSEMBLY BACKGROUND

In current system in package (SIP) architectures, silicon dies or chips bearing integrated circuits (ICs) are attached to a package substrate and embedded into an organic or inorganic mold or layers of build-up film. Most SIP packages are assembled by attaching silicon dies and surface mount passive devices to the top side of the package substrate by wire bonding or solder bump flip-chip methods. With increasing demand for higher levels of chip integration in decreasing package footprints, vertical three-dimensional (3D) integration of silicon dies has become more commonplace for processor packages to reduce x-y package footprints. Discrete passive components such as surface mount capacitors, resistors, inductors and crystals are commonly included along with silicon-borne integrated circuits on the package substrate. These external components may serve as timing RC networks, RLC filters, clocks, to mention a few examples.

However, the constraints on the x-y package footprint impacts the number of discrete passive components that can be attached to a substrate package. In some implementations, components and dies may be attached to both substrate top side and bottom side to save space. Moreover, in molded packages, some IC dies and discrete surface mount components are not compatible with mold materials and/or molding temperatures. Materials incompatibility can result in delamination of the mold material around the surface mount component. Molding temperatures can cause solder reflow for low temperature solder pastes used to attach temperature-sensitive devices, resulting in solder bridges between leads or pins.

BRIEF DESCRIPTION OF THE DRAWINGS

The embodiments of the disclosure will be understood more fully from the detailed description given below and from the accompanying drawings of various embodiments of the disclosure, which, however, should not be taken to limit the disclosure to the specific embodiments, but are for explanation and understanding only.

Fig. 1A illustrates a profile view of a six-sided SIP package having a top portion extending over all four sidewalls, according to some embodiments of the disclosure.

Fig. 1B illustrates an interior view of a six-sided SIP package, exposing the substrate and internally mounted devices, according to some embodiments of the disclosure.

Fig. 1C illustrates a plan view of a six-sided SIP package from the bottom side, according to some embodiments of the disclosure.

Fig. 2A illustrates a profile view of a six-sided SIP package having a top portion extending over two sidewalls, according to some embodiments of the disclosure.

Fig. 2B illustrates a plan view of a six-sided SIP package 200 from the bottom side, according to some embodiments of the disclosure

Fig. 3A illustrates a profile view of a six-sided SIP package having a top portion planar with all four sidewalls, according to some embodiments of the disclosure.

Fig. 3B illustrates a plan view of a six-sided SIP package having a top portion planar with all four sidewalls according to some embodiments of the disclosure.

Fig. 4A illustrates a top view of an unencapsulated SIP package comprising a flat substrate, according to some embodiments of the disclosure.

Fig. 4B illustrates a plan view of an unencapsulated SIP package comprising a build-up layer substrate, according to some embodiments of the disclosure.

Fig. 5 illustrates a cross sectional view of a SIP package, showing build-up substrate vertical metallization, according to some embodiments of the disclosure.

Figs. 6A-6I illustrate a method for fabricating a six-sided SIP package, according to some embodiments of the disclosure.

Fig. 7 illustrates a package with a SCSP package comprising a six-sided surface mount package, connecting multiple dies as part of a system-on-chip (SoC) package in an implementation of a computing device, according to some embodiments of the disclosure.

DETAILED DESCRIPTION

An approach is taken in this disclosure for overcoming some of the concerns pointed out above by novel six-sided SIP package architecture. Herein described are six-sided package architectures and methods of making, where components are mounted on the external package sidewalls. In this approach, devices are mounted on the four sidewalls, as well as the top side and bottom side of a SIP substrate. In this manner, both ICs and discrete components may be distributed in a 3D package layout, reducing package footprint while increasing package complexity.

For vertical connectivity, the edges of the package substrate are extended vertically to introduce metallization to package sidewalls for solder pads on the sidewalls, and connect the vertical metallization to conventional metallization in the horizontal layers in the package substrate. In some embodiments, a cavity is made in a coreless package to produce sidewalls carrying metal layers. In other embodiments, vertically raised metal layers  are made from deposition of metal pads on a package substrate core, and vertically raised from the level of the substrate. The metallization may be patterned for attachment of two terminal devices, such as a capacitor or a resistor, or for multi-lead devices such as a DIP IC package.

According to some embodiments, after vertical metallization, components are attached on the horizontal (x-y) plane of the package substrate. In some embodiments, components are attached to the topside of the package substrate. In other embodiments, components are attached to both the topside and the bottom side of the package substrate.Components mounted on the topside of the substrate are encapsulated in dielectric molding material to seal the package and internally mounted components (on the topside of the substrate) . Surface-mounted components may be bare silicon IC dies or IC packages, where the die is encapsulated in a plastic mold. Passive surface mount components may be ceramic capacitors and resistors.

In some IC package manufacturing procedures, a dielectric melt (e.g., epoxy mold compound, EMC) is flowed over the internal components (i.e., those mounted on the topside of the package substrate) at high temperatures. For example, the dielectric melt may be applied at 170℃, with a curing or post molding step at 125℃ for 30 minutes. In some cases, a final curing step may follow the pre-curing step at 175℃ for 90 minutes. Molding temperatures and post mold curing temperatures may exceed the temperature ratings of some components, or induce thermal stresses within them, resulting in warpage of the component. Tolerance of warpage may vary for different components.

For example, a thin crystal may crack under warpage conditions that are tolerated by silicon IC dies or other discrete components. Ceramic surface mount components may also be subject to thermal-stress induced cracking. In addition, differences in the coefficients of thermal expansion (CTE) of the mold material (e.g., epoxy molding compound, EMC) may result in delamination of the mold material from the component. One consequence of delamination of the mold compound from IC components with small lead pitch is solder bridging between leads during subsequent solder reflow cycles.

High solder reflow temperatures, which may range up to 220℃, may not be tolerated by some components. Sensitive components may be excluded from packaging as they cannot be subject to high reflow temperatures, thus restricting the choice of components. In some cases, solder reflow may cause moisture-induced cracking of the component package,  due to vaporization of moisture that had diffused within the package mold compound during the encapsulation process.

Mounting of devices externally on the four sidewalls of the package eliminates the issues of thermally induced stresses for sensitive and materially incompatible devices, and removes the restriction for use of encapsulation-compatible components only. Devices mounted externally are not encapsulated, and therefore not subject to molding temperatures and associated thermal and mechanical stresses. Other technical effects will be evident from the various embodiments and figures.

In the following description, numerous details are discussed to provide a more thorough explanation of embodiments of the present disclosure. It will be apparent, however, to one skilled in the art, that embodiments of the present disclosure may be practiced without these specific details. In other instances, well-known structures and devices are shown in block diagram form, rather than in detail, in order to avoid obscuring embodiments of the present disclosure.

Note that in the corresponding drawings of the embodiments, signals are represented with lines. Some lines may be thicker, to indicate more constituent signal paths, and/or have arrows at one or more ends, to indicate primary information flow direction. Such indications are not intended to be limiting. Rather, the lines are used in connection with one or more exemplary embodiments to facilitate easier understanding of a circuit or a logical unit. Any represented signal, as dictated by design needs or preferences, may actually comprise one or more signals that may travel in either direction and may be implemented with any suitable type of signal scheme.

“Bond pad” is a term referring to electrical bond pads in association with test points or external electrical connections of an integrated circuit. Related industry terms are “bond pad” and “bump” . “Solder bump” or “bump” is a ball of solder bonded to a bond pad for further assembly of the die into packages by use of surface mount technology, or for wire bonding.

An associated term is “terminal” , having the meaning that it is a receiving contact for power or other electrical signals. For the purposes of this disclosure, “terminal” indicates a signal or power sink, and is coupled to a signal or power entry point of an integrated circuit. A terminal may be a bond pad for wire bonding or solder bump attachment. 

Throughout the specification, and in the claims, the term "connected" means a direct connection, such as electrical, mechanical, or magnetic connection between the things that are connected, without any intermediary devices.

The term "coupled" means a direct or indirect connection, such as a direct electrical, mechanical, or magnetic connection between the things that are connected or an indirect connection, through one or more passive or active intermediary devices.

The term "circuit" or “module” may refer to one or more passive and/or active components that are arranged to cooperate with one another to provide a desired function.

The term "signal" may refer to at least one current signal, voltage signal, magnetic signal, or data/clock signal. The meaning of "a, " "an, " and "the" include plural references. The meaning of "in" includes "in" and "on. "

The vertical orientation is in the z-direction and it is understood that recitations of ” top” , “bottom” , “above” and “below” refer to relative positions in the z-dimension with the usual meaning. However, it is understood that embodiments are not necessarily limited to the orientations or configurations illustrated in the figure.

The terms “substantially, ” “close, ” “approximately, ” “near, ” and “about, ” generally refer to being within +/-10％of a target value (unless specifically specified) .

Unless otherwise specified the use of the ordinal adjectives “first, ” “second, ” and “third, ” etc., to describe a common object, merely indicate that different instances of like objects are being referred to, and are not intended to imply that the objects so described must be in a given sequence, either temporally, spatially, in ranking or in any other manner.

For the purposes of the present disclosure, phrases “A and/or B” and “A or B” mean (A) , (B) , or (A and B) . For the purposes of the present disclosure, the phrase “A, B, and/or C” means (A) , (B) , (C) , (A and B) , (A and C) , (B and C) , or (A, B and C) .

Views labeled “cross-sectional” , “profile” and “plan” correspond to a orthogonal planes within a cartesian coordinate system. Thus, cross-sectional and profile views are taken in the x-z plane, and plan views are taken in the x-y plane. Typically, profile views in the x-z plane are cross-sectional views. Drawings are labeled with axes to indicate the orientation of the figure.

Fig. 1A illustrates a profile view of six-sided SIP package 100 having a top portion extending over all four sidewalls, according to some embodiments of the disclosure.

In the profile view of Fig. 1A, SIP package 100 comprises a molded encapsulation material having an upper portion 101 and a lower portion 102. Sidewalls 103 are the lateral extents of lower portion 102 of the package encapsulation. In some embodiments, the encapsulation material comprises an epoxy material, such as, but not limited to, epoxy molding compound (EMC) . Bottom surface 104 is the underside of an embedded substrate (not shown) . In some embodiments, bonding pads 105 are disposed on  sidewalls 103 and bottom surface 104. Bonding pads 105 comprise conductive materials such as, but not limited to, copper, aluminum, silver, gold, and alloys thereof. In some embodiments, vertical bonding pads 105 are planar with sidewalls 103. In some embodiments,  external devices  106 and 107 may be mounted on package sidewalls 103 and bottom surface 104 by solder-bonding to bonding pads 103, forming solder joints 108.  External devices  106 and 107 may be active and/or passive devices, such as, but not limited to integrated circuits, diodes, capacitors, resistors and inductors.

It is understood that  external devices  106 and 107 are mounted on the external surfaces of SIP package 100, such as the four sidewalls 103 and bottom surface 104, according to some embodiments.  External devices  106 and 107 may be coupled to internally mounted integrated circuits (ICs) embedded within SIP package 100, and serve as voltage regulators, level shifters, RC timing networks, current limiting resistors, bypass capacitors, or external clock crystals, to name a few functions, for internally mounted ICs (not shown) . In some embodiments, bottom surface 104 of SIP package 100 serves as a fifth side of SIP package 100 for mounting external devices, such as external device 107. In some embodiments, external device 107 is bonded to pads disposed on the bottom surface of the embedded substrate (not shown) . Top portion 101 of SIP package 100 comprises top surface 109, and is contiguous with lower portion 102. In some embodiments top portion 101 extends over two or more sidewalls 103.

Fig. 1B illustrates an interior view of SIP package 100, exposing the substrate and internally mounted devices, according to some embodiments of the disclosure.

The section view of Fig. 1B shows internal devices 110 mounted on the top surface 112 of substrate 111. Together with for sidewalls 103 and bottom surface 104, top surface 112 of substrate 111 serves as a sixth bonding side of SIP package 100. It is understood that internal devices 110 and substrate 111 are embedded in encapsulation material. However, in Fig. 1B, the encapsulation material is not shown to expose internal structure of SIP package 100. The sectional cut is taken along section line A-A’, shown in the plan view of Fig. 1C, and removes one face of SIP package 100 to create the interior view. Device 107 is mounted on the bottom surface 104 of substrate 111. In some embodiments, substrate 111 is an epoxy or Bakelite printed circuit board with vias connecting traces on both sides. In some embodiments, substrate 111 comprises a buildup layer, having alternating dielectric laminate sheets carrying conductive traces and pads in metallized layers.

In some embodiments, internal devices 110 are surface mount ICs. In some embodiments, internal devices 110 are bare silicon dies bearing ICs. In some embodiments,  internal devices 110 are packaged ICs, comprising an organic encapsulation material, such as an epoxy molding compound. Internal devices 110 may be, but not limited to, processors, memory chip sets, field-programmable logic gates, analog ICs, etc. In some embodiments, solder bumps 115 are bonded to bond pads on ICs for flip-chip package assembly. In some embodiments, internal devices 110 are wire bonded to substrate 111.

Vertical bond pads 105 are part of sidewalls 104, according to some embodiments, and are coupled to other vertical bond pads 105 and internal bonding pads for mounting of internal devices, described below. In some embodiments, external surfaces of vertical traces 112 form bonding pads 105 (Fig. 1A) . Vertical bond pads 105 comprise conductive materials, such as, but not limited to, copper, aluminum, silver, gold, or alloys thereof. The dashed lines represent outlines of sidewall devices mounted on the exterior surface of a rear-facing sidewall, opposite to sidewall 103c. Horizontal metallization 114 is disposed on substrate top surface 112, and provides trace routing and solder pads for mounting of internal devices 110. Horizontal metallization 114 comprises materials, such as, but not limited to, copper, aluminum, silver gold, or alloys thereof. In some embodiments, vertical bond pads 105 are interconnected with horizontal metallization 114, and coupled to internal devices 110. In some embodiments, internal devices 110 are bonded to bond pads that are part of horizontal metallization 114 by solder bumps 115. Horizontal metallization 114 is coupled to vertical bond pads 113. In some embodiments, horizontal metallization 114 traces are joined to vertical bond pads 105 at right angle junctions along edges of substrate 111.

Fig. 1C illustrates a plan view of six-sided SIP package 100 from the bottom side, according to some embodiments of the disclosure.

In Fig. 1C, bottom surface 104 of substrate 111 is shown having external device 107 mounted in the center of substrate 111, amid an array of solder bumps 116. External devices  106a, 106b, 106c and 106d are mounted on four sidewalls 103 by solder joints 108. In some embodiments, vertical bond pads 105 are planar with sidewalls 103. In some embodiments,  external devices  106a and 106b are multi-pin IC packages, as shown in Fig. 1C. In some embodiments,  external devices  106c, 106d, 106e and 106f are two-terminal devices, such as surface mount resistors or capacitors, as shown in Fig. 1C. In some embodiments, upper portion 101 of SIP package 100 extends over all four sidewalls 103. In some embodiments, upper portion 101 extends over two parallel sidewalls 103 and planar with two parallel sidewalls 103. In some embodiments, upper portion 101 is planar with all four sidewalls 103. Section line A-A’is displayed to show the positon of the x-z sectional cut  of SIP package 100 displayed in Fig. 1B. The z-direction extends above and below the plane of Fig. 1C.

In implementations, SIP package 100 may be attached to a printed circuit board, such as a computer mother board, or other external circuitry. In some embodiments, solder bumps 116 are bonded to bond pads on bottom surface 104 arranged in a grid to form a ball grid array, facilitating circuit board assembly with SIP package 100. In some embodiments, SIP package 100 comprises lead pins extending from sidewalls 103 to form, for example, a quad flat package, for mounting to printed circuit boards.

Fig. 2A illustrates a profile view of six-sided SIP package 200 having a top portion extending over two sidewalls, according to some embodiments of the disclosure.

In Fig. 2A, SIP package 200 comprises a molded encapsulation material having an upper portion 101 and a lower portion 102.  Sidewalls  103a, 103b and 103c (and 103d in Fig. 2B) are the lateral extents of lower portion 102. In the illustrated embodiment shown in Fig. 2A, top portion 101 of SIP package 200 extends over sidewalls 103a and 103b, and is planar with  sidewall  103c and 103d (shown in Fig. 2B) . In some embodiments, upper portion 101 and lower portion 102 are contiguous parts of a molded encapsulation material, such as, but not limited to, epoxy molding compound.  External devices  106b, 106d, 106e and 106f are shown bonded to vertical bond pads 105 on sidewalls 103a, 103b and 103c by solder joints 108. External device 107 is bonded to bottom surface 104. The four sidewalls 106a-106d and bottom surface 104 present five sides for attaching external devices.

In some embodiments, the internal arrangement of SIP package 200 is similar to the embodiment illustrated in Fig. 1B. Internal devices are bonded to a substrate and embedded in encapsulation material, according to some embodiments. In some embodiments, SIP package 200 has the same internal arrangement as shown in Fig. 1B.

Fig. 2B illustrates a plan view of six-sided SIP package 200 from the bottom side, according to some embodiments of the disclosure.

In Fig. 2B, top portion 101 is planar with  sidewalls  103c and 103d, and extends over sidewalls 103a and 103b. The geometry of top portion 101 in the illustrated embodiment is a consequence of the package fabrication process, described in detail below. Sidewalls 103a-103d comprise bonding pads, such as vertical bond pads 105 in Fig. 2A, for attachment of  external devices  106a, 106b, 106c, 106d, 106e and 106f. In some embodiments, external devices are multi-pin IC packages, such as digital and analog IC packages, as illustrated by  external devices  106a and 106b.

In some embodiments, external devices are two-terminal passive devices, such as, but not limited to, diodes, resistors, capacitors and inductors, as illustrated by external devices 106c-106f and 107. In some embodiments, external devices 106a-106f are coupled to internal devices (e.g., 110 in Fig. 1B) through conductive traces (e.g., vertical traces 113 and horizontal bond pads 114 in Fig. 1B) embedded within sidewalls 103a-103d, and on substrate 111 (top surface 112, Fig. 1B) . In some embodiments, external device 107, shown mounted on bottom surface 104 of substrate 111, is coupled to internal devices through structures such as vias extending through or embedded within substrate 111.

Fig. 3A illustrates a profile view of six-sided SIP package 300 having a top portion planar with all four sidewalls, according to some embodiments of the disclosure.

In Fig. 3A, SIP package 300 comprises a molded encapsulation material having upper portion 101 planar with sidewalls 103a, 103b and 103c (and 103d in Fig. 3B) , which are the lateral extents of lower portion 102. In some embodiments, sidewalls 103a, 103b and 103c (and 103d seen in Fig. 3B) extend from bottom surface 104 to top surface 109. In some embodiments, upper portion 101 is contiguous with lower portion 102. In some embodiments, lower portion 102 comprises a substrate that is substantially the same as that shown in Fig. 1B for SIP package 100. The substrate is described above for Fig. 1B. In some embodiments, the internal layout of SIP package 300 is substantially the same as that of SIP package 100, shown in Fig. 1B.

The extended sidewalls 103a-d due to the planarity of top portion 101 with lower portion 102 vertically extends attachment areas for additional external devices. In some embodiments, extended  vertical bond pads  117 and 118 extend along sidewall 103c to upper portion 101, in contrast to bond pads 105 that remain in lower portion 102, according to some embodiments. The extension of  vertical bond pads  117 and 118 to upper portion 101 permits stack mounting of one or more additional external devices, such as  external devices  106g, 106h and 106i, on upper portions of sidewalls 103a-103d. In the illustrated embodiment shown in Fig 3A,  external devices  106g and 106h are mounted along the upper portion of sidewall 103c (in upper portion 101) , and are coupled to pins of external device 106b through vertical bond pads 105.  External devices  106g and 106h may be coupling capacitors or resistors. External device 106i is bonded in parallel with external device 106d on vertical traces 117.  External devices  106d and 106i may be a resistor and a capacitor, respectively, and form a parallel RC network. In some embodiments,  vertical bonding pads  117 and 118 extend from bottom surface 104 to top surface 109. Additional external devices, such as  106gm  106h and 106i, may be electrically coupled to circuitry within SIP package 300  through coupling of  vertical traces  117 and 118 with internal horizontal traces, such as horizontal bond pads 114 and horizontal traces 115 in Fig. 1B.

Fig. 3B illustrates a plan view of six-sided SIP package 300 having a top portion planar with all four sidewalls according to some embodiments of the disclosure.

In Fig. 3B, SIP package 300 is viewed from bottom surface 104.  Sidewalls  103a, 103b, 103c and 103d are the full lateral extents of SIP package 300, as upper portion 101 is planar with lower portion 102 (Fig. 3A) and does not overhang lower portion 102.  External devices  106a, 106b, 106c, 106d, 106e and 106f are bonded to sidewalls 103a-103d by solder joints 108. Solder bumps 116 are arranged into grid arrays for mounting SIP package 300 onto a printed circuit board or another package substrate.

Fig. 4A illustrates a top view of unencapsulated SIP package 400a comprising a flat substrate, according to some embodiments of the disclosure.

In Fig. 4A, a top view of SIP package 400a shows internal devices 110 mounted on substrate top surface 112. The encapsulation material is not shown. Vertical traces 113, viewed end-on, extend vertically from substrate top surface 112 to an elevation above substrate top surface 112. Vertical bond pads 105 appear as free-standing structures in Fig. 4, but it is understood that they are embedded in dielectric encapsulation material, according to some embodiments. In some embodiments, vertical bond pads 105 are embedded in package sidewalls (sidewalls 103a-103d not shown in Fig. 4A) . Multi-terminal  external devices  106a and 106b, as well as two-terminal external devices 106c-106f are bonded to groups of closely spaced vertical bond pads 105 extending from substrate 111 and arranged in parallel, having a spacing substantially equal to that of the bump pitch or terminal spacing of the external device. Vertical bond pads 105 may be contiguous with a network of horizontal traces 115 extending over substrate top surface 112. In some embodiments, interconnections are made between external devices 106a-106f and internal devices 110 by liaison of horizontal traces 115 carrying signals between devices.

Fig. 4B illustrates a plan view of unencapsulated SIP package substrate 400b, comprising a build-up layer, according to some embodiments of the disclosure.

In some embodiments, substrate 111 is a build-up layer structure comprising alternating metal and dielectric layers. In Fig. 4B, sidewalls 401a, 401b, 401c and 401d surround cavity 402. Horizontal metallization 114 extends over cavity floor 403. Internal devices 110 are bonded to bond pads 117 disposed on cavity floor 403. Vertical bond pads 105 are stacks of interconnected metal layers extending from cavity floor 403 within sidewalls 401a-401d, and are interconnected with horizontal metallization 114 at right angle  junctions at the corners between the bases of sidewalls 401a-401d and the edges of cavity floor 403.

In some embodiments, substrate 111 is a cavity floor 403 comprises a circuit board. In some embodiments, substrate 111 is a coreless build-up layer structure. Cavity floor 403 comprises one or more layers of alternating metallization and dielectric. In some embodiments, sidewalls 401a-401d comprise vias interconnecting alternating metal layers to form vertical bonding pads 113.

Fig. 5 illustrates a cross sectional view of SIP package 500, showing build-up substrate vertical metallization, according to some embodiments of the disclosure.

In Fig. 5, SIP package 500 comprises build-up substrate 501. In some embodiments, build-up substrate 501 comprises sidewalls 502 comprising alternating conductive and dielectric layers. Conductive layers are arranged within sidewalls 502in a stack of metal layers 503 interconnected by vias 504. Metal layers 503 extend to the external faces of sidewalls 502, presenting vertical bonding surfaces for mounting of external devices 106. In some embodiments, the stack of vias 504 couples metal layers 503 to horizontal metallization 114, allowing interconnection between external devices 106 and internal device 110.

Portion 101 covers cavity 402 in substrate 501. In some embodiments, portion 101 comprises encapsulation material, such as, but not limited to, epoxy molding compound. In some embodiments, portion 101 comprises layers of dielectric laminate film, such as, but not limited to, Anjinomoto Build-up Film (ABF) . Within cavity 402, internal devices 110 are bonded to bond pads that are part of horizontal metallization 114, disposed on cavity bottom 403. In some embodiments, cavity 402 is filled with encapsulation material. In some embodiments, cavity 402 is unfilled. In some embodiments, substrate bottom 403 comprises layers of dielectric laminate film. In some cases, substrate bottom 403 comprises a rigid resin sheet, such as a printed circuit board. In some embodiments, substrate bottom 403 comprises vias that interconnect horizontal metallization 114 with solder bumps 116.

Figs. 6A-6I illustrate a method for fabricating a six-sided SIP package, according to some embodiments of the disclosure.

Fig 6A illustrates a profile view of package wafer 600 comprising vertical bond pads 113 grown along the edges of dielectric carrier 601. Dielectric carrier 601 comprises materials such as, but not limited to, epoxy resins, silicon, glass, fuse silica, and aluminum oxide. In the illustrated embodiment, substrate wafer 601 is in a pre-singulated stage, where dielectric carrier 601 carries multiple individual package substrates 111 that will  be singlulated in a later operation. In some embodiments, package substrate wafer 600 comprises a dielectric carrier 601 and a patterned metallization layer over the carrier. The metallization layer comprise materials such as, but is not limited to, a layer of copper and copper alloys, aluminum and alloys of aluminum, silver, gold and conductive polymers, .

The metallization layer may be patterned by photolithographic techniques to provide plating pads for deposition of vertical metallization 602, which will be formed into vertical bond pads 105 in subsequent operations, as described below. Methods for producing vertical metallization 602 include, but not limited to, galvanic electroplating and electroless deposition of metal columns or mesas. In some embodiments, vertical metallization 602 is deposited into mold openings, forming high-aspect ratio structures, where the structures have a z-height greater than the width. Vertical metallization 602 may comprise conductive materials such as, but not limited to, copper, copper alloys, silver, gold, and alloys thereof, and conductive polymers. Electroless deposition of vertical metallization 602 may be performed on regions of bare surface of dielectric carrier 601. The z-height of vertical metallization 602 may range from 100 microns to over 2000 microns (2mm) the thickness of the final package. In some embodiments, vertical metallization 602 is deposited into cavities formed in molded encapsulation material, forming rectangular vias.

In some embodiments, a horizontal metallization layer over dielectric carrier 601 is patterned to form a network of conductive traces and bond pads, (e.g., horizontal metallization 114 in Figs. 4A and 4B) , for interconnections with internal devices 110 (e.g., Fig. 4A) . After growth of vertical metallization 602, bare silicon dies, packaged ICs, and discrete devices, may be solder bonded to patterned bond pads on dielectric carrier 601, according to some embodiments. In some embodiments, internal devices have solder bumps and are bonded by flip chip methods. In some embodiments, solder paste is printed onto the patterned bond pads on dielectric carrier 601, and internal devices are bonded by solder reflow techniques. In other embodiments, internal devices are bonded by adhesive conductive film.

Fig. 6B illustrates a profile view of package wafer 600 encapsulated in package encapsulation 603, according to some embodiments of the disclosure.

Package encapsulation 603 comprises materials such as, but not limited to, epoxy molding compound, an epoxy compound mixed with silica filler. In some embodiments, pre-formed package encapsulation material is poured into the mold and flowed in the liquid state over package wafer 600 contained in a mold. In some embodiments, the temperature of the liquid encapsulation material is initially 170℃ or higher to reduce the  viscosity of the encapsulation material enough to allow the encapsulation material to flow freely and conformally cover non-planar features on the surface of dielectric carrier 601, such as internal devices (e.g., 110 in Fig. 4A) , and vertical metallization 602.

Subsequent to pouring of liquid encapsulation material, the temperature is lowered below the glass transition temperature T_g to approximately 120℃ for up to 90 minutes for curing the liquid encapsulation material, resulting in the solidification of the encapsulation material within the mold to form package encapsulation 603. In some embodiments, internal devices and vertical bond pads 105, as well as dielectric carrier 601, are embedded in package encapsulation 603. In some embodiments, package encapsulation 603 extends above the z-height of vertical metallization 602.

Fig. 6C illustrates a plan view of package wafer 600, showing the layout for four packages, according to some embodiments of the disclosure.

In Fig. 6C, vertical and horizontal dashed lines delineate the individual package substrates 111. Vertical bond pads 105 are around the edges of individual substrates 111. The dashed rectangle surrounding dielectric carrier 601 indicates the lateral extents of package encapsulation 603, not shown for clarity. Vertical and horizontal dashed lines also indicate dicing cut lines and positions of package sidewalls after singulation. In some embodiments, dicing cuts are made with a single pass of a dicing saw blade cutting through the thickness of package encapsulation 603, completely separating individual packages. Resulting sidewalls have upper portions and lower portion that are planar. In some embodiments, dicing cuts are made with two saw blade passes. In some embodiments, the two dicing cuts are made by a step-T cut process, comprising a wide first cut made partially through package encapsulation 603, and a narrow second cut made through the total thickness of the package (package substrate 601 and package encapsulation 603) , fully separating adjacent packages. In some embodiments, dicing cuts are made with a laser wafer cutting tool. In some embodiments, the step-T cut creates an upper portion of sidewalls (e.g., upper portion 101 in Figs. 1A-1C and 2A) overhanging a recessed lower portion (e.g., lower portion 102 in Figs. 1A-1C and 2A) . Cutting between adjacent package substrates 111 removes a portion of vertical metallization 602 between the dashed lines, and exposes surfaces for vertical bond pads 105 that are planarized with package sidewalls 103c (and 103d, Fig. 4A) .

In some embodiments, the first cut of a step-T cut is made between the dashed lines that delineate the edges of package substrates 111. In some embodiments, the width of the first cut extends to the dashed lines.

Fig. 6D illustrates a profile view of a partially singulated package wafer 600, according to some embodiments of the disclosure.

In Fig. 6D, strips of package substrate 600 are shown separated by dicing along the x-dimension. In the illustrated embodiment, package wafer 600 has been cut along the x-direction to separate strips of package substrates 111. Surfaces of package encapsulation 603 resulting from the singulation cutting process form sidewall 103c and opposing sidewall 103d (see Fig. 6E) . In some embodiments, the width of the cut (single pass cut or step-T cut) creates external surfaces of vertical bond pads 105 that are planar with the sidewall 103c (and sidewall 103d, see Fig. 6E) of package encapsulation 603.

In some embodiments, the depth of the cut is at least the z-height of package wafer 600, producing a cut having a kerf that is substantially the blade width. In the illustrated embodiment, sidewall 103c created by the cut is planar from bottom dielectric carrier 601 to top surface 109 of package encapsulation 603. In some embodiments, sidewall 103c is the sidewall of a recessed lower portion (e.g. 102 in Fig. 1A) , below an overhanging upper portion (e.g., 101 in Fig. 1A) of SIP package 100. Package wafer 601 may be oriented above or below package encapsulation 602. In some embodiments, the depth of the cut is less than the z-height of package wafer 600. Where the depth of the cut is less than the z-height of the package wafer 600, a step-T cut, comprising a first wide partial cut and a second narrow through cut, is made from the bottom of package wafer 600, through package wafer 601 and partially through package encapsulation 603. In some embodiments, a first cut depth extends from bottom surface 104 to at least the z-height of vertical bond pads 105, planarizing the vertical bond pads 105 with the cut surfaces of package encapsulation 603 to accommodate bonding of external devices to sidewalls. In some embodiments, the second narrow cut of the step-T cut bisects the kerf of the first cut.

Still referring to Fig. 6D, in some embodiments,  external devices  106b and 106d are mounted on vertical bond pads 105 planarized with sidewall 103c, and sidewall 103d (not shown) , of partially singulated wafer 600. In some embodiments, external device 107 is bonded to bottom surface 104 of carrier dielectric 601. In some embodiments,  external devices  106b and 106d are solder bonded to vertical bond pads 105 on sidewall. In some embodiments, solder paste is applied to vertical bond pads 105. Advantageously, devices that are sensitive to high temperatures, as well as thermal and mechanical stresses encountered during encapsulation, may be externally mounted outside of package encapsulation 603. In some embodiments, solder paste melt temperature for bonding temperature-sensitive external devices to vertical bond pads 105 is lower than that employed for bonding internal devices.

Fig. 6E is a plan view of a partially singulated package wafer 600, where strips of package substrate 600 are separated by dicing along the x-dimension, according to some embodiments of the disclosure.

In Fig. 6E, vertical bond pads 105 are disposed on edges of dielectric carrier 601 corresponding to sidewalls 103c and 103d. Vertical bond pads 105 are the remaining portions of vertical metallization 602 after the horizontal dicing cut. Along the x-direction, vertical metallization 602 bridges between adjacent package substrates.  External devices  106a, 106b, 106c and 106d may be mounted by a pick-and-place technique. In some embodiments, package strips are rotated by 90° from the horizontal plane (x-y) to position sidewalls for external device mounting on  sidewalls  103c and 103d.

Fig. 6F illustrates a profile view of a partially singulated package wafer 600, where strips of package substrate 600 are partially separated by a first cut of a step-T cut in the y-dimension, according to some embodiments of the disclosure.

In Fig. 6F, vertical bond pads 105 are formed along the vertical edges of package substrates 111 by a first cut of a step-T cut, forming sidewalls 103a and 103b, according to some embodiments. In some embodiments, a straight-through cut is made through package encapsulation 603. In some embodiments, the cut removes the central portion of vertical metallization columns, leaving remaining portions embedded in encapsulation material. The embedded remaining portions form vertical bond pads 105.

External devices  106b and 106d are bonded to vertical bond pads 105 on sidewall 103c. External device 107 is mounted on bottom surface 104 of package substrate 111.

Fig. 6G illustrates a plan view of a partially singulated package wafer 600, where strips of package substrate 600 are partially separated by a first cut of a step-T cut in the y-dimension, according to some embodiments of the disclosure.

In Fig. 6G, partially separated adjacent package substrates 111 are shown with upper portion 101 of package encapsulation intact. In some embodiments,  external devices  106a, 106b, 106c, and 106d are shown bonded to vertical bond pads 105 on  sidewalls  103c and 103d.  Sidewalls  103a and 103b are on the vertical edges of package substrates 111. In some embodiments, internal devices 110 are coupled to each other and to external devices through horizontal metallization 114.

Fig. 6H illustrates a profile view of a completely singlulated package wafer 600 into individual SIP packages 100, according to some embodiments of the disclosure.

In Fig. 6H, complete separation of SIP packages 100 results from a second cut of a step-T sawing process, separating upper portion 101 of each package. Upper portion 101 overhangs recessed sidewalls 103a and 103b along the y-dimension, formed during the first cut of the step-T sawing process, which is a partial cut, according to some embodiments.

External devices  106e and 106f are mounted on sidewalls 103a and 103b, respectively. External device 107 is mounted on bottom surface 104 of package substrates 111.

Fig. 6I illustrates a plan view of completely singulated pack wafer 600 into individual SIP packages 100, according to some embodiments of the disclosure.

In Fig. 6I, SIP packages 100 include  external devices  106a, 106b, 106c, 106d, 106e and 106f, mounted on all four  sidewalls  103a, 103b, 103c and 103d. Together with internal devices 110 mounted on the top side of package substrate 111, and external device 107, mounted on bottom side 104 of package substrate 111, SIP packages 100 include six sides for device attachment.

Fig. 7 illustrates a package with a SCSP package comprising a six-sided SIP package, (eg., 100 in Fig. 1A) , connecting multiple dies as part of a system-on-chip (SoC) package in an implementation of computing device 700, according to some embodiments of the disclosure.

Fig. 7 illustrates a block diagram of an embodiment of a mobile device in which flat surface interface connectors could be used. In some embodiments, computing device 700 represents a mobile computing device, such as a computing tablet, a mobile phone or smart-phone, a wireless-enabled e-reader, or other wireless mobile device. It will be understood that certain components are shown generally, and not all components of such a device are shown in computing device 700.

In some embodiments, computing device 700 includes a first processor 710. The various embodiments of the present disclosure may also comprise a network interface within 770 such as a wireless interface so that a system embodiment may be incorporated into a wireless device, for example, cell phone or personal digital assistant.

In one embodiment, processor 710 can include one or more physical devices, such as microprocessors, application processors, microcontrollers, programmable logic devices, or other processing means. The processing operations performed by processor 710 include the execution of an operating platform or operating system on which applications and/or device functions are executed. The processing operations include operations related to I/O (input/output) with a human user or with other devices, operations related to power  management, and/or operations related to connecting the computing device 700 to another device. The processing operations may also include operations related to audio I/O and/or display I/O.

In one embodiment, computing device 700 includes audio subsystem 720, which represents hardware (e.g., audio hardware and audio circuits) and software (e.g., drivers, codecs) components associated with providing audio functions to the computing device. Audio functions can include speaker and/or headphone output, as well as microphone input. Devices for such functions can be integrated into computing device 700, or connected to the computing device 700. In one embodiment, a user interacts with the computing device 700 by providing audio commands that are received and processed by processor 710.

Display subsystem 730 represents hardware (e.g., display devices) and software (e.g., drivers) components that provide a visual and/or tactile display for a user to interact with the computing device 700. Display subsystem 730 includes display interface 732 which includes the particular screen or hardware device used to provide a display to a user. In one embodiment, display interface 732 includes logic separate from processor 710 to perform at least some processing related to the display. In one embodiment, display subsystem 730 includes a touch screen (or touch pad) device that provides both output and input to a user.

I/O controller 740 represents hardware devices and software components related to interaction with a user. I/O controller 740 is operable to manage hardware that is part of audio subsystem 720 and/or display subsystem 730. Additionally, I/O controller 740 illustrates a connection point for additional devices that connect to computing device 700 through which a user might interact with the system. For example, devices that can be attached to the computing device 700 might include microphone devices, speaker or stereo systems, video systems or other display devices, keyboard or keypad devices, or other I/O devices for use with specific applications such as card readers or other devices.

As mentioned above, I/O controller 740 can interact with audio subsystem 720 and/or display subsystem 730. For example, input through a microphone or other audio device can provide input or commands for one or more applications or functions of the computing device 700. Additionally, audio output can be provided instead of, or in addition to display output. In another example, if display subsystem 730 includes a touch screen, the display device also acts as an input device, which can be at least partially managed by I/O controller 740. There can also be additional buttons or switches on the computing device 700 to provide I/O functions managed by I/O controller 740.

In one embodiment, I/O controller 740 manages devices such as accelerometers, cameras, light sensors or other environmental sensors, or other hardware that can be included in the computing device 700. The input can be part of direct user interaction, as well as providing environmental input to the system to influence its operations (such as filtering for noise, adjusting displays for brightness detection, applying a flash for a camera, or other features) .

In one embodiment, computing device 700 includes power management 750 that manages battery power usage, charging of the battery, and features related to power saving operation. Memory subsystem 760 includes memory devices for storing information in computing device 700. Memory can include nonvolatile (state does not change if power to the memory device is interrupted) and/or volatile (state is indeterminate if power to the memory device is interrupted) memory devices. Memory subsystem 760 can store application data, user data, music, photos, documents, or other data, as well as system data (whether long-term or temporary) related to the execution of the applications and functions of the computing device 700.

Elements of embodiments are also provided as a machine-readable medium (e.g., memory 1260) for storing the computer-executable instructions. The machine-readable medium (e.g., memory 1260) may include, but is not limited to, flash memory, optical disks, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetic or optical cards, phase change memory (PCM) , or other types of machine-readable media suitable for storing electronic or computer-executable instructions. For example, embodiments of the disclosure may be downloaded as a computer program (e.g., BIOS) which may be transferred from a remote computer (e.g., a server) to a requesting computer (e.g., a client) by way of data signals via a communication link (e.g., a modem or network connection) .

Connectivity via network interface 770 includes hardware devices (e.g., wireless and/or wired connectors and communication hardware) and software components (e.g., drivers, protocol stacks) to enable the computing device 700 to communicate with external devices. The computing device 700 could be separate devices, such as other computing devices, wireless access points or base stations, as well as peripherals such as headsets, printers, or other devices.

Network interface 770 can include multiple different types of connectivity. To generalize, the computing device 700 is illustrated with cellular connectivity 772 and wireless connectivity 774. Cellular connectivity 772 refers generally to cellular network connectivity provided by wireless carriers, such as provided via GSM (global system for mobile  communications) or variations or derivatives, CDMA (code division multiple access) or variations or derivatives, TDM (time division multiplexing) or variations or derivatives, or other cellular service standards. Wireless connectivity (or wireless interface) 774 refers to wireless connectivity that is not cellular, and can include personal area networks (such as Bluetooth, Near Field, etc. ) , local area networks (such as Wi-Fi) , and/or wide area networks (such as WiMax) , or other wireless communication.

Peripheral connections 780 include hardware interfaces and connectors, as well as software components (e.g., drivers, protocol stacks) to make peripheral connections. It will be understood that the computing device 700 could both be a peripheral device ( "to" 782) to other computing devices, as well as have peripheral devices ( "from" 784) connected to it. The computing device 700 commonly has a "docking" connector to connect to other computing devices for purposes such as managing (e.g., downloading and/or uploading, changing, synchronizing) content on computing device 700. Additionally, a docking connector can allow computing device 700 to connect to certain peripherals that allow the computing device 700 to control content output, for example, to audiovisual or other systems.

In addition to a proprietary docking connector or other proprietary connection hardware, the computing device 700 can make peripheral connections 780 via common or standards-based connectors. Common types can include a Universal Serial Bus (USB) connector (which can include any of a number of different hardware interfaces) , DisplayPort including MiniDisplayPort (MDP) , High Definition Multimedia Interface (HDMI) , Firewire, or other types.

Reference in the specification to "an embodiment, " "one embodiment, " "some embodiments, " or "other embodiments" means that a particular feature, structure, or characteristic described in connection with the embodiments is included in at least some embodiments, but not necessarily all embodiments. The various appearances of "an embodiment, " "one embodiment, " or "some embodiments" are not necessarily all referring to the same embodiments. If the specification states a component, feature, structure, or characteristic "may, " "might, " or "could" be included, that particular component, feature, structure, or characteristic is not required to be included. If the specification or claim refers to "a" or "an" element, that does not mean there is only one of the elements. If the specification or claims refer to "an additional" element, that does not preclude there being more than one of the additional element.

Furthermore, the particular features, structures, functions, or characteristics may be combined in any suitable manner in one or more embodiments. For example, a first  embodiment may be combined with a second embodiment anywhere the particular features, structures, functions, or characteristics associated with the two embodiments are not mutually exclusive.

While the disclosure has been described in conjunction with specific embodiments thereof, many alternatives, modifications and variations of such embodiments will be apparent to those of ordinary skill in the art in light of the foregoing description. The embodiments of the disclosure are intended to embrace all such alternatives, modifications, and variations as to fall within the broad scope of the appended claims.

In addition, well known power/ground connections to integrated circuit (IC) chips and other components may or may not be shown within the presented figures, for simplicity of illustration and discussion, and so as not to obscure the disclosure. Further, arrangements may be shown in block diagram form in order to avoid obscuring the disclosure, and also in view of the fact that specifics with respect to implementation of such block diagram arrangements are highly dependent upon the platform within which the present disclosure is to be implemented (i.e., such specifics should be well within purview of one skilled in the art) . Where specific details (e.g., circuits) are set forth in order to describe example embodiments of the disclosure, it should be apparent to one skilled in the art that the disclosure can be practiced without, or with variation of, these specific details. The description is thus to be regarded as illustrative instead of limiting.

The following examples pertain to further embodiments. Specifics in the examples may be used anywhere in one or more embodiments. All optional features of the apparatus described herein may also be implemented with respect to a method or process.

Example 1 is an apparatus, comprising an integrated circuit (IC) package having a first surface, a second surface opposing the first surface, and at least four sidewalls extending orthogonally from a perimeter of the first surface to a perimeter of the second surface； and one or more electronic devices disposed on one or more of the at least four sidewalls.

Example 2 includes all of the features of example 1, wherein the second surface is a substrate of the IC package.

Example 3 includes all of the features of example 1, wherein the first surface and the second surface are rectangular.

Example 4 includes all of the features of example 3, wherein the first surface is longer than the second surface in at least one dimension.

Example 5 includes all of the features of example 4, wherein one or more of the at least four sidewalls comprises a first portion that extends orthogonally from the first surface, and a second portion that extends orthogonally from the second surface, and wherein the first portion is longer than the second portion in at least one dimension.

Example 6 includes all of the features of example 5, wherein the second portion of the at least four sidewalls is recessed from the first portion.

Example 7 includes all of the features of example 5, wherein the one or more electronic devices is disposed on the second portion of the one or more of the at least four sidewalls.

Example 8 includes all of the features of example 1, wherein the one or more electronic devices is a passive electronic component.

Example 9 includes all of the features of example 7, wherein the one or more electronic devices is one of the resistor, a capacitor or an inductor.

Example 10 includes all of the features of example 1, wherein the one or more electronic devices is an active electronic component.

Example 11 includes all of the features of example 9, wherein the one or more electronic devices is one of an integrated circuit, a semiconductor diode or a transistor.

Example 12 includes all of the features of example 1, wherein one or more bonding pads are disposed on at least one of the at least four sidewalls.

Example 13 includes all of the features of example 12, wherein the one or more electronic devices is solder bonded to the one or more bond pads.

Example 14 includes all of the features of example 1, wherein the first surface and the at least four sidewalls comprise molded epoxy.

Example 15 includes all of the features of example 2, wherein the IC package comprises one or more embedded electronic devices bonded to the substrate.

Example 16 includes all of the features of example 15, wherein the one or more electronic devices disposed on the one or more of the at least four sidewalls is electrically coupled to the one or more electronic devices that is embedded in the IC package.

Example 17 is a system, comprising a memory a processor coupled to the memory； and a system-on-chip, comprising an Integrated Circuit (IC) package comprising a dielectric matrix having a first surface, a second surface opposing the first surface, and at least four sidewalls extending orthogonally from a perimeter of the first surface to a perimeter of the second surface a substrate； and one or more electronic devices disposed on one or more of the at least four sidewalls of the IC package.

Example 18 includes all of the features of example 17, wherein the one or more electronic devices is one of an integrated circuit, a transistor or a semiconductor.

Example 19 includes all of the features of example 17, wherein the one or more electronic devices is one of a resistor, a capacitor or an inductor.

Example 20 includes all of the features of example 17, wherein the substrate has a first surface and a second surface.

Example 21 includes all of the features of example 20, wherein one or more bond pads are disposed on the first surface and the second surface of the substrate.

Example 22 includes all of the features of example 21, wherein one or more electronic devices are bonded to the one or more bond pads disposed on the first surface and the second surface of the substrate.

Example 23 includes all of the features of example 17, wherein one or more bond pads are disposed on the one or more of the at least four sidewalls.

Example 24 includes all of the features of example 23, wherein the one or more electronic devices is bonded to the one or more bond pads disposed on one or more of the at least four sidewalls.

Example 25 includes all of the features of any one of examples 22 through 24, wherein the one or more bond pads disposed on the first surface and the second surface of the substrate are electrically coupled to the one or more bond pads disposed on one or more of the at least four sidewalls.

Example 26 includes all of the features of example 25, wherein the one or more electronic devices disposed on at least one of the at least four sidewalls is electrically coupled to the substrate.

Example 27 is a method, comprising receiving a carrier wafer comprising one or more package substrate having a perimeter depositing metal structures along the perimeters of the one or more package substrate embedding the metal structures in a molded encapsulation material, and forming vertical bond pads on one or more sidewalls of the molded encapsulation material.

Example 28 includes all of the features of example 27, wherein forming vertical bond pads on the one or more sidewalls of the molded encapsulation material comprises cutting through the embedded metal structures along a perimeter of the one or more package substrate.

Example 29 includes all of the features of example 28, wherein cutting through the embedded metal structures along the perimeter of the one or more package  substrate comprises making a cut along the perimeter of the one or more package substrate forming a kerf extending partially through the molded encapsulation material.

Example 30 includes all of the features of example 29, further comprising a second cut bisecting the kerf of a first partial cut and through the molded encapsulation material.

Example 31 includes all of the features of example 27 further comprising bonding one or more electronic devices to the one or more vertical bonding pads disposed in the at least one of the four or more sidewalls.

Example 32 includes all of the features of example 27, wherein receiving a carrier wafer comprising one or more package substrate having a perimeter comprises receiving two or more adjacent IC package units formed on an extended substrate, the extended substrate having at least two cavities formed over the bottom of the substrate and separated by a wall, the wall has opposing surfaces that form sidewalls of the at least two cavities, and wherein the height of the wall is less than the height of the one or more sidewalls of the package.

Example 33 includes all of the features of example 32, further comprising making a first cut through the wall between the at least two cavities and extending to the height of the wall and forming a kerf separating the sidewalls of the at least two cavities, wherein the kerf of the first cut is less than the width of the wall； and making a second cut through the first cut, wherein the second cut separates the two or more adjacent package units. 

Example 34 includes all of the features of example 33, wherein the first cut through the wall between the at least two cavities reveals bonding pads on the sidewalls of the at least two cavities have bond pads.

Example 35 includes all the features of any one of examples 31 through 34, wherein bonding one or more electronic component to the one or more bonding pads comprises solder bonding one or more electronic component to the one or more bonding pads disposed on the at least one of the four or more sidewalls.

Example 36 includes all of the features of examples 30 or 33, wherein making a second cut through first cut forms a first portion of one of the four or more sidewalls of the two or more adjacent IC packages that overhangs a second portion of the sidewalls of the at least two cavities, wherein the second portion is formed by the first cut through the wall.

An abstract is provided that will allow the reader to ascertain the nature and gist of the technical disclosure. The abstract is submitted with the understanding that it will not be used to limit the scope or meaning of the claims. The following claims are hereby  incorporated into the detailed description, with each claim standing on its own as a separate embodiment.

Claims (25)

1. An apparatus, comprising:

   an integrated circuit (IC) package having a first surface, a second surface opposing the first surface, and at least four sidewalls extending orthogonally from a perimeter of the first surface to a perimeter of the second surface； and

   one or more electronic devices disposed on one or more of the at least four sidewalls.
2. The apparatus of claim 1, wherein the second surface is a substrate of the IC package.
3. The apparatus of claim 1, wherein the first surface is longer than the second surface in at least one dimension.
4. The apparatus of claim 3, wherein one or more of the at least four sidewalls comprises a first portion that extends orthogonally from the first surface, and a second portion that extends orthogonally from the second surface, and wherein the first portion is longer than the second portion in at least one dimension.
5. The apparatus of claim 4, wherein the second portion of the at least four sidewalls is recessed from the first portion.
6. The apparatus of claim 4, wherein the one or more electronic devices is disposed on the second portion of the one or more of the at least four sidewalls.
7. The apparatus of claim 1, wherein the one or more electronic devices is one of a resistor, a capacitor or an inductor.
8. The apparatus of claim 1, wherein the one or more electronic devices is one of an integrated circuit, a semiconductor diode, or a transistor.
9. The apparatus of claim 1, wherein one or more bond pads are disposed on at least one of the at least four sidewalls.
10. The apparatus of claim 9, wherein the one or more electronic devices is solder bonded to the one or more bond pads.
11. The apparatus of claim 1, wherein the first surface and the at least four sidewalls comprise molded epoxy.
12. The apparatus of claim 2, wherein the IC package comprises one or more embedded electronic devices bonded to the substrate.
13. The apparatus of claim 12, wherein the one or more electronic devices disposed on the one or more of the at least four sidewalls is electrically coupled to the one or more electronic devices that is embedded in the IC package.
14. A system, comprising:

    a memory；

    a processor coupled to the memory； and

    a system-on-chip, comprising:

    an Integrated Circuit (IC) package comprising a dielectric matrix having a first surface, a second surface opposing the first surface, and at least four sidewalls extending orthogonally from a perimeter of the first surface to a perimeter of the second surface；

    a substrate；

    one or more electronic devices disposed on one or more of the at least four sidewalls of the IC package； and

    a wireless interface communicatively coupled to the package, the wireless interface to allow the processor to communicate with another device.
15. The system of claim 14, wherein:

    the one or more electronic devices is one of an integrated circuit, a transistor, or a semiconductor diode； or

    the one or more electronic devices is one of a resistor, a capacitor, or an inductor.
16. A method, comprising:

    receiving a carrier wafer comprising one or more package substrate having a perimeter；

    depositing metal structures along the perimeters of the one or more package substrate；

    embedding the metal structures in a molded encapsulation material； and

    forming vertical bond pads on one or more sidewalls of the molded encapsulation material.
17. The method of claim 16, wherein forming vertical bond pads on the one or more sidewalls of the molded encapsulation material comprises cutting through the embedded metal structures along a perimeter of the one or more package substrate.
18. The method of claim 17, wherein cutting through the embedded metal structures along the perimeter of the one or more package substrate comprises making a cut along the perimeter of the one or more package substrate forming a kerf extending partially through the molded encapsulation material.
19. The method of claim 18, further comprising a second cut bisecting the kerf of a first partial cut and through the molded encapsulation material.
20. The method of claim 19, further comprising bonding one or more electronic devices to the one or more vertical bonding pads disposed in the at least one of the four or more sidewalls.
21. The method of claim 19, wherein receiving a carrier wafer comprising one or more package substrate having a perimeter comprises receiving two or more adjacent IC package units formed on an extended substrate, the extended substrate having at least two cavities formed over the bottom of the substrate and separated by a wall, the wall has opposing surfaces that form sidewalls of the at least two cavities, and wherein the height of the wall is less than the height of the one or more sidewalls of the package.
22. The method of claim 21, further comprising:

    making a first cut through the wall between the at least two cavities and extending to the height of the wall and forming a kerf separating the sidewalls of the at  least two cavities, wherein the kerf of the first cut is less than the width of the wall； and

    making a second cut through the first cut, wherein the second cut separates the two or more adjacent package units.
23. The method of claim 22, wherein the first cut through the wall between the at least two cavities reveals bonding pads on the sidewalls of the at least two cavities have bonding pads.
24. The method according to any of claims 20 through 23, wherein bonding one or more electronic component to the one or more bonding pads comprises solder bonding one or more electronic component to the one or more bonding pads disposed on the at least one of the four or more sidewalls.
25. The method according to any of claims 19 or 22, wherein making a second cut through first cut forms a first portion of one of the four or more sidewalls of the two or more adjacent IC packages that overhangs a second portion of the sidewalls of the at least two cavities, wherein the second portion is formed by the first cut through the wall.

Images