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WO2019044705A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2019044705A1
WO2019044705A1 PCT/JP2018/031369 JP2018031369W WO2019044705A1 WO 2019044705 A1 WO2019044705 A1 WO 2019044705A1 JP 2018031369 W JP2018031369 W JP 2018031369W WO 2019044705 A1 WO2019044705 A1 WO 2019044705A1
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wiring portions
wiring
along
semiconductor substrate
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PCT/JP2018/031369
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丹沢　徹
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Shizuoka University NUC
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Shizuoka University NUC
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    • H10N70/20—Multistable switching devices, e.g. memristors

Definitions

  • One aspect of the present invention relates to a semiconductor device and a method of manufacturing the same.
  • crosspoint nonvolatile memories have come to be used as storage elements capable of efficiently increasing storage capacity with a limited circuit area.
  • the cross point memory cell described in Patent Document 1 below has a word line extending in a first direction, a bit line extending in a second direction, and a static line disposed at a position where the bit line and the word line intersect. And a memory cell including a capacitor holding a capacitance state.
  • the following non-patent documents disclose a "CMOS under array" technology in which a 3D NAND flash memory array is stacked in a circuit area.
  • the circuit area also tends to increase as the storage capacity increases.
  • the chip size was the sum of these sizes, whereas in the "CMOS under array” technology, the peripheral circuit including the capacitor is under the memory array.
  • the chip size is determined only by the memory array because it can be arranged, and as a result, the chip size is reduced.
  • the capacitor used in the power supply circuit has a capacitor structure that uses the gate oxide film of the conventional transistor as an insulating film, so when the required capacitance increases, the chip size is not the memory array but the periphery It tended to be decided by the circuit.
  • the area of the peripheral circuit also increases in proportion to that and sometimes the area of the memory array is exceeded. Therefore, when it is intended to fit the peripheral circuits within the lower layer area of the memory array, there is a problem that there is a limit to the number of stacked layers and it is impossible to stack more than that.
  • One aspect of the present invention is made in view of the above-mentioned subject, and it aims at providing a semiconductor device which can control increase of a circuit area, and its manufacturing method.
  • a semiconductor device includes a semiconductor substrate and a linear shape formed parallel to each other along a first surface of a first height on the semiconductor substrate.
  • a plurality of first wiring portions, and a plurality of linear second wirings formed in a direction crossing the plurality of first wiring portions along the second surface of the second height on the semiconductor substrate
  • a first region having a plurality of memory elements provided in connection with the first wiring portion and the second wiring portion, and formed parallel to each other along the first surface on the semiconductor substrate.
  • a plurality of straight third wiring parts, crossing the plurality of third wiring parts along the second surface on the semiconductor substrate And a second region having at least arranged insulator between the fourth wiring portion formed in a direction straight plurality, and the third wiring portion to the fourth wiring portion.
  • a plurality of linear first wiring portions are formed in a first region along a first surface of a first height on a semiconductor substrate. Are formed in parallel to one another, and a plurality of linear third wiring portions are formed in parallel to one another in a second region along a first surface on a semiconductor substrate
  • the plurality of storage elements are formed separately from each other and connected to the first wiring portion, and insulated on each of the plurality of third wiring portions
  • Forming a plurality of linear second wiring portions in a region corresponding to a first layer forming step of forming a body and a first region along the second surface of the second height on the semiconductor substrate;
  • a plurality of first wires connected to each of a plurality of storage elements And a plurality of linear fourth wiring portions and a plurality of third wiring portions in a region corresponding to a second region along the second surface on the semiconductor substrate.
  • the semiconductor device can be formed by: the plurality of linear first wiring portions; and the plurality of linear second plurality extending in a direction intersecting the plurality of first wiring portions And a first region having a plurality of memory elements connected between the plurality of first wiring portions and the plurality of second wiring portions, and the same surface as the first wiring portion.
  • the capacitance of the capacitor included in the second region can be increased accordingly. It is possible to suppress the increase of the circuit area of the area 2. As a result, miniaturization and cost reduction of the entire circuit can be easily realized.
  • FIG. 1 is a diagram showing a schematic configuration of a non-volatile memory device according to a preferred embodiment of the present invention.
  • FIG. 2 is a cross-sectional view and a plan view showing a detailed structure of the non-volatile memory device 1;
  • FIG. 5 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing a process of manufacturing the non-volatile memory device 1;
  • FIG. 5 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing a process of manufacturing the non-volatile memory device 1;
  • FIG. 5 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing a process of manufacturing the non-volatile memory device 1;
  • FIG. 1 is a diagram showing a schematic configuration of a non-volatile memory device according to a preferred embodiment of the present invention.
  • FIG. 2 is a
  • FIG. 5 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing a process of manufacturing the non-volatile memory device 1;
  • FIG. 5 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing a process of manufacturing the non-volatile memory device 1;
  • FIG. 6 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing the process of the two-layer formation step.
  • FIG. 6 is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for showing the process of the two-layer formation step.
  • FIG. 6 is a perspective view showing a connection form of a capacitor formed by a peripheral circuit region 7;
  • FIG. 16 is a circuit diagram showing an example of a circuit configuration implemented in a peripheral circuit region 7;
  • 5 is a graph showing the relationship between the capacity per unit area of a capacitor generated by the non-volatile memory device 1 and the number of layers.
  • FIG. 14 is a perspective view showing a connection form of a capacitor formed by a peripheral circuit region 7 in a modification of the present invention.
  • a nonvolatile memory device 1 which is a semiconductor device according to a preferred embodiment of the present invention includes a semiconductor substrate 3 such as a silicon substrate and a memory array region formed on the semiconductor substrate 3 A first region 5) and a peripheral circuit region (second region) 7 are included.
  • Memory array region 5 is connected to enable external data communication to an external bus BUS via peripheral circuit region 7, and has a function of holding data in accordance with a signal received via external bus BUS.
  • Peripheral circuit area 7 includes an arithmetic processing unit that performs various operations, a memory unit that stores various data, a control circuit that controls writing and reading of data in memory array region 5, and a communication circuit that communicates with the outside through bus BUS. Etc.
  • the control circuit included in peripheral circuit region 7 controls data to be written to a memory cell (described in detail later) at a designated address in memory array region 5 based on a signal received from bus BUS. Further, the control circuit included in the peripheral circuit area 7 controls to read data from the memory cell of the specified address in the memory array area 5 based on the signal received from the bus BUS. Furthermore, this control circuit also has a function of boosting the power supply voltage input from the outside and applying it to the memory cell in order to write or read data.
  • FIG. 2A is a cross-sectional view taken along a plane perpendicular to the main surface of the semiconductor substrate 3 of the non-volatile memory device 1
  • FIG. 2B is a cross-sectional view of the non-volatile memory device 1 of the semiconductor substrate 3. It is the top view seen from the direction perpendicular
  • Memory array region 5 includes a plurality of word lines (first wiring portion) 11, a plurality of bit lines (second wiring portions) 15, and a plurality of memory cells (word lines 11 and bit lines 15).
  • a structure including the memory element 13 is stacked in four layers.
  • the plurality of word lines 11 are formed in a straight line so as to be parallel to each other at a predetermined pitch along the surface of height h 1 on main surface 3 a of semiconductor substrate 3, copper It is a metal film such as (Cu), aluminum (Al), polycrystalline silicon (Poly-Si), or an alloy of these.
  • the plurality of bit lines 15 are parallel to each other at a predetermined pitch along a plane of height h2 (> h1) on main surface 3a of semiconductor substrate 3 and in a direction perpendicular to the formation direction of word lines 11 It is a metal film such as tungsten (W), copper (Cu), aluminum (Al), polycrystalline silicon (Poly-Si), or an alloy of these, which is linearly formed so as to extend.
  • Memory cell 13 is formed between intersections 17 with a plurality of bit lines 15 viewed from the direction perpendicular to main surface 3 a of each of a plurality of word lines 11 and each of a plurality of bit lines 15. It is.
  • the memory cell 13 can adopt resistive memory (Resistive RAM), phase change memory (Phase change memory), magnetic memory (Magnetic RAM), spin memory (Spin memory) or the like.
  • Memory cells 13 are connected to corresponding word lines 11 and bit lines 15 at both end portions in the direction perpendicular to main surface 3a. The address of each such memory cell 13 is determined by the word line 11 and the bit line 15 connected.
  • a layer of the memory cells 13 and a word line 11 are further formed on the stacked structure including the layer of the word lines 11, the layer of the memory cells 13 and the layer of the bit lines 15 as described above. Layers are stacked. Thereby, the layers of the plurality of memory cells 13 sandwiched by the layers of the plurality of word lines 11 and the layers of the plurality of bit lines 15 are further stacked. Similarly, by further laminating two layers of the plurality of memory cells 13, four layers of memory cells 13 connected to the word line 11 and the bit line 15 are formed in total.
  • the memory cell 13 has a structure in which four layers are stacked, but the number of layers is not limited to a specific number.
  • the peripheral circuit region 7 includes a plurality of linear electrodes (third wiring portion) 19, a plurality of linear electrodes (fourth wiring portion) 21, and insulation sandwiched between the linear electrodes 19 and the linear electrodes 21.
  • the structure including the body 23 is configured by being stacked in four layers. More specifically, the plurality of linear electrodes 19 are parallel to each other at a predetermined pitch along the surface of height h 1 on main surface 3 a of semiconductor substrate 3, and are the same as the formation direction of word lines 11. It is a metal film of tungsten (W), copper (Cu), aluminum (Al), polycrystalline silicon (Poly-Si), or an alloy of these, which is linearly formed so as to extend in the direction.
  • the plurality of linear electrodes 21 are parallel to each other at a predetermined pitch along a plane of height h2 (> h1) on the main surface 3a of the semiconductor substrate 3, and a direction perpendicular to the formation direction of the linear electrodes 19. And tungsten (W), copper (Cu), aluminum (Al), polycrystalline silicon (Poly-Si), or linearly formed so as to extend in the same direction as the formation direction of bit line 15. It is metal films, such as these alloys.
  • the insulator 23 is at least between the intersections 25 with the plurality of linear electrodes 21 viewed from the direction perpendicular to the major surface 3 a of each of the plurality of linear electrodes 19 and each of the plurality of linear electrodes 21.
  • the insulator 23 is formed over the entire area excluding the word line 11, the bit line 15, the memory cell 13, and the linear electrodes 19 and 21 over the memory array area 5 and the peripheral circuit area 7.
  • insulator 23 may be formed separately in memory array region 5 and peripheral circuit region 7, in which case insulators of different materials are formed in memory array region 5 and peripheral circuit region 7. It may be In addition, between the linear electrodes 19 and the linear electrodes 21 in the peripheral circuit region 7, the insulator 23 may be formed only at the intersection 25.
  • the plurality of linear electrodes 19 are not necessarily limited to those formed in the same direction as the formation direction of the word lines 11.
  • a part of the plurality of linear electrodes 19 is formed in the same direction as the formation direction of the word lines 11, and the other part of the plurality of linear electrodes 19 is different from the formation direction of the word lines 11 (for example, perpendicular direction) ) May be formed.
  • the plurality of linear electrodes 21 are not necessarily limited to those formed in the same direction as the formation direction of the bit lines 15.
  • a part of the plurality of linear electrodes 21 is formed in the same direction as the formation direction of the bit line 15, and the other part of the plurality of linear electrodes 21 is different from the formation direction of the bit line 15 (for example, a perpendicular direction) ) May be formed.
  • the length of the plurality of linear electrodes 19 be shorter than the length of the word line 11.
  • the RC time constant determined by the product of parasitic resistance and capacitance increases as the wiring length of the linear electrodes 19 increases.
  • the output current of the capacitor formed by the linear electrode 19 is reduced. Therefore, it is necessary to reduce the RC time constant by shortening the lengths of the plurality of linear electrodes 19 compared to the length of the word line 11.
  • the length of the plurality of linear electrodes 21 is preferably shorter than the length of the bit line 15.
  • the layer of the insulator 23 and the wire are further formed on the laminated structure including the layer of the linear electrode 19, the layer of the insulator 23, and the layer of the linear electrode 21 as described above.
  • Layers of the interdigitated electrode 19 are stacked.
  • the layer of the insulator 23 sandwiched by the layers of the plurality of linear electrodes 19 and the layers of the plurality of linear electrodes 21 is further stacked.
  • four layers of the insulator 23 sandwiched by the linear electrode 19 and the linear electrode 21 are formed in total.
  • the insulator 23 has a structure in which four layers are stacked, but the number of layers is not limited to a specific number.
  • peripheral circuit region 7 configured as described above, the plurality of linear electrodes 19 in the three layers are electrically connected in common to external terminal T1, and the plurality of linear electrodes 21 in the two layers are electrically connected in common to external terminal T2. Connected. As a result, a plurality of capacitors formed by the linear electrodes 19 and 21 and the insulator 23 at the plurality of intersections 25 can be connected in parallel between the external terminals T1 and T2, and the capacitor realized by the peripheral circuit region 7 Capacity can be efficiently increased.
  • the materials of the word lines 11 and the bit lines 15 in the memory array area 5 and the materials of the linear electrodes 19 and 21 in the peripheral circuit area 7 are the same.
  • the process of forming the word lines 11 and the linear electrodes 19 and the process of forming the bit lines 15 and the linear electrodes 21 can be simplified.
  • the line width and the arrangement pitch of the linear electrodes 19 along the main surface 3a are preferably larger than the line width and the arrangement pitch of the word lines 11 along the main surface 3a.
  • the line width and arrangement pitch of the linear electrodes 21 along the main surface 3a are preferably larger than the line width and arrangement pitch of the bit lines 15 along the main surface 3a.
  • FIGS. 3 to 6 are cross-sectional views taken along a plane perpendicular to the main surface of the semiconductor substrate 3 for illustrating the process of manufacturing the non-volatile memory device 1.
  • a transistor 27 for writing or reading a memory cell is formed in the memory array region 5 in the vicinity of the main surface 3a of the semiconductor substrate 3 and a memory cell in the peripheral circuit region 7 in the vicinity of the main surface 3a.
  • the transistor 29 for the control circuit for writing or reading is formed (FIG. 3A).
  • a layer of insulator 23 is formed from main surface 3a on semiconductor substrate 3 to a surface of height h1
  • a plurality of word lines 11 are formed in memory array region 5 along the surface of the layer of insulator 23.
  • a plurality of linear electrodes 19 are formed parallel to each other along the surface of the layer of insulator 23 in the peripheral circuit region 7 in the same direction as the formation direction of the word lines 11 so as to be parallel to each other.
  • a plurality of memory cells 13 separated from each other are formed connected to the respective word lines 11, and then the memory array area 5 and the peripheral circuit area 7 are formed.
  • a layer of the insulator 23 is formed from the main surface 3a on the semiconductor substrate 3 to the surface of height h2 so as to cover the memory cell 13 (FIG. 3C, second layer forming step).
  • insulators 23 are formed on the plurality of linear electrodes 19 in the peripheral circuit region 7 respectively.
  • a plurality of bit lines 15 are formed in the memory array region 5 so as to be perpendicular to the formation direction of the plurality of word lines 11 along the surface of the layer of the insulator 23 of height h2.
  • the plurality of bit lines 15 are formed in a state where they are connected to the upper surfaces of the respective memory cells 13 at intersections 17 (FIG. 2B) with the plurality of word lines 11.
  • the plural linear electrodes 21 are in the same direction as the formation direction of the bit line 15 so as to be parallel to each other. (FIG. 4 (a), third layer formation step).
  • the plurality of linear electrodes 21 are formed with the insulator 23 sandwiched between the linear electrodes 19 at the intersections 25 (FIG. 2B) with the plurality of linear electrodes 19. .
  • the layers of the memory cell 13 and the layer of the insulator 23 are formed in the memory array region 5 and the peripheral circuit region 7 in the same manner, the memory array region 5 and the peripheral circuit region 7 are formed. Then, the layer of the word line 11 and the layer of the linear electrode 19 are stacked (FIG. 5A).
  • the layer of memory cells 13, the layer of bit lines 15, the layer of memory cells 13, and the layers of word lines 11 are stacked in this order in the memory array region 5,
  • the layer of insulator 23, the layer of linear electrode 21, the layer of insulator 23, and the layer of linear electrode 19 are stacked in this order (FIG. 5 (b)).
  • a total of four layers of memory cells 13 connected to word lines 11 and bit lines 15 are formed in memory array region 5 on semiconductor substrate 3, and peripheral circuit region 7 on semiconductor substrate 3 is formed.
  • a total of four layers of the insulator 23 sandwiched between the linear electrode 19 and the linear electrode 21 are formed.
  • wiring portion 31 for electrically connecting each word line 11 and each bit line 15 to the terminal of transistor 27 is formed, and in peripheral circuit region 7, each linear electrode 19 is formed.
  • wiring part 33 for connecting each linear electrode 21 to the terminal of the transistor 29 is formed (FIG. 6).
  • FIG. 6 only a part of the wiring portions 31 and 33 for the word lines 11 and the linear electrodes 19 are illustrated, and the other wiring portions 31 and 33 are not shown.
  • FIGS. 7 and 8 are cross-sectional views taken along a plane perpendicular to the main surface of the semiconductor substrate 3 to show the process of the second layer forming step.
  • any one of the procedures shown in FIG. 7 or 8 is adopted.
  • the material of the memory element is formed on the surface of the word line 11 and the linear electrode 19 so as to cover the memory array region 5 and the peripheral circuit region 7. Thirty-five layers are formed (FIG. 7 (a)).
  • the etching process removes the storage element material 35 in the portion except the memory cell 13 of the memory array area 5 and removes the storage element material 35 in the entire peripheral circuit area 7 (FIG. b).
  • a layer of insulator 23 is formed to cover memory array region 5 and peripheral circuit region 7.
  • silicon oxide is formed on the surface of word line 11 and linear electrode 19 so as to cover memory array region 5 and peripheral circuit region 7 along main surface 3a of semiconductor substrate 3.
  • a layer of a covering material 37 such as a film, a silicon nitride film, or a hard mask of carbon or the like is formed (FIG. 8A).
  • holes 39 are formed in portions corresponding to the memory cells 13 of the memory array area 5.
  • the layer of the covering material 37 of the memory array area 5 and the peripheral circuit area 7 is removed. (FIG. 8 (b)).
  • a layer of insulator 23 is formed to cover memory array region 5 and peripheral circuit region 7.
  • FIG. 9 is a perspective view showing a connection form of capacitors formed by peripheral circuit region 7.
  • the plurality of linear electrodes 19 are electrically connected in common to the external terminal T1
  • the plurality of linear electrodes 21 are electrically connected in common to the external terminal T2. . Since the respective regions of the insulator sandwiched between the linear electrodes 19 and 21 form capacitors, according to such a connection form, a plurality of capacitors are connected in parallel between the two external terminals T1 and T2. As a result, it is possible to form a synthetic capacitor having a large capacity in a limited peripheral circuit area.
  • FIG. 10 shows an example of a circuit configuration implemented in the peripheral circuit area 7.
  • FIG. 10A shows an example of a booster circuit that includes a capacitor and a transistor and boosts the input voltage V IN to the output voltage V OUT .
  • FIG. 10B shows an example of a step-down circuit that includes a capacitor and a switch element and steps down the input voltage V IN to the output voltage V OUT .
  • FIG. 10C shows an example of an oscillator circuit including a capacitor, an inductor, a resistor, a transistor, and the like.
  • the capacitor formed in the peripheral circuit region 7 of the non-volatile memory device 1 may be used as a capacitor (decoupling capacitor) for stabilizing the power supply.
  • the nonvolatile memory device 1 described above includes a plurality of linear word lines 11, a plurality of linear bit lines 15 extending in a direction crossing the plurality of word lines 11, a plurality of word lines 11, and a plurality of word lines 11.
  • a memory array region 5 having a plurality of memory cells 13 connected between bit lines 15 and a plurality of linear linear electrodes 19 and bit lines 15 along the same surface as word lines 11
  • a perimeter having a linear linear electrode 21 extending in a direction crossing the plurality of linear electrodes 19 along the line, and an insulator 23 sandwiched between the plurality of linear electrodes 19 and the plurality of linear electrodes 21 It will be constituted by the circuit area 7.
  • the capacitance of the capacitor included in peripheral circuit region 7 accordingly. can be increased. Therefore, an increase in the circuit area of peripheral circuit region 7 can be suppressed.
  • the voltage supply capability of the booster circuit for boosting the voltage applied to the memory cell 13 can be enhanced. As a result, miniaturization and cost reduction of the entire circuit can be easily realized.
  • FIG. 11 shows the result of calculating the relationship between the capacity per unit area of the capacitor generated by the nonvolatile memory device 1 and the number of layers.
  • the line width along the major surfaces 3a of the plurality of linear electrodes 19 and 21 is 20 nm
  • the arrangement pitch along the major surfaces 3a of the plurality of linear electrodes 19 and 21 is 40 nm
  • the plurality of linear electrodes 19 It is assumed that the thickness in the direction perpendicular to the main surface 3a of 21 is 40 nm and the thickness in the direction perpendicular to the main surface 3a of each insulator 23 sandwiched between the linear electrodes 19 and 21 is 40 nm.
  • the theoretical value of the capacitance value [nF / mm 2 ] per unit area when the total number of layers of the layer of the electrode 19 and the layer of the linear electrode 21 is changed is shown.
  • the capacitance value per unit area is about 12 to 13 nF / mm 2 . From this, it is understood that a large capacitance value can be obtained even when compared with the capacitance value 8 nF / mm 2 of the transistor having a gate oxide film with a thickness of 4 nm. It can also be seen that if the number of layers is increased, a large capacitance value can be obtained proportionally.
  • the plurality of linear electrodes 19 are formed in the same direction as the plurality of word lines 11, and the plurality of linear electrodes 21 are formed in the same direction as the plurality of bit lines 15. In this case, the formation of the peripheral circuit region 7 is efficient, and the cost of the entire circuit can be reduced.
  • the plurality of linear electrodes 19 are electrically connected in common to the external terminal T1, and the plurality of linear electrodes 21 are electrically connected in common to the external terminal T2. According to such a connection form, it is possible to configure a large-capacity capacitor by connecting in parallel the capacitances of the capacitors formed by the peripheral circuit region 7.
  • the line width or interval of the plurality of linear electrodes 19 along the main surface 3 a of the semiconductor substrate 3 is made larger than the line widths or intervals of the plurality of word lines 11. Further, the line width or interval along the main surface 3 a of the semiconductor substrate 3 of the plurality of linear electrodes 21 is larger than the line width or interval of the plurality of bit lines 15. According to such a configuration, the distance between the wirings of the capacitors formed in the peripheral circuit region 7 is increased to reduce the probability of shorts between wirings of adjacent capacitors, or to decrease the probability of failure of the capacitors. It can be done. In addition, by designing the memory array region 5 differently, a large capacitance of the capacitor can be realized.
  • the line widths or intervals along the main surface 3 a of the semiconductor substrate 3 of the plurality of linear electrodes 19 may be the same as the line widths or intervals of the plurality of word lines 11.
  • the line width or interval along the main surface 3 a of the semiconductor substrate 3 may be the same as the line widths or intervals of the plurality of bit lines 15. In this case, the non-volatile memory device 1 can be easily processed and the yield can be increased.
  • the storage element material 35 is formed along the main surface 3a of the semiconductor substrate 3 and the storage element material 35 of the memory array region 5 is etched.
  • a plurality of memory cells 13 are formed, and the insulators 23 are formed in the peripheral circuit area 7 after removing the storage element material 35 in the peripheral circuit area 7.
  • the formation of the plurality of memory cells 13 in the memory array region 5 and the formation of the insulator 23 constituting a capacitor in the peripheral circuit region 7 can be efficiently performed.
  • the covering material 37 having the hole 39 provided along the main surface 3 a of the semiconductor substrate 3 is formed.
  • a plurality of memory cells 13 are formed by embedding a memory element material in the holes 39 of 37, and the insulators 23 are formed in the peripheral circuit area 7 after the covering material 37 of the peripheral circuit area 7 is removed. In this manner, the formation of the plurality of memory cells 13 in the memory array region 5 and the formation of the insulator 23 constituting a capacitor in the peripheral circuit region 7 can be efficiently performed.
  • the present invention is not limited to the embodiments described above.
  • the configuration of the above embodiment can be variously changed.
  • the plurality of linear electrodes 19 in the same layer are electrically connected alternately to the external terminal T1 and the external terminal T2, and the plurality of linear electrodes in the same layer are formed.
  • the electrodes 21 may be electrically connected alternately to the external terminal T1 and the external terminal T2.
  • it is possible to configure a large-capacity capacitor by connecting in parallel the capacitances of the capacitors formed by the peripheral circuit region 7.
  • the insulator 23 is sandwiched between the two linear electrodes 19 adjacent in the direction along the main surface 3a, and between the two linear electrodes 21 adjacent in the direction along the main surface 3a.
  • the capacitor to be formed is also connected between the external terminals T1 and T2.
  • the plurality of third wiring portions are formed in the same direction as the plurality of first wiring portions, and the plurality of fourth wiring portions are the same as the plurality of second wiring portions. It may be formed in the direction of. In this case, the formation of the second region is facilitated, and the cost of the entire circuit can be reduced.
  • the plurality of third wiring portions may be electrically connected to the first external terminal in common, and the plurality of fourth wiring portions may be electrically connected to the second external terminal in common.
  • the capacitors of the capacitor formed by the second region can be connected in parallel to form a large-capacity capacitor.
  • the plurality of third wiring portions are electrically connected alternately to the first external terminal and the second external terminal, and the plurality of fourth wiring portions are connected to the first external terminal and the second external terminal. May be electrically connected alternately.
  • the line width or interval along the first surface of the plurality of third wiring portions may be larger than the line width or intervals of the plurality of first wiring portions. In this case, it is possible to reduce the probability of shorts between adjacent capacitor wires or to decrease the probability of capacitor failure by increasing the distance between capacitor wires formed in the second region. it can. In addition, by making the design different from the first region, a large capacity of the capacitor can be realized.
  • the line width or interval along the second surface of the plurality of fourth wiring portions may be larger than the line width or intervals of the plurality of second wiring portions. Also in this case, by increasing the distance between the wirings of the capacitor formed in the second region, the probability of shorting between wirings of adjacent capacitors can be reduced, or the probability of failure of the capacitor can be reduced. it can. In addition, by making the design different from the first region, a large capacity of the capacitor can be realized.
  • the memory element material is formed along the first surface, and the memory element material in the first region is etched to form a plurality of memory elements.
  • the insulator may be formed in the second region after removing the storage element material in the region. In this case, the formation of the plurality of storage elements in the first region and the formation of the insulator forming the capacitor in the second region can be efficiently performed.
  • a plurality of covering materials having holes provided along the first surface are formed, and a plurality of memory element materials are embedded in the holes of the covering material in the first region.
  • the memory element may be formed, and the insulator in the second region may be formed after removing the covering material in the second region.
  • One aspect of the present invention is to use a semiconductor device and a method for manufacturing the same and to suppress an increase in circuit area.
  • SYMBOLS 1 nonvolatile memory device (semiconductor device), 3 ... semiconductor substrate, 3a ... main surface, 5 ... memory array region (first region), 7 ... peripheral circuit region (second region), 11 ... word line ( First wiring portion), 13: memory cell (storage element), 15: bit line (second wiring portion), 17: crossing portion, 19: linear electrode (third wiring portion), 21: linear Electrode (fourth wiring portion), 23: insulator, 25: cross portion, 35: material for memory element, 37: covering material, 39: hole portion, T1, T2: external terminal.

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Abstract

不揮発性メモリ装置１は、半導体基板３と、半導体基板３上の高さｈ１の面に沿って直線状の複数のワード線１１、半導体基板３上の高さｈ２の面に沿ってワード線１１に交差する方向に形成された直線状の複数のビット線１５、及び複数のワード線１１のそれぞれにおける複数のビット線１５との交差部１７と、複数のビット線１５のそれぞれとの間に設けられた複数のメモリセル１３を有するメモリアレイ領域５と、半導体基板３上の高さｈ１の面に沿って形成された直線状の複数の線状電極１９、半導体基板３上の高さｈ２の面に沿って線状電極１９に交差する方向に形成された直線状の複数の線状電極２１、及び線状電極１９と線状電極２１との間に少なくとも配置された絶縁体２３を有する周辺回路領域７とを備える。

Description

半導体装置及びその製造方法
　本発明の一側面は、半導体装置及びその製造方法に関する。
　近年、限られた回路面積で記憶容量を効率的に増やせる記憶素子としてクロスポイント型不揮発性メモリが用いられるようになってきている。下記特許文献１に記載のクロスポイントメモリセルは、第一の方向に伸長するワード線と、第二の方向に伸長するビット線と、ビット線とワード線とが交差する位置に配置された静電容量状態を保持するキャパシタを含むメモリセルとを含む。また、下記非特許文献には、3D　NAND　フラッシュメモリアレイを回路領域に積層する「CMOS　under　array」技術が開示されている。
特表２０１３－５２００１３号公報
T. Tanaka et al., "A 768Gb 3b/cell 3D-floating-gate NAND flash memory", ISSCC digest of technical papers, pp. 142-144, Dec. 2016
　上述したようなクロスポイント型不揮発性メモリには、メモリセルに印加される電圧を昇圧する昇圧回路用あるいは電源電圧の安定化用にキャパシタを含む回路をメモリセルの周辺に付加的に設ける必要がある。そのため、従来のクロスポイント型不揮発性メモリにおいて記憶容量の増大に伴って回路面積も増大する傾向にあった。
　従来はメモリアレイと周辺回路の領域が独立になっていたため、チップサイズはこれらのサイズの総和であったのに対して、「CMOS　under　array」技術ではキャパシタを含む周辺回路をメモリアレイの下に配置できるためチップサイズはメモリアレイだけで決まり、結果としてチップサイズを小さくしている。しかしながら、「CMOS　under　array」技術では電源回路で用いられるキャパシタは従来のトランジスタのゲート酸化膜を絶縁膜とするキャパシタ構造となってしまうため、必要な容量が大きくなるとチップサイズはメモリアレイではなく周辺回路で決まってしまう傾向があった。つまり、メモリ容量を大きくするため積層数を大きくすると、それに比例するように周辺回路の面積も大きくなってしまい、メモリアレイの面積以上になることもあった。そのため、メモリアレイの下層面積内で周辺回路を納めようとすると、限界となる積層数があってそれ以上は積層できないという問題があった。
　本発明の一側面は、上記課題に鑑みて為されたものであり、回路面積の増大を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
　上記課題を解決するため、本発明の一形態にかかる半導体装置は、半導体基板と、半導体基板上の第１の高さの第１の面に沿って互いに平行になるように形成された直線状の複数の第１の配線部、半導体基板上の第２の高さの第２の面に沿って複数の第１の配線部に交差する方向に形成された直線状の複数の第２の配線部、及び複数の第１の配線部のそれぞれにおける第１の面に垂直な方向から見た複数の第２の配線部との交差部と、複数の第２の配線部のそれぞれとの間において、第１の配線部及び第２の配線部と接続して設けられた複数の記憶素子を有する第１の領域と、半導体基板上の第１の面に沿って互いに平行になるように形成された直線状の複数の第３の配線部、半導体基板上の第２の面に沿って複数の第３の配線部に交差する方向に形成された直線状の複数の第４の配線部、及び第３の配線部と第４の配線部との間に少なくとも配置された絶縁体を有する第２の領域と、を備える。
　或いは、本発明の他の形態にかかる半導体装置の製造方法は、半導体基板上の第１の高さの第１の面に沿った第１の領域において、直線状の複数の第１の配線部を互いに平行になるように形成するとともに、半導体基板上の第１の面に沿った第２の領域において、直線状の複数の第３の配線部を互いに平行になるように形成する第１層形成ステップと、複数の第１の配線部上のそれぞれにおいて、互いに分離して複数の記憶素子を第１の配線部に接続して形成すると共に、複数の第３の配線部上のそれぞれにおいて絶縁体を形成する第２層形成ステップと、半導体基板上の第２の高さの第２の面に沿った第１の領域に対応する領域において、直線状の複数の第２の配線部を、複数の記憶素子のそれぞれに接続された状態で複数の第１の配線部に交差する方向に形成するとともに、半導体基板上の第２の面に沿った第２の領域に対応する領域において、直線状の複数の第４の配線部を、複数の第３の配線部との間に絶縁体を挟んだ状態で複数の第３の配線部に交差する方向に形成する第３層形成ステップと、を備える。
　上記形態の半導体装置或いはその製造方法によれば、半導体装置が、直線状の複数の第１の配線部、それらの複数の第１の配線部に交差する方向に伸びる直線状の複数の第２の配線部、及び複数の第１の配線部と複数の第２の配線部との間に接続された複数の記憶素子を有する第１の領域と、第１の配線部と同一の面に沿った直線状の複数の第３の配線部、第２の配線部と同一の面に沿って複数の第３の配線部に交差する方向に延びる直線状の複数の第４の配線部、及び複数の第３の配線部と複数の第４の配線部との間に挟まれた絶縁体を有する第２の領域とによって構成されることになる。これによって、記憶容量を増大させるために記憶素子アレイを構成する第１の領域の積層数が多くなっても、それに応じて第２の領域に含まれるキャパシタの容量を増やすことができるため、第２の領域の回路面積の増大を抑制することができる。その結果、回路全体の小型化および低コスト化が容易に実現できる。
　本発明の一側面によれば、回路面積の増大を抑制することが可能な半導体装置及びその製造方法を提供することができる。
本発明の好適な一実施形態にかかる不揮発性メモリ装置の概略構成を示す図である。 不揮発性メモリ装置１の詳細構造を示す断面図及び平面図である。 不揮発性メモリ装置１の製造の過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 不揮発性メモリ装置１の製造の過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 不揮発性メモリ装置１の製造の過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 不揮発性メモリ装置１の製造の過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 ２層形成ステップの過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 ２層形成ステップの過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。 周辺回路領域７によって形成されるキャパシタの接続形態を示す斜視図である。 周辺回路領域７において実現される回路構成の例を示す回路図である。 不揮発性メモリ装置１によって生成されるキャパシタの単位面積当たりの容量と層数との関係を示すグラフである。 本発明の変形例において、周辺回路領域７によって形成されるキャパシタの接続形態を示す斜視図である。
　以下、図面を参照しつつ本発明に係る半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。
　図１に示されるように、本発明の好適な一実施形態である半導体装置である不揮発性メモリ装置１は、シリコン基板等の半導体基板３と、半導体基板３上に形成されたメモリアレイ領域（第１の領域）５及び周辺回路領域（第２の領域）７とを含んで構成されている。メモリアレイ領域５は、周辺回路領域７を経由して外部のバスＢＵＳにデータ通信が可能となるように接続され、外部のバスＢＵＳを経由して受信した信号に応じてデータを保持する機能を有する。周辺回路領域７は、各種演算を行う演算処理部、各種データを記憶するメモリ部、メモリアレイ領域５におけるデータの書き込み及び読み出しを制御する制御回路、及びバスＢＵＳを介して外部と通信する通信回路等を含む。周辺回路領域７に含まれる制御回路は、バスＢＵＳから受信した信号を基に、データをメモリアレイ領域５内の指定されたアドレスのメモリセル（詳細は後述する。）に書き込むように制御する。また、周辺回路領域７に含まれる制御回路は、バスＢＵＳから受信した信号を基に、メモリアレイ領域５内の指定されたアドレスのメモリセルからデータを読み出すように制御する。さらに、この制御回路は、データの書き込みあるいは読み出しを行うために、外部から入力された電源電圧を昇圧してメモリセルに印加する機能も有する。
　次に、不揮発性メモリ装置１のメモリアレイ領域５及び周辺回路領域７の詳細構成について説明する。図２において、（ａ）部は、不揮発性メモリ装置１の半導体基板３の主面に垂直な平面に沿った断面図であり、（ｂ）部は、不揮発性メモリ装置１を半導体基板３の主面に垂直な方向から見た平面図である。
　メモリアレイ領域５は、複数のワード線（第１の配線部）１１、複数のビット線（第２の配線部）１５、及び、ワード線１１とビット線１５に挟まれた複数のメモリセル（記憶素子）１３を含む構造が四層積層されて構成されている。詳細には、複数のワード線１１は、半導体基板３の主面３ａ上の高さｈ１の面に沿って所定のピッチで互いに平行になるように直線状に形成されたタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）、あるいはこれらの合金等の金属膜である。複数のビット線１５は、半導体基板３の主面３ａ上の高さｈ２（＞ｈ１）の面に沿って、所定のピッチで互いに平行になり、かつワード線１１の形成方向に垂直な方向に延びるように直線状に形成されたタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）、あるいはこれらの合金等の金属膜である。メモリセル１３は、複数のワード線１１のそれぞれにおける主面３ａの垂直な方向から見た複数のビット線１５との交差部１７と、複数のビット線１５のそれぞれとの間に形成され記憶素子である。このメモリセル１３は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）、相変化メモリ（Ｐｈａｓｅ　ｃｈａｎｇｅ　ｍｅｍｏｒｙ）、磁気メモリ（Ｍａｇｎｅｔｉｃ　ＲＡＭ）、あるいはスピンメモリ（Ｓｐｉｎ　ｍｅｍｏｒｙ）等を採用できる。メモリセル１３は、主面３ａに垂直な方向の両端部において対応するワード線１１及びビット線１５と接続されている。このようなメモリセル１３のそれぞれのアドレスは、接続されるワード線１１及びビット線１５によって決定される。
　また、メモリアレイ領域５には、上記のようなワード線１１の層、メモリセル１３の層、及びビット線１５の層からなる積層構造上に、さらに、メモリセル１３の層、及びワード線１１の層が積層されている。これにより、複数のワード線１１の層及び複数のビット線１５の層によって挟まれた複数のメモリセル１３の層がさらに積層される。同様にして、複数のメモリセル１３の層がさらに二層積層されることにより、ワード線１１及びビット線１５に接続されたメモリセル１３の層が合計で四層形成されている。本実施形態では、メモリセル１３の層が四層積層された構造を有しているが、この層数は特定数には限定されない。
　周辺回路領域７は、複数の線状電極（第３の配線部）１９、複数の線状電極（第４の配線部）２１、及び、線状電極１９と線状電極２１に挟まれた絶縁体２３を含む構造が四層積層されて構成されている。詳細には、複数の線状電極１９は、半導体基板３の主面３ａ上の高さｈ１の面に沿って、所定のピッチで互いに平行になり、かつ、ワード線１１の形成方向と同一の方向に延びるように直線状に形成されたタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）、あるいはこれらの合金等の金属膜である。複数の線状電極２１は、半導体基板３の主面３ａ上の高さｈ２（＞ｈ１）の面に沿って、所定のピッチで互いに平行になり、線状電極１９の形成方向に垂直な方向に延び、かつ、ビット線１５の形成方向と同一の方向に延びるように直線状に形成されたタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）、あるいはこれらの合金等の金属膜である。絶縁体２３は、少なくとも、複数の線状電極１９のそれぞれにおける主面３ａに垂直な方向から見た複数の線状電極２１との交差部２５と、複数の線状電極２１のそれぞれとの間に形成された二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等からなる絶縁体である。本実施形態では、絶縁体２３は、メモリアレイ領域５及び周辺回路領域７に亘って、ワード線１１、ビット線１５、メモリセル１３、及び線状電極１９，２１を除く領域全体に形成されている。ここで、メモリアレイ領域５と周辺回路領域７とで絶縁体２３が分離して形成されていてもよく、その場合はメモリアレイ領域５と周辺回路領域７とにおいて異なる材料の絶縁体が形成されていてもよい。また、周辺回路領域７における線状電極１９と線状電極２１との間においては、交差部２５の部分のみに絶縁体２３が形成されてもよい。
　ここで、複数の線状電極１９は、必ずしもワード線１１の形成方向と同一の方向に形成されるものには限定されない。例えば、複数の線状電極１９の一部がワード線１１の形成方向と同一の方向に形成され、複数の線状電極１９の他部がワード線１１の形成方向と異なる方向（例えば垂直な方向）に形成されてもよい。同様に、複数の線状電極２１は、必ずしもビット線１５の形成方向と同一の方向に形成されるものには限定されない。例えば、複数の線状電極２１の一部がビット線１５の形成方向と同一の方向に形成され、複数の線状電極２１の他部がビット線１５の形成方向と異なる方向（例えば垂直な方向）に形成されてもよい。
　さらに、複数の線状電極１９の長さはワード線１１の長さよりも短いことが好適である。一般に、ワード線１１の配線長をできるだけ延ばすことでメモリアレイの面積を大きくする必要がある一方で、線状電極１９の配線長を長くするに従って寄生抵抗と容量の積で決まるＲＣ時定数が大きくなり、動作周波数が低くなった際に線状電極１９によって形成されるキャパシタの出力電流が減少してしまう。そのため、複数の線状電極１９の長さをワード線１１の長さに比較して短くすることによってＲＣ時定数を下げる必要がある。同様の理由により、複数の線状電極２１の長さはビット線１５の長さよりも短いことが好適である。
　また、周辺回路領域７には、上記のような線状電極１９の層、絶縁体２３の層、及び線状電極２１の層からなる積層構造上に、さらに、絶縁体２３の層、及び線状電極１９の層が積層されている。これにより、複数の線状電極１９の層及び複数の線状電極２１の層によって挟まれた絶縁体２３の層がさらに積層される。同様にして、絶縁体２３の層がさらに二層積層されることにより、線状電極１９及び線状電極２１によって挟まれた絶縁体２３の層が合計で四層形成されている。本実施形態では、絶縁体２３の層が四層積層された構造を有しているが、この層数は特定数には限定されない。
　上記構成の周辺回路領域７において、三層の複数の線状電極１９は、外部端子Ｔ１に共通に電気的に接続され、２層の複数の線状電極２１は、外部端子Ｔ２に共通に電気的に接続される。これによって、複数の交差部２５において線状電極１９，２１と絶縁体２３とによって形成される複数のキャパシタを外部端子Ｔ１，Ｔ２間で並列接続することができ、周辺回路領域７で実現するキャパシタの容量を効率的に大きくすることができる。
　なお、メモリアレイ領域５のワード線１１及びビット線１５の材料と、周辺回路領域７の線状電極１９，２１の材料とは同一材料であることが好適である。こうすれば、ワード線１１と線状電極１９の形成工程、及びビット線１５と線状電極２１の形成工程を簡略化することができる。また、主面３ａに沿った線状電極１９の線幅及び配列ピッチは、主面３ａに沿ったワード線１１の線幅及び配列ピッチよりも大きい、ことが好適である。また、主面３ａに沿った線状電極２１の線幅及び配列ピッチは、主面３ａに沿ったビット線１５の線幅及び配列ピッチよりも大きい、ことが好適である。
　次に、不揮発性メモリ装置１の製造方法について説明する。図３～図６は、不揮発性メモリ装置１の製造の過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。
　まず、半導体基板３の主面３ａの近傍におけるメモリアレイ領域５内に、メモリセルの書き込みあるいは読み出しのためのトランジスタ２７を形成するとともに、主面３ａの近傍における周辺回路領域７内に、メモリセルの書き込みあるいは読み出しのための制御回路用のトランジスタ２９を形成する（図３（ａ））。その後、半導体基板３上の主面３ａから高さｈ１の面まで絶縁体２３の層を形成した後、絶縁体２３の層の面上に沿ってメモリアレイ領域５内に複数のワード線１１を互いに平行になるように形成するとともに、絶縁体２３の層の面上に沿って周辺回路領域７内に複数の線状電極１９を互いに平行になるようにワード線１１の形成方向と同一の方向に形成する（図３（ｂ）、第１層形成ステップ）。
　次に、メモリアレイ領域５の複数のワード線１１上のそれぞれにおいて、互いに分離した複数のメモリセル１３を、それぞれのワード線１１に接続して形成した後に、メモリアレイ領域５及び周辺回路領域７に亘ってメモリセル１３を覆うように、半導体基板３上の主面３ａから高さｈ２の面まで絶縁体２３の層を形成する（図３（ｃ）、第２層形成ステップ）。これにより、周辺回路領域７の複数の線状電極１９上のそれぞれに絶縁体２３が形成される。
　その後、高さｈ２の絶縁体２３の層の面上に沿って、メモリアレイ領域５内に複数のビット線１５を複数のワード線１１の形成方向に垂直になるように形成する。このとき、複数のビット線１５が複数のワード線１１との交差部１７（図２（ｂ））においてそれぞれのメモリセル１３の上面に接続された状態で形成される。それととともに、高さｈ２の絶縁体２３の層の面上に沿って、周辺回路領域７内に、複数の線状電極２１を、互いに平行になるようにビット線１５の形成方向と同一の方向に形成する（図４（ａ）、第３層形成ステップ）。これにより、複数の線状電極２１が、複数の線状電極１９との交差部２５（図２（ｂ））において、線状電極１９との間に絶縁体２３をはさんだ状態で形成される。
　さらに、同様に手順によって、メモリアレイ領域５及び周辺回路領域７に、メモリセル１３の層及び絶縁体２３の層を形成した後（図４（ｂ））、メモリアレイ領域５及び周辺回路領域７に、ワード線１１の層及び線状電極１９の層を積層する（図５（ａ））。
　その後、同様な手順を繰り返すことにより、メモリアレイ領域５において、メモリセル１３の層、ビット線１５の層、メモリセル１３の層、及びワード線１１の層をこの順で積層して形成し、周辺回路領域７において、絶縁体２３の層、線状電極２１の層、絶縁体２３の層、及び線状電極１９の層をこの順で積層して形成する（図５（ｂ））。以上までの工程により、半導体基板３上のメモリアレイ領域５に、ワード線１１及びビット線１５に接続されたメモリセル１３の層が合計で四層形成され、半導体基板３上の周辺回路領域７に、線状電極１９及び線状電極２１に挟まれた絶縁体２３の層が合計で四層形成される。
　最後に、メモリアレイ領域５において、各ワード線１１及び各ビット線１５をトランジスタ２７の端子に電気的に接続するための配線部３１が形成されると共に、周辺回路領域７において、各線状電極１９及び各線状電極２１をトランジスタ２９の端子に接続するための配線部３３が形成される（図６）。なお、図６においては、一部のワード線１１及び線状電極１９用の配線部３１，３３のみを図示しており、他の配線部３１，３３の図示は省略している。
　ここで、図３（ｃ）に示した第２層形成ステップの詳細について、図７及び図８を参照しながら説明する。図７及び図８は、第２層形成ステップの過程を示すための半導体基板３の主面に垂直な平面に沿った断面図である。第２層形成ステップでは、図７あるいは図８に示すいずれかの手順が採用される。
　図７に示す手順では、まず、半導体基板３の主面３ａに沿って、メモリアレイ領域５及び周辺回路領域７を覆うように、ワード線１１及び線状電極１９の表面に、記憶素子用材料３５の層が形成される（図７（ａ））。次に、エッチング処理によって、メモリアレイ領域５のメモリセル１３の部分を除いた部分の記憶素子用材料３５が取り除かれると共に、周辺回路領域７全体の記憶素子用材料３５が取り除かれる（図７（ｂ））。その後、メモリアレイ領域５及び周辺回路領域７を覆うように絶縁体２３の層が形成される。
　一方、図８に示す手順では、まず、半導体基板３の主面３ａに沿って、メモリアレイ領域５及び周辺回路領域７を覆うように、ワード線１１及び線状電極１９の表面に、シリコン酸化膜、シリコン窒化膜、あるいはカーボンなどのハードマスク等の被覆材３７の層が形成される（図８（ａ））。この被覆材３７の層には、メモリアレイ領域５のメモリセル１３に該当する部分に穴部３９が形成される。次に、メモリアレイ領域５の穴部３９に記憶素子用材料が埋め込まれることにより複数のメモリセル１３が形成された後、メモリアレイ領域５および周辺回路領域７の被覆材３７の層が取り除かれる（図８（ｂ））。その後、メモリアレイ領域５及び周辺回路領域７を覆うように絶縁体２３の層が形成される。
　上述した不揮発性メモリ装置１における周辺回路領域７によって形成されるキャパシタの接続形態について説明する。図９は、周辺回路領域７によって形成されるキャパシタの接続形態を示す斜視図である。上述したように、周辺回路領域７において、複数の線状電極１９は外部端子Ｔ１に共通に電気的に接続され、複数の線状電極２１は外部端子Ｔ２に共通に電気的に接続されている。線状電極１９，２１に挟まれた絶縁体のそれぞれの領域はキャパシタを形成するので、このような接続形態によれば、２つの外部端子Ｔ１，Ｔ２間に複数のキャパシタが並列接続されることになり、限られた周辺回路領域の中で容量の大きな合成キャパシタを形成することができる。
　不揮発性メモリ装置１の周辺回路領域７においては、このような合成キャパシタを複数形成することにより、様々な用途の回路を構成することができる。図１０は、周辺回路領域７において実現される回路構成の例を示している。図１０（ａ）には、キャパシタ及びトランジスタを含み、入力電圧ＶＩＮを出力電圧ＶＯＵＴに昇圧する昇圧回路の例を示している。また、図１０（ｂ）には、キャパシタ及びスイッチ素子を含み、入力電圧ＶＩＮを出力電圧ＶＯＵＴに降圧する降圧回路の例を示している。また、図１０（ｃ）には、キャパシタ、インダクタ、抵抗素子、及びトランジスタ等を含む発振回路の例を示している。また、不揮発性メモリ装置１の周辺回路領域７において形成されるキャパシタは、電源の安定化のためのキャパシタ（デカップリングコンデンサ）として用いられてもよい。
　以上説明した不揮発性メモリ装置１は、直線状の複数のワード線１１、それらの複数のワード線１１に交差する方向に伸びる直線状の複数のビット線１５、及び複数のワード線１１と複数のビット線１５との間に接続された複数のメモリセル１３を有するメモリアレイ領域５と、ワード線１１と同一の面に沿った直線状の複数の線状電極１９、ビット線１５と同一の面に沿って複数の線状電極１９に交差する方向に延びる直線状の線状電極２１、及び複数の線状電極１９と複数の線状電極２１との間に挟まれた絶縁体２３を有する周辺回路領域７とによって構成されることになる。これによって、単位面積当たりの記憶容量（ビット数）を増大させるためにメモリセル１３を構成するメモリアレイ領域５の積層数が多くなっても、それに応じて周辺回路領域７に含まれるキャパシタの容量を増やすことができる。そのため、周辺回路領域７の回路面積の増大を抑制することができる。例えば、キャパシタの容量が増加することで、メモリセル１３に印加する電圧を昇圧するための昇圧回路の電圧供給能力を増強することができる。その結果、回路全体の小型化および低コスト化が容易に実現できる。
　図１１には、不揮発性メモリ装置１によって生成されるキャパシタの単位面積当たりの容量と層数との関係を計算した結果を示している。ここでは、複数の線状電極１９，２１の主面３ａに沿った線幅が20nm、複数の線状電極１９，２１の主面３ａに沿った配列ピッチが40nm、複数の線状電極１９，２１の主面３ａに垂直な方向の厚さが40nm、線状電極１９，２１に挟まれた各絶縁体２３の主面３ａに垂直な方向の厚さが40nmの場合を想定し、線状電極１９の層及び線状電極２１の層の合計の層数を変化させた場合の単位面積当たりの容量値［ｎＦ／ｍｍ２］の理論値を示している。この計算結果に示すように、図２に示す構造に対応する層数５の場合、単位面積当たりの容量値が約１２～１３ｎＦ／ｍｍ２となっている。このことから、厚さ４ｎｍのゲート酸化膜を有するトランジスタの容量値８ｎＦ／ｍｍ２と比較しても大きな容量値が得られることがわかる。層数を増やしていけばそれに比例して大きな容量値が得られることもわかる。
　ここで、複数の線状電極１９は、複数のワード線１１と同一の方向に形成され、複数の線状電極２１は、複数のビット線１５と同一の方向に形成されている。この場合、周辺回路領域７の形成が効率的となり、回路全体の低コスト化を図ることができる。
　また、複数の線状電極１９は、外部端子Ｔ１に共通に電気的に接続され、複数の線状電極２１は、外部端子Ｔ２に共通に電気的に接続されている。このような接続形態により、周辺回路領域７によって形成されたキャパシタの容量を並列接続して大容量のキャパシタを構成することができる。
　また、複数の線状電極１９の半導体基板３の主面３ａに沿った線幅或いは間隔は、複数のワード線１１の線幅或いは間隔よりも大きくされている。また、複数の線状電極２１の半導体基板３の主面３ａに沿った線幅或いは間隔は、複数のビット線１５の線幅或いは間隔よりも大きくされている。このような構成によれば、周辺回路領域７において形成されるキャパシタの配線間の間隔を大きくすることで隣り合うキャパシタの配線間でのショートの確率を低下させ、あるいはキャパシタの不良の確率を低下させることができる。加えて、メモリアレイ領域５と異なるデザインとすることでキャパシタの大きな容量を実現することができる。ただし、複数の線状電極１９の半導体基板３の主面３ａに沿った線幅或いは間隔が複数のワード線１１の線幅或いは間隔と同一とされてもよいし、複数の線状電極２１の半導体基板３の主面３ａに沿った線幅或いは間隔が、複数のビット線１５の線幅或いは間隔と同一とされてもよい。この場合は、不揮発性メモリ装置１の加工が容易となるとともに歩留まりも高めることができる。
　また、不揮発性メモリ装置１の製造工程である第２層形成ステップでは、半導体基板３の主面３ａに沿って記憶素子用材料３５を形成し、メモリアレイ領域５の記憶素子用材料３５をエッチングすることにより複数のメモリセル１３を形成すると共に、周辺回路領域７の記憶素子用材料３５を取り除いた後に周辺回路領域７に絶縁体２３を形成する。このようにすることで、メモリアレイ領域５における複数のメモリセル１３の形成と、周辺回路領域７におけるキャパシタを構成する絶縁体２３の形成とを効率よく行うことができる。
　或いは、不揮発性メモリ装置１の製造工程である第２層形成ステップでは、半導体基板３の主面３ａに沿って穴部３９が設けられた被覆材３７を形成し、メモリアレイ領域５の被覆材３７の穴部３９に記憶素子用材料を埋め込むことにより複数のメモリセル１３を形成すると共に、周辺回路領域７の被覆材３７を取り除いた後に周辺回路領域７に絶縁体２３を形成する。このようにすることで、メモリアレイ領域５における複数のメモリセル１３の形成と、周辺回路領域７におけるキャパシタを構成する絶縁体２３の形成とを効率よく行うことができる。
　本発明は、上述した実施形態に限定されるものではない。上記実施形態の構成は様々変更されうる。
　上述した実施形態では、図１２に示す形態のように、同一の層の複数の線状電極１９が外部端子Ｔ１と外部端子Ｔ２と交互に電気的に接続され、同一の層の複数の線状電極２１が外部端子Ｔ１と外部端子Ｔ２とに交互に電気的に接続されていてもよい。このような構成によっても、周辺回路領域７によって形成されたキャパシタの容量を並列接続して大容量のキャパシタを構成することができる。なお、この場合は、主面３ａに沿った方向に隣接する２つの線状電極１９間、及び主面３ａに沿った方向に隣接する２つの線状電極２１間に挟まれた絶縁体２３によって形成されるキャパシタも、外部端子Ｔ１，Ｔ２間に接続される。
　ここで、上記実施形態では、複数の第３の配線部は、複数の第１の配線部と同一の方向に形成され、複数の第４の配線部は、複数の第２の配線部と同一の方向に形成されていてもよい。この場合、第２の領域の形成が容易になり、回路全体の低コスト化を図ることができる。
　また、複数の第３の配線部は第１の外部端子に共通に電気的に接続され、複数の第４の配線部は第２の外部端子に共通に電気的に接続されていてもよい。この場合、第２の領域によって形成されたキャパシタの容量を並列接続して大容量のキャパシタを構成することができる。
　また、複数の第３の配線部は第１の外部端子と第２の外部端子と交互に電気的に接続され、複数の第４の配線部は第１の外部端子と第２の外部端子とに交互に電気的に接続されていてもよい。こうすれば、第２の領域によって形成されたキャパシタの容量を並列接続して大容量のキャパシタを構成することができる。
　また、複数の第３の配線部の第１の面に沿った線幅或いは間隔は、複数の第１の配線部の線幅或いは間隔よりも大きくされてもよい。この場合には、第２の領域において形成されるキャパシタの配線間の間隔を大きくすることで隣り合うキャパシタの配線間でのショートの確率を低下させ、あるいはキャパシタの不良の確率を低下させることができる。加えて、第１の領域と異なるデザインとすることでキャパシタの大きな容量を実現することができる。
　また、複数の第４の配線部の第２の面に沿った線幅或いは間隔は、複数の第２の配線部の線幅或いは間隔よりも大きくされてもよい。この場合にも、第２の領域において形成されるキャパシタの配線間の間隔を大きくすることで隣り合うキャパシタの配線間でのショートの確率を低下させ、あるいはキャパシタの不良の確率を低下させることができる。加えて、第１の領域と異なるデザインとすることでキャパシタの大きな容量を実現することができる。
　さらに、第２層形成ステップでは、第１の面に沿って記憶素子用材料を形成し、第１の領域の記憶素子用材料をエッチングすることにより複数の記憶素子を形成すると共に、第２の領域の記憶素子用材料を取り除いた後に第２の領域に絶縁体を形成する、こととしてもよい。この場合には、第１の領域における複数の記憶素子の形成と、第２の領域におけるキャパシタを構成する絶縁体の形成とを効率よく行うことができる。
　またさらに、第２層形成ステップでは、第１の面に沿って穴部が設けられた被覆材を形成し、第１の領域の被覆材の穴部に記憶素子用材料を埋め込むことにより複数の記憶素子を形成すると共に、第２の領域の被覆材を取り除いた後に第２の領域に絶縁体を形成する、こととしてもよい。かかる構成を採れば、第１の領域における複数の記憶素子の形成と、第２の領域におけるキャパシタを構成する絶縁体の形成とを効率よく行うことができる。
　本発明の一側面は、半導体装置及びその製造方法を使用用途とし、回路面積の増大を抑制することができるものである。
　１…不揮発性メモリ装置（半導体装置）、３…半導体基板、３ａ…主面、５…メモリアレイ領域（第１の領域）、７…周辺回路領域（第２の領域）、１１…ワード線（第１の配線部）、１３…メモリセル（記憶素子）、１５…ビット線（第２の配線部）、１７…交差部、１９…線状電極（第３の配線部）、２１…線状電極（第４の配線部）、２３…絶縁体、２５…交差部、３５…記憶素子用材料、３７…被覆材、３９…穴部、Ｔ１，Ｔ２…外部端子。

Claims (9)

  1. 　半導体基板と、
    　前記半導体基板上の第１の高さの第１の面に沿って互いに平行になるように形成された直線状の複数の第１の配線部、
    　前記半導体基板上の第２の高さの第２の面に沿って前記複数の第１の配線部に交差する方向に形成された直線状の複数の第２の配線部、及び
    　前記複数の第１の配線部のそれぞれにおける前記第１の面に垂直な方向から見た前記複数の第２の配線部との交差部と、前記複数の第２の配線部のそれぞれとの間において、前記第１の配線部及び前記第２の配線部と接続して設けられた複数の記憶素子を有する第１の領域と、
    　前記半導体基板上の前記第１の面に沿って互いに平行になるように形成された直線状の複数の第３の配線部、
    　前記半導体基板上の前記第２の面に沿って前記複数の第３の配線部に交差する方向に形成された直線状の複数の第４の配線部、及び
    　前記第３の配線部と前記第４の配線部との間に少なくとも配置された絶縁体を有する第２の領域と、
    を備える半導体装置。
  2. 　前記複数の第３の配線部は、前記複数の第１の配線部と同一の方向に形成され、
    　前記複数の第４の配線部は、前記複数の第２の配線部と同一の方向に形成されている、
    請求項１記載の半導体装置。
  3. 　前記複数の第３の配線部は第１の外部端子に共通に電気的に接続され、
    　前記複数の第４の配線部は第２の外部端子に共通に電気的に接続されている、
    請求項１又は２記載の半導体装置。
  4. 　前記複数の第３の配線部は第１の外部端子と第２の外部端子と交互に電気的に接続され、
    　前記複数の第４の配線部は第１の外部端子と第２の外部端子とに交互に電気的に接続されている、
    請求項１又は２記載の半導体装置。
  5. 　前記複数の第３の配線部の前記第１の面に沿った線幅或いは間隔は、前記複数の第１の配線部の前記線幅或いは前記間隔よりも大きい、
    請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記複数の第４の配線部の前記第２の面に沿った線幅或いは間隔は、前記複数の第２の配線部の前記線幅或いは前記間隔よりも大きい、
    請求項１～５のいずれか１項に記載の半導体装置。
  7. 　半導体基板上の第１の高さの第１の面に沿った第１の領域において、直線状の複数の第１の配線部を互いに平行になるように形成するとともに、前記半導体基板上の前記第１の面に沿った第２の領域において、直線状の複数の第３の配線部を互いに平行になるように形成する第１層形成ステップと、
    　前記複数の第１の配線部上のそれぞれにおいて、互いに分離して複数の記憶素子を前記第１の配線部に接続して形成すると共に、前記複数の第３の配線部上のそれぞれにおいて絶縁体を形成する第２層形成ステップと、
    　前記半導体基板上の第２の高さの第２の面に沿った前記第１の領域に対応する領域において、直線状の複数の第２の配線部を、前記複数の記憶素子のそれぞれに接続された状態で前記複数の第１の配線部に交差する方向に形成するとともに、前記半導体基板上の前記第２の面に沿った前記第２の領域に対応する領域において、直線状の複数の第４の配線部を、前記複数の第３の配線部との間に前記絶縁体を挟んだ状態で前記複数の第３の配線部に交差する方向に形成する第３層形成ステップと、
    を備える半導体装置の製造方法。
  8. 　前記第２層形成ステップでは、前記第１の面に沿って記憶素子用材料を形成し、前記第１の領域の前記記憶素子用材料をエッチングすることにより前記複数の記憶素子を形成すると共に、前記第２の領域の前記記憶素子用材料を取り除いた後に前記第２の領域に前記絶縁体を形成する、
    請求項７記載の半導体装置の製造方法。
  9. 　前記第２層形成ステップでは、前記第１の面に沿って穴部が設けられた被覆材を形成し、前記第１の領域の前記被覆材の前記穴部に記憶素子用材料を埋め込むことにより前記複数の記憶素子を形成すると共に、前記第２の領域の前記被覆材を取り除いた後に前記第２の領域に前記絶縁体を形成する、
    請求項７記載の半導体装置の製造方法。
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