WO2018225436A1 - ゲート駆動装置 - Google Patents

Description

ゲート駆動装置

　本発明はゲート駆動装置に関し、特に複数のスイッチング素子を並列駆動する際に生じるスイッチング素子間の電流のアンバランスを修正するようにしたゲート駆動装置に関する。

　スイッチング素子を用いたスイッチ回路においては、複数のスイッチング素子を並列に接続してこれらのスイッチング素子を並列駆動することにより、電流容量の大きなスイッチ回路にすることが行われている。

　図７は並列駆動される複数のスイッチング素子を用いたスイッチ回路の例を示す図、図８は並列駆動される複数のスイッチング素子を用いたスイッチ回路の特性例を示す図である。

　図７に示したスイッチ回路は、３つのスイッチング素子を並列駆動する場合の例を示している。ここでは、スイッチング素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（ＭＯＳトランジスタという）が用いられている。３つのＭＯＳトランジスタ１０１，１０２，１０３は、それぞれドレイン端子がまとめて負荷１０４の一方の端子に接続され、負荷１０４の他方の端子は、電源端子１０５に接続されている。負荷１０４は、コイルのような誘導性負荷の場合を示している。ＭＯＳトランジスタ１０１，１０２，１０３のソース端子は、それぞれグランド端子１０６に接続されている。ＭＯＳトランジスタ１０１，１０２，１０３のゲート端子は、抵抗１０７，１０８，１０９の一方の端子に接続され、抵抗１０７，１０８，１０９の他方の端子は、共通のゲート電圧入力端子１１０に接続されている。

　ゲート電圧入力端子１１０に入力されるゲート電圧Ｖｇがロー（Ｌ）レベルからハイ（Ｈ）レベルになると、ＭＯＳトランジスタ１０１，１０２，１０３がそれぞれターンオンされる。これにより、ＭＯＳトランジスタ１０１には、ドレイン電流Ｉｄ１０１が流れ、ＭＯＳトランジスタ１０２には、ドレイン電流Ｉｄ１０２が流れ、ＭＯＳトランジスタ１０３には、ドレイン電流Ｉｄ１０３が流れる。したがって、負荷１０４には、これらを合計した電流を流すことができる。

　ここで、ＭＯＳトランジスタ１０１，１０２，１０３は、それぞれ特性上の個体差があるため、駆動されるゲート電圧Ｖｇが同じでも、実際に電流が流れ始めるタイミングが異なっている。たとえば、ＭＯＳトランジスタ１０１，１０２，１０３がこの順序でターンオンするとした場合、それぞれのドレイン電流Ｉｄ１０１，Ｉｄ１０２，Ｉｄ１０３は、図８に示したような振る舞いをする。すなわち、初めにＭＯＳトランジスタ１０１がターンオンすると、このＭＯＳトランジスタ１０１には、まず、これら３個のＭＯＳトランジスタ１０１，１０２，１０３に分散して流れるはずの電流がすべて集中するため、ドレイン電流Ｉｄ１０１が跳ね上がる。次に、ＭＯＳトランジスタ１０２がターンオンすると、ＭＯＳトランジスタ１０１のドレイン電流Ｉｄ１０１は、跳ね上がった電流値の半分になる。さらに、ＭＯＳトランジスタ１０３がターンオンすると、ＭＯＳトランジスタ１０１のドレイン電流Ｉｄ１０１は、跳ね上がった電流値の１／３になる。また、ＭＯＳトランジスタ１０１，１０２，１０３がターンオフする場合も同じで、最初に、ＭＯＳトランジスタ１０３がターンオフし、ＭＯＳトランジスタ１０２がターンオフする。このため、ＭＯＳトランジスタ１０１には、ターンオフ直前に電流が集中し、ドレイン電流Ｉｄ１０１が跳ね上がる。そして、ＭＯＳトランジスタ１０１がターンオフすると、ドレイン電流Ｉｄ１０１は、跳ね上がった位置から０まで低下する。

　このように、ＭＯＳトランジスタ１０１，１０２，１０３の特性上の個体差によりＭＯＳトランジスタ１０１には、一時的に大きな電流が流れてしまう。このターンオンおよびターンオフが繰り返されると、ＭＯＳトランジスタ１０１だけ温度が過大となって、劣化や破壊の進行が進み、ＭＯＳトランジスタ１０１の寿命だけが極端に短くなるおそれがある。

　このような電流アンバランスをなくす技術が知られている（たとえば、特許文献１参照）。この特許文献１に記載の技術によれば、並列に接続されたスイッチング素子の各ゲート端子に、ゲート信号の時間調整を行うゲート駆動回路を設け、このゲート駆動回路がゲート信号自体をそれぞれ前後に調整してスイッチング素子の導通タイミングを変えている。これにより、それぞれのスイッチング素子がターンオンおよびターンオフするタイミングが揃い、１つのスイッチング素子のみに電流が集中してしまうことがなくなる。

特開２００４－４８９４９号公報

　しかしながら、特許文献１に記載の技術は、ゲート信号の時間調整を行うゲート駆動回路が多くの回路によって構成されているため、ゲート駆動回路の構成が複雑になってしまうという問題点があった。

　本発明はこのような点に鑑みてなされたものであり、並列駆動されるスイッチング素子の電流アンバランスを別の簡単な構成で解消することができるゲート駆動装置を提供することを目的とする。

　本発明では、上記の課題を解決するために、複数のスイッチング素子を並列に接続した主スイッチを駆動するゲート駆動装置が提供される。このゲート駆動装置は、スイッチング素子のゲート端子に印加されるゲート電圧の立ち上がりエッジを起点にスイッチング素子がターンオンするタイミングまでの第１の遅延時間およびゲート電圧の立ち下がりエッジを起点にスイッチング素子がターンオフするタイミングまでの第２の遅延時間をスイッチング素子ごとに算出するスイッチング時間計測部と、第１の遅延時間の中で最も短い第１の最短遅延時間と第１の遅延時間との時間差を算出して第１の時間差信号を出力する第１の時間差算出部と、第２の遅延時間の中で最も短い第２の最短遅延時間と第２の遅延時間との時間差を算出して第２の時間差信号を出力する第２の時間差算出部と、第１の時間差信号の時間差に相当するパルス幅を有する第１のパルスを発生する第１のパルス発生部と、第２の時間差信号の時間差に相当するパルス幅を有する第２のパルスを発生する第２のパルス発生部と、電源とスイッチング素子のゲート端子との間に接続され、第１のパルス信号が印加される期間だけゲート端子にソース電流を供給する第１の補助スイッチと、スイッチング素子のゲート端子とグランドとの間に接続され、第２のパルス信号が印加される期間だけゲート端子からシンク電流を吸い込む第２の補助スイッチと、を備えている。

　上記構成のゲート駆動装置は、主スイッチのスイッチング素子のターンオン、ターンオフのタイミングが同等となるため、特定のスイッチング素子の過剰な発熱による劣化と破壊を防止でき、かつ、定格電流がより小さい低コストのスイッチング素子が使用できるという利点がある。

　本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

ゲート駆動装置を含むスイッチ回路の構成例を示す図である。 スイッチング時間計測部の構成例を示す回路図である。 信号処理部の構成例を示す回路図である。 主スイッチがターンオンされるときの動作を示す要部波形例を示す図である。 主スイッチがターンオフされるときの動作を示す要部波形例を示す図である。 並列駆動される主スイッチの特性例を示す図である。 並列駆動される複数のスイッチング素子を用いたスイッチ回路の例を示す図である。 並列駆動される複数のスイッチング素子を用いたスイッチ回路の特性例を示す図である。

　以下、本発明の実施の形態について、並列駆動される３個のスイッチング素子で主スイッチを構成し、スイッチング素子にＮチャネルのＭＯＳトランジスタを使用した場合を例に図面を参照して詳細に説明する。

　図１はゲート駆動装置を含むスイッチ回路の構成例を示す図である。
　このスイッチ回路では、ＭＯＳトランジスタ１１，１２，１３は、ドレイン端子がともに接続され、ソース端子が電流検出抵抗１４，１５，１６の一方の端子に接続され、電流検出抵抗１４，１５，１６の他方の端子がともに接続されて主スイッチを構成している。ドレイン端子は、電源または負荷に接続され、電流検出抵抗１４，１５，１６の他方の端子は、負荷またはグランドに接続される。電流検出抵抗１４，１５，１６は、ＭＯＳトランジスタ１１，１２，１３のドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３を検出するものであり、ドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３は、これらに比例した電圧Ｖｉｄ１，Ｖｉｄ２，Ｖｉｄ３に変換される。

　ＭＯＳトランジスタ１１，１２，１３のゲート端子は、それぞれ抵抗１７，１８，１９の一方の端子に接続され、抵抗１７，１８，１９の他方の端子は、ゲート電圧を出力する主ゲートドライブ部２０に接続されている。

　ＭＯＳトランジスタ１１，１２，１３のソース端子と電流検出抵抗１４，１５，１６との接続点は、スイッチング時間計測部２１に接続されている。このスイッチング時間計測部２１は、主ゲートドライブ部２０が出力するゲート電圧の立ち上がりエッジのタイミングからドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３が流れるタイミングまでの立ち上がり遅延時間を計測する。スイッチング時間計測部２１は、また、主ゲートドライブ部２０が出力するゲート電圧の立ち下がりエッジのタイミングからドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３が流れなくなるタイミングまでの立ち下がり遅延時間を計測する。

　スイッチング時間計測部２１は、信号処理部２２に接続されている。この信号処理部２２では、スイッチング時間計測部２１が計測したＭＯＳトランジスタ１１，１２，１３の立ち上がり遅延時間および立ち下がり遅延時間から相互の時間差を算出する。ＭＯＳトランジスタ１１，１２，１３の立ち上がり遅延時間に基づく相互の時間差信号は、ターンオン側のスイッチングタイミング調整部２３に出力される。また、ＭＯＳトランジスタ１１，１２，１３の立ち下がり遅延時間に基づく相互の時間差信号は、ターンオフ側のスイッチングタイミング調整部２４に出力される。信号処理部２２は、また、図示しない上位装置から受けたゲート電圧を主ゲートドライブ部２０に出力する。

　ターンオン側のスイッチングタイミング調整部２３は、信号処理部２２が出力した時間差信号を受けて時間差に相当するパルス幅を持ったパルスを生成する時間差パルス発生部２３ａ，２３ｂ，２３ｃを有している。時間差パルス発生部２３ａ，２３ｂ，２３ｃの出力は、補助スイッチを構成するＰチャネルのＭＯＳトランジスタ２５，２６，２７のゲート端子に接続されている。ＭＯＳトランジスタ２５，２６，２７のソース端子は、電源に接続され、ＭＯＳトランジスタ２５，２６，２７のドレイン端子は、ＭＯＳトランジスタ１１，１２，１３のゲート端子にそれぞれ接続されている。

　ターンオフ側のスイッチングタイミング調整部２４は、信号処理部２２が出力した時間差信号を受けて時間差に相当するパルス幅を持ったパルスを生成する時間差パルス発生部２４ａ，２４ｂ，２４ｃを有している。時間差パルス発生部２４ａ，２４ｂ，２４ｃの出力は、補助スイッチを構成するＮチャネルのＭＯＳトランジスタ２８，２９，３０のゲート端子に接続されている。ＭＯＳトランジスタ２８，２９，３０のドレイン端子は、ＭＯＳトランジスタ１１，１２，１３のゲート端子にそれぞれ接続され、ＭＯＳトランジスタ２８，２９，３０のソース端子は、グランドに接続されている。

　次に、スイッチング時間計測部２１および信号処理部２２の具体的な構成例について説明する。
　図２はスイッチング時間計測部の構成例を示す回路図である。この図２に示すスイッチング時間計測部２１ａは、主スイッチのＭＯＳトランジスタ１１が出力するドレイン電流Ｉｄ１の情報のみを扱う回路を示している。したがって、実際には、スイッチング時間計測部２１は、主スイッチのＭＯＳトランジスタ１２，１３が出力するドレイン電流Ｉｄ２，Ｉｄ３の情報を扱う回路も備えている。なお、ドレイン電流Ｉｄ２，Ｉｄ３の情報を扱う回路は、スイッチング時間計測部２１ａと同じ構成を有しているので、ここでは、スイッチング時間計測部２１ａだけについて説明する。

　スイッチング時間計測部２１ａは、比較器３１を備え、この比較器３１の非反転入力端子には、ドレイン電流Ｉｄ１に比例した電圧Ｖｉｄ１が入力され、比較器３１の反転入力端子には、基準電圧３２が接続されている。この基準電圧３２は、ＭＯＳトランジスタ１２がターンオンまたはターンオフしたと見做すドレイン電流Ｉｄ１の値に相当するしきい値電圧である。比較器３１の出力端子は、ＲＳフリップフロップ３３のセット端子とインバータ３４の入力端子とに接続され、インバータ３４の出力端子は、ＲＳフリップフロップ３５のセット端子に接続されている。

　ＲＳフリップフロップ３３の出力端子は、カウンタ３６のストップ端子（ｓｔｏｐ）に接続され、ＲＳフリップフロップ３５の出力端子は、カウンタ３７のストップ端子（ｓｔｏｐ）に接続されている。カウンタ３６は、また、スタート端子（ｓｔａｒｔ）とクロック端子（ｃｋ）とを有し、スタート端子には、主スイッチのゲート電圧の立ち上がりエッジをトリガとするスタート信号が入力され、クロック端子には、基本クロックが入力される。カウンタ３７は、また、スタート端子（ｓｔａｒｔ）とクロック端子（ｃｋ）とを有し、スタート端子には、主スイッチのゲート電圧の立ち下がりエッジをトリガとするスタート信号が入力され、クロック端子には、基本クロックが入力される。

　このスイッチング時間計測部２１ａは、カウンタ３６がゲート電圧の立ち上がりエッジのタイミングで基本クロックのカウントを開始する。次に、主スイッチのＭＯＳトランジスタ１１がターンオンすることによってドレイン電流Ｉｄ１が流れ始め、そのドレイン電流Ｉｄ１に相当する電圧Ｖｉｄ１が基準電圧３２の電圧まで上昇すると、比較器３１は、Ｈレベルを出力する。これにより、ＲＳフリップフロップ３３は、セットされて出力端子からストップ信号を出力する。このストップ信号は、カウンタ３６に入力され、このタイミングで、カウンタ３６は、基本クロックのカウントを停止し、遅延時間信号ｔｄｏｎ１を出力する。この遅延時間信号ｔｄｏｎ１は、ＭＯＳトランジスタ１１のゲート電圧の立ち上がりエッジを起点にし、ＭＯＳトランジスタ１１がターンオンしてドレイン電流Ｉｄ１が所定のしきい値に達するまでの遅延時間を表している。

　このスイッチング時間計測部２１ａは、また、カウンタ３７がゲート電圧の立ち下がりエッジのタイミングで基本クロックのカウントを開始する。次に、主スイッチのＭＯＳトランジスタ１１がターンオフすることによってドレイン電流Ｉｄ１が減り始め、そのドレイン電流Ｉｄ１に相当する電圧Ｖｉｄ１が基準電圧３２の電圧まで低下すると、比較器３１は、Ｌレベルを出力する。このＬレベルの信号は、インバータ３４によってＨレベルの信号に反転され、これにより、ＲＳフリップフロップ３５は、セットされて出力端子からストップ信号を出力する。このストップ信号は、カウンタ３７に入力され、このタイミングで、カウンタ３７は、基本クロックのカウントを停止し、遅延時間信号ｔｄｏｆｆ１を出力する。この遅延時間信号ｔｄｏｆｆ１は、ＭＯＳトランジスタ１１のゲート電圧の立ち下がりエッジを起点にし、ＭＯＳトランジスタ１１がターンオフしてドレイン電流Ｉｄ１が所定のしきい値に低下するまでの遅延時間を表している。

　なお、ＲＳフリップフロップ３３は、カウンタ３６のカウントをスタートさせるスタート信号によってあらかじめリセットしておくのがよい。同様に、ＲＳフリップフロップ３５についても、カウンタ３７がスタート信号によってカウントをスタートしたとき、そのスタート信号によってリセットしておくのがよい。

　図３は信号処理部の構成例を示す回路図である。
　信号処理部２２は、ターンオン側の信号処理を行う時間差算出部４１とターンオフ側の信号処理を行う時間差算出部４２とを有している。時間差算出部４１は、スイッチング時間計測部２１から出力された遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３を入力し、ゲート電圧の立ち上がりエッジをトリガとするスタート信号を入力している。時間差算出部４１は、入力した遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３のうち最も遅延時間の短い最短遅延時間の信号と遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３との時間差を算出する。これにより、時間差算出部４１は、主スイッチの３つのＭＯＳトランジスタ１１，１２，１３のうち最初にターンオンしたタイミングを起点にそれぞれのＭＯＳトランジスタ１１，１２，１３がターンオンするタイミングまでの時間差を表す時間差信号ｔｄｉｆｆｏｎ１，ｔｄｉｆｆｏｎ２，ｔｄｉｆｆｏｎ３を出力する。この時間差信号ｔｄｉｆｆｏｎ１，ｔｄｉｆｆｏｎ２，ｔｄｉｆｆｏｎ３は、スイッチングタイミング調整部２３に送られる。スイッチングタイミング調整部２３では、時間差パルス発生部２３ａ，２３ｂ，２３ｃがそれぞれ時間差に相当するパルス幅のパルスを発生し、補助スイッチのＭＯＳトランジスタ２５，２６，２７を駆動する。

　時間差算出部４２は、スイッチング時間計測部２１から出力された遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３を入力し、ゲート電圧の立ち下がりエッジをトリガとするスタート信号を入力している。時間差算出部４２は、入力した遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３のうち最も遅延時間の短い最短遅延時間の信号と遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３との時間差を算出する。これにより、時間差算出部４２は、主スイッチの３つのＭＯＳトランジスタ１１，１２，１３のうち最初にターンオフしたタイミングを起点にそれぞれのＭＯＳトランジスタ１１，１２，１３がターンオフするタイミングまでの時間差を表す時間差信号ｔｄｉｆｆｏｆｆ１，ｔｄｉｆｆｏｆｆ２，ｔｄｉｆｆｏｆｆ３を出力する。この時間差信号ｔｄｉｆｆｏｆｆ１，ｔｄｉｆｆｏｆｆ２，ｔｄｉｆｆｏｆｆ３は、スイッチングタイミング調整部２４に送られる。スイッチングタイミング調整部２４では、時間差パルス発生部２４ａ，２４ｂ，２４ｃがそれぞれ時間差に相当するパルス幅のパルスを発生し、補助スイッチのＭＯＳトランジスタ２８，２９，３０を駆動する。

　次に、このスイッチ回路の動作について、図４および図５の波形例を参照して詳細に説明する。
　図４は主スイッチがターンオンされるときの動作を示す要部波形例を示す図、図５は主スイッチがターンオフされるときの動作を示す要部波形例を示す図、図６は並列駆動される主スイッチの特性例を示す図である。

　図４および図５において、上から、基本クロック、ゲート電圧、ＭＯＳトランジスタ１１，１２，１３のドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３、カウンタ３６，３７のカウント期間１～３、ＭＯＳトランジスタ１１，１２，１３のゲート電流Ｉｇ１，Ｉｇ２，Ｉｇ３を示している。また、図６において、縦軸は、ＭＯＳトランジスタ１１，１２，１３のドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３およびゲート端子のゲート電圧Ｖｇを示し、横軸は、時間を示している。

　まず、主スイッチのＭＯＳトランジスタ１１，１２，１３をターンオンさせるために時刻ｔ０（図４参照）にてゲート電圧が入力されると、そのゲート電圧の立ち上がりエッジのタイミングでカウンタ３６がカウントを開始する。ここで、ＭＯＳトランジスタ１１，１２，１３は、ゲート端子にゲート電圧が印加されてからターンオンするまでスイッチング時間が揃っていないとする。この実施の形態では、ゲート電圧が印加されてから、ＭＯＳトランジスタ１１が最初にターンオンし、その後、ＭＯＳトランジスタ１２，１３がこの順にターンオンするものとしている。

　ドレイン電流Ｉｄ１に相当する電圧Ｖｉｄ１を受けているスイッチング時間計測部２１ａでは、カウンタ３６がゲート電圧の立ち上がりエッジのタイミングで基本クロックのカウントを開始する。このとき、ＲＳフリップフロップ３３は、リセットされていて、カウンタ３６へのストップ信号は、Ｌレベルである。この状態は、ドレイン電流Ｉｄ２，Ｉｄ３に相当する電圧Ｖｉｄ２，Ｖｉｄ３を受けているスイッチング時間計測部でも同じである。

　最初に、ＭＯＳトランジスタ１１が時刻ｔ１でターンオンすると、比較器３１は、Ｈレベルの信号を出力するので、ＲＳフリップフロップ３３はセットされ、Ｈレベルのストップ信号を出力する。これにより、カウンタ３６は、カウントを停止し、遅延時間信号ｔｄｏｎ１を出力する。

　次に、ＭＯＳトランジスタ１２が時刻ｔ２でターンオンすると、このＭＯＳトランジスタ１２に相当するスイッチング時間計測部は、遅延時間信号ｔｄｏｎ２を出力する。そして、ＭＯＳトランジスタ１３が時刻ｔ３でターンオンすると、このＭＯＳトランジスタ１３に相当するスイッチング時間計測部は、遅延時間信号ｔｄｏｎ３を出力する。

　スイッチング時間計測部２１が出力した遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３は、信号処理部２２の時間差算出部４１に入力される。時間差算出部４１では、入力した遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３のうち最も遅延時間の短い信号、すなわち、遅延時間信号ｔｄｏｎ１と遅延時間信号ｔｄｏｎ１，ｔｄｏｎ２，ｔｄｏｎ３との時間差を算出する。ＭＯＳトランジスタ１１の時間差は、遅延時間信号ｔｄｏｎ１と遅延時間信号ｔｄｏｎ１との時間差であるので、時間差信号ｔｄｉｆｆｏｎ１＝０となる。ＭＯＳトランジスタ１２の時間差は、遅延時間信号ｔｄｏｎ２と遅延時間信号ｔｄｏｎ１との時間差であるので、時間差信号ｔｄｉｆｆｏｎ２は、ｔｄｏｎ２－ｔｄｏｎ１となる。ＭＯＳトランジスタ１３の時間差は、遅延時間信号ｔｄｏｎ３と遅延時間信号ｔｄｏｎ１との時間差であるので、時間差信号ｔｄｉｆｆｏｎ３は、ｔｄｏｎ３－ｔｄｏｎ１となる。

　時間差信号ｔｄｉｆｆｏｎ１，ｔｄｉｆｆｏｎ２，ｔｄｉｆｆｏｎ３は、スイッチングタイミング調整部２３の時間差パルス発生部２３ａ，２３ｂ，２３ｃにて時間差に相当するパルス幅のパルスを発生する。時間差パルス発生部２３ａは、時間差信号ｔｄｉｆｆｏｎ１＝０が入力されるので、パルス幅が０のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ２５は導通することはないので、ＭＯＳトランジスタ１１のゲート電流Ｉｇ１は、主ゲートドライブ部２０から与えられたゲート電流だけとなる。

　時間差パルス発生部２３ｂは、時間差信号ｔｄｉｆｆｏｎ２としてｔｄｏｎ２－ｔｄｏｎ１が入力されるので、パルス幅がｔｄｏｎ２－ｔｄｏｎ１のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ２６は、ｔｄｏｎ２－ｔｄｏｎ１の期間、導通するので、ＭＯＳトランジスタ１２のゲート電流Ｉｇ２は、主ゲートドライブ部２０から与えられたゲート電流にＭＯＳトランジスタ２６から供給されるソース電流を加えた値となる。なお、ソース電流が供給される期間は、時間差信号ｔｄｉｆｆｏｎ２（＝ｔｄｏｎ２－ｔｄｏｎ１）に等しい期間でもよく、時間差信号ｔｄｉｆｆｏｎ２に比例した期間でもよい。これにより、ＭＯＳトランジスタ１２は、ＭＯＳトランジスタ１１と同じタイミングでターンオンすることになる。

　時間差パルス発生部２３ｃは、時間差信号ｔｄｉｆｆｏｎ３としてｔｄｏｎ３－ｔｄｏｎ１が入力されるので、パルス幅がｔｄｏｎ３－ｔｄｏｎ１のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ２７は、ｔｄｏｎ３－ｔｄｏｎ１の期間、導通するので、ＭＯＳトランジスタ１３のゲート電流Ｉｇ３は、主ゲートドライブ部２０から与えられたゲート電流にＭＯＳトランジスタ２７から供給されるソース電流を加えた値となる。これにより、ＭＯＳトランジスタ１３は、ＭＯＳトランジスタ１１，１２と同じタイミングでターンオンすることになる。

　次に、主スイッチのＭＯＳトランジスタ１１，１２，１３をターンオフさせるために時刻ｔ１０（図５参照）にてゲート電圧が遮断されると、そのゲート電圧の立ち下がりエッジのタイミングでカウンタ３７がカウントを開始する。ここで、ＭＯＳトランジスタ１１，１２，１３は、ゲート端子に印加されていたゲート電圧が遮断されてからターンオフするまでスイッチング時間が揃っていないとする。この実施の形態では、ゲート電圧が印加されてから、ＭＯＳトランジスタ１３が最初にターンオフ、その後、ＭＯＳトランジスタ１２，１１がこの順にターンオフするものとしている。

　ドレイン電流Ｉｄ３に相当する電圧Ｖｉｄ３を受けているスイッチング時間計測部では、ターンオフ側のカウンタ３７がゲート電圧の立ち下がりエッジのタイミングで基本クロックのカウントを開始する。このとき、ＲＳフリップフロップ３５は、リセットされていて、カウンタ３７へのストップ信号は、Ｌレベルである。この状態は、ドレイン電流Ｉｄ１，Ｉｄ２に相当する電圧Ｖｉｄ１，Ｖｉｄ２を受けているスイッチング時間計測部でも同じである。

　最初に、ＭＯＳトランジスタ１３が時刻ｔ１１でターンオフすると、その時点でＭＯＳトランジスタ１３に対応するスイッチング時間計測部は、スイッチング遅延時間のカウントを停止し、遅延時間信号ｔｄｏｆｆ３を出力する。
　次に、ＭＯＳトランジスタ１２が時刻ｔ１２でターンオフすると、このＭＯＳトランジスタ１２に相当するスイッチング時間計測部は、遅延時間信号ｔｄｏｆｆ２を出力する。そして、ＭＯＳトランジスタ１１が時刻ｔ１３でターンオフすると、このＭＯＳトランジスタ１１に相当するスイッチング時間計測部２１ａは、遅延時間信号ｔｄｏｆｆ１を出力する。

　スイッチング時間計測部２１が出力した遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３は、信号処理部２２の時間差算出部４２に入力される。時間差算出部４２では、入力した遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３のうち最も遅延時間の短い信号、すなわち、遅延時間信号ｔｄｏｆｆ３と遅延時間信号ｔｄｏｆｆ１，ｔｄｏｆｆ２，ｔｄｏｆｆ３との時間差を算出する。ＭＯＳトランジスタ１３の時間差は、遅延時間信号ｔｄｏｆｆ３と遅延時間信号ｔｄｏｆｆ３との時間差であるので、時間差信号ｔｄｉｆｆｏｆｆ３＝０となる。ＭＯＳトランジスタ１２の時間差は、遅延時間信号ｔｄｏｆｆ２と遅延時間信号ｔｄｏｆｆ３との時間差であるので、時間差信号ｔｄｉｆｆｏｆｆ３は、ｔｄｏｆｆ２－ｔｄｏｆｆ３となる。ＭＯＳトランジスタ１１の時間差は、遅延時間信号ｔｄｏｆｆ１と遅延時間信号ｔｄｏｆｆ３との時間差であるので、時間差信号ｔｄｉｆｆｏｆｆ１は、ｔｄｏｆｆ１－ｔｄｏｆｆ３となる。

　時間差信号ｔｄｉｆｆｏｆｆ１，ｔｄｉｆｆｏｆｆ２，ｔｄｉｆｆｏｆｆ３は、スイッチングタイミング調整部２４の時間差パルス発生部２４ａ，２４ｂ，２４ｃにて時間差に相当するパルス幅のパルスを発生する。時間差パルス発生部２４ｃは、時間差信号ｔｄｉｆｆｏｆｆ３＝０が入力されるので、パルス幅が０のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ３０は導通することはないので、ＭＯＳトランジスタ１３のゲート電流Ｉｇ３は、主ゲートドライブ部２０から与えられたマイナスのゲート電流だけとなる。

　時間差パルス発生部２４ｂは、時間差信号ｔｄｉｆｆｏｆｆ２としてｔｄｏｆｆ２－ｔｄｏｆｆ３が入力されるので、パルス幅がｔｄｏｆｆ２－ｔｄｏｆｆ３のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ２９は、ｔｄｏｆｆ２－ｔｄｏｆｆ３の期間、導通するので、ＭＯＳトランジスタ１２のゲート電流Ｉｇ２は、主ゲートドライブ部２０から与えられたマイナスのゲート電流にＭＯＳトランジスタ２９によって吸い込まれるシンク電流を加えた値となる。これにより、ＭＯＳトランジスタ１２は、ＭＯＳトランジスタ１３と同じタイミングでターンオフすることになる。

　時間差パルス発生部２４ａは、時間差信号ｔｄｉｆｆｏｆｆ１としてｔｄｏｆｆ１－ｔｄｏｆｆ３が入力されるので、パルス幅がｔｄｏｆｆ１－ｔｄｏｆｆ３のパルスを出力する。このため、補助スイッチのＭＯＳトランジスタ２８は、ｔｄｏｆｆ１－ｔｄｏｆｆ３の期間、導通するので、ＭＯＳトランジスタ１３のゲート電流Ｉｇ１は、主ゲートドライブ部２０から与えられたマイナスのゲート電流にＭＯＳトランジスタ２８によって吸い込まれるシンク電流を加えた値となる。これにより、ＭＯＳトランジスタ１１は、ＭＯＳトランジスタ１２，１３と同じタイミングでターンオフすることになる。

　以上のようにして、並列駆動されるＭＯＳトランジスタ１１，１２，１３は、ターンオンおよびターンオフのタイミングが揃うので、特定の１つのＭＯＳトランジスタだけに大電流が偏って流れてしまうことがなくなる。すなわち、図６に示したように、ＭＯＳトランジスタ１１，１２，１３のドレイン電流Ｉｄ１，Ｉｄ２，Ｉｄ３は、ほぼ均等になるため、電流のアンバランスがなくなり、ＭＯＳトランジスタ１１，１２，１３の熱分担が同等になる。この結果、特定のＭＯＳトランジスタの過剰な発熱がなくなるので、ＭＯＳトランジスタ１１，１２，１３の破壊を防止でき、かつ、定格電流がより小さい低コストのＭＯＳトランジスタが使用できる。

　以上のスイッチ回路は、１つの主スイッチを構成するものであって、たとえばハーフブリッジ回路では、このようなスイッチ回路が２つ必要であり、三相モータの駆動回路では、このようなスイッチ回路が６つ必要である。

　主スイッチのＭＯＳトランジスタ１１，１２，１３、および、補助スイッチのＭＯＳトランジスタ２５，２６，２７およびＭＯＳトランジスタ２８，２９，３０の一部またはすべては、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料、ダイヤモンドのようなワイドバンドギャップ半導体で構成した素子とすることができる。これにより、高温動作または高周波スイッチングのスイッチ回路への適用が容易になる。

　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

　１１，１２，１３　ＭＯＳトランジスタ（主スイッチ）
　１４，１５，１６　電流検出抵抗
　１７，１８，１９　抵抗
　２０　主ゲートドライブ部
　２１　スイッチング時間計測部
　２１ａ　スイッチング時間計測部
　２２　信号処理部
　２３，２４　スイッチングタイミング調整部
　２３ａ，２３ｂ，２３ｃ　時間差パルス発生部
　２４ａ，２４ｂ，２４ｃ　時間差パルス発生部
　２５，２６，２７，２８，２９，３０　ＭＯＳトランジスタ（補助スイッチ）
　３１　比較器
　３２　基準電圧
　３３　ＲＳフリップフロップ
　３４　インバータ
　３５　ＲＳフリップフロップ
　３６，３７　カウンタ
　４１，４２　時間差算出部

Claims (5)

1. 　複数のスイッチング素子を並列に接続した主スイッチを駆動するゲート駆動装置であって、
   　前記スイッチング素子のゲート端子に印加されるゲート電圧の立ち上がりエッジを起点に前記スイッチング素子がターンオンするタイミングまでの第１の遅延時間および前記ゲート電圧の立ち下がりエッジを起点に前記スイッチング素子がターンオフするタイミングまでの第２の遅延時間を前記スイッチング素子ごとに算出するスイッチング時間計測部と、
   　前記第１の遅延時間の中で最も短い第１の最短遅延時間と前記第１の遅延時間との時間差を算出して第１の時間差信号を出力する第１の時間差算出部と、
   　前記第２の遅延時間の中で最も短い第２の最短遅延時間と前記第２の遅延時間との時間差を算出して第２の時間差信号を出力する第２の時間差算出部と、
   　前記第１の時間差信号の時間差に相当するパルス幅を有する第１のパルスを発生する第１のパルス発生部と、
   　前記第２の時間差信号の時間差に相当するパルス幅を有する第２のパルスを発生する第２のパルス発生部と、
   　電源と前記スイッチング素子の前記ゲート端子との間に接続され、前記第１のパルスが印加される期間だけ前記ゲート端子にソース電流を供給する第１の補助スイッチと、
   　前記スイッチング素子の前記ゲート端子とグランドとの間に接続され、前記第２のパルスが印加される期間だけ前記ゲート端子からシンク電流を吸い込む第２の補助スイッチと、
   　を備えているゲート駆動装置。
2. 　前記スイッチング時間計測部は、前記スイッチング素子に流れる電流を検出した電流検出信号と所定のしきい値とを比較する比較器と、前記スイッチング素子がターンオンして前記電流検出信号が前記所定のしきい値まで上昇したことを前記比較器が検出したときにセットされる第１のＲＳフリップフロップと、前記ゲート電圧の立ち上がりエッジのタイミングでクロックのカウントを開始し、前記第１のＲＳフリップフロップがセットされたときに前記クロックのカウントを停止して前記スイッチング素子がターンオンしたときの第１の遅延時間を算出する第１のカウンタと、前記スイッチング素子がターンオフして前記電流検出信号が前記所定のしきい値まで低下したことを前記比較器が検出したときにセットされる第２のＲＳフリップフロップと、前記ゲート電圧の立ち下がりエッジのタイミングで前記クロックのカウントを開始し、前記第２のＲＳフリップフロップがセットされたときに前記クロックのカウントを停止して前記スイッチング素子がターンオフしたときの第２の遅延時間を算出する第２のカウンタと、を有している、請求項１記載のゲート駆動装置。
3. 　前記第１の時間差算出部は、前記ゲート電圧の立ち上がりエッジをトリガとする第１のスタート信号の入力に基づいて前記第１の時間差信号の算出を開始し、前記第２の時間差算出部は、前記ゲート電圧の立ち下がりエッジをトリガとする第２のスタート信号の入力に基づいて前記第２の時間差信号の算出を開始する、請求項１記載のゲート駆動装置。
4. 　前記主スイッチの前記スイッチング素子、および、前記第１の補助スイッチおよび前記第２の補助スイッチの一部またはすべては、ワイドバンドギャップ半導体で構成した素子である、請求項１記載のゲート駆動装置。
5. 　前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、酸化ガリウム系材料またはダイヤモンドである、請求項４記載のゲート駆動装置。

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