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WO2018198191A1 - 電力変換装置及び電力変換システム - Google Patents

電力変換装置及び電力変換システム Download PDF

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WO2018198191A1
WO2018198191A1 PCT/JP2017/016356 JP2017016356W WO2018198191A1 WO 2018198191 A1 WO2018198191 A1 WO 2018198191A1 JP 2017016356 W JP2017016356 W JP 2017016356W WO 2018198191 A1 WO2018198191 A1 WO 2018198191A1
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WO
WIPO (PCT)
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signal
emergency stop
stop command
power conversion
output
Prior art date
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Ceased
Application number
PCT/JP2017/016356
Other languages
English (en)
French (fr)
Inventor
鈴木　寛充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Mitsubishi Electric Industrial Systems Corp
Original Assignee
Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Mitsubishi Electric Industrial Systems Corp filed Critical Toshiba Mitsubishi Electric Industrial Systems Corp
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Priority to JP2019514915A priority patent/JP6812540B2/ja
Priority to PCT/JP2017/016356 priority patent/WO2018198191A1/ja
Publication of WO2018198191A1 publication Critical patent/WO2018198191A1/ja
Priority to US16/663,591 priority patent/US10965226B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P3/00—Arrangements for stopping or slowing electric motors, generators, or dynamo-electric converters
    • H02P3/06—Arrangements for stopping or slowing electric motors, generators, or dynamo-electric converters for stopping or slowing an individual dynamo-electric motor or dynamo-electric converter
    • H02P3/18—Arrangements for stopping or slowing electric motors, generators, or dynamo-electric converters for stopping or slowing an individual dynamo-electric motor or dynamo-electric converter for stopping or slowing an AC motor
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using DC to AC converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using DC to AC converters or inverters with pulse width modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • H02P29/02—Providing protection against overload without automatic interruption of supply
    • H02P29/024—Detecting a fault condition, e.g. short circuit, locked rotor, open circuit or loss of load

Definitions

  • Embodiments of the present invention relate to a power conversion device and a power conversion system.
  • the reliability of the emergency stop circuit is an issue in order to reliably stop the power conversion device. Although it is necessary to self-diagnose that the emergency stop circuit is healthy, there is a problem that the reliability of the entire apparatus is impaired when the diagnostic circuit becomes complicated.
  • a drive device that is a power converter that drives a motor
  • the drive device is interposed between a gate drive circuit that drives the inverter unit and a PWM generation circuit that generates a PWM (Pulse Width Modulation) signal to be given to the gate drive circuit.
  • the safety stop circuit is configured with an external power cutoff terminal and a PWM signal cutoff circuit that shuts off any of the PWM signals in conjunction with the external power cutoff terminal.
  • Patent Document 1 functions normally when the safety stop circuit (or emergency stop circuit) is healthy, but safely when reliability of soundness is not obtained. There was a problem that there was a possibility that it could not be stopped.
  • the present invention has been made in order to solve the above-described problems.
  • the emergency stop command signal for emergency stop of the drive device between the host supervisory control device and the drive device is a dual system, and the host monitor Power conversion that can make an emergency stop reliably by delaying the start of operation for a predetermined time after the operation command signal is output from the control device and checking the emergency stop circuit in the drive device with a monitoring circuit
  • An object is to provide an apparatus and a power conversion system.
  • a power conversion system configured to have a power conversion device that receives power supply to drive an electric motor, and a host supervisory control device that is communicably connected to the power conversion device,
  • the upper monitoring device is at least: An operation command signal to be transmitted to the control circuit unit to operate and stop the converter; A first emergency stop command signal and a second emergency stop command signal transmitted to the control circuit unit to perform an emergency stop of the converter,
  • the power converter is A main circuit section having a power conversion section for supplying AC power to the motor;
  • a control circuit unit that transmits a gate pulse for driving a semiconductor element constituting the power conversion unit of the main circuit unit to the main circuit unit by a light emitting element, and
  • the control circuit unit is A first logic unit that is established on the condition that the first emergency stop command is not established, the second emergency stop command is not established, and the operation command signal;
  • a first on-delay that outputs a completion signal after a predetermined first predetermined time from the establishment of the output
  • the emergency stop command signal for causing the drive device to perform an emergency stop between the host supervisory control device and the drive device is a dual system. It is possible to provide a power conversion device and a power conversion system capable of surely performing an emergency stop by delaying time and operation start and checking the emergency stop circuit in the drive device by the monitoring circuit. .
  • FIG. 1 is a schematic configuration diagram of a power conversion system using a power conversion device (drive device) according to Embodiment 1.
  • FIG. 3 is a circuit diagram for explaining functions and operations of portions according to an embodiment of a control circuit unit constituting the drive device shown in FIG. 2.
  • FIG. 4 is a timing chart for explaining functions and operations of a control circuit unit and a test signal generation and monitoring circuit unit shown in FIG. 3.
  • the power conversion device is sometimes referred to as a drive device.
  • FIG. 1 is a schematic configuration diagram of a power conversion system 100 using the power conversion device (drive device) 2 according to the first embodiment.
  • the power conversion system 100 includes a drive device 2 and a host supervisory control device 3 that are driven by a three-phase AC power source (hereinafter referred to as an AC power source unless otherwise distinguished) 1 to drive an electric motor 4. Composed.
  • a three-phase AC power source hereinafter referred to as an AC power source unless otherwise distinguished
  • AC power supply 1 supplies AC power to drive device 2.
  • the drive device 2 includes a main circuit unit 20 and a control circuit unit 21, is connected to the AC power source 1 and the motor 4, receives AC power from the AC power source 1, and drives the motor 4. Electric power is generated and supplied to the electric motor 4.
  • the main circuit unit 20 includes a power conversion unit (not shown) that converts AC power into AC power necessary for driving the motor 4.
  • a power conversion unit (not shown) that converts AC power into AC power necessary for driving the motor 4.
  • a converter that converts AC power into DC power, an inverter that converts DC power into AC power, and the like are included, but the description thereof is omitted here because it is not the gist of the present invention.
  • the host supervisory control device 3 is communicably connected to the drive device 2 and is provided with an emergency stop command 1 signal and an emergency stop command 2 signal to ensure the reliability of the emergency stop circuit of the drive device 2, and outputs an emergency stop command signal. A double system is used. Further, when the emergency stop command signal is transmitted to the drive device 2, it is confirmed that the answer signal as a response signal from the drive device 2 responds in synchronization.
  • Reference numeral 30a is a control signal from the host supervisory control device 3 to the drive device 20, and an electric motor speed command, an operation command, and an emergency stop command signal (especially an emergency stop command when there is no need to distinguish between signals)
  • the symbol 30b is a response signal (an answer signal) from the drive device 20 to the host supervisory control device 3. When there is no need to distinguish between signals, Is sometimes synonymous with an answer). There are a plurality of emergency stop commands and answers, and details will be described later.
  • FIG. 2 is a block diagram showing a signal flow between the host monitoring device 3 and the drive device 2 constituting the power conversion system 100 shown in FIG.
  • the host supervisory control device 3 is provided with a command for driving and controlling the drive device 2 and an abnormality notification means when an abnormality of the drive device 2 is detected.
  • the motor speed command signal 31 As command signals for controlling the drive of the drive device 2, the motor speed command signal 31, the DEB / GB command signal 32, the emergency stop command 1 signal (first emergency stop signal) 33, and the emergency stop command 2 signal (first signal) 2 emergency stop signal) 34 is provided.
  • the motor speed command signal 31 is a command for setting the speed reference of the motor 4 and is output from the host supervisory control device 3 to the control circuit unit 21 of the drive device 2.
  • the DEB / GB command signal 32 is a so-called operation command signal, and is output from the host monitoring control device 3 to the control circuit unit 21 of the drive device 2.
  • DEB means to release the gate block, and is a command that permits a switching operation of a switching element (not shown) constituting the drive device 2.
  • the GB command is a command for blocking (prohibiting) the switching operation of a switching element (not shown) constituting the drive device 2. That is, here, DEB and GB are two sides.
  • the DEB / GB command 32 is transmitted to the drive device 2 at the time of an operation command, and an H (high) level is transmitted to the drive device 2, and the DEB / GB command 32 is transmitted to the drive device 2 at an L (low) level.
  • the emergency stop command 1 signal 33 is a command for emergency stop of the drive device 2 and is output from the host supervisory control device 3 to the control circuit unit 21 of the drive device 2.
  • the emergency stop command 1 signal 33 is used when an emergency stop button (not shown) provided outside is pressed, or when an emergency stop command signal generated in a sequence by protection interlocking is output. Command 1 signal 33 is transmitted.
  • the emergency stop command 1 signal 33 is transmitted at the L level when the emergency stop command is transmitted.
  • the emergency stop command 2 signal 34 is provided for a dual system of command signals for stopping the device as described in the above-mentioned “Problem to be Solved by the Invention”. To the control circuit unit 21 of the drive device 2.
  • the emergency stop command 2 signal 34 has the same function as the emergency stop command 1 signal 33.
  • the emergency stop command 2 signal 34 is transmitted at the L level when the emergency stop command is transmitted.
  • the answer 1 signal 35 is a signal transmitted from the control circuit unit 21 to the host monitoring device 3 and is a response signal of the emergency stop command 1 signal 33.
  • the answer 2 signal 36 is a signal transmitted from the control circuit unit 21 to the host monitoring device 3 and is a response signal of the emergency stop command 2 signal 34.
  • the emergency stop 1 anomaly 37a is calculated by calculating the emergency stop command 1 signal 33 and the answer 1 signal 35 with the exclusive OR EXOR 37, and the obtained output signal is timed by the on-delay OND1 when the input signal changes from L level to H level. This signal is obtained by delaying by T1.
  • the emergency stop command 1 signal 33 is transmitted to the control circuit unit 21 of the drive device 2 at the L level, and the control circuit unit When the answer 1 signal 35 is output at L level from 21, the output signal of the EXOR 37 becomes L level and is determined to be in a normal state, but some abnormality occurs in the control circuit unit 21, and the answer 1 signal 35 is When the signal is not output at the L level, the output signal of the EXOR 37 becomes the H level, and after the delay time T1 has elapsed, the emergency stop 1 abnormality 37a is output (notified) from the OND 1 at the H level. Note that the on-delay is delayed for a predetermined time when the input changes from L level to H level, but there is no output delay when the input changes from H level to L level.
  • the emergency stop 2 abnormality 38a is obtained by calculating the emergency stop command 2 signal 34 and the answer 2 signal 36 by the exclusive OR EXOR 38 based on the provision of the emergency stop command 2 signal 34 for the double system of command signals. This is a signal obtained by delaying the obtained output signal by time T1 by the on-delay OND2.
  • the emergency stop command 2 signal 34 is transmitted to the control circuit unit 21 of the drive device 2 at the L level, and the control circuit unit 21, when the answer 2 signal 36 is output at the L level, the output signal of the EXOR 38 becomes the L level and is determined to be in a normal state, but some abnormality occurs in the control circuit unit 21, and the answer 2 signal 36 is When the signal is not output at the L level, the output signal of the EXOR 38 becomes the H level, and after the delay time T1 has elapsed, the emergency stop 1 abnormality 38a is output (notified) from the OND 2 at the H level.
  • the delay time T1 of OND1 and OND2 is a value that takes into account the processing delay and signal transmission time of the circuit, and is usually a delay of about several hundred ms. Further, when the emergency stop 1 abnormality 37a or the emergency stop 2 abnormality 38a is established, the host supervisory control device 3 performs necessary protection interlocking processing, but the description thereof is omitted.
  • FIG. 3 is a circuit diagram for explaining the functions and operations of the portions according to the embodiment of the control circuit unit 21 constituting the drive device 2 shown in FIG.
  • FIG. 5 is a timing chart for explaining the functions and functions of the control circuit unit 21 and the test signal generation and monitoring circuit unit shown in FIG.
  • description will be given with reference to these drawings.
  • the control circuit unit 21 is connected to the host monitoring device 3 via the interface unit 210.
  • a gate pulse based on an optical signal is transmitted to the main circuit unit 20 via the optical communication cable 211.
  • the optical communication cable 211 is used here, a gate pulse may be transmitted from the control circuit unit 21 to the main circuit unit 20 using a photocoupler.
  • the interface unit 210 with the host monitoring device 3 includes a DEB / GB command 32, an emergency stop command 1 signal 33, an emergency stop command 2 signal 34, an answer 1 signal 35, an answer 2 signal 36, etc., as shown in FIG. This is as described in the host monitoring device 3.
  • the DEB / GB command 32, the emergency stop command 1 signal 33, and the emergency stop command 2 signal 34 transmitted from the host monitoring device 3 are converted into appropriate signal levels by the interface unit 210, and the DEB / GB command 32a and the emergency stop command are respectively transmitted. 1 signal 33a and emergency stop command 2 signal 34a.
  • the emergency stop command 1 signal 33a and the emergency stop command 2 signal 34a are input to the logical product AND4 (hereinafter, the logical product AND4 is simply referred to as AND4).
  • the DEB / GB command 32a is input to the test signal generation and monitoring unit 214 and the logical product AND5. (Hereinafter, the logical product AND5 is simply referred to as AND5.)
  • the emergency stop command 1 signal 33a is input to the test signal generation and monitoring unit 214 and the logical product AND1 (hereinafter, the logical product AND1 is simply referred to as AND1.) .
  • Test lock 1 signal 46 is input from the test signal generation and monitoring unit 214 to the other of AND1.
  • the test lock 1 signal 46 corresponds to a forced operation signal of the emergency stop command 1 signal 33a.
  • the emergency stop command 2 signal 34a is input to the test signal generation and monitoring unit 214 and the logical product AND2 (hereinafter, the logical product 2 is simply referred to as AND2).
  • Test lock 2 signal 47 is input from the test signal generation and monitoring unit 214 to the other of AND2.
  • the test lock 2 signal 47 corresponds to the forced operation signal of the emergency stop command 2 signal 34a.
  • the other operation permission conditions are, for example, a state signal of the cooling device, a state of the AC power supply 1, and the like, and when the operation permission is established, the other operation permission condition signal 40 becomes H level.
  • AND6 The output of AND4 and the output of AND5 are input to the logical product AND6 (hereinafter, the logical product AND6 is simply referred to as AND6).
  • the gate generation permission signal 41 which is the output of AND6, is input to the on-delay OND3 (hereinafter, the on-delay OND3 is simply referred to as OND3).
  • OND3 is an on-delay when the input signal is changed from L level to H level, and the output signal is delayed by T3 for a predetermined time.
  • the output signal 42 of the OND 3 is input to the logical OR 21 and also to the test signal generation and monitoring unit 214.
  • a test pulse generation command signal 48 is input from the test signal generation and monitoring unit 214 to the other input of the logical OR 21.
  • the output signal 44 of the logical sum OR1 is input to the PWM signal generation circuit 215.
  • the PWM signal generation circuit 215 switches the PWM signal 44 for switching the semiconductor elements of the main circuit unit 20 in accordance with a motor speed command (not shown), an output current feedback signal of the drive device 2, and the like. Is generated.
  • the answer 1 signal 35a which is the output of AND1 is input to the logical product AND3 and the test signal generation and monitoring unit 214 (hereinafter, the logical product AND3 is simply referred to as AND3). Further, the answer 1 signal 35a, which is the output of AND1, is input to the interface unit 210, is desensitized to an appropriate signal level, and is output as the answer 1 signal 35 to the host monitoring device 3.
  • the PWM signal 44 that is the output of the PWM signal generation circuit 215 is input to the AND 3, and the output 45 of the AND 3 is connected to the light emitting element 212 and the test signal generation and monitoring unit 214.
  • the PWM signal 44 that is the output of the PWM signal generation circuit 215 is connected to the test signal generation and monitoring unit 214.
  • the power source of the light emitting element 212 is connected from the power source for the light emitting element to the emitter of the transistor Tr1, and further connected to the power supply terminal of the light emitting element 212 via the collector of Tr1.
  • the output of the AND2 is connected to the base of the transistor Tr1 through the amplifier AMP1 (hereinafter, the amplifier AMP1 is simply referred to as AMP1).
  • the output 45 of the AND3 is converted into an optical signal by the light emitting element 212 and transmitted to the main circuit unit 20 as a gate pulse through the optical communication cable 211.
  • the collector of the transistor Tr1 is connected to the power supply terminal of the light emitting element 212 and to the power supply drop detection unit 213.
  • the output of the power drop detection unit 213 is input to the test signal generation and monitoring unit 214 as an answer 2 signal 36 a and also input to the interface unit 210, and is output to the higher-level monitoring device 3 as an answer 2 signal 36 after being perceived by an appropriate signal level. Is done.
  • the operation at the time of start-up refers to an operation in a state where the emergency stop state is canceled and the operation stop state returns to the state (1) below.
  • the DEB / GB command signal is in the DEB state (H level), the emergency stop command 1 signal 33 and the emergency stop command 2 signal 34 are not in a state where the emergency stop command is output (H level), and
  • the other driving permission condition signal 40 is in a driving permission state (H level). That is, the emergency stop command 1 signal 33 changes from the L level to the H level (timing t1 in FIG. 5), the emergency stop command 2 signal 34 changes from the L level to the H level (timing t2 in FIG. 5), and other operation permission condition signals 40 Is from the L level to the H level (timing t3 in FIG. 5), and the DEB / GB command signal 32 is at the H level (timing t4 in FIG. 5).
  • the gate generation permission signal 41 output from AND4, AND5, and AND6 is in a permission state (H level).
  • the output signal 41 of AND6 is input to OND3.
  • the OND 3 delays for a predetermined time (hereinafter referred to as delay time) set when the input signal changes from L level to H level.
  • delay time a predetermined time set when the input signal changes from L level to H level.
  • the output signal 41 of the on-delay 3 is maintained at the L level during the delay time (T3) of the signal (L level) input from the AND 6, and becomes the H level after the delay time has elapsed.
  • the output signal 42 of the OND 3 is input to one terminal of the logical sum OR1.
  • the output signal 43 of the logical sum OR1 is input to the PWM signal generation circuit 215.
  • the PWM signal generation circuit 215 does not output a PWM signal while the input output signal 43 of the logical sum OR1 is at the L level, and when the predetermined delay time elapses (timing t9 in FIG. 5), the PWM signal is generated. 44 is output ((m) in FIG. 5).
  • the output signal 44 of the PWM signal generation circuit 215 is input to one input terminal of the AND3, and the output signal 35a of the AND1 is input to the other input terminal of the AND3.
  • the PWM signal 44 input to one input terminal of the AND3 is output from the output terminal of the AND3.
  • the output signal of AND2 is input to AMP1.
  • the output signal of AMP1 is input to the base of the transistor Tr1, and the transistor Tr1 is turned on / off.
  • the output signal of AND2 is at the H level (timing t8 in FIG. 5)
  • the transistor Tr1 is turned on, and the power supply for the light emitting element connected to the collector C of the transistor Tr1 is supplied to the light emitting element 212. Supplied.
  • the light emitting element 212 is a communication device for performing optical communication by converting the output signal 45 of the AND3 into an optical signal, and the optical signal of the light emitting element 212 is transmitted to the main circuit unit 20 connected via an optical communication cable. Sent.
  • an optical signal is used for communication between the control circuit unit 21 and the main circuit unit 20.
  • the present invention provides a communication means between the control circuit unit 21 and the main circuit unit 20.
  • the present invention is not limited to this.
  • the output signal 35a (FIG. 5 (n)) of the AND1 is not in the state where the emergency stop command is output (H level) in the normal operation, the emergency stop command 1 signal 33a input to one terminal of the AND1. Therefore, the test lock 1 signal 46 (first test lock signal) input to the other terminal of AND1 is excluded during the locked state (L level), that is, excluding the period from timing t4 to t6 in FIG. Thus, the H level is maintained ((i) and (n) in FIG. 5). The operation when the test lock 1 signal 46 is in the locked state (L level) will be described later.
  • the AND1 output signal 35a is transmitted as an answer 1 signal 35 to the host supervisory control device 3 via the interface unit 210 and also input to the test signal generation and monitoring circuit unit 214.
  • the output signal of AND2 (FIG. 5 (o) is input to the base B of the transistor Tr1 via the AMP1, the transistor Tr1 is turned on, and the power supply for the light emitting element is supplied to the power supply terminal of the light emitting element 212.
  • the voltage at the power supply terminal of the light emitting element 212 is detected by the voltage drop detection unit 213, and when the voltage is less than the set value, the voltage drop is detected.
  • the signal is equal to or higher than the set value
  • the H level is output
  • the set value is not less than the set value
  • the L level is output
  • the output signal 36a of the voltage drop detection unit 213 is output as the answer 2 signal 36 via the interface unit 210.
  • the output signal 36a of the voltage drop detection unit 213 is also input to the test signal generation and monitoring circuit unit 214.
  • the output signal 36a of the voltage drop detection unit 213 is a period (T5) in which the test lock 2 signal 47 input to the other terminal of AND2 is in the locked state (L level), that is, the L level from timing t4 to t8 in FIG.
  • L level locked state
  • the H level is maintained except for () (s) in FIG. That is, when the DEB / GB command 32a, the emergency stop command 1 signal 33a, and the emergency stop command 2 signal 33b all become H level at the timing t4, the test signal generation and monitoring circuit unit 214 outputs the test lock 1 signal 46 until the timing t6.
  • T4 the test lock 2 signal 47 input to the other terminal of AND2 is in the locked state (L level), that is, the L level from timing t4 to t8 in FIG.
  • the H level is maintained except for () (s) in FIG. That is, when the DEB / GB command 32a, the emergency stop command 1 signal 33a, and the emergency stop command 2 signal 33b all become H level at
  • the test signal generation and monitoring circuit unit 214 monitors that the states of the emergency stop command 1 signal 32a and the answer 1 signal 35a coincide with each other until the timing t4, and performs an emergency stop with the test lock 1 signal 46 from the timing t4 to the timing t6.
  • the forced operation is monitored in the state of the answer 1 signal 35a.
  • the test signal generation and monitoring circuit unit 214 monitors whether the states of the emergency stop command 1 signal 32a and the answer 1 signal 35a match.
  • the test signal generation and monitoring circuit unit 214 sends the test lock 2 signal 47 until the timing t8. It is set to L level for a predetermined period T5.
  • the test signal generation and monitoring circuit unit 214 monitors that the states of the emergency stop command 2 signal 33a and the answer 2 signal 36a coincide with each other until timing t4, and performs an emergency stop with the test lock 2 signal 47 from timing t4 to timing t8. Is monitored in the state of the answer 2 signal 36a. Further, after timing t8, the test signal generation and monitoring circuit unit 214 monitors whether the states of the emergency stop command 2 signal 33a and the answer 2 signal 36a match.
  • the test lock 1 signal 46 monitors the range until the PWM signal is input to the input terminal of the AND 3, whereas the test lock 2 signal 47 is input to the base of the transistor Tr 1, and the power supply for the light emitting element is used as the light emitting element.
  • the lock time of the test lock 2 signal 47 is shorter than the time T3 of the on-delay 3 output signal but is shorter than the lock time T4 of the test lock 1 signal 46 T5 is set to be long.
  • the operation at the time of stop means an operation in a state satisfying any of the following (1) to (2).
  • the DEB / GB signal 32a (L level) is input to one terminal of the AND 5 and also to the test signal generation and monitoring circuit unit 214.
  • the output signal (L level) of AND5 is input to one terminal of AND6.
  • the output signal 41 (L level) of the AND 6 is input to the OND 3.
  • the OND 3 delays the timing at which the input signal becomes H level for a predetermined time after the input signal becomes H level. However, in an emergency, the output signal of the AND 6 becomes L level and does not become H level until the emergency recovers. Therefore, the output 42 of the on-delay 3 is maintained at the L level and is input to one input terminal of the OR 1.
  • test pulse generation command signal 48 is input from the test signal generation and monitoring circuit unit 214 to the other input terminal of OR1.
  • the test pulse generation command signal 48 is used for the operation at the time of start-up, and is not output at the time of stop and maintains the L level.
  • the output signal 43 of OR1 is maintained at the L level, and the PWM signal 44 is not output from the PWM signal generation circuit 215.
  • either one or both of the emergency stop command 1 signal 33 and the emergency stop command 2 signal 34 output (L level) an emergency stop command (generic name for the emergency stop command 1 signal and 2). And similar to (1) above. Since the OR1 output signal 43 is maintained at the L level and the PWM signal generation circuit 215 stops operating, the PWM signal 44 is not output.
  • the emergency stop command 1 signal 33a (L level) is input to one terminal of AND1, and when the test lock 1 signal 46 input to the other terminal is not output (H level), the AND1 The output signal 35a becomes the L level and is transmitted to the upper supervisory control device 3 as the answer 1 signal 35.
  • the emergency stop command 2 signal 34a (L level) is input to one terminal of AND2, and the test lock 2 signal 47 input to the other terminal is not output (H level).
  • the output signal of AND2 becomes L level and is input to the base of the transistor Tr1 via the AMP1, the transistor Tr1 is turned off, and the light emitting element power supply to the light emitting element 212 is cut off.
  • the emergency stop command 1 signal 33 and the emergency stop command 2 signal 34 are provided with two emergency stop commands independently, and a double system of emergency stop commands is configured. Even if there is some trouble in the system that outputs the emergency stop command 1 signal and the emergency stop command 1 signal 33 is not output, if the emergency stop command 2 signal 34 is output, the PWM signal is transmitted via the optical communication cable. Are not transmitted to the connected main circuit 20.
  • FIG. 4 is a circuit diagram for explaining functions and operations of portions related to the embodiment of the test signal generation and monitoring circuit unit 214 shown in FIG.
  • FIG. 5 is a timing chart for explaining the functions and operations of the control circuit unit 21 and the test signal generation and monitoring circuit unit 214 shown in FIG. This will be described below with reference to these.
  • AND AND11 is simply referred to as AND11
  • one-shot OST4 is simply referred to as OST4
  • one-shot OST5 is simply referred to as OST5
  • on-delay OND6 is simply referred to as OND6
  • inverted INV13 is simply referred to as INV13.
  • the output of the OST4 is connected to the inversion INV11, and the inversion INV11 outputs an inverted signal of the input.
  • the inverted INV11 is simply referred to as INV11.
  • the output of the OST4 is the test lock 1 signal 46 (see FIG. 5 (i)).
  • the OST 5 sets the output signal to H level for a predetermined time indicated by a period T5 (timing t4 to t8).
  • the output of the OST5 is connected to the inversion INV12 and outputs an inverted signal of the input.
  • the output of OST5 is a test lock 2 signal 47 (FIG. 5 (j)).
  • the output of OND6 is connected to one-shot OST7.
  • the output signal of the AND 11 changes from the L level to the H level
  • the output of the OND 6 is delayed by a predetermined time T6 and becomes the H level (timing t5).
  • the one-shot OST 7 sets the output signal to H level for a predetermined time indicated by a period T7 (timing t5 to t7). This signal becomes a test pulse generation command signal (FIG. 5 (k)).
  • the answer 1 signal 35 a is an output of the AND 1 as a response signal to the emergency stop command 1 signal 33 a, and is also input to the test signal generation and monitoring circuit unit 214, and further via the interface unit 210.
  • the signal 35 is input to the host monitoring device 3.
  • the test signal generation and monitoring circuit unit 214 monitors whether the answer 1 signal 35a is responding to the input emergency stop command 1 signal 33a. Therefore, the emergency stop command 1 signal 33a is an exclusive logical sum EXOR11.
  • the answer 1 signal 35a is input to one terminal and the other terminal of the exclusive OR EXOR11 (hereinafter, the exclusive OR EXOR11 is simply referred to as EXOR11).
  • the output signal of EXOR11 becomes H level when the above two input signals do not match, and becomes L level when they match.
  • the output signal of the EXOR 11 is input to one input terminal of the logical product AND12, and the test lock 1 signal 46 is input to the other input terminal of the logical product AND12 (hereinafter, the logical product AND12 is simply referred to as AND12).
  • An output signal of the AND 12 is input to the failure latch circuit 411.
  • a signal for monitoring the coincidence of the emergency stop command 1 signal 33a and the answer 1 signal 35a is output from the output terminal of the AND 12.
  • an H level is output, which is regarded as a failure state, and is latched (saved) by the failure latch circuit 411.
  • the L level is output, and the failure state is not latched by the failure latch circuit 411.
  • the failure latch circuit 411 is related to the processing at the time of failure and, unlike the spirit of the present invention, can be configured with existing technology, and therefore the description thereof is omitted. The same applies to other failure latch circuits described later.
  • test lock 1 signal 46 input to the other input terminal of the AND 12 is output at the L level for a predetermined time indicated by the period T4 (timing t4 to t6), and is output at the other time H level. Therefore, the coincidence between the emergency stop command 1 signal 33a and the answer 1 signal 35a is monitored during the time when the H level is output, and if it does not coincide, it is regarded as a failure state and is latched by the failure latch circuit 411.
  • test lock 1 signal 46 is input to one terminal of the exclusive OR EXOR13
  • the answer 1 signal 35a is input to the other terminal of the exclusive OR EXOR13
  • the test lock 1 signal 46 and the answer 1 signal 35a Monitor for matches.
  • exclusive OR EXOR13 is simply referred to as EXOR13.
  • AND13 the logical product AND13 is simply referred to as AND13.
  • the output of the above-mentioned OST4 is input to the other input terminal of the AND13 (here, the test lock 1 signal 46 is at the L level when the output of the OST4 is at the H level).
  • the output signal of the AND 13 is input to the failure latch circuit 412.
  • test lock 1 signal 46 is at the L level for a predetermined time indicated by the period T4 (timing t4 to t6), and the H level is output for other times, so the time during which the L level is output.
  • the test lock 1 and the answer 1 signal 35a are monitored for coincidence. If they do not coincide with each other, the fault latch circuit 412 latches the test lock 1 and the answer 1 signal 35a.
  • the emergency stop command 2 signal 34a is input to one terminal of AND2, and when the emergency stop command 2 signal 34a is at L level, the output signal of the AND2 becomes L level, and AMP1 is Is input to the base of the transistor Tr1 and the transistor Tr1 is turned off, and the light-emitting element power supply to the light-emitting element 212 is prohibited.
  • the voltage drop detection unit 213 detects a voltage drop
  • the answer 2 signal 36a which is the output of the power supply drop detection unit 213, becomes L level.
  • the answer 2 signal 36 a is transmitted to the host monitoring apparatus 3 as a response signal to the emergency stop command 2 signal 34 via the interface unit 210.
  • the emergency stop command 2 signal 34a is input to one terminal of the exclusive OR EXOR 12, and the answer 2 signal 36a is This is input to the other terminal of the exclusive OR EXOR12 (hereinafter, the exclusive OR EXOR12 is simply referred to as EXOR12).
  • the output signal of the EXOR 12 is H level when the above two input signals do not match, and L level when they match.
  • the output signal of the EXOR 12 is input to one input terminal of the logical product AND14, and the output signal (L level) of the logical product AND14 is input to the failure latch circuit 413 (hereinafter, the logical product AND14 is simply referred to as AND14). .
  • a signal for monitoring the coincidence of the emergency stop command 2 signal 34a and the answer 2 signal 36a is output from the output terminal of the AND 14.
  • an H level is output, which is regarded as a failure state, and is latched by the failure latch circuit 413.
  • the L level is output, and the failure state is not latched by the failure latch circuit 413.
  • test lock 2 signal 47 input to the other input terminal of the AND 14 is output at the L level for a predetermined time indicated by the period T5 (timing t4 to t8), and at other times the H level is output. Therefore, the coincidence between the emergency stop command 2 signal 34a and the answer 2 signal 36a is monitored during the time when the H level is being outputted, and if it does not coincide, it is regarded as a failure state and is latched by the failure latch circuit 413. Is done.
  • test lock 2 signal 47 is input to one terminal of the exclusive OR EXOR14, the answer 2 signal is input to the other terminal of the exclusive OR EXOR14, and the match between the test lock 2 signal 47 and the answer 2 signal is monitored.
  • exclusive OR EXOR14 is simply referred to as EXOR14.
  • the AND AND 15 is simply referred to as AND 15.
  • the output signal 53 of the OST 5 described above is input to the other input terminal of the AND 15.
  • the output signal (L level) of the AND 15 is input to the failure latch circuit 414.
  • the test lock 2 signal 47 is at the L level for a predetermined time indicated by the period T5 (timing t4 to t8) as described above, and the H level is output for other times, so the time during which this L level is output.
  • the test lock 2 signal 47 and the answer 2 signal 36a are monitored for coincidence. If they do not coincide with each other, the failure is regarded as a failure state and is latched by the failure latch circuit 414.
  • the test lock 1 signal 46 is output at the L level for a predetermined time indicated by the period T4 (timing t4 to t6) after the operation becomes possible as shown in FIG. 5 (9).
  • the test lock 1 signal 46 (L level) is input to one input terminal of AND1, and the answer 1 signal 35a (L level) which is the output of AND1 is input to one input terminal of AND3.
  • the AND3 output 45 is output at L level while the test lock 1 signal 46 is output (L level) (see FIGS. 5I and 5P).
  • the AND3 output signal 45 is a state immediately before the PWM signal is output to the issuing element 212, and confirming that this signal is at the L level monitors that the PWM signal is not output from the AND3 output terminal. It is important to confirm the emergency stop circuit.
  • the test lock 1 signal 46 and the output of INV13, which are the outputs of INV11, are input to the OR circuit OR11.
  • OR11 the OR circuit OR11 is simply referred to as OR11.
  • the output of the OR11 is input to one input terminal of the logical product AND16.
  • the AND3 output 45 is input to the other input terminal of the logical product AND16, and the output signal is input to the failure latch circuit 415. If the AND3 output signal 45 is H level or a pulse signal is output when the output of the OR11 is H level, the output of the AND AND16 is also considered to be in the fault state because the H level or pulse signal is also output, and the fault latch circuit Latched at 415.
  • the PWM signal 44 output from the PWM signal generation circuit 215 is input to one input terminal of the exclusive OR EXOR15, and the AND3 output 45 is input to the other input terminal of the exclusive OR EXOR15. And the AND3 output 45 are monitored for coincidence (hereinafter, the exclusive OR EXOR15 is simply referred to as EXOR15).
  • the timing for monitoring the coincidence of the output signals is (1) the OR1 output signal is at the H level, and (2) the output 35a of the AND1 is at the H level, and is after the timing t6.
  • the PWM signal 44 is input to one input terminal of the logical product AND18.
  • the logical product AND18 is simply referred to as AND18.
  • the test pulse generation command signal 48 is input to one input terminal of the logical sum OR12 (hereinafter, the logical sum OR12 is simply referred to as OR12).
  • the OND3 output signal 42 is input to the other input terminal of the OR 12, and the output signal is input to the inverted INV15 (hereinafter, the inverted INV15 is simply referred to as INV15).
  • the output signal of INV15 is input to the other input terminal of the logical product AND18.
  • the test pulse generation command signal 48 is at a predetermined time L level indicated by a period T6 (timing t4 to t5), and thereafter is at a predetermined time H level indicated by a period T7 (timing t5 to t7).
  • the output signal 42 of time OR1 from the elapse of the period T7 to the rear end (timing t9) of the on-delay 3 output signal becomes L level, and the PWM signal 44 output from the PWM signal generation circuit 215 becomes L level. In this way, it can be monitored that the PWM signal is at the L level. If an H level or a pulse is output as a result of this monitoring, it is regarded as a failure state and is latched by the failure latch circuit 417.
  • test pulse generation command signal 48 and the on-delay 3 output signal 42 are input to the input terminal of the OR 12, and the output signals are input to one terminal of the logical product AND19 (hereinafter, the logical product AND19 is simply referred to as AND19). ).
  • one input terminal of the AND 19 has a predetermined time H level indicated by a test pulse generation command signal period T7 (timing t5 to t7) and an on-delay 3 output signal period T3 (timing t4 to t9).
  • the L level is maintained for a predetermined time, and the H level after the lapse of the period T3 is input.
  • the PWM signal 44 is input to the retriggerable one-shot ROS.
  • Retriggerable one-shot ROS Generates and outputs a signal having a predetermined pulse width T10 set with a rising signal of a PWM signal 44 composed of a plurality of pulses as a trigger.
  • the predetermined pulse width T10 set here is set longer than the period of the carrier frequency of the PWM signal. With this setting, when the PWM signal 44 is outputting a normal PWM pulse, the output of the retriggerable one-shot ROS is continuously at the H level.
  • the output signal of the retriggerable one-shot ROS is input to the inversion INV16, and the output signal is input to the other input terminal of the AND19.
  • the output of the retriggerable one-shot OST is performed at the predetermined H level indicated by the period T7 of the test pulse generation command signal and the H level after the lapse of the period T3 of the on-delay 3 output signal. Becomes H level.
  • the output of the retriggerable one-shot OST is at the H level. Therefore, by inverting the output of the retriggerable one-shot OST with the inversion INV16, the output of the inversion INV16 becomes the L level when the PWM signal 44 is generated, and becomes the H level when the PWM signal 44 is not generated. (FIG. 5 (h), (k), (m)).
  • the output of the AND 19 is connected to the failure latch circuit 418.
  • the output of the AND 19 is a monitoring signal that the PWM signal 44 is a pulse. As a result of this monitoring, when the output of the AND 19 is at the H level, it is regarded as a failure state and is latched by the failure latch circuit 418.
  • a filter may be provided at the input of the failure latch circuits 411 to 418 if necessary in order to eliminate malfunction caused by a pulse-like abnormal signal due to a subtle signal delay or timing difference.
  • logic circuit may be realized by software.
  • the command signal for stopping the power conversion device is a dual system
  • the test lock signal is output in the power conversion device at a predetermined time after the operation command signal is output until the operation is started. Is output, and the answer signal is transmitted to the host supervisory control device, and the emergency stop is surely performed by monitoring the coincidence between the test lock signal and the answer signal and performing the monitoring that the PWM signal is a pulse or L level. Therefore, it is possible to provide a power conversion device and a power conversion system that can ensure safety and can have a failure monitoring function.

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Abstract

非常停止を確実に行うことができる安全性を確保し、かつ、故障監視機能を備えた電力変換装置及び電力変換システムを提供する。　電力変換装置は、主回路部にＰＷＭ信号を送信する制御回路部を備え、電動機の運転／停止を行う運転指令信号と、非常停止を行う第1の非常停止指令信号と、を備え、前記制御回路部は、ＰＷＭ信号発生回路と、ＰＷＭ信号が出力されるタイミングを制御、かつ、動作を監視する試験信号発生及び監視回路部と、前記運転指令信号が運転状態であり、かつ第１の非常停止指令信号が非常停止状態でないときに、所定の時間Ｔ３、Ｌレベルを出力するオンディレイ３出力信号と、その出力中に、試験パルス発生指令信号を出力してＰＷＭ信号の出力をオン／オフ制御し、前記第1の非常停止指令信号を受信したとき、又は第１の試験ロック信号が出力されたとき、上位監視装置に応答信号として第1のアンサ信号を送信する。

Description

電力変換装置及び電力変換システム
　本発明の実施形態は、電力変換装置及び電力変換システムに関する。
　電力変換装置を確実に停止させるために、緊急停止回路の信頼性が課題となる。緊急停止回路が健全であることを自己診断する事が必要であるが、診断回路が複雑になると、却って装置全体の信頼性を損なうという課題がある。
　モータを駆動する電力変換装置であるドライブ装置において、インバータ部を駆動するゲート駆動回路とゲート駆動回路に与えるPWM（Pulse Width Modulation：パルス幅変調）信号を生成するPWM発生回路との間に介在される安全停止回路において、外部電力遮断用端子と、外部電力遮断用端子と連動してPWM信号の何れかを遮断するPWM信号遮断回路とで構成し、外部電力遮断用端子が開状態のときにPWM信号遮断回路が遮断することによってゲート駆動回路へのPWM信号を遮断する技術が公開されている（特許文献１参照）。
ＷＯ２００８－１３２９７５号公報
　しかしながら、特許文献１記載の発明は、安全停止回路（又は非常停止回路）が健全である場合には正常に機能するが、健全であることの信頼性が得られていない場合には、安全に停止できない可能性があるという課題があった。
　本発明は、上述した課題を解決するためになされたもので、上位監視制御装置とドライブ装置との間でドライブ装置を非常停止させるための非常停止指令信号を２重系とし、さらに、上位監視制御装置から運転指令信号出力後、所定の時間、運転開始を遅延し、監視回路にてドライブ装置内にて非常停止回路の確認を実施することにより、非常停止を確実に行うことができる電力変換装置及び電力変換システムを提供することを目的とする。
上記目的を達成するために本発明の請求項第１項記載の電力変換システムは、　
電源の供給を受けて電動機を駆動する電力変換装置と、当該電力変換装置と通信可能に接続された上位監視制御装置とを有して構成された電力変換システムであって、
前記上位監視装置は、少なくとも、
前記変換装置の運転及び停止を行うために前記制御回路部に送信する運転指令信号と、
前記変換装置の非常停止を行うために前記制御回路部に送信する第1の非常停止指令信号及び第２の非常停止指令信号と、を備え、
前記電力変換装置は、
前記電動機に交流電力を供給する電力変換部を備えた主回路部と、
前記主回路部の電力変換部を構成する半導体素子を駆動するゲートパルスを発光素子により主回路部に送信する制御回路部と、を備え、
前記制御回路部は、
前記第１の非常停止指令の不成立と前記第２の非常停止指令の不成立と前記運転指令信号を条件に成立する第１の論理部と、
前記第１の論理部の出力の成立から予め定められた第１の所定時間遅延して成立信号を出力する第１のオンディレイと、
前記第１のオンディレイの出力の成立時に前記ＰＷＭ信号を生成するＰＷＭ信号発生回路と、
前記ＰＷＭ信号発生回路の出力と第１のロック信号との論理積の出力を前記ゲートパルスに変換し主回路部に送信する前記発光素子と、
第１の試験信号と第２の試験信号を発生する試験信号発生回路と、
前記第１の非常停止指令の不成立と前記第１の試験信号の論理積により
前記第１のロック信号を発生するロック信号発生機能と、
前記第２の非常停止指令の不成立と前記第２の試験信号の論理積を出力が成立したときにのみ前記発光素子に電源が供給される回路と、
前記第１のロック信号を監視する機能と、
前記発光素子に供給される電源電圧の低下を検出する回路とを備えたことを特徴とする。
　本発明によれば、上位監視制御装置とドライブ装置との間でドライブ装置を非常停止させるための非常停止指令信号を２重系とし、さらに、上位監視制御装置から運転指令信号出力後、所定の時間、運転開始を遅延し、監視回路にてドライブ装置内にて非常停止回路の確認を実施することにより、非常停止を確実に行うことができる電力変換装置及び電力変換システムを提供することができる。
実施例１に係る電力変換装置（ドライブ装置）を使用した電力変換システムの概略構成図。 図１に示す電力変換システムを構成する上位監視制御装置及びドライブ装置の間の信号の流れを示すブロック図。 図２に示すドライブ装置を構成する制御回路部の実施例に係る部分の機能・動作を説明する回路図。 図３に示す試験信号発生及び監視回路部の実施例に係る部分の機能・動作を説明する回路図。 図３に示す制御回路部並びに試験信号発生及び監視回路部の機能・動作を説明するためのタイミングチャート。
　以下、図面を参照して本発明の実施例について説明する。
　ここでは電力変換装置のことをドライブ装置と記すこともある。
　図１は、実施例１に係る電力変換装置（ドライブ装置）２を使用した電力変換システム１００の概略構成図である。電力変換システム１００は、３相交流電源（以下、特に区別する必要がなければ交流電源と称する。）１の供給を受けて電動機４を駆動するドライブ装置２及び上位監視制御装置３を有して構成される。
　交流電源１は、ドライブ装置２に交流電力を供給する。
　ドライブ装置２は、主回路部２０及び制御回路部２１を有して構成され、交流電源１及び電動機４と接続され、交流電源１から交流電力の供給を受け、電動機４を駆動するための交流電力を生成し、電動機４に供給する。
　主回路部２０は、交流電力を、電動機４を駆動するために必要な交流電力に変換する電力変換部（図示しない）を備える。例えば、交流電力を直流電力に変換するコンバータや直流電力を交流電力に変換するインバータなどが含まれるが、ここでは、本発明の趣旨ではないため、その説明を省略する。
　上位監視制御装置３は、ドライブ装置２と通信可能に接続され、ドライブ装置２の非常停止回路の信頼性確保のため、非常停止指令１信号及び非常停止指令２信号を備え、非常停止指令信号を２重系にしている。また、上記非常停止指令信号がドライブ装置２に送信された場合には、ドライブ装置２から応答信号としてのアンサ信号が同期して応答することを確認する。符号３０ａは、上位監視制御装置３からドライブ装置２０への制御信号であり、電動機速度指令、運転指令及び非常停止指令信号（特に信号であることを区別する必要がない場合には非常停止指令と称する場合もあるが同義である。）などであり、符号３０ｂは、ドライブ装置２０から上位監視制御装置３への応答信号（アンサ信号と記す。特に信号であることを区別する必要がない場合にはアンサと称する場合もあるが同義である。）などである。なお、非常停止指令及びアンサは複数あり、詳細は後述する。
　図２は、図１に示す電力変換システム１００を構成する上位監視装置３及びドライブ装置２の間の信号の流れを示すブロック図である。
　上位監視制御装置３には、ドライブ装置２を駆動制御するための指令及びドライブ装置２の異常が検出された場合の異常通知手段が設けられている。
　上記、ドライブ装置２を駆動制御するための指令信号として、電動機速度指令信号３１、ＤＥＢ／ＧＢ指令信号３２、非常停止指令１信号（第1の非常停止信号）３３及び非常停止指令２信号（第２の非常停止信号）３４が設けられている。
　電動機速度指令信号３１は、電動機４の速度基準を設定する指令であり、上位監視制御装置３からドライブ装置２の制御回路部２１に出力される。
　ＤＥＢ／ＧＢ指令信号３２は、いわゆる運転指令信号であり、上位監視制御装置３からドライブ装置２の制御回路部２１に出力される。
ＤＥＢは、ゲートブロックを解除する意味であり、ドライブ装置２を構成するスイッチング素子（図示しない）のスイッチング動作を許可する指令である。
　また、ＧＢ指令は、ドライブ装置２を構成するスイッチング素子（図示しない）のスイッチング動作をブロック（禁止）する指令である。すなわちここではＤＥＢとＧＢは表裏一体である。ここでは、ドライブ装置２へ、運転指令時にＤＥＢ／ＧＢ指令３２はＨ（high）レベルが送信され、ドライブ装置２へ、停止指令時にはＤＥＢ／ＧＢ指令３２はＬ(low)レベルが送信される。
　非常停止指令１信号３３は、ドライブ装置２を非常停止するための指令で、上位監視制御装置３からドライブ装置２の制御回路部２１に出力される。
非常停止指令１信号３３は、外部に設けられた非常停止釦（図示しない）が押下された場合、又は保護連動などでシーケンス的に生成された非常停止指令信号が出力された場合に当該非常停止指令１信号３３が送信される。ここでは、非常停止指令１信号３３は非常停止指令の送信時Ｌレベルが送信される。
　非常停止指令２信号３４は、上記「発明が解決しようとする課題」に記載されているように装置を停止させるための指令信号の２重系のために設けられたもので上位監視制御装置３からドライブ装置２の制御回路部２１に出力される。
非常停止指令２信号３４は、上記非常停止指令１信号３３と同様の機能を有する。非常停止指令２信号３４は非常停止指令の送信時Ｌレベルが送信される。
　アンサ１信号３５は、制御回路部２１から上位監視装置３に送信される信号であり、非常停止指令１信号３３の応答信号である。
　アンサ２信号３６は、制御回路部２１から上位監視装置３に送信される信号であり、非常停止指令２信号３４の応答信号である。
　非常停止１異常３７ａは、非常停止指令１信号３３とアンサ１信号３５を排他的論理和ＥＸＯＲ３７で演算し、得られた出力信号を入力信号がＬレベルからＨレベルになるときオンディレイＯＮＤ１により時間Ｔ１だけ遅延して得られる信号である。（以下排他的論理和ＥＸＯＲ３７を単にＥＸＯＲ３７と記し、オンディレイＯＮＤ１を単にＯＮＤ１と記す。）非常停止指令１信号３３がドライブ装置２の制御回路部２１に対してＬレベルで送信され、制御回路部２１からアンサ１信号３５がＬレベルで出力された場合には、ＥＸＯＲ３７の出力信号はＬレベルになり正常状態と判断されるが、制御回路部２１に何らかの異常が発生し、アンサ１信号３５がＬレベルで出力されなかった場合は、ＥＸＯＲ３７の出力信号はＨレベルになり、遅延時間Ｔ１経過後に、非常停止１異常３７ａがＯＮＤ１からＨレベルで出力（通知）される。尚、オンディレイは入力がＬレベルからＨレベルに変化するとき出力は所定時間遅延するが、入力がＨレベルからＬレベルに変化する時は出力の遅延は無いものとする。
　非常停止２異常３８ａは、指令信号の２重系のために非常停止指令２信号３４が設けられたのに基づき、非常停止指令２信号３４とアンサ２信号３６を排他的論理和ＥＸＯＲ３８で演算し、得られた出力信号をオンディレイＯＮＤ２により時間Ｔ１だけ遅延して得られる信号である。（以下排他的論理和ＥＸＯＲ３８を単にＥＸＯＲ３８と記す、オンディレイＯＮＤ２を単にＯＮＤ２と記す。）非常停止指令２信号３４がドライブ装置２の制御回路部２１に対してＬレベルで送信され、制御回路部２１からアンサ２信号３６がＬレベルで出力された場合には、ＥＸＯＲ３８の出力信号はＬレベルになり正常状態と判断されるが、制御回路部２１に何らかの異常が発生し、アンサ２信号３６がＬレベルで出力されなかった場合は、ＥＸＯＲ３８の出力信号はＨレベルになり、遅延時間Ｔ１経過後に、非常停止１異常３８ａがＯＮＤ２からＨレベルで出力（通知）される。
　なお、ＯＮＤ１及びＯＮＤ２の遅延時間Ｔ１は、回路の処理遅延や信号伝達時間を考慮した値であり、通常数百ｍｓ程度の遅延である。また、非常停止１異常３７ａや非常停止２異常３８ａが成立した場合、上位監視制御装置３は、必要な保護連動処理を行うことになるが、その説明は省略する。
　図３は、図２に示すドライブ装置２を構成する制御回路部２１の実施例に係る部分の機能・動作を説明する回路図である。図５は、図３に示す制御回路部２１並びに試験信号発生及び監視回路部の機能・同亜を説明するためのタイミングチャートである。以下、これらの図を参照して説明する。
　制御回路部２１は、インターフェース部２１０を介して上位監視装置３と接続される。また、光通信ケーブル２１１を介して主回路部２０に光信号によるゲートパルスを送信する。尚、ここでは光通信ケーブル２１１を使用しているが、フォトカプラを使用して制御回路部２１から主回路部２０にゲートパルスを送信しても良い。
　上位監視装置３とのインターフェース部２１０には、ＤＥＢ／ＧＢ指令３２、非常停止指令１信号３３、非常停止指令２信号３４、アンサ１信号３５及びアンサ２信号３６などが含まれ、図２に示す上位監視装置３で説明した通りである。
上位監視装置３から送信されるＤＥＢ／ＧＢ指令３２、非常停止指令１信号３３、非常停止指令２信号３４はインターフェース部２１０にて適切な信号レベルに変換され各々ＤＥＢ／ＧＢ指令３２ａ、非常停止指令１信号３３ａ、非常停止指令２信号３４ａとなる。
非常停止指令１信号３３ａと非常停止指令２信号３４ａは論理積ＡＮＤ４に入力される（以下論理積ＡＮＤ４のことを単にＡＮＤ４と記す。）。
　ＤＥＢ／ＧＢ指令３２ａは験信号発生及び監視部２１４及び論理積ＡＮＤ５に入力される。（以下論理積ＡＮＤ５のことを単にＡＮＤ５と記す。）非常停止指令１信号３３ａは試験信号発生及び監視部２１４及び論理積ＡＮＤ１に入力される（以下論理積ＡＮＤ１のことを単にＡＮＤ１と記す。）。
　ＡＮＤ１の他方には、試験信号発生及び監視部２１４から試験ロック１信号４６が入力される。試験ロック1信号４６は非常停止指令１信号３３ａの強制動作信号に相当する。
非常停止指令２信号３４ａは試験信号発生及び監視部２１４及び論理積ＡＮＤ２に入力される（以下論理積２を単にＡＮＤ２と記す。）。
　ＡＮＤ２の他方には、試験信号発生及び監視部２１４から試験ロック２信号４７が入力される。試験ロック２信号４７は非常停止指令２信号３４ａの強制動作信号に相当する。
　ＡＮＤ５の他方の入力端子には図示されない回路からのその他の運転許可条件信号４０が入力される。
　その他の運転許可条件とは、例えば、冷却装置の状態信号や交流電源１の状態等であり、運転許可成立でその他の運転許可条件信号４０はＨレベルとなる。
　ＡＮＤ４の出力とＡＮＤ５の出力は論理積ＡＮＤ６に入力される（以下論理積ＡＮＤ６のことを単にＡＮＤ６と記す。）。
　ＡＮＤ６の出力であるゲート発生許可信号４１は、オンディレイＯＮＤ３に入力される（以下オンディレイＯＮＤ３を単にＯＮＤ３と記す。）。
　ＯＮＤ３は入力信号がＬレベルからＨレベルになると出力信号が所定時間Ｔ３遅延してＨレベルになるオンディレイである。
　ＯＮＤ３の出力信号４２は、論理和ＯＲ２１に入力されるとともに試験信号発生及び監視部２１４に入力される。また論理和ＯＲ２１の他方の入力には、試験信号発生及び監視部２１４より試験パルス発生指令信号４８が入力される。
　論理和ＯＲ１の出力信号４４はＰＷＭ信号発生回路２１５に入力される。
ＰＷＭ信号発生回路２１５は論理和ＯＲ１の出力信号４４がＨレベルになると図示されない電動機速度指令やドライブ装置２の出力電流フィードバック信号等により、主回路部２０の半導体素子をスイッチングするためのＰＷＭ信号４４を発生する。
　ＡＮＤ１の出力であるアンサ１信号３５ａは、論理積ＡＮＤ３と試験信号発生及び監視部２１４に入力される（以下論理積ＡＮＤ３を単にＡＮＤ３と記す。）。さらにＡＮＤ１の出力であるアンサ１信号３５ａはインターフェース部２１０に入力され、適切な信号レベルに反感されアンサ１信号３５として上位監視装置３に出力される。
　ＰＷＭ信号発生回路２１５の出力であるＰＷＭ信号４４は、ＡＮＤ３に入力され、ＡＮＤ３の出力４５は発光素子２１２及び試験信号発生及び監視部２１４に接続されている。
　さらにＰＷＭ信号発生回路２１５の出力であるＰＷＭ信号４４は試験信号発生及び監視部２１４に接続されている。
　発光素子２１２の電源は、発光素子用電源からトランジスタＴｒ１のエミッタに接続され、さらにＴｒ１のコレクタを介して発光素子２１２の電源端子に接続される。ＡＮＤ２の出力は増幅器ＡＭＰ１を介してトランジスタＴｒ１のベースに接続されている（以下増幅器ＡＭＰ１を単にＡＭＰ１と記す。）。
　発光素子２１２に電源が供給されている時は、ＡＮＤ３の出力４５は発光素子２１２により光信号に変換され、光通信ケーブル２１１を介してゲートパルスとして主回路部２０に送信される。
　トランジスタＴｒ１のコレクタは、発光素子２１２の電源端子に接続されるとともに電源低下検出部２１３に接続される。電源低下検出部２１３の出力はアンサ２信号３６ａとして試験信号発生及び監視部２１４に入力されるとともにインターフェース部２１０に入力され、適切な信号レベルに反感されアンサ２信号３６として上位監視装置３に出力される。
（起動時の動作）
　起動時の動作とは、非常停状態が解除され運転停止状態から下記（１）の状態に復帰した状態での動作をいう。
（１）ＤＥＢ／ＧＢ指令信号がＤＥＢ状態（Ｈレベル）であり、非常停止指令１信号３３及び非常停止指令２信号３４が、非常停止指令が出力された状態でなく（Ｈレベル）、かつ、その他の運転許可条件信号４０が運転許可状態（Ｈレベル）であること。即ち非常停止指令１信号３３がＬレベルからＨレベルになり（図５タイミングｔ１）、非常停止指令２信号３４がＬレベルからＨレベルになり（図５タイミングｔ２）、その他の運転許可条件信号４０がＬレベルからＨレベルになり（図５タイミングｔ３）、かつ、ＤＥＢ／ＧＢ指令信号３２がＨレベル（図５タイミングｔ４）になった状態を言う。
　この場合は、ＡＮＤ４、ＡＮＤ５及びＡＮＤ６の出力のゲート発生許可信号４１は許可状態（Ｈレベル）となる。
　ＡＮＤ６の出力信号４１は、ＯＮＤ３に入力される。
　ＯＮＤ３は、入力された信号がＬレベルからＨレベルになるとき設定された所定時間（以下、遅延時間と称する。）遅延する。この場合、オンディレイ３の出力信号４１は、ＡＮＤ６から入力した信号（Ｌレベル）を遅延時間（Ｔ３）の間Ｌレベルが維持され、当該遅延時間経過後にＨレベルになる。ＯＮＤ３の出力信号４２は、論理和ＯＲ１の一方の端子に入力される。
　論理和ＯＲ１の出力信号４３は、ＰＷＭ信号発生回路２１５に入力される。
　ＰＷＭ信号発生回路２１５は、入力した論理和ＯＲ１の出力信号４３がＬレベルの間はＰＷＭ信号を出力せず、上記所定の遅延時間経過後（図５のタイミングｔ９）にＨレベルになるとＰＷＭ信号４４を出力する（図５の（ｍ））。
　上記ＰＷＭ信号発生回路２１５の出力信号４４は、ＡＮＤ３の一方の入力端子に入力され、上記ＡＮＤ１の出力信号３５ａはＡＮＤ３の他方の入力端子に入力される。
　ここで、ＡＮＤ１の出力信号３５ａはＨレベルであるから（図５（ｎ）のｔ６）、ＡＮＤ３の一方の入力端子に入力されたＰＷＭ信号４４は、ＡＮＤ３の出力端子から出力される。
　上記ＡＮＤ２の出力信号は、ＡＭＰ１に入力される。ＡＭＰ１の出力信号は、トランジスタＴｒ１のベースに入力され、トランジスタＴｒ１をオン／オフ制御する。ここで、ＡＮＤ２の出力信号はＨレベルであるから（図５（ｏ）タイミングｔ８）、トランジスタＴｒ１はオン状態になり、トランジスタＴｒ１のコレクタＣに接続された発光素子用電源は、発光素子２１２に供給される。
　発光素子２１２は、ＡＮＤ３の出力信号４５を光信号に変換して光通信するための通信デバイスであり、当該発光素子２１２の光信号は、光通信ケーブルを介して接続された主回路部２０に送信される。本実施例では、制御回路部２１と主回路部２０との間の通信に光信号を用いているが、本発明は、制御回路部２１と主回路部２０との間の通信手段があれば、これに限定するものではない。
　上記ＡＮＤ１の出力信号３５ａ（図５（ｎ））は、通常時の動作では、ＡＮＤ１の一方の端子に入力される非常停止指令１信号３３ａは非常停止指令が出力された状態でなく（Ｈレベル）いため、ＡＮＤ１の他方の端子に入力される試験ロック１信号４６（第1の試験ロック信号）がロック状態（Ｌレベル）の期間を除いて、すなわち図５のタイミングｔ４からｔ６の期間を除いてＨレベルが維持される（図５の（ｉ）及び（ｎ））。試験ロック１信号４６がロック状態（Ｌレベル）の動作は、後述する。
　ＡＮＤ１の出力信号３５ａは、アンサ１信号３５として、インターフェース部２１０を介して上位監視制御装置３に送信されると共に、試験信号発生及び監視回路部２１４に入力される。
　ＡＮＤ２の出力信号（図５（ｏ）は、ＡＭＰ１を介してトランジスタＴｒ１のベースＢに入力され、トランジスタＴｒ１がオンし、発光素子２１２の電源端子に発光素子用電源が供給されるが、この供給された発光素子２１２の電源端子の電圧は、電圧低下検出部２１３で検出され、設定値に満たない場合は、電圧低下が検出される。電圧低下検出部２１３は発光素子２１２の電源端子の電圧が設定値以上の場合はＨレベルを出力し、設定値に満たない場合はＬレベルを出力する。この電圧低下検出部２１３の出力信号３６ａは、アンサ２信号３６としてインターフェース部２１０を介して上位監視制御装置３に送信される。なお、電圧低下検出部２１３の出力信号３６ａは、上記の他、試験信号発生及び監視回路部２１４にも入力される。
　電圧低下検出部２１３の出力信号３６ａは、ＡＮＤ２の他方の端子に入力される試験ロック２信号４７がロック状態（Ｌレベル）のすなわち図５のタイミングｔ４からｔ８までのＬレベルになる期間（Ｔ５）を除いてＨレベルが維持される（図５（ｏ）（ｓ））。すなわち、試験信号発生及び監視回路部２１４は、タイミングｔ４においてＤＥＢ／ＧＢ指令３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３３ｂがすべてＨレベルになると試験ロック１信号４６を、タイミングｔ６までの所定期間Ｔ４の間Ｌレベルにする。
　試験信号発生及び監視回路部２１４は、タイミングｔ４までは非常停止指令１信号３２ａとアンサ１信号３５ａの状態が一致することを監視し、タイミングｔ４からタイミングｔ６までは試験ロック１信号４６による非常停止の強制動作が行われることをアンサ１信号３５ａの状態で監視する。また、タイミングｔ６以降は試験信号発生及び監視回路部２１４は、非常停止指令１信号３２ａとアンサ１信号３５ａの状態が一致することを監視する。さらに、試験信号発生及び監視回路部２１４は、タイミングｔ４においてＤＥＢ／ＧＢ指令３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３３ｂがすべてＨレベルになると試験ロック２信号４７をタイミングｔ８までの所定期間Ｔ５の間Ｌレベルにする。
　試験信号発生及び監視回路部２１４は、タイミングｔ４までは非常停止指令２信号３３ａとアンサ２信号３６ａの状態が一致することを監視し、タイミングｔ４からタイミングｔ８までは試験ロック２信号４７による非常停止の強制動作が行われることをアンサ２信号３６ａの状態で監視する。また、タイミングｔ８以降は試験信号発生及び監視回路部２１４は非常停止指令２信号３３ａとアンサ２信号３６ａの状態が一致することを監視する。
　試験ロック１信号４６は、ＰＷＭ信号がＡＮＤ３の入力端子に入力されるまでの範囲を監視するのに対し、試験ロック２信号４７は、トランジスタＴｒ１のベースに入力され、発光素子用電源が発光素子に供給され、その電圧低下を検出するまでの範囲を監視するため、オンディレイ３出力信号の時間Ｔ３よりは短いが、試験ロック１信号４６のロック時間Ｔ４よりも試験ロック２信号４７のロック時間Ｔ５が長くなるように設定される。
（停止時の動作）
　停止時の動作とは、下記（１）～（２）の何れかを満たす状態での動作をいう。
（１）ＤＥＢ／ＧＢ指令信号３２が、ＧＢ指令を出力（Ｌレベル）した状態。
（２）非常停止指令１信号３３又は非常停止指令２信号３４の何れか一方又は両方が、非常停止指令（非常停止指令１信号及び２の総称）を出力（Ｌレベル）した状態。
　上記（１）の場合、ＤＥＢ／ＧＢ信号３２ａ（Ｌレベル）はＡＮＤ５の一方の端子に入力されると共に、試験信号発生及び監視回路部２１４にも入力される。
　ＡＮＤ５の出力信号（Ｌレベル）は、ＡＮＤ６の一方の端子に入力される。ＡＮＤ６の出力信号４１（Ｌレベル）は、ＯＮＤ３に入力される。
　ＯＮＤ３は、入力された信号がＨレベルになったときから設定された所定時間Ｈレベルになるタイミングを遅延する。しかしながら、緊急時は、ＡＮＤ６の出力信号はＬレベルとなり緊急時が回復するまでＨレベルにならないため、オンディレイ３の出力４２はＬレベルが維持され、ＯＲ１の一方の入力端子に入力される。
　ＯＲ１の他方の入力端子には試験信号発生及び監視回路部２１４から試験パルス発生指令信号４８が入力される。しかしながら、試験パルス発生指令信号４８は、起動時の動作に使用されるもので、停止時には出力されず、Ｌレベルが維持される。その結果、ＯＲ１の出力信号４３はＬレベルが維持され、ＰＷＭ信号発生回路２１５からＰＷＭ信号４４は出力されない。
　上記（２）の場合、非常停止指令１信号３３又は非常停止指令２信号３４の何れか一方又は両方が、非常停止指令（非常停止指令１信号及び２の総称）を出力（Ｌレベル）した状態であり、上記（１）同様。ＯＲ１の出力信号４３はＬレベルが維持され、ＰＷＭ信号発生回路２１５は動作を停止するため、ＰＷＭ信号４４は出力されない。
　但し、非常停止指令１信号３３ａ（Ｌレベル）は、ＡＮＤ１の一方の端子に入力されており、他方の端子に入力される試験ロック１信号４６が出力されていないとき（Ｈレベル）、当該ＡＮＤ１の出力信号３５ａは、Ｌレベルとなり、アンサ１信号３５として上位監視制御装置３に送信される。
　同様に、非常停止指令２信号３４ａ（Ｌレベル）は、ＡＮＤ２の一方の端子に入力されており、他方の端子に入力される試験ロック２信号４７が出力されていないとき（Ｈレベル）、当該ＡＮＤ２の出力信号は、Ｌレベルとなり、ＡＭＰ１を介してトランジスタＴｒ１のベースに入力され、トランジスタＴｒ１はオフ状態になり、発光素子２１２に対する発光素子用電源の供給が断たれる。
　以上説明したように、非常停止指令１信号３３及び非常停止指令２信号３４は、非常停止指令が２個独立に備えられており、非常停止指令の２重系が構成されている。非常停止指令１信号を出力する系統に何らかの障害があり、非常停止指令１信号３３が出力されない場合であっても、非常停止指令２信号３４が出力されれば、ＰＷＭ信号が光通信ケーブを介して接続された主回路２０に送信されることはない。
　図４は、図３に示す試験信号発生及び監視回路部２１４の実施例に係る部分の機能・動作を説明する回路図である。図５は、図３に示す制御回路部２１並びに試験信号発生及び監視回路部２１４の機能・動作を説明するためのタイミングチャートである。これらを参照して以下説明する。
（ワンショットＯＳＴ４、ＯＳＴ５、ＯＮＤ６の動作）
　図４において、上位監視制御装置３からインターフェース部２１０経由で送信されたＤＥＢ／ＧＢ指令信号３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３４ａは、論理積ＡＮＤ１１に入力され、論理積ＡＮＤ１１の出力信号は、ワンショットＯＳＴ４、ワンショットＯＳＴ５、オンディレイＯＮＤＴ６及び反転ＩＮＶ１３に入力される。（以下論理積ＡＮＤ１１を単にＡＮＤ１１、ワンショットＯＳＴ４を単にＯＳＴ４、ワンショットＯＳＴ５を単にＯＳＴ５、オンディレイＯＮＤ６を単にＯＮＤ６、反転ＩＮＶ１３を単にＩＮＶ１３と記す。）
　ＡＮＤ１１の入力端子に入力されるＤＥＢ／ＧＢ指令信号３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３４ａが、何れもＨレベルになった時、ＡＮＤ１１の出力信号もＨレベルになる（タイミングｔ４）。このとき、ＯＳＴ４は出力信号を期間Ｔ４（タイミングｔ４～ｔ６）で示す所定の時間Ｈレベルにする。ＯＳＴ４の出力は反転ＩＮＶ１１に接続されており、反転ＩＮＶ１１は入力の反転信号を出力信号する。（以下反転ＩＮＶ１１を単にＩＮＶ１１と記す。）ＯＳＴ４の出力は試験ロック１信号４６となる(図５（ｉ）参照)。
ＡＮＤ１１の出力信号がＨレベルになるとき、ＯＳＴ５は出力信号を期間Ｔ５（タイミングｔ４～ｔ８）で示す所定の時間Ｈレベルにする。ＯＳＴ５の出力は反転ＩＮＶ１２に接続されており、入力の反転信号を出力信号する。ＯＳＴ５の出力は試験ロック２信号４７となる(図５（ｊ）)。
　ＯＮＤ６の出力はワンショットＯＳＴ７に接続されている。ＡＮＤ１１の出力信号がＬレベルからＨレベルに変化するとＯＮＤ６の出力は所定時間Ｔ６遅延してＨレベルとなる（タイミングｔ５）。ＯＮＤ６の出力がＨレベルになるとワンショットＯＳＴ７は出力信号を期間Ｔ７（タイミングｔ５～ｔ７）で示す所定の時間Ｈレベルする。この信号は、試験パルス発生指令信号となる（図５（ｋ））。
（非常停止指令１信号３３ａとアンサ１信号３５ａの一致を監視）
　図３で説明したようにアンサ１信号３５ａは、非常停止指令１信号３３ａに対する応答信号としてＡＮＤ１の出力であり、試験信号発生及び監視回路部２１４にも入力され、さらにインターフェース部２１０経由でアンサ１信号３５として上位監視装置３に入力される。
　上記試験信号発生及び監視回路部２１４では、入力された非常停止指令１信号３３ａに対してアンサ１信号３５ａが応答しているかを監視するため、非常停止指令１信号３３ａは排他的論理和ＥＸＯＲ１１の一方の端子に入力され、アンサ１信号３５ａは排他的論理和ＥＸＯＲ１１の他方の端子に入力される（以下排他的論理和ＥＸＯＲ１１を単にＥＸＯＲ１１と記す。）。
　ＥＸＯＲ１１の出力信号は、上記２個の入力信号が不一致の場合はＨレベルになり、一致の場合はＬレベルになる。ＥＸＯＲ１１の出力信号は論理積ＡＮＤ１２の一方の入力端子に入力され、論理積ＡＮＤ１２の他方の入力端子には上記試験ロック１信号４６が入力される（以下論理積ＡＮＤ１２を単にＡＮＤ１２と記す。）。ＡＮＤ１２の出力信号は、故障ラッチ回路４１１に入力される。
　このようにして、ＡＮＤ１２の出力端子から非常停止指令１信号３３ａとアンサ１信号３５ａの一致を監視する信号が出力される。上記監視の結果、不一致の場合は、Ｈレベルが出力され、故障状態であるとみなし、故障ラッチ回路４１１でラッチ（保存）される。一致の場合はＬレベルが出力され、故障ラッチ回路４１１で故障状態はラッチされない。なお、故障ラッチ回路４１１は、故障の際の処理に係り、本発明の趣旨と異なり、既存技術で構成可能なことから、その説明は省略する。尚、後述の他の故障ラッチ回路についても同様である。
　また、ＡＮＤ１２の他方の入力端子に入力された試験ロック１信号４６は、上述したように期間Ｔ４（タイミングｔ４～ｔ６）で示す所定の時間Ｌレベルが出力され、それ以外の時間Ｈレベルが出力されるため、このＨレベルが出力されている時間に当該非常停止指令１信号３３ａとアンサ１信号３５ａの一致を監視し、不一致の場合に故障状態であるとみなし、故障ラッチ回路４１１でラッチされる
（試験ロック１信号４６とアンサ１信号３５ａの一致を監視）
　上記試験ロック１信号４６は、排他的論理和ＥＸＯＲ１３の一方の端子に入力され、アンサ１信号３５ａは排他的論理和ＥＸＯＲ１３の他方の端子に入力され、試験ロック１信号４６とアンサ１信号３５ａの一致を監視する。（以下排他的論理和ＥＸＯＲ１３を単にＥＸＯＲ１３と記す。）
この監視の結果、ＥＸＯＲ１３の出力信号は、不一致の場合は、Ｈレベルが出力され、論理積ＡＮＤ１３の一方の入力端子に入力される。（以下論理積ＡＮＤ１３を単にＡＮＤ１３と記す。）ＡＮＤ１３の他方入力端子には、上述したＯＳＴ４の出力が入力される（ここではＯＳＴ４の出力がＨレベル時に試験ロック１信号４６はＬレベルになる）。ＡＮＤ１３の出力信号は、故障ラッチ回路４１２に入力される。
　試験ロック１信号４６は、上述したように期間Ｔ４（タイミングｔ４～ｔ６）で示す所定の時間Ｌレベルになり、それ以外の時間Ｈレベルが出力されるため、このＬレベルが出力されている時間に当該試験ロック１とアンサ１信号３５ａの一致を監視し、一致しない場合に故障状態であるとみなし、故障ラッチ回路４１２でラッチされる。
（非常停止指令２信号３４ａとアンサ２信号３６ａの一致を監視）
　図３で説明したように非常停止指令２信号３４ａは、ＡＮＤ２一方の端子に入力されており、非常停止指令２信号３４ａがＬレベルのとき、当該ＡＮＤ２の出力信号は、Ｌレベルとなり、ＡＭＰ１を介してトランジスタＴｒ１のベースに入力され、トランジスタＴｒ１はオフ状態になり、発光素子２１２に対する発光素子用電源の供給が禁止される。この結果、電圧低下検出部２１３で電圧低下が検出され、電源低下検出部２１３の出力であるアンサ２信号３６ａはＬレベルとなる。さらにアンサ２信号３６ａはインターフェース部２１０を介してアンサ２信号３６が上位監視装置３に非常停止指令２信号３４に対する応答信号として送信される。
　上記非常停止指令２信号３４に対する応答信号としてアンサ２信号３６ａが応答しているかを監視するため、非常停止指令２信号３４ａは排他的論理和ＥＸＯＲ１２の一方の端子に入力され、アンサ２信号３６aは排他的論理和ＥＸＯＲ１２の他方の端子に入力される（以下排他的論理和ＥＸＯＲ１２を単にＥＸＯＲ１２と記す。）。
　ＥＸＯＲ１２の出力信号は、上記２個の入力信号が不一致の場合はＨレベルになり、一致の場合はＬレベルになる。ＥＸＯＲ１２の出力信号は、論理積ＡＮＤ１４の一方の入力端子に入力され、論理積ＡＮＤ１４の出力信号（Ｌレベル）は、故障ラッチ回路４１３に入力される（以下論理積ＡＮＤ１４を単にＡＮＤ１４と記す。）。
　このようにして、ＡＮＤ１４の出力端子から非常停止指令２信号３４ａとアンサ２信号３６ａの一致を監視する信号が出力される。上記監視の結果、不一致の場合は、Ｈレベルが出力され、故障状態であるとみなし、故障ラッチ回路４１３でラッチされる。一致の場合はＬレベルが出力され、故障ラッチ回路４１３で故障状態はラッチされない。
　また、ＡＮＤ１４の他方の入力端子に入力された試験ロック２信号４７は、上述したように期間Ｔ５（タイミングｔ４～ｔ８）で示す所定の時間Ｌレベルが出力され、それ以外の時間はＨレベルが出力されるため、このＨレベルが出力されている時間に当該非常停止指令２信号３４ａとアンサ２信号３６ａの一致を監視し、不一致の場合に故障状態であるとみなし、故障ラッチ回路４１３でラッチされる。
（試験ロック２信号４７とアンサ２信号３６ａの一致を監視）
　上記試験ロック２信号４７は排他的論理和ＥＸＯＲ１４の一方の端子に入力され、アンサ２信号は排他的論理和ＥＸＯＲ１４の他方の端子に入力され、試験ロック２信号４７とアンサ２信号の一致を監視する（以下排他的論理和ＥＸＯＲ１４を単にＥＸＯＲ１４と記す。）。
　この監視の結果、ＥＸＯＲ１４の出力信号は、不一致の場合は、Ｈレベルが出力され、論理積ＡＮＤ１５の一方の入力端子に入力される（以下論理積ＡＮＤ１５を単にＡＮＤ１５と記す。）。ＡＮＤ１５の他方入力端子には、上述したＯＳＴ５の出力信号５３が入力される。ＡＮＤ１５の出力信号（Ｌレベル）は、故障ラッチ回路４１４に入力される。
　試験ロック２信号４７は、上述したように期間Ｔ５（タイミングｔ４～ｔ８）で示す所定の時間Ｌレベルになり、それ以外の時間Ｈレベルが出力されるため、このＬレベルが出力されている時間に当該試験ロック２信号４７とアンサ２信号３６ａの一致を監視し、一致しない場合に故障状態であるとみなし、故障ラッチ回路４１４でラッチされる。
（ＡＮＤ３の出力信号４５がＬレベルであることを監視）
　図３に示すＡＮＤ３の出力信号４５は、ＤＥＢ／ＧＢ指令信号３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３４ａが、何れもＨレベルになると運転可能状態になり、図４に示す反転ＩＮＶ１１から試験ロック１信号４６が出力される（以下ＡＮＤ３の出力信号を単にＡＮＤ３出力４５と記す。）。
　この試験ロック１信号４６は、図５（９）に示すように上記運転可能状態になってから期間Ｔ４（タイミングｔ４～ｔ６）で示す所定の時間Ｌレベルが出力される。この試験ロック１信号４６（Ｌレベル）はＡＮＤ１の一方の入力端子に入力され、ＡＮＤ１の出力であるアンサ１信号３５ａ（Ｌレベル）はＡＮＤ３の一方の入力端子に入力される。
　その結果、ＡＮＤ３出力４５は、試験ロック１信号４６が出力（Ｌレベル）されている間、Ｌレベルが出力される（図５（ｉ）、（ｐ）参照）。
　ＡＮＤ３出力信号４５は、発行素子２１２にＰＷＭ信号を出力する直前の状態であり、この信号がＬレベルであることを確認することは、ＰＷＭ信号がＡＮＤ３出力端子から出力されていないことを監視することが非常停止回路の確認上で重要である。
　図４において、論理和回路ＯＲ１１にはＩＮＶ１１の出力である試験ロック１信号４６及びＩＮＶ１３の出力が入力されている。（以降論理和回路ＯＲ１１を単にＯＲ１１と記す。）ＯＲ１１の出力は論理積ＡＮＤ１６の一方の入力端子に入力されている。
　ＡＮＤ３出力４５は、論理積ＡＮＤ１６の他方の入力端子に入力され、その出力信号は、故障ラッチ回路４１５に入力される。ＯＲ１１の出力がＨレベル時に、ＡＮＤ３出力信号４５がＨレベル又はパルス信号が出力されている場合は、論理積ＡＮＤ１６の出力もＨレベル又はパルス信号が出力され故障状態であるとみなし、故障ラッチ回路４１５でラッチされる。
（ＰＷＭ信号４４と、ＡＮＤ３出力４５の一致を監視）
　ＰＷＭ信号発生回路２１５から出力されたＰＷＭ信号４４は、排他的論理和ＥＸＯＲ１５の一方の入力端子に入力され、ＡＮＤ３出力４５は、排他的論理和ＥＸＯＲ１５の他方の入力端子に入力され、ＰＷＭ信号４４とＡＮＤ３出力４５の一致を監視する（以下排他的論理和ＥＸＯＲ１５を単にＥＸＯＲ１５と記す。）。
　この監視において、出力信号の一致を監視するタイミングは、（１）ＯＲ１出力信号がＨレベルであり、（２）ＡＮＤ１の出力３５ａがＨレベルであることが必要でありタイミングｔ６以降になる。
　この監視により、ＤＥＢ／ＧＢ指令信号３２ａ、非常停止指令１信号３３ａ及び非常停止指令２信号３４ａ及び試験ロック１信号４６の系統が正常動作していることを確認することができる。したがって、ＯＲ１１の出力を反転ＩＮＶ１４で反転し、その信号を論理積ＡＮＤ１７の一方の入力とする（以下論理積ＡＮＤ１７を単にＡＮＤ１７と記す。）。ＡＮＤ１７の他方の入力にはＥＸＯＲ１５の出力が接続される。ＡＮＤ１７の出力には故障ラッチ回路４１６が接続されている。
　この結果、ＯＲ１１の出力がＬレベル時は、ＰＷＭ信号４４とＡＮＤ３出力４５の一致が監視され、不一致時にはＡＮＤ１７の出力がＨレベル又はパルス信号が出力され故障状態であるとみなし、故障ラッチ回路４１６でラッチされる。
（ＰＷＭ信号がＬレベルであることを監視）
　ＰＷＭ信号４４は、論理積ＡＮＤ１８の一方の入力端子に入力される。（以下、論理積ＡＮＤ１８を単にＡＮＤ１８と記す。）試験パルス発生指令信号４８は論理和ＯＲ１２の一方の入力端子に入力される（以下、論理和ＯＲ１２を単にＯＲ１２と記す。）。
　ＯＮＤ３の出力信号４２は、ＯＲ１２の他方の入力端子に入力され、その出力信号は反転ＩＮＶ１５に入力される（以下反転ＩＮＶ１５を単にＩＮＶ１５と記す。）。
　ＩＮＶ１５の出力信号は、上記論理積ＡＮＤ１８の他方の入力端子に入力される。この結果、試験パルス発生指令信号４８は、期間Ｔ６（タイミングｔ４～ｔ５）で示す所定の時間Ｌレベルになり、その後、期間Ｔ７（タイミングｔ５～ｔ７）で示す所定の時間Ｈレベルになるが、期間Ｔ７経過後からオンディレイ３出力信号の後端（タイミングｔ９）までの時間ＯＲ１の出力信号４２がＬレベルになり、ＰＷＭ信号発生回路２１５から出力されるＰＷＭ信号４４は、Ｌレベルになる。このようにして、ＰＷＭ信号がＬレベルであることを監視することができる。この監視の結果Ｈレベル又はパルスが出力された場合には、故障状態であるとみなし、故障ラッチ回路４１７でラッチされる。
（ＰＷＭ信号４４がパルスであることを監視）
　上記試験パルス発生指令信号４８とオンディレイ３出力信号４２はＯＲ１２の入力端子に入力され、その出力信号は論理積ＡＮＤ１９の一方の端子に入力される（以降、論理積ＡＮＤ１９を単にＡＮＤ１９と記す。）。
この結果、ＡＮＤ１９の一方の入力端子には、試験パルス発生指令信号の期間Ｔ７（タイミングｔ５～ｔ７）で示す所定の時間Ｈレベル、及びオンディレイ３出力信号の期間Ｔ３（タイミングｔ４～ｔ９）で示す所定の時間Ｌレベルを維持し、期間Ｔ３経過後のＨレベルが入力される。
　ＰＷＭ信号４４は、リトリガブルワンショットＲＯＳに入力される。リトリガブルワンショットＲＯＳ複数のパルスで構成されるＰＷＭ信号４４の立ち上がり信号をトリガとして設定された所定のパルス幅Ｔ１０を有する信号を生成して出力する。ここでの設定された所定のパルス幅Ｔ１０をＰＷＭ信号のキャリア周波数の周期より長く設定する。このように設定することにより、ＰＷＭ信号４４が正常なＰＷＭパルスを出力しているときはリトリガブルワンショットＲＯＳの出力は連続的にＨレベルとなる。
　リトリガブルワンショットＲＯＳの出力信号は、反転ＩＮＶ１６に入力され、その出力信号はＡＮＤ１９の他方に入力端子に入力される。
　その結果、回路が正常であれば、上記試験パルス発生指令信号の期間Ｔ７で示す所定のＨレベル及びオンディレイ３出力信号の期間Ｔ３経過後のＨレベルの時間に、リトリガブルワンショットＯＳＴの出力はＨレベルとなる。
　また、ＰＷＭ信号４４が出力されない期間は、リトリガブルワンショットＯＳＴの出力はＨレベルとなる。よって、リトリガブルワンショットＯＳＴの出力を反転ＩＮＶ１６で反転することにより、反転ＩＮＶ１６の出力はＰＷＭ信号４４が発生している時はＬレベルとなり、ＰＷＭ信号４４が発生していない時はＨレベルとなる（図５（ｈ）、（ｋ）、（ｍ））。ＡＮＤ１９の出力は故障ラッチ回路４１８に接続される。
　上記ＡＮＤ１９の出力は、ＰＷＭ信号４４がパルスであることの監視信号となる。この監視の結果、ＡＮＤ１９の出力がＨレベルの場合は、故障状態であるとみなし、故障ラッチ回路４１８でラッチされる。
　尚、必要により微妙な信号遅延やタイミング差によるパルス状の異常信号による誤動作除去のため必要により故障ラッチ回路４１１～４１８の入力にフィルタを設けてもよい。
　また、図３に示す論理回路、試験信号発生回路及び監視回路の一部若しくはすべてをソフトウエアで実現してもよい。
　以上説明したように、電力変換装置を停止させるための指令信号を２重系とし、さらに、運転指令信号出力後、運転が開始されるまでの所定の時間に、電力変換装置内で試験ロック信号を出力し、そのアンサ信号を上位監視制御装置に送信すると共に、試験ロック信号とアンサ信号の一致監視や、ＰＷＭ信号がパルスやＬレベルであるこの監視を行うことにより緊急停止を確実に行うことができる安全性を確保し、かつ、故障監視機能を備えた電力変換装置及び電力変換システムを提供することができる。
１００　電力変換システム
１　３相交流電源
２　ドライブ装置
２０　主回路部
２１　制御回路部
２１０　インターフェース部
２１１　光通信ケーブル
２１２　発光素子
２１３　電圧低下検出部
２１４　試験信号発生及び監視回路部
２１５　ＰＷＭ信号発生回路
３　上位監視制御装置
３０ａ　制御信号
３０ｂ　応答信号
３１　電動機速度指令信号
３２　ＤＥＢ／ＧＢ指令信号
３３　非常停止指令１信号
３４　非常停止指令２信号
３５　アンサ１信号
３６　アンサ２信号
３７ａ　非常停止１異常
３８ａ　非常停止２異常
４　電動機
ＥＸＯＲ３７，ＥＸＯＲ３８　排他的論理和
ＯＮＤ１，ＯＮＤ２，ＯＮＤ３，ＯＮＤ６　オンディレイ
ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４，ＡＮＤ５，ＡＮＤ６　論理積
ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３，ＡＮＤ１４，ＡＮＤ１５　論理積
ＡＮＤ１６，ＡＮＤ１７，ＡＮＤ１８　論理積
ＡＭＰ１　増幅器
Ｔｒ１　トランジスタ
ＯＲ１, ＯＲ１１, ＯＲ１２　論理和
ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１４，ＩＮＶ１５，ＩＮＶ１６　反転
ＥＸＯＲ１１，ＥＸＯＲ１２，ＥＸＯＲ１３，ＥＸＯＲ１４　排他的論理和
ＥＸＯＲ１５　排他的論理和
ＯＳＴ４，ＯＳＴ５，ＯＳＴ７　ワンショット
ＲＯＳＴ　リトリガブルワンショット

Claims (6)

  1. 　電源の供給を受けて電動機を駆動する電力変換装置と、当該電力変換装置と通信可能に接続された上位監視制御装置とを有して構成された電力変換システムであって、
    前記上位監視制御装置は、少なくとも、
    前記電力変換装置の運転及び停止を行うために前記電力変換装置に送信する運転指令信号と、
    前記電力変換装置の非常停止を行うために前記電力変換装置に送信する第1の非常停止指令信号と第２の非常停止指令信号を備え、
    前記電力変換装置は、
    前記電動機に交流電力を供給する電力変換部を備えた主回路部と、
    前記主回路部の電力変換部を構成する半導体素子を駆動するＰＷＭ信号を前記主回路部に送信する制御回路部と、を備え、
    前記制御回路部は、
    前記ＰＷＭ信号を発生する手段と前記ＰＷＭ信号を主回路部に送信するゲートパルス送信手段と、
    前記第１の非常停止指令信号又は前記第２の非常停止指令信号のいずれかを受信した場合に前記ＰＷＭ信号を前記主回路部に送信することを停止する非常停止手段と、
    前記上位監視制御装置から前記第１の非常停止指令信号又は前記第２の非常停止指令信号のいずれも受信していない状態で、且つ、前記上位監視制御装置から運転指令信号を受信した場合に、あらかじめ定められた所定の第１の遅延期間だけ遅延して前記ＰＷＭ信号を発生する手段の動作を開始する手段と、
    前記上位監視制御装置から前記第１の非常停止指令信号及び第２の非常停止指令信号を受信していない状態で、且つ、前記上位監視制御装置から運転指令信号を受信した場合に、
    前記の第１の遅延期間に、前記第１の非常停止指令信号の強制動作信号を発生する第１の試験動作信号の発生手段と、
    前記の第１の遅延期間に、前記第２の非常停止指令信号の強制動作信号を発生する第２の試験動作信号の発生手段と、
    前記非常停止手段の動作を確認する監視手段と、
    を備えたことを特徴とする電力変換システム。
  2. 　電源の供給を受けて電動機を駆動する電力変換装置と、当該電力変換装置と通信可能に接続された上位監視制御装置とを有して構成された電力変換システムの電力変換装置であって、
    前記電力変換装置は、
    少なくとも、前記電力変換装置の運転及び停止を行うために前記上位監視制御装置から送信される運転指令信号を受信する手段と、
    前記電力変換装置の非常停止を行うために前記上位監視制御装置から送信される第1の非常停止指令信号と第２の非常停止指令信号を受信する手段と、
    前記電動機に交流電力を供給する電力変換部を備えた主回路部と、
    前記主回路部の電力変換部を構成する半導体素子を駆動するＰＷＭ信号を前記主回路部に送信する制御回路部と、を備え、
    前記制御回路部は、
    前記ＰＷＭ信号を発生する手段と前記ＰＷＭ信号を前記主回路部に送信するゲートパルス送信手段と
    前記上位監視制御装置から第１の非常停止指令信号または第２の非常停止指令信号のいずれかを受信した場合に前記ＰＷＭ信号を主回路部に送信することを停止する非常停止手段と、
    前記上位監視制御装置から前記第１の非常停止指令信号又は前記第２の非常停止指令信号のいずれも受信していない状態で、且つ、前記上位監視制御装置から運転指令信号を受信した場合に、あらかじめ定められた所定の第１の遅延期間だけ遅延して前記ＰＷＭ信号を発生する手段の動作を開始する手段と、
    前記上位監視制御装置から前記第１の非常停止指令信号及び第２の非常停止指令信号を受信していない状態で、且つ、前記上位監視制御装置から運転指令信号を受信した場合に、前記の第１の遅延期間に、前記第１の非常停止指令信号の強制動作信号を発生する第１の試験動作信号の発生手段と、
    前記の第１の遅延期間に、前記第２の非常停止指令信号の強制動作信号を発生する第２の試験動作信号の発生手段と、
    前記非常停止手段の動作を確認する監視手段と、
    を備えたことを特徴とする電力変換システムの電力変換装置。
  3. 前記制御回路部は
    前記ゲートパルス送信の手段の一部として発光素子を使用し、
    前記第１の非常停止指令信号を受信した場合は、前記ＰＷＭ信号を発生する手段から前記発光素子へ送信される信号を遮断し、
    前記第２の非常停止指令信号を受信した場合は前記発光素子のへの電源供給を遮断することにより、前記電力変換装置の非常停止を行うことを特徴とする請求項２に記載の電力変換システムの電力変換装置。
  4. 前記監視手段は、
    前記第１の非常停止指令信号と前記第１の試験動作信号の合成信号と前記発光素子の入力信号を比較する手段と、
    前記第２の非常停止指令信号と前記第２の試験動作信号の合成信号と前記発光素子の電源端子の電圧の監視手段の出力信号を比較する手段と、
    を備えたことを特徴とする請求項３に記載の電力変換システムの電力変換装置。
  5. 前記制御回路部は、
    前記の第１の遅延期間に、前記第２の試験動作信号が発生している状態で、
    前記ＰＷＭ信号を発生する手段を動作させる試験信号を発生させ、
    前記ＰＷＭ信号を発生する手段の出力信号と前記発光素子の入力信号とを比較する手段と、比較の結果を監視する監視手段と、
    を備えたことを特徴とする請求項３に記載の電力変換システムの電力変換装置。
  6. 前記制御回路部はさらに、
    前記第１の遅延期間は、
    前記上位監視制御盤の前記第１の非常停止信号と前記第１の非常停止信号の応答信号との不一致検出の時限、及び前記上位監視制御盤の前記第２の非常停止信号と前記第２の非常停止信号の応答信号との不一致検出の時限よりも短いことを特徴とする請求項３に記載の電力変換システムの電力変換装置。
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