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WO2018159653A1 - 半導体装置 - Google Patents

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WO2018159653A1
WO2018159653A1 PCT/JP2018/007421 JP2018007421W WO2018159653A1 WO 2018159653 A1 WO2018159653 A1 WO 2018159653A1 JP 2018007421 W JP2018007421 W JP 2018007421W WO 2018159653 A1 WO2018159653 A1 WO 2018159653A1
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WO
WIPO (PCT)
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wiring
selection transistor
terminal
voltage
connection line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/007421
Other languages
English (en)
French (fr)
Inventor
信 宮村
幸秀 辻
阪本　利司
竜介 根橋
あゆ香 多田
旭 白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to US16/489,912 priority Critical patent/US11139024B2/en
Priority to JP2019503044A priority patent/JP7015568B2/ja
Publication of WO2018159653A1 publication Critical patent/WO2018159653A1/ja
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
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    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a semiconductor device.
  • the present invention relates to a memory circuit having a variable resistance nonvolatile element (hereinafter also referred to as “resistance variable element”) inside a multilayer wiring layer, a lookup table circuit, and a reconfigurable logic circuit using the same.
  • resistance variable element a variable resistance nonvolatile element
  • MOSFETs Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • the FPGA requires one or more digits more transistors than the custom designed semiconductor device in order to realize the same function. For this reason, the current FPGA has a problem in that area efficiency is poor and power consumption is increased. In recent years, it has been practiced to implement a programmable wiring by mounting a resistance change element inside a multilayer wiring layer. By using this technology, research aimed at reducing the overhead of the FPGA and reducing power consumption and power consumption has been conducted.
  • variable resistance element examples include ReRAM (Resistance Random Access Memory) using a transition metal oxide and Nano Bridge (registered trademark) using an ionic conductor.
  • ReRAM Resistance Random Access Memory
  • Nano Bridge registered trademark
  • ionic conductor migration of metal ions and electrochemical reaction in a solid (hereinafter also referred to as “ion conductor”) in which ions can freely move in response to application of an electric field or the like.
  • the resistance change element disclosed in Patent Document 1 and Non-Patent Document 1 includes an ion conductive layer, and a first electrode and a second electrode provided on opposite surfaces in contact with the ion conductive layer. Metal ions are supplied from the first electrode to the ion conductive layer. Metal ions are not supplied from the second electrode.
  • the resistance change element disclosed in Patent Literature 1 and Non-Patent Literature 1 changes the resistance value of the ionic conductor according to the change of the applied voltage polarity. The conduction state between the two electrodes is controlled.
  • Patent Document 1 Patent Document 3, and Non-Patent Document 1 disclose a crossbar switch using a resistance change element for ULSI (Ultra-Large Scale Integration). Furthermore, Patent Document 2 discloses a case where two variable resistance elements are connected as unit elements. Patent Document 4 relates to a writing method for a nonvolatile memory device including a memory cell whose resistance value reversibly changes, and a writing drive circuit when an electrical signal for writing is given to the memory cell. It has been proposed to apply a bias voltage to a substrate on which is formed.
  • the transistors that select the rows and columns of the array section are composed of single polarity transistors of N-type FETs and P-type FETs due to layout constraints.
  • N-type FET is used to control columns and rows of a crossbar circuit.
  • Vs of the transistor (N-type selection transistor) on the side that applies a positive voltage to the resistance change element R rises.
  • the source potential Vs is Iprg ⁇ R.
  • the conductivity type of the well is P-type.
  • the P type is connected to GND (ground).
  • the source potential rises by Iprg ⁇ R as compared to the GND potential. Accordingly, since the substrate potential is lowered as viewed from the source, a back bias (bias in a direction in which Vth (threshold voltage) increases) is applied to the N-type selection transistor.
  • the substrate potential rises compared to the source potential, and similarly, a back bias (bias in the direction in which Vth rises) is applied.
  • the gate width needs to be increased significantly. As a result, there is a problem that the layout efficiency is deteriorated. This problem is the same even when the column and row of the crossbar circuit are controlled using the P-type FET.
  • An object of the present invention is to provide a semiconductor device that improves the current characteristics at the time of writing / reading of a selection element and suppresses an increase in layout area in view of the above-described problems.
  • the semiconductor device of the present invention has a first terminal and a second terminal, a resistance change type first switch whose resistance state changes when a predetermined condition is satisfied after energization, and a third terminal and a fourth terminal A variable resistance type second switch in which the third terminal is connected to the second terminal to form an intermediate node, and the resistance state changes when a predetermined condition is satisfied after energization;
  • a first selection transistor, a second selection transistor connected to the second wiring, a first well terminal connection line to which a well terminal of the first selection transistor is connected, and a well of the second selection transistor Terminals are connected
  • Have a second well terminal connection line comprises, between the first well terminal connecting wire and the second well terminal connecting lines are electrically insulated.
  • the semiconductor device includes a two-terminal element having a first terminal and a second terminal, a first wiring connected to the first terminal, and a connection to the second terminal.
  • a second wiring extending in a direction intersecting with the first wiring; a first selection transistor connected to the first wiring; a second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of a selection transistor is connected; and a second well terminal connection line to which a well terminal of the second selection transistor is connected; and the first well terminal connection line;
  • the second well terminal connection line is electrically insulated.
  • the present invention it is possible to provide a semiconductor device that improves the current characteristics at the time of writing and reading of the selection element and suppresses an increase in layout area.
  • FIG. 6 is a diagram for explaining that among the operating characteristics of a bipolar switch, when the positive voltage of the first electrode is further increased, ohmic current-voltage characteristics are exhibited. It is a figure explaining the transition from an ON state to an OFF state when the negative voltage of a 1st electrode exceeds a reset voltage among the operating characteristics of a bipolar type switch.
  • the unipolar switch is a switching element that can be switched between an OFF state (high resistance state) and an ON state (low resistance state) according to an applied voltage value.
  • FIGS. 1A to 1D are diagrams illustrating the operating characteristics of a unipolar switch.
  • unipolar switch As a unipolar switch, consider a configuration in which a resistance change layer is sandwiched between a first electrode and a second electrode. A positive voltage is applied to the first electrode. When the applied positive voltage exceeds a predetermined set voltage, the unipolar switch transitions from the OFF state to the ON state (FIG. 1A).
  • the set voltage is a characteristic value determined depending on the film thickness, composition, density, etc. of the resistance change layer together with the reset voltage described later.
  • the voltage at which the resistance value of the resistance change layer transitions from the high resistance OFF state to the low resistance ON state is the set voltage.
  • the voltage at which the resistance value of the resistance change layer transitions from the ON state to the OFF state is the reset voltage.
  • the unipolar switch transitions from the ON state to the OFF state.
  • the applied voltage is further increased and the positive voltage value exceeds the set voltage, the unipolar switch transitions from the OFF state to the ON state again (FIG. 1B).
  • a negative voltage is applied to the first electrode.
  • the unipolar switch transitions from the OFF state to the ON state (FIG. 1C).
  • the unipolar switch does not depend on the polarity of the applied voltage, but only on the voltage value.
  • the unipolar switch has the characteristics showing the resistance change characteristics of FIGS. 1A and 1B and the resistance change characteristics of FIGS. 1C and 1D.
  • bipolar switch In contrast to a unipolar switch, a bipolar switch is a switching element that can be switched between an OFF state and an ON state in accordance with the polarity of an applied voltage.
  • FIG. 2 is a diagram showing the operating characteristics of the bipolar switch.
  • the bipolar switch has a structure in which an ionic conductor functioning as a resistance change layer is sandwiched between a first electrode and a second electrode. Then, a positive voltage is applied to the first electrode. When the voltage value exceeds the set voltage, the bipolar switch transitions from the OFF state to the ON state (FIG. 2A).
  • a voltage application condition is defined as a forward bias.
  • the bipolar switch shows ohmic current-voltage characteristics (FIG. 2B).
  • a negative voltage is applied to the first electrode.
  • the bipolar switch transitions from the ON state to the OFF state (FIG. 2C).
  • a reverse bias is defined as a reverse bias.
  • a positive voltage is applied again to the first electrode of the bipolar switch in the OFF state.
  • the bipolar switch transitions from the OFF state to the ON state (FIG. 2D).
  • the bipolar switch is switched between the OFF state and the ON state according to the polarity of the applied voltage.
  • an electrode used for a bipolar switch is defined. As shown in FIG. 2A, an electrode to which a positive voltage for applying a forward bias for causing the switching element to transition from the OFF state to the ON state is defined as a positive electrode. On the other hand, an electrode to which a positive potential is relatively applied when a bias in the reverse direction is applied to the switching element to turn it off is defined as a negative electrode.
  • the condition for switching between the OFF state and the ON state of the resistance change switch element taking a bipolar switch or a unipolar switch as an example is an applied voltage value.
  • the condition for switching the resistance change switch element between the OFF state and the ON state is not limited to this.
  • the condition for switching the resistance change switch element between the OFF state and the ON state may be, for example, an applied current, a voltage application duration, or a current application duration.
  • the embodiment described below can also be realized in a resistance change switch element having various conditions described above.
  • FIG. 3 is a diagram showing an example of the configuration of the semiconductor device according to the first embodiment.
  • a first wiring 101, a second wiring 102, a first switch element 104, a second switch element 103, a first selection transistor 106, and a second selection transistor 107 are arranged in an array.
  • the semiconductor device further includes a first programming driver 108 and a second programming driver 109.
  • the first wiring 101 and the second wiring 102 are arranged in a direction intersecting in plan view, such as intersecting at a right angle in plan view.
  • the first switch element 104 and the second switch element 103 are arranged so as to be connected in series with respect to the intersection of the first wiring 101 and the second wiring 102.
  • one terminal of the first switch element 104 is connected to the first wiring 101.
  • One terminal of the second switch element 103 is connected to the second wiring 102.
  • the other terminal of the first switch element 104 and the other terminal of the second switch element 103 are connected to each other.
  • a portion where the other terminal of the first switch element 104 and the other terminal of the second switch element 103 are connected forms an intermediate node 105.
  • the combination of the first switch element 104 and the second switch element 103 constitutes one unit element 110.
  • Each unit element 110 is arranged in a matrix at each intersection of the first wiring 101 and the second wiring 102.
  • being arranged in a matrix means that the unit elements 110 are arranged in a rectangular shape along rows (horizontal direction) and columns (vertical direction).
  • the first programming driver 108 is connected to the first wiring 101 via the first selection transistor 106.
  • the second programming driver 109 is connected to the second wiring 102 via the second selection transistor 107.
  • the gate terminal of the first selection transistor 106 is connected to the first decode wiring 111.
  • the gate terminal of the second select transistor 107 is connected to the second decode wiring 112.
  • the well terminal of the first selection transistor 106 is commonly connected to the first well terminal connection line 113.
  • the well terminal of the second selection transistor 107 is commonly connected to the second well terminal connection line 114.
  • the first programming driver 108 supplies the programming voltage Vprg.
  • the second programming driver 109 supplies a ground voltage (0V). Then, a voltage at which the first selection transistor 106 becomes conductive is applied to one of the first decode wirings 111. In addition, a voltage at which the second selection transistor 107 becomes conductive is applied to one of the second decode wirings 112.
  • the first and second selection transistors 106 and 107 are in a non-conductive state in the first and second decode wirings 111 and 112 that are not supplied with a voltage that is in a conductive state. It is controlled to give a voltage
  • the programming voltage Vprg is supplied from the first programming driver 108 to the unit element 110 arranged at only one intersection.
  • a current (Iprg) flows through the unit element 110 having a resistance value R, the potential of the first decode wiring 111 increases by Iprg ⁇ R.
  • This increase in potential increases the source potential of the first selection transistor 106.
  • the well potential viewed from the source potential of the first selection transistor 106 is lowered.
  • measures are taken to reduce the conductance of the first selection transistor 106.
  • control is performed to increase the well potential by applying a positive potential bias to the first well terminal connection line 113. As a result, the increase in the source potential is cancelled. By performing this control, a reliable programming operation can be performed even if the current flowing through the unit element 110 is increased.
  • the potential of the second well terminal connection line 114 is controlled to be lower than the potential of the first well terminal connection line 113.
  • the potential of the second well terminal connection line 114 is preferably the same as or lower than the ground potential (0 V) supplied by the second programming driver 109. As a result, the leakage current generated in the second selection transistor 107 in the non-conducting state can be suppressed low.
  • the first well terminal connection line 113 connected in common to the well terminal of the first selection transistor 106 and the second well connected in common to the well terminal of the second selection transistor 107.
  • the well terminal connection line 114 is electrically insulated.
  • the first and second selection transistors 106 and 107 have been described by taking N-type field effect transistors as an example.
  • the potential of the first well terminal connection line 113 is controlled to be lower than the potential of the second well terminal connection line 114.
  • FIG. 4 is a flowchart illustrating the method for controlling the semiconductor device according to the present embodiment.
  • step S1 a voltage that causes a non-conduction state is applied to all the first and second decode wirings 111 and 112.
  • the programming voltage Vprg is supplied from the first programming driver 108.
  • the ground voltage (0 V) is supplied from the second programming driver 109.
  • step S4 a positive potential bias is applied to the first well terminal connection line 113, and control for increasing the well potential is performed.
  • step S5 the potential of the second well terminal connection line 114 is controlled to be lower than the potential of the first well terminal connection line 113.
  • step S6 a voltage that causes the first select transistor 106 to become conductive is applied to one of the first decode wirings 111.
  • step S7 a voltage that makes the conductive state from the second selection transistor 107 is applied to one of the second decode wirings 112, and the process ends.
  • the programming voltage Vprg when the programming voltage Vprg is supplied from the first programming driver 108 to the unit element 110 arranged at the intersection where the first decoding wiring 111 and the second decoding wiring 112 are in a conductive state. Therefore, a decrease in well potential viewed from the source potential of the first selection transistor 106 is suppressed. That is, by applying a positive potential bias to the first well terminal connection line 113, the well potential is increased and the increase in the source potential is canceled. Thus, a reliable programming operation can be performed even if the current flowing through the unit element 110 is increased.
  • FIG. 5 is a diagram showing an example of the configuration of the semiconductor device according to the second embodiment. Descriptions of parts common to the first embodiment are omitted.
  • one of the source terminal and the drain terminal of the second intermediate node selection transistor 120 is connected to the intermediate node 105. Further, the terminal that is not connected to the intermediate node 105 among the drain terminal or the source terminal of the second intermediate node selection transistor 120 is either the source terminal or the drain terminal of the first intermediate node selection transistor 121. Connected to the terminal. Of the drain terminal or the source terminal of the first intermediate node selection transistor 121, a terminal that is not connected to the second intermediate node selection transistor 120 is connected to the intermediate node control line 122 that is commonly wired in the array 124. Has been.
  • the intermediate node control line 122 transmits a signal for controlling the voltage or current of the intermediate node 105.
  • the intermediate node control line 122 is connected to the intermediate node programming driver 123.
  • the gate terminal of the second intermediate node selection transistor 120 is connected to the second decode wiring 112.
  • the gate terminal of the first intermediate node selection transistor 121 is connected to the first decode wiring 111.
  • the well wirings 125 of the first and second intermediate node selection transistors 121 and 120 are commonly connected in the array 124.
  • the first and second intermediate node selection transistors 121 and 120 constitute an intermediate node selection circuit.
  • An intermediate node selection circuit is provided for each intermediate node 105.
  • the intermediate node selection circuit switches the connection state between the intermediate node control line 122 and the intermediate node 105. This switching is performed by the signal from the first decode wiring 111 connected to the gate terminal of the first intermediate node selection transistor 121 and the second decode wiring connected to the gate terminal of the second intermediate node selection transistor 120. This is performed based on the signal from 112.
  • the intermediate node programming driver 123 supplies the programming voltage Vprg.
  • the first and second programming drivers 108 and 109 supply a ground voltage (0 V). Then, a voltage at which the first selection transistor 106 becomes conductive is applied to one of the first decode wirings 111. Further, a voltage at which the second selection transistor 107 is turned on is applied to one of the second decode wirings.
  • the first and second selection transistors 106 and 107 are in a non-conductive state in the first and second decode wirings 111 and 112 that are not supplied with a voltage that is in a conductive state. It is assumed that the potential is controlled to be given.
  • the programming voltage Vprg is supplied from the intermediate node programming driver 123 to the first intermediate node selection transistor 121 constituting the intermediate node selection circuit arranged at one intersection.
  • the source potential of the second intermediate node selection transistor 120 increases by Iprg ⁇ R.
  • the source potential of the first intermediate node selection transistor 121 rises by Iprg ⁇ R + Vthn, where the threshold voltage of the second intermediate node selection transistor 120 is Vthn.
  • the potentials of the first and second well terminal connection lines 113 and 114 are controlled to be lower than the potential of the well wiring 125 of the first and second intermediate node selection transistors 121 and 120.
  • the potentials of the first and second well terminal connection lines 113 and 114 are desirably the same as or lower than the ground potential (0 V) supplied by the first and second programming drivers 108 and 109. As a result, the leakage current generated in the first and second selection transistors 106 and 107 in the non-conductive state can be suppressed to a low level.
  • the well wiring 125, the first well terminal connection line 113, and the second well terminal connection line 114 are electrically insulated.
  • the well wiring 125 is connected to the well terminals of the first and second intermediate node selection transistors 121 and 120.
  • the first well terminal connection line 113 is connected in common to the well terminal of the first selection transistor 106.
  • the second well terminal connection line 114 is connected to the well terminal of the second selection transistor 107.
  • the first and second switch elements 104 and 103 can be individually programmed. Therefore, the first and second switch elements 104 and 103 may be unipolar switches, bipolar switches, or combinations thereof. Further, the first and second switch elements 104 and 103 may be configured to be connected with the same polarity of the bipolar switch. Further, the first and second switch elements 104 and 103 may have a configuration in which opposite polarities of bipolar switches are connected. Thereby, the advantage which can respond to the characteristic of a switch element flexibly can be provided.
  • FIG. 6 shows an example of a combination of switch elements constituting the unit element.
  • FIG. 6A shows an example in which a bipolar unipolar switch is used alone.
  • 6B and 6C are examples in which a bipolar switch having a unidirectional polarity is used alone.
  • FIG. 6D is an example in which bipolar switches having a unidirectional polarity are arranged in directions in which the polarities are opposite to each other.
  • an arrangement in which bipolar switches are combined in directions in which the polarities oppose each other is further preferable.
  • the other switch element has a voltage in a direction to turn off the switch element. Will be applied. Therefore, the effect of reducing the occurrence of erroneous writing to the unit element 110 is high.
  • the programming voltage Vprg when the programming voltage Vprg is supplied from the intermediate node programming driver 123 to the unit element 110 disposed at the intersection where the first decode wiring 111 and the second decode wiring 112 are in a conductive state. Therefore, a decrease in well potential viewed from the source potential of the first intermediate node selection transistor 121 is suppressed. That is, by applying a positive potential bias to the well wiring 125 of the first and second intermediate node selection transistors 121 and 120, the well potential is raised and the rise of the source potential is canceled. Thus, a reliable programming operation can be performed even if the current flowing through the unit element 110 is increased.
  • the number of transistors in the intermediate node selection circuit of the second embodiment is further reduced.
  • the transistors connected to the intermediate node programming driver 123 side are aggregated within a range where the decode wiring is shared. Can be arranged.
  • FIG. 7 is a diagram illustrating an example of the configuration of the semiconductor device according to the third embodiment.
  • the first intermediate node selection transistors constituting each intermediate node selection circuit the first intermediate node selection transistors 121 sharing the first decode wiring 111 are aggregated and arranged as a shared intermediate node selection switch element 126. Further, the well wiring 127 of the shared intermediate node selection switch element 126 is also wired in common.
  • the first intermediate node selection transistor 121 of a certain intermediate node selection circuit also serves as the first intermediate node selection transistor 121 of at least one other intermediate node selection circuit. Furthermore, the first intermediate node selection transistor 121 of one intermediate node selection circuit is also connected to the second intermediate node selection transistor 120 of another intermediate node selection circuit.
  • the second intermediate node selection transistors 120 are arranged in a matrix corresponding to the unit elements 110.
  • the well wirings 128a and 128b of the second intermediate node selection transistor 120 are wired in the row direction for each row. That is, the well wirings 128 a and 128 b of the second intermediate node selection transistor 120 are wired in common in the direction parallel to the second decoding wiring 112.
  • the well wirings 128a and 128b of the second intermediate node selection transistor 120 are wired in common in the row direction, but may be arranged in common in the column direction by switching the vertical and horizontal directions. Good.
  • the intermediate node selection transistor including the programming target can give a well potential for each row.
  • the plurality of second intermediate node selection transistors 120 connected in common to the shared intermediate node selection switch element 126 only the well potential of the transistor to be programmed can be controlled. By performing such control, it is possible to eliminate the influence on the intermediate node selection transistor that is not the object of programming. In addition, the current characteristics can be improved by controlling only the well potential of the intermediate node selection transistor to be programmed.
  • the well potential of the intermediate node selection transistor to be programmed is improved. Furthermore, it is possible to suppress the occurrence of erroneous program writing. Further, as shown in FIG. 7, the well wiring 127 of the shared intermediate node selection switch element 126 and the first decode wiring 111 are arranged orthogonally. Thereby, the selectivity with the non-selected second intermediate node selection transistor can be improved.
  • 8A and 8B are flowcharts illustrating the method for controlling the semiconductor device according to the present embodiment.
  • the unit element 110 has an arrangement in which bipolar switches having a polarity in one direction as shown in FIG.
  • the electrode of the bipolar switch connected to the intermediate node 105 is a negative electrode
  • the electrode of the bipolar switch connected to the first wiring 101 and the second wiring 102 is a positive electrode
  • a description will be given based on the case where the second selection transistors 106 and 107 are N-type transistors.
  • step S11 the potentials of all the first decode wirings 111 and the second decode wirings 112 are set to potentials at which the first and second selection transistors 106 and 107 are turned off (for example, ground potential). .
  • step S21 the programming voltage Vprg is output from the first and second programming drivers 108 and 109.
  • step S31 the ground potential (0 V) is supplied from the intermediate node programming driver 123.
  • a positive potential bias is applied to the first and second well terminal connection lines 113 and 114 to perform control to increase the well potential.
  • step S51 the potentials of the well wiring 127 of the shared intermediate node selection switch element 126 and the well wirings 128a and 128b of the second intermediate node selection transistor 120 are set to the first and second well terminal connection lines 113 and 114, respectively. Control to be lower than the potential.
  • step S61 a voltage at which the first selection transistor 106 becomes conductive is applied to one of the first decode wirings 111.
  • step S71 a voltage at which the second selection transistor 107 becomes conductive is applied to one of the second decode wirings 112.
  • the unit elements arranged in a matrix are uniquely selected, and further, the influence of the source potential floating of the first and second selection transistors 106 and 107 is reduced, and the ON state is turned off. It is possible to transition to a state.
  • step S12 the potentials of all the first decode wirings 111 and the second decode wirings 112 are set to a potential (for example, ground potential) at which the first and second selection transistors 106 and 107 are turned off. .
  • a potential for example, ground potential
  • step S22 the programming voltage Vprg is output from the intermediate node programming driver 123.
  • step S32 the ground potential is supplied from the first and second programming drivers 108 and 109.
  • step S42 a positive potential bias is applied to the well wiring 127 of the shared intermediate node selection switch element 126 so as to increase the well potential.
  • step S52 a positive potential is applied to one of the well wirings of the second intermediate node selection transistor 120 connected to the unit element to be selected.
  • step S62 the well wirings other than the selection target in step S52 and the potentials of the first and second well terminal connection lines 113 and 114 are changed to the well wiring 127 of the shared intermediate node selection switch element 126 and the unit to be selected. Control is performed so as to be lower than the potential of the well wiring 128 of the second intermediate node selection transistor 120 connected to the element.
  • step S72 a voltage at which the first selection transistor 106 becomes conductive is applied to one of the first decode wirings 111.
  • step S82 a voltage at which the second selection transistor 107 becomes conductive is applied to one of the second decode wirings 112.
  • unit elements arranged in a matrix are uniquely selected, and further, the influence of the source potential floating of the first and second selection transistors is reduced, and the ON state is changed to the OFF state. It is possible to make a transition.
  • FIG. 9 is a diagram showing an example of the configuration of the semiconductor device according to the fourth embodiment.
  • the semiconductor device according to the present embodiment includes a first switch 131, a second switch 132, a first wiring 101, a second wiring 102, a first selection transistor 106, a second selection transistor 107, and a first well terminal.
  • a connection line 113 and a second well terminal connection line 114 are provided.
  • the first switch 131 has a first terminal and a second terminal.
  • the first switch 131 is a resistance change type switch that changes its resistance state when a predetermined condition is satisfied after energization.
  • the second switch 132 has a third terminal and a fourth terminal.
  • the third terminal of the second switch 132 is connected to the second terminal of the first switch 131 to form the intermediate node 105.
  • the second switch 132 is a resistance change type switch that changes its resistance state when a predetermined condition is satisfied after energization.
  • the first wiring 101 is connected to the first terminal of the first switch 131.
  • the second wiring 102 is connected to the fourth terminal of the second switch 132.
  • the second wiring 102 extends in a direction crossing the first wiring 101 in plan view.
  • the first selection transistor 106 is connected to the first wiring 101.
  • the second selection transistor 107 is connected to the second wiring 102.
  • the first well terminal connection line 113 is connected to the well terminal of the first selection transistor 106.
  • the second well terminal connection line 114 is connected to the well terminal of the second selection transistor 107.
  • the first well terminal connection line 113 and the second well terminal connection line 114 are electrically insulated.
  • a terminal for controlling the well potential of the selection transistor is provided. Then, the well potential of a predetermined selection transistor is controlled during writing / reading to increase the well potential. As a result, it is possible to eliminate the influence of the source potential floating.
  • the program stored in the storage unit (not shown) of the semiconductor device may be provided as a recording medium or may be provided via a network such as the Internet.
  • the recording medium includes a computer-usable medium or a computer-readable medium and can record or read information using magnetism, light, electronic, electromagnetic, infrared, or the like.
  • Such media include, for example, semiconductor memory, semiconductor or solid storage devices, magnetic tape, removable computer diskettes, random access memory (RAM), read only memory (ROM (Read (Only Memory)), magnetic disks, optical disks. And magneto-optical disks.
  • a resistance change type first switch having a first terminal and a second terminal, the resistance state of which changes by satisfying a predetermined condition after energization;
  • a resistance change type having a third terminal and a fourth terminal, wherein the third terminal is connected to the second terminal to form an intermediate node, and a resistance state changes by satisfying a predetermined condition after energization;
  • a second switch A first wiring connected to the first terminal; A second wiring connected to the fourth terminal and extending in a direction intersecting with the first wiring in plan view;
  • a first selection transistor connected to the first wiring;
  • a second selection transistor connected to the second wiring;
  • the semiconductor device wherein the first well terminal connection line and the second well terminal connection line are electrically insulated.
  • Appendix 2 A set of the first wiring, the first selection transistor, and a first decode signal line connected to the first selection transistor, or the second wiring, the second selection transistor, and the second selection Among the pair with the second decode signal line connected to the transistor, a plurality of at least one set is provided,
  • [Appendix 3] A first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor; A configuration in which the first programming driver is connected to the plurality of first selection transistors; and a configuration in which the second programming driver is connected to the plurality of second selection transistors.
  • [Appendix 4] A programming voltage is supplied from the first programming driver, A ground voltage is supplied from the second programming driver; A conduction voltage is applied from the first selection transistor to one of the first wirings, and a conduction voltage is not applied from the first selection transistor to a wiring other than the one wiring.
  • a conduction voltage is applied from the second selection transistor to one of the second wirings, and a conduction voltage is not applied from the second selection transistor to a wiring other than the one wiring,
  • a positive potential bias is applied to the first well terminal connection line.
  • a programming voltage is supplied from the first programming driver, A ground voltage is supplied from the second programming driver; A conduction voltage is applied from the first selection transistor to one of the first wirings, and a conduction voltage is not applied from the first selection transistor to a wiring other than the one wiring. A conduction voltage is applied from the second selection transistor to one of the second wirings, and a conduction voltage is not applied from the second selection transistor to a wiring other than the one wiring, When the programming voltage is supplied from the first programming driver to the one wiring to which a conduction voltage is applied from the first and second selection transistors, the programming voltage is applied to the second well terminal connection line.
  • An intermediate node selection circuit for switching a connection state between the intermediate node control line for transmitting a signal for controlling a voltage or a current of the intermediate node and the intermediate node, and further provided for each intermediate node;
  • the intermediate node selection circuit includes: Based on the signal from the first decode signal line connected to the first select transistor and the signal from the second decode signal line connected to the second select transistor, the intermediate node control line and the intermediate node.
  • the intermediate node selection circuit includes: A first intermediate node selection transistor and a second intermediate node selection transistor;
  • the first intermediate node selection transistor includes a fifth terminal, a sixth terminal, and a first gate terminal,
  • the second intermediate node selection transistor includes a seventh terminal, an eighth terminal, and a second gate terminal,
  • the fifth terminal is connected to the intermediate node control line;
  • the sixth terminal and the seventh terminal are connected to each other;
  • the eighth terminal is connected to the intermediate node;
  • Of the first gate terminal and the second gate terminal one is connected to the first decode signal line, the other is connected to the second decode signal line,
  • the third well terminal connection line connected to the well terminals of the first intermediate node selection transistor and the second intermediate node selection transistor, the first well terminal connection line and the second well terminal connection line,
  • the semiconductor device according to appendix 6, which is electrically insulated.
  • An intermediate node programming driver connected to the intermediate node control line; A programming voltage is supplied from the intermediate node programming driver, A ground voltage is supplied from the first and second programming drivers, A conduction voltage is applied from the first selection transistor to one of the first wirings, and a conduction voltage is not applied from the first selection transistor to a wiring other than the one wiring. A conduction voltage is applied from the second selection transistor to one of the second wirings, and a conduction voltage is not applied from the second selection transistor to a wiring other than the one wiring, When the programming voltage is supplied from the intermediate node programming driver to the one wiring to which a conduction voltage is applied from the first and second selection transistors, a positive potential bias is applied to the third well terminal connection line.
  • the second intermediate node selection transistors are arranged in a matrix corresponding to the unit elements, and a fourth well terminal connection line connected to a well terminal of the second intermediate node selection transistor has a row direction or a column direction. 10.
  • the second intermediate node selection transistors are arranged in a matrix corresponding to the unit elements, and a fifth well terminal connection line connected to a well terminal of the first intermediate node selection transistor is the first decode signal line. 10.
  • the semiconductor device according to any one of appendices 7 to 9, wherein the semiconductor device is wired in common only in a direction perpendicular to the line.
  • the first switch and the second switch are bipolar resistance change elements, and the unit element constituted by the first switch and the second switch has terminals having the same polarity connected to each other to connect the intermediate node.
  • the semiconductor device according to any one of appendices 1 to 11, which is formed.
  • a two-terminal element having a first terminal and a second terminal; A first wiring connected to the first terminal; A second wiring connected to the second terminal and extending in a direction intersecting the first wiring in plan view; A first selection transistor connected to the first wiring; A second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of the first selection transistor is connected; A second well terminal connection line to which a well terminal of the second selection transistor is connected, The semiconductor device, wherein the first well terminal connection line and the second well terminal connection line are electrically insulated.
  • a resistance change type first switch having a first terminal and a second terminal, the resistance state of which changes by satisfying a predetermined condition after energization;
  • a resistance change type having a third terminal and a fourth terminal, wherein the third terminal is connected to the second terminal to form an intermediate node, and a resistance state changes by satisfying a predetermined condition after energization;
  • a second switch A first wiring connected to the first terminal; A second wiring connected to the fourth terminal and extending in a direction intersecting with the first wiring in plan view;
  • a first selection transistor connected to the first wiring;
  • a second selection transistor connected to the second wiring;
  • a semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor.
  • a control method Supplying a programming voltage from the first programming driver; Supplying a ground voltage from the second programming driver; Applying a conduction voltage from the first selection transistor to one of the first wirings, and not applying a conduction voltage from the first selection transistor to a wiring other than the one wiring; and Applying a conduction voltage from the second selection transistor to one of the second wirings and not applying a conduction voltage from the second selection transistor to a wiring other than the one wiring; and
  • a positive potential bias is applied to the first well terminal connection line.
  • a resistance change type first switch having a first terminal and a second terminal, the resistance state of which changes by satisfying a predetermined condition after energization;
  • a resistance change type having a third terminal and a fourth terminal, wherein the third terminal is connected to the second terminal to form an intermediate node, and a resistance state changes by satisfying a predetermined condition after energization;
  • a second switch A first wiring connected to the first terminal; A second wiring connected to the fourth terminal and extending in a direction intersecting with the first wiring in plan view;
  • a first selection transistor connected to the first wiring;
  • a second selection transistor connected to the second wiring;
  • a semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor
  • a control method Supplying a programming voltage from the first programming driver; Supplying a ground voltage from the second programming driver; Applying a conduction voltage from the first selection transistor to one of the first wirings, and not applying a conduction voltage from the first selection transistor to a wiring other than the one wiring; and Applying a conduction voltage from the second selection transistor to one of the second wirings and not applying a conduction voltage from the second selection transistor to a wiring other than the one wiring; and
  • the programming voltage is supplied from the first programming driver to the one wiring to which a conduction voltage is applied from the first and second selection transistors, the programming voltage is applied to the second well terminal connection line.
  • a two-terminal element having a first terminal and a second terminal; A first wiring connected to the first terminal; A second wiring connected to the second terminal and extending in a direction intersecting the first wiring in plan view; A first selection transistor connected to the first wiring; A second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of the first selection transistor is connected; A second well terminal connection line to which a well terminal of the second selection transistor is connected; A semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor.
  • a control method Supplying a programming voltage from the first programming driver; Supplying a ground voltage from the second programming driver; Applying a conduction voltage from the first selection transistor to one of the first wirings, and not applying a conduction voltage from the first selection transistor to a wiring other than the one wiring; and Applying a conduction voltage from the second selection transistor to one of the second wirings and not applying a conduction voltage from the second selection transistor to a wiring other than the one wiring; and
  • a positive potential bias is applied to the second well terminal connection line.
  • a two-terminal element having a first terminal and a second terminal; A first wiring connected to the first terminal; A second wiring connected to the second terminal and extending in a direction intersecting the first wiring in plan view; A first selection transistor connected to the first wiring; A second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of the first selection transistor is connected; A second well terminal connection line to which a well terminal of the second selection transistor is connected; A semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor.
  • a control method Supplying a programming voltage from the first programming driver; Supplying a ground voltage from the second programming driver; Applying a conduction voltage from the first selection transistor to one of the first wirings, and not applying a conduction voltage from the first selection transistor to a wiring other than the one wiring; and Applying a conduction voltage from the second selection transistor to one of the second wirings and not applying a conduction voltage from the second selection transistor to a wiring other than the one wiring; and
  • the programming voltage is supplied from the first programming driver to the one wiring to which a conduction voltage is applied from the first and second selection transistors, the programming voltage is applied to the second well terminal connection line.
  • a resistance change type first switch having a first terminal and a second terminal, the resistance state of which changes by satisfying a predetermined condition after energization;
  • a resistance change type having a third terminal and a fourth terminal, wherein the third terminal is connected to the second terminal to form an intermediate node, and a resistance state changes by satisfying a predetermined condition after energization;
  • a second switch A first wiring connected to the first terminal; A second wiring connected to the fourth terminal and extending in a direction intersecting with the first wiring in plan view;
  • a first selection transistor connected to the first wiring;
  • a second selection transistor connected to the second wiring;
  • a semiconductor device comprising: a first programming driver connected to the first
  • a resistance change type first switch having a first terminal and a second terminal, the resistance state of which changes by satisfying a predetermined condition after energization;
  • a resistance change type having a third terminal and a fourth terminal, wherein the third terminal is connected to the second terminal to form an intermediate node, and a resistance state changes by satisfying a predetermined condition after energization;
  • a second switch A first wiring connected to the first terminal; A second wiring connected to the fourth terminal and extending in a direction intersecting with the first wiring in plan view;
  • a first selection transistor connected to the first wiring;
  • a second selection transistor connected to the second wiring;
  • a semiconductor device comprising: a first programming driver
  • a process of applying a low bias A program for executing processing for making the potential of the first well terminal connection line higher than the potential of the second well terminal connection line to which a bias lower than the programming voltage is applied.
  • Appendix 20 A two-terminal element having a first terminal and a second terminal; A first wiring connected to the first terminal; A second wiring connected to the second terminal and extending in a direction intersecting the first wiring in plan view; A first selection transistor connected to the first wiring; A second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of the first selection transistor is connected; A second well terminal connection line to which a well terminal of the second selection transistor is connected; A semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor.
  • Appendix 21 A two-terminal element having a first terminal and a second terminal; A first wiring connected to the first terminal; A second wiring connected to the second terminal and extending in a direction intersecting the first wiring in plan view; A first selection transistor connected to the first wiring; A second selection transistor connected to the second wiring; A first well terminal connection line to which a well terminal of the first selection transistor is connected; A second well terminal connection line to which a well terminal of the second selection transistor is connected; A semiconductor device comprising: a first programming driver connected to the first wiring via the first selection transistor; and a second programming driver connected to the second wiring via the second selection transistor.

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Abstract

書込読出時に選択されたトランジスタのソース電位の上昇をなくす。半導体装置は、第一端子及び第二端子を有する抵抗変化型の第一スイッチ（１０３）と、第三端子及び第四端子を有し、第三端子が第二端子に接続して中間ノード（１０５）を形成する抵抗変化型の第二スイッチ（１０４）と、第一端子に接続している第一配線（１０１）と、第四端子に接続し、平面視で第一配線と交わる方向に延伸している第二配線（１０２）と、第一配線に接続されている第一選択トランジスタ（１０６）と、第二配線に接続されている第二選択トランジスタ（１０７）と、第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線（１１３）と、第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線（１１４）と、を備え、第一ウェル端子接続線と第二ウェル端子接続線とは、電気的に絶縁している。

Description

半導体装置
　本発明は、半導体装置に関するものである。特に、多層配線層の内部に抵抗変化型不揮発素子（以下、「抵抗変化素子」ともいう。）を有する記憶回路、ルックアップテーブル回路及びそれを利用した再構成論理回路に関するものである。
　半導体集積回路の微細化に伴い、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）は、３年で４倍のペースで高集積化がなされてきている。
　このような状況から、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできる半導体装置が使用される機会が増してきている。プログラム可能な半導体装置の具体例として、ＦＰＧＡ（Field Programmable Gate Array）などが挙げられる。
　しかし、ＦＰＧＡは、カスタム設計の半導体装置と比較して、同じ機能を実現するためには、１桁以上多くのトランジスタを必要とすることが知られている。このため、現状のＦＰＧＡは、面積効率が悪く、ひいては消費電力も増大するという問題点があった。近年、多層配線層内部に抵抗変化素子を搭載してプログラマブル配線を実現することが行われている。この技術を使うことで、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化を目指した研究が行われている。
　抵抗変化素子の具体例として、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたNano Bridge（登録商標）などが挙げられる。特許文献１及び非特許文献１には、電界などの印加に応じて、イオンが自由に動くことができる固体（以下、「イオン伝導体」ともいう。）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。
　特許文献１及び非特許文献１に開示された抵抗変化素子は、イオン伝導層と、このイオン伝導層に接して対向面に設けられた第１電極及び第２電極とから構成されている。第１電極からイオン伝導層に金属イオンが供給される。第２電極からは金属イオンは供給されない。特許文献１及び非特許文献１に開示された抵抗変化素子は、印加電圧極性の変化に応じてイオン伝導体の抵抗値を変化させている。そして、２つの電極間の導通状態を制御している。
　また、特許文献１、特許文献３及び非特許文献１には、抵抗変化素子をＵＬＳＩ（Ultra-Large Scale Integration）に用いたクロスバスイッチが開示されている。さらに、特許文献２には、２つの抵抗変化素子をユニット素子として接続する場合が開示されている。特許文献４は、抵抗値が可逆的に変化するメモリセルを含んだ不揮発性記憶装置のための書き込み方法に関するものであり、メモリセルに書き込み用の電気的信号が与えられるときに書き込み用駆動回路が形成された基板へバイアス電圧を印加することが、提案されている。
特開２００５－１０１５３５号公報 米国特許第９５０８４３２号明細書 国際公開第２０１３／１９０７４１号 国際公開第２０１０／０７０８９５号
Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, p.168-176, January 2005.
　しかしながら、抵抗変化素子をアレイ状に多数並べたクロスバ回路において、アレイ部の行及び列を選択するトランジスタは、レイアウトの制約上、Ｎ型ＦＥＴやＰ型ＦＥＴの単一の極性のトランジスタで構成されることが多い。例えば、図１０Ａに示すように、Ｎ型ＦＥＴを用いてクロスバ回路の列及び行を制御する場合を考える。書き込み又は消去時に流れる電流と、抵抗との積から電圧差が生じ、抵抗変化素子Ｒに正電圧を印加する側のトランジスタ（Ｎ型選択トランジスタ）のソース電位Ｖｓが浮き上がってしまう。
　すなわち、図１０Ａの場合、書き込み電流をＩｐｒｇとすると、ソース電位Ｖｓは、Ｉｐｒｇ×Ｒとなる。Ｎ型選択トランジスタの場合、ウェルの導電型はＰ型となる。Ｐ型はＧＮＤ（グラウンド）接続される。ソース電位はＧＮＤ電位に比べてＶｓがＩｐｒｇ×Ｒだけ浮き上がる。したがって、ソースから見て基板電位が下がるため、Ｎ型選択トランジスタにバックバイアス（Ｖｔｈ（閾値電圧）が上がる方向のバイアス）がかかる状態となる。
　一方で、Ｎ型半導体でできているＰ型選択トランジスタの場合も同様で、Ｎ型基板電位（図１０Ａの場合は、Ｖｐｒｇ）に対してソース電位がＶｐｒｇ－Ｉｐｒｇ×Ｒだけ低下する。この状態は、ソース電位に比べて基板電位が上昇し、同様にバックバイアス（Ｖｔｈが上がる方向のバイアス）がかかる状態となる。
　このとき、図１０Ｂに示すように、Ｎ型選択トランジスタの電流特性（Ｉｄｓ）が、本来、逆バイアスがかからない状態（Ｖｓ＝０Ｖ）の電流特性に比べて、書き込み電流が減少してしまうという問題があった。この問題をＮ型トランジスタのゲート長又は幅の設計で回避しようとすると、ゲート幅を著しく増加させる必要がある。その結果、レイアウト効率が悪化してしまうという問題があった。この問題は、Ｐ型ＦＥＴを用いてクロスバ回路の列及び行を制御する場合であっても同様である。
　本発明の目的は、上述した課題を鑑み、選択素子の書込読出時の電流特性を改善すると共に、レイアウト面積の増大を抑制する半導体装置を提供することにある。
　本発明の半導体装置は、第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、前記第一端子に接続している第一配線と、前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、前記第一配線に接続されている第一選択トランジスタと、前記第二配線に接続されている第二選択トランジスタと、前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している。
　また、本発明の半導体装置は、第一端子及び第二端子を有する二端子素子と、前記第一端子に接続している第一配線と、前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、前記第一配線に接続されている第一選択トランジスタと、前記第二配線に接続されている第二選択トランジスタと、前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している。
　本発明によれば、選択素子の書込読出時の電流特性を改善すると共に、レイアウト面積の増大を抑制する半導体装置を提供できる。
ユニポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 ユニポーラ型スイッチの動作特性のうち、ＯＦＦ状態に遷移した後、さらに第１電極の正電圧がセット電圧を超えると、再びＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 ユニポーラ型スイッチの動作特性のうち、第１電極の負電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 ユニポーラ型スイッチの動作特性のうち、ＯＦＦ状態に遷移した後、さらに第１電極の負電圧がセット電圧を超えると、再びＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 バイポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 バイポーラ型スイッチの動作特性のうち、第１電極の正電圧をさらに大きくすると、オーミックな電流－電圧特性を示すことを説明する図である。 バイポーラ型スイッチの動作特性のうち、第１電極の負電圧がリセット電圧を超えると、ＯＮ状態からＯＦＦ状態に遷移することを説明する図である。 バイポーラ型スイッチの動作特性のうち、第１電極の正電圧がセット電圧を超えると、ＯＦＦ状態からＯＮ状態に遷移することを説明する図である。 本発明の第１実施形態による半導体装置の構成の一例を示す図である。 第１実施形態による半導体装置の制御方法を説明するフローチャートである。 本発明の第２実施形態による半導体装置の構成の一例を示す図である。 ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。 ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。 ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。 ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。 本発明の第３実施形態による半導体装置の構成の一例を示す図である。 第３実施形態による半導体装置の制御方法のうち、ユニット素子をＯＦＦ状態からＯＮ状態に遷移させる手順を説明するフローチャートである。 第３実施形態による半導体装置の制御方法のうち、ユニット素子をＯＮ状態からＯＦＦ状態に遷移させる手順を説明するフローチャートである。 本発明の第４実施形態による半導体装置の構成の一例を示す図である。 Ｎ型ＦＥＴを用いてクロスバ回路の行及び列を制御することを説明する回路図の一例である。 抵抗変化素子に正電圧を印加する側のトランジスタの逆バイアスがない状態と逆バイアスがかかる状態の電流特性を示す図である。
　次に、本発明の実施形態について図面を参照して説明する。
　本実施形態を詳細に説明する前に、本実施形態に関連する用語の意味を説明する。
　（バイポーラ型スイッチとユニポーラ型スイッチの説明）
　（ユニポーラ型スイッチ）
　ユニポーラ型スイッチは、印加電圧値に応じてＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）とが切り替えられるスイッチング素子である。
　図１Ａから図１Ｄを用いて、ユニポーラ型スイッチの動作特性を説明する。図１Ａから図１Ｄは、ユニポーラ型スイッチの動作特性を示す図である。
　ユニポーラ型スイッチとして、抵抗変化層が第１電極と第２電極とを用いて挟まれた構成を考える。第１電極に正電圧を印加する。印加正電圧が所定のセット電圧を超えると、ユニポーラ型スイッチは、ＯＦＦ状態からＯＮ状態に遷移する（図１Ａ）。
　なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のＯＦＦ状態から低抵抗のＯＮ状態に遷移する電圧がセット電圧である。逆に、抵抗変化層の抵抗値がＯＮ状態からＯＦＦ状態に遷移する電圧がリセット電圧である。
　ＯＮ状態にあるユニポーラ型スイッチにリセット電圧よりも大きな正電圧を印加すると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。印加電圧をさらに大きくして、正電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｂ）。
　一方、第１電極に負電圧を印加する。負電圧値が所定のセット電圧を超えると、ユニポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図１Ｃ）。
　ＯＮ状態にあるユニポーラ型スイッチにリセット電圧よりもさらに大きな負電圧を印加する。第１電極に印加している負電圧値がリセット電圧を超えると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。印加電圧をさらに大きくして、負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｄ）。
　このように、ユニポーラ型スイッチは、印加電圧の極性に依存せず、電圧値にのみ依存する。そして、ユニポーラ型スイッチは、図１Ａ、図１Ｂの抵抗変化特性と、図１Ｃ、図１Ｄの抵抗変化特性とを示す特徴を有している。
　（バイポーラ型スイッチ）
　ユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性に応じて、ＯＦＦ状態とＯＮ状態とが切り替えられるスイッチング素子である。
　図２は、バイポーラ型スイッチの動作特性を示す図である。バイポーラ型スイッチは、抵抗変化層として機能するイオン伝導体が、第１電極と第２電極とを用いて挟まれた構造を有しているものとする。そして、第１電極に正電圧を印加する。電圧値がセット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ａ）。以下、このような電圧印加条件を順バイアスと定義する。
　次に、印加電圧を大きくすると、バイポーラ型スイッチは、オーミックな電流－電圧特性を示すようになる（図２Ｂ）。
　次に、第１電極に負電圧を印加する。電圧値がリセット電圧を超えると、バイポーラ型スイッチは、ＯＮ状態からＯＦＦ状態に遷移する（図２Ｃ）。以下、このような電圧印加条件を逆バイアスと定義する。
　さらに、ＯＦＦ状態のバイポーラ型スイッチの第１電極に、再び正電圧を印加する。そして、電圧値がセット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ｄ）。このように、バイポーラ型スイッチは、印加電圧の極性に応じてＯＦＦ状態とＯＮ状態とが切り替わる。
　（バイポーラ型スイッチにおける電極の定義）
　ここで、バイポーラ型スイッチに用いられる電極を定義する。図２Ａに示すように、スイッチング素子をＯＦＦ状態からＯＮ状態に遷移させる順バイアスを与えるための正電圧を加える電極を正電極と定義する。逆にスイッチング素子に逆方向のバイアスを加え、ＯＦＦ状態とする際に相対的に正電位を加える電極を負電極と定義する。
　なお、説明の都合上、バイポーラ型スイッチやユニポーラ型スイッチを一例とする抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態とが切り替わる条件は、印加電圧値であるとして説明を行った。ただし、抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態とが切り替わる条件はこれに限定されない。抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態が切り替わる条件は、例えば、印加電流、電圧印加継続時間、又は電流印加継続時間などであってもよい。以下記載する実施形態は、上述した様々な条件を有している抵抗変化スイッチ素子においても実現することができる。
　（第１実施形態）
　本発明の第１実施形態を説明する。図３は第１実施形態による半導体装置の構成の一例を示す図である。
　半導体装置は、第一配線１０１、第二配線１０２、第一スイッチ素子１０４、第二スイッチ素子１０３、第一選択トランジスタ１０６、第二選択トランジスタ１０７がアレイ状に配置されている。さらに、半導体装置は、第一プログラミングドライバ１０８と、第二プログラミングドライバ１０９とを有している。第一配線１０１と第二配線１０２とは、例えば、平面視において直角に交差するといったような、平面視において交差する方向に配置される。第一スイッチ素子１０４と第二スイッチ素子１０３とは、第一配線１０１と第二配線１０２との交点に対して直列に接続されるように配置される。
　ここで、第一スイッチ素子１０４の一方の端子は、第一配線１０１に接続される。また、第二スイッチ素子１０３の一方の端子は、第二配線１０２に接続される。さらに、第一スイッチ素子１０４の他方の端子と、第二スイッチ素子１０３の他方の端子とは互いに接続されている。第一スイッチ素子１０４の他方の端子と、第二スイッチ素子１０３の他方の端子とが接続されている部分は、中間ノード１０５を形成している。第一スイッチ素子１０４と第二スイッチ素子１０３との組合せは、１つのユニット素子１１０を構成する。各ユニット素子１１０は、第一配線１０１と第二配線１０２との交差点の各々に行列状に配置されている。ここで、行列状に配置されているとは、各ユニット素子１１０が行（横方向）と列（縦方向）とに沿って矩形状に配列された状態をいう。
　また、第一プログラミングドライバ１０８は、第一選択トランジスタ１０６を介して第一配線１０１に接続されている。また、第二プログラミングドライバ１０９は、第二選択トランジスタ１０７を介して第二配線１０２に接続されている。さらに、第一選択トランジスタ１０６のゲート端子は、第一デコード配線１１１に接続されている。また、第二選択トランジスタ１０７のゲート端子は、第二デコード配線１１２に接続されている。さらに、第一選択トランジスタ１０６のウェル端子は、共通して第一ウェル端子接続線１１３に接続されている。また、第二選択トランジスタ１０７のウェル端子は、共通して第二ウェル端子接続線１１４に接続されている。
　ここで、第一プログラミングドライバ１０８は、プログラミング電圧Ｖｐｒｇを供給する。また、第二プログラミングドライバ１０９は、接地電圧（０Ｖ）を供給する。そして、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧を与える。また、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧を与える。第一、第二デコード配線１１１、１１２のうち、導通状態となる電圧を与えていない第一、第二デコード配線１１１、１１２には、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電圧を与えるように制御されているものとする。
　そうすると、図３のクロスバ回路において、唯一つの交差点に配置されているユニット素子１１０に対して、第一プログラミングドライバ１０８からプログラミング電圧Ｖｐｒｇが供給される。このとき、抵抗値をＲとするユニット素子１１０に電流（Ｉｐｒｇ）が流れると、第一デコード配線１１１の電位はＩｐｒｇ×Ｒだけ上昇する。
　この電位の上昇は、第一選択トランジスタ１０６のソース電位を上昇させてしまう。その結果、第一選択トランジスタ１０６のソース電位から見たウェル電位が低下することになる。この状態を回避するため、第一選択トランジスタ１０６のコンダクタンスを低下させる措置をとる。本実施形態では、第一ウェル端子接続線１１３に対して正電位のバイアスを印加してウェル電位を上昇させる制御を行っている。その結果、ソース電位の上昇が打ち消されることになる。この制御を行うことで、ユニット素子１１０に流れる電流を増加させたとしても確実なプログラミング動作を実施することができる。
　また、このとき、第二ウェル端子接続線１１４の電位は、第一ウェル端子接続線１１３の電位よりも低くなるように制御する。第二ウェル端子接続線１１４の電位は、第二プログラミングドライバ１０９が供給する接地電位（０Ｖ）と同じか、さらに低い方が望ましい。その結果、非導通状態にある第二選択トランジスタ１０７で発生するリーク電流を低く抑えることができる。
　また、本実施形態では、第一選択トランジスタ１０６のウェル端子に共通して接続されている第一ウェル端子接続線１１３と、第二選択トランジスタ１０７のウェル端子に共通して接続されている第二ウェル端子接続線１１４と、を電気的に絶縁している。これにより、プログラミング動作の実施に伴い選択された素子に対する書き込み動作時に発生する書き込み電流の減少を回避することができる。併せて、電流特性を改善することもできる。
　なお、本実施形態では、第一、第二選択トランジスタ１０６、１０７としてＮ型電界効果トランジスタを例に挙げて説明を行った。Ｐ型電界効果トランジスタの場合は、第一ウェル端子接続線１１３の電位を第二ウェル端子接続線１１４の電位よりも低くなるように制御する。
　次に、本実施形態による半導体装置の制御方法について説明する。図４は、本実施形態による半導体装置の制御方法を説明するフローチャートである。
　ステップＳ１の処理において、すべての第一、第二デコード配線１１１、１１２に、非導通状態となる電圧が印加される。ステップＳ２の処理において、第一プログラミングドライバ１０８から、プログラミング電圧Ｖｐｒｇが供給される。ステップＳ３の処理において、第二プログラミングドライバ１０９から、接地電圧（０Ｖ）が供給される。
　ステップＳ４の処理において、第一ウェル端子接続線１１３に対して、正電位のバイアスが印加され、ウェル電位を上昇させる制御が行われる。
　ステップＳ５の処理において、第二ウェル端子接続線１１４の電位は、第一ウェル端子接続線１１３の電位と比較して低くなるように制御される。
　ステップＳ６の処理において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６から導通状態となる電圧が印加される。ステップＳ７の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７から導通状態となる電圧が印加され、処理を終了する。
　本実施形態では、第一デコード配線１１１と第二デコード配線１１２とによって導通状態にある交差点に配置されているユニット素子１１０に対して、第一プログラミングドライバ１０８からプログラミング電圧Ｖｐｒｇが供給された場合に、第一選択トランジスタ１０６のソース電位から見たウェル電位の低下を抑制することとしている。すなわち、第一ウェル端子接続線１１３に対して正電位のバイアスを印加することでウェル電位を上昇させ、ソース電位の上昇を打ち消している。これにより、ユニット素子１１０に流れる電流を増加させても確実なプログラミング動作を実施することができる。
　（第２実施形態）
　図５は第２実施形態による半導体装置の構成の一例を示す図である。第１実施形態と共通する部分の説明は省略する。本実施形態では、第二の中間ノード選択トランジスタ１２０のソース端子又はドレイン端子のうちの何れかの端子は、中間ノード１０５に対して接続されている。また、第二の中間ノード選択トランジスタ１２０のドレイン端子又はソース端子のうち中間ノード１０５に対して接続されていない端子は、第一の中間ノード選択トランジスタ１２１のソース端子又はドレイン端子のうちの何れかの端子に接続されている。第一の中間ノード選択トランジスタ１２１のドレイン端子又はソース端子のうち第二の中間ノード選択トランジスタ１２０に対して接続されていない端子は、アレイ１２４内で共通に配線される中間ノード制御線１２２に接続されている。
　この中間ノード制御線１２２は、中間ノード１０５の電圧又は電流を制御する信号を伝達するものである。中間ノード制御線１２２は、中間ノードプログラミングドライバ１２３に接続されている。第二の中間ノード選択トランジスタ１２０のゲート端子は、第二デコード配線１１２に接続されている。第一の中間ノード選択トランジスタ１２１のゲート端子は、第一デコード配線１１１に接続されている。ここで、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５は、アレイ１２４内で共通に接続されている。
　第一、第二の中間ノード選択トランジスタ１２１、１２０は、中間ノード選択回路を構成している。中間ノード選択回路は、中間ノード１０５毎に設けられている。中間ノード選択回路は、中間ノード制御線１２２と中間ノード１０５との接続状態を切り替えている。この切り替えは、第一の中間ノード選択トランジスタ１２１のゲート端子に接続されている第一デコード配線１１１からの信号と、第二の中間ノード選択トランジスタ１２０のゲート端子に接続されている第二デコード配線１１２からの信号に基づいて行われる。
　ここで、中間ノードプログラミングドライバ１２３は、プログラミング電圧Ｖｐｒｇを供給する。また、第一、第二プログラミングドライバ１０８、１０９は、接地電圧（０Ｖ）を供給する。そして、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧を与える。また、第二デコード配線の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧を与える。第一、第二デコード配線１１１、１１２のうち、導通状態となる電圧を与えていない第一、第二デコード配線１１１、１１２には、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位が与えるように制御されるものとする。
　そうすると、図５のクロスバ回路において、唯一つの交差点に配置されている中間ノード選択回路を構成する第一の中間ノード選択トランジスタ１２１に対して、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇが供給される。このとき、抵抗値をＲとするユニット素子１１０に電流（Ｉｐｒｇ）が流れると、第二の中間ノード選択トランジスタ１２０のソース電位はＩｐｒｇ×Ｒだけ上昇する。さらに、第一の中間ノード選択トランジスタ１２１のソース電位は、第二の中間ノード選択トランジスタ１２０の閾値電圧をＶｔｈｎとすると、Ｉｐｒｇ×Ｒ＋Ｖｔｈｎだけ上昇する。
　これらの電位の上昇は、第一及び第二の中間ノード選択トランジスタ１２１、１２０のソース電位を上昇させてしまう。その結果、第一の中間ノード選択トランジスタ１２１のソース電位から見たウェル電位が低下することになる。また、第二の中間ノード選択トランジスタ１２０のソース電位から見たウェル電位が低下することになる。この状態を回避するため、第一及び第二の中間ノード選択トランジスタ１２１、１２０のコンダクタンスを低下させる措置をとる。本実施形態では、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５に対して正電位のバイアスを印加してウェル電位を上昇させる制御を行っている。その結果、ソース電位の上昇が打ち消されることになる。この制御を行うことで、ユニット素子１１０に流れる電流を増加させたとしても確実なプログラミング動作を実施することができる。
　また、このとき、第一、第二ウェル端子接続線１１３、１１４の電位は、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５の電位よりも低くなるように制御する。第一、第二ウェル端子接続線１１３、１１４の電位は、第一、第二プログラミングドライバ１０８、１０９が供給する接地電位（０Ｖ）と同じか、さらに低い方が望ましい。その結果、非導通状態にある第一、第二選択トランジスタ１０６、１０７で発生するリーク電流を低く抑えることができる。
　また、本実施形態では、ウェル配線１２５と、第一ウェル端子接続線１１３と、第二ウェル端子接続線１１４とを、電気的に絶縁している。ウェル配線１２５は、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル端子に接続される。第一ウェル端子接続線１１３は、第一選択トランジスタ１０６のウェル端子に共通して接続されている。第二ウェル端子接続線１１４は、第二選択トランジスタ１０７のウェル端子に接続されている。これにより、プログラミング動作の実施に伴い選択された素子に対する書き込み動作時に発生する書き込み電流の減少を回避することができる。併せて、電流特性を改善することもできる。
　さらに、本実施形態では、第一、第二スイッチ素子１０４、１０３を個々にプログラムすることができる。そのため、第一、第二スイッチ素子１０４、１０３は、ユニポーラ型スイッチ、バイポーラ型スイッチ、又はこれらの組み合わせであってもよい。また、第一、第二スイッチ素子１０４、１０３は、バイポーラ型スイッチの極性を揃えて接続された構成であってもよい。さらに、第一、第二スイッチ素子１０４、１０３は、バイポーラ型スイッチの逆極性同士が接続された構成であってもよい。これにより、スイッチ素子の特性に柔軟に対応できる利点を提供し得る。
　ここで、図６にユニット素子を構成するスイッチ素子の組み合わせの例を示す。図６Ａは、両極性のユニポーラ型スイッチを単独で用いた例である。図６Ｂ、図６Ｃは、一方向の極性を有するバイポーラ型スイッチを単独で用いた例である。図６Ｄは、一方向の極性を有するバイポーラ型スイッチを、互いの極性が対向する方向に配置した例である。
　ユニット素子１１０のＯＦＦ信頼性を向上させるためには、図６Ｄに示すように、互いの極性が対向する方向にバイポーラ型スイッチを組み合わせた配置がさらに好ましい。図６Ｄに示すユニット素子１１０では、動作中に片方のスイッチ素子をＯＮにする方向に電圧が印加された場合であっても、他方のスイッチ素子には、そのスイッチ素子をＯＦＦにする方向に電圧が印加されることになる。そのため、ユニット素子１１０に対する誤書き込みの発生を低減させる効果が高いからである。
　本実施形態では、第一デコード配線１１１と第二デコード配線１１２とによって導通状態にある交差点に配置されているユニット素子１１０に対して、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇが供給された場合に、第一の中間ノード選択トランジスタ１２１のソース電位から見たウェル電位の低下を抑制することとしている。すなわち、第一、第二の中間ノード選択トランジスタ１２１、１２０のウェル配線１２５に対して正電位のバイアスを印加することでウェル電位を上昇させ、ソース電位の上昇を打ち消している。これにより、ユニット素子１１０に流れる電流を増加させても確実なプログラミング動作を実施することができる。
　（第３実施形態）
　本実施形態は、第２実施形態の中間ノード選択回路のトランジスタ数をさらに低減する形態である。中間ノード選択回路を構成する第一の中間ノード選択トランジスタ１２１と第二の中間ノード選択トランジスタ１２０とのうち、中間ノードプログラミングドライバ１２３側に接続されるトランジスタは、デコード配線を共有する範囲で集約して配置することが可能である。図７は、第３実施形態による半導体装置の構成の一例を示す図である。各中間ノード選択回路を構成する中間ノード選択トランジスタのうち、第一デコード配線１１１を共有する第一の中間ノード選択トランジスタ１２１は集約され、共有型中間ノード選択スイッチ素子１２６として配置されている。また、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７も共通して配線される。
　すなわち、ある中間ノード選択回路の第一の中間ノード選択トランジスタ１２１は、少なくとも一つの他の中間ノード選択回路の第一の中間ノード選択トランジスタ１２１を兼用している。さらに、ある中間ノード選択回路の第一の中間ノード選択トランジスタ１２１は、他の中間ノード選択回路の第二の中間ノード選択トランジスタ１２０にも接続されている。
　第二の中間ノード選択トランジスタ１２０は、ユニット素子１１０に対応して行列状に配置される。図７では、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは、行毎に行方向に共通して配線されている。すなわち、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは、第二デコード配線１１２と平行となる方向に共通して配線されている。なお、図７では、第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂは行方向に共通して配線されているが、縦横を入れ替え、列方向に共通して配線されるようにしてもよい。
　図７の場合、プログラミング対象を含む中間ノード選択トランジスタは、行毎にウェル電位を与えることが可能である。共有型中間ノード選択スイッチ素子１２６に共通して接続される複数の第二の中間ノード選択トランジスタ１２０のうち、プログラミングの対象となるトランジスタのウェル電位のみを制御することができる。このような制御を行うことで、プログラミングの対象でない中間ノード選択トランジスタに対する影響を排除することができる。また、プログラミングの対象である中間ノード選択トランジスタのウェル電位のみを制御することで、電流特性を改善することができる。
　要するに、プログラミングの対象である中間ノード選択トランジスタのウェル電位と、プログラミングの対象でない中間ノード選択トランジスタのウェル電位との間に差を設けることとしている。これにより、トランジスタの選択性を向上させている。さらに、プログラムの誤書き込みの発生を抑制することができる。さらに、図７に示すように、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７と、第一デコード配線１１１とを直交させて配置している。これにより、非選択の第二の中間ノード選択トランジスタとの選択性を向上させることができる。
　次に、本実施形態による半導体装置の制御方法について説明する。図８Ａ、図８Ｂは、本実施形態による半導体装置の制御方法を説明するフローチャートである。このとき、ユニット素子１１０は、図６Ｄに示すような、一方向の極性を有するバイポーラ型スイッチを、互いに極性が対向する方向に組み合わせた配置であるとする。ここでは、中間ノード１０５に接続されたバイポーラ型スイッチの電極が負電極であるとし、第一配線１０１と第二配線１０２とに接続されたバイポーラ型スイッチの電極が正電極であり、第一、第二選択トランジスタ１０６、１０７がＮ型トランジスタである場合に基づいて説明する。
　まず、図８Ａを参照してユニット素子をＯＦＦ状態からＯＮ状態に遷移させる手順を述べる。ステップＳ１１の処理において、すべての第一デコード配線１１１と第二デコード配線１１２との電位を、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位（例えば、接地電位）に設定する。
　ステップＳ２１の処理において、第一、第二プログラミングドライバ１０８、１０９からプログラミング電圧Ｖｐｒｇを出力する。
　ステップＳ３１の処理において、中間ノードプログラミングドライバ１２３から接地電位（０Ｖ）が供給される。
　ステップＳ４１の処理において、第一、第二ウェル端子接続線１１３、１１４に正電位のバイアスを印加し、ウェル電位を上昇させる制御を行う。
　ステップＳ５１の処理において、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７及び第二の中間ノード選択トランジスタ１２０のウェル配線１２８a、１２８ｂの電位を、第一、第二ウェル端子接続線１１３、１１４の電位より低くなるように制御する。
　ステップＳ６１において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧が印加される。
　ステップＳ７１の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧が印加される。
　以上の処理を行うことにより、行列状に配置されたユニット素子を一意に選択して、さらに、第一、第二選択トランジスタ１０６、１０７のソース電位浮きの影響を減殺して、ＯＦＦ状態からＯＮ状態に遷移させることが可能である。
　なお、ここでＳ２１の処理とＳ３１の処理、及びＳ４１の処理とＳ５１の処理、及びＳ６１の処理とＳ７１の処理のそれぞれは、同時又は順序は逆であっても良い。
　次に、図８Ｂを参照してユニット素子をＯＮ状態からＯＦＦ状態に遷移させる手順を述べる。ステップＳ１２の処理において、すべての第一デコード配線１１１と第二デコード配線１１２との電位を、第一、第二選択トランジスタ１０６、１０７が非導通状態となる電位（例えば、接地電位）に設定する。
　ステップＳ２２の処理において、中間ノードプログラミングドライバ１２３からプログラミング電圧Ｖｐｒｇを出力する。
　ステップＳ３２の処理において、第一、第二プログラミングドライバ１０８、１０９から接地電位が供給される。
　ステップＳ４２の処理において、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７に正電位のバイアスを印加し、ウェル電位を上昇させる制御を行う。
　ステップＳ５２の処理において、選択対象となるユニット素子に接続される第二の中間ノード選択トランジスタ１２０のウェル配線の１本に対して正電位を印加する。
　ステップＳ６２の処理において、ステップＳ５２の選択対象以外のウェル配線及び第一、第二ウェル端子接続線１１３、１１４の電位を、共有型中間ノード選択スイッチ素子１２６のウェル配線１２７及び選択対象となるユニット素子に接続される第二の中間ノード選択トランジスタ１２０のウェル配線１２８の電位よりも低くなるように制御を行う。
　ステップＳ７２の処理において、第一デコード配線１１１の中の１本に対して、第一選択トランジスタ１０６が導通状態となる電圧が印加される。
　ステップＳ８２の処理において、第二デコード配線１１２の中の１本に対して、第二選択トランジスタ１０７が導通状態となる電圧が印加される。
　以上の処理を行うことにより、行列状に配置されたユニット素子を一意に選択して、さらに、第一及び第二の選択トランジスタのソース電位浮きの影響を減殺して、ＯＮ状態からＯＦＦ状態に遷移させることが可能である。
　ここで、Ｓ２２の処理とＳ３２の処理、及びＳ４２の処理とＳ５２の処理とＳ６２の処理、及びＳ７２の処理とＳ８２の処理のそれぞれは、同時又は順序は逆であっても良い。
　（第４実施形態）
　本発明の第４実施形態を説明する。図９は第４実施形態による半導体装置の構成の一例を示す図である。本実施形態による半導体装置は、第一スイッチ１３１と、第二スイッチ１３２と、第一配線１０１と、第二配線１０２と、第一選択トランジスタ１０６と、第二選択トランジスタ１０７と、第一ウェル端子接続線１１３と、第二ウェル端子接続線１１４と、を備えている。
　第一スイッチ１３１は、第一端子及び第二端子を有している。第一スイッチ１３１は、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型のスイッチである。
　第二スイッチ１３２は、第三端子及び第四端子を有している。第二スイッチ１３２の第三端子は第一スイッチ１３１の第二端子に接続して中間ノード１０５を形成する。第二スイッチ１３２は、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型のスイッチである。
　第一配線１０１は、第一スイッチ１３１の第一端子に接続している。第二配線１０２は、第二スイッチ１３２の第四端子に接続している。第二配線１０２は、平面視で第一配線１０１と交わる方向に延伸している。
　第一選択トランジスタ１０６は、第一配線１０１に接続されている。第二選択トランジスタ１０７は、第二配線１０２に接続されている。
　第一ウェル端子接続線１１３は、第一選択トランジスタ１０６のウェル端子に接続されている。第二ウェル端子接続線１１４は、第二選択トランジスタ１０７のウェル端子に接続されている。そして、第一ウェル端子接続線１１３と第二ウェル端子接続線１１４とは、電気的に絶縁している。
　このように、本実施形態では、選択トランジスタのウェル電位を制御する端子を設けている。そして、書き込み・読み出し時に所定の選択トランジスタのウェル電位を制御し、ウェル電位を上昇させている。その結果、ソース電位が浮く影響をなくすことが可能となる。
　なお、半導体装置の図示しない記憶部に格納されているプログラムは、記録媒体で提供されてもよく、また、インターネット等のネットワークを介して提供されてもよい。記録媒体は、コンピュータ使用可能媒体又はコンピュータ可読媒体であって、磁気、光、電子、電磁気、赤外線などを用いて情報の記録又は読み取りが可能な媒体を含む。そのような媒体として、例えば、半導体メモリ、半導体または固体の記憶装置、磁気テープ、取外し可能なコンピュータディスケット、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ（Read Only Memory））、磁気ディスク、光ディスク、光磁気ディスクなどがある。
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
［付記１］
　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
　前記第一端子に接続している第一配線と、
　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
　前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記２］
　前記第一配線と、前記第一選択トランジスタと、前記第一選択トランジスタに接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二選択トランジスタに接続される第二デコード信号線との組のうち、少なくとも何れか一方の組が複数設けられており、
　前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する、付記１に記載の半導体装置。
［付記３］
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
　前記第一プログラミングドライバが複数の前記第一選択トランジスタに接続される構成と、前記第二プログラミングドライバが複数の前記第二選択トランジスタに接続される構成と、の少なくとも何れか１つの構成を有する、付記２に記載の半導体装置。
［付記４］
　前記第一プログラミングドライバからプログラミング電圧が供給され、
　前記第二プログラミングドライバから接地電圧が供給され、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、付記３に記載の半導体装置。
［付記５］
　前記第一プログラミングドライバからプログラミング電圧が供給され、
　前記第二プログラミングドライバから接地電圧が供給され、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、付記３に記載の半導体装置。
［付記６］
　前記中間ノードの電圧又は電流を制御する信号を伝達する中間ノード制御線と前記中間ノードとの接続状態を切り替える中間ノード選択回路とを、前記中間ノード毎にさらに備え、
　前記中間ノード選択回路は、
　前記第一選択トランジスタに接続される第一デコード信号線からの信号と、前記第二選択トランジスタに接続される第二デコード信号線からの信号とに基づいて、前記中間ノード制御線と前記中間ノードとの接続状態を切り替える、付記３から５の何れか１項に記載の半導体装置。
［付記７］
　前記中間ノード選択回路は、
　第一中間ノード選択トランジスタ及び第二中間ノード選択トランジスタを備え、
　前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
　前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
　前記第五端子は、前記中間ノード制御線に接続され、
　前記第六端子と前記第七端子とは、互いに接続され、
　前記第八端子は、前記中間ノードに接続され、
　前記第一ゲート端子と前記第二ゲート端子とのうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
　前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタとのウェル端子に接続されている第三ウェル端子接続線と、前記第一ウェル端子接続線及び前記第二ウェル端子接続線とは、電気的に絶縁している、付記６に記載の半導体装置。
［付記８］
　前記中間ノード制御線に接続される中間ノードプログラミングドライバをさらに備え、
　前記中間ノードプログラミングドライバからプログラミング電圧が供給され、
　前記第一及び第二プログラミングドライバから接地電圧が供給され、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記中間ノードプログラミングドライバから前記プログラミング電圧が供給されたとき、前記第三ウェル端子接続線に正電位のバイアスを印加し、前記第一及び第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第三ウェル端子接続線の電位よりも低くする、付記７に記載の半導体装置。
［付記９］
　前記第一配線と、前記第一選択トランジスタと、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
　前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
　前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
　一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている、付記７又は８に記載の半導体装置。
［付記１０］
　前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第二中間ノード選択トランジスタのウェル端子に接続されている第四ウェル端子接続線は、行方向又は列方向に対してのみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１１］
　前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第一中間ノード選択トランジスタのウェル端子に接続されている第五ウェル端子接続線は、前記第一デコード信号線と直交する方向のみに共通して配線される、付記７から９の何れか１項に記載の半導体装置。
［付記１２］
　前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している、付記１から１１の何れか１項に記載の半導体装置。
［付記１３］
　第一端子及び第二端子を有する二端子素子と、
　前記第一端子に接続している第一配線と、
　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
　前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
［付記１４］
　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
　前記第一端子に接続している第一配線と、
　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
　前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
　前記第二プログラミングドライバから接地電圧を供給する工程と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する工程と、
　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１５］
　　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
　前記第一端子に接続している第一配線と、
　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
　前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
　前記第二プログラミングドライバから接地電圧を供給する工程と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１６］
　第一端子及び第二端子を有する二端子素子と、
　前記第一端子に接続している第一配線と、
　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
　前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
　前記第二プログラミングドライバから接地電圧を供給する工程と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に正電位のバイアスを印加する工程と、
　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする工程と、を有する半導体装置の制御方法。
［付記１７］
　第一端子及び第二端子を有する二端子素子と、
　前記第一端子に接続している第一配線と、
　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
　前記第一プログラミングドライバからプログラミング電圧を供給する工程と、
　前記第二プログラミングドライバから接地電圧を供給する工程と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない工程と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない工程と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する工程と、
　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする工程と、を有する半導体装置の制御方法。
［付記１８］
　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
　前記第一端子に接続している第一配線と、
　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
　前記第二プログラミングドライバから接地電圧を供給する処理と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記１９］
　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
　前記第一端子に接続している第一配線と、
　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
　前記第二プログラミングドライバから接地電圧を供給する処理と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧より低いバイアスを印加する処理と、
　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
［付記２０］
　第一端子及び第二端子を有する二端子素子と、
　前記第一端子に接続している第一配線と、
　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
　前記第二プログラミングドライバから接地電圧を供給する処理と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるためのプログラム。
［付記２１］
　第一端子及び第二端子を有する二端子素子と、
　前記第一端子に接続している第一配線と、
　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
　前記第一配線に接続されている第一選択トランジスタと、
　前記第二配線に接続されている第二選択トランジスタと、
　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
　前記第二プログラミングドライバから接地電圧を供給する処理と、
　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する処理と、
　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるためのプログラム。
　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
　この出願は、２０１７年３月１日に出願された日本出願特願２０１７－３８３６５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１０１　　第一配線
　１０２　　第二配線
　１０３　　第二スイッチ素子
　１０４　　第一スイッチ素子
　１０５　　中間ノード
　１０６　　第一選択トランジスタ
　１０７　　第二選択トランジスタ
　１０８　　第一プログラミングドライバ
　１０９　　第二プログラミングドライバ
　１１０　　ユニット素子
　１１１　　第一デコード配線
　１１２　　第二デコード配線
　１１３　　第一ウェル端子接続線
　１１４　　第二ウェル端子接続線
　１２０　　第二の中間ノード選択トランジスタ
　１２１　　第一の中間ノード選択トランジスタ
　１２２　　中間ノード制御線
　１２３　　中間ノードプログラミングドライバ
　１２４　　アレイ
　１２５、１２７、１２８ａ、１２８ｂ　　ウェル配線
　１２６　　共有型中間ノード選択スイッチ素子
　１３１　　第一スイッチ
　１３２　　第二スイッチ

Claims (21)

  1. 　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
    　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
    　前記第一端子に接続している第一配線と、
    　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
    　前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
  2. 　前記第一配線と、前記第一選択トランジスタと、前記第一選択トランジスタに接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二選択トランジスタに接続される第二デコード信号線との組のうち、少なくとも何れか一方の組が複数設けられており、
    　前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する、請求項１に記載の半導体装置。
  3. 　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
    　前記第一プログラミングドライバが複数の前記第一選択トランジスタに接続される構成と、前記第二プログラミングドライバが複数の前記第二選択トランジスタに接続される構成と、の少なくとも何れか１つの構成を有する、請求項２に記載の半導体装置。
  4. 　前記第一プログラミングドライバからプログラミング電圧が供給され、
    　前記第二プログラミングドライバから接地電圧が供給され、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、請求項３に記載の半導体装置。
  5. 　前記第一プログラミングドライバからプログラミング電圧が供給され、
    　前記第二プログラミングドライバから接地電圧が供給され、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、請求項３に記載の半導体装置。
  6. 　前記中間ノードの電圧又は電流を制御する信号を伝達する中間ノード制御線と前記中間ノードとの接続状態を切り替える中間ノード選択回路とを、前記中間ノード毎にさらに備え、
    　前記中間ノード選択回路は、
    　前記第一選択トランジスタに接続される第一デコード信号線からの信号と、前記第二選択トランジスタに接続される第二デコード信号線からの信号とに基づいて、前記中間ノード制御線と前記中間ノードとの接続状態を切り替える、請求項３から５の何れか１項に記載の半導体装置。
  7. 　前記中間ノード選択回路は、
    　第一中間ノード選択トランジスタ及び第二中間ノード選択トランジスタを備え、
    　前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
    　前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
    　前記第五端子は、前記中間ノード制御線に接続され、
    　前記第六端子と前記第七端子とは、互いに接続され、
    　前記第八端子は、前記中間ノードに接続され、
    　前記第一ゲート端子と前記第二ゲート端子とのうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
    　前記第一中間ノード選択トランジスタと前記第二中間ノード選択トランジスタとのウェル端子に接続されている第三ウェル端子接続線と、前記第一ウェル端子接続線及び前記第二ウェル端子接続線とは、電気的に絶縁している、請求項６に記載の半導体装置。
  8. 　前記中間ノード制御線に接続される中間ノードプログラミングドライバをさらに備え、
    　前記中間ノードプログラミングドライバからプログラミング電圧が供給され、
    　前記第一及び第二プログラミングドライバから接地電圧が供給され、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧が印加されず、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧が印加され、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧が印加されず、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記中間ノードプログラミングドライバから前記プログラミング電圧が供給されたとき、前記第三ウェル端子接続線に正電位のバイアスを印加し、前記第一及び第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第三ウェル端子接続線の電位よりも低くする、請求項７に記載の半導体装置。
  9. 　前記第一配線と、前記第一選択トランジスタと、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択トランジスタと、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
    　前記第一配線と前記第二配線との各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
    　前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
    　一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている、請求項７又は８に記載の半導体装置。
  10. 　前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第二中間ノード選択トランジスタのウェル端子に接続されている第四ウェル端子接続線は、行方向又は列方向に対してのみに共通して配線される、請求項７から９の何れか１項に記載の半導体装置。
  11. 　前記第二中間ノード選択トランジスタは前記ユニット素子に対応して行列状に配置され、前記第一中間ノード選択トランジスタのウェル端子に接続されている第五ウェル端子接続線は、前記第一デコード信号線と直交する方向のみに共通して配線される、請求項７から９の何れか１項に記載の半導体装置。
  12. 　前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している、請求項１から１１の何れか１項に記載の半導体装置。
  13. 　第一端子及び第二端子を有する二端子素子と、
    　前記第一端子に接続している第一配線と、
    　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、を備え、
    　前記第一ウェル端子接続線と前記第二ウェル端子接続線とは、電気的に絶縁している、半導体装置。
  14. 　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
    　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
    　前記第一端子に接続している第一配線と、
    　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
    　前記第一プログラミングドライバからプログラミング電圧を供給し、
    　前記第二プログラミングドライバから接地電圧を供給し、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しないようにし、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しないようにし、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加し、
    　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、半導体装置の制御方法。
  15. 　　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
    　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
    　前記第一端子に接続している第一配線と、
    　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
    　前記第一プログラミングドライバからプログラミング電圧を供給し、
    　前記第二プログラミングドライバから接地電圧を供給し、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しないようにし、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しないようにし、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加しないようにし、
    　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、半導体装置の制御方法。
  16. 　第一端子及び第二端子を有する二端子素子と、
    　前記第一端子に接続している第一配線と、
    　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
    　前記第一プログラミングドライバからプログラミング電圧を供給し、
    　前記第二プログラミングドライバから接地電圧を供給し、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しないようにし、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しないようにし、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に正電位のバイアスを印加し、
    　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする、半導体装置の制御方法。
  17. 　第一端子及び第二端子を有する二端子素子と、
    　前記第一端子に接続している第一配線と、
    　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置の制御方法であって、
    　前記第一プログラミングドライバからプログラミング電圧を供給し、
    　前記第二プログラミングドライバから接地電圧を供給し、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しないようにし、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しないようにし、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加し、
    　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする、半導体装置の制御方法。
  18. 　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
    　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
    　前記第一端子に接続している第一配線と、
    　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
    　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
    　前記第二プログラミングドライバから接地電圧を供給する処理と、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
    　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるプログラムが記録された記録媒体。
  19. 　第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
    　第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
    　前記第一端子に接続している第一配線と、
    　前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
    　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
    　前記第二プログラミングドライバから接地電圧を供給する処理と、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧より低いバイアスを印加する処理と、
    　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるプログラムが記録された記録媒体。
  20. 　第一端子及び第二端子を有する二端子素子と、
    　前記第一端子に接続している第一配線と、
    　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
    　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
    　前記第二プログラミングドライバから接地電圧を供給する処理と、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第一ウェル端子接続線に正電位のバイアスを印加する処理と、
    　前記第二ウェル端子接続線の電位を、前記正電位のバイアスが印加された前記第一ウェル端子接続線の電位よりも低くする処理と、を実行させるプログラムが記録された記録媒体。
  21. 　第一端子及び第二端子を有する二端子素子と、
    　前記第一端子に接続している第一配線と、
    　前記第二端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
    　前記第一配線に接続されている第一選択トランジスタと、
    　前記第二配線に接続されている第二選択トランジスタと、
    　前記第一選択トランジスタのウェル端子が接続されている第一ウェル端子接続線と、
    　前記第二選択トランジスタのウェル端子が接続されている第二ウェル端子接続線と、
    　前記第一選択トランジスタを介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択トランジスタを介して前記第二配線に接続される第二プログラミングドライバと、を備えた半導体装置のコンピュータに、
    　前記第一プログラミングドライバからプログラミング電圧を供給する処理と、
    　前記第二プログラミングドライバから接地電圧を供給する処理と、
    　前記第一配線のうち一の配線に対して前記第一選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第一選択トランジスタから導通電圧を印加しない処理と、
    　前記第二配線のうち一の配線に対して前記第二選択トランジスタから導通電圧を印加すると共に、前記一の配線以外の配線に対して前記第二選択トランジスタから導通電圧を印加しない処理と、
    　前記第一及び第二選択トランジスタから導通電圧が印加されている前記一の配線に対して前記第一プログラミングドライバから前記プログラミング電圧が供給されたとき、前記第二ウェル端子接続線に前記プログラミング電圧よりも低いバイアスを印加する処理と、
    　前記第一ウェル端子接続線の電位を、前記プログラミング電圧よりも低いバイアスが印加された前記第二ウェル端子接続線の電位よりも高くする処理と、を実行させるプログラムが記録された記録媒体。
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