[go: up one dir, main page]

WO2018012159A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
WO2018012159A1
WO2018012159A1 PCT/JP2017/021394 JP2017021394W WO2018012159A1 WO 2018012159 A1 WO2018012159 A1 WO 2018012159A1 JP 2017021394 W JP2017021394 W JP 2017021394W WO 2018012159 A1 WO2018012159 A1 WO 2018012159A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
electric field
type semiconductor
silicon carbide
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/021394
Other languages
English (en)
French (fr)
Inventor
昭治 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to CN201780005511.4A priority Critical patent/CN108475704B/zh
Priority to JP2018527447A priority patent/JP6610786B2/ja
Publication of WO2018012159A1 publication Critical patent/WO2018012159A1/ja
Priority to US16/022,589 priority patent/US10355090B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Definitions

  • This invention relates to a silicon carbide semiconductor device.
  • a semiconductor device using a silicon carbide (SiC) semiconductor (hereinafter referred to as a silicon carbide semiconductor device) has been required to form a breakdown voltage structure for stably obtaining a high breakdown voltage.
  • SiC silicon carbide
  • a junction termination extension (JTE) structure in which a p ⁇ type low concentration region having a low concentration is arranged is known.
  • the edge termination region is a region that surrounds the periphery of the active region, relaxes the electric field on the chip front surface side of the active region, and maintains a withstand voltage.
  • the active region is a region through which current flows in the on state.
  • the JTE structure is configured by arranging a plurality of p ⁇ -type low concentration regions (hereinafter referred to as electric field relaxation regions) whose impurity concentration is lowered as they are arranged on the outer side, adjacent to each other in a concentric circle surrounding the active region. Is done. Since the electric field concentration points are dispersed at the outer ends of the electric field relaxation regions constituting the JTE structure, the maximum electric field strength is reduced.
  • a p-type small region having the same impurity concentration as the inner electric field relaxation layer and a p-type small region having the same impurity concentration as the outer electric field relaxation layer are provided as active regions.
  • Patent Document 1 paragraphs 0049 and 0065, the following paragraphs). (See FIGS. 9 and 11).
  • FIG. 10 is a cross-sectional view showing an example of a conventional withstand voltage structure.
  • FIG. 10 corresponds to FIG. 11 of Patent Document 1 below.
  • the lower side is the active region side
  • the upper side is the chip end (the same applies to FIG. 11).
  • the conventional breakdown voltage structure shown in FIG. 10 has three electric field relaxation layers (p ⁇ -type region, p ⁇ -type region, and p ⁇ ⁇ ) whose impurity concentration is lowered as the silicon carbide substrate (semiconductor chip) 104 is disposed outside.
  • - -type region 111-113, and three spatial modulation regions 121 to 123 in constructed.
  • Silicon carbide substrate 104 n + -type semiconductor substrate made of silicon carbide (hereinafter referred to as n + -type silicon carbide substrate: not illustrated) n on the front surface of - the type drift layer 102 n - -type silicon carbide layer Is epitaxially grown.
  • a p-type guard ring 103 is selectively provided on the surface layer of the silicon carbide substrate 104 (the surface on the n ⁇ -type drift layer 102 side) at the boundary between the active region and the edge termination region 110. Yes.
  • the p-type guard ring 103 surrounds the active region.
  • the first to third electric field relaxation layers 111 to 113 are formed on the front surface layer of the silicon carbide substrate 104 in order from the active region side to the outside, outside the p-type guard ring 103. Is selectively provided.
  • the first to third electric field relaxation layers 111 to 113 are arranged concentrically around the p-type guard ring 103.
  • the first electric field relaxation layer 111 is in contact with the p-type guard ring 103.
  • the first to third electric field relaxation layers 111 to 113 all have a uniform impurity concentration distribution.
  • First and second spatial modulation regions 121 and 122 are provided between the adjacent first to third electric field relaxation layers 111 to 113, respectively.
  • a third spatial modulation region 123 is provided outside the third electric field relaxation layer 113 and in contact with the third electric field relaxation layer 113.
  • the first to third spatial modulation regions 121 to 123 are in contact with adjacent electric field relaxation layers.
  • the first to third spatial modulation regions 121 to 123 are adjacent to the outer side of a p-type region (hereinafter referred to as a high concentration small region) 131 having substantially the same impurity concentration as the electric field relaxation layer adjacent to the inner side (active region side).
  • the low-concentration small regions 132 and the high-concentration small regions 131 are arranged concentrically surrounding the periphery of the electric field relaxation layer adjacent to the inside and alternately adjacent to each other in the direction from the inside to the outside.
  • the width (inside from the inside to the outside) x 101 becomes narrower as the high-density small region 131 is arranged on the outer side, and the width (inner side) becomes smaller as the low-density small region 132 is arranged on the outer side. widely the width) x 102 directed outward from the.
  • the depletion layer extending from the active region side extends through the edge termination region 110 to the outside through the respective regions constituting these breakdown voltage structures.
  • the electric field inside silicon carbide substrate 104 is made uniform and relaxed, and a withstand voltage is secured.
  • a high electric field is uniformly maintained by the first to third spatial modulation regions 121 to 123, and a high breakdown voltage can be secured.
  • a pair of adjacent high-concentration small regions and low-concentration small regions are defined as one equivalent concentration region, and the equivalent concentration region (average impurity concentration) becomes lower as it is arranged outside in one spatial modulation region.
  • the reduction ratio of the equivalent concentration ratio between adjacent equivalent concentration regions is constant.
  • the spatial modulation region is divided into a plurality of sections including one or more adjacent equivalent concentration areas, and the average impurity concentration difference between the adjacent sections is equal (for example, Patent Document 2 (paragraphs 0121 to 0127, 20th and 20th below). Refer to the figure.)
  • Patent Document 2 the electric field concentration at the boundary between the high concentration small region and the low concentration small region is relaxed, the electric field distribution in the spatial modulation region is made more uniform, and the breakdown voltage is further improved.
  • FIG. 11 is a cross-sectional view showing another example of a conventional withstand voltage structure.
  • FIG. 11 corresponds to FIG. 20 of Patent Document 2 below.
  • the spatial modulation region in this case, the first spatial modulation region 121 includes one or more adjacent equivalent concentration regions 130 (a set of adjacent high concentration small regions 131 and It is divided into a plurality of sections (four in this case) 141 to 144 including a small area including the low concentration small area 132.
  • the width x 101 of the high-density small region 131 becomes narrower as it is arranged in the outer sections 141 to 144.
  • the configuration of the conventional breakdown voltage structure shown in FIG. 11 is the same as that of the conventional breakdown voltage structure shown in FIG. 10 except for the width x 101 of the high-concentration small region 131 of each of the sections 141 to 144.
  • the maximum electric field strength in a gel for sealing a semiconductor chip in a package is reduced (for example, the following patents) Reference 3 (see paragraphs 0005, 0021 and FIG. 3).
  • the surface protective film formed on the electric field relaxation region of the edge termination region has a two-layer structure of an inorganic layer and a resin layer, and the thickness of the resin layer and the difference in dielectric constant between the inorganic layer and the resin layer.
  • a semiconductor chip is mounted in a module package with its front surface covered with a surface protective film such as a polyimide film and sealed with a gel or the like.
  • a surface protective film such as a polyimide film
  • the length of the edge termination region (hereinafter referred to as edge length) is long.
  • the electric field on the surface side is relaxed, and local discharge or the like due to electric field concentration does not occur.
  • the edge length is the length from the boundary between the active region and the edge termination region 110 to the end of the chip.
  • the edge length can be shortened by applying the above-described conventional withstand voltage structure (see FIGS. 10 and 11).
  • Measures for avoiding this problem include making the edge length of the SiC chip as long as the edge length of the Si chip.
  • the SiC chip can ensure a predetermined breakdown voltage with an edge length shorter than that of the Si chip as described above, increasing the edge length of the SiC chip to the same extent as the edge length of the Si chip is the predetermined breakdown voltage. As a result, an unnecessary chip area is increased. Therefore, a new problem of increasing the size of the SiC chip occurs from the viewpoint of the breakdown voltage.
  • An object of the present invention is to provide a silicon carbide semiconductor device capable of maintaining the edge length and the withstand voltage and reducing the electric field strength in order to eliminate the above-described problems caused by the prior art.
  • a silicon carbide semiconductor device has the following characteristics.
  • An active region through which a main current flows is provided on the front surface of the first conductivity type semiconductor substrate made of silicon carbide.
  • a plurality of second conductivity type semiconductor regions are selectively provided in a concentric circle surrounding the periphery of the active region and with a lower impurity concentration as it is arranged on the outer side.
  • a second conductive type first intermediate region is provided between the adjacent second conductive type semiconductor regions. The first intermediate region has an impurity concentration lower than that of the second conductive semiconductor region adjacent to the inner side and higher than that of the second conductive type semiconductor region adjacent to the outer side.
  • a second conductivity type second intermediate region is provided outside the outermost second conductivity type semiconductor region and in contact with the second conductivity type semiconductor region.
  • the second intermediate region has a lower impurity concentration than the second conductive type semiconductor region adjacent to the inside, and a higher impurity concentration than the semiconductor substrate.
  • the first intermediate region and the second intermediate region are concentrically surrounding the periphery of the second conductive type semiconductor region adjacent to the inside, and the first conductive small region of the second conductive type from the inside, and the first small region
  • the second conductive type second small regions having a higher impurity concentration are alternately and repeatedly arranged.
  • the length of the second intermediate region is longer than the length of the first intermediate region.
  • the length of the first intermediate region is not less than the length of the first intermediate region adjacent to the inside of the first intermediate region.
  • the length of the second conductivity type semiconductor region is the length of the second conductivity type semiconductor region adjacent to the inside of the second conductivity type semiconductor region. It is characterized by being longer.
  • a silicon carbide semiconductor device has the following characteristics.
  • An active region through which a main current flows is provided on the front surface of the first conductivity type semiconductor substrate made of silicon carbide.
  • a plurality of second conductivity type semiconductor regions are selectively provided in a concentric circle surrounding the periphery of the active region and with a lower impurity concentration as it is arranged on the outer side.
  • a second conductive type first intermediate region is provided between the adjacent second conductive type semiconductor regions. The first intermediate region has an impurity concentration lower than that of the second conductive semiconductor region adjacent to the inner side and higher than that of the second conductive type semiconductor region adjacent to the outer side.
  • a second conductivity type second intermediate region is provided outside the outermost second conductivity type semiconductor region and in contact with the second conductivity type semiconductor region.
  • the second intermediate region has a lower impurity concentration than the second conductive type semiconductor region adjacent to the inside, and a higher impurity concentration than the semiconductor substrate.
  • the first intermediate region and the second intermediate region are concentrically surrounding the periphery of the second conductive type semiconductor region adjacent to the inside, and the first conductive small region of the second conductive type from the inside, and the first small region
  • the second conductive type second small regions having a higher impurity concentration are alternately and repeatedly arranged.
  • the length of the second conductivity type semiconductor region is longer than the length of the second conductivity type semiconductor region adjacent to the inside of the second conductivity type semiconductor region.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, all the difference in length between the adjacent second conductivity type semiconductor regions is equal.
  • the first small region of the first intermediate region has the same impurity concentration as that of the second conductivity type semiconductor region adjacent to the outside.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the first small region of the second intermediate region has the same impurity concentration as that of the semiconductor substrate.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the second small region has the same impurity concentration as the second conductive type semiconductor region adjacent to the inside.
  • the silicon carbide semiconductor device concerning this invention is provided in the front surface of the said semiconductor substrate in the above-mentioned invention, and covers the said 2nd conductivity type semiconductor region, the said 1st intermediate region, and the said 2nd intermediate region.
  • a surface protective film is further provided. The thickness of the surface protective film is not less than the maximum thickness that can be formed based on the viscosity of the material in a single coating step of the material used for forming the surface protective film.
  • the silicon carbide semiconductor device of the present invention it is possible to maintain the edge length and the withstand voltage and reduce the electric field strength on the surface of the surface protective film.
  • FIG. 1 is an explanatory diagram illustrating a breakdown voltage structure of a silicon carbide semiconductor device according to an embodiment.
  • FIG. 2 is an enlarged cross-sectional view of one spatial modulation region in FIG.
  • FIG. 3 is an enlarged cross-sectional view of the breakdown voltage structure of FIG.
  • FIG. 4 is an enlarged cross-sectional view showing another example of the pressure-resistant structure shown in FIG.
  • FIG. 5 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Examples 1 and 2.
  • FIG. 6 is a characteristic diagram showing the electric field strength distribution inside the silicon carbide substrates of Examples 1 and 2.
  • FIG. 7 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Examples 3 and 4.
  • FIG. 8 is a characteristic diagram showing the electric field strength distribution inside the silicon carbide substrates of Examples 3 and 4.
  • FIG. 9 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Example 5.
  • FIG. 10 is a cross-sectional view showing an example of a conventional withstand voltage structure.
  • FIG. 11 is a cross-sectional view showing another example of a conventional withstand voltage structure.
  • FIG. 1 is an explanatory diagram of a breakdown voltage structure of a semiconductor device according to an embodiment.
  • FIG. 1A shows a planar layout
  • FIG. 1B shows a cross-sectional structure taken along section line AA ′ in FIG.
  • FIG. 1 in order to clarify the layout of the entire breakdown voltage structure, each region constituting the breakdown voltage structure is shown in a simplified manner.
  • the planar layout is a planar shape and arrangement configuration of each part viewed from the front surface side of the silicon carbide substrate 4.
  • FIG. 2 is an enlarged cross-sectional view of one spatial modulation region in FIG.
  • FIG. 3 is an enlarged cross-sectional view of the breakdown voltage structure of FIG.
  • the semiconductor device includes a silicon carbide substrate (semiconductor chip (semiconductor substrate)) 4 and an active region 10a and an edge termination region 10b.
  • Silicon carbide substrate 4 epitaxially grows n ⁇ type silicon carbide layer 2 serving as an n ⁇ type drift layer on the front surface of n + type semiconductor substrate (n + type silicon carbide substrate) 1 made of silicon carbide (SiC). This is an epitaxial substrate.
  • the active region 10a is a region through which current flows when in the on state.
  • the edge termination region 10b is a region that surrounds the active region 10a and relaxes the electric field on the chip front surface side of the active region 10a to maintain a withstand voltage.
  • the active region 10a includes a Schottky barrier diode (SBD: Schottky Barrier Diode), a MOSFET (Metal Oxide Semiconductor Transistor: an insulated gate field effect transistor), and an IGBT (Insulated Gate Transistor transistor).
  • SBD Schottky Barrier Diode
  • MOSFET Metal Oxide Semiconductor Transistor: an insulated gate field effect transistor
  • IGBT Insulated Gate Transistor transistor
  • front electrode 5 is provided on the front surface of silicon carbide substrate 4 (the surface on the n ⁇ -type silicon carbide layer 2 side).
  • the front surface electrode 5 is in contact with a p-type guard ring 3 described later.
  • the front surface electrode 5 may extend on a field oxide film 7 to be described later.
  • a back electrode 6 is provided from the active region 10a to the edge termination region 10b.
  • Field oxide film 7 covers the front surface of silicon carbide substrate 4 in edge termination region 10b.
  • the thickness t1 of the field oxide film 7 may be about 0.3 ⁇ m or more and about 1.0 ⁇ m.
  • a surface protective film 8 (see FIG. 3) such as a polyimide film is provided on the front surface electrode 5 and the field oxide film 7.
  • the field oxide film 7 covers a later-described JTE structure of the edge termination region 10b and is electrically insulated from the front electrode 5 from the JTE structure.
  • the inner end of the field oxide film 7 may extend on the p-type guard ring 3.
  • FIG. 1 shows an SBD, for example.
  • the front electrode 5 is an anode electrode
  • the back electrode 6 is a cathode electrode.
  • Front surface electrode 5 is provided on the front surface of the silicon carbide substrate 4, n - -type drift layer - contacting the (n -type silicon carbide layer 2) the p-type guard ring 3 as well as the Schottky junction.
  • the p-type guard ring 3 surrounds the Schottky junction between the n ⁇ -type drift layer and the front electrode 5.
  • a p-type guard ring 3 is selectively provided on the surface layer of the front surface of the silicon carbide substrate 4 so as to surround the active region 10a. .
  • the p-type guard ring 3 is provided from the active region 10a to the edge termination region 10b.
  • the surface layer on the front surface of the silicon carbide substrate 4 is located on the outer side (chip end side) than the p-type guard ring 3 and from the inner side (active region 10a side) to the outer side.
  • first to third electric field relaxation layer in this order Te (second conductivity type semiconductor region: p - -type region, p - -type region and p --- type region) 11 to 13 are provided respectively selectively.
  • the first to third electric field relaxation layers 11 to 13 are arranged concentrically around the p-type guard ring 3.
  • the first electric field relaxation layer 11 is in contact with the p-type guard ring 3.
  • the impurity concentration of the first electric field relaxation layer 11 is lower than the impurity concentration of the p-type guard ring 3.
  • the first to third electric field relaxation layers 11 to 13 have a lower impurity concentration as they are arranged on the outer side.
  • the first to third electric field relaxation layers 11 to 13 have a uniform (uniform) impurity concentration distribution in the direction from the inside to the outside and in the depth direction.
  • the lengths (length in the direction from the inside to the outside) La1 to La3 of the first to third electric field relaxation layers 11 to 13 will be described later (see FIG. 3).
  • Spatial modulation regions (first to third from the inner side to the outer side and denoted by reference numerals 21 to 23 are provided between the adjacent first to third electric field relaxation layers 11 to 13 and outside the third electric field relaxation layer 13. ) Is provided.
  • the first spatial modulation region (first intermediate region) 21 is provided between the first electric field relaxation layer 11 and the second electric field relaxation layer 12 and is in contact with the first and second electric field relaxation layers 11 and 12.
  • the second spatial modulation region (first intermediate region) 22 is provided between the second electric field relaxation layer 12 and the third electric field relaxation layer 13 and is in contact with the second and third electric field relaxation layers 12 and 13.
  • the third spatial modulation region (second intermediate region) 23 is provided outside the third electric field relaxation layer 13 and is in contact with the third electric field relaxation layer 13.
  • the impurity concentration of first to third spatial modulation regions 21 to 23 is lower than the impurity concentration of the electric field relaxation layer adjacent to the inner side, and the electric field relaxation layer adjacent to the outer side (in the third spatial modulation region 23, n ⁇ type silicon carbide). It is higher than the impurity concentration of layer 2).
  • the lengths of the first to third spatial modulation areas 21 to 23 (lengths in the direction from the inside toward the outside) Lb1 to Lb3 will be described later (see FIG. 3).
  • the depths of the first to third electric field relaxation layers 11 to 13 and the first to third spatial modulation regions 21 to 23 may be equal or variously adjusted so as to satisfy the above impurity concentration difference from the adjacent regions. Also good.
  • the first to third electric field relaxation layers 11 to 13 and the first to third spatial modulation regions 21 to 23 constitute a breakdown voltage structure (JTE structure).
  • each of the first to third spatial modulation regions 21 to 23 is a p-type region (hereinafter referred to as a high concentration small region (second small region)) having substantially the same impurity concentration as that of the electric field relaxation layer adjacent to the inside.
  • a p-type region hereinafter referred to as a low-concentration small region (first small region) having substantially the same impurity concentration as the electric field relaxation layer (n ⁇ -type silicon carbide layer 2 in the third spatial modulation region 23) adjacent to the outside.
  • the lower side of FIG. 2 is the active region 10a side (inner side), and the upper side of FIG. 2 is the chip end side (outer side) (the same applies to FIGS. 3 and 4).
  • FIG. 2 shows the first spatial modulation region 21. In FIG. 2, the field oxide film 7 and the surface protective film 8 are not shown.
  • the high-concentration small regions 31 and the low-concentration small regions 32 are alternately and repeatedly arranged outward in a concentric manner surrounding the inner electric field relaxation layer.
  • the low concentration small region 32 is disposed on the innermost side of the spatial modulation region so as to be in contact with the inner electric field relaxation layer (for example, the first electric field relaxation layer 11 in the case of the first spatial modulation region 21).
  • the high-concentration small region 31 is disposed on the outermost side of the spatial modulation region so as to be in contact with the outer electric field relaxation layer (for example, the second electric field relaxation layer 12 in the case of the first spatial modulation region 21).
  • n ⁇ -type silicon carbide layer 2 is arranged in place of low-concentration small region 32, as in the conventional breakdown voltage structure (see FIG. 10).
  • the width (width in the direction from the inside to the outside) and the impurity concentration of high-concentration small region 31 are x 1 and n p1 , respectively.
  • the width of the region 32 (the width in the direction from the inside to the outside) and the impurity concentration are x 2 and n p2 , respectively.
  • the average impurity concentration N p of one equivalent concentration region 30 including a pair of adjacent high concentration small region 31 and low concentration small region 32 is expressed by the following equation (1).
  • the spatial modulation region can be assumed to have a configuration in which a plurality of equivalent concentration regions 30 are arranged adjacent to each other in the direction from the inside to the outside.
  • N p ((x 1 ⁇ n p1 ) + (x 2 ⁇ n p2 )) / (x 1 + x 2 ) (1)
  • the impurity concentration distribution in the spatial modulation region may be close to an impurity concentration distribution that is substantially equivalent to an impurity concentration distribution that gradually decreases from the inside toward the outside.
  • regions having substantially the same impurity concentration are indicated by the same hatching.
  • the average impurity concentration per unit area of the first to third spatial modulation regions 21 to 23 is, for example, an electric field relaxation layer adjacent to the inner side and an electric field relaxation layer adjacent to the outer side (in the third spatial modulation region 23, n ⁇ -type carbonization).
  • the impurity concentration is intermediate between that of the silicon layer 2).
  • the first to third spatial modulation regions 21 to 23 satisfy the above-mentioned impurity concentration conditions and the conditions of the lengths Lb1 to Lb3 of the first to third spatial modulation regions 21 to 23 described later.
  • the width x 1 , x 2 of the low concentration small region 32, the number of repeating the high concentration small region 31 and the low concentration small region 32 alternately (hereinafter referred to as the number of repetition pitches), etc. are variously changed according to the design conditions. Is possible.
  • the widths x 1 and x 2 of the high-concentration small region 31 and the low-concentration small region 32 may be the same as, for example, the conventional withstand voltage structure shown in FIGS. .
  • the width x 1 may be narrowed as the high-concentration small region 31 is arranged on the outside
  • the width x 2 may be widened as the low-concentration small region 32 is arranged on the outside.
  • One set of adjacent high concentration small region 31 and low concentration small region 32 is defined as one equivalent concentration region, and the equivalent concentration region (average impurity concentration) becomes closer to the outside in one spatial modulation region. Lower.
  • the reduction ratio of the equivalent concentration ratio between adjacent equivalent concentration regions is constant, the spatial modulation region is divided into a plurality of sections including one or more adjacent equivalent concentration areas, and an average impurity concentration difference between adjacent sections May be equal.
  • the length (edge length) of the edge termination region 10b is set to the shortest length that can secure a breakdown voltage determined by the maximum electric field strength inside the silicon carbide portion (inside the silicon carbide substrate 4) with a predetermined breakdown voltage. It is about the same as the edge length of the structure.
  • the edge length is the length from the boundary between the active region 10a and the edge termination region 10b to the end of the chip.
  • the lengths La1 to La3 of the first to third electric field relaxation layers 11 to 13 and the lengths Lb1 to Lb3 of the first to third spatial modulation regions 21 to 23 are determined according to the edge length. It is preferable that the lengths La1 to La3 of the first to third electric field relaxation layers 11 to 13 become longer as they are arranged on the outer side (see the following formula (2)).
  • the length Lb3 of the third spatial modulation region 23 is longer than the lengths Lb1 and Lb2 of the first and second spatial modulation regions 21 and 22.
  • the lengths Lb1 to Lb3 of the first to third spatial modulation regions 21 to 23 are longer as they are arranged on the outer side (see the following formula (3)).
  • the lengths Lb1 and Lb2 of the first and second spatial modulation regions 21 and 22 may be equal (see the following formula (4)).
  • the lengths Lb1 to Lb3 of the first to third spatial modulation regions 21 to 23 are longer than the lengths La1 to La3 of the first to third electric field relaxation layers 11 to 13 (La1 ⁇ La2 ⁇ La3 ⁇ Lb1, and the following (3 ) Formula or the following formula (4)).
  • the length La3 of the third electric field relaxation layer 13 may be about 1/6 to 1/10 of the length Lb3 of the third spatial modulation region 23.
  • the electric field strength inside the silicon carbide substrate 4 is made the same as the conventional breakdown voltage structure while maintaining the breakdown voltage.
  • the electric field applied to the surface protective film 8 on the front surface of the silicon carbide substrate 4 can be made uniform. This can reduce the electric field strength at the surface of the surface protection film 8 in the SiC chip (silicon carbide substrate 4) alone or at the interface between the surface protection film 8 and the gel in a state where the SiC chip is sealed with gel or the like. (See FIGS. 5 and 6 to be described later). For this reason, it is possible to maintain the same edge length and withstand voltage as those of the conventional withstand voltage structure, and to suppress the occurrence of discharge at the surface of the surface protective film 8 or at the interface between the surface protective film 8 and the gel.
  • the edge length is about 10 to 11 times the minimum required thickness of the n ⁇ -type drift layer according to the breakdown voltage class, and the length La3 of the third electric field relaxation layer 13 is 4 times the edge length. About half. Specifically, although not particularly limited, for example, when the semiconductor device according to the embodiment is a withstand voltage 1700 V class, the edge length is about 180 ⁇ m, and the length La3 of the third electric field relaxation layer 13 is about 5 ⁇ m.
  • the length Lb3 of the third spatial modulation region 23 is about 45 ⁇ m.
  • the edge length is about 310 ⁇ m
  • the length La3 of the third electric field relaxation layer 13 is about 7 ⁇ m
  • the length of the third spatial modulation region 23 Lb3 is about 90 ⁇ m.
  • the first to third electric field relaxation layers 11 to 13 and the first to third spatial modulation regions are firstly set so as to satisfy at least the above formula (2) or the above formula (4).
  • the lengths La1 to La3 and Lb1 to Lb3 of 21 to 23 are set.
  • the first to third spatial modulation regions 21 to 23 have the same increase / decrease in the widths x 1 and x 2 of the high concentration small region 31 and the low concentration small region 32 and satisfy the respective lengths Lb1 to Lb3. What is necessary is just to set the repetition pitch number of the low concentration area
  • the withstand voltage structure according to the present invention has a high concentration small region 31 and a low concentration small region of the first to third electric field relaxation layers 11 to 13 and the first to third spatial modulation regions 21 to 23 in the conventional withstand voltage structure forming process. It can be formed only by changing the pattern of the ion implantation mask for forming the region 32.
  • FIG. 4 is an enlarged cross-sectional view showing another example of the pressure-resistant structure shown in FIG.
  • the electric field strength can be further reduced (see FIGS. 7 and 8 to be described later).
  • the lengths La1 to La3 of the first to third electric field relaxation layers 11 to 13 are made as short as possible.
  • the lengths Lb1 to Lb3 of the 1 to 3 spatial modulation regions 21 to 23 are preferably as long as possible. The reason is that the lengths Lb1 to Lb3 of the first to third spatial modulation regions 21 to 23 are made longer than the lengths La1 to La3 of the first to third electric field relaxation layers 11 to 13 are made longer. This is because a high electric field strength reduction effect on the surface of the protective film 8 can be obtained.
  • the thickness t2 of the surface protective film 8 is preferably as thick as possible. The reason is that since the distance from the surface of the surface protective film 8 or the interface between the surface protective film 8 and the gel to the front electrode 5 is increased, the electric field strength at the surface protective film 8 is further suppressed, and the surface This is because the discharge at the surface of the protective film 8 or at the interface between the surface protective film 8 and the gel is further suppressed.
  • the thickness t2 of the surface protective film 8 is usually the maximum thickness (for example, 10 ⁇ m) that can be realized in one application process based on the viscosity of a material such as polyimide used for forming the surface protective film 8. Degree), the thickness is set to a reliable thickness that can prevent water from entering from the outside. For this reason, for example, the thickness t2 of the surface protective film 8 is increased to twice the maximum thickness of one application process (about 20 ⁇ m) by performing the application process twice with the same material. Also good.
  • the n + -type cathode layer and comprising n + -type silicon carbide substrate is prepared 1.
  • an epitaxial wafer (silicon carbide substrate 4) is manufactured by epitaxially growing n ⁇ type silicon carbide layer 2 serving as an n ⁇ type drift layer on the front surface of n + type silicon carbide substrate 1.
  • the surface of the front surface of silicon carbide substrate 4 (surface on the n ⁇ -type silicon carbide layer 2 side) at the boundary between active region 10a and edge termination region 10b by photolithography and ion implantation of p-type impurities.
  • a p-type guard ring 3 is selectively formed in the layer.
  • the formation region of the first electric field relaxation layer 11 and the formation region of the high concentration small region 31 of the first spatial modulation region 21 are opened on the front surface of the silicon carbide substrate 4, for example, a resist material or an oxidation
  • An ion implantation mask made of a film (SiO 2 ) is formed.
  • p-type impurities are ion-implanted using this ion implantation mask as a mask.
  • the first electric field relaxation layer 11 and the high-concentration small region 31 of the first spatial modulation region 21 are selectively formed on the surface layer of the front surface of the silicon carbide substrate 4.
  • the p-type impurity is not implanted.
  • the ion implantation mask is selectively removed, and further, the second electric field relaxation layer 12, the low concentration small region 32 of the first spatial modulation region 21, and the high concentration small region 31 of the second spatial modulation region 22.
  • the formation region of is exposed.
  • p-type impurities are ion-implanted using the ion implantation mask as a mask.
  • the second electric field relaxation layer 12, the low-concentration small region 32 of the first spatial modulation region 21, and the high-concentration small region 31 of the second spatial modulation region 22 are formed on the front surface layer of the silicon carbide substrate 4. Are selectively formed. Further, in this ion implantation, the concentration of other regions exposed in the opening of the ion implantation mask is increased.
  • the ion implantation mask is selectively removed, and further, the third electric field relaxation layer 13, the low concentration small region 32 of the second spatial modulation region 22, and the high concentration small region 31 of the third spatial modulation region 23.
  • the formation region of is exposed.
  • p-type impurities are ion-implanted using the ion implantation mask as a mask.
  • the third electric field relaxation layer 13, the low concentration small region 32 of the second spatial modulation region 22, and the high concentration small region 31 of the third spatial modulation region 23 are formed on the front surface layer of the silicon carbide substrate 4. Each is formed selectively. Further, in this ion implantation, the concentration of other regions exposed in the opening of the ion implantation mask is increased.
  • the regions having the same impurity concentration among the first to third electric field relaxation layers 11 to 13 and the high concentration small region 31 and the low concentration small region 32 of the first to third spatial modulation regions 21 to 23 are sequentially and sequentially arranged.
  • ion implantation of p-type impurities is performed.
  • the third spatial modulation region 23 since the low concentration small region 32 is composed of the n ⁇ type silicon carbide layer 2, the third spatial modulation region 23 can be formed only by forming the high concentration small region 31. . Therefore, in each ion implantation (three times of ion implantation) for forming the first to third electric field relaxation layers 11 to 13, the first to third spatial modulation regions 21 to 23 can be formed. Then, the ion implantation mask is removed.
  • the first to third electric field relaxation layers 11 to 13 and the high-concentration small regions 31 and the low-concentration small regions 32 of the first to third spatial modulation regions 21 to 23 may be formed in order of increasing impurity concentration.
  • the lowest impurity concentration is present in all formation regions of the first to third electric field relaxation layers 11 to 13 and the high concentration small region 31 and the low concentration small region 32 of the first to third spatial modulation regions 21 to 23.
  • the high-concentration small region 31 of the 33rd electric field relaxation layer 13 and the third spatial modulation region 23 is implanted.
  • each subsequent ion implantation may be sequentially performed in a state where a region having a lower impurity concentration than the region formed by the ion implantation is covered with an ion implantation mask.
  • the remaining steps for example, formation of the field oxide film 7 and the surface protective film 8, the front surface electrode 5 and the back surface electrode 6) are performed. Thereafter, the semiconductor wafer is cut (diced) into chips and separated into individual pieces, whereby the SBD shown in FIGS. 1 to 3 is completed.
  • FIG. 5 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Examples 1 and 2.
  • FIG. 6 is a characteristic diagram showing the electric field strength distribution inside the silicon carbide substrates of Examples 1 and 2.
  • FIG. 7 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Examples 3 and 4.
  • FIG. 8 is a characteristic diagram showing the electric field strength distribution inside the silicon carbide substrates of Examples 3 and 4. 5 and 6 also show the electric field strength distribution on the surface of the conventional surface protective film. 7 and 8 also show the electric field intensity distribution inside the conventional silicon carbide substrate.
  • Examples 1 to 4 have a breakdown voltage structure including first to third electric field relaxation layers 11 to 13 and first to third spatial modulation regions 21 to 23. And Example 1 satisfy
  • Example 2 satisfies only the condition of the above expression (4).
  • the third embodiment satisfies the conditions of the above formula (2) and the above formula (4).
  • the fourth embodiment satisfies the conditions of the above formula (5) and the above formula (4).
  • the conventional example has the conventional breakdown voltage structure shown in FIG. 11 described above, and does not satisfy any of the conditions of the above formulas (2) to (5). Although not shown, the inventors have confirmed that the electric field strength is higher in the conventional withstand voltage structure shown in FIG. 10 than in the conventional withstand voltage structure shown in FIG. In Examples 1 to 4 and the conventional example, the configurations other than the lengths of the first to third electric field relaxation layers and the first to third spatial modulation regions are the same. In Examples 1 to 4 and the conventional example, the edge length was 170 ⁇ m.
  • Examples 1 and 2 the results of measuring the electric field strength inside the surface of the surface protective film 8 and inside the silicon carbide substrate 4 are shown in FIGS.
  • Examples 3 and 4 the results of measuring the electric field strength inside the surface of the surface protective film 8 and inside the silicon carbide substrate 4 are shown in FIGS.
  • the vertical axis is the electric field strength [a. u. (Arbitrary unit: arbitrary unit)] (same in FIG. 9).
  • the breakdown voltage structure satisfying both the above formulas (2) and (4) is used as in the third embodiment, the same as in the first and second embodiments in FIG. It turns out that a result is obtained.
  • the electric field strength on the surface of the surface protective film 8 can be reduced more than in the third embodiment by adopting a breakdown voltage structure that satisfies both the above formulas (5) and (4). It was confirmed that Also, from the results of FIGS. 6 and 8, in each of Examples 1 to 4, the portion where the electric field strength is maximum inside the silicon carbide substrate 4 (the portion indicated by reference numeral 42) and the maximum electric field strength are almost the same as in the conventional example. It was confirmed that there was. That is, in Examples 1 to 4, it can be seen that the breakdown voltage in the edge termination region 10b can be maintained at the same level as the conventional example.
  • FIG. 9 is a characteristic diagram showing the electric field strength distribution on the surface of the surface protective film of Example 5.
  • a plurality of samples having different thicknesses t2 of the surface protective film 8 (hereinafter referred to as Example 5) were prepared.
  • the breakdown voltage structure of each sample of Example 5 is the same as that of Example 3.
  • the results of measuring the electric field strength on the surface of the surface protective film 8 in each sample of Example 5 are shown in FIG.
  • the thickness t2 of the surface protective film 8 of one sample of Example 5 is used as a reference value, and the thickness t2 of the surface protective film 8 is set to 1 than the reference sample and the reference sample.
  • the electric field strength of the surface of the surface protective film 8 in each sample which is .5 times and 2 times is shown.
  • At least the outermost electric field relaxation layer is made longer than the other electric field relaxation layers, or the outermost spatial modulation region.
  • the length of the (third spatial modulation region) is made longer than the lengths of the other spatial modulation regions.
  • the low-concentration small region of the outermost spatial modulation region (third spatial modulation region) is composed of the n ⁇ -type silicon carbide layer (silicon carbide substrate), and therefore due to variations in ion implantation.
  • the variation in the average impurity concentration in the equivalent concentration region is smaller than in other spatial modulation regions. For this reason, variation in the effect of reducing the electric field strength on the surface of the surface protective film due to the length of the outermost spatial modulation region being small is also small.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • the arrangement of the high-concentration small region and the low-concentration small region in the spatial modulation region is preferably optimized so that the electric field strength inside the silicon carbide substrate can be reduced.
  • a configuration (electric field relaxation layer and spatial modulation region) in which it has been confirmed that the breakdown voltage inside the silicon carbide substrate and the insulation breakdown voltage of the surface protective film can be sufficiently secured by the inventors' diligent research.
  • the spatial modulation region is disposed on the outermost side, and the number of electric field relaxation layers and spatial modulation regions can be variously changed.
  • the present invention is not limited to this, and a silicon carbide substrate cut out thickly from an ingot, for example, without forming an epitaxial growth layer.
  • the same effect can be obtained when each region constituting the pressure-resistant structure is formed in the surface layer of the top surface by ion implantation. Further, the present invention can be similarly realized even when the conductivity type (n-type, p-type) is inverted.
  • the semiconductor device according to the present invention is useful for a high breakdown voltage silicon carbide semiconductor device having a JTE structure, and particularly suitable for a breakdown voltage class silicon carbide semiconductor device of 1200 V or higher (for example, 1700 V or 3300 V). Yes.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

エッジ終端領域に、活性領域の周囲を囲む同心円状に第１～３電界緩和層（１１～１３）が設けられる。隣り合う第１～３電界緩和層（１１～１３）間、第３電界緩和層（１３）よりも外側に、それぞれｐ型の第１～３空間変調領域（２１～２３）が設けられる。各空間変調領域は、内側から低濃度小領域（３２）と高濃度小領域（３１）とを、内側の電界緩和層の周囲を囲む同心円状に交互に繰り返し配置してなる。第１～３空間変調領域（２１～２３）の長さ（Ｌｂ１～Ｌｂ３）は、Ｌｂ１≦Ｌｂ２＜Ｌｂ３を満たす寸法に設定される。第１～３電界緩和層（１１～１３）の長さ（Ｌａ１～Ｌａ３）は、Ｌａ１＜Ｌａ２＜Ｌａ３を満たす寸法に設定される。第１～３電界緩和層（１１～１３）の長さ（Ｌａ１～Ｌａ３）の増加の割合（α）は一定としてもよい。このようにすることで、エッジ長および耐圧を維持するとともに、表面保護膜の表面の電界強度を低減させることができる。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関する。
　炭化珪素（ＳｉＣ）半導体を用いた半導体装置（以下、炭化珪素半導体装置）では、従来より、高耐圧を安定して得るための耐圧構造の形成が求められている。この耐圧構造として、ｎ-型ドリフト層との間にｐｎ接合を形成するｐ型高濃度領域の外側（チップ端部側）に隣接して、エッジ終端領域に当該ｐ型高濃度領域よりも不純物濃度の低いｐ-型低濃度領域を配置してなる接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造が公知である。エッジ終端領域は、活性領域の周囲を囲み、活性領域のチップおもて面側の電界を緩和して耐圧を保持する領域である。活性領域は、オン状態のときに電流が流れる領域である。
　ＪＴＥ構造は、外側に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（以下、電界緩和領域とする）を、活性領域の周囲を囲む同心円状に隣接して配置して構成される。ＪＴＥ構造を構成する各電界緩和領域の外側の端部に電界集中点が分散されるため、最大電界強度が低減される。従来のＪＴＥ構造として、隣り合う電界緩和領域の間に、内側の電界緩和層と同不純物濃度のｐ型小領域と、外側の電界緩和層と同不純物濃度のｐ型小領域とを、活性領域の周囲を囲む同心円状に交互に繰り返し隣接して配置してなる領域（以下、空間変調領域とする）を設けた構造が提案されている（例えば、下記特許文献１（第００４９，００６５段落、第９，１１図）参照。）。
　従来の耐圧構造について説明する。図１０は、従来の耐圧構造の一例を示す断面図である。図１０は、下記特許文献１の図１１に相当する。図１０では、下側が活性領域側であり、上側がチップ端部である（図１１においても同様）。図１０に示す従来の耐圧構造は、炭化珪素基体（半導体チップ）１０４の外側に配置されるほど不純物濃度を低くした３つの電界緩和層（ｐ-型領域、ｐ--型領域およびｐ---型領域）１１１～１１３と、３つの空間変調領域１２１～１２３と、で構成される。炭化珪素基体１０４は、炭化珪素からなるｎ+型半導体基板（以下、ｎ+型炭化珪素基板とする：不図示）のおもて面にｎ-型ドリフト層１０２となるｎ-型炭化珪素層をエピタキシャル成長させてなる。
　活性領域とエッジ終端領域１１０との境界において、炭化珪素基体１０４のおもて面（ｎ-型ドリフト層１０２側の表面）の表面層には、ｐ型ガードリング１０３が選択的に設けられている。ｐ型ガードリング１０３は、活性領域の周囲を囲む。エッジ終端領域１１０において、炭化珪素基体１０４のおもて面の表面層には、ｐ型ガードリング１０３よりも外側に、活性領域側から外側へ向かって順に第１～３電界緩和層１１１～１１３が選択的に設けられている。第１～３電界緩和層１１１～１１３は、ｐ型ガードリング１０３の周囲を囲む同心円状に配置されている。第１電界緩和層１１１は、ｐ型ガードリング１０３に接する。第１～３電界緩和層１１１～１１３は、ともに一様な不純物濃度分布を有する。
　隣り合う第１～３電界緩和層１１１～１１３間には、それぞれ第１，２空間変調領域１２１，１２２が設けられている。第３電界緩和層１１３よりも外側に、第３電界緩和層１１３に接して、第３空間変調領域１２３が設けられている。第１～３空間変調領域１２１～１２３は、隣り合う電界緩和層に接する。第１～３空間変調領域１２１～１２３は、内側（活性領域側）に隣接する電界緩和層と不純物濃度のほぼ等しいｐ型領域（以下、高濃度小領域とする）１３１と、外側に隣接する電界緩和層（第３空間変調領域１２３ではｎ-型ドリフト層１０２）と不純物濃度のほぼ等しいｐ型領域（以下、低濃度小領域とする）１３２と、からなる。
　低濃度小領域１３２と高濃度小領域１３１とは、内側に隣接する電界緩和層の周囲を囲む同心円状に、かつ内側から外側に向かう方向に交互に繰り返し隣接して配置される。各空間変調領域において、高濃度小領域１３１は外側に配置されるほど幅（内側から外側へ向かう方向の幅）ｘ101を狭くし、低濃度小領域１３２は外側に配置されるほど幅（内側から外側へ向かう方向の幅）ｘ102を広くしている。活性領域側から広がる空乏層は、これら耐圧構造を構成する各領域内を通ってエッジ終端領域１１０を外側へ広がる。これによって、炭化珪素基体１０４内部の電界が均一化され緩和され、耐圧が確保される。特に第１～３空間変調領域１２１～１２３により均一に高電界が保持され、高耐圧を確保可能である。
　また、別の耐圧構造として、空間変調領域の条件を最適化した構造が提案されている。１組の隣接する高濃度小領域および低濃度小領域を１つの等価濃度領域とし、当該等価濃度領域は、１つの空間変調領域において外側に配置されるほど等価濃度（平均不純物濃度）が低い。隣接する等価濃度領域間の等価濃度比の減少割合は一定である。空間変調領域は隣接する１つ以上の等価濃度領域を含む複数区分に分割されており、隣接する区分間の平均不純物濃度差は等しい（例えば、下記特許文献２（第０１２１～０１２７段落、第２０図）参照。）。下記特許文献２では、高濃度小領域と低濃度小領域との境界での電界集中を緩和して、空間変調領域内の電界分布をさらに均一化し、耐圧をさらに向上させている。
　従来の耐圧構造の別の一例について説明する。図１１は、従来の耐圧構造の別の一例を示す断面図である。図１１は、下記特許文献２の図２０に相当する。図１１に示す従来の耐圧構造では、空間変調領域（ここでは、第１空間変調領域１２１を示す）は、１つ以上の隣接する等価濃度領域１３０（１組の隣接する高濃度小領域１３１および低濃度小領域１３２を含む微小領域）を含む複数区分（ここでは４つ）１４１～１４４に分割されている。かつ、外側の区分１４１～１４４に配置されるほど高濃度小領域１３１の幅ｘ101が狭くなっている。図１１に示す従来の耐圧構造の、各区分１４１～１４４の高濃度小領域１３１の幅ｘ101以外の構成は、図１０に示す従来の耐圧構造と同様である。
　また、炭化珪素半導体装置において高耐圧を安定して得るために、パッケージ（樹脂ケース）内において半導体チップを封止するゲル中の最大電界強度を低減させることが開示されている（例えば、下記特許文献３（第０００５，００２１段落、第３図）参照。）。下記特許文献３では、エッジ終端領域の電界緩和領域上に形成される表面保護膜を無機層と樹脂層との２層構造とし、樹脂層の厚さや、無機層と樹脂層との誘電率差等を最適化することで、封止材中の最大電界強度を低減させている。
特許第５５５４４１５号公報 国際公開第２０１６／１０３８１４号 特許第５６００６９８号公報
　一般的に、半導体チップは、おもて面をポリイミド膜等の表面保護膜により覆われた状態でモジュールのパッケージ内に実装され、ゲル等で封止される。このとき、シリコン（Ｓｉ）からなる半導体チップ（以下、Ｓｉチップとする）を用いた場合には、エッジ終端領域の長さ（以下、エッジ長とする）が長いことで、Ｓｉチップおもて面側の電界が緩和され、電界集中による局所的な放電等は発生しない。エッジ長とは、活性領域とエッジ終端領域１１０との境界からチップ端部までの長さである。
　しかしながら、炭化珪素からなる半導体チップ（以下、ＳｉＣチップとする）を用いた場合、上述した従来の耐圧構造（図１０，１１参照）を適用することでエッジ長を短くすることができるが、ＳｉＣチップおもて面上（表面保護膜の表面）で電界強度が高くなるという問題が生じる。このため、ＳｉＣチップ単体における表面保護膜（不図示）の表面や、ＳｉＣチップをゲル等により封止した状態における表面保護膜とゲルとの界面で、放電が発生し、ＳｉＣチップ内部ではなく、ＳｉＣチップおもて面上の表面保護膜で絶縁破壊に至る虞がある。
　この問題を回避するための対策として、ＳｉＣチップのエッジ長をＳｉチップのエッジ長と同程度に長くすることが挙げられる。しかしながら、ＳｉＣチップでは、上述したようにＳｉチップよりも短いエッジ長で所定耐圧を確保することができるため、ＳｉＣチップのエッジ長をＳｉチップのエッジ長と同程度に長くすることは、所定耐圧を確保する上で無用なチップ面積が増えることとなる。したがって、耐圧の観点からみた場合に、ＳｉＣチップのサイズ増大を招くという新たな問題が発生する。
　この発明は、上述した従来技術による問題点を解消するため、エッジ長および耐圧を維持するとともに、電界強度を低減させることができる炭化珪素半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる第１導電型の半導体基板のおもて面に、主電流が流れる活性領域が設けられている。前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で複数の第２導電型半導体領域が選択的に設けられている。隣り合う前記第２導電型半導体領域間に互いに接して、第２導電型の第１中間領域が設けられている。前記第１中間領域は、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ外側に隣接する前記第２導電型半導体領域よりも不純物濃度が高い。最も外側の前記第２導電型半導体領域よりも外側に、当該第２導電型半導体領域に接して第２導電型の第２中間領域が設けられている。前記第２中間領域は、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ前記半導体基板よりも不純物濃度が高い。前記第１中間領域および前記第２中間領域は、内側に隣接する前記第２導電型半導体領域の周囲を囲む同心円状に、内側から第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の高い第２導電型の第２小領域とを交互に繰り返し配置してなる。前記第２中間領域の長さは、前記第１中間領域の長さよりも長い。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１中間領域の長さは、当該第１中間領域の内側に隣り合う前記第１中間領域の長さ以上であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型半導体領域の長さは、当該第２導電型半導体領域の内側に隣り合う前記第２導電型半導体領域の長さよりも長いことを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる第１導電型の半導体基板のおもて面に、主電流が流れる活性領域が設けられている。前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で複数の第２導電型半導体領域が選択的に設けられている。隣り合う前記第２導電型半導体領域間に互いに接して、第２導電型の第１中間領域が設けられている。前記第１中間領域は、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ外側に隣接する前記第２導電型半導体領域よりも不純物濃度が高い。最も外側の前記第２導電型半導体領域よりも外側に、当該第２導電型半導体領域に接して第２導電型の第２中間領域が設けられている。前記第２中間領域は、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ前記半導体基板よりも不純物濃度が高い。前記第１中間領域および前記第２中間領域は、内側に隣接する前記第２導電型半導体領域の周囲を囲む同心円状に、内側から第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の高い第２導電型の第２小領域とを交互に繰り返し配置してなる。前記第２導電型半導体領域の長さは、当該第２導電型半導体領域の内側に隣り合う前記第２導電型半導体領域の長さよりも長い。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う前記第２導電型半導体領域同士の長さの差分はすべて等しいことを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１中間領域の前記第１小領域は、外側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２中間領域の前記第１小領域は、前記半導体基板と同じ不純物濃度を有することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２小領域は、内側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板のおもて面に設けられ、前記第２導電型半導体領域、前記第１中間領域および前記第２中間領域を覆う表面保護膜をさらに備える。前記表面保護膜の厚さは、前記表面保護膜の形成に用いる材料の１回の塗布工程で当該材料の粘度に基づいて形成可能な最大厚さ以上である。
　本発明にかかる炭化珪素半導体装置によれば、エッジ長および耐圧を維持するとともに、表面保護膜の表面の電界強度を低減させることができるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の耐圧構造を示す説明図である。 図２は、図１（ｂ）の１つの空間変調領域を拡大して示す断面図である。 図３は、図１（ｂ）の耐圧構造を拡大して示す断面図である。 図４は、図１（ｂ）の耐圧構造の別の一例を拡大して示す断面図である。 図５は、実施例１，２の表面保護膜の表面の電界強度分布を示す特性図である。 図６は、実施例１，２の炭化珪素基体の内部の電界強度分布を示す特性図である。 図７は、実施例３，４の表面保護膜の表面の電界強度分布を示す特性図である。 図８は、実施例３，４の炭化珪素基体の内部の電界強度分布を示す特性図である。 図９は、実施例５の表面保護膜の表面の電界強度分布を示す特性図である。 図１０は、従来の耐圧構造の一例を示す断面図である。 図１１は、従来の耐圧構造の別の一例を示す断面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
　実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の耐圧構造を示す説明図である。図１（ａ）には平面レイアウトを示し、図１（ｂ）には図１（ａ）の切断線Ａ－Ａ’における断面構造を示す。図１では、耐圧構造全体のレイアウトを明確にするため、耐圧構造を構成する各領域を簡略化して示す。平面レイアウトとは、炭化珪素基体４のおもて面側から見た各部の平面形状および配置構成である。図２は、図１（ｂ）の１つの空間変調領域を拡大して示す断面図である。図３は、図１（ｂ）の耐圧構造を拡大して示す断面図である。
　図１に示すように、実施の形態にかかる半導体装置は、炭化珪素基体（半導体チップ（半導体基板））４に、活性領域１０ａおよびエッジ終端領域１０ｂを備える。炭化珪素基体４は、炭化珪素（ＳｉＣ）からなるｎ+型半導体基板（ｎ+型炭化珪素基板）１のおもて面にｎ-型ドリフト層となるｎ-型炭化珪素層２をエピタキシャル成長させてなるエピタキシャル基板である。活性領域１０ａは、オン状態のときに電流が流れる領域である。エッジ終端領域１０ｂは、活性領域１０ａの周囲を囲み、活性領域１０ａのチップおもて面側の電界を緩和して耐圧を保持する領域である。
　活性領域１０ａには、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などの所定の素子構造（不図示）が設けられている。符号５，６は、それぞれ上記所定の素子構造を構成するおもて面電極および裏面電極である。
　活性領域１０ａにおいて、炭化珪素基体４のおもて面（ｎ-型炭化珪素層２側の表面）上には、おもて面電極５が設けられている。おもて面電極５は、後述するｐ型ガードリング３に接する。おもて面電極５は、後述するフィールド酸化膜７上に延在していてもよい。炭化珪素基体４の裏面には、活性領域１０ａからエッジ終端領域１０ｂにわたって裏面電極６が設けられている。フィールド酸化膜７は、エッジ終端領域１０ｂにおいて炭化珪素基体４のおもて面を覆う。フィールド酸化膜７の厚さｔ１は、０．３μｍ以上１．０μｍ程度であってもよい。おもて面電極５およびフィールド酸化膜７上には、ポリイミド膜等の表面保護膜８（図３参照）が設けられている。
　フィールド酸化膜７は、エッジ終端領域１０ｂの後述するＪＴＥ構造を覆い、ＪＴＥ構造とおもて面電極５と電気的に絶縁する。フィールド酸化膜７の内側端部は、ｐ型ガードリング３上に延在していてもよい。図１には、例えばＳＢＤを示す。この場合、おもて面電極５はアノード電極であり、裏面電極６はカソード電極である。おもて面電極５は、炭化珪素基体４のおもて面上に設けられ、ｎ-型ドリフト層（ｎ-型炭化珪素層２）にショットキー接合するとともにｐ型ガードリング３に接する。ｐ型ガードリング３は、ｎ-型ドリフト層とおもて面電極５とのショットキー接合の周囲を囲む。
　活性領域１０ａとエッジ終端領域１０ｂとの境界において、炭化珪素基体４のおもて面の表面層には、活性領域１０ａの周囲を囲むようにｐ型ガードリング３が選択的に設けられている。ｐ型ガードリング３は、活性領域１０ａからエッジ終端領域１０ｂにわたって設けられている。また、エッジ終端領域１０ｂにおいて、炭化珪素基体４のおもて面の表面層には、ｐ型ガードリング３よりも外側（チップ端部側）に、内側（活性領域１０ａ側）から外側へ向かって順に第１～３電界緩和層（第２導電型半導体領域：ｐ-型領域、ｐ--型領域およびｐ---型領域）１１～１３がそれぞれ選択的に設けられている。
　第１～３電界緩和層１１～１３は、ｐ型ガードリング３の周囲を囲む同心円状に配置されている。第１電界緩和層１１は、ｐ型ガードリング３に接する。第１電界緩和層１１の不純物濃度は、ｐ型ガードリング３の不純物濃度よりも低い。第１～３電界緩和層１１～１３は、外側に配置されるほど不純物濃度が低くなっている。第１～３電界緩和層１１～１３は、内側から外側へ向かう方向に、かつ深さ方向に、一様（均一）な不純物濃度分布を有する。第１～３電界緩和層１１～１３の長さ（内側から外側へ向かう方向の長さ）Ｌａ１～Ｌａ３については後述する（図３参照）。
　隣り合う第１～３電界緩和層１１～１３間、および第３電界緩和層１３よりも外側には、それぞれ空間変調領域（内側から外側に向かって第１～３とし、符号２１～２３を付す）が設けられている。第１空間変調領域（第１中間領域）２１は、第１電界緩和層１１と第２電界緩和層１２との間に設けられ、第１，２電界緩和層１１，１２に接する。第２空間変調領域（第１中間領域）２２は、第２電界緩和層１２と第３電界緩和層１３との間に設けられ、第２，３電界緩和層１２，１３に接する。第３空間変調領域（第２中間領域）２３は、第３電界緩和層１３よりも外側に設けられ、第３電界緩和層１３に接する。
　第１～３空間変調領域２１～２３の不純物濃度は、内側に隣接する電界緩和層の不純物濃度よりも低く、かつ外側に隣接する電界緩和層（第３空間変調領域２３ではｎ-型炭化珪素層２）の不純物濃度よりも高い。第１～３空間変調領域２１～２３の長さ（内側から外側へ向かう方向の長さ）Ｌｂ１～Ｌｂ３については後述する（図３参照）。第１～３電界緩和層１１～１３および第１～３空間変調領域２１～２３の深さは、等しくてもよいし、隣接する領域との上記不純物濃度差を満たすように種々調整されていてもよい。これら第１～３電界緩和層１１～１３および第１～３空間変調領域２１～２３で耐圧構造（ＪＴＥ構造）が構成される。
　図２に示すように、第１～３空間変調領域２１～２３は、ともに、内側に隣接する電界緩和層と不純物濃度のほぼ等しいｐ型領域（以下、高濃度小領域（第２小領域）とする）３１と、外側に隣接する電界緩和層（第３空間変調領域２３ではｎ-型炭化珪素層２）と不純物濃度のほぼ等しいｐ型領域（以下、低濃度小領域（第１小領域）とする）３２と、からなる。図２の下側が活性領域１０ａ側（内側）であり、図２の上側がチップ端部側（外側）である（図３，４おいても同様）。図２には、第１空間変調領域２１を示す。また、図２には、フィールド酸化膜７および表面保護膜８を図示省略する。
　高濃度小領域３１と低濃度小領域３２とは、内側の電界緩和層の周囲を囲む同心円状に外側に向かって交互に繰り返し配置されている。具体的には、空間変調領域の最も内側に、内側の電界緩和層（例えば第１空間変調領域２１の場合には第１電界緩和層１１）に接するように低濃度小領域３２が配置され、空間変調領域の最も外側に、外側の電界緩和層（例えば第１空間変調領域２１の場合には第２電界緩和層１２）に接するように高濃度小領域３１が配置される。第３空間変調領域２３においては、従来の耐圧構造（図１０参照）と同様に、低濃度小領域３２に代えてｎ-型炭化珪素層２が配置される。
　１組の隣接する高濃度小領域３１および低濃度小領域３２において、高濃度小領域３１の幅（内側から外側へ向かう方向の幅）および不純物濃度をそれぞれｘ1およびｎp1とし、低濃度小領域３２の幅（内側から外側へ向かう方向の幅）および不純物濃度をそれぞれｘ2およびｎp2とする。この場合、空間変調領域において、１組の隣接する高濃度小領域３１および低濃度小領域３２を含む１つの等価濃度領域３０の平均不純物濃度Ｎpは下記（１）式であらわされる。また、空間変調領域は、内側から外側へ向かう方向に複数の等価濃度領域３０を隣接して並べた構成と仮定することができる。
　Ｎp＝（（ｘ1×ｎp1）＋（ｘ2×ｎp2））／（ｘ1＋ｘ2）　・・・（１）
　高濃度小領域３１および低濃度小領域３２の幅ｘ1，ｘ2を種々変更して当該幅ｘ1，ｘ2に基づいて各等価濃度領域３０の平均不純物濃度Ｎpを設定することで、空間変調領域の内側から外側に向かう方向の不純物濃度分布を種々変更することができる。例えば、空間変調領域の不純物濃度分布を、内側から外側に向かって徐々に減少する不純物濃度分布とほぼ等価な不純物濃度分布に近づけてもよい。図２では、不純物濃度のほぼ等しい領域（第１電界緩和層１１と高濃度小領域３１、および、第２電界緩和層１２と低濃度小領域３２）を同じハッチングで示す。
　第１～３空間変調領域２１～２３の単位面積あたりの平均不純物濃度は、例えば、内側に隣接する電界緩和層と、外側に隣接する電界緩和層（第３空間変調領域２３ではｎ-型炭化珪素層２）と、の中間の不純物濃度である。また、第１～３空間変調領域２１～２３は、上記不純物濃度条件および後述する第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３の条件を満たしていれば、高濃度小領域３１および低濃度小領域３２の幅ｘ1，ｘ2や、高濃度小領域３１と低濃度小領域３２とを交互に繰り返す数（以下、繰り返しピッチ数とする）等は設計条件に応じて種々変更可能である。
　高濃度小領域３１および低濃度小領域３２の幅ｘ1，ｘ2は、例えば、図１０，１１に示す従来の耐圧構造（以下、単に従来の耐圧構造とする）と同じであってもよい。具体的には、例えば、高濃度小領域３１は外側に配置されるほど幅ｘ1を狭くし、低濃度小領域３２は外側に配置されるほど幅ｘ2を広くしてもよい。また、１組の隣接する高濃度小領域３１および低濃度小領域３２を１つの等価濃度領域とし、当該等価濃度領域は１つの空間変調領域において外側に配置されるほど等価濃度（平均不純物濃度）を低くする。かつ、隣接する等価濃度領域間の等価濃度比の減少割合は一定とし、空間変調領域は、隣接する１つ以上の等価濃度領域を含む複数区分に分割し、隣接する区分間の平均不純物濃度差を等しくしてもよい。
　次に、第１～３電界緩和層１１～１３の長さＬａ１～Ｌａ３、および、第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３について、図３を参照して説明する。エッジ終端領域１０ｂの長さ（エッジ長）は、炭化珪素部内部（炭化珪素基体４の内部）での最大電界強度で決まる耐圧を所定耐圧で確保可能な最短長さに設定され、従来の耐圧構造のエッジ長と同程度である。エッジ長とは、活性領域１０ａとエッジ終端領域１０ｂとの境界からチップ端部までの長さである。エッジ長に応じて、第１～３電界緩和層１１～１３の長さＬａ１～Ｌａ３、および、第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３が決定される。第１～３電界緩和層１１～１３は、外側に配置されるほど長さＬａ１～Ｌａ３を長くすることが好ましい（下記（２）式参照）。
　Ｌａ１＜Ｌａ２＜Ｌａ３　・・・（２）
　第３空間変調領域２３の長さＬｂ３は、第１，２空間変調領域２１，２２の長さＬｂ１，Ｌｂ２よりも長くなっている。好ましくは、第１～３空間変調領域２１～２３は、外側に配置されるほど長さＬｂ１～Ｌｂ３を長くすることがよい（下記（３）式参照）。第１，２空間変調領域２１，２２の長さＬｂ１，Ｌｂ２は、等しくてもよい（下記（４）式参照）。第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３は、第１～３電界緩和層１１～１３の長さＬａ１～Ｌａ３よりも長い（Ｌａ１＜Ｌａ２＜Ｌａ３＜Ｌｂ１、かつ下記（３）式または下記（４）式）。例えば、第３電界緩和層１３の長さＬａ３は、第３空間変調領域２３の長さＬｂ３の１／６～１／１０程度であってもよい。
　Ｌｂ１＜Ｌｂ２＜Ｌｂ３　・・・（３）
　Ｌｂ１≦Ｌｂ２＜Ｌｂ３　・・・（４）
　少なくとも上記（２）式または上記（４）式を満たすように耐圧構造を形成することで、炭化珪素基体４の内部での電界強度を従来の耐圧構造と同程度にして耐圧を維持したまま、炭化珪素基体４のおもて面上の表面保護膜８にかかる電界を均一化させることができる。これにより、ＳｉＣチップ（炭化珪素基体４）単体における表面保護膜８の表面や、ＳｉＣチップをゲル等により封止した状態における表面保護膜８とゲルとの界面での電界強度を低減させることができる（後述する図５，６参照）。このため、従来の耐圧構造と同程度のエッジ長および耐圧を維持し、かつ表面保護膜８の表面や、表面保護膜８とゲルとの界面で放電が発生することを抑制することができる。
　例えば、エッジ長は耐圧クラスに応じて最低限必要なｎ-型ドリフト層の厚さの１０倍～１１倍程度の長さであり、第３電界緩和層１３の長さＬａ３はエッジ長の４割程度である。具体的には、特に限定しないが、例えば、実施の形態にかかる半導体装置が耐圧１７００Ｖクラスである場合には、エッジ長は１８０μｍ程度であり、第３電界緩和層１３の長さＬａ３は５μｍ程度であり、第３空間変調領域２３の長さＬｂ３は４５μｍ程度である。実施の形態にかかる半導体装置が耐圧３３００Ｖクラスである場合には、エッジ長は３１０μｍ程度であり、第３電界緩和層１３の長さＬａ３は７μｍ程度であり、第３空間変調領域２３の長さＬｂ３は９０μｍ程度である。このように、耐圧クラスの増加により、エッジ終端領域１０ｂの長さが増加し、かつ、エッジ終端領域１０ｂの長さに対する第３空間変調領域２３の長さＬｂ３の割合も増加する。
　本発明の耐圧構造を構成するにあたって、例えば、まず、少なくとも上記（２）式または上記（４）式を満たすように、第１～３電界緩和層１１～１３および各第１～３空間変調領域２１～２３の長さＬａ１～Ｌａ３，Ｌｂ１～Ｌｂ３を設定する。各第１～３空間変調領域２１～２３は、高濃度小領域３１および低濃度小領域３２の幅ｘ1，ｘ2の増減を同じとし、かつそれぞれの長さＬｂ１～Ｌｂ３を満たすように高濃度小領域３１および低濃度小領域３２の繰り返しピッチ数を設定すればよい。このため、本発明の耐圧構造は、従来の耐圧構造の形成工程において、第１～３電界緩和層１１～１３および第１～３空間変調領域２１～２３の高濃度小領域３１および低濃度小領域３２を形成するためのイオン注入マスクのパターン変更のみで形成することができる。
　図４は、図１（ｂ）の耐圧構造の別の一例を拡大して示す断面図である。図４に示すように、第１～３電界緩和層１１～１３は、上記（２）式を満たし、かつ外側に配置されるほど一定の割合αで長さＬａ１～Ｌａ３を増加させてもよい（下記（５）式参照）。すなわち、隣り合う第１～３電界緩和層１１～１３同士の長さＬａ１～Ｌａ３の差分（＝増加の割合α）はすべて等しい。下記（５）式を満たすことで、ＳｉＣチップ（炭化珪素基体４）単体における表面保護膜８の表面や、ＳｉＣチップをゲル等により封止した状態における表面保護膜８とゲルとの界面での電界強度をさらに低減させることができる（後述する図７，８参照）。
　Ｌａ２＝Ｌａ１＋α、かつ、Ｌａ３＝Ｌａ１＋２・α＝Ｌａ２＋α　・・・（５）
　また、所定のエッジ長内で、少なくとも上記（２）式または上記（４）式を満たし、さらに、第１～３電界緩和層１１～１３の長さＬａ１～Ｌａ３は可能な限り短くし、第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３は可能な限り長くすることが好ましい。その理由は、第１～３空間変調領域２１～２３の長さＬｂ１～Ｌｂ３を長くすることは、第１～３電界緩和層１１～１３の長さＬａ１～Ｌａ３を長くすることに比べて表面保護膜８の表面の電界強度低減効果を高く得ることができるからである。
　また、表面保護膜８の厚さｔ２は厚いほど好ましい。その理由は、表面保護膜８の表面や、表面保護膜８とゲルとの界面からおもて面電極５までの距離が遠くなるため、表面保護膜８での電界強度がさらに抑制され、表面保護膜８の表面や、表面保護膜８とゲルとの界面での放電がさらに抑制されるからである。具体的には、通常、表面保護膜８の厚さｔ２は、表面保護膜８の形成に用いる例えばポリイミドなどの材料の粘度に基づいて１回の塗布工程で実現可能な最大厚さ（例えば１０μｍ程度）で、外部からの水の侵入を防止可能な信頼性を有する厚さに設定される。このため、例えば、表面保護膜８の厚さｔ２は、同じ材料で２回の塗布工程を行って、１回の塗布工程の最大厚さの２倍の厚さ（２０μｍ程度）まで厚くしてもよい。
　次に、実施の形態にかかる半導体装置の製造方法について、図１～３を参照しながら説明する。まず、ｎ+型カソード層となるｎ+型炭化珪素基板（半導体ウエハ）１を用意する。次に、ｎ+型炭化珪素基板１のおもて面にｎ-型ドリフト層となるｎ-型炭化珪素層２をエピタキシャル成長させることでエピタキシャルウエハ（炭化珪素基体４）を作製する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１０ａとエッジ終端領域１０ｂとの境界において、炭化珪素基体４のおもて面（ｎ-型炭化珪素層２側の表面）の表面層に、ｐ型ガードリング３を選択的に形成する。
　次に、炭化珪素基体４のおもて面に、第１電界緩和層１１の形成領域と、第１空間変調領域２１の高濃度小領域３１の形成領域と、が開口した例えばレジスト材または酸化膜（ＳｉＯ2）からなるイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてｐ型不純物をイオン注入する。これにより、炭化珪素基体４のおもて面の表面層に、第１電界緩和層１１と、第１空間変調領域２１の高濃度小領域３１と、がそれぞれ選択的に形成される。このとき、耐圧構造を構成する他の領域はイオン注入用マスクによって覆われているため、ｐ型不純物は注入されない。
　次に、イオン注入用マスクを選択的に除去して、さらに、第２電界緩和層１２、第１空間変調領域２１の低濃度小領域３２、および第２空間変調領域２２の高濃度小領域３１の形成領域を露出させる。次に、イオン注入用マスクをマスクとしてｐ型不純物をイオン注入する。これにより、炭化珪素基体４のおもて面の表面層に、第２電界緩和層１２、第１空間変調領域２１の低濃度小領域３２、および第２空間変調領域２２の高濃度小領域３１がそれぞれ選択的に形成される。また、このイオン注入において、イオン注入用マスクの開口部に露出する他の領域が高濃度化される。
　次に、イオン注入用マスクを選択的に除去して、さらに、第３電界緩和層１３、第２空間変調領域２２の低濃度小領域３２、および第３空間変調領域２３の高濃度小領域３１の形成領域を露出させる。次に、イオン注入用マスクをマスクとしてｐ型不純物をイオン注入する。これにより、炭化珪素基体４のおもて面の表面層に、第３電界緩和層１３、第２空間変調領域２２の低濃度小領域３２、第３空間変調領域２３の高濃度小領域３１がそれぞれ選択的に形成される。また、このイオン注入において、イオン注入用マスクの開口部に露出する他の領域が高濃度化される。
　このように第１～３電界緩和層１１～１３と、第１～３空間変調領域２１～２３の高濃度小領域３１および低濃度小領域３２とのうちの、不純物濃度の同じ領域を同時に順次露出させて、ｐ型不純物のイオン注入を行う。第３空間変調領域２３においては、低濃度小領域３２がｎ-型炭化珪素層２で構成されるため、高濃度小領域３１の形成のみで、第３空間変調領域２３を形成することができる。したがって、第１～３電界緩和層１１～１３を形成するための各イオン注入（３回のイオン注入）で、第１～３電界緩和層１１～１３とともに、第１～３空間変調領域２１～２３を形成することができる。そして、イオン注入用マスクを除去する。
　第１～３電界緩和層１１～１３と、第１～３空間変調領域２１～２３の高濃度小領域３１および低濃度小領域３２とは、不純物濃度の低い順に形成してもよい。この場合、第１～３電界緩和層１１～１３と、第１～３空間変調領域２１～２３の高濃度小領域３１および低濃度小領域３２と、のすべての形成領域に、最も低不純物濃度の領域（すなわち第３３電界緩和層１３、第３空間変調領域２３の高濃度小領域３１）を形成するためのイオン注入を行う。そして、その後の各イオン注入は、当該イオン注入の前に形成され、かつ当該イオン注入で形成する領域よりも低不純物濃度の領域をイオン注入用マスクで覆った状態で順次行えばよい。
　耐圧構造を形成した後、残りの工程（例えばフィールド酸化膜７および表面保護膜８、おもて面電極５および裏面電極６の形成）を行う。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１～３に示すＳＢＤが完成する。
　次に、エッジ終端領域１０ｂにおける表面保護膜８の表面（炭化珪素基体４側に対して反対側の表面）および炭化珪素基体４の内部の電界強度について検証した。図５は、実施例１，２の表面保護膜の表面の電界強度分布を示す特性図である。図６は、実施例１，２の炭化珪素基体の内部の電界強度分布を示す特性図である。図７は、実施例３，４の表面保護膜の表面の電界強度分布を示す特性図である。図８は、実施例３，４の炭化珪素基体の内部の電界強度分布を示す特性図である。図５，６には、従来例の表面保護膜の表面の電界強度分布も示す。図７，８には、従来例の炭化珪素基体の内部の電界強度分布も示す。
　実施例１～４は、第１～３電界緩和層１１～１３および第１～３空間変調領域２１～２３からなる耐圧構造を備える。かつ、実施例１は、上記（２）式の条件のみを満たす。実施例２は、上記（４）式の条件のみを満たす。実施例３は、上記（２）式および上記（４）式の条件を満たす。実施例４は、上記（５）式および上記（４）式の条件を満たす。従来例は、上述した図１１に示す従来の耐圧構造を備え、上記（２）～（５）式のいずれの条件も満たしていない。図示省略するが、上述した図１０に示す従来の耐圧構造では、図１１に示す従来の耐圧構造よりも電界強度が高くなることが発明者により確認されている。実施例１～４および従来例において、第１～３電界緩和層および第１～３空間変調領域の長さ以外の構成は同じである。実施例１～４および従来例のエッジ長は１７０μｍとした。
　実施例１，２について、表面保護膜８の表面および炭化珪素基体４の内部の電界強度を測定した結果をそれぞれ図５，６に示す。実施例３，４について、表面保護膜８の表面および炭化珪素基体４の内部の電界強度を測定した結果をそれぞれ図７，８に示す。従来例について、表面保護膜の表面の電界強度を測定した同じ結果を図５，７に示し、炭化珪素基体の内部の電界強度を測定した同じ結果を図６，８に示す。図５～８ともに、横軸は活性領域１０ａとエッジ終端領域１０ｂとの境界（距離＝０μｍ）から外側へ向かう方向の距離［μｍ］であり、縦軸は電界強度［ａ．ｕ．（ａｒｂｉｔｒａｒｙ　ｕｎｉｔ：任意単位）］である（図９においても同様）。
　図５，７に示す結果から、実施例１～４および従来例ともに、活性領域１０ａとエッジ終端領域１０ｂとの境界から外側に離れるほど、表面保護膜の表面の電界強度が高くなることが確認された。また、図５に示す結果から、実施例１，２において、従来例で最大電界強度を示す位置４１での表面保護膜８の表面の電界強度を低減させることができ、かつ従来例よりも表面保護膜８の表面の電界強度を均一化させることができることが確認された。すなわち、従来例で最大電界強度を示す位置４１に集中している電界を、上記（２）式または上記（４）式の条件を満たすことで、表面保護膜８全体に負担されるように分散させることができることがわかる。
　また、図７に示す結果から、実施例３のように上記（２）式および上記（４）式の両条件を満たす耐圧構造とした場合にも、図５の実施例１，２と同様の結果が得られることがわかる。また、実施例４のように、上記（５）式および上記（４）式の両条件を満たす耐圧構造とすることで、実施例３よりも表面保護膜８の表面の電界強度を低減させることができることが確認された。また、図６，８の結果から、実施例１～４ともに、炭化珪素基体４の内部で電界強度が最大になる箇所（符号４２で示す部分）およびその最大電界強度が従来例とほぼ同じであることが確認された。すなわち、実施例１～４は、エッジ終端領域１０ｂでの耐圧を従来例と同程度に維持することができることわかる。
　次に、表面保護膜８の厚さｔ２について検証した。図９は、実施例５の表面保護膜の表面の電界強度分布を示す特性図である。表面保護膜８の厚さｔ２の異なる複数の試料（以下、実施例５とする）を用意した。実施例５の各試料の耐圧構造は、実施例３と同じである。これら実施例５の各試料における表面保護膜８の表面の電界強度を測定した結果を図９に示す。図９には、実施例５の１つの試料の表面保護膜８の厚さｔ２を基準値とし、当該基準となる試料と、当該基準となる試料よりも表面保護膜８の厚さｔ２を１．５倍および２倍とした各試料における表面保護膜８の表面の電界強度を示す。
　図９に示す結果より、表面保護膜８の厚さｔ２を厚くするほど、表面保護膜８の表面の電界強度を低減させることができることが確認された。
　以上、説明したように、実施の形態によれば、少なくとも、最も外側の電界緩和層（第３電界緩和層）の長さを他の電界緩和層よりも長くする、または最も外側の空間変調領域（第３空間変調領域）の長さを他の空間変調領域の長さよりも長くする。これにより、従来と同程度のエッジ長および従来と同程度の不純物濃度の電界緩和層および空間変調領域で、従来と同程度の耐圧を維持しつつ、従来よりも表面保護膜の表面の電界強度を低減させることができる。このため、オフ時に、電圧印加（ＳＢＤであればアノード・カソード間電圧、ＭＯＳＦＥＴであればドレインソース間電圧）によって生じる表面保護膜の表面での放電を抑制することができる。これによって、放電による表面保護膜やゲルでの絶縁破壊や、放電による炭化珪素基体の内部での静電破壊を防止することができるため、デバイスの信頼性を向上させることができる。
　また、実施の形態によれば、最も外側の空間変調領域（第３空間変調領域）の低濃度小領域はｎ-型炭化珪素層（炭化珪素基体）で構成されるため、イオン注入のばらつきによる等価濃度領域の平均不純物濃度のばらつきは他の空間変調領域よりも小さい。このため、最も外側の空間変調領域の長さを長くしたことによる表面保護膜の表面の電界強度低減の効果のばらつきも小さい。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、空間変調領域の高濃度小領域および低濃度小領域の配置は、炭化珪素基体の内部の電界強度を低減させることができるように最適化されることが好ましい。また、上述した実施の形態では、発明者の鋭意研究により炭化珪素基体内部での耐圧および表面保護膜の絶縁耐圧を十分に確保可能であることが確認された構成（電界緩和層および空間変調領域をそれぞれ３つずつ配置）を例に説明しているが、最も外側に空間変調領域が配置されていればよく、電界緩和層および空間変調領域の個数は種々変更可能である。
　また、上述した実施の形態では、炭化珪素エピタキシャル基板を用いる場合を例に説明しているが、これに限らず、エピタキシャル成長層を形成せずに、例えばインゴットから厚く切り出した炭化珪素基板のおもて面の表面層に耐圧構造を構成する各領域をイオン注入により形成した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、ＪＴＥ構造を備えた高耐圧な炭化珪素半導体装置に有用であり、特に１２００Ｖ以上（例えば１７００Ｖまたは３３００Ｖ）の耐圧クラスの炭化珪素半導体装置に適している。
　１　ｎ+型炭化珪素基板
　２　ｎ-型炭化珪素層
　３　ｐ型ガードリング
　４　炭化珪素基体
　５　おもて面電極
　６　裏面電極
　７　フィールド酸化膜
　８　表面保護膜
　１０ａ　活性領域
　１０ｂ　エッジ終端領域
　１１～１３　電界緩和層
　２１～２３　空間変調領域
　３０　等価濃度領域
　３１　高濃度小領域
　３２　低濃度小領域
　Ｌａ１～Ｌａ３　電界緩和層の長さ
　Ｌｂ１～Ｌｂ３　空間変調領域の長さ
　ｔ１　フィールド酸化膜の厚さ
　ｔ２　表面保護膜の厚さ
　ｘ1　高濃度小領域の幅
　ｘ2　低濃度小領域の幅
　α　電界緩和層の長さの増加の割合

Claims (9)

  1. 　炭化珪素からなる第１導電型の半導体基板と、
    　前記半導体基板のおもて面に設けられた、主電流が流れる活性領域と、
    　前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で選択的に設けられた複数の第２導電型半導体領域と、
    　隣り合う前記第２導電型半導体領域間に互いに接して設けられた、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ外側に隣接する前記第２導電型半導体領域よりも不純物濃度が高い第２導電型の第１中間領域と、
    　最も外側の前記第２導電型半導体領域よりも外側に、当該第２導電型半導体領域に接して設けられた、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ前記半導体基板よりも不純物濃度が高い第２導電型の第２中間領域と、
    　を備え、
    　前記第１中間領域および前記第２中間領域は、内側に隣接する前記第２導電型半導体領域の周囲を囲む同心円状に、内側から第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の高い第２導電型の第２小領域とを交互に繰り返し配置してなり、
    　前記第２中間領域の長さは、前記第１中間領域の長さよりも長いことを特徴とする炭化珪素半導体装置。
  2. 　前記第１中間領域の長さは、当該第１中間領域の内側に隣り合う前記第１中間領域の長さ以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記第２導電型半導体領域の長さは、当該第２導電型半導体領域の内側に隣り合う前記第２導電型半導体領域の長さよりも長いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　炭化珪素からなる第１導電型の半導体基板と、
    　前記半導体基板のおもて面に設けられた、主電流が流れる活性領域と、
    　前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で選択的に設けられた複数の第２導電型半導体領域と、
    　隣り合う前記第２導電型半導体領域間に互いに接して設けられた、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ外側に隣接する前記第２導電型半導体領域よりも不純物濃度が高い第２導電型の第１中間領域と、
    　最も外側の前記第２導電型半導体領域よりも外側に、当該第２導電型半導体領域に接して設けられた、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ前記半導体基板よりも不純物濃度が高い第２導電型の第２中間領域と、
    　を備え、
    　前記第１中間領域および前記第２中間領域は、内側に隣接する前記第２導電型半導体領域の周囲を囲む同心円状に、内側から第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の高い第２導電型の第２小領域とを交互に繰り返し配置してなり、
    　前記第２導電型半導体領域の長さは、当該第２導電型半導体領域の内側に隣り合う前記第２導電型半導体領域の長さよりも長いことを特徴とする炭化珪素半導体装置。
  5. 　隣り合う前記第２導電型半導体領域同士の長さの差分はすべて等しいことを特徴とする請求項３に記載の炭化珪素半導体装置。
  6. 　前記第１中間領域の前記第１小領域は、外側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  7. 　前記第２中間領域の前記第１小領域は、前記半導体基板と同じ不純物濃度を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  8. 　前記第２小領域は、内側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  9. 　前記半導体基板のおもて面に設けられ、前記第２導電型半導体領域、前記第１中間領域および前記第２中間領域を覆う表面保護膜をさらに備え、
    　前記表面保護膜の厚さは、前記表面保護膜の形成に用いる材料の１回の塗布工程で当該材料の粘度に基づいて形成可能な最大厚さ以上であることを特徴とする請求項１～８のいずれか一つに記載の炭化珪素半導体装置。
PCT/JP2017/021394 2016-07-15 2017-06-08 炭化珪素半導体装置 Ceased WO2018012159A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201780005511.4A CN108475704B (zh) 2016-07-15 2017-06-08 碳化硅半导体装置
JP2018527447A JP6610786B2 (ja) 2016-07-15 2017-06-08 炭化珪素半導体装置
US16/022,589 US10355090B2 (en) 2016-07-15 2018-06-28 Silicon carbide semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-140795 2016-07-15
JP2016140795 2016-07-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/022,589 Continuation US10355090B2 (en) 2016-07-15 2018-06-28 Silicon carbide semiconductor device

Publications (1)

Publication Number Publication Date
WO2018012159A1 true WO2018012159A1 (ja) 2018-01-18

Family

ID=60953082

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/021394 Ceased WO2018012159A1 (ja) 2016-07-15 2017-06-08 炭化珪素半導体装置

Country Status (4)

Country Link
US (1) US10355090B2 (ja)
JP (1) JP6610786B2 (ja)
CN (1) CN108475704B (ja)
WO (1) WO2018012159A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013136550A1 (ja) * 2012-03-16 2013-09-19 三菱電機株式会社 半導体装置およびその製造方法
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP5554415B2 (ja) * 2010-10-15 2014-07-23 三菱電機株式会社 半導体装置およびその製造方法
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置
WO2015033463A1 (ja) * 2013-09-09 2015-03-12 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車、ならびに鉄道車両
WO2016103814A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0661753A1 (en) * 1994-01-04 1995-07-05 Motorola, Inc. Semiconductor structure with field limiting ring and method for making
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP5741567B2 (ja) * 2009-07-31 2015-07-01 富士電機株式会社 半導体装置
CN102005467B (zh) * 2009-08-31 2012-07-04 比亚迪股份有限公司 功率半导体器件的场环终端及其制作方法
JP5509908B2 (ja) * 2010-02-19 2014-06-04 富士電機株式会社 半導体装置およびその製造方法
JP5676002B2 (ja) * 2011-09-28 2015-02-25 三菱電機株式会社 半導体装置
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP5600698B2 (ja) 2012-03-14 2014-10-01 株式会社 日立パワーデバイス ＳｉＣ素子搭載パワー半導体モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5554415B2 (ja) * 2010-10-15 2014-07-23 三菱電機株式会社 半導体装置およびその製造方法
WO2013136550A1 (ja) * 2012-03-16 2013-09-19 三菱電機株式会社 半導体装置およびその製造方法
WO2014045480A1 (ja) * 2012-09-21 2014-03-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
WO2014136344A1 (ja) * 2013-03-05 2014-09-12 株式会社日立パワーデバイス 半導体装置
WO2015033463A1 (ja) * 2013-09-09 2015-03-12 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車、ならびに鉄道車両
WO2016103814A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN108475704B (zh) 2021-10-22
JPWO2018012159A1 (ja) 2018-10-25
JP6610786B2 (ja) 2019-11-27
CN108475704A (zh) 2018-08-31
US20180308939A1 (en) 2018-10-25
US10355090B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
US10964809B2 (en) Semiconductor device and manufacturing process therefor
JP6654221B2 (ja) 絶縁ゲート型炭化珪素半導体装置及びその製造方法
US11552172B2 (en) Silicon carbide device with compensation layer and method of manufacturing
US9129851B2 (en) Semiconductor device
US7649223B2 (en) Semiconductor device having superjunction structure and method for manufacturing the same
TWI748199B (zh) 半導體裝置以及半導體裝置的製造方法
US9911816B2 (en) Semiconductive device and associated method of manufacture
US11728377B2 (en) Semiconductor device
KR101698357B1 (ko) 탄화 규소 반도체장치
JP2003273355A (ja) 半導体素子およびその製造方法
US9679989B2 (en) Insulated gate type switching device and method for manufacturing the same
JP2013191632A (ja) 半導体装置および半導体装置の製造方法
US10032866B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20190305089A1 (en) Semiconductor device
JP7288827B2 (ja) 半導体装置の製造方法
US20190181260A1 (en) Semiconductor device and method of manufacturing semiconductor device
WO2022107854A1 (ja) 炭化珪素半導体装置
JP2020174170A (ja) 超接合半導体装置および超接合半導体装置の製造方法
US12432989B2 (en) Semiconductor device and method for manufacturing the same
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
JP7067698B2 (ja) 半導体装置
CN115732558A (zh) 半导体器件及其制造方法
JP6610786B2 (ja) 炭化珪素半導体装置
WO2023119485A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018527447

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17827291

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17827291

Country of ref document: EP

Kind code of ref document: A1