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WO2018092007A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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Publication number
WO2018092007A1
WO2018092007A1 PCT/IB2017/057026 IB2017057026W WO2018092007A1 WO 2018092007 A1 WO2018092007 A1 WO 2018092007A1 IB 2017057026 W IB2017057026 W IB 2017057026W WO 2018092007 A1 WO2018092007 A1 WO 2018092007A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulator
conductor
oxide
transistor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB2017/057026
Other languages
English (en)
French (fr)
Inventor
山崎舜平
伊藤大吾
岡崎豊
石山貴久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2018092007A1 publication Critical patent/WO2018092007A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • the CPU is a collection of semiconductor elements each having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and having electrodes serving as connection terminals.
  • a semiconductor circuit such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and is used as one of various electronic device components.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has been attracting attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • a transistor using an oxide semiconductor has extremely small leakage current in a non-conduction state.
  • a low power consumption CPU using a characteristic that a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
  • Patent Document 2 For the purpose of improving the carrier mobility of a transistor, a technique for stacking oxide semiconductor layers having different electron affinities (or lower conduction band levels) is disclosed (see Patent Document 2 and Patent Document 3).
  • An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of retaining data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor having different electrical characteristics from the first transistor over an insulator covering the first transistor.
  • the first transistor preferably has a first threshold voltage
  • the second transistor preferably has a second threshold voltage.
  • semiconductor materials having different electron affinities for the semiconductor layer in which the channel of the first transistor is formed and the semiconductor layer in which the channel of the second transistor is formed.
  • Another embodiment of the present invention is a semiconductor device including a first transistor, a second transistor having different electrical characteristics from the first transistor, and a capacitor over an insulator that covers the first transistor. is there. At this time, the capacitor is preferably provided in the same layer as the second transistor.
  • the degree of freedom in circuit design can be increased.
  • the number of manufacturing steps of the semiconductor device may be significantly increased. A large increase in the number of manufacturing steps tends to induce a decrease in yield and may significantly reduce the productivity of semiconductor devices.
  • a part of a manufacturing process of a transistor and a manufacturing process of a capacitor are used in common, so that the number of manufacturing processes of the semiconductor device is not significantly increased, and thus different electric power is supplied to one semiconductor device.
  • a transistor having a characteristic and a capacitor can be provided.
  • an insulator is disposed in contact with the side surfaces of the gate electrode and the gate insulator.
  • the insulator be formed by an atomic layer deposition (ALD: Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • an insulator composed of a film with good coverage or a dense film can be obtained.
  • oxygen in the gate insulating film is prevented from diffusing to the outside, and impurities such as water or hydrogen are prevented from entering the gate insulating film. be able to.
  • One embodiment of the present invention includes a first transistor, a first insulator provided to cover the first transistor, and a second transistor over the first insulator.
  • the transistor includes a first conductor, a second insulator disposed on the first conductor, a first oxide disposed on the second insulator, and a first oxide.
  • a second oxide disposed on at least a portion of the upper surface of the first oxide, a third insulator disposed on the second oxide, and a second oxide disposed on the third insulator.
  • Arranged And a sixth insulator has, one of a source and a drain of the second transistor is a semiconductor device for electrically connecting the first conductor.
  • the gate of the second transistor be electrically connected to the first conductor.
  • a capacitor is provided over the first insulator, and the capacitor includes a fourth conductor, a fifth conductor, a fourth conductor, and a fifth conductor.
  • the second transistor includes a sixth conductor, a seventh conductor, and the sixth conductor and the seventh conductor electrically.
  • a third oxide to be connected; an eighth conductor; the fourth conductor is electrically connected to one of a source and a drain of the first transistor;
  • a seventh insulator is preferably provided between the conductors.
  • the fourth conductor, the sixth conductor, and the seventh conductor are made of the same material.
  • the fifth conductor and the eighth conductor are preferably made of the same material.
  • the first oxide and the second oxide each contain In, an element M (M is Al, Ga, Y, or Sn), and Zn.
  • the third oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn, and the third oxide, In, M, and
  • the composition of Zn may be equal to the composition of In, M, and Zn of one of the first oxide and the second oxide.
  • the third oxide includes In, an element M (M is Al, Ga, Y, or Sn), and Zn, and the third oxide, In, M, and
  • the composition of Zn may be different from any of the composition of In, M, and Zn of the first oxide and the composition of In, M, and Zn of the second oxide.
  • the fourth insulator preferably contains either aluminum oxide or hafnium oxide.
  • the fifth insulator preferably includes either aluminum oxide or hafnium oxide.
  • the sixth insulator preferably includes one or both of hydrogen and nitrogen.
  • a first oxide film and a second oxide film are sequentially formed over a first insulator, and the first oxide film and the second oxide film are formed in an island shape.
  • the first oxide and the second oxide are formed, and the first insulating film, the first conductive film, the second conductive film, and the second oxide are formed on the second oxide.
  • the first insulating film, the first conductive film, the second conductive film, and the second insulating film are processed to obtain a second insulator, a first conductor, Forming a second insulator and a third insulator, the first insulator, the first oxide, the second oxide, the second insulator, the first conductor, and the second conductor And forming a third insulating film so as to cover the third insulator, processing the third insulating film, the second insulator, the first conductor, the second conductor, and A fourth edge contacting the side of the third insulator;
  • a fifth insulator is formed so as to cover the first insulator, the first oxide, the second oxide, the fourth insulator, and the third insulator;
  • a sixth insulator is formed on the fifth insulator, a third conductive film is formed on the sixth insulator, and the third conductive film is processed to form at least a third conductor, a fourth conductor And the fifth conductor, the fourth conductor and
  • the third insulating film is preferably formed using an ALD method.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of retaining data for a long time can be provided.
  • a semiconductor device with high information writing speed can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9A to 9D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • 4A and 4B are a block diagram and a circuit diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 10A and 10B are a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, a circuit diagram, and a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, and a timing chart illustrating an operation example of the semiconductor device.
  • 1 is a block diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • 1 is a top view of a semiconductor wafer according to one embodiment of the present invention.
  • 10A and 10B are a flowchart and a perspective schematic diagram illustrating an example of a manufacturing process of an electronic component.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and the channel width shown in the top view of the transistor (Hereinafter also referred to as “apparent channel width”) may be different.
  • the effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when it is simply described as a channel width, it may indicate an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen.
  • silicon nitride oxide has a composition containing more nitrogen than oxygen.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees to 30 degrees.
  • Vertical means a state in which two straight lines are arranged at an angle of 80 degrees to 100 degrees. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees to 120 degrees.
  • a barrier film refers to a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing an OS FET or an OS transistor, it can be said to be a transistor including an oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 ⁇ m flowing through the transistor is 1 ⁇ 10 ⁇ 20 A or less at room temperature. 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • FIG. 1A and 1B are cross-sectional views of a semiconductor device having a transistor 1000 and a transistor 2000
  • FIG. 2 is a top view of the semiconductor device.
  • FIG. 1A is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 2, and is also a cross-sectional view in the channel length direction of the transistor 1000.
  • FIG. 1B is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. 2, and is also a cross-sectional view in the channel width direction of the transistor 1000.
  • some elements are omitted for clarity.
  • Transistor 1000 and transistor 2000 formed over a substrate have different configurations.
  • the transistor 2000 may have a smaller drain current (hereinafter referred to as Icut) when the gate voltage is 0 V than the transistor 1000.
  • Icut drain current
  • the transistor 2000 is used as a switching element so that the potential of the back gate of the transistor 1000 can be controlled. Accordingly, after the node connected to the back gate of the transistor 1000 is set to a desired potential, the transistor 2000 is turned off, whereby the charge of the node connected to the back gate of the transistor 1000 is prevented from being lost. it can.
  • the transistor 1000 includes an insulator 401 and an insulator 301 which are provided over a substrate (not shown), and the insulator 401 and the insulator 301 are embedded.
  • the top surface of the insulator 418 is preferably substantially coincident with the top surface of the insulator 419.
  • the insulator 409 is preferably provided so as to cover the insulator 419, the conductor 404, the insulator 418, and the oxide 406.
  • the oxide 406a and the oxide 406b may be collectively referred to as an oxide 406.
  • the conductor 404a and the conductor 404b may be collectively referred to as the conductor 404.
  • the transistor 1000 has a structure in which the conductor 404a and the conductor 404b are stacked, the present invention is not limited to this. For example, only the conductor 404b may be provided.
  • the transistor 1000 may have a structure in which the insulator 400 is provided over a substrate.
  • the insulator 432 may be disposed over the insulator 400.
  • the insulator 430 disposed on the insulator 432 and the insulator 430 are embedded.
  • the conductor 440 may be configured as described above.
  • the insulator 401 may be disposed over the insulator 430 and the insulator 301 may be disposed over the insulator 401.
  • a conductor 440a is formed in contact with the inner wall of the opening of the insulator 430, and a conductor 440b is further formed inside.
  • the heights of the upper surfaces of the conductors 440a and 440b and the height of the upper surface of the insulator 430 can be approximately the same.
  • the transistor 1000 has a structure in which the conductors 440a and 440b are stacked, the present invention is not limited to this. For example, only the conductor 440b may be provided.
  • the conductor 410 is preferably provided on and in contact with the conductor 440 so as to overlap with the oxide 406 and the conductor 404.
  • a conductor 410a is formed in contact with the inner walls of the openings of the insulator 401 and the insulator 301, and a conductor 410b is further formed inside.
  • the conductor 410a is preferably in contact with the conductor 440b.
  • the heights of the upper surfaces of the conductors 410a and 410b and the height of the upper surface of the insulator 301 can be approximately the same.
  • the transistor 1000 has a structure in which the conductor 410a and the conductor 410b are stacked, the present invention is not limited to this. For example, only the conductor 410b may be provided.
  • the conductor 404 can function as a top gate, and the conductor 410 can function as a back gate.
  • the threshold voltage of the transistor 1000 can be changed.
  • the threshold voltage of the transistor 1000 can be made higher than 0 V, the off-current can be reduced, and Icut can be made extremely small.
  • the conductor 440 extends in the channel width direction like the conductor 404, and functions as a wiring for applying a potential to the conductor 410, that is, the back gate.
  • an insulator 401 and a conductor 410 embedded in the insulator 301 are provided over the conductor 440 functioning as a wiring for the back gate, so that insulation is provided between the conductor 440 and the conductor 404.
  • the body 401, the insulator 301, and the like are provided, so that the parasitic capacitance between the conductor 440 and the conductor 404 can be reduced and the withstand voltage can be increased.
  • the switching speed of the transistor can be improved and a transistor having high frequency characteristics can be obtained. Further, by increasing the withstand voltage between the conductor 440 and the conductor 404, the reliability of the transistor 1000 can be improved. Therefore, it is preferable to increase the thickness of the insulator 401 and the insulator 301. Note that the extending direction of the conductor 440 is not limited thereto, and the conductor 440 may be extended in the channel length direction of the transistor 1000, for example.
  • the conductor 410a and the conductor 440a are preferably formed using a conductive material having a function of suppressing the transmission of impurities such as water or hydrogen (difficult to transmit).
  • a conductive material having a function of suppressing the transmission of impurities such as water or hydrogen (difficult to transmit).
  • impurities such as water or hydrogen (difficult to transmit).
  • tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used, and a single layer or a stacked layer may be used.
  • impurities such as hydrogen and water from the lower layer than the insulator 432 can be prevented from diffusing into the upper layer through the conductor 440 and the conductor 410.
  • the conductor 410a and the conductor 440a include a hydrogen atom, a hydrogen molecule, a water molecule, an oxygen atom, an oxygen molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, and the like), a copper atom, and the like. It is preferable to have a function of suppressing the permeation of at least one of these impurities or oxygen (for example, oxygen atom, oxygen molecule, etc.). The same applies to the case where a conductive material having a function of suppressing the permeation of impurities is described below. When the conductor 410a and the conductor 440a have a function of suppressing permeation of oxygen, the conductor 410b and the conductor 440b can be prevented from being oxidized and decreasing in conductivity.
  • the conductor 410b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 410b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 440b functions as a wiring, a conductor having higher conductivity than the conductor 410b is preferably used.
  • a conductor having higher conductivity than the conductor 410b is preferably used.
  • a conductive material mainly containing copper or aluminum can be used.
  • the conductor 440b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 441 may be provided in the same manner as the conductor 440.
  • the conductor 441 is provided in an opening formed in the insulator 400, the insulator 432, and the insulator 430.
  • a portion of the conductor 441 formed in the same layer as the insulator 430 functions as a wiring, and a portion of the conductor 441 formed in the same layer as the insulator 400 and the insulator 432 functions as a plug.
  • a conductor 441a is formed in contact with the inner wall of the opening, and a conductor 441b is further formed inside.
  • As the conductor 441a a conductor similar to the conductor 440a can be used.
  • the conductor 441b a conductor similar to the conductor 440b can be used.
  • the heights of the upper surfaces of the conductors 441a and 441b and the height of the upper surface of the insulator 430 can be approximately the same.
  • a conductor 441 By providing such a conductor 441, it can be connected to a wiring, a circuit element, a semiconductor element, or the like located below the insulator 400. Further, by providing similar wirings and plugs above the conductor 441, it is possible to connect to wirings, circuit elements, semiconductor elements, and the like located in the upper layer.
  • the insulator 432 and the insulator 401 can function as a barrier insulating film which prevents impurities such as water or hydrogen from entering the transistor from below.
  • the insulator 432 and the insulator 401 are preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen For example, aluminum oxide or the like is preferably used as the insulator 432, and silicon nitride or the like is preferably used as the insulator 401.
  • impurities such as hydrogen and water can be prevented from diffusing into layers above the insulator 432 and the insulator 401.
  • the insulator 432 and the insulator 401 include at least one of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It preferably has a function of suppressing transmission. The same applies to the case where an insulating material having a function of suppressing the permeation of impurities is described below.
  • the insulator 432 and the insulator 401 are preferably formed using an insulating material having a function of suppressing permeation of oxygen (for example, oxygen atoms or oxygen molecules). Thus, downward diffusion of oxygen contained in the insulator 402 and the like can be suppressed.
  • an insulating material having a function of suppressing permeation of oxygen for example, oxygen atoms or oxygen molecules.
  • the insulator 401 can be provided between the conductor 440 and the conductor 410 by stacking the conductor 410 over the conductor 440.
  • the metal can be prevented from diffusing into a layer above the insulator 401.
  • the insulator 303 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen, for example, aluminum oxide or hafnium oxide.
  • impurities such as hydrogen and water from a lower layer than the insulator 303 can be prevented from diffusing from the insulator 303 to an upper layer.
  • downward diffusion of oxygen contained in the insulator 402 and the like can be suppressed.
  • the concentration of impurities such as water, hydrogen, or nitrogen oxide in the insulator 402 is preferably reduced.
  • the amount of hydrogen desorbed from the insulator 402 is determined according to the temperature programmed desorption gas analysis method (TDS (Thermal Desorption Spectroscopy)) in the range of 50 ° C. to 500 ° C. It may be 2 ⁇ 10 15 molecules / cm 2 or less, preferably 1 ⁇ 10 15 molecules / cm 2 or less, more preferably 5 ⁇ 10 14 molecules / cm 2 or less in terms of the area of the body 402.
  • TDS Thermal Desorption Spectroscopy
  • the insulator 402 is preferably formed using an insulator from which oxygen is released by heating.
  • the insulator 412 can function as a first gate insulating film, and the insulator 302, the insulator 303, and the insulator 402 can function as a second gate insulating film.
  • the transistor 1000 has a structure in which the insulator 302, the insulator 303, and the insulator 402 are stacked, the present invention is not limited to this. For example, any two layers of the insulator 302, the insulator 303, and the insulator 402 may be stacked, or any one layer may be used.
  • the oxide 406 is stacked in the order of the oxide 406a and the oxide 406b.
  • the side surface of the oxide 406b is preferably included in the surface including the side surface of the oxide 406a.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • the metal oxide it is preferable to use one having an energy gap of 2 eV or more, preferably 2.5 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a wide energy gap.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the atomic ratio of the element M in the constituent element is preferably larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 406b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 406b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 406a.
  • the energy at the lower end of the conduction band of the oxide 406a may be higher than the energy at the lower end of the conduction band in the region where the energy at the lower end of the conduction band of the oxide 406b is low.
  • the electron affinity of the oxide 406a is preferably smaller than the electron affinity in a region where the energy at the lower end of the conduction band of the oxide 406b is low.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 406a and the oxide 406b is preferably reduced.
  • the oxide 406a and the oxide 406b have a common element other than oxygen (main component), a mixed layer with a low density of defect states can be formed.
  • the oxide 406b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 406a.
  • the main path of carriers is a narrow gap portion formed in the oxide 406b. Since the density of defect states at the interface between the oxide 406a and the oxide 406b can be reduced, influence on carrier conduction due to interface scattering is small, and a high on-state current can be obtained.
  • FIGS. 3A and 3B are enlarged views of the vicinity of the oxide 406 shown in FIG.
  • the oxide 406 includes a region 426a, a region 426b, and a region 426c.
  • the region 426a is sandwiched between the region 426b and the region 426c.
  • the region 426b and the region 426c are regions whose resistance is reduced by the formation of the insulator 409, and are regions having higher conductivity than the region 426a.
  • the region 426b and the region 426c are added with an impurity element such as hydrogen or nitrogen included in the deposition atmosphere of the insulator 409.
  • oxygen vacancies are formed by the added impurity element around the region in contact with the insulator 409 of the oxide 406, and the impurity element enters (that is, is trapped) into the oxygen vacancies, whereby the carrier density is increased. Higher and lower resistance.
  • the concentration of at least one of hydrogen and nitrogen is higher in the region 426b and the region 426c than in the region 426a.
  • the concentration of hydrogen or nitrogen may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • SIMS secondary ion mass spectrometry
  • the concentration of hydrogen or nitrogen in the region 426a the distance from the vicinity of the center of the region overlapping the insulator 412 of the oxide 406b (for example, the distance from both side surfaces in the channel length direction of the insulator 412 of the oxide 406b) is approximately equal.
  • the concentration of hydrogen or nitrogen in (part) may be measured.
  • the resistance of the regions 426b and 426c is reduced by adding an element that forms oxygen vacancies or an element that is captured by oxygen vacancies.
  • elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the region 426b and the region 426c may include one or more of the above elements.
  • the atomic ratio of In to the element M is preferably approximately the same as the atomic ratio of In to the element M in the oxide 406b.
  • the atomic ratio of In to the element M in the regions 426b and 426c is preferably larger than the atomic ratio of In to the element M in the region 426a.
  • the oxide 406 can have high carrier mobility and low resistance by increasing the content of indium. With such a structure, in the manufacturing process of the transistor 1000, even in the case where the thickness of the oxide 406b is reduced and the electric resistance of the oxide 406b is increased, the oxide 406a is formed in the region 426b and the region 426c. The resistance is sufficiently low, and the region 426b and the region 426c of the oxide 406 can function as a source region and a drain region.
  • the region 426b and the region 426c are formed in a region in contact with at least the insulator 409 of the oxide 406.
  • the region 426b of the oxide 406b can function as one of a source region and a drain region
  • the region 426c of the oxide 406b can function as the other of the source region and the drain region.
  • the region 426a of the oxide 406b can function as a channel formation region.
  • the region 426a, the region 426b, and the region 426c are formed in the oxide 406a and the oxide 406b, but the present invention is not limited thereto. For example, these regions may be formed in at least the oxide 406b.
  • the boundary between the region 426a and the region 426b and the boundary between the region 426a and the region 426c are displayed substantially perpendicular to the top surface of the oxide 406.
  • the present embodiment is not limited to this.
  • the region 426b and the region 426c may protrude to the conductor 404 side near the surface of the oxide 406b and recede to the conductor 451a side or the conductor 451b side near the lower surface of the oxide 406a.
  • the region 426b and the region 426c are formed in a region where the region in contact with the insulator 409 of the oxide 406 overlaps with the vicinity of both ends of the insulator 418 and the insulator 412. It is preferred that At this time, a portion of the region 426b and the region 426c overlapping with the conductor 404 functions as a so-called overlap region (also referred to as a Lov region). With the structure having the Lov region, a high-resistance region is not formed between the channel formation region of the oxide 406 and the source and drain regions, so that the on-state current and mobility of the transistor can be increased.
  • the semiconductor device described in this embodiment is not limited to this.
  • the region 426b and the region 426c may be formed in a region overlapping with the insulator 409 and the insulator 418 of the oxide 406.
  • the structure illustrated in FIG. 3B is a structure in which the width of the conductor 404 in the channel length direction is substantially equal to the width of the region 426a.
  • a high-resistance region is not formed between the source region and the drain region, so that the on-state current of the transistor can be increased.
  • an unnecessary capacitor can be prevented from being formed because the source region, the drain region, and the gate do not overlap with each other in the channel length direction.
  • the insulator 412 is preferably disposed in contact with the upper surface of the oxide 406b.
  • the insulator 412 is preferably formed using an insulator from which oxygen is released by heating. By providing such an insulator 412 in contact with the top surface of the oxide 406b, oxygen can be effectively supplied to the region 426a of the oxide 406b.
  • the concentration of impurities such as water or hydrogen in the insulator 412 is preferably reduced.
  • the thickness of the insulator 412 is preferably greater than or equal to 1 nm and less than or equal to 20 nm, and may be, for example, about 1 nm.
  • the insulator 412 preferably contains oxygen.
  • the amount of desorption of oxygen molecules per area of the insulator 412 is within the range of the surface temperature of 100 ° C. to 700 ° C. or 100 ° C. to 500 ° C. 1 ⁇ 10 14 molecules / cm 2 or more, preferably 2 ⁇ 10 14 molecules / cm 2 or more, more preferably 4 ⁇ 10 14 molecules / cm 2 or more.
  • the insulator 412, the conductor 404, and the insulator 419 have a region overlapping with the oxide 406b.
  • the side surfaces of the insulator 412, the conductor 404a, the conductor 404b, and the insulator 419 are preferably substantially aligned with each other when viewed from the top surface of the transistor 1000.
  • a conductive oxide As the conductor 404a, a metal oxide that can be used as the oxide 406a or the oxide 406b can be used.
  • oxygen can be added to the insulator 412 and oxygen can be supplied to the oxide 406b. Accordingly, oxygen vacancies in the region 426a of the oxide 406 can be reduced.
  • the conductor 404b for example, a metal such as tungsten can be used.
  • a conductor that can improve conductivity of the conductor 404a by adding an impurity such as nitrogen to the conductor 404a may be used as the conductor 404b.
  • the conductor 404b is preferably formed using titanium nitride or the like.
  • the conductor 404b may have a structure in which a metal nitride such as titanium nitride and a metal such as tungsten are stacked thereover.
  • the conductor 404 having a gate electrode function is provided so as to cover the upper surface in the vicinity of the region 426a of the oxide 406b and the side surface in the channel width direction with the insulator 412 interposed therebetween. Therefore, the upper surface of the oxide 406b in the vicinity of the region 426a and the side surface in the channel width direction can be electrically surrounded by the electric field of the conductor 404 functioning as a gate electrode.
  • a structure of a transistor that electrically surrounds a channel formation region with an electric field of the conductor 404 is referred to as a surrounded channel (s-channel) structure.
  • a channel can be formed on the top surface in the vicinity of the region 426a and the side surface in the channel width direction of the oxide 406b, so that a large current can flow between the source and the drain, and the current during conduction (on current) is increased. can do.
  • the upper surface of the oxide 406b in the vicinity of the region 426a and the side surface in the channel width direction are surrounded by the electric field of the conductor 404, leakage current (off-state current) during non-conduction can be reduced.
  • an insulator 419 is disposed over the conductor 404b.
  • the side surfaces of the insulator 412, the conductor 404a, the conductor 404b, and the insulator 419 are preferably substantially aligned with each other when viewed from the top surface of the transistor 1000.
  • the insulator 419 is preferably formed using an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • the insulator 419 can be formed with a thickness of about 1 nm to 20 nm, preferably about 5 nm to 10 nm.
  • the insulator 419 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen, for example, aluminum oxide or hafnium oxide.
  • the insulator 418 is provided in contact with the side surfaces of the insulator 412, the conductor 404, and the insulator 419.
  • the top surface of the insulator 418 is preferably substantially coincident with the top surface of the insulator 419.
  • the insulator 418 is preferably formed using an ALD method. Accordingly, the insulator 418 can be formed with a thickness of about 1 nm to 20 nm, preferably about 1 nm to 3 nm, for example, 1 nm.
  • the insulator 418 is preferably formed using an insulating material having a function of suppressing transmission of impurities such as water or hydrogen and oxygen, such as aluminum oxide or hafnium oxide. It is preferable to use it. Thereby, oxygen in the insulator 412 can be prevented from diffusing outside. In addition, entry of impurities such as hydrogen and water into the oxide 406 from an end portion of the insulator 412 can be suppressed.
  • an upper surface and a side surface of the conductor 404 and a side surface of the insulator 412 can be formed using an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. Can be covered. Accordingly, impurities such as water or hydrogen can be prevented from entering the oxide 406 through the conductor 404 and the insulator 412.
  • the insulator 418 functions as a side barrier that protects the side surfaces of the gate electrode and the gate insulating film
  • the insulator 419 functions as a top barrier that protects the upper surface of the gate electrode.
  • the region 426b and the region 426c of the oxide 406 are formed using the impurity element added in the formation of the insulator 409.
  • an impurity element contained in the source region or the drain region may diffuse and the source region and the drain region may be electrically connected.
  • impurities such as hydrogen and water are prevented from entering the insulator 412 and the conductor 404, and Since oxygen in the insulator 412 can be prevented from diffusing to the outside, the source region and the drain region can be prevented from being always electrically connected.
  • the distance between the regions in contact with the insulator 409 of the oxide 406 can be increased; thus, the source region and the drain region are electrically connected to each other. Electrical conduction can be prevented.
  • the film thickness is made to be approximately equal to or smaller than the miniaturized channel length, the distance between the source region and the drain region is increased more than necessary, and the resistance is increased. I can make a mistake.
  • the insulator 418 is formed using an ALD method, and then anisotropically etched, so that the insulating film 418 is in contact with the side surfaces of the insulator 412, the conductor 404, and the insulator 419. It is preferable to leave it as it is. Accordingly, the thin insulator 418 can be easily formed as described above. At this time, by providing the insulator 419 over the conductor 404, the insulator 412 and the conductor 404 of the insulator 418 can be removed even if the insulator 419 is partially removed by the anisotropic etching. The portion in contact with can be sufficiently left.
  • the insulator 418 and / or the insulator 419 may contain an impurity such as carbon.
  • the insulator 418 and / or the insulator 419 and the insulator 432 are formed using aluminum oxide.
  • the insulator 418 and / or the insulator 419 may include more impurities such as carbon than the insulator 432.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the insulator 409 is provided to cover the insulator 419, the insulator 418, the oxide 406, and the insulator 402.
  • the insulator 409 is provided in contact with the top surfaces of the insulator 419 and the insulator 418 and in contact with a side surface of the insulator 418.
  • the insulator 409 is formed by adding an impurity such as hydrogen or nitrogen to the oxide 406 to form the region 426b and the region 426c. Therefore, the insulator 409 preferably includes at least one of hydrogen and nitrogen.
  • the insulator 409 is preferably provided in contact with the side surface of the oxide 406b and the side surface of the oxide 406a in addition to the top surface of the oxide 406b. Accordingly, in the region 426b and the region 426c, resistance can be reduced to the side surface of the oxide 406a and the side surface of the oxide 406b.
  • the insulator 409 is preferably formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • the insulator 409 is preferably formed using silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like.
  • oxygen can penetrate through the insulator 409 and oxygen can be supplied to oxygen vacancies in the regions 426b and 426c, so that the carrier density can be prevented from decreasing.
  • impurities such as water or hydrogen can permeate through the insulator 409 and the region 426b and the region 426c can be prevented from being excessively expanded toward the region 426a.
  • the insulator 415 preferably has reduced concentration of impurities such as water or hydrogen in the film. Note that an insulator similar to the insulator 432 may be provided over the insulator 415.
  • a conductor 451a and a conductor 451b are disposed in openings formed in the insulator 415 and the insulator 409.
  • the conductors 451a and 451b are preferably provided to face each other with the conductor 404 interposed therebetween. Note that the heights of the upper surfaces of the conductors 451a and 451b can be approximately the same.
  • a conductor 451a is formed in contact with the inner walls of the openings of the insulator 415 and the insulator 409.
  • a region 426b of the oxide 406 is located at least at a part of the bottom of the opening, and the conductor 451a is in contact with the region 426b.
  • a conductor 451b is formed in contact with the inner walls of the openings of the insulator 415 and the insulator 409.
  • a region 426c of the oxide 406 is located at least at a part of the bottom of the opening, and the conductor 451b is in contact with the region 426c.
  • the conductive material 451a and the conductive material 451b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductors 451a and 451b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 451a is in contact with the region 426b functioning as one of the source region and the drain region of the transistor 1000, and the conductor 451b is in contact with the region 426c functioning as the other of the source region and the drain region of the transistor 1000. Therefore, the conductor 451a can function as one of a source electrode and a drain electrode, and the conductor 451b can function as the other of the source electrode and the drain electrode. Since the region 426b and the region 426c have low resistance, the contact resistance between the conductor 451a and the region 426b and the contact resistance between the conductor 451b and the region 426c can be reduced, so that the on-state current of the transistor 1000 can be increased.
  • FIG. 4A shows a cross-sectional view of the conductor 451a, the structure of the conductor 451b is also the same.
  • the conductor 451a (conductor 451b) is preferably in contact with at least the top surface of the oxide 406 and further in contact with the side surface of the oxide 406.
  • the conductor 451a (conductor 451b) is preferably in contact with the A5 side surface and / or the A6 side surface of the oxide 406 in the channel width direction.
  • the conductor 451a (conductor 451b) may be in contact with the side surface of the oxide 406 on the A1 side (A2 side) in the channel length direction.
  • the conductor 451a (conductor 451b) is in contact with the side surface of the oxide 406 in addition to the top surface of the oxide 406, whereby the contact portion between the conductor 451a (conductor 451b) and the oxide 406 is contacted.
  • the contact area of the contact portion can be increased, and the contact resistance between the conductor 451a (conductor 451b) and the oxide 406 can be reduced.
  • the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
  • the conductor 451a (conductor 451b) is in contact with the oxide 406a and the oxide 406b.
  • the conductor provided in the openings of the insulator 415 and the insulator 409 is only the conductor 451a or the conductor 451b; however, this embodiment is not limited to this.
  • the conductor 450 may be formed in contact with the inner walls of the openings of the insulator 415 and the insulator 409, and the conductor 451a or the conductor 451b may be further formed inside. .
  • the conductor 451a or the conductor 451b is electrically connected to the region 426b or the region 426c through the conductor 450.
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen is preferably used, and a single layer or a stacked layer may be used. Accordingly, impurities such as hydrogen and water from an upper layer than the insulator 415 can be prevented from entering the oxide 406 through the conductor 451a and the conductor 451b.
  • the conductor 452a is disposed in contact with the upper surface of the conductor 451a and the conductor 452b is disposed in contact with the upper surface of the conductor 451b.
  • the conductor 452a and the conductor 452b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 452a and the conductor 452b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 452a and the conductor 452b may be formed so as to be embedded in openings provided in an insulator, like the conductor 440 and the like.
  • transistor 2000 Next, the transistor 2000 having electrical characteristics different from those of the transistor 1000 is described.
  • the transistor 2000 is disposed in contact with the conductor 552a, the conductor 552b, and the top and side surfaces of the conductor 552a and the conductor 552b which are disposed over the insulator 415.
  • the oxide 506, the conductor 552 a, the conductor 552 b, and the insulator 411 disposed so as to cover the oxide 506, and the conductor 554 disposed over the insulator 411 are included.
  • the insulator 411 is disposed so as to also cover the conductor 452a and the conductor 452b.
  • the conductor 552a and the conductor 552b included in the transistor 2000 can be formed in the same step as the conductor 452a and the conductor 452b.
  • the oxide 506 has a structure wider in the channel width direction than the conductors 552a and 552b; however, this embodiment is not limited thereto.
  • the oxide 506 may have a structure narrower in the channel width direction than the conductors 552a and 552b, or may have the same width as the conductors 552a and 552b.
  • the transistor 2000 may have a structure in which part of the oxide 506 is covered with a conductor 552 a and a conductor 552 b, a so-called top contact structure.
  • the conductor 552a and the conductor 552b are provided to face each other with the oxide 506 provided therebetween, and can function as either a source region or a drain region of the transistor 2000.
  • a region of the oxide 506 between the conductor 552a and the conductor 552b functions as a channel formation region.
  • the distance between the conductor 552a and the conductor 552b is preferably increased.
  • the distance between the conductor 404 of the transistor 1000 in the channel length direction is preferably larger. Thus, off-state current of the transistor 2000 can be reduced.
  • a metal oxide that can be used for the oxide 406a or the oxide 406b of the transistor 1000 can be used.
  • the oxide 506 is preferably an oxide 506 which has different electric characteristics from the oxide 406b when used in a transistor. Therefore, for example, in the oxide 506 and the oxide 406b, the oxide material, the content ratio of elements included in the oxide, the film thickness of the oxide, or the width or length of the channel formation region formed in the oxide It is preferable that any one of them is different.
  • a metal oxide that can be used for the oxide 406a is used for the oxide 506 is described below.
  • the oxide 506 it is preferable to use a metal oxide having a relatively high insulating property and an atomic ratio shown by region C in FIG.
  • the atomic ratio of the element M in the constituent element in the oxide 506 is larger than the atomic ratio of the element M in the constituent element in the oxide 406b. can do.
  • the atomic ratio of the element M to In can be larger than the atomic ratio of the element M to In in the oxide 406b. Accordingly, the threshold voltage of the transistor 2000 can be made higher than 0 V, the off current can be reduced, and Icut can be made extremely small.
  • the oxide 506 a metal oxide that can be used for the oxide 406b may be used.
  • the electrical characteristics of the transistor 2000 can be controlled by adjusting the thickness of the oxide 506, the channel length of the transistor 2000, or the like. That is, by optimizing the thickness of the oxide 506, the channel length of the transistor 2000, and the like, the off-state current of the transistor 2000 can be reduced and Icut can be significantly reduced as compared with the transistor 1000.
  • the transistor 1000 can have higher carrier mobility and higher on-state current than the transistor 2000.
  • the oxide 506 functioning as a channel formation region of the transistor 2000 preferably has reduced oxygen vacancies and impurities such as hydrogen or water. Accordingly, the threshold voltage of the transistor 2000 can be made higher than 0 V, the off current can be reduced, and Icut can be made extremely small.
  • the threshold voltage of the transistor 2000 including the oxide 506 is preferably higher than that of the transistor 1000 in which a negative potential is not applied to the back gate.
  • a metal oxide having an atomic ratio shown by region A in FIG. 12A is used as the oxide 406b of the transistor 1000.
  • the oxide 506 of the transistor 2000 a metal oxide having an atomic ratio represented by the region C in FIG.
  • the length of the conductor 554 of the transistor 2000 in the A1-A2 direction is preferably longer than the length of the conductor 404 of the transistor 1000 in the A1-A2 direction. Accordingly, the channel length of the transistor 2000 can be made longer than the channel length of the transistor 1000, so that the threshold voltage of the transistor 2000 can be made larger than the threshold voltage of the transistor 1000 in which a negative potential is not applied to the back gate. it can.
  • the thickness of the oxide 506 in the channel formation region of the transistor 2000 can be smaller than the thickness of the oxide 406 in the channel formation region of the transistor 1000.
  • the threshold voltage of the transistor 2000 can be higher than the threshold voltage of the transistor 1000 in which a negative potential is not applied to the back gate.
  • the insulator 411 functions as a gate insulating film of the transistor 2000, and the conductor 554 functions as a gate electrode of the transistor 2000.
  • the capacitor 1500 may be provided over the transistor 1000 and the transistor 2000.
  • the capacitor 1500 is formed using the conductor 452b electrically connected to the transistor 1000 is described.
  • the insulator 411 that covers the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b for example, aluminum oxide or silicon oxynitride may be used in a single layer or a stacked layer.
  • the conductor 454 is preferably provided over the insulator 411 so that at least part of it overlaps with the conductor 452b.
  • the conductor 454 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component, like the conductor 452b.
  • the conductor 454 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material. Note that the conductor 454 may be formed so as to be embedded in an opening provided in an insulator, like the conductor 440 and the like.
  • the conductor 452b functions as one of the electrodes of the capacitor 1500, and the conductor 454 functions as the other of the electrodes of the capacitor 1500.
  • the insulator 411 functions as a dielectric of the capacitor 1500.
  • the insulator 420 is preferably provided over the insulator 411, the conductor 454, and the conductor 554.
  • an insulator that can be used for the insulator 415 may be used.
  • an insulator 421 and an insulator 422 are provided so as to cover the insulator 411, the conductor 454, and the conductor 554, and then over the insulator 422.
  • An insulator 420 may be provided.
  • a material similar to that of the insulator 303, the insulator 401, and the insulator 432 can be used.
  • the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b can be formed by processing one conductive film.
  • the conductor 454 and the conductor 554 can be formed by processing one conductor.
  • the insulator 411 can be used as a common insulator for the gate insulating film of the transistor 2000 and the dielectric of the capacitor 1500. Therefore, a common process can be used in manufacturing the transistor 2000 and the capacitor 1500, and the number of processes is not significantly increased.
  • FIG. 13A illustrates an equivalent circuit diagram illustrating an example of a connection relation of the transistor 1000, the transistor 2000, and the capacitor 1500 in the semiconductor device described in this embodiment.
  • FIG. 13B illustrates a cross-sectional view in which the wiring 1601 to the wiring 1604 illustrated in FIG. 13A correspond to FIG. 1A.
  • the transistor 1000 is electrically connected to the wiring 1601, the source and the drain are the wiring 1602, and the other of the source and the drain is electrically connected to one of the electrodes of the capacitor 1500. Connected. In addition, the other electrode of the capacitor 1500 is electrically connected to the wiring 1603. In addition, the drain of the transistor 2000 is electrically connected to the wiring 1604. In addition, as illustrated in FIG. 13B, the back gate of the transistor 1000 and the source and gate of the transistor 2000 are electrically connected to each other through a wiring 1605, a wiring 1606, and a wiring 1607.
  • an insulator 430 disposed over the insulator 432, and a conductor 540 disposed so as to be embedded in the insulator 430 The insulator 401 and the insulator 301, and the conductor 510 arranged so as to be embedded in the insulator 401 and the insulator 301 are preferably used.
  • a conductor 510a is formed in contact with the inner walls of the openings of the insulator 401 and the insulator 301, and a conductor 510b is formed further inside.
  • the conductor 540 is in contact with the inner wall of the opening of the insulator 430, a conductor 540a is formed, and a conductor 540b is further formed inside.
  • the conductor 540 (the conductor 540a and the conductor 540b) corresponds to the conductor 440 (the conductor 440a and the conductor 440b), can be formed using a similar material, and has a structure of the conductor 440. You can visit.
  • the conductor 540 is preferably electrically connected to the conductor 440.
  • a conductor 551 is disposed in an opening formed in the insulator 415, the insulator 409, the insulator 402, the insulator 303, and the insulator 302.
  • the conductor 551 is preferably provided so as to electrically connect the conductor 552a and the conductor 510.
  • the conductor 552a functioning as one of the source and the drain of the transistor 2000 serves as the back gate of the transistor 1000 through the conductor 551, the conductor 510, the conductor 540, and the conductor 440. It is electrically connected to a functioning conductor 410.
  • the conductor 551 corresponds to the conductor 451a and the conductor 451b, can be formed using a similar material, and the structures of the conductor 451a and the conductor 451b can be referred to.
  • the conductor 510 and the conductor 410 may be electrically connected, and the back gate of the transistor 1000 and the source of the transistor 2000 may be electrically connected.
  • the on state and the off state of the transistor 1000 can be controlled.
  • the transistor 1000 is turned on and a potential is applied to the wiring 1602
  • charge can be supplied to the capacitor 1500 through the transistor 1000.
  • a ground potential or the like is applied to the wiring 1603 and the transistor 1000 is turned off, the charge supplied to the capacitor 1500 can be held.
  • an arbitrary potential can be applied to the wiring 1603 depending on the function and application of the semiconductor device.
  • a negative potential to the wiring 1604 a negative potential is applied to the back gate of the transistor 1000 through the transistor 2000, the threshold voltage of the transistor 1000 is made higher than 0 V, and the off-state current is reduced. , Icut can be made very small.
  • the back gate voltage of the transistor 1000 can be controlled by the transistor 2000 by connecting the source of the transistor 2000 to the diode and the source of the transistor 2000 and the back gate of the transistor 1000.
  • the voltage between the gate and the source of the transistor 2000 becomes 0V. Since the Icut of the transistor 2000 is very small and the threshold voltage is larger than that of the transistor 1000, this configuration maintains the negative potential of the back gate of the transistor 1000 for a long time without supplying power to the transistor 2000. be able to.
  • Icut of the transistor 1000 can be extremely reduced without supplying power to the transistor 1000. That is, electric charge can be held in the capacitor 1500 for a long time without supplying power to the transistor 1000 and the transistor 2000.
  • a semiconductor device as a memory element, long-term memory retention can be performed without power supply. Therefore, a memory device that has a low refresh operation frequency or does not require a refresh operation can be provided.
  • connection relation between the transistor 1000, the transistor 2000, and the capacitor 1500 is not limited to that illustrated in FIGS.
  • the connection relationship can be changed as appropriate according to the required circuit configuration.
  • an insulator substrate As a substrate over which the transistor 1000 and the transistor 2000 are formed, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a single semiconductor substrate such as silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • the insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the electrical characteristics of the transistor can be stabilized by surrounding the transistor with an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used as the insulator 303, the insulator 401, the insulator 432, the insulator 421, and the insulator 422.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • the insulator 303, the insulator 401, and the insulator 432 include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide.
  • Metal oxide, silicon nitride oxide, silicon nitride, or the like may be used.
  • the insulator 303, the insulator 401, and the insulator 432 preferably include aluminum oxide, hafnium oxide, or the like.
  • Examples of the insulator 400, the insulator 430, the insulator 301, the insulator 302, the insulator 402, the insulator 412, and the insulator 411 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, and phosphorus.
  • An insulator containing chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • silicon oxide, silicon oxynitride, silicon nitride, aluminum oxide, or hafnium oxide can be used. It is preferable to have.
  • the insulator 302, the insulator 303, the insulator 402, the insulator 412, and / or the insulator 411 preferably includes an insulator having a high relative dielectric constant.
  • the insulator 302, the insulator 303, the insulator 402, the insulator 412, and / or the insulator 411 includes gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, and an oxynitride containing aluminum and hafnium. It is preferable to include an oxide, an oxide including silicon and hafnium, an oxynitride including silicon and hafnium, or a nitride including silicon and hafnium.
  • the insulator 302, the insulator 303, the insulator 402, the insulator 412, and / or the insulator 411 may have a stacked structure of silicon oxide or silicon oxynitride and an insulator with a high relative dielectric constant.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having high thermal stability and high relative dielectric constant can be obtained by combining with an insulator having high relative dielectric constant.
  • the insulator 402 and the insulator 412 have a structure in which aluminum oxide, gallium oxide, or hafnium oxide is in contact with the oxide 406, silicon contained in silicon oxide or silicon oxynitride is mixed into the oxide 406.
  • the insulator 402 and the insulator 412 can be suppressed.
  • silicon oxide or silicon oxynitride in contact with the oxide 406 aluminum oxide, gallium oxide, or hafnium oxide, and silicon oxide or silicon oxynitride can be used.
  • a trap center may be formed at the interface. In some cases, the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • the insulator 400, the insulator 430, the insulator 301, the insulator 415, and the insulator 420 include an insulator having a low relative dielectric constant.
  • the insulator 400, the insulator 430, the insulator 301, the insulator 415, and the insulator 420 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, and oxide to which carbon is added. It is preferable to have silicon, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, a resin, or the like.
  • the insulator 400, the insulator 430, the insulator 301, the insulator 415, and the insulator 420 can be formed using silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, or carbon-added oxide. It is preferable to have a stacked structure of silicon oxide to which silicon, carbon, and nitrogen are added or silicon oxide having pores and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used.
  • the insulator 418 and the insulator 419 include metal oxides such as aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide; Silicon or silicon nitride may be used.
  • Conductor 404a, Conductor 404b, Conductor 410a, Conductor 410b, Conductor 510a, Conductor 510b, Conductor 440a, Conductor 440b, Conductor 540a, Conductor 540b, Conductor 441a, Conductor 441b, Conductor 450, conductor 451a, conductor 451b, conductor 551, conductor 452a, conductor 452b, conductor 552a, conductor 552b, conductor 454, and conductor 554 include aluminum, chromium, copper, silver, gold
  • a material containing one or more metal elements selected from platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or si
  • a metal element and oxygen contained in a metal oxide that can be used for the oxide 406 are used.
  • a conductive material may be used.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • hydrogen contained in the oxide 406 can be captured by using such a material.
  • hydrogen mixed from an external insulator or the like may be captured.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used as a gate electrode is preferably used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • oxide 406 and the oxide 506 are described below.
  • a metal oxide functioning as an oxide semiconductor hereinafter also referred to as an oxide semiconductor
  • an oxide semiconductor a metal oxide functioning as an oxide semiconductor
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor is InMZnO containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the metal oxide includes indium, element M, and zinc.
  • the terms of the atomic ratio of indium, element M, and zinc of the metal oxide are [In], [M], and [Zn].
  • the atoms of indium, element M, and zinc included in the metal oxide that can be used for the oxide 406a and the oxide 406b are described below with reference to FIGS. 12A, 12B, and 12C. A preferable range of the number ratio will be described. Note that FIG. 12A, FIG. 12B, and FIG. 12C do not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc of the metal oxide are [In], [M], and [Zn].
  • [In]: [M]: [Zn] (1 + ⁇ ): (1- ⁇ ): number of atoms of 4
  • a line to be a ratio and a line to have an atomic ratio of [In]: [M]: [Zn] (1 + ⁇ ) :( 1 ⁇ ): 5.
  • multiple phases may coexist in the metal oxide (two-phase coexistence, three-phase coexistence, etc.).
  • two phases of a spinel crystal structure and a layered crystal structure tend to coexist.
  • two phases of a bixbite type crystal structure and a layered crystal structure tend to coexist.
  • a crystal grain boundary may be formed between different crystal structures.
  • 12A shows an example of a preferable range of the atomic ratio of indium, element M, and zinc included in the metal oxide.
  • the metal oxide can increase the carrier mobility (electron mobility) of the metal oxide by increasing the content of indium. Therefore, a metal oxide having a high indium content has higher carrier mobility than a metal oxide having a low indium content.
  • the metal oxide used for the oxide 406b preferably has a high carrier mobility and an atomic ratio shown by region A in FIG.
  • the metal oxide used for the oxide 406a preferably has a relatively high insulating property and an atomic ratio shown in a region C in FIG.
  • the metal oxide used for the oxide 506 may be a metal oxide that can be used for the oxide 406a or a metal oxide that can be used for the oxide 406b.
  • region B shown in FIG. 12B an excellent metal oxide with high carrier mobility and high reliability can be obtained in region A.
  • the atomic ratio of the metal oxide film to be formed includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in the sputtering target.
  • the properties of metal oxides are not uniquely determined by the atomic ratio. Even if the atomic ratio is the same, the properties of the metal oxide may differ depending on the formation conditions. For example, when a metal oxide film is formed using a sputtering apparatus, a film having an atomic ratio that deviates from the atomic ratio of the target is formed. Further, depending on the substrate temperature during film formation, [Zn] of the film may be smaller than [Zn] of the target. Therefore, the illustrated region is a region that exhibits an atomic ratio in which the metal oxide tends to have specific characteristics, and the boundaries of the regions A to C are not strict.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is an electron serving as carriers. It is a function that does not flow.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel region of a transistor, high current driving capability, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Conceivable.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the transistor preferably has a low carrier density in the region 426a of the oxide 406b.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density in the region 426a of the oxide 406b is less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ It may be 9 / cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low defect level density and thus may have a low trap level density.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon (concentration obtained by SIMS) in the region 426a of the oxide 406b is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the region 426a of the oxide 406b.
  • the concentration of alkali metal or alkaline earth metal in the region 426a of the oxide 406b obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. To do.
  • the nitrogen concentration in the region 426a of the oxide 406b is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably Is 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor in which a large amount of hydrogen is contained in the region 426a of the oxide 406b is likely to be normally on. Therefore, hydrogen in the region 426a of the oxide 406b is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIGS. 5 to 11 a method for manufacturing a semiconductor device including the transistor 1000 and the transistor 2000 according to the present invention will be described with reference to FIGS. 5 to 11, (A) and (C) in each drawing are cross-sectional views corresponding to the portion indicated by the one-dot chain line in A ⁇ b> 1-A ⁇ b> 2 in FIG. 2. Moreover, (B) and (D) of each figure are sectional views corresponding to the part indicated by the one-dot chain line of A3-A4 in FIG.
  • a substrate (not shown) is prepared, and an insulator 400 is formed on the substrate.
  • the insulator 400 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, or an ALD method. Etc. can be used.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to the object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • silicon oxynitride is formed as the insulator 400 by a CVD method.
  • an insulator 430 is formed over the insulator 432.
  • the insulator 430 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 430 by a CVD method.
  • a groove reaching the insulator 432 and a groove penetrating the insulator 430, the insulator 432, and the insulator 400 are formed in the insulator 430.
  • the groove includes, for example, a hole and an opening.
  • a groove is formed in the insulator 430 by using a dual damascene method, and a hole or an opening is formed in the insulator 432 and the insulator 400.
  • the groove may be formed by wet etching, but dry etching is preferable for fine processing.
  • the insulator 432 is preferably an insulator that functions as an etching stopper film when the insulator 430 is etched to form a groove.
  • a silicon oxide film is used for the insulator 430 for forming the groove
  • a silicon nitride film, an aluminum oxide film, or a hafnium oxide film is preferably used as the insulator 432.
  • a conductor 440a and a conductive film to be the conductor 441a are formed.
  • the conductor 440a and the conductive film to be the conductor 441a preferably include a conductor having a function of suppressing permeation of oxygen.
  • tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductor to be the conductor 440 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method.
  • a metal nitride as the conductor 440a and the conductor 441a, even if a metal that easily diffuses such as copper in the conductor 440b and the conductor 441b described later is used, the metal is not limited to the conductor 440a, and It is possible to prevent diffusion from the conductor 441a.
  • a conductive film to be a conductor 440b and a conductor 441b is formed over the conductive film to be the conductor 440a and the conductor 441a, respectively.
  • the conductor 440b and the conductive film to be the conductor 441b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as copper is formed as the conductive film to be the conductor 440b and the conductor 441b.
  • the conductive film to be the conductor 440a and the conductor 441a and the portion above the insulator 430 of the conductive film to be the conductor 440b and the conductor 441b are removed.
  • a conductor 440 including conductors 440a and 440b having a flat upper surface and a conductor 441 including conductors 441a and 441b are formed by leaving the conductor only in the groove. (See FIGS. 5A and 5B.)
  • a conductor 441 is formed in the groove of the insulator 430 formed using the dual damascene method and the openings of the insulator 432 and the insulator 400.
  • the insulator 401 is formed over the conductor 440, the conductor 441, and the insulator 430.
  • the insulator 401 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is formed as the insulator 401 by a CVD method.
  • the metal is an insulator. Diffusion to a layer above 401 can be prevented.
  • an insulator 301 is formed over the insulator 401.
  • the insulator 301 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed as the insulator 301 by a CVD method.
  • a groove reaching the conductor 440 is formed in the insulator 401 and the insulator 301.
  • the groove includes, for example, a hole and an opening.
  • the groove may be formed by wet etching, but dry etching is preferable for fine processing.
  • a conductive film to be the conductor 410a is formed.
  • the conductive film to be the conductor 410a desirably includes a material having a function of suppressing oxygen permeation.
  • a material having a function of suppressing oxygen permeation for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 410a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride is formed by a sputtering method as the conductive film to be the conductor 410a.
  • a conductive film to be the conductor 410b is formed over the conductive film to be the conductor 410a.
  • the conductive film to be the conductor 410b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride is formed by a CVD method as a conductive film to be the conductor 410b, and tungsten is formed by a CVD method on the titanium nitride.
  • the conductor 410 including the conductor 410a and the conductor 410b having flat top surfaces can be formed by leaving the conductive film only in the groove (see FIGS. 5A and 5B). .
  • the insulator 302 is formed over the insulator 301 and the conductor 410.
  • the insulator 302 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 303 is formed over the insulator 302.
  • the insulator 303 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator 402 is formed over the insulator 303.
  • the insulator 402 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. (See FIGS. 5A and 5B.)
  • the first heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the first heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
  • the first heat treatment may be performed in a reduced pressure state.
  • heat treatment is performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen. May be.
  • the first heat treatment impurities such as hydrogen and water contained in the insulator 402 can be removed.
  • plasma treatment containing oxygen may be performed in a reduced pressure state.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 402 by applying RF to the substrate side.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that the first heat treatment may not be performed.
  • the heat treatment can also be performed after the insulator 302 is formed, after the insulator 303 is formed, and after the insulator 402 is formed.
  • the first heat treatment condition can be used for the heat treatment
  • the heat treatment after the formation of the insulator 302 is preferably performed in an atmosphere containing nitrogen.
  • treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere after the insulator 402 is formed.
  • an oxide film to be the oxide 406a and an oxide film to be the oxide 406b are sequentially formed over the insulator 402.
  • the oxide film to be the oxide 406a and the oxide film to be the oxide 406b are preferably formed continuously without being exposed to the air environment. By forming the film in this manner, impurities or moisture from the atmospheric environment can be prevented from adhering to the oxide 406a, and the vicinity of the interface between the oxide 406a and the oxide 406b can be kept clean. it can.
  • the oxide film can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • the oxide film when the oxide film is formed by sputtering, oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • oxygen or a mixed gas of oxygen and a rare gas By increasing the proportion of oxygen contained in the sputtering gas, excess oxygen in the oxide film to be formed can be increased.
  • the oxide film to be the oxide 406a and the oxide film to be the oxide 406b are formed by a sputtering method, the above In-M-Zn oxide target can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 402 when the oxide film to be the oxide 406a is formed.
  • the ratio of oxygen contained in the sputtering gas of the oxide film to be the oxide 406a may be 70% or more, preferably 80% or more, more preferably 100%.
  • an oxygen-deficient type is formed by forming the film so that the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%.
  • An oxide semiconductor is formed.
  • a transistor including an oxygen-deficient oxide semiconductor can have a relatively high field-effect mobility.
  • an oxide film containing excess oxygen is preferably used for the oxide film to be the oxide 406a.
  • oxygen doping treatment may be performed after the formation of the oxide film to be the oxide 406b.
  • a second heat treatment may be performed.
  • first heat treatment conditions can be used.
  • impurities such as hydrogen and water in the oxide film can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the oxide film to be the oxide 406a and the oxide film to be the oxide 406b are processed into island shapes to form the oxide 406a and the oxide 406b (see FIGS. 5C and 5D).
  • the oxide 406 a and the oxide 406 b are formed so that at least part of them overlaps with the conductor 410.
  • the oxide film may be processed using a lithography method.
  • the cross-sectional shapes of the oxide 406a and the oxide 406b may be tapered.
  • the taper angle is, for example, 30 degrees or more and less than 75 degrees, preferably 30 degrees or more and less than 70 degrees with respect to a plane parallel to the bottom surface of the substrate.
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing and the above-described tapered processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film which is a hard mask material is formed over an oxide film which is to be the oxide 406b, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed.
  • the oxide film may be etched after the resist mask is removed, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the oxide film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • impurities due to an etching gas or the like may adhere or diffuse on the surface or inside of the oxide 406a and the oxide 406b.
  • impurities include fluorine and chlorine.
  • ⁇ Clean to remove the above impurities.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in combination as appropriate.
  • cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning using pure water or carbonated water may be performed.
  • ultrasonic cleaning using pure water or carbonated water is performed.
  • a third heat treatment may be performed.
  • the first heat treatment condition described above can be used as the heat treatment condition. Note that the third heat treatment may not be performed. In this embodiment, the third heat treatment is not performed.
  • an insulating film to be the insulator 412, a conductive film to be the conductor 404a, a conductive film to be the conductor 404b, and an insulation to be the insulator 419 A film is formed.
  • the insulating film to be the insulator 412 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • oxygen can be introduced into the insulator 412 and the oxide 406 by exciting oxygen with a microwave to generate high-density oxygen plasma and exposing the oxygen plasma to the insulating film serving as the insulator 412. .
  • heat treatment is performed, whereby oxygen contained in the insulator 412 is selectively diffused into the oxide 406, so that oxygen vacancies in the oxide 406 are reduced. be able to.
  • the fourth heat treatment can be performed.
  • the first heat treatment condition can be used for the heat treatment.
  • the heat treatment the moisture concentration and the hydrogen concentration in the insulating film to be the insulator 412 can be reduced. Note that the fourth heat treatment may not be performed.
  • the conductive film to be the conductor 404a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductive oxide which can be used as the above-described conductor 404a is formed as the conductive film in an atmosphere containing oxygen by a sputtering method, so that oxygen is added to the insulator 412 and oxygen is added to the oxide 406b. Can be supplied.
  • the conductive film to be the conductor 404b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method By forming the conductive film by a sputtering method, the electrical resistance value of the conductive film to be the conductor 404a can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductor may be further formed on the conductor on the OC electrode by sputtering or the like.
  • the fifth heat treatment can be performed.
  • the first heat treatment condition can be used for the heat treatment.
  • the fifth heat treatment may not be performed.
  • treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
  • the insulating film to be the insulator 419 can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, and particularly preferably formed using an ALD method.
  • the film thickness can be set to about 1 nm to 20 nm, preferably about 5 nm to 10 nm.
  • the thickness of the insulating film to be the insulator 419 is preferably larger than the thickness of the insulating film to be the insulator 418. Accordingly, the insulator 419 is easily left on the conductor 404 when the insulator 418 is formed in a later step.
  • the insulating film to be the insulator 412, the conductive film to be the conductor 404 a, the conductive film to be the conductor 404 b, and the insulating film to be the insulator 419 are etched to form the insulator 412, the conductor 404 a, and the conductive film A body 404b and an insulator 419 are formed (see FIGS. 6A and 6B).
  • the insulator 412, the conductor 404a, the conductor 404b, and the insulator 419 are formed so that at least a part thereof overlaps with the conductor 410 and the oxide 406.
  • Processing of the insulating film to be the insulator 412, the conductive film to be the conductor 404 a, the conductive film to be the conductor 404 b, and the insulating film to be the insulator 419 may be performed using a lithography method.
  • the cross-sectional shapes of the insulator 412, the conductor 404a, the conductor 404b, and the insulator 419 do not have a tapered shape as much as possible. Accordingly, the insulator 418 is easily left when the insulator 418 is formed in a later step.
  • the etching may etch an upper portion of a region of the oxide 406b that does not overlap with the insulator 412.
  • the thickness of the region of the oxide 406 b that overlaps with the insulator 412 is larger than the thickness of the region that does not overlap with the insulator 412.
  • an insulating film to be the insulator 418 is formed by an ALD method so as to cover the insulator 402, the oxide 406, the insulator 412, the conductor 404, and the insulator 419.
  • the film thickness can be set to about 1 nm to 20 nm, preferably about 1 nm to 3 nm, for example, about 1 nm.
  • the insulating film using an ALD method even when the aspect ratio of the structure including the insulator 412, the conductor 404, and the insulator 419 is very large, the top surface and the side surface of the structure are formed.
  • an insulating film with few pinholes and a uniform film thickness can be formed.
  • aluminum oxide is formed by an ALD method as the insulating film to be the insulator 418.
  • anisotropic etching is performed on the insulating film to be the insulator 418, so that the insulator 418 is formed in contact with the side surfaces of the insulator 412, the conductor 404, and the insulator 419 (FIG. 6C ) And (D).).
  • anisotropic etching process it is preferable to perform a dry etching process. Accordingly, the insulating film to be the insulator 418 formed on a surface substantially parallel to the substrate surface can be removed, and the insulator 418 can be formed in a self-aligning manner.
  • the insulator 419 thicker than the insulating film to be the insulator 418, the insulator 419 and the insulator 418 can be removed even if the insulator 419 and the top of the insulator 418 are removed. 418 can remain. Further, by forming the end portion of the oxide 406 in a tapered shape, the time for removing the insulating film to be the insulator 418 formed in contact with the side surface of the oxide 406 is shortened, and the insulator can be more easily processed. 418 can be formed.
  • an insulator may remain in contact with the side surface of the oxide 406.
  • impurities such as water or hydrogen mixed in the oxide 406 can be reduced and oxygen can be prevented from diffusing outward from the oxide 406 in some cases. is there.
  • treatment with the plasma 423 is performed on the oxide 406 using the insulator 412, the conductor 404, the insulator 418, and the insulator 419 as a mask (see FIGS. 7A and 7B).
  • the plasma treatment may be performed in an atmosphere containing an element that forms oxygen vacancies or an element trapped by oxygen vacancies.
  • plasma treatment may be performed using argon gas and nitrogen gas.
  • a dopant may be added instead of the plasma treatment.
  • a method for adding a dopant an ion implantation method in which ionized source gas is added by mass separation, an ion doping method in which ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like is used. Can do. When mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time. Alternatively, an ion doping method in which atomic or molecular clusters are generated and ionized may be used. Note that the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • the above-described elements that form oxygen vacancies or elements that are trapped by oxygen vacancies may be used.
  • examples of such elements typically include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases.
  • Typical examples of rare gas elements include helium, neon, argon, krypton, and xenon.
  • the oxide 406 can have a high carrier density and a low resistance by increasing the content of indium. Therefore, a metal element such as indium that improves the carrier density of the oxide 406 can be used as the dopant.
  • a dopant it is preferable to add a dopant so that indium has a concentration peak in the oxide 406a.
  • the atomic ratio of indium to element M in regions 426b and 426c of oxide 406a is preferably approximately the same as the atomic ratio of indium to element M in oxide 406b.
  • the atomic ratio of indium to the element M in the regions 426b and 426c is preferably larger than the atomic ratio of indium to the element M in the region 426a.
  • the oxide 406a is formed in the region 426b and the region 426c even when the thickness of the oxide 406b is reduced and the electrical resistance of the oxide 406b is increased. Is sufficiently low in resistance, and the region 426b and the region 426c of the oxide 406 can function as a source region and a drain region.
  • an insulator 409 is formed so as to cover the insulator 402, the oxide 406, the insulator 418, and the insulator 419 (see FIGS. 7C and 7D).
  • the insulator 409 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 409 is preferably formed in an atmosphere containing at least one of nitrogen and hydrogen. By performing deposition in such an atmosphere, oxygen vacancies are formed around a region of the oxide 406b that does not overlap with the insulator 412 and the oxygen vacancies are bonded to an impurity element such as nitrogen or hydrogen, so that carriers The density can be increased. In this manner, the region 426b and the region 426c with reduced resistance can be formed.
  • the insulator 409 for example, silicon nitride, silicon nitride oxide, or silicon oxynitride can be used by a CVD method. In this embodiment, silicon nitride oxide is used as the insulator 409.
  • the source region and the drain region are formed in a self-aligned manner by forming the insulator 409. Can be formed. Therefore, a miniaturized or highly integrated semiconductor device can also be manufactured with high yield.
  • an impurity element such as nitrogen or hydrogen can be mixed into the conductor 404 and the insulator 412. Can be prevented.
  • an impurity element such as nitrogen or hydrogen can be prevented from entering the region 426a functioning as a channel formation region through the conductor 404 and the insulator 412.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used as the insulator 409.
  • impurities such as water or hydrogen, or oxygen can be prevented from entering the regions 426b and 426c and the carrier density can be prevented from changing.
  • the region 426b, the region 426c, and the like are formed using the treatment with the plasma 423 and the formation of the insulator 419; however, this embodiment is not limited to this.
  • the region 426b and the region 426c may be formed using only one of them.
  • an insulating film 415A is formed over the insulator 409 (see FIGS. 8A and 8B).
  • the insulating film 415A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • silicon oxynitride is used as the insulating film 415A.
  • the insulator 415 is preferably formed so that an upper surface thereof has flatness.
  • the top surface of the insulator 415 may have flatness immediately after being formed as the insulating film 415A.
  • the insulator 415 may have flatness by removing the insulator and the like from the upper surface so as to be parallel to a reference surface such as the back surface of the substrate after film formation. Such a process is called a flattening process.
  • the planarization process include a CMP process and a dry etching process. In this embodiment, a CMP process is used as the planarization process. Note that the top surface of the insulator 415 is not necessarily flat.
  • an opening reaching the region 426b of the oxide 406 and an opening reaching the region 426c of the oxide 406 are formed in the insulator 415 and the insulator 409.
  • the opening may be formed using a lithography method.
  • the opening is formed so that the side surface of the oxide 406 is exposed in the opening so that the conductor 450a or the conductor 450b is provided in contact with the side surface of the oxide 406b.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a conductive film is formed, and the conductive film is processed using a photolithography method, so that a conductor 452a, a conductor 452b, a conductor 552a, and a conductor 552b are formed (FIG. 9C). And (D).)
  • the conductive film to be the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b may be formed so as to be embedded in an insulator, like the conductor 440 and the like.
  • a semiconductor device including the transistor 1000 can be manufactured (see FIGS. 9C and 9D).
  • an oxide 506 is formed so as to be in contact with the conductors 552a and 552b (see FIGS. 10A and 10B).
  • the oxide 506 is formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like so as to cover the insulator 415, the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b.
  • An oxide film may be formed and the oxide film may be processed by a lithography method.
  • the oxide used for the oxide 406a or the oxide 406b can be used.
  • the present invention is not limited to this.
  • the conductor 552a and the conductor 552b may be formed over the oxide 506.
  • the oxide 506 may be formed before formation of the conductive film to be the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b.
  • etching the oxide film to be the oxide 506 wet etching or dry etching can be used.
  • the etching method may be determined in consideration of not only the etching rate of the oxide film under the etching conditions of the oxide film but also the etching rates of the insulator 415, the conductors 451a, and 451b.
  • phosphoric acid, hydrofluoric acid, or oxalic acid can be used as an etchant.
  • the etchant concentration and processing time may be determined in accordance with the thickness of the oxide film and the etching rate of the oxide film for each etchant.
  • dry etching is suitable for fine processing, and dry etching is preferably used to form a fine pattern of, for example, 1 ⁇ m or less.
  • a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like is used so as to cover the oxide 506, the insulator 415, the conductor 452a, the conductor 452b, the conductor 552a, and the conductor 552b.
  • An insulator 411 is formed (see FIGS. 10C and 10D).
  • a stack of aluminum oxide and silicon oxynitride is used as the insulator 411.
  • Aluminum oxide is preferably formed using an ALD method, and silicon oxynitride is preferably formed using a CVD method.
  • the conductor 454 and the conductor 554 are formed over the insulator 411.
  • the conductor 454 and the conductor 554 are formed by forming a conductive film over the insulator 411 by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, and processing the conductive film by a lithography method. You can do that.
  • tungsten is formed as the conductive film by a sputtering method, and the conductive film is processed by a lithography method, whereby the conductor 454 and the conductor 554 are formed (FIGS. 11A and 11B). reference.).
  • the capacitor 1500 including the conductor 452b, the insulator 411, and the conductor 454 and the transistor 2000 including the conductor 552a, the conductor 552b, the oxide 506, the insulator 411, and the conductor 554 are formed.
  • the conductor 452b functions as a first electrode
  • the insulator 411 functions as a dielectric
  • the conductor 454 functions as a second electrode.
  • the conductor 552a functions as one of a source electrode and a drain electrode
  • the conductor 552b functions as the other of the source electrode and the drain electrode
  • the oxide 506 functions as a semiconductor
  • the insulator 411 functions as a gate. It functions as an insulating film
  • the conductor 554 functions as a gate electrode.
  • a conductor 452b functioning as a first electrode of the capacitor 1500, a conductor 552a functioning as a source electrode or a drain electrode of the transistor 2000, and the conductor 552b are formed in the same step, and the insulator 411 is formed as a dielectric of the capacitor 1500.
  • the conductor 454 functioning as the second electrode of the capacitor 1500 and the conductor 554 functioning as the gate electrode of the transistor 2000 can be formed in the same step. Therefore, the number of steps for forming the capacitor 1500 and the transistor 2000 is not significantly increased.
  • An insulator 420 is formed over the insulator 411, the conductor 454, and the conductor 554 (see FIGS. 11C and 11D).
  • the insulator 420 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a spin coating method, a dip method, a droplet discharge method (such as an ink jet method), a printing method (such as screen printing or offset printing), a doctor knife method, a roll coater method, or a curtain coater method can be used.
  • silicon oxynitride is used as the insulating film 415A.
  • an insulator 421 or an insulator 422 as illustrated in FIG. 15 may be formed.
  • aluminum oxide may be formed using, for example, an ALD method, and as the insulator 422, aluminum oxide may be formed using, for example, a sputtering method.
  • a semiconductor device including the transistor 1000, the transistor 2000, and the capacitor 1500 can be manufactured (see FIG. 1).
  • the transistor 2000 and the capacitor 1500 can be manufactured in parallel by using the method for manufacturing the semiconductor device described in this embodiment, so that the productivity of the semiconductor device can be improved. Improvements can be made. Further, by using different oxide materials for the oxide used for the channel formation region of the transistor 1000 and the oxide used for the channel formation region of the transistor 2000, the characteristics of the transistors can be made different. In addition, when the oxide used for the channel formation region of the transistor 1000 and the oxide used for the channel formation region of the transistor 2000 have different thicknesses, characteristics of the transistors can be made different.
  • the transistor 1000 can be a transistor with higher carrier mobility or on-state current than the transistor 2000
  • the transistor 2000 can be a transistor with lower off-state current or Icut than the transistor 1000.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a transistor with high on-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • the semiconductor device illustrated in FIG. 16 includes the transistor 300, the transistor 200, the transistor 345, and the capacitor 100.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor, and the transistor described in the above embodiment can be used. Since the transistor described in any of the above embodiments can be formed with high yield even when miniaturized, the transistor 200 can be miniaturized. By using such a transistor for a memory device, the memory device can be miniaturized or highly integrated. Since the off-state current of the transistor described in any of the above embodiments is small, stored data can be held for a long time by using it for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 3001 is electrically connected to the source of the transistor 300, and the wiring 3002 is electrically connected to the drain of the transistor 300.
  • the wiring 3003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 3004 is electrically connected to the first gate of the transistor 200, and the wiring 3006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 3001 is electrically connected to the source of the transistor 300, and the wiring 3002 is electrically connected to the drain of the transistor 300.
  • the wiring 3003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 3004 is electrically connected to the gate of the transistor 200, and the wiring 3006 is electrically connected to the back gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 3007 is electrically connected to the source of the transistor 345
  • the wiring 3008 is electrically connected to the gate of the transistor 345
  • the wiring 3009 is electrically connected to the back gate of the transistor 345
  • the wiring 3010 is connected to the drain of the transistor 345. And are electrically connected.
  • the wiring 3006, the wiring 3007, the wiring 3008, and the wiring 3009 are electrically connected.
  • the transistor 1000, the transistor 2000, and the capacitor 1500 in FIG. 13 of the above embodiment correspond to the transistor 200, the transistor 345, and the capacitor 100, respectively.
  • a wiring 1605, a wiring 1606, and a wiring 1607 in FIG. 13 correspond to the wiring 3006, the wiring 3007, and the wiring 3008, respectively.
  • the semiconductor device shown in FIG. 16 has a characteristic that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
  • the memory device shown in FIG. 16 can be arranged in a matrix to constitute a memory cell array.
  • one transistor 345 can control the back gate voltage of the plurality of transistors 200. Therefore, the transistor 345 may be provided in a smaller number than the transistor 200.
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing).
  • predetermined charge is given to the gate of the transistor 300 (writing).
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, so that charge is held at the node FG (holding).
  • the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 300 is an n-channel type, the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present.
  • the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 300 into a “conductive state”.
  • the potential of the fifth wiring 3005 can be set to a potential V 0 between V th_H and V th_L .
  • the transistor 300 is turned “on” when the potential of the fifth wiring 3005 is V 0 (> V th_H ).
  • the transistor 300 remains in a “non-conduction state” even when the potential of the fifth wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
  • a memory device of one embodiment of the present invention includes a transistor 300, a transistor 200, a transistor 345, and a capacitor 100 as illustrated in FIG.
  • the transistor 200 and the transistor 345 are provided above the transistor 300, and the capacitor 100 is provided above the transistor 300, the transistor 200, and the transistor 345.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 300 illustrated in FIGS. 16A and 16B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may function as a planarization film that planarizes a step generated by the transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 into a region where the transistor 200 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, it is preferable to use a film that suppresses diffusion of hydrogen between the transistor 200 and the transistors 300 and 345.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 5 in terms of the amount of desorbed hydrogen atoms converted to hydrogen atoms per area of the insulator 324 in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 324 is preferably equal to or less than 0.7 times that of the insulator 326, and more preferably equal to or less than 0.6 times.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures. In this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are sequentially stacked over the insulator 354. Any of the insulator 210, the insulator 212, the insulator 214, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 210 and the insulator 214 each have a barrier property such that hydrogen and impurities do not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 200 or the transistor 345 is provided. Is preferably used. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, it is preferable to use a film that suppresses diffusion of hydrogen between the transistor 200 and the transistors 300 and 345.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210 and the insulator 214.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 and the transistor 345 during and after the manufacturing process of the transistor. In addition, release of oxygen from oxides included in the transistors 200 and 345 can be suppressed. Therefore, the transistor 200 and the transistor 345 are suitable for use as a protective film.
  • the insulator 212 and the insulator 216 can be formed using the same material as the insulator 320.
  • a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212 and the insulator 216.
  • a conductor 218, a conductor that forms the transistor 200, a conductor that forms the transistor 345, and the like are embedded.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 210 and the conductor 218 in a region in contact with the insulator 214 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300, the transistor 200, and the transistor 345 can be completely separated from each other by a layer having a barrier property against oxygen, hydrogen, and water, and hydrogen from the transistor 300 to the transistor 200 and the transistor 345 can be separated. Can be suppressed.
  • a transistor 200 and a transistor 345 are provided above the insulator 216.
  • the transistor 200 and the transistor 345 the transistor included in the semiconductor device described in the above embodiment may be used.
  • the transistor 200 can be the transistor 1000
  • the transistor 345 can be the transistor 2000.
  • FIG. 16 illustrates an example in which the transistor 1000 is used as the transistor 200 and the transistor 2000 is used as the transistor 345.
  • the transistor 200 and the transistor 345 illustrated in FIGS. 16A and 16B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • an insulator 230 and an insulator 232 are sequentially stacked over the insulator 216 and the conductor 218.
  • Any of the insulator 230 and the insulator 232 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 230 and the insulator 232 have a barrier property such that hydrogen and impurities do not diffuse from the region where the substrate 311 or the transistor 300 is provided to the region where the transistor 200 or the transistor 345 is provided. Is preferably used. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, it is preferable to use a film that suppresses diffusion of hydrogen between the transistor 200 and the transistors 300 and 345.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a conductor 219 is embedded in the insulator 230 and the insulator 232.
  • the conductor 219 functions as a plug that is electrically connected to the back gate electrode of the transistor 200 and the back gate electrode of the transistor 345 and is electrically connected to the capacitor 100 or the transistor 300. It has a function as wiring.
  • the conductor 219 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the top gate of the transistor 200 is provided.
  • the parasitic capacitance between the electrode and the top gate electrode of the transistor 345 can be reduced.
  • An insulator 280 is provided above the transistor 200 and the transistor 345. It is preferable that an excess oxygen region be formed in the insulator 280. In particular, in the case where an oxide semiconductor is used for the transistor 200 and the transistor 345, an oxide having an excess oxygen region is provided in an interlayer film or the like in the vicinity of the transistor 200 and the transistor 345 so that oxygen of the oxide included in the transistor 200 and the transistor 345 is included. By reducing defects, reliability can be improved. Further, the insulator 280 that covers the transistor 200 and the transistor 345 may function as a planarization film that covers the uneven shape below the transistor 280.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide which desorbs oxygen by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 in TDS analysis.
  • An oxide film having atoms / cm 3 or more. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • a metal oxide can be used.
  • silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • An insulator 282 is provided on the insulator 280.
  • the insulator 282 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214.
  • the insulator 282 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 and the transistor 345 during and after the manufacturing process of the transistor. In addition, release of oxygen from oxides included in the transistors 200 and 345 can be suppressed. Therefore, the transistor 200 and the transistor 345 are suitable for use as a protective film.
  • the insulator 214 is the insulator 432
  • the conductor 218 is the conductor 440
  • the insulator 216 is the insulator 430
  • the insulator 230 is the insulator 401
  • the insulator 232 is the insulator 301
  • the insulator 220 is the insulator 302
  • the insulator 222 is the insulator 303
  • the insulator 224 is the insulator 402
  • the insulator 225 is the insulator 409.
  • the insulator 280 corresponds to the insulator 415. Therefore, the description of the corresponding structure shown in the above embodiment can be referred to.
  • an insulator 286 is provided on the insulator 282.
  • the insulator 286 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant for the insulating film as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 286, a silicon oxide film, a silicon oxynitride film, or the like can be used.
  • a conductor 246, a conductor 248, and the like are embedded in the insulator 220, the insulator 222, the insulator 224, the insulator 280, the insulator 282, and the insulator 286.
  • the conductor 246 and the conductor 248 function as plugs or wirings that are electrically connected to the capacitor 100, the transistor 200, the transistor 345, or the transistor 300.
  • the conductor 246 and the conductor 248 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 100 includes a conductor 110, a conductor 120, and an insulator 130.
  • the conductor 112 may be provided over the conductor 246 and the conductor 248.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, the transistor 345, or the transistor 300.
  • the conductor 110 functions as an electrode of the capacitor 100. Note that the conductor 112 and the conductor 110 can be formed at the same time.
  • the conductor 112 and the conductor 110 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component.
  • titanium nitride film, molybdenum nitride film, tungsten nitride film or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • an insulator 130 is provided as a dielectric of the capacitor 100 over the conductor 112 and the conductor 110.
  • the insulator 130 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, and hafnium nitride. What is necessary is just to use, and it can provide by lamination
  • the capacitor 100 includes the insulator 130, whereby the dielectric strength is improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is provided on the insulator 130 so as to overlap with the conductor 110.
  • the conductor 120 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 150 is provided on the conductor 120 and the insulator 130.
  • the insulator 150 can be provided using a material similar to that of the insulator 320. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
  • a dicing line (which may be referred to as a scribe line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing the large area substrate into semiconductor elements will be described.
  • a dividing method for example, a groove (dicing line) for dividing a semiconductor element may first be formed on a substrate, and then cut in the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • the structure 500 shown in FIG. 16 shows a cross-sectional view near the dicing line.
  • an insulator 280, an insulator 225, an insulator 224, an insulator 222, and an insulator in the vicinity of a region overlapping with a dicing line provided on the outer edge of the memory cell including the transistor 200 or the transistor 345 220, the insulator 232, the insulator 230, and the insulator 216 are provided with openings.
  • the insulator 282 is provided so as to cover side surfaces of the insulator 280, the insulator 225, the insulator 224, the insulator 222, the insulator 220, the insulator 232, the insulator 230, and the insulator 216.
  • the insulator 214 and the insulator 282 are in contact with each other at the opening.
  • the adhesiveness can be improved by forming the insulator 214 and the insulator 282 using the same material and the same method.
  • aluminum oxide can be used.
  • the insulator 280, the transistor 200, and the transistor 345 can be wrapped with the insulator 214 and the insulator 282. Since the insulator 210, the insulator 222, and the insulator 282 have a function of suppressing diffusion of oxygen, hydrogen, and water, a circuit region including a plurality of substrates over which the semiconductor element described in this embodiment is formed By dividing each of them, even when processed into a plurality of chips, impurities such as hydrogen or water can be prevented from being mixed into the transistor 200 or the transistor 345 from the side surface direction of the divided substrate. .
  • excess oxygen in the insulator 280 can be prevented from diffusing outside the insulator 282 and the insulator 222. Accordingly, excess oxygen in the insulator 280 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 345 is formed. With the oxygen, oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 345 is formed can be reduced. Accordingly, an oxide in which a channel is formed in the transistor 200 or the transistor 345 can be an oxide semiconductor having a low defect level density and stable characteristics. That is, variation in electrical characteristics of the transistor 200 or the transistor 345 can be suppressed and reliability can be improved.
  • FIG. 16 An example of the memory cell array of this embodiment is illustrated in FIG.
  • a memory cell array can be formed by arranging the memory device illustrated in FIG. 16 as a memory cell in a matrix. Note that the transistor 345 illustrated in FIG. 16 is not illustrated in FIG.
  • FIG. 17 is a cross-sectional view of a part of a row in the case where the storage device illustrated in FIG. 16 is arranged in a matrix.
  • FIG. 17 is different from FIG. 16 in the configuration of the transistor 300.
  • a semiconductor region 313 where a channel is formed (a part of the substrate 311) has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the memory cell 600a and the memory cell 600b are arranged adjacent to each other.
  • the memory cell 600a and the memory cell 600b each include the transistor 300, the transistor 200, and the capacitor 100, and are electrically connected to the wiring 3001, the wiring 3002, the wiring 3003, the wiring 3004, the wiring 3005, and the wiring 3006.
  • a node where the gate of the transistor 300 and one of the electrodes of the capacitor 100 are electrically connected is a node FG.
  • the wiring 3002 is a wiring common to the adjacent memory cells 600a and 600b.
  • a frame memory including a semiconductor device according to one embodiment of the present invention which can be used for a display controller IC, a source driver IC, and the like is described.
  • a DRAM Dynamic Random Access Memory
  • 1T transistor
  • 1C capacitance
  • a memory device in which an OS transistor is used for a memory cell hereinafter referred to as “OS memory”
  • OS memory a memory device in which an OS transistor is used for a memory cell
  • a RAM having 1T1C type memory cells will be described as an example of the OS memory.
  • DOSRAM Dynamic Oxide Semiconductor RAM, Drum
  • FIG. 18 shows a configuration example of the DOSRAM.
  • the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
  • the row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414.
  • the column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417.
  • the global sense amplifier array 1416 has a plurality of global sense amplifiers 1447.
  • the MC-SA array 1420 includes a memory cell array 1422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
  • the MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423.
  • Global bit lines GBLL and GBLR are stacked on the memory cell array 1422.
  • a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
  • the memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 ⁇ 0> -425 ⁇ N-1>.
  • FIG. 19A illustrates a configuration example of the local memory cell array 1425.
  • the local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR.
  • the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
  • FIG. 19B illustrates a circuit configuration example of the memory cell 1445.
  • the memory cell 1445 includes a transistor MW1, a capacitor CS1, and terminals B1 and B2.
  • the transistor MW1 has a function of controlling charging / discharging of the capacitor CS1.
  • the gate of the transistor MW1 is electrically connected to the word line, the first terminal is electrically connected to the bit line, and the second terminal is electrically connected to the first terminal of the capacitor.
  • the second terminal of the capacitive element CS1 is electrically connected to the terminal B1.
  • a constant voltage (for example, a low power supply voltage) is input to the terminal B1.
  • the transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B2. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B2.
  • the voltage at the terminal B2 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B2 may be changed according to the operation of the DOSRAM 1400.
  • the back gate of the transistor MW1 may be electrically connected to the gate, source, or drain of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
  • the sense amplifier array 1423 includes N local sense amplifier arrays 1426 ⁇ 0> -426 ⁇ N-1>.
  • the local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446.
  • a bit line pair is electrically connected to the sense amplifier 1446.
  • the sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference.
  • the switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
  • bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier.
  • a global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier.
  • a bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines.
  • bit line BLL and the bit line BLR form one bit line pair.
  • Global bit line GBLL and global bit line GBLR form a pair of global bit lines.
  • bit line pair (BLL, BLR) and the global bit line pair (BLL, BLR) are also represented.
  • the controller 1405 has a function of controlling the overall operation of the DOSRAM 1400.
  • the controller 1405 performs a logical operation on an externally input command signal to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. , A function of holding an address signal input from the outside, and a function of generating an internal address signal.
  • the row circuit 1410 has a function of driving the MC-SA array 1420.
  • the decoder 1411 has a function of decoding an address signal.
  • the word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
  • a column selector 1413 and a sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423.
  • the column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column.
  • the switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413.
  • the plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
  • the column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0].
  • the data signal WDA [31: 0] is a write data signal
  • the data signal RDA [31: 0] is a read data signal.
  • the global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR).
  • the global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference.
  • Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
  • Data is written to the global bit line pair by the input / output circuit 1417.
  • Data of the global bit line pair is held by the global sense amplifier array 1416.
  • the data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address.
  • the local sense amplifier array 1426 amplifies and holds the written data.
  • the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
  • One row of the local memory cell array 1425 is designated by the address signal.
  • the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line.
  • the local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data.
  • the switch array 1444 writes the data in the column specified by the address among the data held in the local sense amplifier array 1426 to the global bit line pair.
  • the global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
  • the DOSRAM 1400 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
  • the transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the power consumption of the display controller IC and the source driver IC can be reduced by using the DOSRAM 1400 as a frame memory.
  • the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reason, since the load to be driven when accessing the DOSRAM 1400 is reduced, the energy consumption of the display controller IC and the source driver IC can be reduced.
  • an FPGA field programmable gate array
  • OS transistor a transistor using an oxide according to one embodiment of the present invention
  • OS memory is applied to the configuration memory and the register.
  • OS-FPGA field programmable gate array
  • the OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 20A illustrates a configuration example of the OS-FPGA.
  • the OS-FPGA 3110 illustrated in FIG. 20A is capable of context switching by a multi-context structure, fine-grain power gating, and NOFF (normally off) computing.
  • the OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
  • the programmable area 3115 has two input / output blocks (IOB) 3117 and a core 3119.
  • the IOB 3117 has a plurality of programmable input / output circuits.
  • the core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
  • the LAB 3120 includes a plurality of PLE 3121s.
  • FIG. 20B illustrates an example in which the LAB 3120 includes five PLE 3121s.
  • the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array.
  • the LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
  • the SB 3131 will be described with reference to FIGS. 21 (A) to 21 (C).
  • Data, dataab, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. data and datab are configuration data, and data and datab have a complementary logic relationship.
  • the number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal.
  • the signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
  • the SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1].
  • the PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
  • FIG. 21B illustrates a circuit configuration example of the PRS 3133 [0].
  • PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration.
  • PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal.
  • the signals context [0] and word [0] are input to the PRS 3133 [0]
  • the signals context [1] and word [1] are input to the PRS 3133 [1].
  • the PRS 3133 [0] becomes active.
  • the PRS 3133 [0] includes a CM 3135 and a Si transistor M31.
  • the Si transistor M31 is a pass transistor controlled by the CM 3135.
  • the CM 3135 includes memory circuits 3137 and 3137B.
  • the memory circuits 3137 and 3137B have the same circuit configuration.
  • the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
  • the memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
  • the OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the gate of the Si transistor M31 is the node N31
  • the gate of the OS transistor MO32 is the node N32
  • the gate of the OS transistor MOB32 is the node NB32.
  • Nodes N32 and NB32 are charge holding nodes of the CM 3135.
  • the OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0].
  • the OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
  • Data held in the memory circuits 3137 and 3137B has a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
  • the PRS 3133 [0] While the signal context [0] is “L”, the PRS 3133 [0] is inactive. During this period, even if the input terminal of the PRS 3133 [0] changes to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS 3133 [0] is also maintained at “L”.
  • the PRS 3133 [0] is active.
  • the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
  • the OS transistor MO32 of the memory circuit 3137 is a source follower, and thus the gate voltage of the Si transistor M31 increases due to boosting. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
  • the CM 3135 also has a function of a multiplexer.
  • FIG. 22 shows a configuration example of the PLE 3121.
  • the PLE 3121 includes an LUT (Look Up Table) block 3123, a register block 3124, a selector 3125, and a CM 3126.
  • the LUT block 3123 is configured to multiplex the output of the internal 16-bit CM pair according to the inputs inA-inD.
  • the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration stored in the CM 3126.
  • the PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
  • the register block 3124 is configured by a nonvolatile register.
  • the nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
  • the register block 3124 includes OS-FFs 3140 [1] 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2].
  • the clock signal CLK1 is input to the OS-FF 3140 [1]
  • the clock signal CLK2 is input to the OS-FF 3140 [2].
  • FIG. 23A illustrates a configuration example of the OS-FF 3140.
  • the OS-FF 3140 includes an FF 3141 and a shadow register 3142.
  • the FF 3141 includes nodes CK, R, D, Q, and QB.
  • a clock signal is input to the node CK.
  • a signal user_res is input to the node R.
  • the signal user_res is a reset signal.
  • Node D is a data input node
  • node Q is a data output node.
  • Nodes Q and QB have a complementary logic relationship.
  • the shadow register 3142 functions as a backup circuit for the FF 3141.
  • the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
  • the shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
  • the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
  • the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
  • the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
  • Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes.
  • Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
  • the OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and these back gates are each electrically connected to a power supply line that supplies a fixed voltage.
  • the shadow register 3142 backs up the data in the FF 3141.
  • the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
  • the power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
  • the power consumption of the OS-FPGA 3110 can be effectively reduced.
  • An error that may occur in the memory circuit is a soft error due to the incidence of radiation.
  • a soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair.
  • An OS memory using an OS transistor has high soft error resistance. Therefore, by installing the OS memory, a highly reliable OS-FPGA 3110 can be provided.
  • a semiconductor device 5400 illustrated in FIG. 24 includes a CPU core 5401, a power management unit 5421, and a peripheral circuit 5422.
  • the power management unit 5421 includes a power controller 5402 and a power switch 5403.
  • the peripheral circuit 5422 includes a cache 5404 having a cache memory, a bus interface (BUS I / F) 405, and a debug interface (Debug I / F) 406.
  • the CPU core 5401 includes a data bus 5423, a control device 5407, a PC (program counter) 408, a pipeline register 5409, a pipeline register 5410, an ALU (Arithmetic logic unit) 411, and a register file 5412. Data exchange between the CPU core 5401 and the peripheral circuit 5422 such as the cache 5404 is performed via the data bus 5423.
  • the semiconductor device can be applied to many logic circuits including a power controller 5402 and a control device 5407.
  • the present invention can be applied to all logic circuits that can be configured using standard cells.
  • a small semiconductor device 5400 can be provided.
  • a semiconductor device 5400 that can reduce power consumption can be provided.
  • a semiconductor device 5400 that can increase the operation speed can be provided.
  • a semiconductor device 5400 that can reduce fluctuations in power supply voltage can be provided.
  • a p-channel Si transistor and a transistor including the oxide semiconductor described in the above embodiment are used.
  • the semiconductor device (cell) By applying the semiconductor device (cell) to the semiconductor device 5400, a small semiconductor device 5400 can be provided.
  • a semiconductor device 5400 that can reduce power consumption can be provided.
  • a semiconductor device 5400 that can increase the operation speed can be provided. In particular, manufacturing costs can be kept low by using only p-channel Si transistors.
  • the control device 5407 controls the operations of the PC 5408, the pipeline register 5409, the pipeline register 5410, the ALU 5411, the register file 5412, the cache 5404, the bus interface 5405, the debug interface 5406, and the power controller 5402 so that the input is performed.
  • a function of decoding and executing an instruction included in a program such as an executed application.
  • the ALU 5411 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache 5404 has a function of temporarily storing frequently used data.
  • the PC 5408 is a register having a function of storing an address of an instruction to be executed next.
  • the cache 5404 is provided with a cache controller that controls the operation of the cache memory.
  • the pipeline register 5409 is a register having a function of temporarily storing instruction data.
  • the register file 5412 includes a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 5411, and the like.
  • the pipeline register 5410 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 5411 or data obtained as a result of the arithmetic processing of the ALU 5411.
  • the bus interface 5405 functions as a data path between the semiconductor device 5400 and various devices outside the semiconductor device 5400.
  • the debug interface 5406 has a function as a signal path for inputting an instruction for controlling debugging to the semiconductor device 5400.
  • the power switch 5403 has a function of controlling supply of power supply voltage to various circuits other than the power controller 5402 included in the semiconductor device 5400.
  • the various circuits belong to several power domains, and the various circuits belonging to the same power domain are controlled by the power switch 5403 to supply power.
  • the power controller 5402 has a function of controlling the operation of the power switch 5403.
  • the semiconductor device 5400 having the above structure can perform power gating.
  • the flow of power gating operation will be described with an example.
  • the CPU core 5401 sets the timing at which the supply of power supply voltage is stopped in the register of the power controller 5402.
  • an instruction to start power gating is sent from the CPU core 5401 to the power controller 5402.
  • various registers and the cache 5404 included in the semiconductor device 5400 start data saving.
  • supply of power supply voltage to various circuits other than the power controller 5402 included in the semiconductor device 5400 is stopped by the power switch 5403.
  • a counter may be provided in the power controller 5402 so that the timing at which the supply of the power supply voltage is started is determined using the counter without depending on the input of the interrupt signal.
  • the various registers and the cache 5404 start data restoration.
  • the execution of the instruction in the control device 5407 is resumed.
  • Such power gating can be performed in the entire processor or in one or a plurality of logic circuits constituting the processor. Further, power supply can be stopped even in a short time. For this reason, power consumption can be reduced with fine granularity spatially or temporally.
  • a semiconductor device 5500 illustrated in FIG. 25 is an example of a flip-flop circuit that can be backed up.
  • the semiconductor device 5500 includes a first memory circuit 5501, a second memory circuit 5502, a third memory circuit 5503, and a reading circuit 5504.
  • a potential difference between the potential V1 and the potential V2 is supplied to the semiconductor device 5500 as a power supply voltage.
  • One of the potential V1 and the potential V2 is at a high level, and the other is at a low level.
  • a configuration example of the semiconductor device 5500 will be described by using as an example the case where the potential V1 is low level and the potential V2 is high level.
  • the first memory circuit 5501 has a function of holding data when a signal D including data is input in a period in which the power supply voltage is supplied to the semiconductor device 5500. In the period when the power supply voltage is supplied to the semiconductor device 5500, the first memory circuit 5501 outputs a signal Q including retained data. On the other hand, the first memory circuit 5501 cannot hold data in a period in which the power supply voltage is not supplied to the semiconductor device 5500. That is, the first memory circuit 5501 can be called a volatile memory circuit.
  • the second memory circuit 5502 has a function of reading and storing (or saving) data held in the first memory circuit 5501.
  • the third memory circuit 5503 has a function of reading and storing (or saving) data held in the second memory circuit 5502.
  • the reading circuit 5504 has a function of reading data held in the second memory circuit 5502 or the third memory circuit 5503 and storing (or returning) the data in the first memory circuit 5501.
  • the third memory circuit 5503 has a function of reading and storing (or saving) data held in the second memory circuit 5502 even during a period in which the power supply voltage is not supplied to the semiconductor device 5500.
  • the second memory circuit 5502 includes a transistor 5512 and a capacitor 5519.
  • the third memory circuit 5503 includes a transistor 5513, a transistor 5515, and a capacitor 5520.
  • the reading circuit 5504 includes a transistor 5510, a transistor 5518, a transistor 5509, and a transistor 5517.
  • the transistor 5512 has a function of charging and discharging the capacitor 5519 with charges corresponding to data stored in the first memory circuit 5501.
  • the transistor 5512 can charge and discharge the capacitor 5519 with charge according to data held in the first memory circuit 5501 at high speed.
  • the transistor 5512 desirably includes crystalline silicon (preferably polycrystalline silicon, more preferably single crystal silicon) in a channel formation region.
  • the transistor 5513 is selected to be conductive or non-conductive in accordance with the charge held in the capacitor 5519.
  • the transistor 5515 has a function of charging and discharging the capacitor 5520 with a charge corresponding to the potential of the wiring 5544 when the transistor 5513 is in a conductive state.
  • the transistor 5515 preferably has extremely low off-state current.
  • the transistor 5515 preferably includes an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region.
  • One of a source and a drain of the transistor 5512 is connected to the first memory circuit 5501.
  • the other of the source and the drain of the transistor 5512 is connected to one electrode of the capacitor 5519, the gate of the transistor 5513, and the gate of the transistor 5518.
  • the other electrode of the capacitor 5519 is connected to the wiring 5542.
  • One of a source and a drain of the transistor 5513 is connected to the wiring 5544.
  • the other of the source and the drain of the transistor 5513 is connected to one of the source and the drain of the transistor 5515.
  • the other of the source and the drain of the transistor 5515 is connected to one electrode of the capacitor 5520 and the gate of the transistor 5510.
  • the other electrode of the capacitor 5520 is connected to the wiring 5543.
  • One of a source and a drain of the transistor 5510 is connected to the wiring 5541.
  • the other of the source and the drain of the transistor 5510 is connected to one of the source and the drain of the transistor 5518.
  • the other of the source and the drain of the transistor 5518 is connected to one of the source and the drain of the transistor 5509.
  • the other of the source and the drain of the transistor 5509 is connected to one of the source and the drain of the transistor 5517 and the first memory circuit 5501.
  • the other of the source and the drain of the transistor 5517 is connected to the wiring 5540.
  • the gate of the transistor 5509 is connected to the gate of the transistor 5517; however, the gate of the transistor 5509 is not necessarily connected to the gate of the transistor 5517.
  • the transistor described in the above embodiment can be applied to the transistor 5515. Since the off-state current of the transistor 5515 is small, the semiconductor device 5500 can hold information without supplying power for a long time. Since the switching characteristics of the transistor 5515 are favorable, the semiconductor device 5500 can perform high-speed backup and recovery.
  • FIG. 26A shows a top view of the substrate 711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a “semiconductor wafer”
  • a plurality of circuit regions 712 are provided on the substrate 711.
  • the circuit region 712 can be provided with a semiconductor device according to one embodiment of the present invention.
  • the plurality of circuit regions 712 are each surrounded by a separation region 713.
  • a separation line (also referred to as “dicing line”) 714 is set at a position overlapping with the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit region 712 can be cut out from the substrate 711.
  • FIG. 26B shows an enlarged view of the chip 715.
  • a conductive layer, a semiconductor layer, or the like may be provided in the separation region 713.
  • ESD that may occur in the dicing process can be reduced, and a reduction in yield due to the dicing process can be prevented.
  • the dicing step is performed while supplying pure water having a specific resistance lowered by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, and preventing charging.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • Electrodes An example of an electronic component using the chip 715 will be described with reference to FIGS. Note that the electronic component is also referred to as a semiconductor package or an IC package. Electronic parts have a plurality of standards, names, and the like depending on the terminal take-out direction, the terminal shape, and the like.
  • the electronic component is completed by combining the semiconductor device described in the above embodiment and a component other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding step” of grinding the back surface (the surface where the semiconductor device or the like is not formed) of the substrate 711 is performed (step S721). .
  • the electronic component can be downsized.
  • a “dicing process” for separating the substrate 711 into a plurality of chips 715 is performed (step S722).
  • a “die bonding step” is performed in which the separated chip 715 is bonded onto each lead frame (step S723).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape. Note that the chip 715 may be bonded on the interposer substrate instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip 715 are electrically connected with a thin metal wire (step S724).
  • a silver wire, a gold wire, etc. can be used for a metal fine wire.
  • wire bonding for example, ball bonding or wedge bonding can be used.
  • the wire-bonded chip 715 is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S725).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, the wire connecting the chip 715 and the lead can be protected from mechanical external force, and deterioration of characteristics due to moisture, dust, etc. (reliability Reduction) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S726).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a “molding process” for cutting and molding the lead is performed (step S727).
  • a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S728).
  • An electronic component is completed through an “inspection process” (step S729) for checking whether the external shape is good or not, and whether there is a malfunction.
  • FIG. 27B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 750 illustrated in FIG. 27B includes a lead 755 and a chip 715.
  • the electronic component 750 may have a plurality of chips 715.
  • An electronic component 750 shown in FIG. 27B is mounted on a printed circuit board 752, for example.
  • a plurality of such electronic components 750 are combined and each is electrically connected on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted.
  • the completed mounting board 754 is used for an electronic device or the like.
  • FIG. 28 illustrates specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
  • FIG. 28A is an external view showing an example of an automobile.
  • the automobile 2980 includes a vehicle body 2981, wheels 2982, a dashboard 2983, lights 2984, and the like.
  • the automobile 2980 includes an antenna, a battery, and the like.
  • An information terminal 2910 illustrated in FIG. 28B includes a housing 2911, a display portion 2912, a microphone 2917, a speaker portion 2914, a camera 2913, an external connection portion 2916, an operation switch 2915, and the like.
  • the display portion 2912 includes a display panel using a flexible substrate and a touch screen.
  • the information terminal 2910 includes an antenna, a battery, and the like inside the housing 2911.
  • the information terminal 2910 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • a laptop personal computer 2920 shown in FIG. 28C includes a housing 2921, a display portion 2922, a keyboard 2923, a pointing device 2924, and the like.
  • the laptop personal computer 2920 includes an antenna, a battery, and the like inside the housing 2921.
  • a video camera 2940 illustrated in FIG. 28D includes a housing 2941, a housing 2942, a display portion 2944, operation switches 2944, a lens 2945, a connection portion 2946, and the like.
  • the operation switch 2944 and the lens 2945 are provided on the housing 2941
  • the display portion 2944 is provided on the housing 2942.
  • the video camera 2940 includes an antenna, a battery, and the like inside the housing 2941.
  • the housing 2941 and the housing 2942 are connected to each other by a connection portion 2946.
  • the angle between the housing 2941 and the housing 2942 can be changed by the connection portion 2946.
  • the orientation of the image displayed on the display portion 2943 can be changed, and display / non-display of the image can be switched.
  • FIG. 28E shows an example of a bangle type information terminal.
  • the information terminal 2950 includes a housing 2951, a display portion 2952, and the like.
  • an antenna, a battery, and the like are provided inside the information terminal 2950 and the housing 2951.
  • the display portion 2952 is supported by a housing 2951 having a curved surface. Since the display portion 2952 includes a display panel using a flexible substrate, an information terminal 2950 that is flexible, light, and easy to use can be provided.
  • FIG. 28F shows an example of a wristwatch type information terminal.
  • the information terminal 2960 includes a housing 2961, a display portion 2962, a band 2963, a buckle 2964, an operation switch 2965, an input / output terminal 2966, and the like. Further, an antenna, a battery, and the like are provided inside the information terminal 2960 and the housing 2961.
  • the information terminal 2960 can execute various applications such as mobile phone, e-mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display surface of the display unit 2962 is curved, and display can be performed along the curved display surface.
  • the display portion 2962 includes a touch sensor and can be operated by touching the screen with a finger, a stylus, or the like.
  • an application can be started by touching an icon 2967 displayed on the display unit 2962.
  • the operation switch 2965 can have various functions such as time setting, power on / off operation, wireless communication on / off operation, manner mode execution and release, and power saving mode execution and release. .
  • the function of the operation switch 2965 can be set by an operating system incorporated in the information terminal 2960.
  • the information terminal 2960 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the information terminal 2960 includes an input / output terminal 2966, and can directly exchange data with other information terminals via a connector. Charging can also be performed via the input / output terminal 2966. Note that the charging operation may be performed by wireless power feeding without using the input / output terminal 2966.
  • a memory device using the semiconductor device of one embodiment of the present invention can hold the above-described control information of an electronic device, a control program, and the like for a long time.
  • a highly reliable electronic device can be realized.

Landscapes

  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

要約書 長期間においてデータの保持が可能な半導体装置を提供する。 第１のトランジスタと、 第１のトランジスタを覆うように設けられた第１の絶縁体と、 第１の絶縁体 上の第２のトランジスタを有し、 第１のトランジスタは、 第１の導電体と、 第１の導電体上の第２の 絶縁体と、 第２の絶縁体上の第１の酸化物と、 第１の酸化物の上面の少なくとも一部に接して配置さ れた第２の酸化物と、 第２の酸化物上の第３の絶縁体と、 第３の絶縁体上の第２の導電体と、 第２の 導電体上の第３の導電体と、 第２の導電体上の第４の絶縁体と、 第３の絶縁体、 第２の導電体、 第３ の導電体、 第４の絶縁体の側面に接する第５の絶縁体と、 第２の酸化物の上面に接し、 かつ第５の絶 縁体の側面に接して配置された第６の絶縁体と、 を有し、 第２のトランジスタのソースおよびドレイ ンの一方は、第１の導電体と電気的に接続する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
　また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献２及び特許文献３参照）。
　また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
　本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様には、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第１のトランジスタを覆う絶縁体上に第１のトランジスタと電気特性が異なる第２のトランジスタと、を有する半導体装置である。その際、例えば、第１のトランジスタは第１のしきい値電圧を有し、第２のトランジスタは第２のしきい値電圧を有することが好ましい。また、第１のトランジスタのチャネルが形成される半導体層と、第２のトランジスタのチャネルが形成される半導体層に、それぞれ電子親和力が異なる半導体材料を用いることが好ましい。また、キャリア移動度やオン電流が第２のトランジスタより高い第１のトランジスタと、ゲート電圧が０Ｖの時のドレイン電流が第１のトランジスタより小さい第２のトランジスタと、を有することが好ましい。
　また、本発明の一態様は、第１のトランジスタと、第１のトランジスタを覆う絶縁体上に、第１のトランジスタと電気特性が異なる第２のトランジスタと、容量素子と、を有する半導体装置である。また、このとき、容量素子を、第２のトランジスタと同一層に設けることが好ましい。
　１つの半導体装置に異なる電気特性を有するトランジスタを設けることで、回路設計の自由度を高めることができる。一方、一つの半導体装置に異なる電気特性を有するトランジスタと、容量を形成する場合、当該半導体装置の作製工程数が大幅に増加する恐れがある。作製工程数の大幅な増加は、歩留まりの低下を誘発し易く、半導体装置の生産性を著しく低下させる場合がある。本発明の一態様によれば、トランジスタの作成工程と容量素子の作成工程を一部共通とすることで、当該半導体装置の作製工程数が大幅に増加することなく、１つの半導体装置に異なる電気特性を有するトランジスタと容量素子を設けることができる。
　第１のトランジスタには、ゲート電極およびゲート絶縁体の側面に接して、絶縁体が配置されている。なお、該絶縁体は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で成膜されると好ましい。絶縁体をＡＬＤ法で成膜することで被覆性が良好な膜、あるいは緻密な膜からなる絶縁体が得られる。ゲート絶縁膜の側面に接してこのような絶縁体を設けることで、ゲート絶縁膜中の酸素が外部に拡散することを防ぎ、水または水素などの不純物がゲート絶縁膜中に混入することを防ぐことができる。
　本発明の一態様は、第１のトランジスタと、第１のトランジスタを覆うように設けられた第１の絶縁体と、第１の絶縁体上の第２のトランジスタを有し、記第１のトランジスタは、第１の導電体と、第１の導電体上に配置された第２の絶縁体と、第２の絶縁体の上に配置された第１の酸化物と、第１の酸化物の上面の少なくとも一部に接して配置された第２の酸化物と、第２の酸化物の上に配置された第３の絶縁体と、第３の絶縁体の上に配置された第２の導電体と、第２の導電体の上に配置された第３の導電体と、第３の導電体の上に配置された第４の絶縁体と、第３の絶縁体、第２の導電体、第３の導電体、第４の絶縁体の側面に接して配置された第５の絶縁体と、第２の酸化物の上面に接し、かつ第５の絶縁体の側面に接して配置された第６の絶縁体と、を有し、第２のトランジスタのソースおよびドレインの一方は、第１の導電体と電気的に接続する半導体装置である。
　また、上記半導体装置において、第２のトランジスタのゲートは、第１の導電体と電気的に接続することが好ましい。
　また、上記半導体装置において、第１の絶縁体上に容量素子を有し、容量素子は、第４の導電体と、第５の導電体と、第４の導電体と第５の導電体の間に設けられた第７の絶縁体を有し、第２のトランジスタは、第６の導電体と、第７の導電体と、第６の導電体および前記第７の導電体と電気的に接続する第３の酸化物と、第８の導電体を有し、第４の導電体は第１のトランジスタのソースおよびドレインの一方と電気的に接続し、第３の酸化物と第８の導電体の間に第７の絶縁体が設けられていることが好ましい。
　また、上記半導体装置において、第４の導電体、第６の導電体、および第７の導電体は、同じ材料からなることが好ましい。
　また、上記半導体装置において、第５の導電体、および第８の導電体は、同じ材料からなることが好ましい。
　また、上記半導体装置において、第１の酸化物および第２の酸化物は、それぞれ、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含むことが好ましい。
　また、上記半導体装置において、第３の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、第３の酸化物のＩｎ、Ｍ、およびＺｎの組成は、第１の酸化物および第２の酸化物の一方のＩｎ、Ｍ、およびＺｎの組成と等しくてもよい。
　また、上記半導体装置において、第３の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、第３の酸化物のＩｎ、Ｍ、およびＺｎの組成は、第１の酸化物のＩｎ、Ｍ、およびＺｎの組成、および第２の酸化物のＩｎ、Ｍ、およびＺｎの組成のいずれとも異なってもよい。
　また、上記半導体装置において、第４の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのいずれかを有することが好ましい。
　また、上記半導体装置において、第５の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのいずれかを有することが好ましい。
　また、上記半導体装置において、第６の絶縁体は、水素および窒素のいずれか一方または両方を有することが好ましい。
　また、本発明の一態様は、第１の絶縁体の上に、第１の酸化膜、および第２の酸化膜を順に形成し、第１の酸化膜および前記第２の酸化膜を島状に加工して、第１の酸化物および第２の酸化物を形成し、第２の酸化物の上に、第１の絶縁膜、第１の導電膜、第２の導電膜、および第２の絶縁膜を順に形成し、第１の絶縁膜、第１の導電膜、第２の導電膜、および第２の絶縁膜を加工して、第２の絶縁体、第１の導電体、第２の導電体、および第３の絶縁体を形成し、第１の絶縁体、第１の酸化物、第２の酸化物、第２の絶縁体、第１の導電体、第２の導電体、および第３の絶縁体を覆うように、第３の絶縁膜を形成し、第３の絶縁膜を加工して、第２の絶縁体、第１の導電体、第２の導電体、および第３の絶縁体の側面に接する、第４の絶縁体を形成し、第１の絶縁体、第１の酸化物、第２の酸化物、第４の絶縁体、および第３の絶縁体を覆うように、第５の絶縁体を形成し、第５の絶縁体の上に第６の絶縁体を形成し、第６の絶縁体上に第３の導電膜を形成し、第３の導電膜を加工して少なくとも第３の導電体、第４の導電体、および第５の導電体を形成し、第４の導電体および第５の導電体と電気的に接続する第３の酸化物を形成し、第３の導電体、第４の導電体、第５の導電体、および第３の酸化物を覆う第７の絶縁体を形成し、第７絶縁体上に第４の導電膜を形成し、第４の導電膜を加工して、第３の導電体の少なくとも一部と重なる第６の導電体と、第３の酸化物の少なくとも一部と重なる第７の導電体を形成する半導体装置の作製方法である。
　また、上記作製方法において、第３の絶縁膜は、ＡＬＤ法を用いて形成されることが好ましい。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、生産性の高い半導体装置を提供することができる。
　または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。
酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明の一態様に係る半導体装置の作製方法を示す断面図。 本発明に係る金属酸化物の原子数比の範囲を説明する図。 本発明の一態様に係る半導体装置の回路図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 本発明の一態様に係る電子機器を示す図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが直接的に接続されている場合と、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、本明細書などにおいて、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　また、本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴあるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
＜半導体装置の構成例＞
　以下では、本発明の一態様に係るトランジスタ１０００およびトランジスタ２０００を有する半導体装置の一例について説明する。
　図１（Ａ）および（Ｂ）は、トランジスタ１０００およびトランジスタ２０００を有する半導体装置の断面図であり、図２は該半導体装置の上面図である。ここで、図１（Ａ）は、図２にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル長方向の断面図でもある。また、図１（Ｂ）は、図２にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル幅方向の断面図でもある。図２の上面図では、図の明瞭化のために一部の要素を省いて図示している。
基板（図示せず）の上に形成されたトランジスタ１０００およびトランジスタ２０００は、異なる構成を有する。例えば、トランジスタ２０００は、トランジスタ１０００と比較して、ゲート電圧が０Ｖのときのドレイン電流（以下、Ｉｃｕｔと呼ぶ。）が小さい構成とすればよい。トランジスタ２０００をスイッチング素子として、トランジスタ１０００のバックゲートの電位を制御できる構成とする。これにより、トランジスタ１０００のバックゲートと接続するノードを所望の電位にした後、トランジスタ２０００をオフ状態にすることで、トランジスタ１０００のバックゲートと接続するノードの電荷が消失することを抑制することができる。
　以下、トランジスタ１０００とトランジスタ２０００の構成についてそれぞれ図１から図４を用いて説明する。なお、トランジスタ１０００とトランジスタ２０００の構成材料の詳細については＜構成材料について＞で説明する。
［トランジスタ１０００］
　図１（Ａ）および図１（Ｂ）に示すように、トランジスタ１０００は、基板（図示せず）の上に配置された絶縁体４０１および絶縁体３０１と、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体４１０と、絶縁体３０１と導電体４１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された絶縁体３０３と、絶縁体３０３の上に配置された絶縁体４０２と、絶縁体４０２の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、少なくとも酸化物４０６ｂの上面および絶縁体４１８の側面に接して配置された絶縁体４０９と、を有する。ここで、図１（Ａ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体４０９は、絶縁体４１９、導電体４０４、絶縁体４１８、および酸化物４０６を覆って設けられることが好ましい。
　以下において、酸化物４０６ａ、および酸化物４０６ｂをまとめて酸化物４０６という場合がある。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ１０００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
　また、トランジスタ１０００は、基板の上に絶縁体４００を配置する構成にしてもよい。また、絶縁体４００の上に絶縁体４３２を配置する構成にしてもよい。また、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれる。ように配置された導電体４４０と、を有する構成にしてもよい。また、絶縁体４３０の上に絶縁体４０１を配置し、絶縁体４０１の上に絶縁体３０１を配置する構成にしてもよい。
　導電体４４０は、絶縁体４３０の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
　導電体４１０は、導電体４４０の上に接して設けられ、酸化物４０６および導電体４０４と重なるように配置されることが好ましい。導電体４１０は、絶縁体４０１および絶縁体３０１の開口の内壁に接して導電体４１０ａが形成され、さらに内側に導電体４１０ｂが形成されている。よって、導電体４１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体４１０ａおよび導電体４１０ｂの上面の高さと、絶縁体３０１の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体４１０ａおよび導電体４１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４１０ｂのみを設ける構成にしてもよい。
　導電体４０４は、トップゲートとして機能でき、導電体４１０は、バックゲートとして機能できる。バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタ１０００のしきい値電圧を変化させることができる。特に、バックゲートに負の電位を印加することにより、トランジスタ１０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
　導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体４１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体４０１および絶縁体３０１に埋め込まれた導電体４１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体４０１および絶縁体３０１などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ１０００の信頼性を向上させることができる。よって、絶縁体４０１および絶縁体３０１の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ１０００のチャネル長方向に延伸されてもよい。
　ここで、導電体４１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４３２より下層から水素、水などの不純物が導電体４４０および導電体４１０を通じて上層に拡散するのを抑制することができる。なお、導電体４１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体４１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体４１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。
　また、導電体４１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体４４０ｂは、配線として機能するため、導電体４１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体４４０と同じように導電体４４１を設けてもよい。導電体４４１は、絶縁体４００、絶縁体４３２、および絶縁体４３０に形成された開口の中に設けられている。導電体４４１の絶縁体４３０と同じ層に形成される部分が配線として機能し、導電体４４１の絶縁体４００、および絶縁体４３２と同じ層に形成される部分がプラグとして機能する。導電体４４１は、上記開口の内壁に接して導電体４４１ａが形成され、さらに内側に導電体４４１ｂが形成される。導電体４４１ａは、導電体４４０ａと同様の導電体を用いることができる。また、導電体４４１ｂは、導電体４４０ｂと同様の導電体を用いることができる。また、導電体４４１ａおよび導電体４４１ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。
このような導電体４４１を設けることで、絶縁体４００より下層に位置する配線、回路素子、半導体素子などと接続することができる。また、導電体４４１より上層に同様の配線とプラグを設けることにより、上層に位置する配線、回路素子、半導体素子などと接続することができる。
　絶縁体４３２および絶縁体４０１は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４３２および絶縁体４０１は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４３２として酸化アルミニウムなどを用い、絶縁体４０１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４３２および絶縁体４０１より上層に拡散するのを抑制することができる。なお、絶縁体４３２および絶縁体４０１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
　また、絶縁体４３２および絶縁体４０１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４０２などに含まれる酸素が下方拡散するのを抑制することができる。
　また、導電体４４０の上に導電体４１０を積層して設ける構成にすることにより、導電体４４０と導電体４１０の間に絶縁体４０１を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体４０１として窒化シリコンなどを設けることにより、当該金属が絶縁体４０１より上の層に拡散するのを防ぐことができる。
　また、絶縁体３０３は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体３０３より下層から水素、水などの不純物が絶縁体３０３より上層に拡散するのを抑制することができる。さらに、絶縁体４０２などに含まれる酸素が下方拡散するのを抑制することができる。
　また、絶縁体４０２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体４０２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４０２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４０２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体３０２、絶縁体３０３、および絶縁体４０２は、第２のゲート絶縁膜として機能できる。なお、トランジスタ１０００では、絶縁体３０２、絶縁体３０３、および絶縁体４０２を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体３０２、絶縁体３０３、および絶縁体４０２のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物４０６は、酸化物４０６ａ、および酸化物４０６ｂの順に積層されている。酸化物４０６ｂの側面は、酸化物４０６ａの側面を含む面に含まれていることが好ましい。
　酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
　ここで、酸化物４０６ａ、および酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　ここで、図１（Ａ）に示す酸化物４０６近傍の拡大図を、図３（Ａ）（Ｂ）に示す。図３（Ａ）（Ｂ）に示すように、酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図３（Ａ）（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、酸化物４０６の絶縁体４０９と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込む（すなわち捕獲される）ことで、キャリア密度が高くなり、低抵抗化される。
　よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
　なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
　また、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、酸化物４０６は、インジウムの含有率を高くすることで、キャリア移動度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ１０００の作製工程において、酸化物４０６ｂの膜厚が薄くなり、酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａが十分低抵抗化されており、酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
　図３（Ａ）（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃは、酸化物４０６の少なくとも絶縁体４０９と接する領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂはソース領域およびドレイン領域の一方として機能でき、酸化物４０６ｂの領域４２６ｃは、ソース領域およびドレイン領域の他方として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
　なお、図１（Ａ）および図３（Ａ）（Ｂ）などでは、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、酸化物４０６ａ、および酸化物４０６ｂに形成されているが、これに限られることなく、例えばこれらの領域は少なくとも酸化物４０６ｂに形成されていればよい。また、図１（Ａ）および図３（Ａ）（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、酸化物４０６ａの下面近傍では、導電体４５１ａ側または導電体４５１ｂ側に後退する形状になる場合がある。
　トランジスタ１０００では、図３（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、酸化物４０６の絶縁体４０９と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成されることが好ましい。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
　ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図３（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、酸化物４０６の絶縁体４０９および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図３（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が略一致している構成である。図３（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図３（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
　このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂの領域４２６ａに効果的に酸素を供給することができる。また、絶縁体４０２と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
　絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
　絶縁体４１２、導電体４０４、および絶縁体４１９は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は、トランジスタ１０００の上面から見たときに、お互いに略一致することが好ましい。
　導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａまたは酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。
　また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
　導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
　ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
　導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は、トランジスタ１０００の上面から見たとき、お互いに略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
　絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。
　ここで、絶縁体４１８は、絶縁体４１９と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。
　このように、絶縁体４１８および絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体４０４の上面と側面および絶縁体４１２の側面を覆うことができる。これにより、導電体４０４および絶縁体４１２を介して、水または水素などの不純物が酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８は、ゲート電極およびゲート絶縁膜の側面を保護するサイドバリアとして、絶縁体４１９は、ゲート電極の上面を保護するトップバリアとして、機能する。
　上記の通り、酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体４０９の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ以上３０ｎｍ以下程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８および絶縁体４１９を形成することにより、絶縁体４１２および導電体４０４に水素、水などの不純物が混入するのを抑制し、かつ絶縁体４１２中の酸素が外部に拡散することを防ぐことができるので、ソース領域とドレイン領域が、常時電気的に導通することを防ぐことができる。
また、本実施の形態に示すように、絶縁体４１８を形成することにより、酸化物４０６の絶縁体４０９と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
　絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体４１８を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、絶縁体４１８および／または絶縁体４１９は、炭素などの不純物を含む場合がある。例えば、絶縁体４３２がスパッタリング法で形成され、絶縁体４１８および／または絶縁体４１９がＡＬＤ法で形成される場合、絶縁体４１８および／または絶縁体４１９と絶縁体４３２を酸化アルミニウムで成膜しても、絶縁体４１８および／または絶縁体４１９に含まれる炭素などの不純物が絶縁体４３２より多い場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体４０９は、絶縁体４１９、絶縁体４１８、酸化物４０６および絶縁体４０２を覆って設けられる。ここで、絶縁体４０９は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体４０９は、上述の通り、水素または窒素などの不純物を酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体４０９は、水素および窒素の少なくとも一方を有することが好ましい。
　また、絶縁体４０９は、酸化物４０６ｂの上面に加えて、酸化物４０６ｂの側面および酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａの側面、および酸化物４０６ｂの側面まで低抵抗化することができる。
　また、絶縁体４０９は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４０９として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体４０９を形成することで、絶縁体４０９を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体４０９を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。
　絶縁体４０９の上に絶縁体４１５を設けることが好ましい。絶縁体４１５は、絶縁体４０２などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体４１５の上に絶縁体４３２と同様の絶縁体を設けてもよい。
　絶縁体４１５および絶縁体４０９に形成された開口に導電体４５１ａおよび導電体４５１ｂが配置される。導電体４５１ａおよび導電体４５１ｂは、導電体４０４を挟んで対向して設けられることが好ましい。なお、導電体４５１ａおよび導電体４５１ｂの上面の高さは同程度にできる。
　ここで、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には酸化物４０６の領域４２６ｂが位置しており、導電体４５１ａが領域４２６ｂと接する。同様に、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には酸化物４０６の領域４２６ｃが位置しており、導電体４５１ｂが領域４２６ｃと接する。
　導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　導電体４５１ａはトランジスタ１０００のソース領域およびドレイン領域の一方として機能する領域４２６ｂと接しており、導電体４５１ｂはトランジスタ１０００のソース領域およびドレイン領域の他方として機能する領域４２６ｃと接している。よって、導電体４５１ａはソース電極およびドレイン電極の一方として機能でき、導電体４５１ｂはソース電極およびドレイン電極の他方として機能できる。領域４２６ｂおよび領域４２６ｃは低抵抗化されているので、導電体４５１ａと領域４２６ｂの接触抵抗、および導電体４５１ｂと領域４２６ｃの接触抵抗を低減し、トランジスタ１０００のオン電流を大きくすることができる。
　ここで、図２において、Ａ５−Ａ６の一点鎖線で示す部位の断面図を図４（Ａ）に示す。なお、図４（Ａ）では、導電体４５１ａの断面図を示すが、導電体４５１ｂの構造も同様である。
　図１（Ａ）および図４（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）は、少なくとも酸化物４０６の上面と接し、さらに酸化物４０６の側面と接することが好ましい。特に、図４（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）は、酸化物４０６のチャネル幅方向のＡ５側の側面およびＡ６側の側面の双方または一方と接することが好ましい。また、図１（Ａ）に示すように、導電体４５１ａ（導電体４５１ｂ）が、酸化物４０６のチャネル長方向のＡ１側（Ａ２側）の側面と接する構成にしてもよい。このように、導電体４５１ａ（導電体４５１ｂ）が酸化物４０６の上面に加えて、酸化物４０６の側面と接する構成にすることにより、導電体４５１ａ（導電体４５１ｂ）と酸化物４０６のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体４５１ａ（導電体４５１ｂ）と酸化物４０６の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
　ここで、酸化物４０６において、導電体４５１ａ（導電体４５１ｂ）は、酸化物４０６ａおよび酸化物４０６ｂに接する。
また、図４（Ａ）では、絶縁体４１５および絶縁体４０９の開口に設けられる導電体を導電体４５１ａまたは導電体４５１ｂのみとしているが、本実施の形態はこれに限られるものではない。図４（Ｂ）に示すように、絶縁体４１５および絶縁体４０９の開口の内壁に接して導電体４５０が形成され、さらに内側に導電体４５１ａあるいは導電体４５１ｂが形成される構成にしてもよい。よって、導電体４５１ａまたは導電体４５１ｂは、導電体４５０を介して、領域４２６ｂまたは領域４２６ｃと電気的に接続される。
　ここで、導電体４５０は、導電体４１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１５より上層から水素、水などの不純物が、導電体４５１ａおよび導電体４５１ｂを通じて酸化物４０６に混入するのを抑制することができる。
　導電体４５１ａの上面に接して導電体４５２ａが配置され、導電体４５１ｂの上面に接して導電体４５２ｂが配置されることが好ましい。導電体４５２ａおよび導電体４５２ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５２ａおよび導電体４５２ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電体４５２ａおよび導電体４５２ｂは、導電体４４０などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
［トランジスタ２０００］
　次に、トランジスタ１０００とは異なる電気特性を有するトランジスタ２０００について説明する。
図１（Ａ）に示すように、トランジスタ２０００は、絶縁体４１５の上に配置された導電体５５２ａと、導電体５５２ｂと、導電体５５２ａおよび導電体５５２ｂの上面および側面に接して配置された酸化物５０６と、導電体５５２ａ、導電体５５２ｂ、および酸化物５０６を覆うように配置された絶縁体４１１と、絶縁体４１１の上に配置された導電体５５４と、を有する。ここで、絶縁体４１１は、導電体４５２ａおよび導電体４５２ｂも覆うように配置される。
ここで、トランジスタ２０００を構成する導電体５５２ａおよび導電体５５２ｂは、導電体４５２ａおよび導電体４５２ｂと同じ工程で形成することができる。
図２に示す上面図において、酸化物５０６は、導電体５５２ａおよび導電体５５２ｂよりチャネル幅方向に広い構成を示しているが、本実施の形態はこれに限らない。酸化物５０６は、導電体５５２ａおよび導電体５５２ｂよりチャネル幅方向に狭い構成としてもよいし、導電体５５２ａおよび導電体５５２ｂと同じ幅としてもよい。
また、図１４に示すように、トランジスタ２０００は、酸化物５０６の一部を導電体５５２ａおよび導電体５５２ｂが覆う構成、所謂トップコンタクト構造としてもよい。
導電体５５２ａおよび導電体５５２ｂは、酸化物５０６を挟んで対向して配置されており、トランジスタ２０００のソース領域またはドレイン領域のいずれかとして機能できる。
酸化物５０６の、導電体５５２ａと導電体５５２ｂに挟まれる領域は、チャネル形成領域として機能する。ここで、導電体５５２ａと導電体５５２ｂとの距離を大きくすることが好ましく、例えば、トランジスタ１０００の導電体４０４のチャネル長方向の長さより大きくすることが好ましい。これにより、トランジスタ２０００のオフ電流を低減することができる。
　トランジスタ２０００の酸化物５０６は、トランジスタ１０００の酸化物４０６ａまたは酸化物４０６ｂに用いることができる金属酸化物を用いることができる。例えば、酸化物５０６として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いる場合、含まれるＩｎ、Ｇａ、Ｚｎの組成をＩｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４などにすることができる。
また、酸化物５０６は、トランジスタに用いたとき、酸化物４０６ｂと異なる電気特性を有せしめるものが好ましい。このため、例えば、酸化物５０６と酸化物４０６ｂにおいて、酸化物の材料、酸化物に含まれる元素の含有比率、酸化物の膜厚、または、酸化物に形成されるチャネル形成領域の幅や長さ、などのいずれかが異なることが好ましい。
以下では、酸化物５０６に酸化物４０６ａに用いることができる金属酸化物を用いた場合について説明する。例えば、酸化物５０６として、絶縁性が比較的高い、図１２（Ｃ）の領域Ｃで示される原子数比の金属酸化物を用いることが好ましい。酸化物５０６として、このような金属酸化物を用いた場合、酸化物５０６において、構成元素中の元素Ｍの原子数比を、酸化物４０６ｂにおける、構成元素中の元素Ｍの原子数比より大きくすることができる。また、酸化物５０６において、Ｉｎに対する元素Ｍの原子数比を、酸化物４０６ｂにおける、Ｉｎに対する元素Ｍの原子数比より大きくすることができる。これにより、トランジスタ２０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
一方、酸化物５０６として、酸化物４０６ｂに用いることができる金属酸化物を用いてもよい。この場合、酸化物５０６の膜厚や、トランジスタ２０００のチャネル長などを調整することで、トランジスタ２０００の電気特性を制御できる。すなわち、酸化物５０６の膜厚およびトランジスタ２０００のチャネル長などの最適化により、トランジスタ１０００に比べ、トランジスタ２０００のオフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。一方、トランジスタ１０００は、トランジスタ２０００に比べ、キャリア移動度やオン電流が高いトランジスタとすることができる。
　また、トランジスタ２０００のチャネル形成領域として機能する酸化物５０６は、酸素欠損が低減され、水素または水などの不純物が低減されていることが好ましい。これにより、トランジスタ２０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
また、酸化物５０６を用いたトランジスタ２０００のしきい値電圧が、バックゲートに負電位を印加していないトランジスタ１０００よりしきい値電圧が大きいことが好ましい。トランジスタ２０００のしきい値電圧をトランジスタ１０００のしきい値電圧より大きくするには、例えば、トランジスタ１０００の酸化物４０６ｂとして図１２（Ａ）の領域Ａで示される原子数比の金属酸化物を用い、トランジスタ２０００の酸化物５０６として図１２（Ｃ）の領域Ｃで示される原子数比の金属酸化物を用いることが好ましい。
また、トランジスタ２０００の導電体５５４のＡ１−Ａ２方向の長さを、トランジスタ１０００の導電体４０４のＡ１−Ａ２方向の長さより長くすることが好ましい。これにより、トランジスタ２０００のチャネル長をトランジスタ１０００のチャネル長より長くできるので、トランジスタ２０００のしきい値電圧を、バックゲートに負電位を印加していないトランジスタ１０００のしきい値電圧より大きくすることができる。
また、トランジスタ２０００では、チャネル形成領域が酸化物５０６に形成されるのに対して、トランジスタ１０００では、チャネル形成領域が酸化物４０６ａ、および酸化物４０６ｂに形成される。このため、トランジスタ２０００のチャネル形成領域における酸化物５０６の膜厚は、トランジスタ１０００のチャネル形成領域における酸化物４０６の膜厚より薄くできる。よって、トランジスタ２０００のしきい値電圧を、バックゲートに負電位を印加していないトランジスタ１０００のしきい値電圧より大きくすることができる。
絶縁体４１１は、トランジスタ２０００のゲート絶縁膜として機能し、導電体５５４はトランジスタ２０００のゲート電極として機能する。
また、トランジスタ１０００およびトランジスタ２０００の上に容量素子１５００を設ける構成にしてもよい。本実施の形態では、トランジスタ１０００に電気的に接続された導電体４５２ｂを用いて、容量素子１５００を形成する例について示す。
導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂを覆う絶縁体４１１として、例えば、酸化アルミニウムまたは酸化窒化シリコンを単層または積層で用いればよい。
絶縁体４１１の上に、少なくとも一部が導電体４５２ｂと重なるように、導電体４５４が配置されることが好ましい。導電体４５４は、導電体４５２ｂなどと同様に、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５４は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、導電体４５４は、導電体４４０などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
導電体４５２ｂは容量素子１５００の電極の一方として機能し、導電体４５４は容量素子１５００の電極の他方として機能する。絶縁体４１１は容量素子１５００の誘電体として機能する。
また、絶縁体４１１、導電体４５４、および導電体５５４の上に絶縁体４２０を配置するのが好ましい。絶縁体４２０は、絶縁体４１５に用いることができる絶縁体を用いればよい。
また、図１５（Ａ）および（Ｂ）に示すように、絶縁体４１１、導電体４５４、および導電体５５４を覆うように絶縁体４２１、および絶縁体４２２を設けてから、絶縁体４２２上に絶縁体４２０を設けてもよい。絶縁体４２１、および絶縁体４２２は、例えば、絶縁体３０３、絶縁体４０１、および絶縁体４３２と同様の材料を用いることができる。
導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂは、一導電膜を加工することで形成できる。同様に、導電体４５４および導電体５５４は、一導電体を加工することで形成できる。また、トランジスタ２０００のゲート絶縁膜および容量素子１５００の誘電体には、共通の絶縁体として、絶縁体４１１を用いることができる。したがって、トランジスタ２０００と容量素子１５００の作製において、共通の工程を用いることができ、工程数が大幅に増加することはない。
ここで、本実施の形態に示す半導体装置における、トランジスタ１０００、トランジスタ２０００、および容量素子１５００の接続関係の一例を示した、等価回路図を図１３（Ａ）に示す。また、図１３（Ａ）に示す配線１６０１から配線１６０４などを図１（Ａ）に対応させた断面図を図１３（Ｂ）に示す。
図１３（Ａ）（Ｂ）に示すように、トランジスタ１０００は、ゲートが配線１６０１と、ソースおよびドレインの一方が配線１６０２と、ソース及びドレインの他方が容量素子１５００の電極の一方と電気的に接続される。また、容量素子１５００の電極の他方が配線１６０３と電気的に接続される。また、トランジスタ２０００のドレインが配線１６０４と電気的に接続される。また、図１３（Ｂ）に示すように、トランジスタ１０００のバックゲートと、トランジスタ２０００のソース、およびゲートが、配線１６０５、配線１６０６、および配線１６０７を介して電気的に接続される。
　トランジスタ１０００のバックゲートと、トランジスタ２０００のソースを電気的に接続するためには、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれるように配置された導電体５４０と、絶縁体４０１および絶縁体３０１と、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体５１０と、を有する構成にすることが好ましい。ここで、導電体５１０は、絶縁体４０１および絶縁体３０１の開口の内壁に接して導電体５１０ａが形成され、さらに内側に導電体５１０ｂが形成されている。また、導電体５４０は、絶縁体４３０の開口の内壁に接して導電体５４０ａが形成され、さらに内側に導電体５４０ｂが形成されている。導電体５４０（導電体５４０ａおよび導電体５４０ｂ）は、導電体４４０（導電体４４０ａおよび導電体４４０ｂ）と対応しており、同様の材料を用いて形成することができ、導電体４４０の構成を参酌することができる。また、導電体５４０は導電体４４０と電気的に接続されていることが好ましい。
　また、絶縁体４１５、絶縁体４０９、絶縁体４０２、絶縁体３０３、および絶縁体３０２に形成された開口に導電体５５１が配置される。導電体５５１は、導電体５５２ａと導電体５１０を電気的に接続するように設けられることが好ましい。このような構成にすることで、トランジスタ２０００のソースおよびドレインの一方として機能する導電体５５２ａが導電体５５１、導電体５１０、導電体５４０、および導電体４４０を介して、トランジスタ１０００のバックゲートとして機能する導電体４１０と電気的に接続する。導電体５５１は、導電体４５１ａおよび導電体４５１ｂと対応しており、同様の材料を用いて形成することができ、導電体４５１ａおよび導電体４５１ｂの構成を参酌することができる。また、導電体５４０を設けず、導電体５１０と導電体４１０を電気的に接続し、トランジスタ１０００のバックゲートと、トランジスタ２０００のソースを電気的に接続してもよい。
ここで、配線１６０１に電位を印加することで、トランジスタ１０００のオン状態、オフ状態を制御することができる。トランジスタ１０００をオン状態として、配線１６０２に電位を印加することで、トランジスタ１０００を介して、容量素子１５００に電荷を供給することができる。また、配線１６０３に接地電位などを印加しておいて、さらにトランジスタ１０００をオフ状態にすることで、容量素子１５００に供給された電荷を保持することができる。また、配線１６０３には、半導体装置の機能や用途に応じて任意の電位を印加できるようにすることが好ましい。また、配線１６０４に負の電位を印加することで、トランジスタ２０００を介して、トランジスタ１０００のバックゲートに負の電位を与え、トランジスタ１０００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。
　トランジスタ２０００のゲートをソースとダイオード接続し、トランジスタ２０００のソースとトランジスタ１０００のバックゲートを接続する構成にすることで、トランジスタ２０００によって、トランジスタ１０００のバックゲート電圧を制御することができる。トランジスタ１０００のバックゲートの負電位を保持するとき、トランジスタ２０００のゲート−ソース間の電圧は、０Ｖになる。トランジスタ２０００のＩｃｕｔが非常に小さく、しきい値電圧がトランジスタ１０００より大きいので、この構成とすることにより、トランジスタ２０００に電源供給をしなくてもトランジスタ１０００のバックゲートの負電位を長時間維持することができる。
さらに、トランジスタ１０００のバックゲートの負電位を保持することで、トランジスタ１０００に電源供給をしなくてもトランジスタ１０００のＩｃｕｔを非常に小さくすることができる。つまり、トランジスタ１０００およびトランジスタ２０００に電源供給をしなくても、容量素子１５００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ１０００、トランジスタ２０００および容量素子１５００の接続関係は、図１３（Ａ）（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
　次に、トランジスタ１０００およびトランジスタ２０００の構成材料について説明する。
＜基板＞
　トランジスタ１０００およびトランジスタ２０００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜絶縁体＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体３０３、絶縁体４０１、絶縁体４３２、絶縁体４２１、および絶縁体４２２として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
　また、例えば、絶縁体３０３、絶縁体４０１、および絶縁体４３２としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体３０３、絶縁体４０１、および絶縁体４３２は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
　絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２、および絶縁体４１１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２、絶縁体４１２、および絶縁体４１１としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム、または酸化ハフニウムを有することが好ましい。
　絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、および／または絶縁体４１１は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、および／または絶縁体４１１は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体３０２、絶縁体３０３、絶縁体４０２、絶縁体４１２、および／または絶縁体４１１は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４０２および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体４０２および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
　絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４００、絶縁体４３０、絶縁体３０１、絶縁体４１５、および絶縁体４２０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　絶縁体４１８、および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８、および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜導電体＞
　導電体４０４ａ、導電体４０４ｂ、導電体４１０ａ、導電体４１０ｂ、導電体５１０ａ、導電体５１０ｂ、導電体４４０ａ、導電体４４０ｂ、導電体５４０ａ、導電体５４０ｂ、導電体４４１ａ、導電体４４１ｂ、導電体４５０、導電体４５１ａ、導電体４５１ｂ、導電体５５１、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、導電体５５２ｂ、導電体４５４、および導電体５５４としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記導電体、特に導電体４０４ａ、導電体４１０ａ、導電体５１０ａ、導電体４４０ａ、導電体５４０ａ、導電体４５０として、酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
＜酸化物４０６および酸化物５０６に適用可能な金属酸化物＞
　以下に、本発明に係る酸化物４０６および酸化物５０６について説明する。酸化物４０６および酸化物５０６として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　ここで、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
　以下に、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）を用いて、酸化物４０６ａおよび酸化物４０６ｂに用いることができる金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
　図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
　また、図１２（Ａ）、図１２（Ｂ）、および図１２（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
　また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
　図１２（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
　金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
　一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１２（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
　例えば、酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１２（Ａ）の領域Ａで示される原子数比を有することが好ましい。酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１２（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。なお、酸化物５０６に用いる金属酸化物は、酸化物４０６ａに用いることができる金属酸化物としてもよいし、酸化物４０６ｂに用いることができる金属酸化物としてもよい。
　特に、図１２（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
　なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
　また、金属酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
　なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
＜金属酸化物の構成＞
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタは、酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
　次に、本発明に係るトランジスタ１０００およびトランジスタ２０００を有する半導体装置の作製方法を図１および図５乃至図１１を用いて説明する。また、図５乃至図１１において、各図の（Ａ）および（Ｃ）は、図２にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｂ）および（Ｄ）は、図２にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体４００を成膜する。絶縁体４００の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体４００として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に絶縁体４００上に絶縁体４３２を成膜する。本実施の形態では、絶縁体４３２として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体４３２は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
　次に絶縁体４３２上に絶縁体４３０を成膜する。絶縁体４３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４３０として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体４３０に絶縁体４３２に達する溝、および絶縁体４３０、絶縁体４３２、および絶縁体４００を貫通する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。例えば、デュアルダマシン法を用いて、絶縁体４３０に溝を形成し、絶縁体４３２および絶縁体４００に穴や開口部を形成する。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４３２は、絶縁体４３０をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体４３０に酸化シリコン膜を用いた場合は、絶縁体４３２は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　溝の形成後に、導電体４４０ａ、および導電体４４１ａとなる導電膜を成膜する。導電体４４０ａ、および導電体４４１ａとなる導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４４０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体４４０ａ、および導電体４４１ａとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体４４０ａ、および導電体４４１ａとしてこのような金属窒化物を用いることにより、後述する導電体４４０ｂ、および導電体４４１ｂで銅など拡散しやすい金属を用いても、当該金属が導電体４４０ａ、および導電体４４１ａから外に拡散するのを防ぐことができる。
　次に、導電体４４０ａ、および導電体４４１ａとなる導電膜上に、それぞれ導電体４４０ｂ、および導電体４４１ｂとなる導電膜を成膜する。導電体４４０ｂ、および導電体４４１ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体４４０ｂ、および導電体４４１ｂとなる導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、ＣＭＰ処理を行うことで、導電体４４０ａおよび導電体４４１ａとなる導電膜、および導電体４４０ｂおよび導電体４４１ｂとなる導電膜の絶縁体４３０より上の部分を除去する。その結果、溝部のみに、上記導電体が残存することで上面が平坦な導電体４４０ａおよび導電体４４０ｂを含む導電体４４０、および導電体４４１ａおよび導電体４４１ｂを含む導電体４４１を形成することができる（図５（Ａ）および（Ｂ）参照。）。デュアルダマシン法を用いて形成した絶縁体４３０の溝と、絶縁体４３２および絶縁体４００の開口部に導電体４４１が形成される。
　次に、導電体４４０、導電体４４１、および絶縁体４３０上に絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４０１として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体４０１として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体４４０ｂや導電体４４１ｂなどに銅など拡散しやすい金属を用いても、当該金属が絶縁体４０１より上の層に拡散するのを防ぐことができる。
　次に絶縁体４０１上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体３０１として、ＣＶＤ法によって酸化シリコンを成膜する。
　次に、絶縁体４０１および絶縁体３０１に導電体４４０に達する溝を形成する。溝とは、たとえば穴や開口部なども含まれる。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　溝の形成後に、導電体４１０ａとなる導電膜を成膜する。導電体４１０ａとなる導電膜は、酸素の透過を抑制する機能を有する材料を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４１０ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体４１０ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜する。
　次に、導電体４１０ａとなる導電膜上に、導電体４１０ｂとなる導電膜を成膜する。導電体４１０ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体４１０ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
　次に、ＣＭＰ処理を行うことで、導電体４１０ａとなる導電膜および導電体４１０ｂとなる導電膜の絶縁体３０１より上の部分を除去する。その結果、溝部のみに、上記導電膜が残存することで上面が平坦な導電体４１０ａおよび導電体４１０ｂを含む導電体４１０を形成することができる（図５（Ａ）および（Ｂ）参照。）。
　次に、絶縁体３０１上および導電体４１０上に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。（図５（Ａ）および（Ｂ）参照。）。
　次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
　また、該加熱処理は、絶縁体３０２成膜後、絶縁体３０３の成膜後および絶縁体４０２の成膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体３０２成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
　本実施の形態では、第１の加熱処理として、絶縁体４０２成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、絶縁体４０２上に酸化物４０６ａとなる酸化膜および酸化物４０６ｂとなる酸化膜を順に成膜する。なお、酸化物４０６ａとなる酸化膜および酸化物４０６ｂとなる酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、酸化物４０６ａ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化物４０６ａと、酸化物４０６ｂ、との界面近傍を清浄に保つことができる。
　上記酸化膜の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　例えば、上記酸化膜の成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化物４０６ａとなる酸化膜および酸化物４０６ｂとなる酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化物４０６ａとなる酸化膜の成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４０２に供給される場合がある。
　なお、酸化物４０６ａとなる酸化膜のスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化物４０６ｂとなる酸化膜をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
　酸化物４０６ｂとなる酸化膜に酸素欠乏型の酸化物半導体を用いる場合は、酸化物４０６ａとなる酸化膜に過剰酸素を含む酸化膜を用いることが好ましい。また、酸化物４０６ｂとなる酸化膜の成膜後に酸素ドープ処理を行ってもよい。
　本実施の形態では、酸化物４０６ａとなる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化物４０６ｂとなる酸化膜として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
　次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、上記酸化膜中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化物４０６ａとなる酸化膜および酸化物４０６ｂとなる酸化膜を島状に加工して、酸化物４０６ａおよび酸化物４０６ｂを形成する（図５（Ｃ）および（Ｄ）参照。）。ここで、酸化物４０６ａおよび酸化物４０６ｂは、少なくとも一部が導電体４１０と重なるように形成する。上記酸化膜の加工はリソグラフィー法を用いて行えばよい。該加工においては、酸化物４０６ａおよび酸化物４０６ｂの断面形状がテーパー形状にしてもよい。該テーパー角度は、例えば、基板底面と平行な面に対して、３０度以上７５度未満、好ましくは３０度以上７０度未満とする。このようなテーパー角度を有することによって、以降の成膜工程における膜の被覆性が向上する。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工および上述のテーパー形状の加工に適している。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化物４０６ｂとなる酸化膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。上記酸化膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物４０６ａおよび酸化物４０６ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
　次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。なお、第３の加熱処理は行わなくてもよい場合がある。本実施の形態では、第３の加熱処理は行わない。
　次に、絶縁体４０２、酸化物４０６ａ、および酸化物４０６ｂの上に、絶縁体４１２となる絶縁膜、導電体４０４ａとなる導電膜、導電体４０４ｂとなる導電膜、および絶縁体４１９となる絶縁膜を形成する。
　絶縁体４１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、該酸素プラズマに絶縁体４１２となる絶縁膜を曝すことで、絶縁体４１２並びに酸化物４０６へ酸素を導入することができる。また、のちの工程において、絶縁体４１８が形成されたのち、加熱処理を行うことで、絶縁体４１２に含まれる酸素を選択的に酸化物４０６へ拡散させ、酸化物４０６の酸素欠損を低減することができる。
　ここで、第４の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁体４１２となる絶縁膜中の水分濃度および水素濃度を低減させることができる。なお、第４の加熱処理は行わなくてもよい場合がある。
　導電体４０４ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。該導電膜として上記の導電体４０４ａとして用いることができる導電性酸化物を、スパッタリング法を用いて酸素を含む雰囲気で成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。
　導電体４０４ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。該導電膜の成膜をスパッタリング法で行うことで、導電体４０４ａとなる導電膜の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。該ＯＣ電極上の導電体上に、さらに導電体をスパッタリング法などによって成膜してもよい。
　ここで、第５の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。なお、第５の加熱処理は行わなくてもよい場合がある。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。
　絶縁体４１９となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができ、特にＡＬＤ法を用いて成膜することが好ましい。該絶縁膜を、ＡＬＤ法を用いて成膜することで、膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度にすることができる。ここで、絶縁体４１９となる絶縁膜の膜厚は、絶縁体４１８となる絶縁膜の膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体４１８を形成する際、導電体４０４の上に絶縁体４１９を残存させやすくなる。
　次に、絶縁体４１２となる絶縁膜、導電体４０４ａとなる導電膜、導電体４０４ｂとなる導電膜、および絶縁体４１９となる絶縁膜を、エッチングして、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９を形成する（図６（Ａ）および（Ｂ）参照。）。絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９は、少なくとも一部が、導電体４１０および酸化物４０６と重なるように形成する。絶縁体４１２となる絶縁膜、導電体４０４ａとなる導電膜、導電体４０４ｂとなる導電膜、および絶縁体４１９となる絶縁膜の加工はリソグラフィー法を用いて行えばよい。
　ここで、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の断面形状が、可能な限りテーパー形状を有しないことが好ましい。これにより、後の工程で絶縁体４１８を形成する際、絶縁体４１８を残存させやすくなる。
　また、該エッチングにより、酸化物４０６ｂの絶縁体４１２と重ならない領域の上部がエッチングされる場合がある。この場合、酸化物４０６ｂの絶縁体４１２と重なる領域の膜厚が、絶縁体４１２と重ならない領域の膜厚より厚くなる。
　次に、絶縁体４０２、酸化物４０６、絶縁体４１２、導電体４０４、および絶縁体４１９を覆って、ＡＬＤ法を用いて、絶縁体４１８となる絶縁膜を成膜する。該絶縁膜を、ＡＬＤ法を用いて成膜することで、膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍ程度にすることができる。さらに、該絶縁膜をＡＬＤ法を用いて成膜することで、絶縁体４１２、導電体４０４、および絶縁体４１９からなる構造体のアスペクト比が非常に大きくても、該構造体の上面および側面に、ピンホールが少なく、かつ膜厚が均一な絶縁膜を成膜することができる。本実施の形態では、絶縁体４１８となる絶縁膜として、ＡＬＤ法によって酸化アルミニウムを成膜する。
　次に、絶縁体４１８となる絶縁膜に異方性のエッチング処理を行って、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して、絶縁体４１８を形成する（図６（Ｃ）および（Ｄ）参照。）。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された絶縁体４１８となる絶縁膜を除去して、絶縁体４１８を自己整合的に形成することができる。
　ここで、絶縁体４１９の膜厚を絶縁体４１８となる絶縁膜の膜厚より厚く形成しておくことで、絶縁体４１９および絶縁体４１８の上部が除去されても、絶縁体４１９および絶縁体４１８を残存させることができる。さらに、酸化物４０６の端部をテーパー形状とすることにより、酸化物４０６の側面に接して成膜された絶縁体４１８となる絶縁膜を除去するための時間が短縮され、より容易に絶縁体４１８を形成することができる。
　また、酸化物４０６の側面に接して絶縁体が残存する場合もある。当該絶縁体を酸化物４０６の側面に接して設けることで、酸化物４０６に混入する水または水素などの不純物を低減し、酸化物４０６から酸素が外方拡散するのを防ぐことができる場合がある。
　次に、絶縁体４１２、導電体４０４、絶縁体４１８、絶縁体４１９をマスクとして、酸化物４０６にプラズマ４２３による処理を行う（図７（Ａ）および（Ｂ）参照）。プラズマ処理は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む雰囲気などで行えばよい。例えば、アルゴンガスと窒素ガスを用いてプラズマ処理を行えばよい。
また、上記プラズマ処理の代わりにドーパントを添加してもよい。ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
　ドーパントとしては、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
　また、上記の通り、酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。よって、ドーパントとして酸化物４０６のキャリア密度を向上させるインジウムなどの金属元素を用いることができる。ここで、インジウムが、酸化物４０６ａに濃度のピークを持つように、ドーパントを添加することが好ましい。
　このようにしてインジウムを添加し、酸化物４０６ａの領域４２６ｂおよび領域４２６ｃにおける、元素Ｍに対するインジウムの原子数比が、酸化物４０６ｂの元素Ｍに対するインジウムの原子数比と同程度になることが好ましい。言い換えると、酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するインジウムの原子数比が、領域４２６ａにおける元素Ｍに対するインジウムの原子数比より大きくなることが好ましい。
　このようにインジウムを添加することにより、トランジスタ１０００の作製工程において、酸化物４０６ｂの膜厚が薄くなり、酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、酸化物４０６ａが十分低抵抗化されており、酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
　次に、絶縁体４０２、酸化物４０６、絶縁体４１８、および絶縁体４１９を覆って、絶縁体４０９を成膜する（図７（Ｃ）および（Ｄ）参照。）。絶縁体４０９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　絶縁体４０９の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物４０６ｂの絶縁体４１２と重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域４２６ｂ及び領域４２６ｃを形成することができる。絶縁体４０９として、例えばＣＶＤ法を用いて、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体４０９として、窒化酸化シリコンを用いる。
　このように、本実施の形態に示す半導体装置の作製方法では、チャネル長が１０ｎｍから３０ｎｍ程度に微細化されたトランジスタでも、絶縁体４０９の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
　ここで、導電体４０４および絶縁体４１２の上面および側面を、絶縁体４１９および絶縁体４１８で覆っておくことで、窒素または水素などの不純物元素が導電体４０４および絶縁体４１２に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体４０４および絶縁体４１２を通って、チャネル形成領域として機能する領域４２６ａに混入することを防ぐことができる。以上により、良好な電気特性を有するトランジスタ１０００を提供することができる。
　また、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を絶縁体４０９として用いることが好ましい。領域４２６ｂおよび領域４２６ｃの上にこのような絶縁体を設けることにより、水または水素などの不純物、または酸素が領域４２６ｂおよび領域４２６ｃに混入して、キャリア密度が変化することを防ぐことができる。
なお、上記において、プラズマ４２３による処理と、絶縁体４１９の成膜と、を用いて、領域４２６ｂおよび領域４２６ｃなどを形成したが、本実施の形態はこれに限られるものではない。例えば、いずれか一方のみを用いて、領域４２６ｂおよび領域４２６ｃなどを形成してもよい。
　次に、絶縁体４０９の上に、絶縁膜４１５Ａを成膜する（図８（Ａ）および（Ｂ）参照。）。絶縁膜４１５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁膜４１５Ａとして、酸化窒化シリコンを用いる。
　次に、絶縁膜４１５Ａの一部を除去して、絶縁体４１５を形成する（図８（Ｃ）および（Ｄ）参照。）。絶縁体４１５は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体４１５は、絶縁膜４１５Ａとして成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１５は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体４１５の上面は必ずしも平坦性を有さなくてもよい。
　次に、絶縁体４１５および絶縁体４０９に、酸化物４０６の領域４２６ｂに達する開口と、酸化物４０６の領域４２６ｃに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。ここで、導電体４５０ａまたは導電体４５０ｂが酸化物４０６ｂの側面に接して設けられるように、当該開口において、酸化物４０６の側面が露出するように、当該開口を形成する。
　次に、導電体４５１ａ、導電体４５１ｂとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体４５１ａ、導電体４５１ｂとなる導電膜の絶縁体４１５より上の部分を除去する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体４５１ａ、導電体４５１ｂを形成することができる（図９（Ａ）および（Ｂ）参照。）。
　次に、導電膜を成膜して、当該導電膜をフォトリソグラフィー法を用いて加工して、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂを形成する（図９（Ｃ）および（Ｄ）参照。）。導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂは、導電体４４０などと同様に、絶縁体に埋め込むように形成してもよい。
　以上により、トランジスタ１０００を有する半導体装置を作製することができる（図９（Ｃ）および（Ｄ）参照。）。
次に、導電体５５２ａおよび導電体５５２ｂと接するように酸化物５０６を形成する（図１０（Ａ）および（Ｂ）参照。）。酸化物５０６の形成は、絶縁体４１５、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂを覆うように、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて酸化膜を形成し、当該酸化膜をリソグラフィー法により加工することで行えばよい。酸化物５０６は、酸化物４０６ａや酸化物４０６ｂに用いた酸化物を用いることができる。本実施の形態では、酸化物５０６として、Ｉｎ、Ｇａ、およびＺｎの組成が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２となる酸化物を用いる。ただし、酸化物５０６に用いることができる酸化物はこれに限らない。酸化物５０６にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、およびＺｎの組成はＩｎ：Ｇａ：Ｚｎ＝１：３：２に限らず、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、１：１：１、あるいは、４：２：３としてもよい。
ここで、本実施の形態では、トランジスタ２０００の酸化物５０６が導電体５５２ａおよび導電体５５２ｂの上に形成される例を示したが、これに限定されない。図１４に示すように酸化物５０６の上に導電体５５２ａおよび導電体５５２ｂが形成されてもよい。この場合、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂとなる導電膜の形成前に、酸化物５０６を形成すればよい。
酸化物５０６となる酸化膜の加工には、ウェットエッチングやドライエッチングを用いることができる。エッチング方法は、該酸化膜のエッチング条件における該酸化膜のエッチングレートだけでなく、絶縁体４１５や、導電体４５１ａおよび導電体４５１ｂのエッチングレートも考慮して決定すればよい。該酸化膜をウェットエッチングで加工する場合は、リン酸、フッ酸、あるいはシュウ酸をエッチャントとして用いることができる。該酸化膜の膜厚や、各エッチャントに対する該酸化膜のエッチングレートに応じてエッチャントの濃度や処理時間を決定すればよい。一方、ドライエッチングは、微細加工に適しており、例えば１μｍ以下といった微細なパターンを形成するには、ドライエッチングを用いることが好ましい。
次に、酸化物５０６、絶縁体４１５、導電体４５２ａ、導電体４５２ｂ、導電体５５２ａ、および導電体５５２ｂを覆うように、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて絶縁体４１１を形成する（図１０（Ｃ）および（Ｄ）参照。）。本実施の形態では、絶縁体４１１として、酸化アルミニウムと酸化窒化シリコンの積層を用いる。酸化アルミニウムは、ＡＬＤ法を用いて形成し、酸化窒化シリコンは、ＣＶＤ法用いて形成するのが好ましい。
次に、絶縁体４１１上に導電体４５４および導電体５５４を形成する。導電体４５４および導電体５５４の形成は、絶縁体４１１上に、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて導電膜を形成し、当該導電膜をリソグラフィー法により加工することで行えばよい。本実施の形態では、導電膜としてスパッタリング法を用いてタングステンを形成し、当該導電膜をリソグラフィー法により加工することで導電体４５４および導電体５５４を形成する（図１１（Ａ）および（Ｂ）参照。）。
以上の工程により、導電体４５２ｂ、絶縁体４１１、および導電体４５４からなる容量素子１５００と、導電体５５２ａ、導電体５５２ｂ、酸化物５０６、絶縁体４１１、および導電体５５４からなるトランジスタ２０００を形成することができる（図１１（Ｃ）および（Ｄ）参照。）。なお、容量素子１５００において、導電体４５２ｂは第１の電極として機能し、絶縁体４１１は誘電体として機能し、導電体４５４は第２の電極として機能する。また、トランジスタ２０００において、導電体５５２ａはソース電極およびドレイン電極の一方として機能し、導電体５５２ｂはソース電極およびドレイン電極の他方として機能し、酸化物５０６は半導体として機能し、絶縁体４１１はゲート絶縁膜として機能し、導電体５５４はゲート電極として機能する。
容量素子１５００の第１の電極として機能する導電体４５２ｂ、トランジスタ２０００のソース電極またはドレイン電極として機能する導電体５５２ａ、および導電体５５２ｂを同一工程で形成し、絶縁体４１１を容量素子１５００の誘電体およびトランジスタ２０００のゲート絶縁膜の共通の絶縁体として用い、容量素子１５００の第２の電極として機能する導電体４５４、およびトランジスタ２０００のゲート電極として機能する導電体５５４を同一工程で形成できる。そのため、容量素子１５００とトランジスタ２０００を形成するために工程数が大幅に増加することは無い。
絶縁体４１１、導電体４５４、および導電体５５４の上に、絶縁体４２０を形成する（図１１（Ｃ）および（Ｄ）参照。）。絶縁体４２０の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁膜４１５Ａとして、酸化窒化シリコンを用いる。
絶縁体４２０の形成前に、図１５に示すような絶縁体４２１や絶縁体４２２を形成しても良い。絶縁体４２１として、例えばＡＬＤ法を用いて酸化アルミニウムを形成し、絶縁体４２２として、例えばスパッタリング法を用いて酸化アルミニウムを形成してもよい。
　以上により、トランジスタ１０００、トランジスタ２０００および容量素子１５００を有する半導体装置を作製することができる（図１参照。）。図５乃至図１１に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２０００と容量素子１５００を並行して作製することができるので、該半導体装置の生産性の向上を図ることができる。また、トランジスタ１０００のチャネル形成領域に用いる酸化物とトランジスタ２０００のチャネル形成領域に用いる酸化物を異なる酸化物材料とすることで、それぞれのトランジスタの特性を異ならせることができる。また、トランジスタ１０００のチャネル形成領域に用いる酸化物とトランジスタ２０００のチャネル形成領域に用いる酸化物を異なる膜厚とすることで、それぞれのトランジスタの特性を異ならせることができる。また、トランジスタ１０００のチャネル長とトランジスタ２０００のチャネル長を異なる長さとすることで、それぞれのトランジスタの特性を異ならせることができる。具体的には、トランジスタ１０００は、トランジスタ２０００に比べキャリア移動度やオン電流が高いトランジスタとすることができ、トランジスタ２０００は、トランジスタ１０００に比べオフ電流やＩｃｕｔが低いトランジスタとすることができる。
　以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１６および図１７を用いて説明する。
［記憶装置］
　図１６に示す半導体装置は、トランジスタ３００と、トランジスタ２００、トランジスタ３４５および容量素子１００を有している。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１６において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
　図１６において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００のゲートと電気的に接続され、配線３００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。配線３００７はトランジスタ３４５のソースと電気的に接続され、配線３００８はトランジスタ３４５のゲートと電気的に接続され、配線３００９はトランジスタ３４５のバックゲートと電気的に接続され、配線３０１０はトランジスタ３４５のドレインと電気的に接続されている。ここで、配線３００６、配線３００７、配線３００８、及び配線３００９が電気的に接続されている。
　先の実施の形態の図１３におけるトランジスタ１０００、トランジスタ２０００および容量素子１５００は、それぞれ、トランジスタ２００、トランジスタ３４５および容量素子１００に相当する。また、図１３における配線１６０５、配線１６０６、および配線１６０７は、それぞれ、配線３００６、配線３００７、および配線３００８に相当する。
　図１６に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
　また、図１６に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ３４５は、複数のトランジスタ２００のバックゲート電圧を制御することができる。そのため、トランジスタ３４５は、トランジスタ２００よりも、少ない個数を設けるとよい。
　情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
　トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
　次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置の構造＞
　本発明の一態様の記憶装置は、図１６に示すようにトランジスタ３００、トランジスタ２００、トランジスタ３４５および容量素子１００を有する。トランジスタ２００およびトランジスタ３４５はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、トランジスタ２００およびトランジスタ３４５の上方に設けられている。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ２００およびトランジスタ３４５と、は、バリア層により分離することができ、トランジスタ３００からトランジスタ２００およびトランジスタ３４５への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００またはトランジスタ３４５を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００およびトランジスタ３４５への混入を防止することができる。また、トランジスタ２００およびトランジスタ３４５を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００およびトランジスタ３４５に対する保護膜として用いることに適している。
　また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体およびトランジスタ３４５を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００と、トランジスタ２００およびトランジスタ３４５と、は、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００およびトランジスタ３４５への水素の拡散を抑制することができる。
　絶縁体２１６の上方には、トランジスタ２００およびトランジスタ３４５が設けられている。なお、トランジスタ２００およびトランジスタ３４５としては、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。例えば、トランジスタ２００としては、トランジスタ１０００、トランジスタ３４５としては、トランジスタ２０００を用いることができる。図１６では、トランジスタ２００としてトランジスタ１０００を用い、トランジスタ３４５としてトランジスタ２０００を用いる例を示している。また、図１６に示すトランジスタ２００およびトランジスタ３４５は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、絶縁体２１６上および導電体２１８上には、絶縁体２３０および絶縁体２３２が順に積層して設けられている。絶縁体２３０、および絶縁体２３２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体２３０、および絶縁体２３２には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００またはトランジスタ３４５を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００およびトランジスタ３４５との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、絶縁体２３０、および絶縁体２３２には、導電体２１９が埋め込まれている。なお、導電体２１９は、トランジスタ２００のバックゲート電極およびトランジスタ３４５のバックゲート電極と電気的に接続するプラグとしての機能を有し、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１９は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　トランジスタ２００のバックゲート電極およびトランジスタ３４５のバックゲート電極と、トランジスタ２００のトップゲート電極およびトランジスタ３４５のトップゲート電極と、の間に絶縁体２３０および絶縁体２３２を設けることで、トランジスタ２００のトップゲート電極およびトランジスタ３４５のトップゲート電極と、の寄生容量を低減することができる。
　トランジスタ２００およびトランジスタ３４５の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００およびトランジスタ３４５に酸化物半導体を用いる場合、トランジスタ２００およびトランジスタ３４５近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００およびトランジスタ３４５が有する酸化物の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００およびトランジスタ３４５を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
　例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００およびトランジスタ３４５への混入を防止することができる。また、トランジスタ２００およびトランジスタ３４５を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００およびトランジスタ３４５に対する保護膜として用いることに適している。
　なお、トランジスタ２００としてトランジスタ１０００を設ける場合およびトランジスタ３４５としてトランジスタ２０００を設ける場合、絶縁体２１４は絶縁体４３２に、導電体２１８は導電体４４０に、絶縁体２１６は絶縁体４３０に、絶縁体２３０は絶縁体４０１に、絶縁体２３２は絶縁体３０１に、絶縁体２２０は絶縁体３０２に、絶縁体２２２は絶縁体３０３に、絶縁体２２４は絶縁体４０２に、絶縁体２２５は絶縁体４０９に、絶縁体２８０は絶縁体４１５に対応する。よって、先の実施の形態に示す対応する構成の記載を参酌することができる。
　また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
　導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、トランジスタ３４５、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　続いて、トランジスタ２００の上方およびトランジスタ３４５の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
　また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、トランジスタ３４５またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体１１０は、容量素子１００の電極として機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
　導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　また、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図１６に示す構造５００は、ダイシングライン近傍の断面図を示している。
　例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ３４５を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２２５、絶縁体２２４、絶縁体２２２、絶縁体２２０、絶縁体２３２、絶縁体２３０及び絶縁体２１６に開口を設ける。また、絶縁体２８０、絶縁体２２５、絶縁体２２４、絶縁体２２２、絶縁体２２０、絶縁体２３２、絶縁体２３０及び絶縁体２１６の側面を覆うように、絶縁体２８２を設ける。
　つまり、該開口部において絶縁体２１４と、絶縁体２８２とが接する。このとき、絶縁体２１４と、絶縁体２８２と、を同材料及び同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
　当該構造により、絶縁体２１４と、絶縁体２８２で、絶縁体２８０、トランジスタ２００、およびトランジスタ３４５を包み込むことができる。絶縁体２１０、絶縁体２２２、絶縁体２８２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された基板を複数有する回路領域ごとに、分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、またはトランジスタ３４５に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ３４５の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜メモリセルアレイの構造＞
　次に、本実施の形態のメモリセルアレイの一例を、図１７に示す。図１６に示す記憶装置をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、図１７には、図１６に示すトランジスタ３４５は省略する。図１７は、図１６に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
　また、図１７は図１６と、トランジスタ３００の構成が異なる。図１７に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　図１７に示す記憶装置では、メモリセル６００ａとメモリセル６００ｂが隣接して配置されている。メモリセル６００ａおよびメモリセル６００ｂは、トランジスタ３００、トランジスタ２００、および容量素子１００を有し、配線３００１、配線３００２、配線３００３、配線３００４、配線３００５、および配線３００６と電気的に接続される。また、メモリセル６００ａおよびメモリセル６００ｂにおいても、同様にトランジスタ３００のゲートと、容量素子１００の電極の一方と、が電気的に接続するノードを、ノードＦＧとする。なお、配線３００２は隣接するメモリセル６００ａとメモリセル６００ｂで共通の配線である。
　メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。または、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される第５の配線３００５に与えればよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、表示コントローラＩＣ、およびソースドライバＩＣなどに用いることができる、本発明の一態様に係る半導体装置を含むフレームメモリについて説明する。
フレームメモリには、例えば、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを備えたＤＲＡＭ（ダイナミックランダムアクセスメモリ）を適用することができる。また、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）を用いることができる。ここでは、ＯＳメモリの一例として、１Ｔ１Ｃ型のメモリセルを有するＲＡＭについて説明する。ここでは、このようなＲＡＭを、「ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ、ドスラム）」と呼ぶこととする。図１８に、ＤＯＳＲＡＭの構成例を示す。
＜＜ＤＯＳＲＡＭ１４００＞＞
ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞—４２５＜Ｎ−１＞を有する。図１９（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図１９（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図１９（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ１に電気的に接続されている。端子Ｂ１には、定電圧（例えば、低電源電圧）が入力される。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ２に電気的に接続されている。そのため、端子Ｂ２の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ２の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ２の電圧を変化させてもよい。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞—４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＢＬＬ，ＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、およびソースドライバＩＣの消費電力を削減することができる。
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、およびソースドライバＩＣの消費エネルギーを低減できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る酸化物を半導体に用いたトランジスタ（ＯＳトランジスタ）が適用されている半導体装置装置の一例として、ＦＰＧＡ（フィールドブログラマブルブゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
図２０（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図２０（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、ＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ３１１１、ワードドライバ３１１２、データドライバ３１１３、プログラマブルエリア３１１５を有する。
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図２０（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図２０（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
図２１（Ａ）乃至図２１（Ｃ）を参照して、ＳＢ３１３１について説明する。図２１（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
図２１（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
図２１（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
信号ｃｏｎｔｅｘ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
信号ｃｏｎｔｅｘ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティングによってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレサの機能を併せ持つ。
図２２にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力をマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図２３（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
図２３（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ）
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ）
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのたため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図２４に示す半導体装置５４００は、ＣＰＵコア５４０１、パワーマネージメントユニット５４２１および周辺回路５４２２を有する。パワーマネージメントユニット５４２１は、パワーコントローラ５４０２、およびパワースイッチ５４０３を有する。周辺回路５４２２は、キャッシュメモリを有するキャッシュ５４０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）４０５、及びデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）４０６を有する。ＣＰＵコア５４０１は、データバス５４２３、制御装置５４０７、ＰＣ（プログラムカウンタ）４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）４１１、及びレジスタファイル５４１２を有する。ＣＰＵコア５４０１と、キャッシュ５４０４等の周辺回路５４２２とのデータのやり取りは、データバス５４２３を介して行われる。
半導体装置（セル）は、パワーコントローラ５４０２、制御装置５４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置５４００を提供できる。また、消費電力低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置５４００を提供できる。
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、該半導体装置（セル）を半導体装置５４００に適用することで、小型の半導体装置５４００を提供できる。また、消費電力低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
制御装置５４０７は、ＰＣ５４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ５４１１、レジスタファイル５４１２、キャッシュ５４０４、バスインターフェース５４０５、デバッグインターフェース５４０６、及びパワーコントローラ５４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ＡＬＵ５４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ５４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２４では図示していないが、キャッシュ５４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ５４０９は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル５４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ５４１０は、ＡＬＵ５４１１の演算処理に利用するデータ、またはＡＬＵ５４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース５４０５は、半導体装置５４００と半導体装置５４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５４０６は、デバッグの制御を行うための命令を半導体装置５４００に入力するための信号の経路としての機能を有する。
パワースイッチ５４０３は、半導体装置５４００が有する、パワーコントローラ５４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５４０２はパワースイッチ５４０３の動作を制御する機能を有する。
上記構成を有する半導体装置５４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、ＣＰＵコア５４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５４０２のレジスタに設定する。次いで、ＣＰＵコア５４０１からパワーコントローラ５４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５４００内に含まれる各種レジスタとキャッシュ５４０４が、データの退避を開始する。次いで、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への電源電圧の供給が、パワースイッチ５４０３により停止される。次いで、割込み信号がパワーコントローラ５４０２に入力されることで、半導体装置５４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ５４０４が、データの復帰を開始する。次いで、制御装置５４０７における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路の例について、図２５を用いて説明する。
図２５に示す半導体装置５５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５５００は、第１の記憶回路５５０１と、第２の記憶回路５５０２と、第３の記憶回路５５０３と、読み出し回路５５０４と、を有する。半導体装置５５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５５００の構成例について説明するものとする。
第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５５００に電源電圧が供給されている期間において、第１の記憶回路５５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５５０１は、揮発性の記憶回路と呼ぶことができる。
第２の記憶回路５５０２は、第１の記憶回路５５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５５０３は、第２の記憶回路５５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５５０４は、第２の記憶回路５５０２または第３の記憶回路５５０３に保持されたデータを読み出して第１の記憶回路５５０１に記憶する（あるいは復帰する）機能を有する。
特に、第３の記憶回路５５０３は、半導体装置５５００に電源電圧が供給されてない期間においても、第２の記憶回路５５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。
図２５に示すように、第２の記憶回路５５０２はトランジスタ５５１２と容量素子５５１９とを有する。第３の記憶回路５５０３はトランジスタ５５１３と、トランジスタ５５１５と、容量素子５５２０とを有する。読み出し回路５５０４はトランジスタ５５１０と、トランジスタ５５１８と、トランジスタ５５０９と、トランジスタ５５１７と、を有する。
トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を、容量素子５５１９に充放電する機能を有する。トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を容量素子５５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
トランジスタ５５１３は、容量素子５５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５５１５は、トランジスタ５５１３が導通状態であるときに、配線５５４４の電位に応じた電荷を容量素子５５２０に充放電する機能を有する。トランジスタ５５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
各素子の接続関係を具体的に説明すると、トランジスタ５５１２のソース及びドレインの一方は、第１の記憶回路５５０１に接続されている。トランジスタ５５１２のソース及びドレインの他方は、容量素子５５１９の一方の電極、トランジスタ５５１３のゲート、及びトランジスタ５５１８のゲートに接続されている。容量素子５５１９の他方の電極は、配線５５４２に接続されている。トランジスタ５５１３のソース及びドレインの一方は、配線５５４４に接続されている。トランジスタ５５１３のソース及びドレインの他方は、トランジスタ５５１５のソース及びドレインの一方に接続されている。トランジスタ５５１５のソース及びドレインの他方は、容量素子５５２０の一方の電極、及びトランジスタ５５１０のゲートに接続されている。容量素子５５２０の他方の電極は、配線５５４３に接続されている。トランジスタ５５１０のソース及びドレインの一方は、配線５５４１に接続されている。トランジスタ５５１０のソース及びドレインの他方は、トランジスタ５５１８のソース及びドレインの一方に接続されている。トランジスタ５５１８のソース及びドレインの他方は、トランジスタ５５０９のソース及びドレインの一方に接続されている。トランジスタ５５０９のソース及びドレインの他方は、トランジスタ５５１７のソース及びドレインの一方、及び第１の記憶回路５５０１に接続されている。トランジスタ５５１７のソース及びドレインの他方は、配線５５４０に接続されている。また、図２５においては、トランジスタ５５０９のゲートは、トランジスタ５５１７のゲートと接続されているが、トランジスタ５５０９のゲートは、必ずしもトランジスタ５５１７のゲートと接続されていなくてもよい。
トランジスタ５５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５５１５のオフ電流が小さいために、半導体装置５５００は、長期間電源供給なしに情報を保持することができる。トランジスタ５５１５のスイッチング特性が良好であるために、半導体装置５５００は、高速のバックアップとリカバリを行うことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図２６、および図２７を用いて説明する。
＜半導体ウエハ、チップ＞
　図２６（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
　複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図２６（Ｂ）にチップ７１５の拡大図を示す。
　また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
　チップ７１５を用いた電子部品の一例について、図２７（Ａ）および図２７（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
　図２７（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
　次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
　次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図２７（Ｂ）に示す。図２７（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図２７（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
　図２７（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
（実施の形態７）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２８に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図２８（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
　図２８（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　図２８（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
　図２８（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
　図２８（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
　図２８（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
　また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
３０１　　絶縁体、３０２　　絶縁体、３０３　　絶縁体、４００　　絶縁体、４０１　　絶縁体、４０２　　絶縁体、４０４　　導電体、４０４ａ　　導電体、４０４ｂ　　導電体、４０６　　酸化物、４０６ａ　　酸化物、４０６ｂ　　酸化物、４０９　　絶縁体、４１０　　導電体、４１０ａ　　導電体、４１０ｂ　　導電体、４１１　　絶縁体、４１２　　絶縁体、４１５　　絶縁体、４１５Ａ　　絶縁膜、４１８　　絶縁体、４１９　　絶縁体、４２０　　絶縁体、４２１　　絶縁体、４２２　　絶縁体、４２３　　プラズマ、４２６ａ　　領域、４２６ｂ　　領域、４２６ｃ　　領域、４３０　　絶縁体、４３２　　絶縁体、４４０　　導電体、４４０ａ　　導電体、４４０ｂ　　導電体、４４１　　導電体、４４１ａ　　導電体、４４１ｂ　　導電体、４５０　　導電体、４５０ａ　　導電体、４５０ｂ　　導電体、４５１ａ　　導電体、４５１ｂ　　導電体、４５２ａ　　導電体、４５２ｂ　　導電体、４５４　　導電体、５０６　　酸化物、５１０　　導電体、５１０ａ　　導電体、５１０ｂ　　導電体、５４０　　導電体、５４０ａ　　導電体、５４０ｂ　　導電体、５５１　　導電体、５５２ａ　　導電体、５５２ｂ　　導電体、５５４　　導電体、１０００　　トランジスタ、１５００　　容量素子、１６０１　　配線、１６０２　　配線、１６０３　　配線、１６０４　　配線、１６０５　　配線、１６０６　　配線、１６０７　　配線、２０００　　トランジスタ

Claims (13)

  1. 　第１のトランジスタと、
    　前記第１のトランジスタを覆うように設けられた第１の絶縁体と、
    　前記第１の絶縁体上の第２のトランジスタを有し、
    　前記第１のトランジスタは、
    　第１の導電体と、
    　前記第１の導電体上に配置された第２の絶縁体と、
    　前記第２の絶縁体の上に配置された第１の酸化物と、
    　前記第１の酸化物の上面の少なくとも一部に接して配置された第２の酸化物と、
    　前記第２の酸化物の上に配置された第３の絶縁体と、
    　前記第３の絶縁体の上に配置された第２の導電体と、
    　前記第２の導電体の上に配置された第３の導電体と、
    　前記第３の導電体の上に配置された第４の絶縁体と、
    　前記第３の絶縁体、前記第２の導電体、前記第３の導電体、前記第４の絶縁体の側面に接して配置された第５の絶縁体と、
    　前記第２の酸化物の上面に接し、かつ前記第５の絶縁体の側面に接して配置された第６の絶縁体と、を有し、
    　前記第２のトランジスタのソースおよびドレインの一方は、前記第１の導電体と電気的に接続することを特徴とする半導体装置。
  2. 　請求項１において、
    　前記第２のトランジスタのゲートは、前記第１の導電体と電気的に接続することを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の絶縁体上に容量素子を有し、
    　前記容量素子は、
    　第４の導電体と、
    　第５の導電体と、
    　前記第４の導電体と前記第５の導電体の間に設けられた第７の絶縁体を有し、
    　前記第２のトランジスタは、
    　第６の導電体と、
    　第７の導電体と、
    　前記第６の導電体および前記第７の導電体と電気的に接続する第３の酸化物と、
    　第８の導電体を有し、
    　前記第４の導電体は前記第１のトランジスタのソースおよびドレインの一方と電気的に接続し、
    　前記第３の酸化物と前記第８の導電体の間に前記第７の絶縁体が設けられていることを特徴とする半導体装置。
  4. 　請求項３において、前記第４の導電体、前記第６の導電体、および前記第７の導電体は、同じ材料からなることが特徴の半導体装置。
  5. 　請求項３において、
    　前記第５の導電体、および前記第８の導電体は、同じ材料からなることが特徴の半導体装置。
  6. 　請求項１において、
    　前記第１の酸化物および前記第２の酸化物は、それぞれ、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことを特徴とする半導体装置。
  7. 　請求項６において、
    　前記第３の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、
    　前記第３の酸化物のＩｎ、Ｍ、およびＺｎの組成は、前記第１の酸化物および前記第２の酸化物の一方のＩｎ、Ｍ、およびＺｎの組成と等しいことを特徴とする半導体装置。
  8. 　請求項６において、
    　前記第３の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含み、
    　前記第３の酸化物のＩｎ、Ｍ、およびＺｎの組成は、前記第１の酸化物のＩｎ、Ｍ、およびＺｎの組成、および前記第２の酸化物のＩｎ、Ｍ、およびＺｎの組成のいずれとも異なることを特徴とする半導体装置。
  9. 　請求項１のいずれか一項において、
    　前記第４の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのいずれかを有する、ことを特徴とする半導体装置。
  10. 　請求項１のいずれか一項において、
    　前記第５の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのいずれかを有する、ことを特徴とする半導体装置。
  11. 　請求項１のいずれか一項において、
    　前記第６の絶縁体は、水素および窒素のいずれか一方または両方を有する、ことを特徴とする半導体装置。
  12. 　第１の絶縁体の上に、第１の酸化膜、および第２の酸化膜を順に形成し、
    　前記第１の酸化膜および前記第２の酸化膜を島状に加工して、第１の酸化物および第２の酸化物を形成し、
    　前記第２の酸化物の上に、第１の絶縁膜、第１の導電膜、第２の導電膜、および第２の絶縁膜を順に形成し、
    　前記第１の絶縁膜、前記第１の導電膜、前記第２の導電膜、および前記第２の絶縁膜を加工して、第２の絶縁体、第１の導電体、第２の導電体、および第３の絶縁体を形成し、
    　前記第１の絶縁体、前記第１の酸化物、前記第２の酸化物、前記第２の絶縁体、前記第１の導電体、前記第２の導電体、および前記第３の絶縁体を覆うように、第３の絶縁膜を形成し、
    　前記第３の絶縁膜を加工して、前記第２の絶縁体、前記第１の導電体、前記第２の導電体、および前記第３の絶縁体の側面に接する、第４の絶縁体を形成し、
    　前記第１の絶縁体、前記第１の酸化物、前記第２の酸化物、前記第４の絶縁体、および前記第３の絶縁体を覆うように、第５の絶縁体を形成し、
    　前記第５の絶縁体の上に第６の絶縁体を形成し、
    　前記第６の絶縁体上に第３の導電膜を形成し、
    　前記第３の導電膜を加工して少なくとも第３の導電体、第４の導電体、および第５の導電体を形成し、
    　前記第４の導電体および前記第５の導電体と電気的に接続する第３の酸化物を形成し、
    　前記第３の導電体、前記第４の導電体、前記第５の導電体、および前記第３の酸化物を覆う第７の絶縁体を形成し、
    　前記第７絶縁体上に第４の導電膜を形成し、
    　前記第４の導電膜を加工して、前記第３の導電体の少なくとも一部と重なる第６の導電体と、前記第３の酸化物の少なくとも一部と重なる第７の導電体を形成する、ことを特徴とする半導体装置の作製方法。
  13. 　請求項１２において、
    　前記第３の絶縁膜は、ＡＬＤ法を用いて形成される、ことを特徴とする半導体装置の作製方法。
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