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WO2017208301A1 - 半導体装置 - Google Patents

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WO2017208301A1
WO2017208301A1 PCT/JP2016/065909 JP2016065909W WO2017208301A1 WO 2017208301 A1 WO2017208301 A1 WO 2017208301A1 JP 2016065909 W JP2016065909 W JP 2016065909W WO 2017208301 A1 WO2017208301 A1 WO 2017208301A1
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WO
WIPO (PCT)
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region
semiconductor device
substrate
gate
main surface
Prior art date
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Ceased
Application number
PCT/JP2016/065909
Other languages
English (en)
French (fr)
Inventor
威 倪
林　哲也
早見　泰明
亮太 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
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Priority to BR112018074758-0A priority patent/BR112018074758B1/pt
Priority to MYPI2018002058A priority patent/MY193292A/en
Priority to JP2018520069A priority patent/JP6610781B2/ja
Priority to KR1020187037588A priority patent/KR101965550B1/ko
Priority to PCT/JP2016/065909 priority patent/WO2017208301A1/ja
Priority to US16/305,170 priority patent/US10886401B2/en
Priority to CA3025767A priority patent/CA3025767C/en
Priority to RU2018146542A priority patent/RU2702405C1/ru
Priority to EP16903929.4A priority patent/EP3467869B1/en
Priority to MX2018014593A priority patent/MX2018014593A/es
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    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device in which a well region forming a channel, a source region, and a drain region are formed in the drift region in a direction perpendicular to the drift region surface.
  • this semiconductor device by using a substrate having an impurity concentration lower than that of the drift region and a well region having end portions extending to the substrate, electric field concentration in the well region can be reduced and breakdown voltage can be improved.
  • a protective region having a conductivity type different from that of the drift region can be formed in order to reduce electric field concentration between the gate electrode and the drift region.
  • a metal wiring can be connected to the surface of the protective region through a contact hole. In this case, since an area for connection to the protection area is necessary, the size of the element may be increased.
  • an object of the present invention is to provide a semiconductor device capable of improving pressure resistance without increasing the size.
  • a semiconductor device includes a substrate, a first conductivity type drift region formed on the main surface of the substrate, a second conductivity type well region formed on the main surface of the drift region, and a well A first conductivity type source region formed in the region, a gate groove formed in a direction perpendicular to the main surface of the drift region and in contact with the source region, the well region, and the drift region; and a first groove formed in the main surface of the drift region.
  • a semiconductor device capable of improving pressure resistance without being increased in size can be provided.
  • FIG. 1 is a perspective view illustrating a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2A is a top view corresponding to FIG. 2B is a cross-sectional view as seen from the AA direction in FIG. 2C is a cross-sectional view as seen from the direction BB in FIG.
  • FIG. 3 is a perspective view illustrating a semiconductor device according to a first modification of the first embodiment of the present invention.
  • FIG. 4 is a perspective view for explaining the method for manufacturing the semiconductor device according to the first variation of the first embodiment of the present invention.
  • FIG. 5 is a perspective view subsequent to FIG. 4 for explaining the method for manufacturing the semiconductor device according to the first variation of the first embodiment of the present invention.
  • FIG. 6 is a perspective view subsequent to FIG.
  • FIG. 7 is a perspective view subsequent to FIG. 6 for illustrating the method for manufacturing the semiconductor device according to the first variation of the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view seen from the AA direction of FIG.
  • FIG. 9 is a perspective view subsequent to FIGS. 7 and 8 for describing the method for manufacturing the semiconductor device according to the first variation of the first embodiment of the present invention.
  • FIG. 10 is a top view corresponding to FIG.
  • FIG. 11 is a perspective view subsequent to FIGS. 9 and 10 for describing the method for manufacturing the semiconductor device according to the first variation of the first embodiment of the present invention.
  • FIG. 12 is a perspective view illustrating a semiconductor device according to a second modification of the first embodiment of the present invention.
  • FIG. 13 is a top view corresponding to FIG. 14 is a cross-sectional view as seen from the AA direction of FIG.
  • FIG. 15 is a perspective view illustrating a semiconductor device according to the second embodiment of the present invention.
  • 16 is a cross-sectional view as seen from the AA direction in FIG.
  • FIG. 17 is a perspective view illustrating a semiconductor device according to a first modification of the second embodiment of the present invention.
  • FIG. 18 is a perspective view for explaining the method for manufacturing the semiconductor device according to the first variation of the second embodiment of the present invention.
  • FIG. 19 is a perspective view subsequent to FIG.
  • FIG. 18 for illustrating the method for manufacturing the semiconductor device according to the first variation of the second embodiment of the present invention.
  • FIG. 20 is a perspective view subsequent to FIG. 19 for illustrating the method for manufacturing the semiconductor device according to the first variation of the second embodiment of the present invention.
  • FIG. 21 is a perspective view subsequent to FIG. 20 for illustrating the method for manufacturing the semiconductor device according to the first variation of the second embodiment of the present invention.
  • 22 is a cross-sectional view as seen from the AA direction of FIG.
  • FIG. 23 is a perspective view subsequent to FIGS. 21 and 22 for describing the method for manufacturing a semiconductor device according to the first variation of the second embodiment of the present invention.
  • 24 is a cross-sectional view seen from the AA direction of FIG.
  • FIG. 25 is a perspective view subsequent to FIGS.
  • FIG. 26 is a cross-sectional view seen from the AA direction of FIG.
  • FIG. 27 is a perspective view subsequent to FIGS. 25 and 26 for describing the method for manufacturing the semiconductor device according to the first variation of the second embodiment of the present invention.
  • FIG. 28 is a top view corresponding to FIG.
  • FIG. 29 is a perspective view subsequent to FIGS. 27 and 28 for describing the method for manufacturing a semiconductor device according to the first variation of the second embodiment of the present invention.
  • FIG. 30 is a perspective view illustrating a semiconductor device according to a second modification of the second embodiment of the present invention.
  • 31 is a cross-sectional view as seen from the AA direction of FIG.
  • FIG. 32 is a perspective view for explaining the method for manufacturing a semiconductor device according to the second modification of the second embodiment of the present invention.
  • 33 is a cross-sectional view as seen from the AA direction of FIG.
  • the “first conductivity type” and the “second conductivity type” are opposite conductivity types. That is, if the first conductivity type is n-type, the second conductivity type is p-type. If the first conductivity type is p-type, the second conductivity type is n-type. In the following description, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type. When the n-type and the p-type are switched, the polarity of the applied voltage is also reversed.
  • FIG. 1 is a perspective view schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2A is a top view corresponding to FIG. 2B is a cross-sectional view as seen from the AA direction in FIG. 2C is a cross-sectional view as seen from the direction BB in FIG.
  • a semiconductor device having three metal oxide semiconductor field effect transistors (MOSFETs) as a plurality of semiconductor elements will be described as an example.
  • a large number of semiconductor elements may be arranged in each of two axial directions (X-axis direction and Z-axis direction) on the plane.
  • the electrode wiring is not shown for easy understanding.
  • the semiconductor device includes a substrate 1, a well region 2, a source region 3, a drift region 4, a drain region 5, and a gate insulating film. 6, a gate electrode 7, a gate groove 8, a source electrode 15, a drain electrode 16, a protection region 17, and a connection region 18.
  • the substrate 1 is, for example, a flat plate made of a semi-insulator or an insulator.
  • the insulator means a substrate having a sheet resistance of several k ⁇ / ⁇ or more
  • the semi-insulator means a substrate having a sheet resistance of several tens of ⁇ / ⁇ or more.
  • silicon carbide SiC
  • the substrate 1 has a thickness of about several tens of ⁇ m to several hundreds of ⁇ m, for example.
  • the drift region 4 is an n ⁇ -type region formed on one main surface (hereinafter referred to as “first main surface”) of the substrate 1.
  • the impurity concentration of the drift region 4 is higher than that of the substrate 1 and is, for example, about 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the drift region 4 is made of the same material as the substrate 1.
  • the substrate 1 is made of SiC
  • the drift region 4 is an epitaxial growth layer made of SiC.
  • the drift region 4 has a thickness of about several ⁇ m to several tens of ⁇ m, for example.
  • the well region 2 drifts from the main surface (hereinafter referred to as “second main surface”) opposite to the main surface (hereinafter referred to as “first main surface”) in contact with the substrate 1 of the drift region 4 in the drift region 4.
  • second main surface opposite to the main surface
  • first main surface This is a p-type region extending to the first main surface of the drift region 4 in the direction perpendicular to the second main surface of the region 4 (Y-axis direction).
  • the end portion of the well region 2 means a portion of the well region 2 where a bottom surface parallel to the first main surface of the drift region 4 and an end surface facing the drift region 4 intersect.
  • the bottom surface of the well region 2 may be higher or lower than the first main surface of the drift region 4.
  • Well region 2 extends in one direction (Z-axis direction) parallel to the second main surface of drift region 4.
  • the impurity concentration of the well region 2 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the source region 3 extends from the second main surface of the drift region 4 in the well region 2 in the direction perpendicular to the second main surface of the drift region 4 (Y-axis direction). Source region 3 extends in parallel to well region 2 in one direction (Z-axis direction) parallel to the second main surface of drift region 4. Source region 3 has the same conductivity type as drift region 4.
  • the impurity concentration of the source region 3 is higher than that of the drift region 4 and is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the source region 3 and the well region 2 are each electrically connected to the source electrode 15 formed on the exposed surface and have the same potential.
  • a material of the source electrode 15 for example, a conductor containing a metal material such as nickel (Ni), titanium (Ti), or molybdenum (Mo) can be used. 2A and 2C, the source electrode 15 is not shown.
  • the gate groove 8 is formed from the second main surface of the drift region 4 to the first main surface of the drift region 4 in the direction perpendicular to the second main surface of the drift region 4 (Y-axis direction). It is a groove.
  • the gate groove 8 is parallel to the second main surface of the drift region 4, and in the direction (X-axis direction) orthogonal to the extending direction of the source region 3 and the well region 2, the source region 3, the well region 2, and the drift region 4 so as to contact 4.
  • the bottom surface of the gate groove 8 does not need to coincide with the first main surface of the drift region 4, and may be higher than the bottom surface of the source region 3 or may coincide with the bottom surface of the source region 3, for example.
  • a plurality of gate grooves 8 are arranged in a direction (Z-axis direction) parallel to the second main surface of the drift region 4 and perpendicular to the extending direction.
  • the gate insulating film 6 is formed on the entire surface of the gate groove 8.
  • an insulator such as a silicon oxide film (SiO 2 film) can be used.
  • the gate electrode 7 is formed at least on the surface of the gate insulating film 6 in the gate groove 8. That is, the gate electrode 7 is formed on the surface of the gate groove 8 with the gate insulating film 6 interposed therebetween.
  • a conductor such as n-type polysilicon can be used.
  • the drain region 5 is an n + type region formed in the drift region 4 so as to be separated from the well region 2. Drain region 5 extends from the second main surface of drift region 4 to the first main surface of drift region 4 in the direction perpendicular to the second main surface of drift region 4 (Y-axis direction). The depth of the drain region 5 may be shallower than the thickness of the drift region 4. The drain region 5 extends in the extending direction (Z-axis direction) of the well region 2 and the source region 3. Drain region 5 has the same conductivity type as drift region 4. The impurity concentration of the drain region 5 is higher than that of the drift region 4 and about the same as that of the source region 3, for example, about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the drain region 5 is electrically connected to the drain electrode 16 formed on the exposed surface.
  • a material of the drain electrode 16 for example, a conductor containing a metal material such as nickel (Ni), titanium (Ti), or molybdenum (Mo) can be used. 2A and 2C, the drain electrode 16 is not shown.
  • the protection region 17 is a p-type region formed in a surface of the drift region 4 that faces the drain region 5 of the gate insulating film 6. That is, the protection region 17 is formed so as to be in contact with the entire end surface of the gate groove 8 facing the drain region 5. That is, the depth of the protection region 17 matches the depth of the gate trench 8, and the width of the protection region 17 matches the width of the gate trench 8.
  • the widths of the protection region 17 and the gate groove 8 are the widths in the direction (Z-axis direction) perpendicular to the main current direction (X-axis direction) along the second main surface of the drift region 4.
  • the impurity concentration of the protection region 17 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • Connection region 18 is a p-type region formed in contact with well region 2 and protection region 17 in drift region 4.
  • Connection region 18 is formed from the second main surface of drift region 4 to a depth shallower than the depth of gate trench 8.
  • the connection region 18 extends from the end surface facing the drain region 5 of the well region 2 to the end surface facing the drain region 5 of the gate trench 8 in the extending direction (X-axis direction) of the gate trench 8. It is formed in a range up to a position not exceeding the end face facing the drain region 5. That is, the connection region 18 is in contact with the gate insulating film 6 that forms a side surface along the extending direction (X-axis direction) of the gate groove 8.
  • the impurity concentration of the connection region 18 is higher than that of the well region 2.
  • the impurity concentration of the connection region 18 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the well region 2 and the protection region 17 are electrically connected to each other by a connection region 18. That is, the source region 3, the well region 2, the source electrode 15, the protection region 17, and the connection region 18 are electrically connected to each other and have the same potential.
  • the semiconductor device functions as a transistor by controlling the potential of the gate electrode 7 with a positive potential applied to the drain electrode 16 with the potential of the source electrode 15 as a reference. That is, when the voltage between the gate electrode 7 and the source electrode 15 exceeds a predetermined threshold value, an inversion layer serving as a channel is formed in the well region 2 located on the side surface of the gate electrode 7 and is turned on. A current flows to 15. Specifically, electrons flow from the source electrode 15 to the source region 3 and from the source region 3 to the drift region 4 through the channel. Further, it flows from the drift region 4 to the drain region 5 and finally flows to the drain electrode 16.
  • the inversion layer of the well region 2 disappears and is turned off, and the current between the drain electrode 16 and the source electrode 15 is cut off.
  • a high voltage of several hundred volts to several thousand volts can be applied between the drain and the source.
  • the gate-drain voltage can be withstood by the gate insulating film facing the drain region and the depletion layer extending in the drift region.
  • the electric field at this time is concentrated on the interface between the gate insulating film and the drift region. Since the gate insulating film is usually about several tens of nanometers, dielectric breakdown may occur.
  • the protection region 17 having the same potential as the source region 3, a depletion layer spreads in the protection region 17 when a large voltage is applied to the drain region 5.
  • the voltage between the gate electrode 7 and the drain region 5 can withstand the gate insulating film 6 facing the drain region 5, the depletion layer in the protection region 17, and the depletion layer in the drift region 4.
  • the protective region 17 can protect the gate insulating film 6 from dielectric breakdown and improve the breakdown voltage. Can do.
  • the source region 3 and the protection region 17 are protected by providing the connection region 18 having the same conductivity type as the well region 2 and the protection region 17 in contact with the well region 2 and the protection region 17.
  • the region 17 can be electrically connected. Therefore, the metal wiring and the contact hole for connecting to the protection region 17 are not necessary, so that the surface of the protection region 17 does not need to be wider than the contact hole. For this reason, the number of elements that can be formed in a unit area is not reduced without increasing the element size.
  • the semiconductor device of the first embodiment it is not necessary to increase the surface area of the protection region 17, so that the width of the protection region 17 does not become wider than the width of the gate groove 8. If the protection region 17 has a width wider than that of the gate groove 8, the main current flows from the drain region 5 to the source region 3 in the on state, and the on-resistance per unit area can be increased. In the semiconductor device according to the first embodiment, the gate insulating film 6 can be protected by the protection region 17 without increasing the on-resistance per unit area.
  • the impurity concentration of the connection region 18 is higher than that of the well region 2, the resistance of the connection region 18 can be reduced and the conductivity can be improved.
  • the potentials of the source region 3 and the protection region 17 are easily fixed, and the possibility of malfunctioning can be reduced.
  • the substrate 1 is made of an insulator or a semi-insulator, and the end of the well region 2 is in contact with the substrate 1, so that the electric field concentration at the end of the well region 2 is reduced. It can be reduced and the breakdown voltage can be further improved.
  • the substrate 1 and the drift region 4 are formed of the same material, the possibility of warping due to stress is reduced, and the reliability of the element is improved. Can do.
  • FIG. 3 is a perspective view illustrating a semiconductor device according to a first modification of the first embodiment of the present invention.
  • the semiconductor device according to the first modification of the first embodiment is different from the first embodiment described above in that a plurality of semiconductor elements and a plurality of semiconductor elements are connected in parallel to each other.
  • the configurations, operations, and effects that are not described in the first modification of the first embodiment are substantially the same as those in the first embodiment described above, and are omitted because they are redundant.
  • the plurality of well regions 2 are parallel to the second main surface of the drift region 4 and in a direction (X-axis direction) orthogonal to the extending direction (Z-axis direction), They are arranged in parallel and spaced apart from each other.
  • a plurality of source regions 3 are respectively formed in the plurality of well regions 2.
  • a plurality of drain regions 5 are formed between the plurality of well regions 2 so as to be separated from the plurality of well regions 2, respectively.
  • the gate groove 8 is parallel to the second main surface of the drift region 4 and is in contact with the drift regions 4 on both sides in the arrangement direction (X-axis direction) of the well region 2 in the arrangement direction (X-axis direction) of the well region 2. So as to extend. That is, the gate trench 8 penetrates the well region 2 and the source region 3.
  • the protection region 17 is formed so as to be in contact with both end faces respectively facing the drain region 5 of the gate groove 8.
  • the connection region 18 is formed in a range from both end surfaces in the arrangement direction (X-axis direction) of the well region 2 to a position in contact with the protection region 17 located on each side.
  • FIGS. 4 to 11 show unit element cells connected in parallel corresponding to region D of FIG.
  • a substrate 1 is prepared as shown in FIG.
  • the substrate 1 is an insulating substrate made of non-doped SiC and has a thickness of about several tens ⁇ m to several hundreds ⁇ m.
  • An n ⁇ type SiC epitaxial layer is formed as a drift region 4 on the substrate 1.
  • the drift region 4 is formed to have an impurity concentration of 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 and a thickness of several ⁇ m to several tens of ⁇ m, for example.
  • the drift region 4 includes a p-type well region 2, an n + -type source region 3, an n + -type drain region 5, a p-type protection region 17, and a p-type connection region. 18 is formed.
  • the order of formation it is preferable to form the well region 2 first. Thereafter, the source region 3 and the drain region 5 may be formed simultaneously.
  • An ion implantation method is used to form the well region 2, the source region 3, the drain region 5, the protection region 17, and the connection region 18.
  • a mask material may be formed on the drift region 4 by the following process.
  • a silicon oxide film (SiO 2 film) can be used as the mask material, and a thermal chemical vapor deposition (thermal CVD) method or a plasma CVD method can be used as the deposition method.
  • a resist is applied on the mask material, and the resist is patterned using a general photolithography method or the like. A part of the mask material is selectively removed by etching using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching (RIE) can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • p-type and n-type impurities are ion-implanted into the drift region 4, the p-type well region 2, the protection region 17 and the connection region 18, and the n + -type source region 3 and drain.
  • Region 5 is formed.
  • the p-type impurity for example, aluminum (Al) or boron (B) can be used.
  • As the n-type impurity for example, nitrogen (N) can be used.
  • the mask material is removed by wet etching using, for example, hydrofluoric acid.
  • the ion-implanted impurity is activated by heat treatment (annealing).
  • the heat treatment temperature is, for example, about 1700 ° C., and argon (Ar) or nitrogen (N 2 ) can be suitably used as the atmosphere.
  • the impurity concentration of the source region 3 and the drain region 5 formed by this method is preferably 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , and the implantation depth is the first main surface of the drift region 4. Shallower.
  • the impurity concentration of the well region 2, the protective region 17 and the connection region 18 is preferably 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the implantation depth of the well region 2 and the protection region 17 may be deeper than the first main surface of the drift region 4 so that the end of the well region 2 reaches the substrate 1.
  • the implantation depth of the connection region 18 is shallower than the first main surface of the drift region 4. For example, when the thickness of the drift region 4 is 1 ⁇ m or more, the implantation energy may be above the MKeV level.
  • a mask material 9 is formed in order to form the gate groove 8 in the drift region 4.
  • the mask material 9 an insulating film patterned like the mask material used in the process described with reference to FIG. 5 can be used.
  • the gate groove 8 is formed using the mask material 9 as a mask. Note that the structure after the formation of the gate trench 8 is not shown.
  • a dry etching method such as RIE is preferably used.
  • the depth of the gate trench 8 is formed shallower than the source region 3.
  • the mask material 9 is removed. For example, when the mask material 9 is a silicon oxide film, the mask material 9 is removed by cleaning with hydrofluoric acid.
  • a gate insulating film 6 and a gate electrode 7 are formed.
  • the gate insulating film 6 is formed on the surfaces of the drift region 4 and the gate groove 8 by a thermal oxidation method or a deposition method.
  • a thermal oxidation method for example, a silicon oxide film is formed in all portions where the substrate comes into contact with oxygen by heating the substrate to a temperature of about 1100 ° C. in an oxygen atmosphere.
  • the temperature is about 1000 ° C. in an atmosphere of nitrogen, argon, nitrous oxide (N 2 O), or the like. Annealing may be performed.
  • a material to be the gate electrode 7 is deposited on the surface of the gate insulating film 6.
  • Polysilicon can be used as the material of the gate electrode 7.
  • Low pressure CVD may be used as the polysilicon deposition method.
  • the gate groove 8 can be completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed at about 950 ° C. in an atmosphere of phosphoryl chloride (POCl 3 ), whereby n-type polysilicon is formed, and the gate electrode 7 can be made conductive.
  • POCl 3 phosphoryl chloride
  • the polysilicon of the gate electrode 7 is etched by isotropic etching or anisotropic etching.
  • the etching amount is set so that polysilicon remains in the gate groove 8.
  • the gate groove 8 has a width of 2 ⁇ m and polysilicon is deposited with a thickness of 1.5 ⁇ m
  • the etching amount is desirably 1.5 ⁇ m.
  • 7 and 8 show the structure after the polysilicon etching.
  • FIG. 7 the illustration of the insulating film formed on the surface of the drift region 4 during the formation of the gate insulating film 6 is omitted, but in reality, as shown in FIG. An insulating film can also be formed on the surface of the region 4.
  • an interlayer insulating film 10 is formed, and an electrode contact hole 11 is formed.
  • the interlayer insulating film 10 is generally preferably a silicon oxide film, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist is applied on the interlayer insulating film 10, and the resist is patterned using a general photolithography method (not shown).
  • a part of the interlayer insulating film 10 is selectively removed by wet etching using hydrofluoric acid or the like or dry etching such as reactive ion etching (RIE), and the contact hole 11 is opened. To do. Thereafter, the resist is removed with oxygen plasma or sulfuric acid.
  • RIE reactive ion etching
  • a gate wiring 12, a source wiring 13, and a drain wiring 14 are formed.
  • a metal material such as titanium (Ti), nickel (Ni), molybdenum (Mo) or the like can be used.
  • Ti is deposited by metal organic chemical vapor deposition (MOCVD) or the like.
  • MOCVD metal organic chemical vapor deposition
  • Ti is selectively etched using a resist or the like as a mask.
  • an interlayer insulating film of the gate wiring 12 and the source wiring 13 is deposited to form a contact hole.
  • the interlayer insulating film is preferably deposited by sputtering or the like, and the contact hole can be formed in the same manner as described with reference to FIGS.
  • a metal material to be the source wiring 13 is deposited and etched by the same method as the formation of the gate wiring 12.
  • an interlayer insulating film of the source wiring 13 and the drain wiring 14 is deposited, a contact hole is formed, and a metal material of the drain wiring 14 is deposited.
  • FIG. 11 shows the semiconductor device after the drain wiring 14 is formed. Through the above steps, the semiconductor device shown in FIG. 3 is completed.
  • the protection region 17 adjacent in the direction in which the main current flows (X-axis direction) and the drift region 4 sandwiched between the protection regions 17 are: Complete depletion above a given drain voltage. Thereby, the pressure resistance can be further improved.
  • FIG. 12 is a perspective view illustrating a semiconductor device according to a second modification of the first embodiment of the present invention.
  • FIG. 13 is a top view corresponding to FIG.
  • the semiconductor device according to the second modification of the first embodiment is different from the first embodiment described above in that the connection region 18 is in contact with the source electrode 15. Configurations, operations, and effects that are not described in the second modification of the first embodiment are substantially the same as those in the above-described embodiment, and are omitted because they overlap.
  • the source electrode 15 is in contact with the upper surfaces of the well region 2 and the source region 3 and the upper surface of the connection region 18.
  • the source electrode 15, the well region 2, the source region 3, and the connection region 18 have the same potential.
  • Source electrode 15 is formed on the second main surface of drift region 4.
  • the source electrode 15 can be formed without changing the process by forming the contact hole 11 in the region corresponding to the connection region 18 in the step described with reference to FIGS.
  • p-type SiC has a relatively high resistivity and is difficult to fix a potential.
  • the semiconductor element according to the second modification of the first embodiment since the connection region 18 is in direct contact with the source electrode 15, the potential can be easily fixed, and the possibility of malfunctioning can be reduced.
  • connection region 18 may be in contact with the source electrode 15 at a position deeper than the second main surface of the drift region 4.
  • the source electrode 15 is formed from the depth of the connection region 18 by forming the contact hole 11 in the region corresponding to the connection region 18 in the step described with reference to FIGS. It can be formed by forming a shallow groove and depositing an electrode material in the groove.
  • the source electrode 15 formed so as to be in contact at a position deeper than the upper surface of the connection region 18 is in contact with the connection region 18 not only on the bottom surface but also on the side surface of the groove formed in the connection region 18.
  • the area is large. Accordingly, the contact resistance is reduced, the potential can be more easily fixed, and the possibility of malfunctioning can be reduced.
  • FIG. 15 is a perspective view illustrating a semiconductor device according to the second embodiment of the present invention.
  • 16 is a cross-sectional view as seen from the AA direction in FIG.
  • the semiconductor device according to the second embodiment differs from the first embodiment described above in that the connection region 18 is formed in contact with the bottom surface of the gate insulating film 6.
  • the configurations, operations, and effects that are not described in the second embodiment below are substantially the same as those in the above-described embodiment and are omitted because they are duplicated.
  • the electrode wiring is not shown for easy understanding.
  • the depth of the gate groove 8 is shallower than the depth of the drift region 4. That is, the bottom surface of the gate groove 8 is higher than the first main surface of the drift region 4.
  • the connection region 18 is formed in contact with the bottom surface of the gate insulating film 6 facing the substrate 1.
  • the connection region 18 extends from the end surface of the well region 2 facing the drain region 5 to a position in contact with the bottom of the protection region 17 in the extending direction of the gate groove 8 (X-axis direction).
  • the width of the connection region 18 matches, for example, the width of the gate groove 8. That is, the connection region 18 is formed in the drift region 4 on the bottom surface of the gate groove 8 and the protection region 17 facing the substrate 1 except for the well region 2 and the source region 3.
  • the semiconductor device controls the potential of the gate electrode 7 while applying a positive potential to the drain electrode 16 with reference to the potential of the source electrode 15.
  • the inversion layer of the well region 2 disappears and is turned off, and the current between the drain electrode 16 and the source electrode 15 is cut off.
  • a high voltage of several hundred volts to several thousand volts can be applied between the drain and the source.
  • the channel is formed in the well region 2 located not on the side of the gate groove 8 where the connection region 18 is formed but on the side surface of the gate electrode 7. For this reason, the connection region 18 does not affect the channel width in the ON state.
  • the protection region 17 having the same potential as the source region 3, a depletion layer spreads in the protection region 17 when a large voltage is applied to the drain region 5.
  • the voltage between the gate electrode 7 and the drain region 5 can withstand the gate insulating film 6 facing the drain region 5, the depletion layer in the protection region 17, and the depletion layer in the drift region 4.
  • the protective region 17 can protect the gate insulating film 6 from dielectric breakdown and improve the breakdown voltage. Can do.
  • the well region 2 and the protection region 17 are in contact with each other, and the connection region 18 having the same conductivity type as the well region 2 and the protection region 17 is provided.
  • the region 17 can be electrically connected. Therefore, the metal wiring and the contact hole for connecting to the protection region 17 are not necessary, so that the surface of the protection region 17 does not need to be wider than the contact hole. For this reason, the number of elements that can be formed in a unit area is not reduced without increasing the element size.
  • the semiconductor device it is not necessary to increase the surface area of the protection region 17, so that the width of the protection region 17 does not become wider than the width of the gate groove 8. If the protection region 17 has a width wider than that of the gate groove 8, the main current flows from the drain region 5 to the source region 3 in the on state, and the on-resistance per unit area can be increased. In the semiconductor device according to the second embodiment, the gate insulating film 6 can be protected by the protection region 17 without increasing the on-resistance per unit area.
  • connection region 18 formed in contact with the bottom surface of the gate insulating film 6 does not disturb the flow of the main current.
  • the inversion layer is formed in the connection region 18 in the on state, the channel width can be increased and the on-resistance can be reduced.
  • the impurity concentration of the connection region 18 is higher than that of the well region 2, the resistance of the connection region 18 can be reduced and the conductivity can be improved.
  • the potentials of the source region 3 and the protection region 17 are easily fixed, and the possibility of malfunctioning can be reduced.
  • the substrate 1 is made of an insulator or a semi-insulator, and the end of the well region 2 is in contact with the substrate 1, so that the electric field concentration at the end of the well region 2 is reduced. It can be reduced and the breakdown voltage can be further improved.
  • the substrate 1 and the drift region 4 are formed of the same material, the possibility of warping due to stress is reduced, and the reliability of the element is improved. Can do.
  • FIG. 17 is a perspective view illustrating a semiconductor device according to a first modification of the second embodiment of the present invention.
  • the semiconductor device according to the first modification of the second embodiment differs from the second embodiment described above in that a plurality of semiconductor elements and a plurality of semiconductor elements are connected in parallel to each other. Configurations, operations, and effects that are not described in the first modification of the second embodiment are substantially the same as those in the second embodiment described above, and are not described here because they overlap.
  • the plurality of well regions 2 are parallel to the second main surface of the drift region 4 and in a direction (X-axis direction) orthogonal to the extending direction (Z-axis direction), They are arranged in parallel and spaced apart from each other.
  • a plurality of source regions 3 are respectively formed in the plurality of well regions 2.
  • a plurality of drain regions 5 are formed between the plurality of well regions 2 so as to be separated from the plurality of well regions 2, respectively.
  • the gate groove 8 is parallel to the second main surface of the drift region 4 and is in contact with the drift regions 4 on both sides in the arrangement direction (X-axis direction) of the well region 2 in the arrangement direction (X-axis direction) of the well region 2. So as to extend. That is, the gate trench 8 penetrates the well region 2 and the source region 3.
  • the protection region 17 is formed so as to be in contact with both end faces respectively facing the drain region 5 of the gate groove 8.
  • the connection region 18 is formed below the gate trench 8 in a range from both end surfaces in the arrangement direction (X-axis direction) of the well region 2 to a position in contact with the protection region 17 located on each side.
  • FIGS. 18 to 29 show unit element cells connected in parallel corresponding to region D of FIG.
  • a substrate 1 is prepared as shown in FIG.
  • the substrate 1 is an insulating substrate made of non-doped SiC and has a thickness of about several tens ⁇ m to several hundreds ⁇ m.
  • An n ⁇ type SiC epitaxial layer is formed as a drift region 4 on the substrate 1.
  • the drift region 4 is formed to have an impurity concentration of 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 and a thickness of several ⁇ m to several tens of ⁇ m, for example.
  • a p-type well region 2 an n + -type source region 3 and an n + -type drain region 5 are formed in the drift region 4.
  • the well region 2 it is preferable to form the well region 2 first. Thereafter, the source region 3 and the drain region 5 may be formed simultaneously.
  • An ion implantation method is used to form the well region 2, the source region 3 and the drain region 5.
  • a mask material may be formed on the drift region 4 by the following process.
  • a silicon oxide film SiO 2 film
  • a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a resist is applied on the mask material, and the resist is patterned using a general photolithography method or the like. A part of the mask material is selectively removed by etching using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching (RIE) can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • p-type and n-type impurities are ion-implanted into the drift region 4 to form a p-type well region 2, an n + -type source region 3 and a drain region 5.
  • the p-type impurity for example, aluminum (Al) or boron (B) can be used.
  • n-type impurity for example, nitrogen (N) can be used.
  • the substrate temperature is heated to about 300 ° C. to 600 ° C., the occurrence of crystal defects in the implanted region can be suppressed.
  • the mask material is removed by wet etching using, for example, hydrofluoric acid.
  • the impurity concentration of the source region 3 and the drain region 5 formed by this method is preferably 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , and the implantation depth is shallower than the first main surface of the drift region 4. .
  • the impurity concentration of the well region 2 is preferably 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the implantation depth of the well region 2 may be deeper than the first main surface of the drift region 4 so that the end of the well region 2 reaches the substrate 1. For example, when the thickness of the drift region 4 is 1 ⁇ m or more, the implantation energy may be above the MKeV level.
  • a mask material 9 is formed in order to form the gate groove 8 in the drift region 4.
  • a material obtained by patterning an insulating film in the same manner as the mask material used in the process described with reference to FIG. 19 can be used.
  • the gate groove 8 is formed using the mask material 9 as a mask.
  • a dry etching method such as RIE is preferably used.
  • the depth of the gate trench 8 is shallower than that of the source region 3, but may be deeper than that of the source region 3.
  • the p-type protection region 17 and the connection region 18 are formed by self-alignment using the mask material 9 as a mask.
  • the connection region 18 can be easily formed without causing a displacement so as to be in contact with the bottom surface of the gate groove 8 by ion implantation in a direction perpendicular to the substrate 1.
  • the protection region 17 is ion-implanted in a direction parallel to the cross section (XY plane) shown in FIG. , And can be easily formed without causing positional misalignment.
  • the angle with respect to the substrate 1 at this time is preferably 1 ° to 45 ° from the viewpoint of implantation depth.
  • the p-type impurity for example, aluminum (Al) or boron (B) can be used.
  • the impurity concentration of the connection region 18 is higher than that of the well region 2, and the implantation depth is preferably about several hundred nm.
  • the ion implantation for example, when the mask material 9 is a silicon oxide film, the mask material 9 is removed by hydrofluoric acid cleaning.
  • the ion-implanted impurity is activated by heat treatment (annealing).
  • the heat treatment temperature is, for example, about 1700 ° C., and argon (Ar) or nitrogen (N 2 ) can be suitably used as the atmosphere.
  • Ar argon
  • N 2 nitrogen
  • the gate insulating film 6 and the gate electrode 7 are formed.
  • the gate insulating film 6 is formed on the surfaces of the drift region 4 and the gate groove 8 by a thermal oxidation method or a deposition method.
  • a thermal oxidation method for example, a silicon oxide film is formed in all portions where the substrate comes into contact with oxygen by heating the substrate to a temperature of about 1100 ° C. in an oxygen atmosphere.
  • the temperature is about 1000 ° C. in an atmosphere of nitrogen, argon, nitrous oxide (N 2 O), or the like. Annealing may be performed.
  • a material to be the gate electrode 7 is deposited on the surface of the gate insulating film 6.
  • Polysilicon can be used as the material of the gate electrode 7.
  • Low pressure CVD may be used as the polysilicon deposition method.
  • the gate groove 8 can be completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed at about 950 ° C. in an atmosphere of phosphoryl chloride (POCl 3 ), whereby n-type polysilicon is formed, and the gate electrode 7 can be made conductive.
  • POCl 3 phosphoryl chloride
  • the polysilicon of the gate electrode 7 is etched by isotropic etching or anisotropic etching.
  • the etching amount is set so that polysilicon remains in the gate groove 8.
  • the gate groove 8 has a width of 2 ⁇ m and polysilicon is deposited with a thickness of 1.5 ⁇ m
  • the etching amount is desirably 1.5 ⁇ m.
  • 25 and 26 show the structure after the polysilicon is etched.
  • FIG. 25 the illustration of the insulating film formed on the surface of the drift region 4 when forming the gate insulating film 6 is omitted, but in reality, as shown in FIG. An insulating film can also be formed on the surface of the region 4.
  • an interlayer insulating film 10 is formed and an electrode contact hole 11 is formed.
  • the interlayer insulating film 10 is generally preferably a silicon oxide film, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist is applied on the interlayer insulating film 10, and the resist is patterned using a general photolithography method (not shown).
  • a part of the interlayer insulating film 10 is selectively removed by wet etching using hydrofluoric acid or the like or dry etching such as reactive ion etching (RIE), and the contact hole 11 is opened. To do. Thereafter, the resist is removed with oxygen plasma or sulfuric acid.
  • RIE reactive ion etching
  • the gate wiring 12, the source wiring 13, and the drain wiring 14 are formed.
  • the interlayer insulating film between the drift region 4, the gate wiring 12, the source wiring 13, and the drain wiring 14 is not shown for easy understanding.
  • a metal material such as titanium (Ti), nickel (Ni), molybdenum (Mo) or the like can be used.
  • Ti is deposited by metal organic chemical vapor deposition (MOCVD) or the like.
  • MOCVD metal organic chemical vapor deposition
  • Ti is selectively etched using a resist or the like as a mask.
  • an interlayer insulating film of the gate wiring 12 and the source wiring 13 is deposited to form a contact hole.
  • the interlayer insulating film is preferably deposited by sputtering, and the contact hole can be formed in the same manner as described with reference to FIGS.
  • a metal material to be the source wiring 13 is deposited and etched by the same method as the formation of the gate wiring 12.
  • an interlayer insulating film of the source wiring 13 and the drain wiring 14 is deposited, a contact hole is formed, and a metal material of the drain wiring 14 is deposited.
  • FIG. 29 shows the semiconductor device after the drain wiring 14 is formed. Through the above steps, the semiconductor device shown in FIG. 17 is completed.
  • the semiconductor device shown in FIG. 17 capable of improving the breakdown voltage without being increased in size can be realized.
  • the protection region 17 adjacent in the direction in which the main current flows (X-axis direction) and the drift region 4 sandwiched between the protection regions 17 are: Complete depletion above a given drain voltage. Thereby, the pressure resistance can be further improved.
  • FIG. 30 is a perspective view illustrating a semiconductor device according to a second modification of the second embodiment of the present invention.
  • 31 is a cross-sectional view as seen from the AA direction of FIG.
  • the semiconductor device according to the second modification of the second embodiment differs from the second embodiment described above in that at least a part of each of the protection region 17 and the connection region 18 is formed inside the substrate 1.
  • Configurations, operations, and effects that are not described in the second modification of the second embodiment are substantially the same as those in the above-described embodiment, and are omitted because they are redundant.
  • the bottom surface of the gate groove 8 is located on the first main surface of the substrate 1 or inside the substrate 1. Further, the depth of the well region 2 and the drain region 5 is deeper than the thickness of the drift region 4. That is, the end portions of the well region 2 and the drain region 5 are extended to the inside of the substrate 1 in the direction perpendicular to the second main surface of the drift region 4 (Y-axis direction). Similarly, the source region 3 may be deeper than the drift region 4.
  • the connection region 18 is formed inside the substrate 1 on the bottom surface of the gate groove 8 and the protection region 17 facing the substrate 1 except for the well region 2 and the source region 3. Thereby, the connection region 18 electrically connects the well region 2 and the protection region 17 inside the substrate 1.
  • the mask material 9 is used as a mask, and the bottom surface is the first main surface of the substrate 1 or the substrate 1.
  • a gate groove 8 is formed so as to reach the inside.
  • a dry etching method such as RIE is preferably used.
  • the p-type protection region 17 and the connection region 18 can be formed by self-alignment using the mask material 9 as a mask.
  • the connection region 18 can be easily formed without causing a displacement so as to be in contact with the bottom surface of the gate groove 8 inside the substrate 1 by ion implantation in a direction perpendicular to the substrate 1.
  • the protective region 17 can be easily implanted without causing a positional shift so that a part of the protective region 17 reaches the inside of the substrate 1 by ion implantation in a direction parallel to the cross section shown in FIG. Can be formed.
  • 32 and FIG. 33 corresponds to the configuration shown in FIG. 21 and FIG. 22, and the process described using FIG. 32 and FIG. 33 corresponds to the process described using FIG. 21 and FIG. To do.
  • connection region 18 is formed inside the substrate 1 made of an insulator or a semi-insulator.
  • the semiconductor device according to the second modification of the second embodiment, at least a part of the protection region 17 is formed inside the substrate 1. Thereby, the electric field concentration at the end of the protection region 17 can be relaxed, and the breakdown voltage can be further improved.
  • the substrate 1 and the drift region 4 are formed of the same material, so that the well region 2 or the protection region 17 is formed in the thickness of the drift region 4. Even when it is formed deeper, it can be easily formed with one kind of p-type impurity.
  • the material of the substrate 1 is not limited to SiC.
  • a semiconductor having a wide band gap can be used as the material of the substrate 1.
  • the semiconductor having a wide band gap include gallium nitride (GaN), diamond, zinc oxide (ZnO), and aluminum gallium nitride (AlGaN).
  • the gate electrode 7 has been described using n-type polysilicon. However, p-type polysilicon may be used.
  • the gate electrode 7 may be another semiconductor material or another conductive material such as a metal material.
  • a material of the gate electrode 7 for example, p-type polysilicon carbide, silicon germanium (SiGe), aluminum (Al), or the like can be used.
  • a metal may be used, an alloy of a semiconductor and a metal, or other conductors may be used.
  • a silicon oxide film is used as the gate insulating film 6
  • a silicon nitride film may be used, or a stacked body of a silicon oxide film and a silicon nitride film. May be used.
  • isotropic etching can be performed by cleaning with hot phosphoric acid at 160 ° C., for example.
  • the drift region 4 is formed by epitaxial growth.
  • the drift region 4 may be formed by implanting an n-type impurity into an insulating substrate such as SiC.
  • the substrate 1 may be made of an n-type semiconductor having a lower impurity concentration than the drift region 4.
  • the semiconductor device when the semiconductor device is in an ON state, a current flows in the substrate 1 and the current path increases, so that the current increases.
  • the substrate 1 is a p-type semiconductor, the depletion layer expands so as to narrow the current path in the drift region 4, so that the current is reduced. That is, when the substrate 1 has the same conductivity type as the drift region 4, the current increases and the loss is reduced.
  • the MOSFET is described as an example of the semiconductor device.
  • the semiconductor device according to the embodiment of the present invention can be applied to an insulated gate bipolar transistor (IGBT) and a thyristor. is there.
  • IGBT insulated gate bipolar transistor
  • the present invention includes various embodiments and the like that are not described here, such as a configuration in which the above-described configurations are mutually applied. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　半導体装置は、基板と、基板の主面に形成された第１導電型のドリフト領域と、ドリフト領域の主面に形成された第２導電型のウェル領域と、ウェル領域に形成された第１導電型のソース領域と、ドリフト領域の主面から垂直方向に形成され、ソース領域、ウェル領域及びドリフト領域に接するゲート溝と、ドリフト領域の主面に形成された第１導電型のドレイン領域と、ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、ゲート絶縁膜のドレイン領域に対向する面に形成された第２導電型の保護領域と、ウェル領域と保護領域とに接して形成された第２導電型の接続領域とを備える。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１は、チャネルを形成するウェル領域と、ソース領域及びドレイン領域とが、ドリフト領域表面から垂直方向にドリフト領域内に形成された半導体装置を開示する。この半導体装置は、ドリフト領域より不純物濃度の低い基板と、基板まで端部が延設するウェル領域とを使用することにより、ウェル領域の電界集中を低減し、耐圧性を向上することができる。
特開２００１－２７４３９８号公報
　特許文献１に記載の半導体装置は、更に高い耐圧性が要求される場合、ゲート電極とドリフト領域との間における電界集中を緩和するために、ドリフト領域と異なる導電型の保護領域が形成され得る。保護領域の電位をソースと同電位にするためには、保護領域の表面にコンタクトホールを介して金属配線が接続され得る。この場合、保護領域への接続のための領域が必要であるため、素子のサイズが大型化する可能性がある。
　上記問題点を鑑み、本発明は、大型化することなく耐圧性を向上することができる半導体装置を提供することを目的とする。
　本発明の一態様に係る半導体装置は、基板と、基板の主面に形成された第１導電型のドリフト領域と、ドリフト領域の主面に形成された第２導電型のウェル領域と、ウェル領域に形成された第１導電型のソース領域と、ドリフト領域の主面から垂直方向に形成され、ソース領域、ウェル領域及びドリフト領域に接するゲート溝と、ドリフト領域の主面に形成された第１導電型のドレイン領域と、ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、ゲート絶縁膜のドレイン領域に対向する面に形成された第２導電型の保護領域と、ウェル領域と保護領域とに接して形成された第２導電型の接続領域とを備える。
　本発明の一態様によれば、大型化することなく耐圧性を向上させることができる半導体装置を提供することができる。
図１は、本発明の第１実施形態に係る半導体装置を説明する斜視図である。 図２Ａは、図１に対応する上面図である。 図２Ｂは、図１のＡ－Ａ方向から見た断面図である。 図２Ｃは、図１のＢ－Ｂ方向から見た断面図である。 図３は、本発明の第１実施形態の第１変形例に係る半導体装置を説明する斜視図である。 図４は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための斜視図である。 図５は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図４に引き続く斜視図である。 図６は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図５に引き続く斜視図である。 図７は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図６に引き続く斜視図である。 図８は、図７のＡ－Ａ方向から見た断面図である。 図９は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図７及び図８に引き続く斜視図である。 図１０は、図９に対応する上面図である。 図１１は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図９及び図１０に引き続く斜視図である。 図１２は、本発明の第１実施形態の第２変形例に係る半導体装置を説明する斜視図である。 図１３は、図１２に対応する上面図である。 図１４は、図１２のＡ－Ａ方向から見た断面図である。 図１５は、本発明の第２実施形態に係る半導体装置を説明する斜視図である。 図１６は、図１５のＡ－Ａ方向から見た断面図である。 図１７は、本発明の第２実施形態の第１変形例に係る半導体装置を説明する斜視図である。 図１８は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための斜視図である。 図１９は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図１８に引き続く斜視図である。 図２０は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図１９に引き続く斜視図である。 図２１は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２０に引き続く斜視図である。 図２２は、図２１のＡ－Ａ方向から見た断面図である。 図２３は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２１及び図２２に引き続く斜視図である。 図２４は、図２３のＡ－Ａ方向から見た断面図である。 図２５は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２３及び図２４に引き続く斜視図である。 図２６は、図２５のＡ－Ａ方向から見た断面図である。 図２７は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２５及び図２６に引き続く斜視図である。 図２８は、図２７に対応する上面図である。 図２９は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２７及び図２８に引き続く斜視図である。 図３０は、本発明の第２実施形態の第２変形例に係る半導体装置を説明する斜視図である。 図３１は、図３０のＡ－Ａ方向から見た断面図である。 図３２は、本発明の第２実施形態の第２変形例に係る半導体装置の製造方法を説明する斜視図である。 図３３は、図３２のＡ－Ａ方向から見た断面図である。
　以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、各寸法の関係や比率などは実際のものとは異なる場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
（第１実施形態）
　図１は、本発明の第１実施形態に係る半導体装置の構成を模式的に示す斜視図である。図２Ａは、図１に対応する上面図である。図２Ｂは、図１のＡ－Ａ方向から見た断面図である。図２Ｃは、図１のＢ－Ｂ方向から見た断面図である。第１実施形態では、複数の半導体素子として３つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体装置を例示的に説明する。半導体素子は、平面における２軸方向（Ｘ軸方向及びＺ軸方向）それぞれに更に多数配列されてもよい。なお、図１では分かり易くするため、電極の配線は図示を省略している。
　第１実施形態に係る半導体装置は、図１及び図２Ａ～図２Ｃに示すように、基板１と、ウェル領域２と、ソース領域３と、ドリフト領域４と、ドレイン領域５と、ゲート絶縁膜６と、ゲート電極７と、ゲート溝８と、ソース電極１５と、ドレイン電極１６と、保護領域１７と、接続領域１８とを備える。
　基板１は、例えば、半絶縁体又は絶縁体からなる平板である。ここで、絶縁体とは、シート抵抗が数ｋΩ／□以上の基板を意味し、半絶縁体とは、シート抵抗が数十Ω／□以上の基板を意味する。基板１の材料としては、例えば炭化珪素（ＳｉＣ）が使用可能である。第１実施形態においては、基板１が、絶縁体であるＳｉＣからなる場合を説明する。基板１は、例えば、数十μｍ～数百μｍ程度の厚さを有する。
　ドリフト領域４は、基板１の一方主面（以下「第１主面」という）に形成されたｎ－型の領域である。ドリフト領域４の不純物濃度は基板１よりも高く、例えば１×１０14ｃｍ-3～１×１０18ｃｍ-3程度である。ドリフト領域４は、基板１と同じ材料からなり、例えば基板１がＳｉＣからなる場合にはＳｉＣからなるエピタキシャル成長層である。ドリフト領域４は、例えば、数μｍ～数十μｍ程度の厚さを有する。
　ウェル領域２は、ドリフト領域４内において、ドリフト領域４の基板１と接する主面（以下「第１主面」という）の反対側の主面（以下「第２主面」という）から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）に、ドリフト領域４の第１主面まで延設されるｐ型の領域である。ここで、「ウェル領域２の端部」とは、ウェル領域２のうち、ドリフト領域４の第１主面に平行な底面と、ドリフト領域４に対向する端面とが交わる部分を意味する。ウェル領域２の底面は、ドリフト領域４の第１主面より高くてもよく、低くてもよい。ウェル領域２は、ドリフト領域４の第２主面に対して平行な一方向（Ｚ軸方向）に延設される。ウェル領域２の不純物濃度は、例えば、１×１０15ｃｍ-3～１×１０19ｃｍ-3程度である。
　ソース領域３は、ウェル領域２内において、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）に延設される。ソース領域３は、ドリフト領域４の第２主面に平行な一方向（Ｚ軸方向）に、ウェル領域２と平行に延設される。ソース領域３は、ドリフト領域４と同じ導電型である。ソース領域３の不純物濃度は、ドリフト領域４よりも高く、例えば、１×１０18ｃｍ-3～１×１０21ｃｍ-3程度である。
　ソース領域３及びウェル領域２は、露出された表面に形成されたソース電極１５にそれぞれ電気的に接続され、互いに同電位をとる。ソース電極１５の材料としては、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の金属材料を含む導電体が使用可能である。なお、図２Ａ及び図２Ｃにおいて、ソース電極１５は図示を省略している。
　ゲート溝８は、図２Ｂに示すように、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）にドリフト領域４の第１主面まで形成された溝である。ゲート溝８は、ドリフト領域４の第２主面に平行であり、ソース領域３及びウェル領域２の延設方向に直交する方向（Ｘ軸方向）において、ソース領域３、ウェル領域２及びドリフト領域４に接するように延設される。ゲート溝８の底面は、ドリフト領域４の第１主面に一致する必要はなく、例えば、ソース領域３の底面よりも高くてもよく、ソース領域３の底面と一致していてもよい。ゲート溝８は、ドリフト領域４の第２主面に平行且つ延設方向に直交する方向（Ｚ軸方向）に複数配列される。
　ゲート絶縁膜６は、ゲート溝８の全表面に形成される。ゲート絶縁膜６の材料としては、例えば、シリコン酸化膜（ＳｉＯ２膜）等の絶縁体が使用可能である。ゲート電極７は、ゲート溝８内において、少なくともゲート絶縁膜６の表面に形成される。即ち、ゲート電極７は、ゲート溝８の表面にゲート絶縁膜６を介して形成される。ゲート電極７の材料としては、例えばｎ型のポリシリコン等の導電体が使用可能である。
　ドレイン領域５は、ドリフト領域４内において、ウェル領域２と離間して形成されたｎ＋型の領域である。ドレイン領域５は、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）にドリフト領域４の第１主面まで延設される。ドレイン領域５の深さは、ドリフト領域４の厚さより浅くてもよい。ドレイン領域５は、ウェル領域２及びソース領域３の延設方向（Ｚ軸方向）に延設される。ドレイン領域５は、ドリフト領域４と同じ導電型である。ドレイン領域５の不純物濃度は、ドリフト領域４よりも高く且つソース領域３と同程度であり、例えば、１×１０18ｃｍ-3～１×１０21ｃｍ-3程度である。
　ドレイン領域５は、露出された表面に形成されたドレイン電極１６と電気的に接続される。ドレイン電極１６の材料としては、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の金属材料を含む導電体が使用可能である。なお、図２Ａ及び図２Ｃにおいて、ドレイン電極１６は図示を省略している。
　保護領域１７は、ドリフト領域４内において、ゲート絶縁膜６のドレイン領域５に対向する面に形成されたｐ型の領域である。即ち、保護領域１７は、ゲート溝８のドレイン領域５に対向する端面の全面に接するように形成される。即ち、保護領域１７の深さは、ゲート溝８の深さに一致し、保護領域１７の幅は、ゲート溝８の幅に一致する。なお、保護領域１７及びゲート溝８の幅は、ドリフト領域４の第２主面に沿い、主電流方向（Ｘ軸方向）に直交する方向（Ｚ軸方向）における幅である。保護領域１７の不純物濃度は、例えば、１×１０15ｃｍ-3～１×１０19ｃｍ-3程度である。
　接続領域１８は、ドリフト領域４内において、ウェル領域２と保護領域１７とに接して形成されるｐ型の領域である。接続領域１８は、ドリフト領域４の第２主面から、ゲート溝８の深さより浅い深さまで形成される。接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）において、ウェル領域２のドレイン領域５に対向する端面から、ゲート溝８のドレイン領域５に対向する端面を超え、保護領域１７のドレイン領域５に対向する端面を超えない位置までの範囲に形成される。即ち、接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）に沿う側面をなすゲート絶縁膜６に接する。接続領域１８の不純物濃度は、ウェル領域２よりも高い。接続領域１８の不純物濃度は、例えば、１×１０15ｃｍ-3～１×１０19ｃｍ-3程度である。
　ウェル領域２及び保護領域１７とは、接続領域１８により互いに電気的に接続される。即ち、ソース領域３、ウェル領域２、ソース電極１５、保護領域１７及び接続領域１８は、互いに電気的に接続され、互いに同電位をとる。
　次に、本発明の第１実施形態に係る半導体装置の基本的な動作について説明する。
　第１実施形態に係る半導体装置は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することにより、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値以上にすると、ゲート電極７側面に位置するウェル領域２にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、ソース領域３からチャネルを介してドリフト領域４に流れ込む。更に、ドリフト領域４からドレイン領域５に流れ、最後にドレイン電極１６に流れる。
　一方、ゲート電極７とソース電極１５間の電圧を所定の閾値以下にすると、ウェル領域２の反転層が消滅してオフ状態となり、ドレイン電極１６及びソース電極１５間の電流が遮断される。この際、ドレイン－ソース間には数百Ｖ～数千Ｖの高電圧が印加され得る。
　一般に、ゲート－ドレイン間の電圧は、ドレイン領域に対向するゲート絶縁膜と、ドリフト領域に広がる空乏層とにより耐えられる。このときの電界は、ゲート絶縁膜とドリフト領域との間の界面に集中する。ゲート絶縁膜は、通常数十ｎｍ程度であるため、絶縁破壊が生じる可能性がある。
　第１実施形態に係る半導体装置によれば、ソース領域３と同電位となる保護領域１７を備えることにより、ドレイン領域５に大電圧を印加すると、保護領域１７に空乏層が広がる。このとき、ゲート電極７とドレイン領域５との間の電圧は、ドレイン領域５に対向するゲート絶縁膜６と、保護領域１７内の空乏層と、ドリフト領域４内の空乏層とにより耐えられる。このうち、電界が最大となるのは、保護領域１７とドリフト領域４との接合界面であるため、保護領域１７は、ゲート絶縁膜６を絶縁破壊から保護することができ、耐圧を向上することができる。
　また、第１実施形態に係る半導体装置によれば、ウェル領域２と保護領域１７とに接し、ウェル領域２及び保護領域１７と同じ導電型の接続領域１８を備えることにより、ソース領域３と保護領域１７とを電気的に接続することができる。よって、保護領域１７に接続するための金属配線及びコンタクトホールが不要であるため、保護領域１７の表面は、コンタクトホールより広くする必要がない。この為、素子サイズが大型化することなく、単位面積に形成できる素子数が低減することもない。
　また、第１実施形態に係る半導体装置によれば、保護領域１７の表面積を増加させる必要が無いため、保護領域１７の幅がゲート溝８の幅より広くなることがない。保護領域１７は、仮にゲート溝８より広い幅を有する場合、オン状態時のドレイン領域５からソース領域３への主電流の流れを妨害し、単位面積当たりのオン抵抗が増加し得る。第１実施形態に係る半導体装置は、単位面積当たりのオン抵抗が増加することなく、保護領域１７によりゲート絶縁膜６を保護することができる。
　また、第１実施形態に係る半導体装置によれば、接続領域１８の不純物濃度がウェル領域２より高いため、接続領域１８の抵抗を低減でき、導電性を向上することができる。これにより、第１実施形態に係る半導体装置は、ソース領域３と保護領域１７との電位が固定され易くなり、誤動作が生じる可能性を低減することができる。
　また、第１実施形態に係る半導体装置によれば、基板１が絶縁体又は半絶縁体からなり、ウェル領域２の端部が基板１に接することにより、ウェル領域２の端部における電界集中を低減でき、更に耐圧を向上することができる。
　また、第１実施形態に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
（第１変形例）
　図３は、本発明の第１実施形態の第１変形例に係る半導体装置を説明する斜視図である。第１実施形態の第１変形例に係る半導体装置は、複数の半導体素子と複数の半導体素子とが互いに並列に接続される点で上述の第１実施形態と異なる。第１実施形態の第１変形例において説明しない構成、作用及び効果は、上述の第１実施形態と実質的に同様であり重複するため省略する。
　第１実施形態の第１変形例では、複数のウェル領域２が、ドリフト領域４の第２主面に平行であり、延設方向（Ｚ軸方向）に直交する方向（Ｘ軸方向）において、互いに平行且つ離間して配列される。複数のウェル領域２内には、複数のソース領域３がそれぞれ形成される。複数のウェル領域２の各間には、複数のウェル領域２とそれぞれ離間するように、複数のドレイン領域５が形成される。
　ゲート溝８は、ドリフト領域４の第２主面に平行であり、ウェル領域２の配列方向（Ｘ軸方向）において、ウェル領域２の配列方向（Ｘ軸方向）における両側のドリフト領域４に接するように延設される。即ち、ゲート溝８は、ウェル領域２及びソース領域３を貫通する。
　保護領域１７は、ゲート溝８のドレイン領域５にそれぞれ対向する両端面に接するようにそれぞれ形成される。接続領域１８は、ウェル領域２の配列方向（Ｘ軸方向）における両端面から、それぞれ両側に位置する保護領域１７に接する位置までの範囲にそれぞれ形成される。
　次に、図４～図１１を参照し、第１実施形態の第１変形例に係る半導体装置の製造方法の一例を説明する。分かり易くするために、図４～図１１は、図３の領域Ｄに対応する並列に接続された単位素子セルを示す。
　まず、図４に示すように基板１を用意する。基板１は、ノンドープのＳｉＣからなる絶縁性基板であり、数十μｍ～数百μｍ程度の厚さを有する。この基板１に、ｎ－型のＳｉＣエピタキシャル層をドリフト領域４として形成する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０14～１×１０18ｃｍ-3、厚さが数μｍ～数十μｍとなるように形成される。
　次に、図５に示すように、ドリフト領域４に、ｐ型のウェル領域２、ｎ＋型のソース領域３、ｎ＋型のドレイン領域５、ｐ型の保護領域１７及びｐ型の接続領域１８を形成する。形成順番としては、まずウェル領域２を先に形成することが好適である。その後、ソース領域３及びドレイン領域５は同時に形成してもよい。ウェル領域２、ソース領域３、ドレイン領域５、保護領域１７及び接続領域１８の形成にはイオン注入法を用いる。
　イオン注入する領域以外をマスクするために、以下の工程によりドリフト領域４上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜（ＳｉＯ２膜）を用いることができ、堆積方法としては熱化学気相成長（熱ＣＶＤ）法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストを塗布し、一般的なフォトリソグラフィ法等を用いてレジストをパターニングする。パターニングされたレジストをマスクとして用いて、エッチングによりマスク材の一部を選択的に除去する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。
　その後、マスク材をマスクとして用いて、ｐ型及びｎ型不純物をドリフト領域４にイオン注入し、ｐ型のウェル領域２、保護領域１７及び接続領域１８と、ｎ＋型のソース領域３及びドレイン領域５を形成する。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。また、ｎ型不純物としては、例えば窒素（Ｎ）を用いることができる。この際、基体温度を３００℃～６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。
　次にイオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては例えば１７００℃程度であり、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ２）を好適に用いることができる。また、この方法で形成されたソース領域３及びドレイン領域５の不純物濃度は１×１０18ｃｍ-3～１×１０21ｃｍ-3が好適で、注入深さはドリフト領域４の第１主面より浅い。また、ウェル領域２、保護領域１７及び接続領域１８の不純物濃度は１×１０15ｃｍ-3～１×１０19ｃｍ-3が好適である。ウェル領域２及び保護領域１７の注入深さは、ドリフト領域４の第１主面より深く、ウェル領域２の端部が基板１内に達するようにしてもよい。接続領域１８の注入深さは、ドリフト領域４の第１主面より浅い。注入エネルギーは例えばドリフト領域４の厚さが１μｍ以上の場合、ＭＫｅＶレベル台以上であってもよい。
　次に、図６に示すように、ドリフト領域４にゲート溝８を形成するためにマスク材９を形成する。マスク材９としては、図５を用いて説明した工程で使用したマスク材と同様に絶縁膜をパターニングしたものが使用可能である。次に、マスク材９をマスクとして用いてゲート溝８を形成する。なお、ゲート溝８形成後の構造は図示を省略する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。ここでは、ゲート溝８の深さはソース領域３より浅く形成される。ゲート溝８を形成後にマスク材９を除去する。例えばマスク材９がシリコン酸化膜の場合は、フッ酸洗浄によりマスク材９を除去する。
　次に、図７及び図８に示すように、ゲート絶縁膜６及びゲート電極７を形成する。具体的には、まず熱酸化法又は堆積法により、ドリフト領域４及びゲート溝８の表面にゲート絶縁膜６を形成する。例えば熱酸化の場合、基体を酸素雰囲気中で、１１００℃程度の温度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、亜酸化窒素（Ｎ２Ｏ）等の雰囲気中で１０００℃程度のアニールを行っても良い。
　その後、ゲート絶縁膜６の表面にゲート電極７となる材料を堆積する。ゲート電極７の材料はポリシリコンを使用可能である。ここではポリシリコンを用いてゲート電極７を形成する方法を説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さはゲート溝８の幅の１／２より大きい値にすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃程度、塩化ホスホリル（ＰＯＣｌ３）の雰囲気中でアニールすることにより、ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
　次に、ゲート電極７のポリシリコンを、等方性エッチング又は異方性エッチングによりエッチングする。エッチング量はゲート溝８内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍであり、ポリシリコンを厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましい。なお、エッチング制御上、ポリシリコンの厚さ１．５μｍに対して数％のオーバーエッチングでも問題はない。図７と図８は、ポリシリコンのエッチング後の構造を示している。なお、分かり易くするため、図７において、ゲート絶縁膜６の形成時にドリフト領域４の表面に形成された絶縁膜の図示を省略しているが、実際には、図８に示すように、ドリフト領域４の表面にも絶縁膜が形成され得る。
　次に、図９及び図１０に示すように、層間絶縁膜１０を形成し、電極用のコンタクトホール１１を形成する。分かり易くするため、図１０では、層間絶縁膜１０の図示を省略し、コンタクトホール１１の位置のみを示している。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、フッ酸等を用いたウェットエッチング又は反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、層間絶縁膜１０の一部を選択的に除去し、コンタクトホール１１を開口する。その後、レジストを酸素プラズマや硫酸等で除去する。
　次に、図１１に示すように、ゲート配線１２、ソース配線１３及びドレイン配線１４を形成する。分かり易くするため、図１１では、ドリフト領域４、ゲート配線１２、ソース配線１３及びドレイン配線１４相互間の層間絶縁膜の図示を省略している。配線材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属材料を使用することができる。ここではＴｉを用いて、ゲート配線１２、ソース配線１３及びドレイン配線１４の形成する方法を説明する。まず、有機金属気相成長（ＭＯＣＶＤ）等によりＴｉを堆積する。次に、レジスト等をマスクとして用いて、Ｔｉの選択エッチングを行う。次に、ゲート配線１２とソース配線１３の層間絶縁膜を堆積し、コンタクトホールを形成する。層間絶縁膜の堆積はスパッタ法等が好適で、コンタクトホールの形成は図９及び図１０を用いて説明した工程と同様に実施可能である。次に、ゲート配線１２の形成と同じ方法でソース配線１３となる金属材料を堆積し、エッチングする。続いてソース配線１３とドレイン配線１４の層間絶縁膜を堆積し、コンタクトホールを形成し、ドレイン配線１４の金属材料を堆積する。図１１は、ドレイン配線１４を形成後の半導体装置を示している。以上の工程を経て、図３に示す半導体装置が完成する。
　第１実施形態の第１変形例に係る半導体装置の製造方法によれば、図３に示した、大型化することなく耐圧を向上させることができる半導体装置を実現することができる。
　また、第１実施形態の第１変形例に係る半導体装置によれば、主電流が流れる方向（Ｘ軸方向）において隣接する保護領域１７と、保護領域１７間に挟まれるドリフト領域４とは、所定のドレイン電圧以上で完全欠乏する。これにより、更に耐圧性を向上することができる。
（第２変形例）
　図１２は、本発明の第１実施形態の第２変形例に係る半導体装置を説明する斜視図である。図１３は、図１２に対応する上面図である。第１実施形態の第２変形例に係る半導体装置は、接続領域１８がソース電極１５に接する点で上述の第１実施形態と異なる。第１実施形態の第２変形例において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。
　第１実施形態の第２変形例では、ソース電極１５が、ウェル領域２及びソース領域３の上面と、接続領域１８の上面とに接する。ソース電極１５と、ウェル領域２、ソース領域３及び接続領域１８とは、互いに同電位をとる。ソース電極１５は、ドリフト領域４の第２主面上に形成される。ソース電極１５は、図９及び図１０を用いて説明した工程において、接続領域１８に対応する領域にもコンタクトホール１１を形成することにより、プロセスの変更なく形成することができる。
　一般に、ｐ型のＳｉＣは、比較的、抵抗率が大きく電位の固定が難しい。第１実施形態の第２変形例に係る半導体素子によれば、接続領域１８がソース電極１５に直接接することにより、電位を固定し易くなり、誤動作が生じる可能性を低減することができる。
　また、図１４に示すように、第１実施形態の第２変形例において、接続領域１８は、ドリフト領域４の第２主面より深い位置で、ソース電極１５と接するようにしてもよい。このソース電極１５は、図９及び図１０を用いて説明した工程において、接続領域１８に対応する領域にもコンタクトホール１１を形成した後、ゲート溝８と同様のエッチングにより接続領域１８の深さより浅い溝を形成し、溝に電極材料を堆積することにより形成可能である。
　接続領域１８の上面より深い位置で接するように形成されたソース電極１５は、底面のみならず、接続領域１８に形成された溝の側面においても接続領域１８と接するため、接続領域１８との接触面積が大きい。よって、接触抵抗が低減され、電位の固定が更に容易になり、誤動作が生じる可能性を低減することができる。
（第２実施形態）
　図１５は、本発明の第２実施形態に係る半導体装置を説明する斜視図である。図１６は、図１５のＡ－Ａ方向から見た断面図である。第２実施形態に係る半導体装置は、接続領域１８が、ゲート絶縁膜６の底面に接して形成される点で上述の第１実施形態と異なる。以下の第２実施形態において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。図１５及び図１６では、分かり易くするため、電極の配線は図示を省略している。
　第２実施形態において、ゲート溝８の深さは、ドリフト領域４の深さより浅い。即ち、ゲート溝８の底面は、ドリフト領域４の第１主面より高い。また、接続領域１８、図１６に示すように、ゲート絶縁膜６の基板１と対向する底面と接して形成される。接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）において、ウェル領域２のドレイン領域５に対向する端面から、保護領域１７の底部に接する位置まで延設される。なお、接続領域１８の幅は、例えば、ゲート溝８の幅に一致する。即ち、接続領域１８は、ドリフト領域４内において、ウェル領域２及びソース領域３を除く、ゲート溝８及び保護領域１７の基板１に対向する底面に形成される。
　次に、本発明の第１実施形態に係る半導体装置の基本的な動作について説明する。
　第２実施形態に係る半導体装置は、第１実施形態と同様に、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することにより、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値以上にすると、ゲート電極７側面に位置するウェル領域２にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１６からソース電極１５へ電流が流れる。
　一方、ゲート電極７とソース電極１５間の電圧を所定の閾値以下にすると、ウェル領域２の反転層が消滅してオフ状態となり、ドレイン電極１６及びソース電極１５間の電流が遮断される。この際、ドレイン－ソース間には数百Ｖ～数千Ｖの高電圧が印加され得る。
　このように、第２実施形態に係る半導体装置において、チャネルが形成されるのは、接続領域１８が形成されるゲート溝８の下でなく、ゲート電極７側面に位置するウェル領域２である。この為、接続領域１８は、オン状態時のチャネル幅に影響しない。
　第２実施形態に係る半導体装置によれば、ソース領域３と同電位となる保護領域１７を備えることにより、ドレイン領域５に大電圧を印加すると、保護領域１７に空乏層が広がる。このとき、ゲート電極７とドレイン領域５との間の電圧は、ドレイン領域５に対向するゲート絶縁膜６と、保護領域１７内の空乏層と、ドリフト領域４内の空乏層とにより耐えられる。このうち、電界が最大となるのは、保護領域１７とドリフト領域４との接合界面であるため、保護領域１７は、ゲート絶縁膜６を絶縁破壊から保護することができ、耐圧を向上することができる。
　また、第２実施形態に係る半導体装置によれば、ウェル領域２と保護領域１７とに接し、ウェル領域２及び保護領域１７と同じ導電型の接続領域１８を備えることにより、ソース領域３と保護領域１７とを電気的に接続することができる。よって、保護領域１７に接続するための金属配線及びコンタクトホールが不要であるため、保護領域１７の表面は、コンタクトホールより広くする必要がない。この為、素子サイズが大型化することなく、単位面積に形成できる素子数が低減することもない。
　また、第２実施形態に係る半導体装置によれば、保護領域１７の表面積を増加させる必要が無いため、保護領域１７の幅がゲート溝８の幅より広くなることがない。保護領域１７は、仮にゲート溝８より広い幅を有する場合、オン状態時のドレイン領域５からソース領域３への主電流の流れを妨害し、単位面積当たりのオン抵抗が増加し得る。第２実施形態に係る半導体装置は、単位面積当たりのオン抵抗が増加することなく、保護領域１７によりゲート絶縁膜６を保護することができる。
　また、第２実施形態に係る半導体装置によれば、ゲート絶縁膜６の底面に接して形成された接続領域１８を備えることにより、主電流の流れを妨害することがない。また、接続領域１８は、オン状態時に反転層が形成されるため、チャネル幅が増加し、オン抵抗を低減することができる。
　また、第２実施形態に係る半導体装置によれば、接続領域１８の不純物濃度がウェル領域２より高いため、接続領域１８の抵抗を低減でき、導電性を向上することができる。これにより、第２実施形態に係る半導体装置は、ソース領域３と保護領域１７との電位が固定され易くなり、誤動作が生じる可能性を低減することができる。
　また、第２実施形態に係る半導体装置によれば、基板１が絶縁体又は半絶縁体からなり、ウェル領域２の端部が基板１に接することにより、ウェル領域２の端部における電界集中を低減でき、更に耐圧を向上することができる。
　また、第１実施形態に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
（第１変形例）
　図１７は、本発明の第２実施形態の第１変形例に係る半導体装置を説明する斜視図である。第２実施形態の第１変形例に係る半導体装置は、複数の半導体素子と複数の半導体素子とが互いに並列に接続される点で上述の第２実施形態と異なる。第２実施形態の第１変形例において説明しない構成、作用及び効果は、上述の第２実施形態と実質的に同様であり重複するため省略する。
　第２実施形態の第１変形例では、複数のウェル領域２が、ドリフト領域４の第２主面に平行であり、延設方向（Ｚ軸方向）に直交する方向（Ｘ軸方向）において、互いに平行且つ離間して配列される。複数のウェル領域２内には、複数のソース領域３がそれぞれ形成される。複数のウェル領域２の各間には、複数のウェル領域２とそれぞれ離間するように、複数のドレイン領域５が形成される。
　ゲート溝８は、ドリフト領域４の第２主面に平行であり、ウェル領域２の配列方向（Ｘ軸方向）において、ウェル領域２の配列方向（Ｘ軸方向）における両側のドリフト領域４に接するように延設される。即ち、ゲート溝８は、ウェル領域２及びソース領域３を貫通する。
　保護領域１７は、ゲート溝８のドレイン領域５にそれぞれ対向する両端面に接するようにそれぞれ形成される。接続領域１８は、ゲート溝８の下方において、ウェル領域２の配列方向（Ｘ軸方向）における両端面から、それぞれ両側に位置する保護領域１７に接する位置までの範囲にそれぞれ形成される。
　次に、図１８～図２９を参照し、第１実施形態の第１変形例に係る半導体装置の製造方法の一例を説明する。分かり易くするために、図１８～図２９は、図１７の領域Ｄに対応する並列に接続された単位素子セルを示す。
　まず、図１８に示すように基板１を用意する。基板１は、ノンドープのＳｉＣからなる絶縁性基板であり、数十μｍ～数百μｍ程度の厚さを有する。この基板１に、ｎ－型のＳｉＣエピタキシャル層をドリフト領域４として形成する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０14～１×１０18ｃｍ-3、厚さが数μｍ～数十μｍとなるように形成される。
　次に、図１９に示すように、ドリフト領域４に、ｐ型のウェル領域２、ｎ＋型のソース領域３及びｎ＋型のドレイン領域５を形成する。形成順番としては、まずウェル領域２を先に形成することが好適である。その後、ソース領域３及びドレイン領域５は同時に形成してもよい。ウェル領域２、ソース領域３及びドレイン領域５の形成にはイオン注入法を用いる。
　イオン注入する領域以外をマスクするために、以下の工程によりドリフト領域４上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜（ＳｉＯ２膜）を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストを塗布し、一般的なフォトリソグラフィ法等を用いてレジストをパターニングする。パターニングされたレジストをマスクとして用いて、エッチングによりマスク材の一部を選択的に除去する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。
　その後、マスク材をマスクとして用いて、ｐ型及びｎ型不純物をドリフト領域４にイオン注入し、ｐ型のウェル領域２と、ｎ＋型のソース領域３及びドレイン領域５を形成する。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。また、ｎ型不純物としては、例えば窒素（Ｎ）を用いることができる。この際、基体温度を３００℃～６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。
　この方法で形成されたソース領域３及びドレイン領域５の不純物濃度は１×１０18ｃｍ-3～１×１０21ｃｍ-3が好適で、注入深さはドリフト領域４の第１主面より浅い。また、ウェル領域２の不純物濃度は１×１０15ｃｍ-3～１×１０19ｃｍ-3が好適である。ウェル領域２の注入深さは、ドリフト領域４の第１主面より深く、ウェル領域２の端部が基板１内に達するようにしてもよい。注入エネルギーは例えばドリフト領域４の厚さが１μｍ以上の場合、ＭＫｅＶレベル台以上であってもよい。
　次に、図２０に示すように、ドリフト領域４にゲート溝８を形成するためにマスク材９を形成する。マスク材９としては、図１９を用いて説明した工程で使用したマスク材と同様に絶縁膜をパターニングしたものが使用可能である。
　次に、図２１及び図２２に示すように、マスク材９をマスクとして用いてゲート溝８を形成する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。ここでは、ゲート溝８の深さはソース領域３より浅く形成されるが、ソース領域３より深く形成されるようにしてもよい。
　次に、図２３及び図２４に示すように、引き続きマスク材９をマスクとして用いてセルフアラインによりｐ型の保護領域１７及び接続領域１８を形成する。接続領域１８は、基板１と垂直な方向にイオン注入することにより、ゲート溝８の底面に接するように、位置ズレを生じることなく容易に形成可能である。保護領域１７は、図２４に示す断面（Ｘ－Ｙ平面）と平行且つ基板１に対して一定の角度を有する方向にイオン注入することにより、ゲート溝８のドレイン領域５に対向する端面のみに、位置ズレを生じることなく容易に形成可能である。このときの基板１に対する角度は、注入深さの観点から、１°～４５°が好ましい。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。接続領域１８の不純物濃度はウェル領域２よりも高く、注入深さは数百ｎｍ程度が好ましい。この際、基体温度を３００℃～６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、例えばマスク材９がシリコン酸化膜の場合は、フッ酸洗浄によりマスク材９を除去する。
　次にイオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては例えば１７００℃程度であり、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ２）を好適に用いることができる。この活性化によって、ウェル領域２、ソース領域３、ドレイン領域５、保護領域１７及び接続領域１８が形成される。
　次に、図２５及び図２６に示すように、ゲート絶縁膜６及びゲート電極７を形成する。具体的には、まず熱酸化法又は堆積法により、ドリフト領域４及びゲート溝８の表面にゲート絶縁膜６を形成する。例えば熱酸化の場合、基体を酸素雰囲気中で、１１００℃程度の温度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、亜酸化窒素（Ｎ２Ｏ）等の雰囲気中で１０００℃程度のアニールを行っても良い。
　その後、ゲート絶縁膜６の表面にゲート電極７となる材料を堆積する。ゲート電極７の材料はポリシリコンを使用可能である。ここではポリシリコンを用いてゲート電極７を形成する方法を説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さはゲート溝８の幅の１／２より大きい値にすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃程度、塩化ホスホリル（ＰＯＣｌ３）の雰囲気中でアニールすることにより、ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
　次に、ゲート電極７のポリシリコンを、等方性エッチング又は異方性エッチングによりエッチングする。エッチング量はゲート溝８内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍであり、ポリシリコンを厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましい。なお、エッチング制御上、ポリシリコンの厚さ１．５μｍに対して数％のオーバーエッチングでも問題はない。図２５と図２６は、ポリシリコンのエッチング後の構造を示している。なお、分かり易くするため、図２５において、ゲート絶縁膜６の形成時にドリフト領域４の表面に形成された絶縁膜の図示を省略しているが、実際には、図２６に示すように、ドリフト領域４の表面にも絶縁膜が形成され得る。
　次に、図２７及び図２８に示すように、層間絶縁膜１０を形成し、電極用のコンタクトホール１１を形成する。分かり易くするため、図２７では、層間絶縁膜１０の図示を省略し、コンタクトホール１１の位置のみを示している。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、フッ酸等を用いたウェットエッチング又は反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、層間絶縁膜１０の一部を選択的に除去し、コンタクトホール１１を開口する。その後、レジストを酸素プラズマや硫酸等で除去する。
　次に、図２９に示すように、ゲート配線１２、ソース配線１３及びドレイン配線１４を形成する。分かり易くするため、図２９では、ドリフト領域４、ゲート配線１２、ソース配線１３及びドレイン配線１４相互間の層間絶縁膜の図示を省略している。配線材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属材料を使用することができる。ここではＴｉを用いて、ゲート配線１２、ソース配線１３及びドレイン配線１４の形成する方法を説明する。まず、有機金属気相成長（ＭＯＣＶＤ）等によりＴｉを堆積する。次に、レジスト等をマスクとして用いて、Ｔｉの選択エッチングを行う。次に、ゲート配線１２とソース配線１３の層間絶縁膜を堆積し、コンタクトホールを形成する。層間絶縁膜の堆積はスパッタ法等が好適で、コンタクトホールの形成は図２７及び図２８を用いて説明した工程と同様に実施可能である。次に、ゲート配線１２の形成と同じ方法でソース配線１３となる金属材料を堆積し、エッチングする。続いてソース配線１３とドレイン配線１４の層間絶縁膜を堆積し、コンタクトホールを形成し、ドレイン配線１４の金属材料を堆積する。図２９は、ドレイン配線１４を形成後の半導体装置を示している。以上の工程を経て、図１７に示す半導体装置が完成する。
　第２実施形態の第１変形例に係る半導体装置の製造方法によれば、図１７に示した、大型化することなく耐圧を向上させることができる半導体装置を実現することができる。
　また、第２実施形態の第１変形例に係る半導体装置によれば、主電流が流れる方向（Ｘ軸方向）において隣接する保護領域１７と、保護領域１７間に挟まれるドリフト領域４とは、所定のドレイン電圧以上で完全欠乏する。これにより、更に耐圧性を向上することができる。
（第２変形例）
　図３０は、本発明の第２実施形態の第２変形例に係る半導体装置を説明する斜視図である。図３１は、図３０のＡ－Ａ方向から見た断面図である。第２実施形態の第２変形例に係る半導体装置は、保護領域１７及び接続領域１８それぞれの少なくとも一部が、基板１内部に形成される点で上述の第２実施形態と異なる。第２実施形態の第２変形例において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。
　第２実施形態の第２変形例では、ゲート溝８の底面が、基板１の第１主面又は基板１内部に位置する。また、ウェル領域２及びドレイン領域５の深さは、ドリフト領域４の厚さより深い。即ち、ドリフト領域４の第２主面に垂直な方向（Ｙ軸方向）において、ウェル領域２及びドレイン領域５の端部は、基板１の内部まで延設されている。同様に、ソース領域３の深さもドリフト領域４の厚さより深くなるようにしてもよい。接続領域１８は、基板１の内部において、ウェル領域２及びソース領域３を除く、ゲート溝８及び保護領域１７の基板１に対向する底面に形成される。これにより、接続領域１８は、基板１内部において、ウェル領域２と保護領域１７とを電気的に接続する。
　第２実施形態の第２変形例のような半導体装置を製造する場合、図３２及び図３３に示すように、マスク材９をマスクとして用いて、底面が基板１の第１主面又は基板１内部に到達するように、ゲート溝８を形成する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。その後、図２３及び図２４を用いて説明したように、引き続きマスク材９をマスクとして用いてセルフアラインにより、ｐ型の保護領域１７及び接続領域１８を形成可能である。接続領域１８は、基板１と垂直な方向にイオン注入することにより、基板１内部においてゲート溝８の底面に接するように、位置ズレを生じることなく容易に形成可能である。保護領域１７は、図３３に示す断面と平行且つ基板１に対して一定の角度を有する方向にイオン注入することにより、一部が基板１内部に到達するように、位置ズレを生じることなく容易に形成可能である。なお、図３２及び図３３に示す構成は、図２１及び図２２に示す構成に対応し、図３２及び図３３を用いて説明した工程は、図２１及び図２２を用いて説明した工程に対応する。
　第２実施形態の第２変形例に係る半導体装置によれば、接続領域１８の少なくとも一部が、絶縁体又は半絶縁体からなる基板１内部に形成される。これにより、接続領域１８とドリフト領域４との間の接合容量が低減されるため、半導体装置の応答性が向上し、高速動作が可能となる。
　また、第２実施形態の第２変形例に係る半導体装置によれば、保護領域１７の少なくとも一部が、基板１内部に形成される。これにより、保護領域１７の端部における電界集中を緩和することができ、更に耐圧を向上することができる。
　また、第２実施形態の第２変形例に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されることにより、ウェル領域２又は保護領域１７をドリフト領域４の厚さより深く形成する場合であっても、１種のｐ型不純物により容易に形成可能である。
（その他の実施形態）
　上記のように、本発明を上記の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１及び第２実施形態において、ＳｉＣからなる基板１上に半導体装置を製造する場合を説明したが、基板１の材料としてはＳｉＣに限定されない。例えば、基板１の材料として、バンドギャップが広い半導体を使用することができる。バンドギャップが広い半導体としては、例えば窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等が挙げられる。
　また、第１及び第２実施形態において、ゲート電極７にｎ型ポリシリコンを用いて説明したが、ｐ型ポリシリコンでもよい。また、ゲート電極７は、他の半導体材料であってもよく、金属材料等の他の導電材料であってもよい。ゲート電極７の材料として、例えばｐ型ポリ炭化珪素や、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等も使用可能である。同様に、ソース電極１５及びドレイン電極１６の材料としては、金属を用いてもよく、半導体と金属との合金でもよく、それ以外の導体でもよい。
　また、第１及び第２実施形態において、ゲート絶縁膜６としてシリコン酸化膜を使用する場合を説明したが、シリコン窒化膜を使用してもよく、又はシリコン酸化膜とシリコン窒化膜との積層体を使用してもよい。ゲート絶縁膜６がシリコン窒化膜の場合、等方性エッチングを行うときは、例えば１６０℃の熱燐酸による洗浄でエッチングを行うことができる。
　また、第１及び第２実施形態において、ドリフト領域４をエピタキシャル成長により形成する場合を説明したが、ＳｉＣ等の絶縁性基板にｎ型不純物を注入することにより形成するようにしてもよい。
　また、第１及び第２実施形態において、基板１は、ドリフト領域４より不純物濃度が低いｎ型半導体からなるようにしてもよい。これにより、半導体装置のオン状態時に、電流が基板１内を流れることになり、電流経路が増加するため、電流が増加する。仮に基板１がｐ型半導体である場合、ドリフト領域４内に電流経路を狭めるように空乏層が広がるため、電流が低減する。即ち、基板１がドリフト領域４と同じ導電型である場合、電流が増加して損失が低減される。
　また、第１及び第２実施形態において、半導体装置の一例としてＭＯＳＦＥＴを説明したが、本発明実施形態に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やサイリスタにも適用できるのは勿論である。
　また、第１及び第２実施形態において、「平行」、「垂直」、「直交」等の表現は、完全なトポロジーを意味するものではなく、フォトリソグラフィやその他のプロセス上の理由から、不完全なトポロジーをも許容するものである。
　その他、上記の各構成を相互に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　１　基板
　２　ウェル領域
　３　ソース領域
　４　ドリフト領域
　５　ドレイン領域
　６　ゲート絶縁膜
　７　ゲート電極
　８　ゲート溝
　１５　ソース電極
　１６　ドレイン電極
　１７　保護領域
　１８　接続領域

Claims (10)

  1. 　基板と、
    　前記基板の第１主面に形成され、前記基板よりも高不純物濃度の第１導電型のドリフト領域と、
    　前記ドリフト領域内において、前記ドリフト領域の前記基板と接する第１主面とは反対側の第２主面から、前記第２主面の垂直方向に延設された第２導電型のウェル領域と、
    　前記ウェル領域内において、前記第２主面から前記垂直方向に延設された第１導電型のソース領域と、
    　前記第２主面から前記垂直方向に形成され、前記第２主面と平行な方向において前記ソース領域、前記ウェル領域及び前記ドリフト領域に接するように延設されたゲート溝と、
    　前記ドリフト領域内において、前記ウェル領域と離間して、前記第２主面から前記垂直方向に延設された第１導電型のドレイン領域と、
    　前記ゲート溝の表面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に形成されたゲート電極と、
    　前記ソース領域、前記ウェル領域に電気的に接続されたソース電極と、
    　前記ドレイン領域に電気的に接続されたドレイン電極とを備える半導体装置において、
    　前記ドリフト領域内において、前記ゲート絶縁膜の前記ドレイン領域に対向する面に形成された第２導電型の保護領域と、
    　前記ドリフト領域内において、前記ウェル領域と前記保護領域とに接して形成された第２導電型の接続領域を有し、
    　前記ウェル領域と前記保護領域とは、前記接続領域により互いに電気的に接続されることを特徴とする半導体装置。
  2. 　前記接続領域は、前記ゲート絶縁膜の前記基板に対向する底面と接して形成されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記接続領域の少なくとも一部は、前記基板内部に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記保護領域の少なくとも一部は、前記基板内部に形成されていることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  5. 　前記接続領域は、前記ウェル領域より不純物濃度が高いことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
  6. 　前記接続領域は、前記ソース電極と接することを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
  7. 　前記接続領域は、前記第２主面より深い位置で、前記ソース電極と接することを特徴とする請求項６に記載の半導体装置。
  8. 　前記保護領域を複数有し、隣接する前記保護領域と、前記隣接する保護領域間に挟まれる前記ドリフト領域とは、所定の電圧で完全空乏することを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
  9. 　前記基板は、絶縁体または半絶縁体からなることを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
  10. 　前記ドリフト領域と前記基板とは、互いに同じ材料で形成されていることを特徴とする請求項１乃至９の何れか１項に記載の半導体装置。
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