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WO2017138121A1 - 半導体装置 - Google Patents

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Publication number
WO2017138121A1
WO2017138121A1 PCT/JP2016/054003 JP2016054003W WO2017138121A1 WO 2017138121 A1 WO2017138121 A1 WO 2017138121A1 JP 2016054003 W JP2016054003 W JP 2016054003W WO 2017138121 A1 WO2017138121 A1 WO 2017138121A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor component
terminal
wiring
semiconductor
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2016/054003
Other languages
English (en)
French (fr)
Inventor
和之 中川
克司 寺島
土屋　恵太
佐藤　嘉昭
浩享 内田
祐治 萱島
修一 仮屋崎
伸治 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Priority to KR1020187015776A priority patent/KR20180109850A/ko
Priority to HK18113023.4A priority patent/HK1253883A1/zh
Priority to JP2017566468A priority patent/JP6450864B2/ja
Priority to PCT/JP2016/054003 priority patent/WO2017138121A1/ja
Priority to EP16889823.7A priority patent/EP3416188A4/en
Priority to US16/063,280 priority patent/US10325841B2/en
Priority to TW105136749A priority patent/TW201740537A/zh
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    • H10W20/43—
    • H10W70/635—
    • H10W40/10—
    • H10W70/60—
    • H10W70/611—
    • H10W70/618—
    • H10W70/685—
    • H10W72/20—
    • H10W72/30—
    • H10W72/90—
    • H10W90/00—
    • H10W90/401—
    • H10W90/701—
    • H10W70/63—
    • H10W70/655—
    • H10W70/682—
    • H10W72/01223—
    • H10W72/01235—
    • H10W72/01255—
    • H10W72/07252—
    • H10W72/07553—
    • H10W72/227—
    • H10W72/252—
    • H10W72/354—
    • H10W72/537—
    • H10W72/859—
    • H10W72/877—
    • H10W74/15—
    • H10W90/722—
    • H10W90/724—
    • H10W90/734—
    • H10W90/753—

Definitions

  • the present invention relates to a semiconductor device, for example, a technique effective when applied to a semiconductor device in which a plurality of semiconductor components such as a semiconductor chip are electrically connected to each other via a wiring member.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2014-99951 (Patent Document 1) and Japanese Unexamined Patent Application Publication No. 2014-179613 (Patent Document 2), two semiconductor chips are electrically connected via a bridging block or a member called a bridge. A connected structure is described.
  • Patent Laying-Open No. 2003-345480 Patent Document 3 describes a structure in which two semiconductor chips are electrically connected via a wiring board.
  • a semiconductor device has a first semiconductor component and a second semiconductor component mounted on a wiring board.
  • the first semiconductor component has a first terminal that transmits a first signal to and from the outside, and a second terminal that transmits a second signal to and from the second semiconductor component.
  • the second semiconductor component has a third terminal for transmitting the second signal to and from the first semiconductor component.
  • the first signal is transmitted at a higher frequency than the second signal.
  • the second terminal of the first semiconductor component and the third terminal of the second semiconductor component are electrically connected via the first wiring member.
  • the first terminal of the first semiconductor component is electrically connected to the wiring substrate via the first bump electrode without passing through the first wiring member.
  • the performance of the semiconductor device can be improved.
  • FIG. 2 is a top view of the semiconductor device shown in FIG. 1.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG. 2.
  • FIG. 3 is a cross-sectional view taken along line AA in FIG. 2.
  • FIG. 5 is an enlarged cross-sectional view showing the periphery of a connection portion between the semiconductor component and the interposer shown in FIG. 4.
  • FIG. 6 is an enlarged cross-sectional view showing the periphery of a connection portion between a semiconductor component different from the semiconductor component shown in FIG. 5 and the interposer among the plurality of semiconductor components shown in FIG. 4.
  • FIG. 5 is an enlarged plan view showing an example of a single-layer wiring layout among a plurality of wiring layers provided in the wiring board shown in FIG. 4.
  • FIG. 3 is a plan view showing an example of a terminal arrangement on each main surface side of a plurality of semiconductor components shown in FIG. 2.
  • FIG. 7 is a plan view showing an example of the upper surface side of the interposer shown in FIGS. 4 to 6.
  • FIG. 7 is an enlarged cross-sectional view of a bump electrode that electrically connects the semiconductor component shown in FIGS. 5 and 6 and an interposer. It is an expanded sectional view of the bump electrode which electrically connects the semiconductor component and wiring board shown in FIG.5 and FIG.6.
  • FIG. 5 is an enlarged plan view showing an example of a single-layer wiring layout among a plurality of wiring layers provided in the wiring board shown in FIG. 4.
  • FIG. 3 is a plan view showing an example of a terminal arrangement on each main surface side of a plurality of semiconductor components shown in FIG. 2.
  • FIG. 6 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is a modification example to FIG. 1.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1. It is explanatory drawing which expands and shows the periphery of the interposer connected to the memory package shown in FIG. It is explanatory drawing which expands and shows the periphery of the interposer shown in FIG.
  • FIG. 16 is an explanatory diagram showing an enlargement of the periphery of an interposer that is a modification of FIG. 15.
  • FIG. 6 is an enlarged cross-sectional view showing a periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is a modification example of FIG.
  • FIG. 6 is an enlarged cross-sectional view showing a periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is another modification example of FIG. 5.
  • FIG. 6 is an enlarged cross-sectional view showing a periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is another modification example of FIG. 5.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 23 is an explanatory diagram schematically illustrating a configuration example of a semiconductor device that is a modification example of FIG. 22;
  • FIG. 5 is an explanatory diagram schematically illustrating a configuration example of a semiconductor device which is a modification example to FIG. 4.
  • FIG. 12 is an enlarged cross-sectional view illustrating a modification example of the bump electrode that electrically connects the semiconductor component and the wiring board illustrated in FIG. 11.
  • FIG. 11 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 10 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is another modification example of FIG. 1.
  • FIG. 23 is an explanatory diagram schematically illustrating a configuration
  • FIG. 12 is an enlarged cross-sectional view showing another modified example of the bump electrode that electrically connects the semiconductor component and the wiring board shown in FIG. 11.
  • FIG. 15 is an explanatory diagram illustrating a modification example of the memory package illustrated in FIG. 14. It is explanatory drawing which shows typically the structure of the semiconductor device which is an examination example with respect to FIG.
  • X consisting of A is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included.
  • gold plating, Cu layer, nickel / plating, etc. unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.
  • hatching or the like may be omitted even in a cross section when it becomes complicated or when it is clearly distinguished from a gap.
  • the contour line of the background may be omitted even if the hole is planarly closed.
  • hatching or a dot pattern may be added in order to clearly indicate that it is not a void or to clearly indicate the boundary of a region.
  • a semiconductor component obtained by forming an integrated circuit on a semiconductor substrate made of a semiconductor material such as silicon (Si) and dividing it into a plurality of pieces is called a semiconductor chip.
  • a semiconductor component having the semiconductor chip, a substrate (for example, a wiring board or a lead frame) on which the semiconductor chip is mounted, and a plurality of external terminals electrically connected to the semiconductor chip is referred to as a semiconductor package.
  • the semiconductor chip and the semiconductor package may be referred to as a semiconductor component or a semiconductor device.
  • a semiconductor component or a semiconductor device is a general term for a semiconductor chip and a semiconductor package.
  • the semiconductor component or the semiconductor device includes one in which a plurality of semiconductor components are mounted on a base material such as a wiring board.
  • a semiconductor device in which a plurality of semiconductor components are mounted on a wiring board is called a semiconductor device. Therefore, in the following embodiments, a semiconductor component means a semiconductor chip or a semiconductor package.
  • Efforts to improve the performance of semiconductor devices include, for example, efforts to improve data processing speed, diversify data processing functions, and improve communication speed.
  • the semiconductor device since the semiconductor device is required to be downsized, it is necessary to suppress the increase in size of the device accompanying the performance improvement when the performance is improved.
  • the wiring member such as the interposer 40 can form a large number of wirings at a high density as compared with a wiring substrate (package substrate) serving as a base material of a semiconductor package. For this reason, when a plurality of semiconductor components are electrically connected to each other via the interposer, an increase in size of the semiconductor device due to the interposer can be suppressed.
  • a wiring member such as an interposer can mount a large number of wiring paths with high density, but the impedance characteristics of each of the plurality of wiring paths deteriorate. For example, since the cross-sectional area of each of the plurality of wiring paths is small, the wiring resistance is large. Further, for example, since impedance values of the plurality of wiring paths are easily affected by the wiring structure, impedance discontinuities are likely to occur in the middle of the signal transmission path. Therefore, when a high-frequency signal is transmitted through the wiring path provided in the interposer, the signal transmission may not be possible due to the impedance characteristic of the wiring path.
  • FIG. 1 is an explanatory diagram schematically illustrating a configuration example of the semiconductor device according to the present embodiment.
  • FIG. 28 is an explanatory diagram schematically showing a configuration of a semiconductor device which is an example of study with respect to FIG.
  • hatching is omitted even in a cross-sectional view for easy understanding of a configuration example and a circuit configuration example of a semiconductor device.
  • circuits included in the semiconductor component 20 and the semiconductor component 30 are schematically shown by two-dot chain lines, and signal transmission paths connected to the circuits are shown by solid lines.
  • FIG. 1 and 28 schematically show a state in which the semiconductor device is mounted on the mounting board (motherboard) MB1 and is connected to the external device EX1 and the potential supply unit PS1 via the mounting board MB1.
  • the configuration shown in FIG. 1 is an electronic device in which the semiconductor device PKG1 is mounted on the mounting board MB1 and is electrically connected to the external device EX1 via the mounting board MB1.
  • the number of wiring paths included in the semiconductor device PKG1 may be more than the number shown in FIGS.
  • Each of the semiconductor device PKG1 and the semiconductor device PKGh1 (see FIG. 28) illustrated in FIG. 1 includes a wiring substrate 10 that is a package substrate, a semiconductor component 20 and a semiconductor component 30 that are mounted on an upper surface 10t of the wiring substrate 10, and a semiconductor An interposer 40 (interposer 40h in FIG. 28), which is a wiring member that electrically connects the component 20 and the semiconductor component 30, is provided.
  • the interposer (bridge chip) 40 is a wiring member provided with a plurality of wiring paths that electrically connect the semiconductor component 20 and the semiconductor component 30 without using the wiring substrate 10.
  • Each of the semiconductor device PKG1 and the semiconductor device PKGh1 includes an external interface circuit (external input / output circuit) SIF1 that performs signal transmission with the external device EX1, and a core circuit (main circuit) SCR1. ing.
  • the core circuit SCR1 includes an arithmetic processing circuit (arithmetic processing unit) that performs arithmetic processing on the data signal.
  • the core circuit SCR1 may include a circuit other than the arithmetic processing circuit.
  • the semiconductor component 30 includes a core circuit SCR1, and the semiconductor component 20 includes an external interface circuit SIF1.
  • Each of the semiconductor component 20 and the semiconductor component 30 has an internal interface circuit SIF2 electrically connected via the interposer 40.
  • the internal interface circuit SIF2 of the semiconductor component 30 is electrically connected to the arithmetic processing circuit of the core circuit SCR1.
  • the internal interface circuit SIF2 of the semiconductor component 20 is electrically connected to the external interface circuit SIF1.
  • the arithmetic processing circuit of the core circuit SCR1 included in the semiconductor component 30 is electrically connected to the external device EX1 via the internal interface circuit SIF2 and the external interface circuit SIF1 included in the semiconductor component 30.
  • the signal SG1 is transmitted by the serial communication method.
  • the signal SG1 is a serial signal configured for the serial communication method.
  • the signal SG2 is transmitted by the parallel communication method.
  • the signal SG2 is a parallel signal configured for the parallel communication method.
  • the serial communication method is a communication method in which data composed of a plurality of bits is sequentially transmitted bit by bit in a signal transmission path.
  • the parallel communication method is a communication method in which a plurality of configured data is transmitted in parallel as a bit group via a plurality of signal transmission paths.
  • the parallel communication method transfers data via a plurality of signal transmission paths, so that the plurality of signal transmission paths are compared with the serial communication method.
  • Each transmission speed (transmission frequency, operation clock) can be set low.
  • the parallel communication system can simplify the structure of the input / output circuit as compared with the serial communication system. Therefore, when the signal SG2 shown in FIG. 1 is transmitted by the parallel communication method, the structure of the internal interface circuit SIF2 can be simplified. In this case, since the area occupied by the internal interface circuit SIF2 can be reduced, the semiconductor device PKG1 can be downsized.
  • the upper limit of the signal transmission distance is generally shorter in the parallel communication method than in the serial communication method.
  • data is transferred simultaneously through a plurality of signal transmission paths, so that the distance becomes longer by high-speed signal transmission, and synchronization becomes difficult when the skew increases.
  • the input / output circuit requires a conversion circuit that converts the serial communication system and the parallel communication system, and the circuit structure is more complicated than the parallel communication system.
  • the exclusive area of the external interface circuit SIF1 is larger than the exclusive area of the internal interface circuit SIF2.
  • SerDes Serializer / Deserializer
  • the serial communication system data composed of a plurality of bits is sequentially transmitted bit by bit, so that the problem of synchronization due to skew hardly occurs even if the signal transmission distance becomes long.
  • the data transfer speed is improved by increasing the transmission speed (transmission frequency, operation clock) of each of the plurality of signal transmission paths. The number can be reduced. For this reason, it is easy to take measures to reduce the influence of crosstalk noise between adjacent signal transmission paths. For example, if a shield conductor layer capable of supplying a fixed potential is arranged around the signal transmission path, the influence of crosstalk noise between adjacent signal transmission paths can be reduced.
  • the parallel communication method and the serial communication method each have advantages, and the semiconductor device PKG1 can be reduced in size by using the parallel communication method in a portion where the signal transmission distance is short, such as the signal transmission path Lsg2 shown in FIG. Can be On the other hand, the signal transmission distance is relatively long in a portion where a signal is transmitted to the outside of the semiconductor device PKG1 as in the signal transmission path Lsg1. For this reason, it is possible to stably transmit signals by applying a serial communication method to the signal transmission path Lsg1.
  • FIG. 1 typically shows a differential pair of signal transmission paths Lsg1 and one signal transmission path Lsg2.
  • the transmission speed of the differential signal transmission path Lsg1 is 56 Gbps (gigabit per second)
  • a data transfer speed of 1.05 TB / s can be realized by providing 150 signal transmission paths Lsg1.
  • the transmission speed of one signal transmission path Lsg2 is 2 Gbps
  • a data transfer speed of 1.05 TB / s can be realized by providing 4200 signal transmission paths Lsg2.
  • the relationship between the transmission speed and the frequency is 2: 1. Therefore, when the above example is converted into a frequency, when the transmission speed of the signal transmission path Lsg1 is 56 Gbps, the frequency of the signal waveform of the signal SG1 is 28 GHz (gigahertz). When the transmission speed of the signal transmission path Lsg2 is 2 Gbps, the frequency of the signal waveform of the signal SG1 is 1 GHz (gigahertz).
  • the layout restriction between the core circuit SCR1 and the external interface circuit SIF1 becomes large, and the plane area of the semiconductor component 30 (area of the main surface 30t) is increased. growing.
  • at least a part of the multiple signal transmission paths Lsg1 is connected to the semiconductor component 20, and the core circuit SCR1 of the semiconductor component 30 transmits signals to the outside via the semiconductor component 20.
  • an interposer 40h is mounted on the wiring board 10 and the semiconductor component 20 and the interposer 40h are mounted as in the semiconductor device PKGh1 shown in FIG.
  • a method of mounting the semiconductor component 30 is conceivable.
  • the entire semiconductor component 20 and the semiconductor component 30 are mounted on the interposer 40h.
  • each of the semiconductor component 20 and the semiconductor component 30 included in the semiconductor device PKGh1 is electrically connected to the wiring board 10 via the interposer 40h.
  • the interposer 40h is a wiring member in which a signal transmission path Lsg2 through which the signal SG2 is transmitted by the parallel communication method is formed. For this reason, in the interposer 40h, fine wiring having a small cross-sectional area as compared with the wiring substrate 10 is arranged with high density.
  • the design rule applied in the wiring design of the interposer 40h is compared with the design rule applied in the wiring design of the wiring board 10, and the design criteria for the wiring thickness, the wiring width, and the distance between adjacent wirings. The value is small.
  • the volume of the bump electrode BPh1 connected to the terminal PD1 of the semiconductor component 20 constituting a part of the signal transmission path Lsg1 is the volume of the bump electrode (conductive member) BP1 shown in FIG.
  • the volume is smaller than that of the bump electrode (conductive member) BP2 and the bump electrode (conductive member) BP3.
  • the wiring resistance of the wiring path provided in the interposer 40h is relatively higher than the wiring resistance of the wiring path provided in the wiring board 10. For this reason, in the interposer 40h, signal loss due to wiring resistance is likely to occur compared to the wiring board 10. In addition, since impedance values of the plurality of wiring paths are easily affected by the wiring structure, impedance discontinuities are likely to occur in the middle of the signal transmission path. At the impedance discontinuity point, transmission loss due to signal reflection occurs.
  • the degree of signal loss when signal transmission is performed using a fine wiring path having a small cross-sectional area of the wiring path varies in accordance with the wavelength of the transmitted signal, in other words, the frequency. That is, in the case of a low-frequency signal having a long signal wavelength, there is little loss that occurs when passing through a fine wiring path.
  • the signal loss increases because it is easily affected by loss due to wiring resistance and reflection at impedance discontinuities. That is, in the example shown in FIG.
  • the signal loss that occurs when the signal transmission path Lsg1 that transmits the signal SG1 having a relatively high transmission speed (in other words, the high frequency) passes through the interposer 40h transmits the signal SG2. It is larger than the signal loss that occurs when the signal transmission path Lsg2 passes through the interposer 40h.
  • the signal transmission path Lsg1 for transmitting the signal SG1 is electrically connected between the external interface circuit SIF1 of the semiconductor component 20 and the external device EX1 without passing through the interposer 40. Configured to connect to.
  • the semiconductor component 20 included in the semiconductor device PKG1 includes a terminal PD1 that transmits a signal to the outside (external device EX1) and a terminal PD2 that transmits a signal SG2 to and from the semiconductor component 30.
  • the semiconductor component 30 included in the semiconductor device PKG1 includes a main surface 30t on which a terminal PD3 that transmits the signal SG2 to and from the semiconductor component 20 is disposed.
  • the signal SG1 is transmitted at a higher frequency (higher transmission speed) than the signal SG2.
  • the terminal PD1 of the semiconductor component 20 is electrically connected to the wiring board 10 via the bump electrode BP1 without using the interposer 40.
  • the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 are electrically connected via the interposer 40.
  • the signal transmission path Lsg1 for transmitting the signal SG1 at high speed (high frequency) using the serial communication method is connected to the wiring substrate 10 via the bump electrode BP1 without passing through the interposer 40. Therefore, the signal loss of the high-speed transmission path can be reduced.
  • the signal transmission path Lsg2 for transmitting the signal SG2 between the semiconductor component 20 and the semiconductor component 30 passes through the interposer 40 in which a plurality of wirings are arranged at high density. For this reason, even when the number of signal transmission paths Lsg2 is increased by applying the parallel communication method, an increase in the planar area of the semiconductor device PKG1 can be suppressed.
  • the transmission speed of the signal transmission path Lsg2 is about 2 Gbps, for example, and the frequency of the signal waveform of the signal SG2 is about 1 GHz.
  • the transmission speed is 10 GHz or more, transmission loss in the high frequency band increases and the signal period is shortened. For this reason, since there is no timing margin, it is necessary to suppress the deterioration of the waveform quality.
  • a signal can be transmitted via the interposer 40 if the frequency is about 1 GHz.
  • the signal loss can be greatly reduced by adopting the structure of the signal transmission path Lsg1 that does not pass through the interposer 40. And good waveform quality with reduced impedance mismatch can be obtained.
  • the distance between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is smaller than the distance between the terminal PD1 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30.
  • the terminal PD2 of the semiconductor component 20 is disposed between the terminal PD1 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30.
  • the transmission distance between the terminal PD2 and the terminal PD3 which are both ends of the signal transmission path Lsg2 through which the signal SG2 is transmitted via the interposer 40 can be shortened.
  • the separation distance between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is smaller than the separation distance between the terminal PD1 and the terminal PD2 of the semiconductor component 20.
  • the terminal PD2 of the semiconductor component 20 is disposed closer to the terminal PD3 of the semiconductor component 30 than the terminal PD1 of the semiconductor component 20 in plan view.
  • the transmission distance of the signal transmission path Lsg2 is reduced to the extent that the separation distance between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is smaller than the separation distance between the terminal PD1 and the terminal PD2 of the semiconductor component 20. If it is shortened, the above-mentioned problem related to the parallel communication method can be greatly reduced.
  • each of the semiconductor component 20 and the semiconductor component 30 and the interposer are electrically connected via bump electrodes.
  • the terminal PD2 of the semiconductor component 20 is electrically connected to the interposer 40 via the bump electrode BP2.
  • the terminal PD3 of the semiconductor component 30 is electrically connected to the interposer 40 via the bump electrode BP3.
  • Each of the bump electrode BP2 and the bump electrode BP3 is, for example, a solder ball or a conductive member formed in a column shape, as will be described later.
  • the wiring path connected to the semiconductor component 20 may be connected to a transmission path other than the signal transmission path Lsg1 and the signal transmission path Lsg2.
  • the semiconductor component 20 is provided with a terminal PD4 and a terminal PD5 that can supply the ground potential VG1.
  • the semiconductor component 20 can transmit the ground potential VG1 between the semiconductor component 20 and the semiconductor component 30 and the wiring path Lvg1 through which the ground potential VG1 can be supplied from the outside (potential supply unit PS1 in the example shown in FIG. 1).
  • the wiring path Lvg2 is connected.
  • FIG. 1 the example shown in FIG.
  • the ground potential VG1 can be supplied from the potential supply unit PS1 to the external interface circuit SIF1 and the internal interface circuit SIF2 via the terminal PD4.
  • the terminal PD5 is connected to the internal interface circuit SIF2, and the ground potential VG1 is supplied to the terminal PD5 through the internal interface circuit SIF2.
  • the wiring path Lvg1 to which the ground potential VG1 can be supplied can be used as a reference path through which a reference potential for the signal waveform of the signal transmission path Lsg1 is transmitted.
  • the wiring path Lvg1 to which the ground potential is supplied is disposed around the signal transmission path Lsg1, it is used as a shield conductor that suppresses noise generated from the signal transmission path Lsg1 or noise propagation to the signal transmission path Lsg1. can do.
  • the wiring path Lvg2 that can transmit the ground potential VG1 to and from the semiconductor component 30 can be used as a reference path through which the reference potential for the signal waveform of the signal transmission path Lsg2 is transmitted.
  • the wiring path Lvg2 can be used as a shield conductor that suppresses noise generated from the signal transmission path Lsg2 or noise propagation to the signal transmission path Lsg2.
  • the terminal PD4 of the semiconductor component 20 is electrically connected to the wiring substrate 10 via the bump electrode BP4 without passing through the interposer 40.
  • the terminal PD5 of the semiconductor component 20 is electrically connected to the interposer 40 via the bump electrode BP5.
  • the wiring path Lvg ⁇ b> 2 of the interposer 40 is connected to the wiring board 10 via the semiconductor component 20, and is not directly connected to the wiring board 10. In this case, it is not necessary to provide a terminal on the lower surface 40b (see FIG. 5 described later) side of the interposer 40.
  • a terminal is provided between the interposer 40 and the wiring board 10, that is, on the lower surface 40b side of the interposer 40, and the wiring board is interposed via the terminal. 10 and the wiring path Lvg2 may be directly connected. If the ground potential VG1 is supplied from a terminal connected to the wiring board 10, the supply path of the ground potential VG1 increases, so that the potential of the wiring path Lvg2 can be stabilized.
  • the terminal PD4 of the semiconductor component 20 is arranged between the terminal PD1 and the terminal PD2 on the main surface 20t.
  • the terminal PD1 that transmits the signal SG1 to the outside is disposed at a position farther from the interposer 40 than the terminals PD2 and PD4.
  • the signal transmission path Lsg ⁇ b> 1 is drawn out in a direction away from the semiconductor component 30. Thereby, a space for arranging a large number of signal transmission paths Lsg1 can be secured.
  • the terminal PD4 that supplies the ground potential VG1 to the semiconductor component 20 is disposed near the terminal PD5, the supply path distance of the ground potential VG1 when the ground potential VG1 is supplied to the terminal PD5 via the terminal PD4. Becomes shorter. As a result, the potential of the wiring path Lvg2 can be stabilized.
  • the separation distance between the signal transmission path Lsg1 and the wiring path Lvg1 as the reference path is constant. It is preferable. Therefore, some of the plurality of terminals PD4 may be provided in the vicinity of the plurality of terminals PD2. For example, when the plurality of terminals PD1 are provided on the main surface 20t of the semiconductor component 20, some of the plurality of terminals PD4 may be provided between the plurality of terminals PD1.
  • the main surface 20t of the semiconductor component 20 is provided with a terminal PD6 that can supply the power supply potential VD1 from the outside (potential supply unit PS1 in the example shown in FIG. 1).
  • the semiconductor component 20 is connected to a wiring path Lvd1 through which a power supply potential VD1 can be supplied from the outside.
  • the terminal PD6 of the semiconductor component 20 is electrically connected to the wiring substrate 10 via the bump electrode BP6 and not via the interposer 40.
  • the power supply potential VD1 is, for example, a drive power supply potential for driving the external interface circuit SIF1 of the semiconductor component 20, the internal interface circuit SIF2 of the semiconductor component 20, or both. As shown in FIG. 1, since the impedance of the wiring path Lvd1 can be reduced by supplying the power supply potential VD1 directly from the wiring board 10 without using the interposer 40, the power supply potential VD1 is stabilized. be able to.
  • the terminal PD6 of the semiconductor component 20 is disposed between the terminal PD1 and the terminal PD2 on the main surface 20t.
  • the terminal PD1 that transmits the signal SG1 to the outside is disposed at a position farther from the interposer 40 than the terminals PD2 and PD6.
  • the signal transmission path Lsg ⁇ b> 1 is drawn out in a direction away from the semiconductor component 30. Thereby, a space for arranging a large number of signal transmission paths Lsg1 can be secured.
  • the terminal PD6 of the semiconductor component 20 is disposed between the terminal PD1 and the terminal PD4 on the main surface 20t.
  • the terminal PD4 that supplies the ground potential VG1 to the semiconductor component 20 is disposed closer to the terminal PD5 connected to the interposer 40 than the terminals PD1 and PD6.
  • the terminal PD4 that supplies the power supply potential VD1 to the semiconductor component 20 is disposed near the terminal PD5, the supply path of the ground potential VG1 when the ground potential VG1 is supplied to the terminal PD5 via the terminal PD4.
  • the distance becomes shorter.
  • the potential of the wiring path Lvg2 can be stabilized.
  • the semiconductor component 30 since the core circuit SCR1 of the semiconductor component 30 communicates with the outside via the external interface circuit SIF1 of the semiconductor component 20 as described above, the semiconductor component 30 is electrically connected to the wiring board 10 without passing through the interposer 40. Whether it is done is not limited.
  • the semiconductor component 30 includes a terminal PD7 that can supply the ground potential VG1 and a terminal PD8 that can supply the power supply potential VD2 from the outside (potential supply unit PS1 in the example shown in FIG. 1). Has been.
  • the semiconductor component 30 is connected to a wiring path Lvd2 that can supply the power supply potential VD1 from the outside and a wiring path Lvd2 that can supply the power supply potential VD2 from the outside.
  • the terminal PD7 of the semiconductor component 30 is electrically connected to the wiring board 10 via the bump electrode BP7 and not via the interposer 40. Further, the terminal PD8 of the semiconductor component 30 is electrically connected to the wiring board 10 via the bump electrode BP8 without using the interposer 40.
  • the power supply potential VD2 is, for example, a drive power supply potential for driving the core circuit SCR1 of the semiconductor component 30, the internal interface circuit SIF2 of the semiconductor component 30, or both. As shown in FIG. 1, since the impedance of the wiring path Lvd2 can be reduced by directly supplying the power supply potential VD2 from the wiring board 10 without using the interposer 40, the power supply potential VD2 is stabilized. be able to.
  • the semiconductor component 30 and the wiring board 10 may not be directly connected, and the power supply potential VD2 and the ground potential VG1 may be supplied via the interposer 40.
  • the semiconductor component is provided with a terminal PD9 connected to the interposer 40 and capable of supplying the ground potential VG1.
  • the terminal PD9 constitutes a part of the wiring path Lvg2 that can transmit the ground potential VG1 between the semiconductor component 20 and the semiconductor component 30.
  • the wiring path Lvg2 capable of transmitting the ground potential VG1 between the semiconductor component 20 and the semiconductor component 30 can be used as a reference path through which the reference potential for the signal waveform of the signal transmission path Lsg2 is transmitted.
  • the wiring path Lvg2 can be used as a shield conductor that suppresses noise generated from the signal transmission path Lsg2 or noise propagation to the signal transmission path Lsg2.
  • FIG. 2 is a top view of the semiconductor device shown in FIG. 1
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG. 4 is a cross-sectional view taken along line AA in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the periphery of the connection portion between the semiconductor component and the interposer shown in FIG. 6 is an enlarged cross-sectional view showing the periphery of a connection portion between a semiconductor component different from the semiconductor component shown in FIG. 5 and the interposer among the plurality of semiconductor components shown in FIG.
  • the number of terminals is reduced for easy viewing.
  • the number of solder balls 11 shown in FIG. 3 may be larger than the number shown in FIG.
  • the number of solder balls 11 shown in FIG. 3 may be larger than the number shown in FIG.
  • FIG. 4 representatively shows a part of the plurality of wirings included in each of the wiring board 10 and the interposer 40.
  • the semiconductor component 20 and the semiconductor component 30 included in the semiconductor device PKG1 of the present embodiment are mounted on the upper surface 10t of the wiring board 10, respectively.
  • the semiconductor component 20 and the semiconductor component 30 each form a quadrangle and are arranged side by side so as to face each other in plan view.
  • the wiring board 10 has a quadrangular shape in plan view.
  • the semiconductor component 20 and the semiconductor component 30 are, for example, a semiconductor substrate made of a semiconductor material such as silicon, a plurality of semiconductor elements formed on the main surface of the semiconductor substrate, and the main surface of the semiconductor substrate. And a plurality of terminals electrically connected to the plurality of semiconductor elements through the wiring layer.
  • the semiconductor component 20 and the semiconductor component 30 are not limited to semiconductor chips, and there are various modifications.
  • a semiconductor chip stacked body in which a plurality of semiconductor chips are stacked, or a semiconductor package in which a semiconductor chip is mounted on a wiring material such as a wiring board is used as the semiconductor component 20 or the semiconductor component 30 shown in FIGS. It may be used.
  • a semiconductor device PKG3 shown in FIG. 13 described later may further include a semiconductor component 60 in addition to the semiconductor component 20 and the semiconductor component 30B.
  • an interposer 40 is disposed between the semiconductor component 20 and the semiconductor component 30 in plan view. Specifically, a part of the interposer 40 is disposed between the semiconductor component 20 and the semiconductor component 30, the other part of the interposer 40 overlaps with the semiconductor component 20, and the other part of the interposer 40 is a semiconductor component. It overlaps with 30.
  • the interposer 40 and the semiconductor component 20 are electrically connected in the portion where the interposer 40 and the semiconductor component 20 overlap, and the interposer 40 and the semiconductor component 30 are connected in the portion where the interposer 40 and the semiconductor component 30 overlap. Electrically connected.
  • the semiconductor component 30 includes the core circuit SCR1 including an arithmetic processing circuit.
  • the core circuit SCR1 includes various circuits necessary for executing the functions of the semiconductor device PKG1 in addition to the arithmetic processing circuit.
  • a storage circuit that temporarily stores received data or data before transmission may be included.
  • an external interface circuit that transmits signals to the outside without passing through the semiconductor component 20 may be provided.
  • a circuit for supplying power for driving various circuits may be included.
  • SoC System-on-a-Chip
  • an external interface circuit SIF1 is formed in the semiconductor component 20, and functions mainly as a relay component that relays signal transmission between the external device EX1 and the semiconductor component 20.
  • the exclusive area of the external interface circuit SIF1 is smaller than the exclusive area of the core circuit SCR1 of the semiconductor component 30.
  • the plane area of the semiconductor component 20 is smaller than the plane area of the semiconductor component 30.
  • the core circuit SCR1 may be formed in the semiconductor component 20.
  • the planar area of the semiconductor component 20 is increased.
  • the plane area of the semiconductor component 30 can be reduced.
  • the planar areas of the semiconductor component 20 and the semiconductor component 30 may be the same.
  • the plane area of the semiconductor component 20 may be larger than the plane area of the semiconductor component 30.
  • the plane area of the interposer 40 is smaller than the plane area of the semiconductor component 20 and the plane area of the semiconductor component 30.
  • the plane area of the interposer 40 is preferably smaller than the plane area of the semiconductor component 20 and the plane area of the semiconductor component 30.
  • the flat area of the interposer 40 has various modifications according to the number and layout of signal transmission paths formed in the interposer 40. For example, if the space for routing the wiring increases, the plane area of the interposer 40 may increase. In this case, the plane area of the interposer 40 may be larger than the plane area of the semiconductor component 20 or the semiconductor device 30. Even when the plane area of the interposer 40 is larger than the plane area of the semiconductor component 20 or the semiconductor device 30, the semiconductor component 20 preferably has a portion that does not overlap the interposer 40 in plan view.
  • the semiconductor component 20 and the wiring substrate 10 are electrically connected via a plurality of bump electrodes (conductive members) 51.
  • Each of the plurality of bump electrodes 51 is a conductive member that electrically connects the semiconductor component 20 and the wiring substrate 10, and is disposed between the semiconductor component 20 and the wiring substrate 10.
  • the plurality of bump electrodes 51 includes a bump electrode BP1 connected to the terminal PD1 shown in FIG.
  • the plurality of bump electrodes 51 includes a bump electrode BP4 connected to the terminal PD4 shown in FIG.
  • the plurality of bump electrodes 51 include a bump electrode BP6 connected to the terminal PD6 shown in FIG.
  • the semiconductor component 30 and the wiring board 10 are electrically connected via a plurality of bump electrodes (conductive members) 52.
  • Each of the plurality of bump electrodes 52 is a conductive member that electrically connects the semiconductor component 30 and the wiring substrate 10, and is disposed between the semiconductor component 30 and the wiring substrate 10.
  • the plurality of bump electrodes 52 include a bump electrode BP7 connected to the terminal PD7 shown in FIG.
  • the plurality of bump electrodes 53 include a bump electrode BP8 connected to the terminal PD8 shown in FIG.
  • the semiconductor component 20 is mounted on the wiring substrate 10 by a so-called face-down mounting method with the main surface 20t of the semiconductor component 20 and the upper surface 10t of the wiring substrate 10 facing each other.
  • the semiconductor component 30 is mounted on the wiring substrate 10 by a so-called face-down mounting method in a state where the main surface 30t of the semiconductor component 30 and the upper surface 10t of the wiring substrate 10 face each other.
  • Each of the bump electrode 51 and the bump electrode 52 shown in FIG. 4 is, for example, a solder ball or a metal member formed in a column shape.
  • the bump electrodes 51 and the bump electrodes 52 can be arranged in a narrow gap (for example, a center-to-center distance of about 150 ⁇ m to 200 ⁇ m) in a narrow gap (for example, about 100 ⁇ m) between the semiconductor components 20 and 30 and the wiring board 10.
  • a narrow gap for example, a center-to-center distance of about 150 ⁇ m to 200 ⁇ m
  • a narrow gap for example, about 100 ⁇ m
  • the terminal 21 of the semiconductor component 20 and the bonding pad 16 of the wiring substrate 10 arranged so as to face each other are electrically connected via a bump electrode 51. Further, the terminal 31 of the semiconductor component disposed so as to face each other and the bonding pad 16 of the wiring substrate 10 are electrically connected via the bump electrode 52.
  • a flip chip connection method Such a method of electrically connecting terminals facing each other via a bump electrode is called a flip chip connection method.
  • the semiconductor component 20 and the interposer 40 and the semiconductor component 30 and the interposer 40 are electrically connected via a plurality of bump electrodes (conductive members) 53.
  • Each of the plurality of bump electrodes 53 is a conductive member that electrically connects the interposer 40 and the semiconductor component 20 or the semiconductor component 30, and is between the interposer 40 and the semiconductor component 20 and between the interposer 40 and the semiconductor component 30. They are arranged in between.
  • the plurality of bump electrodes 53 include a bump electrode BP2 connected to the terminal PD2 shown in FIG. Further, the plurality of bump electrodes 53 include a bump electrode BP3 connected to the terminal PD3 shown in FIG. Further, the plurality of bump electrodes 53 include a bump electrode BP5 connected to the terminal PD5 shown in FIG.
  • the bump electrode 53 is a solder ball or a metal member formed in a column shape.
  • the semiconductor component 20 and the interposer 40, and the semiconductor component 30 and the interposer 40 are electrically connected by a flip chip connection method. That is, as shown in FIG. 5, the terminals 22 of the semiconductor component 20 and the bonding pads (terminals, relay board terminals) 41 of the interposer 40 disposed so as to face each other are electrically connected via the bump electrodes 53. It is connected. As shown in FIG. 6, the terminals 32 of the semiconductor components arranged so as to face each other and the bonding pads (terminals, relay board terminals) 42 of the interposer 40 are electrically connected via the bump electrodes 53. Has been.
  • the bonding pad 41 shown in FIG. 5 and the bonding pad 42 shown in FIG. 6 are electrically connected to each other via a wiring 43 included in the interposer 40. That is, the semiconductor component 20 and the semiconductor component 30 shown in FIG. 4 are electrically connected via the wiring 43 of the interposer 40.
  • the interposer 40 is located between the semiconductor component 20 and the wiring substrate 10 in the thickness direction (that is, the Z direction orthogonal to the upper surface 10t of the wiring substrate 10), and the semiconductor component. 30 and a portion located between the wiring board 10. As shown in FIG. 5, a gap is provided between the lower surface 40b of the interposer 40 and the upper surface 10t of the wiring board 10, and a resin body 55 is disposed in the gap.
  • the height of the bump electrode 53 (the length in the Z direction shown in FIG. 4) is set to the bump electrode 51.
  • the height of the bump electrode 52 (the length in the Z direction shown in FIG. 4).
  • the height (thickness) of each of the bump electrode 51 and the bump electrode 52 is about 100 ⁇ m.
  • each bump electrode 53 has a height (thickness) of about 30 ⁇ m.
  • each of the plurality of bump electrodes 53 constitutes a part of the signal transmission path Lsg2 described with reference to FIG. 1, a large number of bump electrodes 53 are arranged with high density.
  • Each of the plurality of bump electrodes 53 is arranged at a pitch with a center-to-center distance of about 10 ⁇ m to 30 ⁇ m, for example. Therefore, the width of the bump electrode 53, that is, the length in the X direction orthogonal to the Z direction shown in FIGS. 5 and 6 is about 5 ⁇ m to 20 ⁇ m. For this reason, the volume of the bump electrode 53 is smaller than the volume of the bump electrode 51 (see FIG. 5) and the bump electrode 52 (see FIG. 6).
  • each of the plurality of bump electrodes 51, the plurality of bump electrodes 52, and the plurality of bump electrodes 53 is sealed with a resin body.
  • each of the plurality of bump electrodes 51 and the plurality of bump electrodes 52 is sealed with a resin body 55.
  • Each of the plurality of bump electrodes 53 is sealed with a resin body 56 different from the resin body 55.
  • Each of the resin body 55 and the resin body 56 is less elastic than the bump electrode 51, the bump electrode 52, and the bump electrode 53.
  • the resin body 55 and the resin body 56 function as a stress relaxation layer that suppresses the occurrence of stress concentration on any of the bump electrode 51, the bump electrode 52, and the bump electrode 53. Then, by suppressing the occurrence of stress concentration on any of the bump electrode 51, the bump electrode 52, and the bump electrode 53, the characteristic deterioration of the signal transmission path Lsg1 and the signal transmission path Lsg2 described with reference to FIG. Or disconnection can be suppressed. That is, according to this embodiment, the reliability of the signal transmission path can be improved by sealing each of the plurality of bump electrodes constituting the signal transmission path with the resin.
  • the bump electrode 53 is sealed with a resin body 56 different from the resin body 55 that seals the bump electrode 51 and the bump electrode 52.
  • the resin body 55 and the resin body 56 have, for example, different constituent components. Or the resin body 55 and the resin body 56 differ in the mixing ratio of a component, for example.
  • the resin body 55 and the resin body 56 are formed at different timings, for example, and a boundary surface 56s as shown in FIGS. 5 and 6 is formed between the resin body 55 and the resin body 56.
  • the resin body 55 and the resin body 56 may have a plurality of differences among the above-described differences.
  • the resin bodies 55 and 56 may be the same resin material.
  • the bump electrode 53 is different from the bump electrode 51 and the bump electrode 52 in height and volume. For this reason, the conditions for resin-sealing the bump electrode 53 and the conditions for resin-sealing the bump electrode 51 and the bump electrode 52 are different. Therefore, as in the present embodiment, if the bump electrode 53 is sealed with a resin body 56 different from the resin body 55 that seals the bump electrode 51 and the bump electrode 52, the resin body 55 and the resin body The 56 stress relaxation functions described above can be optimized.
  • FIG. 7 is an enlarged plan view showing an example of a single-layer wiring layout among a plurality of wiring layers provided in the wiring board shown in FIG.
  • FIG. 8 is a plan view showing an example of a terminal arrangement on each main surface side of the plurality of semiconductor components shown in FIG.
  • the outline of the interposer 40 is indicated by a two-dot chain line.
  • FIG. 9 is a plan view showing an example of the upper surface side of the interposer shown in FIGS.
  • a plurality of wirings 43 arranged in the wiring layer M2 and the wiring layer M3 shown in FIGS. 5 and 6 are indicated by two-dot chain lines.
  • the wiring board 10 of the semiconductor device PKG1 includes a lower surface (surface, mounting surface) 10b located on the opposite side of the upper surface (surface, chip mounting surface) 10t.
  • a plurality of solder balls (external terminals) 11 that are external terminals of the semiconductor device PKG1 are arranged in a matrix (array, matrix) on the lower surface 10b of the wiring board 10 that is the mounting surface of the semiconductor device PKG1. Arranged).
  • Each of the plurality of solder balls 11 is connected to a land (external terminal) 12 (see FIG. 4).
  • a semiconductor device in which a plurality of external terminals (solder balls 11 and lands 12) are arranged in a matrix on the mounting surface side like the semiconductor device PKG1 is referred to as an area array type semiconductor device. Since the area array type semiconductor device PKG1 can effectively use the mounting surface (lower surface 10b) side of the wiring substrate 10 as a space for arranging external terminals, the mounting area of the semiconductor device PKG1 is increased even if the number of external terminals increases. It is preferable at the point which can suppress increase of this. In other words, the semiconductor device PKG1 in which the number of external terminals increases with higher functionality and higher integration can be mounted in a space-saving manner.
  • the wiring board 10 has a side surface 10s disposed between the upper surface 10t and the lower surface 10b.
  • the wiring board 10 is a board provided with a plurality of wiring paths for transmitting electrical signals and potentials (power supply potential, reference potential, or ground potential) between the semiconductor device PKG1 and the mounting substrate MB1 (see FIG. 1).
  • the wiring board 10 has a plurality of wiring layers (eight layers in the example shown in FIG. 4) that electrically connect the upper surface 10t side and the lower surface 10b side.
  • the plurality of wirings 13 provided in each wiring layer are covered with an insulating layer 14 that insulates between the plurality of wirings 13 and between adjacent wiring layers.
  • the wiring board 10 shown in FIG. 4 is a so-called multilayer wiring board having a plurality of laminated wiring layers.
  • the wiring board 10 includes a total of eight wiring layers including wiring layers L1, L2, L3, L4, L5, L6, L7, and a wiring layer L8 in order from the upper surface 10t side.
  • Each of the plurality of wiring layers has a conductor pattern such as the wiring 13, and adjacent conductor patterns are covered with an insulating layer 14.
  • the number of wiring layers included in the wiring board 10 is not limited to the example illustrated in FIG. 4, and may be, for example, less than eight layers or more than eight layers.
  • the wiring substrate 10 has a core layer (core material, core insulating layer, insulating layer) 14 c as a base material, and a plurality of wiring layers are laminated on the upper surface and the lower surface of the core layer 14 c. It has a structure.
  • the core layer 14c is an insulating layer serving as a base material of the wiring board 10, and is made of, for example, an insulating material in which a fiber material such as glass fiber is impregnated with a resin material such as an epoxy resin.
  • stacked on each of the upper surface and lower surface of the core layer 14c consists of organic insulating materials, such as a thermosetting resin, for example.
  • stacked on the upper surface and lower surface of the core layer 14c is formed by the buildup method, for example.
  • a so-called coreless substrate that does not include the core layer 14 c may be used.
  • the wiring board 10 is provided between the wiring layers, and the via wiring 15VW that is an interlayer conductive path that connects the stacked wiring layers in the thickness direction, and the conductive path that penetrates the core layer 14c in the thickness direction.
  • Through-hole wiring 15TW As described above, when the coreless substrate is used as described above, the through-hole wiring 15TW may not be provided.
  • a plurality of bonding pads (substrate terminals, semiconductor component connection terminals) 16 are formed on the upper surface 10 t of the wiring substrate 10.
  • the wiring 13 provided in the uppermost wiring layer (wiring layer L 1 on the uppermost surface 10 t side) is formed integrally with the bonding pad 16.
  • the bonding pad 16 can be considered as a part of the wiring 13.
  • the portion exposed from the insulating film 17 on the upper surface 10t of the wiring substrate 10 is defined as the bonding pad 16 and the portion covered with the insulating film 17 is defined as the wiring 13. Can do.
  • solder ball connection pads 12 are formed on the lower surface 10b of the wiring board 10. Solder balls 11 are connected to each of the plurality of lands 12, and the mounting substrate MB1 and the semiconductor device PKG1 shown in FIG. 1 are electrically connected via the solder balls 11 shown in FIG. That is, the plurality of solder balls 11 function as external connection terminals of the semiconductor device PKG1.
  • the plurality of solder balls 11 and the plurality of lands 12 are electrically connected to the plurality of bonding pads 16 on the upper surface 10 t side via the plurality of wirings 13 of the wiring substrate 10.
  • the wiring 13 provided in the lowermost wiring layer (the wiring layer on the lowermost surface 10 b side) is formed integrally with the land 12.
  • the land 12 can be considered as a part of the wiring 13.
  • the portion exposed from the insulating film 17 on the lower surface 10 b of the wiring substrate 10 can be defined as the land 12, and the portion covered with the insulating film 17 can be defined as the wiring 13. .
  • the land 12 itself may function as an external connection terminal.
  • the solder balls 11 are not connected to the lands 12, and each of the lands 12 is exposed from the insulating film 17 on the lower surface 10 b of the wiring substrate 10.
  • a thin solder film may be connected instead of the ball-shaped solder ball 11, and this solder film may function as an external connection terminal.
  • a gold (Au) film formed by, for example, a plating method may be formed on the exposed surface, and this gold film may be used as an external connection terminal.
  • the external connection terminal may be formed in a pin shape (bar shape).
  • the upper surface 10 t and the lower surface 10 b of the wiring substrate 10 are covered with an insulating film (solder resist film) 17.
  • the wiring 13 formed on the upper surface 10 t of the wiring substrate 10 is covered with an insulating film 17.
  • An opening is formed in the insulating film 17, and at least a part (bonding region) of the plurality of bonding pads 16 is exposed from the insulating film 17 in the opening.
  • the wiring 13 formed on the lower surface 10 b of the wiring substrate 10 is covered with an insulating film 17.
  • An opening is formed in the insulating film 17, and at least a part of the plurality of lands 12 (joined portions with the solder balls 11) is exposed from the insulating film 17 in the opening.
  • a differential signal is transmitted through the signal transmission path Lsg1 shown in FIG.
  • differential signals signals having opposite phases are transmitted to two wiring paths forming a pair.
  • the signal transmission path Lsg1 includes a differential signal transmission path DSp and a differential signal transmission path DSn that form a differential pair. It is preferable that the differential signal transmission path DSp and the differential signal transmission path DSn constituting the differential pair are as equally spaced as possible. For this reason, the wirings 13 constituting each of the differential signal transmission path DSp and the differential signal transmission path DSn extend along each other.
  • each of the via wiring 15VW and the wiring 13 constituting each of the differential signal transmission path DSp and the differential signal transmission path DSn has an equal distance between the differential signal transmission path DSp and the differential signal transmission path DSn. It is laid out to become.
  • the periphery of the conductor pattern (the wiring 13 and the via wiring 15VW) constituting the signal transmission path Lsg1 is surrounded by the wiring path Lvg1 to which the ground potential VG1 can be supplied in plan view.
  • the wiring path Lvg1 is configured by a conductor plane 13P that is a conductor pattern having a larger area than the wiring 13.
  • the conductor plane 13P which is a part of the wiring path Lvg1 to which the ground potential is supplied around the signal transmission path Lsg1 suppresses noise generated from the signal transmission path Lsg1 or noise propagation to the signal transmission path Lsg1. It can be used as a shield conductor.
  • a wiring path Lvg1 to which a ground potential is supplied is provided around the signal transmission path Lsg1 along the wiring path of the signal transmission path Lsg1.
  • the conductor plane 13P that is a part of the wiring path Lvg1 to which the ground potential is supplied around the signal transmission path Lsg1 can be used as a reference path for transmitting a reference potential for the signal waveform of the signal transmission path Lsg1. it can.
  • the semiconductor component 20 includes a semiconductor substrate (base material) 23 having a main surface 23t, and a wiring layer 24 disposed between the main surface 23t and the main surface 20t.
  • the semiconductor component 30 includes a semiconductor substrate (base material) 33 having a main surface 33t, and a wiring layer 34 disposed between the main surface 33t and the main surface 30t.
  • the wiring layers 24, 34 are shown for ease of viewing, but the wiring layers 24, 34 are less than or equal to the wiring layers M 1, M 2, M 3 of the interposer 40. A plurality of wiring layers having a thickness of 2 are stacked.
  • a plurality of wirings are formed in each of the plurality of wiring layers 24 and 34.
  • the plurality of wirings are covered with an insulating layer that insulates between the plurality of wirings and between adjacent wiring layers.
  • the insulating layer is an inorganic insulating layer made of an oxide of a semiconductor material such as silicon oxide (SiO).
  • a plurality of semiconductor elements such as transistor elements or diode elements are formed on the main surfaces 23t and 33t of the semiconductor substrates 23 and 33 provided in each of the plurality of semiconductor components 20 and 30.
  • the plurality of semiconductor elements are electrically connected to the plurality of terminals 21 and the plurality of terminals 22 formed on the main surface 20 t side via the plurality of wirings of the wiring layer 24.
  • the plurality of semiconductor elements are electrically connected to the plurality of terminals 31 and the plurality of terminals 32 formed on the main surface 30 t side through the plurality of wirings of the wiring layer 34. ing.
  • a plurality of terminals (electrodes, component electrodes, pads) 21 and a plurality of terminals (electrodes, component electrodes, pads) 22 are formed on the wiring layer 24 of the semiconductor component 20 shown in FIG.
  • Each of the plurality of terminals 21 is a terminal electrically connected to the bonding pad 16 of the wiring substrate 10 via the bump electrode 51.
  • Each of the plurality of terminals 22 is a terminal electrically connected to the bonding pad 41 of the interposer 40 via the bump electrode 53.
  • a part of each of the plurality of terminals 21 and the plurality of terminals 22 is exposed from the passivation film 25, which is a protective insulating film, on the main surface 20 t of the semiconductor component 20.
  • the bump electrode 51 is bonded to a portion of the terminal 21 exposed from the passivation film 25.
  • a plurality of terminals (electrodes, component electrodes, pads) 31 and a plurality of terminals (electrodes, component electrodes, pads) 32 are formed on the wiring layer 34 of the semiconductor component 30 shown in FIG.
  • Each of the plurality of terminals 31 is a terminal electrically connected to the bonding pad 16 of the wiring substrate 10 via the bump electrode 52.
  • Each of the plurality of terminals 32 is a terminal electrically connected to the bonding pad 42 of the interposer 40 through the bump electrode 53.
  • a part of each of the plurality of terminals 31 and the plurality of terminals 32 is exposed from the passivation film 35, which is a protective insulating film, on the main surface 30 t of the semiconductor component 30.
  • the bump electrode 52 is bonded to a portion of the terminal 31 exposed from the passivation film 35.
  • each of the plurality of terminals 22 is disposed closer to the terminal 32 of the semiconductor component 30 than the plurality of terminals 21.
  • each of the plurality of terminals 32 is disposed closer to the terminal 22 of the semiconductor component 20 than the plurality of terminals 31.
  • the plurality of terminals 21 included in the semiconductor component 20 include a plurality of terminals PD1, terminals PD4, and terminals PD6 described with reference to FIG.
  • the plurality of terminals 22 included in the semiconductor component 20 include a plurality of terminals PD2 and a plurality of terminals PD5 described with reference to FIG.
  • the plurality of terminals 31 included in the semiconductor component 30 include a plurality of terminals PD7 and a plurality of terminals PD8 described with reference to FIG.
  • the plurality of terminals 32 included in the semiconductor component 30 include the plurality of terminals PD2 described with reference to FIG.
  • the terminal PD1 is a terminal that transmits a signal to the outside (external device EX1 shown in FIG. 1).
  • the plurality of terminals PD1 are arranged on the main surface 20t of the semiconductor component 20 at positions where the distance to the semiconductor component 30 or the interposer 40 is relatively far compared to other terminals. ing.
  • the main surface 20t of the semiconductor component 20 has a side 20s1 facing the semiconductor component 30 and a side 20s2 opposite to the side 20s1, and each of the plurality of terminals PD1 is disposed closer to the side 20s2 than the side 20s1.
  • a space for arranging the signal transmission path Lsg1 connected to each of the plurality of terminals PD1 is ensured, so that the wiring layout of the signal transmission path Lsg1 is facilitated.
  • the terminal PD2 is a terminal that transmits signals to and from the semiconductor component 30.
  • the plurality of terminals PD ⁇ b> 2 are arranged on the main surface 20 t of the semiconductor component 20 at positions where the distance to the semiconductor component 30 is relatively shorter than other terminals.
  • each of the plurality of terminals PD1 is disposed closer to the side 20s1 than the side 20s2 of the main surface 20t of the semiconductor component 20.
  • each of the plurality of terminals PD ⁇ b> 2 is disposed between the plurality of terminals PD ⁇ b> 1 of the semiconductor component 20 and the plurality of terminals PD ⁇ b> 3 of the semiconductor component 30 in plan view.
  • the transmission distance of the signal transmission path Lsg2 connected to each of the plurality of terminals PD2 can be shortened. Then, by shortening the transmission distance of the signal transmission path Lsg2 through which the signal is transmitted by the parallel communication method, the problem of synchronization due to skew, the problem of increase in transmission loss, or the problem of crosstalk noise can be suppressed.
  • each of the plurality of terminals PD2 of the semiconductor component 20 is disposed closer to the plurality of terminals PD3 of the semiconductor component 20 than the plurality of terminals PD1 of the semiconductor component 20 in plan view. .
  • the transmission distance of the signal transmission path Lsg2 shown in FIG. 1 can be shortened. Then, by shortening the transmission distance of the signal transmission path Lsg2, the problem of synchronization due to skew, the problem of increased transmission loss, or the problem of crosstalk noise can be suppressed.
  • each of the terminal PD4 and the terminal PD5 is a terminal to which the ground potential VG1 can be supplied.
  • each of the plurality of terminals PD4 is disposed between the plurality of terminals PD1 and the plurality of terminals PD5 in plan view.
  • the ground potential VG1 is supplied to the terminal PD5 via the terminal PD4.
  • the supply path distance of the ground potential VG1 is shortened. As a result, the potential of the wiring path Lvg2 can be stabilized.
  • the wiring path Lvg1 when used as a reference path for transmitting a reference potential for the signal waveform of the signal transmission path Lsg1, the signal transmission path Lsg1 and the wiring as the reference path It is preferable that the distance from the path Lvg1 is constant. Therefore, some of the plurality of terminals PD4 may be provided in the vicinity of the plurality of terminals PD2. For example, when the plurality of terminals PD1 are provided on the main surface 20t of the semiconductor component 20, some of the plurality of terminals PD4 may be provided between the plurality of terminals PD1.
  • a plurality of terminals PD5 and a plurality of terminals PD2 are arranged in this order from the side 20s2 side along the X direction on the main surface 20t of the semiconductor component 20.
  • the plurality of terminals PD2 can be arranged close to the side 20s1, the transmission distance of the signal transmission path Lsg2 shown in FIG. 1 can be shortened.
  • the wiring path Lvg2 shown in FIG. 1 is used as a reference path for transmitting a reference potential for the signal waveform of the signal transmission path Lsg2, the distance between the signal transmission path Lsg2 and the wiring path Lvg2 as the reference path Is preferably constant. Therefore, some of the plurality of terminals PD5 may be provided in the vicinity of the plurality of terminals PD2. For example, when the plurality of terminals PD2 are provided on the main surface 20t of the semiconductor component 20, some of the plurality of terminals PD5 may be provided between the plurality of terminals PD2.
  • the terminal PD6 is a terminal to which the power supply potential VD1 can be supplied.
  • the plurality of terminals PD6 of the semiconductor component 20 are disposed between the plurality of terminals PD1 and the plurality of terminals PD2 in plan view.
  • the terminal PD1 can be preferentially arranged on the side 20s2 side of the main surface 20t, and the side of the main surface 20t
  • the terminal PD2 can be preferentially arranged on the 20s1 side.
  • the plurality of terminals PD6 of the semiconductor component 20 are disposed between the plurality of terminals PD1 and the plurality of terminals PD4 in plan view.
  • the terminal PD4 that supplies the power supply potential VD1 to the semiconductor component 20 is disposed near the terminal PD5
  • the ground potential VG1 is supplied to the terminal PD5 via the terminal PD4.
  • the supply path distance of the ground potential VG1 is shortened.
  • the potential of the wiring path Lvg2 can be stabilized.
  • sequence of each of the terminal 21, the terminal 22, the terminal 31, and the terminal 32 is shown in illustration.
  • the bump electrode 51 is connected to a position facing the terminal 21.
  • the bump electrode 52 is connected to a position facing the terminal 31.
  • the bump electrode 53 is connected to a position facing the terminal 22 (see FIG. 5) or the terminal 32 (see FIG. 6). Therefore, the layout of the terminal 21, the terminal 22, the terminal 31, and the terminal 32 shown in FIG. 8 can be regarded as the layout of the bump electrode 51, the bump electrode 52, and the bump electrode 53 shown in FIG. .
  • the interposer 40 includes a plurality of bonding pads 41 (see FIG. 5) connected to the semiconductor component 20 and a plurality of bonding pads 42 (see FIG. 6) connected to the semiconductor component 30. It has an upper surface (surface, relay terminal arrangement surface) 40t, a lower surface (surface, rear surface) 40b opposite to the upper surface 40t, and a side surface 40s (see FIGS. 5 and 6) disposed between the upper surface 40t and the lower surface 40b. . Further, the interposer 40 has a rectangular outer shape in plan view as shown in FIGS.
  • the interposer 40 includes a semiconductor substrate (base material) 44 having a main surface 44t, and a plurality of wiring layers arranged between the main surface 44t and the upper surface 40t.
  • the interposer 40 includes a total of three wiring layers of wiring layers M1, M2 and wiring layer M3 in order from the upper surface 40t side.
  • the number of wiring layers provided in the interposer 40 is not limited to the example illustrated in FIG. 5, and may be, for example, less than three layers or more than three layers.
  • Each of the plurality of wiring layers has a plurality of conductor patterns such as the wiring 43, and each of the conductor patterns is covered with an insulating layer 45 that insulates between the plurality of wirings and between adjacent wiring layers.
  • the insulating layer 45 is an inorganic insulating layer made of an oxide of a semiconductor material such as silicon oxide (SiO).
  • the wiring layer M1 provided in the uppermost layer has a plurality of bonding pads 41 (see FIG. 5) and a plurality of bonding pads 42 (see FIG. 6). Is arranged.
  • the wiring layer M1 is provided on the insulating layer 45 and is covered with a passivation film 46 which is a protective insulating film.
  • each of the plurality of bonding pads 41 and the plurality of bonding pads 42 is exposed from the passivation film 46 in the opening formed in the passivation film 46.
  • the bump electrode 52 shown in FIGS. 5 and 6 is bonded to a portion exposed from the passivation film 46 in each of the bonding pad 41 (see FIG. 5) and the bonding pad 42 (see FIG. 6).
  • the plurality of bonding pads 41 and the plurality of bonding pads 42 are electrically connected to each other through a plurality of wirings 43.
  • the plurality of wiring paths configured by the plurality of bonding pads 41, the plurality of bonding pads 42, and the plurality of wirings 43 that electrically connect them include the plurality of signal transmission paths Lsg2 described with reference to FIG. It is. Further, the plurality of wiring paths constituted by the plurality of bonding pads 41, the plurality of bonding pads 42, and the plurality of wirings 43 that electrically connect them include the wiring path Lvg2 described with reference to FIG. .
  • the technique for forming a plurality of conductor patterns in the wiring layer provided on the main surface 44t of the semiconductor substrate 44 can utilize a technique for forming an integrated circuit on a semiconductor wafer.
  • the wiring width and the arrangement interval can be easily reduced.
  • the interposer 40 is formed using a semiconductor wafer, a large number of interposers 40 can be manufactured at once, so that the manufacturing efficiency is good.
  • FIG. 10 is an enlarged cross-sectional view of a bump electrode that electrically connects the semiconductor component shown in FIGS. 5 and 6 and the interposer.
  • FIG. 11 is an enlarged cross-sectional view of a bump electrode that electrically connects the semiconductor component shown in FIGS. 5 and 6 and the wiring board.
  • the bump electrode 53 that electrically connects the semiconductor component 20 or the semiconductor component 30 and the interposer 40 among the bump electrode 51, the bump electrode 52, and the bump electrode 53 illustrated in FIG.
  • the conductor column 53A is a part of the bump electrode 53 mainly composed of a metal material such as copper (Cu) or nickel (Ni), and is called a pillar bump.
  • the width of the conductor column 53A (the length in the plane direction (X direction in FIG. 10) along the extending direction of the main surface 20t or the main surface 30t) is the height (thickness direction orthogonal to the plane direction) of the conductor column 53A.
  • the conductor pillar 53A is formed by a method such as film formation, plating, or printing of a conductor in an opening formed in a mask (not shown), for example. Therefore, for example, if a photolithography technique used when forming an integrated circuit on a semiconductor wafer is used, a large number of conductor pillars 53A can be formed with a narrow arrangement interval.
  • the solder layer 53B is a conductive connection member that electrically connects the conductor column 53A and a terminal to be connected (in FIG. 10, the terminal 22 or the terminal 23), and includes an upper surface 53t and a lower surface of the conductor column 53A. It is connected to at least one of 53b.
  • the solder layer 53B is bonded to the upper surface 53t of the conductor column 53A, and the lower surface 53b of the conductor column 53A is bonded to the bonding pad 41 (or the bonding pad 42).
  • the solder layer 53B may be bonded to the lower surface 53b of the conductor column 53A, and the upper surface 53t of the conductor column 53A may be bonded to the terminal 22 (or the terminal 32).
  • the bump electrode 53 may be formed of a solder material like the bump electrodes 51 and 52 shown in FIG.
  • the bump electrode 52 and the bump electrode 52 are made of a solder material formed in a ball shape.
  • the bump electrode 51 and the bump electrode 52 made of a solder material are called solder balls.
  • the bump electrode 51 and the bump electrode 52 formed of solder balls have characteristics that are easily deformed when heated, as compared with the conductor column 53A. For this reason, even if the separation distance between the plurality of terminals 21 and the plurality of bonding pads 16 varies, the solder balls are deformed so that the plurality of terminals 21 and the plurality of bonding pads 16 can be connected to each other. .
  • the bump electrode made of a solder ball has a larger allowable margin for variation in the distance between the terminals than the bump electrode made of a conductor column.
  • a part of the interposer 40 is provided between the semiconductor component 20 and the wiring substrate 10 and between the semiconductor component 30 and the wiring substrate 10 in the thickness direction.
  • the distance between the terminal 21 and the bonding pad 16 shown in FIG. 11 or the distance between the terminal 31 and the bonding pad 16 is larger than the thickness of the interposer 40. If the distance between the terminals increases, the distance between the terminals tends to vary. Therefore, the semiconductor component 20 or the semiconductor component 30 and the wiring board 10 are interposed via the bump electrodes 51 and the bump electrodes 52 made of solder balls. It is effective to electrically connect the two.
  • the structure of the bump electrode 51 and the bump electrode 52 can be applied similarly to the bump electrode 53 shown in FIG. 10, a structure including a conductor post 53 ⁇ / b> A and a solder layer 53 ⁇ / b> B may be used.
  • a larger number of bump electrodes 51 and 52 can be arranged with a smaller arrangement interval than in the case of using solder balls. For this reason, even if the number of bump electrodes 51 and bump electrodes 52 is increased, an increase in size of the semiconductor device PKG1 (see FIG. 4) can be suppressed.
  • FIG. 12 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is a modification example of FIG.
  • the semiconductor device PKG2 shown in FIG. 12 is different from the semiconductor component 30 shown in FIG. 1 in that the semiconductor component 30A includes the external interface circuit SIF3 in addition to the core circuit SCR1. It differs from the device PKG1.
  • FIG. 1 illustrates an example in which the arithmetic processing circuit included in the core circuit SCR1 of the semiconductor component 30 communicates with the outside via the external interface circuit SIF1 of the semiconductor component 20.
  • the semiconductor component 30A may include the external interface circuit SIF3.
  • the core circuit SCR1 since the core circuit SCR1 includes a plurality of circuits including an arithmetic processing circuit, the core circuit SCR1 may include a plurality of arithmetic processing circuits.
  • some of the plurality of arithmetic processing circuits included in the plurality of core circuits SCR1 are externally connected to the outside (FIG. 1) via terminals PD9 arranged on the main surface 30t of the semiconductor component 30A.
  • the signal SG3 may be transmitted to the external device EX2).
  • the method of transmitting the signal SG3 between the external device EX2 and the external interface circuit SIF3 using the signal transmission path Lsg3 is preferably a serial communication system, like the signal transmission path Lsg1.
  • the signal SG3 is transmitted at a higher frequency (higher transmission rate) than the signal SG2.
  • the terminal PD9 of the semiconductor component 30A is electrically connected to the wiring board 10 via the bump electrode BP9 without using the interposer 40. It is preferable. Thereby, the signal loss in the signal transmission path Lsg3 which is a high-speed transmission path can be reduced.
  • the number of signal transmission paths Lsg3 is preferably smaller than the number of signal transmission paths Lsg1.
  • the number of terminals PD9 is smaller than the number of terminals PD1. Is preferred. Thereby, the enlargement of the semiconductor device PKG2 can be suppressed.
  • the semiconductor device PKG2 shown in FIG. 12 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the semiconductor component 30A shown in FIG. 12 is the same as the semiconductor component 30 described with reference to FIGS. 1 to 11 except for the differences described above. For this reason, except for the above differences, the semiconductor component 30 can be applied by replacing the semiconductor component 30A, and the semiconductor device PKG1 can be replaced by the semiconductor device PKG2.
  • FIG. 1 illustrates an embodiment in which the number of semiconductor components mounted on the wiring board 10 is two, the number of semiconductor components mounted on the wiring board 10 may be three or more.
  • the semiconductor component 20, the semiconductor component 30B, and the semiconductor component 60 are mounted on the upper surface 10t of the wiring board 10.
  • FIG. 13 is an explanatory view schematically showing a configuration example of a semiconductor device which is another modified example with respect to FIG.
  • FIG. 14 is an explanatory diagram showing an enlargement of the periphery of the interposer connected to the memory package shown in FIG.
  • the semiconductor component 60 is a memory package including a memory circuit (main memory circuit), and the semiconductor component 30B includes a control circuit that controls the memory circuit.
  • the control circuit is included in, for example, the core circuit SCR1 shown in FIG.
  • each of the semiconductor component 60 and the semiconductor component 30B is electrically connected via an interposer 40A that is a wiring member similar to the interposer 40.
  • the semiconductor device PKG3 includes a system that operates by transmitting a signal between the semiconductor component 30B and the semiconductor component 60.
  • the semiconductor component 60 includes a memory circuit (main memory circuit, memory circuit) SME1 that stores data communicated with the semiconductor component 30B.
  • the semiconductor component 30B includes a control circuit that controls the operation of the main memory circuit of the semiconductor component 60.
  • the semiconductor component 30B includes an arithmetic processing circuit that performs arithmetic processing on the input data signal.
  • main circuits such as an arithmetic processing circuit and a control circuit are shown as a core circuit SCR1.
  • the circuit included in the core circuit SCR1 may include circuits other than those described above.
  • an auxiliary storage circuit storage circuit having a storage capacity smaller than that of the main storage circuit of the semiconductor component 60, such as a cache memory that temporarily stores data, may be formed in the semiconductor component 30B.
  • the semiconductor component 30B includes an internal interface circuit SIF4 that transmits a signal SG4 to and from the semiconductor component 60 in addition to the internal interface circuit SIF2 that transmits the signal SG2 to and from the semiconductor component 20.
  • the semiconductor component 60 includes an internal interface circuit SIF4 that transmits a signal SG4 to and from the semiconductor component 30B.
  • the control circuit of the semiconductor component 30B receives signals from the semiconductor component 60 via the internal interface circuit SIF4 and the interposer 40A (specifically, the plurality of signal transmission paths Lsg4 provided in the interposer 40A) connected to the internal interface circuit SIF4. Can be transmitted.
  • the memory circuit SME1 shown in FIG. 13 can be formed in the core circuit SCR1 of the semiconductor component 30B.
  • the memory circuit SME1 is formed in the semiconductor component 60 different from the semiconductor component 30B, the following points are preferable. That is, the exclusive area of the memory circuit SME1 increases in proportion to the storage capacity. For this reason, when the memory circuit SME1 is formed in the semiconductor component 30B, the planar area (area of the main surface 30t) of the semiconductor component 30B varies greatly according to the required storage capacity.
  • the plane area of the semiconductor component 30B can be made almost constant regardless of the storage capacity required for the system.
  • the semiconductor component 60 in which the memory circuit SME1 is formed does not have a complicated circuit such as an arithmetic processing circuit in addition to the memory circuit SME1, the internal interface circuit SIF4, and the power supply circuit.
  • a complicated circuit such as an arithmetic processing circuit in addition to the memory circuit SME1, the internal interface circuit SIF4, and the power supply circuit.
  • an increase in the planar area (area of the main surface 60t) of the semiconductor component 60 proportional to the storage capacity can be suppressed.
  • FIG. 27 is an explanatory diagram showing a modification of the memory package shown in FIG.
  • the signal transmission path Lsg4 is a wiring path for transmitting the signal SG4 by, for example, a parallel communication method, like the signal transmission path Lsg2. Therefore, the interposer 40A can have the same structure as the interposer 40.
  • the main surface 30t of the semiconductor component 30B has a terminal PD3 (see FIG. 13) for transmitting a signal SG2 (see FIG. 13) with the semiconductor component 20 (see FIG. 13).
  • a terminal PD10 (see FIG. 14) that transmits the signal SG4 to and from the semiconductor component 60 is disposed.
  • the semiconductor component 60 has a main surface 60t on which a terminal PD11 that transmits a signal SG4 to and from the semiconductor component 30B is disposed.
  • the wiring path connected to the semiconductor component 60 may be connected to a transmission path other than the signal transmission path Lsg4.
  • the terminal PD12 and the terminal PD13 that can supply the ground potential VG1 are arranged on the main surface 60t of the semiconductor component 60.
  • the semiconductor component 60 can transmit the ground potential VG1 between the semiconductor component 60 and the semiconductor component 30B, and the wiring path Lvg4 through which the ground potential VG1 can be supplied from the outside (potential supply unit PS1 in the example shown in FIG. 14).
  • the wiring path Lvg5 is connected. In the example shown in FIG.
  • the ground potential VG1 can be supplied from the potential supply unit PS1 to the memory circuit SME1 and the internal interface circuit SIF4 via the terminal PD12.
  • the terminal PD13 is connected to the internal interface circuit SIF4, and the ground potential VG1 is supplied to the terminal PD13 through the internal interface circuit SIF4.
  • the wiring path Lvg5 to which the ground potential VG1 can be supplied can be used as a reference path through which a reference potential for the signal waveform of the signal transmission path Lsg4 is transmitted. Further, when the wiring path Lvg5 to which the ground potential is supplied is arranged around the signal transmission path Lsg4, it is used as a shield conductor that suppresses noise generated from the signal transmission path Lsg4 or noise propagation to the signal transmission path Lsg4. can do.
  • the terminal PD12 of the semiconductor component 60 is electrically connected to the wiring substrate 10 via the bump electrode BP12 without passing through the interposer 40A.
  • the terminal PD13 of the semiconductor component 60 is electrically connected to the interposer 40A via the bump electrode BP13.
  • the wiring path Lvg5 of the interposer 40A is connected to the wiring board 10 via the semiconductor component 30B and the semiconductor component 60, and is not directly connected to the wiring board 10. In this case, it is not necessary to provide a terminal on the lower surface 40b side of the interposer 40A.
  • a terminal is provided between the interposer 40A and the wiring board 10, that is, on the lower surface 40b side of the interposer 40A, and the wiring board is interposed via the terminal. 10 and the wiring path Lvg5 may be directly connected. If the ground potential VG1 is supplied from a terminal connected to the wiring board 10, the supply path of the ground potential VG1 increases, so that the potential of the wiring path Lvg5 can be stabilized.
  • a terminal PD14 capable of supplying the power supply potential VD1 from the outside (potential supply unit PS1 in the example shown in FIG. 13) is disposed on the main surface 60t of the semiconductor component 60.
  • the semiconductor component 60 is connected to a wiring path Lvd3 through which a power supply potential VD3 can be supplied from the outside.
  • the terminal PD14 of the semiconductor component 60 is electrically connected to the wiring board 10 via the bump electrode BP14 and not via the interposer 40A.
  • the power supply potential VD3 is, for example, a drive power supply potential for driving the memory circuit SME1 of the semiconductor component 60, the internal interface circuit SIF4 of the semiconductor component 60, or both.
  • the impedance of the wiring path Lvd3 can be reduced by supplying the power supply potential VD3 directly from the wiring board 10 without using the interposer 40A, the power supply potential VD3 is stabilized. be able to.
  • the terminal PD12 of the semiconductor component 60 is disposed between the terminal PD14 and the terminal PD13.
  • the supply path distance of the ground potential VG1 is short when the ground potential VG1 is supplied to the terminal PD13 via the terminal PD12. Become.
  • the potential of the wiring path Lvg5 can be stabilized.
  • the semiconductor device PKG3 shown in FIG. 13 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the semiconductor component 30B shown in FIG. 13 is the same as the semiconductor component 30 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40A shown in FIG. 13 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. Therefore, except for the above differences, the semiconductor component 30 can be replaced with the semiconductor component 30A, the interposer 40 can be replaced with the interposer 40A, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG3.
  • FIG. 15 is an explanatory diagram showing an enlargement of the periphery of the interposer shown in FIG.
  • FIG. 16 is an explanatory diagram showing an enlargement of the periphery of an interposer that is a modification of FIG.
  • the distance D1 between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is equal to or greater than the distance D2 between the terminal PD2 and the terminal PD4 of the semiconductor component 20. If the separation distance D1 between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is increased, the space for routing the wiring configuring the signal transmission path Lsg2 can be increased.
  • the distance D1 between the terminal PD2 of the semiconductor component 20 and the terminal PD3 of the semiconductor component 30 is smaller than the distance D2 between the terminal PD2 and the terminal PD4 of the semiconductor component 20.
  • the transmission path distance of the signal transmission path Lsg2 of the interposer 40B included in the semiconductor device PKG4 illustrated in FIG. 16 is shorter than the transmission path distance of the signal transmission path Lsg2 of the interposer 40 included in the semiconductor device PKG1 illustrated in FIG.
  • the semiconductor device PKG4 shown in FIG. 16 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40B shown in FIG. 16 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. Therefore, except for the above differences, the interposer 40 can be replaced with the interposer 40B, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG4.
  • FIG. 17 is an enlarged cross-sectional view showing the periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is a modification to FIG.
  • the semiconductor device PKG5 shown in FIG. 17 is different from the semiconductor device PKG1 shown in FIG. 5 in that a cavity 10c is formed in a part on the upper surface 10t side of the wiring board 10A. Further, the thickness of the semiconductor substrate 44 included in the interposer 40C illustrated in FIG. 17 is thicker than the thickness of the semiconductor substrate 44 included in the interposer 40 illustrated in FIG. In this case, the strength of the interposer 40C is higher than the strength of the interposer 40. For this reason, the total value of the thickness of the interposer 40C and the height of the bump electrode 53 is larger than the separation distance between the upper surface 10t of the wiring board 10 and the main surface 20t of the semiconductor component 20.
  • the interposer 40C and the semiconductor component 20 are connected by disposing a part of the interposer 40C (a part including at least the lower surface 40b) in the cavity 10c. be able to.
  • the factor that the total value of the thickness of the interposer 40C and the height of the bump electrode 53 is larger than the separation distance between the upper surface 10t of the wiring substrate 10 and the main surface 20t of the semiconductor component 20 is the semiconductor substrate 44.
  • the thickness is not limited.
  • the thickness of the interposer 40 may increase due to an increase in the number of wiring layers of the interposer 40.
  • the height of the bump electrode 53 may be higher than the example shown in FIG. Even when the distance between the upper surface 10t of the wiring board 10 and the main surface 20t of the semiconductor component 20 is smaller than the example shown in FIG.
  • the total value of the thickness of the interposer 40 and the height of the bump electrode 53 is The distance between the upper surface 10t of the wiring board 10 and the main surface 20t of the semiconductor component 20 is larger.
  • the semiconductor device PKG5 shown in FIG. 17 if the cavity 10c is provided in a part on the upper surface 10t side of the wiring board 10A, a part of the interposer 40 is connected to the wiring board 10 and the semiconductor component. A structure arranged between 20 can be used.
  • FIG. 17 has been described as a modified example with respect to FIG. 5, the same applies to the relationship with the semiconductor component 30 shown in FIG. That is, in this modification, the part described as the semiconductor component 20 may be read as the semiconductor component 30 and applied.
  • the semiconductor device PKG5 shown in FIG. 17 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40C shown in FIG. 17 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. For this reason, except for the above differences, the interposer 40 can be replaced with the interposer 40C and the semiconductor device PKG1 can be replaced with the semiconductor device PKG5.
  • FIGS. 5 and 6 In the example shown in FIGS. 5 and 6, no terminal or electrode is provided on the lower surface 40 b of the interposer 40. All terminals of the interposer 40 are arranged on the upper surface 40t side. However, as a modification to FIGS. 5 and 6, a terminal 47 may be provided on the lower surface 40b side as in the interposer 40D included in the semiconductor device PKG6 shown in FIG.
  • FIG. 18 is an enlarged cross-sectional view showing the periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is another modification example of FIG.
  • the interposer 40D includes a plurality of through electrodes 48 that penetrate the semiconductor substrate 44 in the thickness direction (the direction from one surface to the other surface of the main surface 44t and the lower surface 40b).
  • the plurality of through electrodes 48 are conductive paths formed by embedding a conductor such as copper (Cu) in a through hole formed to penetrate the semiconductor substrate 44 in the thickness direction.
  • the through electrode 48 has one end connected to the terminal 47 formed on the lower surface 40b and the other end connected to the wiring 43 of the wiring layer M3.
  • the bump electrode 54 is, for example, a solder ball described with reference to FIG. 11 or a conductor post described with reference to FIG.
  • the signal transmission path Lsg1 shown in FIG. 1 is connected to the terminal PD1. That is, it is preferable to be connected to the semiconductor component 20 without using the interposer 40D. If the signal transmission path Lsg1 for transmitting the signal SG1 at high speed (high frequency) using the serial communication system is connected to the wiring board 10 via the bump electrode BP1 without passing through the interposer 40D, the signal of the high speed transmission path Loss can be reduced.
  • FIG. 18 has been described as a modified example of FIG. 5, the same applies to the relationship with the semiconductor component 30 shown in FIG. That is, in this modification, the part described as the semiconductor component 20 may be read as the semiconductor component 30 and applied.
  • the semiconductor device PKG6 shown in FIG. 18 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40D shown in FIG. 18 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. For this reason, except for the above differences, the interposer 40 can be replaced with the interposer 40D, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG6.
  • FIG. 19 is an enlarged cross-sectional view showing the periphery of a connection portion between a semiconductor component and an interposer of a semiconductor device which is another modification example of FIG.
  • the interposer 40E included in the semiconductor device PKG7 shown in FIG. 19 is a so-called multilayer wiring board including a plurality of wiring layers stacked.
  • the interposer 40E includes a total of five wiring layers, that is, wiring layers M1, M2, M3, M4, and a wiring layer M5 in order from the upper surface 40t side.
  • Each of the plurality of wiring layers has a conductor pattern such as the wiring 43, and adjacent conductor patterns are covered with an insulating layer 45.
  • the number of wiring layers provided in the interposer 40E is not limited to the example illustrated in FIG. 4, and may be, for example, less than five layers or more than five layers.
  • the plurality of wiring layers provided in the interposer 40E are electrically connected via via wiring that is an interlayer conductive path.
  • the insulating layer 45 is made of an organic insulating material such as a thermosetting resin.
  • the insulating layer 45 may be formed of a glass material (inorganic insulating material) such as silicon dioxide (SiO 2 ).
  • the flatness of the insulating layer 45 constituting the base of each wiring layer can be improved, so that the wiring width of the plurality of wirings 43 can be reduced or the plurality of wirings 43 can be reduced. Can be made higher than the arrangement density of the wirings 13 of the wiring board 10.
  • a plurality of bonding pads 41 are formed on the upper surface 40t of the interposer 40E. Although not shown in FIG. 19, the bonding pad 42 described with reference to FIG. 6 and FIG. 9 is also formed on the upper surface 40 t of the interposer 40. Each of the plurality of bonding pads 41 (and bonding pads 42) is electrically connected to the semiconductor component 20 via the bump electrode 53. A plurality of terminals 47 are formed on the lower surface 40b of the interposer 40E. Each of the plurality of terminals 47 is electrically connected to the wiring board 10 via the bump electrode 54. Bonding pad 41 (and bonding pad 42) and terminal 47 are electrically connected to each other through a plurality of wiring layers of interposer 40E. That is, the semiconductor device PKG7 has a wiring path through which the wiring substrate 10 and the semiconductor component 20 are electrically connected via the interposer 40E.
  • the power supply potentials VD1, VD2 or the ground potential VG1 shown in FIG. 1 can be supplied via the terminals 47 and the bump electrodes 54 connected to the terminals 47 disposed on the lower surface 40b. . In this case, the power supply potentials VD1, VD2 or the ground potential VG1 supplied via the terminal 47 can be stabilized.
  • the signal transmission path Lsg1 shown in FIG. 1 is connected to the terminal PD1 as in the above-described modification 5. That is, it is preferable to be connected to the semiconductor component 20 without using the interposer 40D. If the signal transmission path Lsg1 for transmitting the signal SG1 at high speed (high frequency) using the serial communication system is connected to the wiring board 10 via the bump electrode BP1 without passing through the interposer 40D, the signal of the high speed transmission path Loss can be reduced.
  • a core insulating layer made of an insulating material in which a fiber material such as glass fiber is impregnated with a resin material such as an epoxy resin may be disposed between the plurality of wiring layers shown in FIG. In this case, the strength of the interposer 40E can be improved.
  • the bonding pad 41 and the terminal 47 are electrically connected through a through-hole wiring that penetrates the core insulating layer.
  • FIG. 19 has been described as a modified example with respect to FIG. 5, the same applies to the relationship with the semiconductor component 30 shown in FIG. That is, in this modification, the part described as the semiconductor component 20 may be read as the semiconductor component 30 and applied.
  • the semiconductor device PKG7 shown in FIG. 19 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40E shown in FIG. 19 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. Therefore, except for the above differences, the interposer 40 can be replaced with the interposer 40E, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG7.
  • FIG. 20 is an explanatory view schematically showing a configuration example of a semiconductor device which is another modification example of FIG.
  • the semiconductor device PKG8 shown in FIG. 20 has a plurality of terminals PD7A and terminals PD8A of the semiconductor component 30 that are electrically connected to the wiring board 10 via the interposer 40F, in that the semiconductor device PKG1 shown in FIG. Is different.
  • a plurality of terminals 47 are arranged on the lower surface 40b of the interposer 40F.
  • the structure of the interposer 40D described with reference to FIG. 18 or the structure of the interposer 40E described with reference to FIG. 19 can be applied.
  • the semiconductor component 30C is provided with a terminal PD7A that can supply the ground potential VG1 and a terminal PD8A that can supply the power supply potential VD2 from the outside (potential supply unit PS1 in the example shown in FIG. 20).
  • the terminal PD7A of the semiconductor component 30 is electrically connected to the interposer 40F via the bump electrode BP7A.
  • the terminal PD7A is electrically connected to the wiring board 10 via the terminal 47 of the interposer 40F.
  • the terminal PD8A of the semiconductor component 30C is electrically connected to the interposer 40F via the bump electrode BP8A.
  • the terminal PD8A is electrically connected to the wiring board 10 via the terminal 47 of the interposer 40F.
  • the semiconductor device PKG8 shown in FIG. 20 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • a semiconductor component 30C shown in FIG. 20 is the same as the semiconductor component 30 described with reference to FIGS. 1 to 11 except for the differences described above.
  • the interposer 40F shown in FIG. 20 is the same as the interposer 40 described with reference to FIGS. 1 to 11 except for the differences described above. For this reason, except for the above differences, the semiconductor component 30 can be replaced with the semiconductor component 30C, the interposer 40 can be replaced with the interposer 40F, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG8.
  • FIG. 21 is an explanatory view schematically showing a configuration example of a semiconductor device which is another modification example of FIG.
  • the interposer which is a wiring board having a plurality of wires insulated from each other, is described as a wiring member that electrically connects the semiconductor component 20 and the semiconductor component 30.
  • a wiring member for electrically connecting the semiconductor component 20 and the semiconductor component 30 one end portion is a terminal PD2 (or terminal PD5) of the semiconductor component as in the wiring member 40G included in the semiconductor device PKG9 shown in FIG.
  • the other end may be constituted by a plurality of wires 40W connected to the terminal PD3 (or terminal PD9) of the semiconductor component 30.
  • the plurality of wires 40W are preferably sealed with a resin body (see, for example, the resin body 56 shown in FIG. 4).
  • FIG. 22 is an explanatory view schematically showing a configuration example of a semiconductor device which is another modified example with respect to FIG.
  • FIG. 23 is an explanatory diagram schematically showing a configuration example of a semiconductor device which is a modification example of FIG.
  • the capacitor C1 may be disposed at a position overlapping the semiconductor component 30 in the thickness direction between the upper surface 10t and the lower surface 10b of the wiring board 10B.
  • a capacitor C1 shown in FIG. 22 is a substrate built-in type capacitor disposed between the upper surface 10t and the lower surface 10b of the wiring substrate 10B.
  • One electrode of the capacitor C1 is connected to the wiring path Lvd2, and the other electrode is connected to the wiring path Lvg3.
  • the capacitor C1 is arranged in parallel in a wiring path that supplies driving power to the core circuit SCR1 (for example, an arithmetic processing circuit).
  • the capacitor C1 can function as a bypass capacitor that bypasses the noise (signal) included in the wiring path Lvd2 toward the wiring path Lvg3.
  • the capacitor C1 is a decoupling capacitor that reduces the influence of impedance components included in the wiring path Lvd2 and the wiring path Lvg3 by reducing the loop (path distance) of the current flowing through the core circuit SCR1 of the semiconductor component 30. Can function. Further, by connecting the capacitor C1 in the vicinity of the circuit that consumes the supplied power, it is possible to function as a battery that suppresses the phenomenon that the drive voltage drops instantaneously.
  • the capacitor C1 may be mounted after the wiring board 10 is completed, so that the manufacturing process can be simplified as compared with the substrate built-in type capacitor shown in FIG.
  • the substrate built-in capacitor C1 shown in FIG. 22 is used, the wiring path distance between the capacitor C1 and the core circuit SCR1 can be shortened as compared with the surface-mounted capacitor.
  • the semiconductor device PKG10 in which the capacitor C1 is disposed at a position overlapping the semiconductor component 30 in the thickness direction further stabilizes the power supply potential VD2 supplied to the core circuit SCR1 as compared with the semiconductor device PKG1. Can be made.
  • the capacitor C1 overlaps the core circuit SCR1 in the thickness direction as shown in FIG.
  • the semiconductor device PKG10 shown in FIG. 22 is the same as the semiconductor device PKG1 described with reference to FIGS. 1 to 11 except for the differences described above.
  • a wiring board 10B shown in FIG. 20 is the same as the wiring board 10 described with reference to FIGS. 1 to 11 except for the differences described above. Therefore, except for the above differences, the wiring board 10 can be replaced with the wiring board 10B, and the semiconductor device PKG1 can be replaced with the semiconductor device PKG10.
  • FIG. 24 is an explanatory view schematically showing a configuration example of a semiconductor device which is a modification example of FIG. 2 and 4, the embodiment in which the back surface 20b of the semiconductor component 20 and the back surface 30b of the semiconductor component 30 are exposed has been described.
  • the heat sink 70 may be attached to the back surface 20b of the semiconductor component 20 and the back surface 30b of the semiconductor component 30 as in the semiconductor device PKG12 illustrated in FIG.
  • the heat dissipation component 70 is a metal plate, and is bonded and fixed to the back surface 20b of the semiconductor component 20 and the back surface 30b of the semiconductor component 30 via an adhesive 71.
  • the adhesive 71 may be a resin adhesive, but from the viewpoint of improving heat dissipation, a plurality of heat dissipation materials made of a heat dissipation material having higher thermal conductivity than the base material, such as metal particles and carbon particles in the resin material. These particles are preferably contained.
  • the height from the upper surface 10t of the wiring board 10 to the back surface 20b of the semiconductor component 20 is the same as the height from the upper surface 10t of the wiring board 10 to the back surface 30b of the semiconductor component 30.
  • the heat sink 70 is attached to the back surface 20 b of the semiconductor component 20 and the back surface 30 b of the semiconductor component 30.
  • the height from the upper surface 10t of the wiring board 10 to the back surface 20b of the semiconductor component 20 may be different from the height from the upper surface 10t of the wiring board 10 to the back surface 30b of the semiconductor component 30.
  • the heat dissipation component 70 is attached to at least the back surface 30 b of the semiconductor component 30.
  • the semiconductor component 30 has the core circuit SCR ⁇ b> 1 and is more likely to generate heat than the semiconductor component 20. Therefore, the heat dissipation of the semiconductor device PKG12 can be improved by attaching the heat dissipation component 70 to the semiconductor component 30 that generates a relatively large amount of heat.
  • ⁇ Modification 11> 25 and 26 are enlarged cross-sectional views showing modifications to the bump electrodes that electrically connect the semiconductor component and the wiring board shown in FIG.
  • the terminal 21 of the semiconductor component 20 and the bonding pad 16 of the wiring substrate 10 are electrically connected via the bump electrode 51 made of a solder material, and the terminal 31 of the semiconductor component 30 and the wiring substrate 10 are connected.
  • the example in which the bonding pad 16 is electrically connected via the bump electrode 51 made of a solder material has been described. Various modifications can be applied to the structures of the bump electrode 51 and the bump electrode 52.
  • the terminal 21 (or the terminal 31) and the bonding pad 16 are electrically connected via the bump electrode 57 including the conductive column 57A and the solder layer 57B. It may be.
  • FIG. 25 exemplifies an embodiment having an SMD (solder mask definition) structure in which a part of the bonding pad 16 is covered with an insulating film 17.
  • SMD solder mask definition
  • a wiring board comprising a first surface and a second surface located on the opposite side of the first surface; A first main surface and a first back surface located on the opposite side of the first main surface, wherein the first main surface and the first surface of the wiring substrate face each other.
  • a first semiconductor component mounted on the surface; A second main surface and a second back surface located on the opposite side of the second main surface; and the first main surface of the wiring board in a state where the second main surface and the first surface of the wiring board face each other.
  • a first wiring member comprising a plurality of wiring paths that electrically connect the first semiconductor component and the second semiconductor component;
  • the first main surface of the first semiconductor component has a first terminal and a second bump that are electrically connected to the wiring board via the first bump electrode and not through the first wiring member.
  • a second terminal electrically connected to the first wiring member via an electrode is disposed;
  • the second main surface of the second semiconductor component has a third terminal electrically connected to the first wiring member via a third bump electrode, and does not pass through the first wiring member, and
  • a fourth terminal electrically connected to the wiring board via the three bump electrodes is disposed;
  • Each of the first bump electrode, the second bump electrode, and the third bump electrode is a semiconductor device sealed with a resin.
  • the volume of the 2nd bump electrode and the 3rd bump electrode is a semiconductor device smaller than the volume of the 1st bump electrode.
  • Appendix 3 In Appendix 2, The second bump electrode and the third bump electrode are sealed with a first resin body, and the first bump electrode is sealed with a second resin body different from the first resin body. A semiconductor device.

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Abstract

　一実施の形態による半導体装置は、配線基板に搭載される第１半導体部品および第２半導体部品を有している。上記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および上記第２半導体部品との間で第２信号を伝送する第２端子を有する。また、上記第２半導体部品は、上記第１半導体部品との間で上記第２信号を伝送する第３端子を有する。また、上記第１信号は上記第２信号より高い周波数で伝送される。また、上記第１半導体部品の上記第２端子と上記第２半導体部品の上記第３端子は、上記第１配線部材を介して電気的に接続されている。また、上記第１半導体部品の上記第１端子は、上記第１配線部材を介さず、かつ、第１バンプ電極を介して上記配線基板と電気的に接続されるものである。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品が配線部材を介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。
　特開２０１４－９９５９１号公報（特許文献１）や、特開２０１４－１７９６１３号公報（特許文献２）には、二つの半導体チップがブリッジング・ブロック、あるいはブリッジと呼ばれる部材を介して電気的に接続された構造が記載されている。また、特開２００３－３４５４８０号公報（特許文献３）には、二つの半導体チップが配線基板を介して電気的に接続された構造が記載されている。
特開２０１４－９９５９１号公報 特開２０１４－１７９６１３号公報 特開２００３－３４５４８０号公報
　配線基板上に搭載された複数の半導体部品を、インタポーザなどの配線部材を介して互いに電気的に接続し、半導体部品間で信号伝送を行う技術がある。しかし、上記の技術を用いた半導体装置の性能を向上させる上で改善の余地がある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態による半導体装置は、配線基板に搭載される第１半導体部品および第２半導体部品を有している。上記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および上記第２半導体部品との間で第２信号を伝送する第２端子を有する。また、上記第２半導体部品は、上記第１半導体部品との間で上記第２信号を伝送する第３端子を有する。また、上記第１信号は上記第２信号より高い周波数で伝送される。また、上記第１半導体部品の上記第２端子と上記第２半導体部品の上記第３端子は、上記第１配線部材を介して電気的に接続されている。また、上記第１半導体部品の上記第１端子は、上記第１配線部材を介さず、かつ、第１バンプ電極を介して上記配線基板と電気的に接続されるものである。
　上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の構成例を模式的に示す説明図である。 図１に示す半導体装置の上面図である。 図２に示す半導体装置の下面図である。 図２のＡ－Ａ線に沿った断面図である。 図４に示す半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図４に示す複数の半導体部品のうち、図５に示す半導体部品とは別の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図４に示す配線基板が備える複数の配線層のうちの一層の配線レイアウトの例を示す拡大平面図である。 図２に示す複数の半導体部品のそれぞれの主面側の端子配列の例を示す平面図である。 図４～図６に示すインタポーザの上面側の例を示す平面図である。 図５および図６に示す半導体部品とインタポーザとを電気的に接続するバンプ電極の拡大断面図である。 図５および図６に示す半導体部品と配線基板とを電気的に接続するバンプ電極の拡大断面図である。 図１に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１３に示すメモリパッケージに接続されたインタポーザの周辺を拡大して示す説明図である。 図１に示すインタポーザの周辺を拡大して示す説明図である。 図１５に対する変形例であるインタポーザの周辺を拡大して示す説明図である。 図５に対する変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。 図２２に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図４に対する変形例である半導体装置の構成例を模式的に示す説明図である。 図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する変形例を示す拡大断面図である。 図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する他の変形例を示す拡大断面図である。 図１４に示すメモリパッケージに対する変形例を示す説明図である。 図１に対する検討例である半導体装置の構成を模式的に示す説明図である。
　（本願における記載形式・基本的用語・用法の説明）
　本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
　さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
　また、本願では、例えばシリコン（Ｓｉ）などの半導体材料から成る半導体基板に集積回路を形成した後、複数の個片に分割することで得られる半導体部品を、半導体チップと呼ぶ。また、上記半導体チップ、上記半導体チップが搭載された基材（例えば、配線基板やリードフレーム）、および上記半導体チップと電気的に接続された複数の外部端子を有する半導体部品を、半導体パッケージと呼ぶ。また、半導体チップおよび半導体パッケージの事を、半導体部品または半導体装置と呼ぶ場合がある。半導体部品または半導体装置は、半導体チップおよび半導体パッケージの総称である。また、半導体部品または半導体装置には、複数の半導体部品が配線基板などの基材に搭載されたものも含まれる。例えば、以下の実施の形態では、複数の半導体部品が配線基板に搭載されたものを半導体装置と呼ぶ。したがって、以下の実施の形態において、半導体部品とは、半導体チップまたは半導体パッケージであることを意味する。
　＜複数の半導体部品が搭載された半導体装置について＞
　半導体装置の性能向上を図る取り組みには、例えば、データ処理速度の向上や、データ処理機能の多様化、あるいは、通信速度の向上などの取り組みが含まれる。また、半導体装置に対しては、小型化が要求されるので、性能向上を図る際には、性能向上に伴う装置の大型化を抑制する必要がある。
　ここで、例えば一つの半導体チップに多くの機能を内蔵させる場合、半導体チップの実装面積が増大することにより、半導体装置の大型化の原因になる。また、一つの半導体チップに多くの機能（例えば多種類の回路や多くの回路）を内蔵させる場合、半導体チップの複数の機能のうちの一部の性能を向上させる際に、半導体チップ全体の設計を見直す必要があるので、開発に時間を要する。
　一方、一つの半導体パッケージに複数の半導体部品が搭載されている構造の場合、複数の半導体部品のそれぞれが有する機能（回路ブロック）は単純化できる。このため、複数の半導体部品を内蔵させた場合であっても、結果的に半導体装置の大型化を抑制できる。また、半導体装置の複数の機能のうちの一部の性能を向上させる際には、性能向上の対象になる機能を有する半導体部品の設計を見直せば良いので、開発期間を短縮できる。
　また、複数の半導体部品のそれぞれが備える回路（機能）を電気的に接続する場合、複数の半導体部品を互いに電気的に接続し、複数の半導体部品間で信号を伝送する必要がある。そこで、例えば後述する図１に示すインタポーザ４０などの配線部材を介して複数の半導体部品を電気的に接続すれば、配線部材を介して信号を伝送することができる。
　インタポーザ４０などの配線部材は、半導体パッケージの基材となる配線基板（パッケージ基板）と比較して、多数の配線を高密度で形成できる。このため、複数の半導体部品がインタポーザを介して互いに電気的に接続されている場合、インタポーザを介在させることによる半導体装置の大型化を抑制できる。
　ところが、インタポーザなどの配線部材は、多数の配線経路を高密度で実装できるが、複数の配線経路のそれぞれのインピーダンス特性が低下する。例えば、複数の配線経路のそれぞれの断面積は小さいので、配線抵抗が大きい。また例えば、複数の配線経路のそれぞれのインピーダンス値が配線構造による影響を受けやすくなるので、信号伝送経路の途中に、インピーダンス不連続点が生じやすい。したがって、インタポーザが備える配線経路で高周波信号を伝送する場合には、配線経路のインピーダンス特性に起因して、信号伝送できない場合がある。
　以下、図１に示す本実施の形態の半導体装置ＰＫＧ１と、図１に対する検討例である図２８に示す半導体装置ＰＫＧｈ１について説明する。図１は、本実施の形態の半導体装置の構成例を模式的に示す説明図である。また、図２８は、図１に対する検討例である半導体装置の構成を模式的に示す説明図である。
　図１および図２８では、半導体装置の構成例および回路構成例を判り易くしめすため、断面図であってもハッチングを省略している。また、半導体部品２０および半導体部品３０が有する回路を二点鎖線で模式的に示し、各回路に接続される信号伝送経路は、実線で示している。
　また、図１および図２８では、半導体装置が実装基板（マザーボード）ＭＢ１に搭載され、実装基板ＭＢ１を介して外部機器ＥＸ１や電位供給部ＰＳ１と接続された状態を模式的に示している。言い換えれば、図１に示す構成は、半導体装置ＰＫＧ１が実装基板ＭＢ１に搭載され、実装基板ＭＢ１を介して外部機器ＥＸ１と電気的に接続された電子装置である。
　また、図１および図２８では、半導体装置ＰＫＧ１（図２８では半導体装置ＰＫＧｈ１）が有する多数の配線経路のうちの一部を代表的に示している。したがって、半導体装置ＰＫＧ１（図２８では半導体装置ＰＫＧｈ１）が有する配線経路の数は図１や図２８に示す数以上であっても良い。
　図１に示す半導体装置ＰＫＧ１および半導体装置ＰＫＧｈ１（図２８参照）のそれぞれは、パッケージ基板である配線基板１０と、配線基板１０の上面１０ｔ上に搭載される半導体部品２０および半導体部品３０と、半導体部品２０と半導体部品３０との間を電気的に接続する配線部材であるインタポーザ４０（図２８ではインタポーザ４０ｈ）と、を有している。インタポーザ（ブリッジチップ）４０は、配線基板１０を介さずに、半導体部品２０と半導体部品３０とを電気的に接続する複数の配線経路を備えた配線部材である。
　また、半導体装置ＰＫＧ１および半導体装置ＰＫＧｈ１（図２８参照）のそれぞれは、外部機器ＥＸ１との間で信号伝送を行う外部インタフェース回路（外部入出力回路）ＳＩＦ１と、コア回路（主回路）ＳＣＲ１を備えている。コア回路ＳＣＲ１には、データ信号に対して演算処理を施す演算処理回路（演算処理部）が含まれる。またコア回路ＳＣＲ１には、演算処理回路以外の回路が含まれていても良い。
　図１および図２８に示す例では、半導体部品３０がコア回路ＳＣＲ１を備え、半導体部品２０が外部インタフェース回路ＳＩＦ１を備えている。また、半導体部品２０および半導体部品３０のそれぞれは、インタポーザ４０を介して電気的に接続される内部インタフェース回路ＳＩＦ２を有している。半導体部品３０の内部インタフェース回路ＳＩＦ２は、コア回路ＳＣＲ１の演算処理回路と電気的に接続されている。また、半導体部品２０の内部インタフェース回路ＳＩＦ２は、外部インタフェース回路ＳＩＦ１と電気的に接続されている。言い換えれば、半導体部品３０が備えるコア回路ＳＣＲ１の演算処理回路は、内部インタフェース回路ＳＩＦ２および半導体部品３０が備える外部インタフェース回路ＳＩＦ１を介して外部機器ＥＸ１と電気的に接続されている。
　また、半導体部品２０と外部機器ＥＸ１との間を電気的に接続する信号伝送経路Ｌｓｇ１では、シリアル通信方式で信号ＳＧ１が伝送される。言い換えれば、信号ＳＧ１は、シリアル通信方式用に構成されたシリアル信号である。一方、半導体部品２０と半導体部品３０との間を電気的に接続する信号伝送経路Ｌｓｇ２では、パラレル通信方式で信号ＳＧ２が伝送される。言い換えれば、信号ＳＧ２は、パラレル通信方式用に構成されたパラレル信号である。
　シリアル通信方式とは、信号伝送経路において、複数のビットで構成されるデータが１ビットずつ逐次的に伝送される通信方式である。一方、パラレル通信方式とは、複数の構成されるデータが複数の信号伝送経路を介して、ビット群として同時並行的に伝送される通信方式である。
　半導体装置ＰＫＧ１に要求されるデータ転送速度を固定して考えた場合、パラレル通信方式は、複数の信号伝送経路を介してデータを転送するので、シリアル通信方式と比較して複数の信号伝送経路のそれぞれの伝送速度（伝送周波数、動作クロック）を低く設定できる。また、パラレル通信方式は、シリアル通信方式と比較して、入出力回路の構造を単純化できる。このため、図１に示す信号ＳＧ２をパラレル通信方式で伝送する場合、内部インタフェース回路ＳＩＦ２の構造を単純化できる。この場合、内部インタフェース回路ＳＩＦ２の専有面積を低減できるので、半導体装置ＰＫＧ１を小型化することができる。
　ただし、パラレル通信方式は、シリアル通信方式と比較して、一般的に信号伝送距離の上限が短くなる。例えば、パラレル通信方式は、複数の信号伝送経路を介してデータを同時に転送するので、高速信号伝送で距離が長くなることにより、スキューが大きくなると同期が困難になる。また例えば、パラレル通信方式では、データ転送速度を規定する要因として、バス幅（信号伝送経路の数）がある。このため、パラレル通信方式の場合、多数の信号伝送経路を高密度で設けることになる。このように、多数の信号伝送経路が高密度で設けられた状態で、信号伝送距離を長くすると、並走する信号伝送経路間でのクロストークノイズの問題が生じる。
　一方、シリアル通信方式の場合、入出力回路には、シリアル通信方式とパラレル通信方式とを変換する変換回路が必要になり、回路構造はパラレル通信方式よりも複雑になる。例えば、図１に示す半導体部品２０の平面視において、外部インタフェース回路ＳＩＦ１の専有面積は、内部インタフェース回路ＳＩＦ２の専有面積より大きい。変換回路では、シリアル通信方式で入力された信号がパラレル通信方式に変換されて出力され、パラレル通信方式で入力された信号がシリアル通信方式に変換されて出力される。この変換回路は、ＳｅｒＤｅｓ（Serializer／Deserializer）と呼ばれる。
　しかし、シリアル通信方式の場合、複数のビットで構成されるデータが１ビットずつ逐次的に伝送されるので、信号伝送距離が長くなってもスキューによる同期の問題は生じ難い。また、シリアル通信方式の場合、複数の信号伝送経路のそれぞれの伝送速度（伝送周波数、動作クロック）を高くすることで、データ転送速度を向上させるので、パラレル通信方式と比較して信号伝送経路の数を低減できる。このため、隣り合う信号伝送経路の間でのクロストークノイズの影響を低減するための対策を施し易い。例えば、信号伝送経路の周囲に固定電位が供給可能なシールド導体層を配置すれば、隣り合う信号伝送経路の間でのクロストークノイズの影響を低減できる。
　上記の通り、パラレル通信方式とシリアル通信方式には、それぞれ長所があり、図１に示す信号伝送経路Ｌｓｇ２など、信号伝送距離が短い部分では、パラレル通信方式を用いることで、半導体装置ＰＫＧ１を小型化することができる。一方、信号伝送経路Ｌｓｇ１のように半導体装置ＰＫＧ１の外部との間で信号を伝送する部分では、信号伝送距離が相対的に長くなる。このため、信号伝送経路Ｌｓｇ１には、シリアル通信方式を適用することで安定的に信号伝送することが可能になる。
　例えば、半導体装置ＰＫＧ１と外部機器ＥＸ１との間のデータ転送速度を１．０５ＴＢ／ｓ（テラビット毎秒）とした場合について考える。図１では、代表的に差動対の信号伝送経路Ｌｓｇ１、および一本の信号伝送経路Ｌｓｇ２を示している。差動対の信号伝送経路Ｌｓｇ１の伝送速度を５６Ｇｂｐｓ（ギガビット毎秒）とした場合、１５０対の信号伝送経路Ｌｓｇ１を設けることにより、１．０５ＴＢ／ｓのデータ転送速度が実現できる。差動対の信号伝送経路Ｌｓｇ１のそれぞれは、対になる二本の配線経路により構成される。したがって、送信用の信号伝送経路と受信用の信号伝送経路とを考慮すると、１．０５ＴＢ／ｓを実現するために必要な端子の数は、１５０×２×２＝６００である。また、一つの信号伝送経路Ｌｓｇ２の伝送速度を２Ｇｂｐｓとした場合、４２００本の信号伝送経路Ｌｓｇ２を設けることにより、１．０５ＴＢ／ｓのデータ転送速度が実現できる。
　なお、例えば信号波形の１波長で２ビット分のデータを伝送する場合、伝送速度と周波数の関係は２対１になる。したがって、上記の例を周波数に換算すると、信号伝送経路Ｌｓｇ１の伝送速度が５６Ｇｂｐｓの場合、信号ＳＧ１の信号波形の周波数は、２８ＧＨｚ（ギガヘルツ）になる。また、信号伝送経路Ｌｓｇ２の伝送速度が２Ｇｂｐｓの場合、信号ＳＧ１の信号波形の周波数は、１ＧＨｚ（ギガヘルツ）になる。
　上記のように、多くの信号伝送経路Ｌｓｇ１を外部インタフェース回路ＳＩＦ１に接続する場合、外部インタフェース回路ＳＩＦ１の専有面積が増大する。このため、半導体部品３０に全ての信号伝送経路Ｌｓｇ１を接続する場合、コア回路ＳＣＲ１と外部インタフェース回路ＳＩＦ１とのレイアウト上の制約が大きくなり、半導体部品３０の平面積（主面３０ｔの面積）が大きくなる。しかし、本実施の形態のように、半導体部品２０に多数の信号伝送経路Ｌｓｇ１のうちの少なくとも一部を接続し、半導体部品３０のコア回路ＳＣＲ１が半導体部品２０を介して外部と信号伝送する構造にすれば、半導体部品２０および半導体部品３０のそれぞれのレイアウトを単純化できる。
　ここで、半導体部品２０と半導体部品３０とを電気的に接続する方法として、図２８に示す半導体装置ＰＫＧｈ１のように、配線基板１０上にインタポーザ４０ｈを搭載し、インタポーザ４０ｈ上に半導体部品２０と半導体部品３０とを搭載する方法が考えられる。半導体装置ＰＫＧｈ１の場合、半導体部品２０および半導体部品３０の全体がインタポーザ４０ｈに搭載されている。言い換えれば、半導体装置ＰＫＧｈ１が有する半導体部品２０および半導体部品３０のそれぞれは、インタポーザ４０ｈを介して配線基板１０と電気的に接続されている。
　このため、半導体装置ＰＫＧｈ１の場合、シリアル通信方式で信号ＳＧ１が伝送される信号伝送経路Ｌｓｇ１の一部分は、インタポーザ４０ｈを通過する。インタポーザ４０ｈは、パラレル通信方式で信号ＳＧ２が伝送される信号伝送経路Ｌｓｇ２が形成される配線部材である。このため、インタポーザ４０ｈでは、配線基板１０と比較して断面積が小さい微細な配線が高密度で配置されている。言い換えれば、インタポーザ４０ｈの配線設計において適用される設計ルールは、配線基板１０の配線設計において適用される設計ルールと比較して、配線の厚さ、配線幅、および隣り合う配線間距離の設計基準値が小さい。例えば、図２８に示す例では、信号伝送経路Ｌｓｇ１の一部を構成する半導体部品２０の端子ＰＤ１に接続されるバンプ電極ＢＰｈ１の体積は、図１に示すバンプ電極（導電性部材）ＢＰ１の体積より小さく、バンプ電極（導電性部材）ＢＰ２やバンプ電極（導電性部材）ＢＰ３と同程度の体積である。
　このため、インタポーザ４０ｈが備える配線経路の配線抵抗は、配線基板１０が備える配線経路の配線抵抗と比較して相対的に高い。このため、インタポーザ４０ｈでは配線基板１０と比較して、配線抵抗による信号の損失が発生し易い。また、複数の配線経路のそれぞれのインピーダンス値が配線構造による影響を受けやすくなるので、信号伝送経路の途中に、インピーダンス不連続点が生じやすい。そしてインピーダンス不連続点では、信号の反射に起因した伝送損失が発生する。
　また、配線経路の断面積が小さい微細な配線経路を用いて信号伝送を行う場合の信号の損失の程度は、伝送される信号の波長、言い換えれば周波数に対応して変化する。すなわち、信号波長が長い低周波信号の場合、微細な配線経路を通過する際に生じる損失は少ない。一方、信号波長が短い高周波信号の場合、配線抵抗による損失やインピーダンス不連続点での反射の影響を受けやすいため、信号損失が大きくなる。つまり、図２８に示す例では、相対的に伝送速度が速い（言い換えれば周波数が高い）信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０ｈを通過する際に生じる信号損失は、信号ＳＧ２を伝送する信号伝送経路Ｌｓｇ２がインタポーザ４０ｈを通過する際に生じる信号損失より大きい。
　信号損失が増大すると、信号波形の振幅が小さくなる。また、信号損失が増大すると、信号波形に歪が生じる。このため、信号を受信する側での信号波形が乱れ、通信の信頼性が低下する原因になる。
　そこで、本実施の形態では、図１に示すように、信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１が、インタポーザ４０を介さずに半導体部品２０の外部インタフェース回路ＳＩＦ１と外部機器ＥＸ１との間を電気的に接続するように構成した。
　すなわち、図１に示すように半導体装置ＰＫＧ１が有する半導体部品２０は、外部（外部機器ＥＸ１）との間で信号を伝送する端子ＰＤ１、および半導体部品３０との間で信号ＳＧ２を伝送する端子ＰＤ２が配置された主面２０ｔを備える。また、半導体装置ＰＫＧ１が有する半導体部品３０は、半導体部品２０との間で信号ＳＧ２を伝送する端子ＰＤ３が配置された主面３０ｔを備える。また、信号ＳＧ１は信号ＳＧ２より高い周波数（高い伝送速度）で伝送される。また、半導体部品２０の端子ＰＤ１は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ１を介して配線基板１０と電気的に接続される。また、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３は、インタポーザ４０を介して電気的に接続されている。
　本実施の形態によれば、シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０を経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されるので、高速伝送経路の信号損失を低減できる。一方、半導体部品２０と半導体部品３０の間で信号ＳＧ２を伝送する信号伝送経路Ｌｓｇ２は、複数の配線が高密度で配置されるインタポーザ４０を経由する。このため、パラレル通信方式を適用して信号伝送経路Ｌｓｇ２の数が増加する場合でも、半導体装置ＰＫＧ１の平面積の増加を抑制できる。
　上記したように、信号伝送経路Ｌｓｇ２の伝送速度は例えば２Ｇｂｐｓ程度であり、信号ＳＧ２の信号波形の周波数は１ＧＨｚ程度である。半導体部品２０と半導体部品３０の間を接続する程度の伝送距離で、１ＧＨｚ程度の周波数の信号波形による信号伝送を行う場合、インタポーザ４０を経由させても信号伝送の波形品質に与える影響は少ない。しかし、伝送速度が１０ＧＨｚ以上になると高周波帯域の伝送損失が増加し、また信号周期も短くなる。このため、タイミングマージンが無くなるので、波形品質の劣化を抑制する必要がある。例えば、シリアル通信方式であっても、周波数が１ＧＨｚ程度であれば、インタポーザ４０を介して信号を伝送することができる。一方、１０ＧＨｚ以上の周波数で信号伝送する信号伝送経路の場合には、図１に示すように、インタポーザ４０を経由しない信号伝送経路Ｌｓｇ１の構造とすることで、信号損失を大幅に低減することができ、インピーダンス不整合も抑制した良好な波形品質が得られる。
　また、図１に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と半導体部品３０の端子ＰＤ３との離間距離より小さい。言い換えれば、平面視において、半導体部品２０の端子ＰＤ２は、半導体部品２０の端子ＰＤ１と半導体部品３０の端子ＰＤ３との間に配置されている。この場合、インタポーザ４０を介して信号ＳＧ２が伝送される信号伝送経路Ｌｓｇ２の両端部である端子ＰＤ２と端子ＰＤ３の間の伝送距離を短くできる。上記したように、パラレル通信方式の場合、伝送距離が長くなると、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題が顕在化する。したがって、パラレル通信方式に係るこれらの課題を低減する観点からは、端子ＰＤ２と端子ＰＤ３の離間距離を小さくして、信号伝送経路Ｌｓｇ２の伝送距離を短くすることが好ましい。
　また、信号伝送経路Ｌｓｇ２の伝送距離を短くする観点からは、以下の構成が好ましい。すなわち、図１に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と端子ＰＤ２との離間距離より小さい。言い換えれば、平面視において、半導体部品２０の端子ＰＤ２は、半導体部品２０の端子ＰＤ１より半導体部品３０の端子ＰＤ３に近い位置に配置されている。このように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離は、半導体部品２０の端子ＰＤ１と端子ＰＤ２との離間距離より小さくなる程度まで、信号伝送経路Ｌｓｇ２の伝送距離を短くすれば、パラレル通信方式に係る上記課題を大幅に低減できる。
　また、図１に示す例では、半導体部品２０および半導体部品３０のそれぞれと、インタポーザとはバンプ電極を介して電気的に接続されている。詳しくは、半導体部品２０の端子ＰＤ２は、バンプ電極ＢＰ２を介してインタポーザ４０と電気的に接続されている。また、半導体部品３０の端子ＰＤ３はバンプ電極ＢＰ３を介してインタポーザ４０と電気的に接続されている。バンプ電極ＢＰ２およびバンプ電極ＢＰ３のそれぞれは、後述するように、例えば半田ボール、あるいは柱状に形成された導電性部材である。このようにバンプ電極を介して配線部材と半導体部品とを電気的に接続する場合、半導体部品と配線部材の間の伝送距離が短くできる点で好ましい。
　また、半導体部品２０に接続される配線経路は、上記した信号伝送経路Ｌｓｇ１や信号伝送経路Ｌｓｇ２以外の伝送経路が接続されていても良い。例えば、図１に示す例では、半導体部品２０には、接地電位ＶＧ１が供給可能な端子ＰＤ４および端子ＰＤ５が配置されている。半導体部品２０には、外部（図１に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１、および半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２が接続されている。図１に示す例では、電位供給部ＰＳ１から端子ＰＤ４を介して外部インタフェース回路ＳＩＦ１および内部インタフェース回路ＳＩＦ２に接地電位ＶＧ１が供給可能である。また、端子ＰＤ５は内部インタフェース回路ＳＩＦ２に接続されており、接地電位ＶＧ１は、内部インタフェース回路ＳＩＦ２を介して端子ＰＤ５に供給される。
　接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１は、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１が配置されている場合、信号伝送経路Ｌｓｇ１から発生するノイズ、あるいは信号伝送経路Ｌｓｇ１に対するノイズの伝搬を抑制するシールド導体として利用することができる。
　同様に、半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２から発生するノイズ、あるいは信号伝送経路Ｌｓｇ２に対するノイズの伝搬を抑制するシールド導体として利用することができる。
　また、半導体部品２０の端子ＰＤ４は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ４を介して配線基板１０と電気的に接続される。また、半導体部品２０の端子ＰＤ５は、バンプ電極ＢＰ５を介してインタポーザ４０と電気的に接続されている。図１に示す例では、インタポーザ４０の配線経路Ｌｖｇ２は、半導体部品２０を介して配線基板１０と接続されており、配線基板１０とは直接的には接続されていない。この場合、インタポーザ４０の下面４０ｂ（後述する図５参照）側に端子を設けなくても良い。
　ただし、インタポーザ４０の配線経路Ｌｖｇ２に接地電位ＶＧ１を供給する方法の変形例として、インタポーザ４０と配線基板１０との間、すなわちインタポーザ４０の下面４０ｂ側に端子を設け、該端子を介して配線基板１０と配線経路Ｌｖｇ２とを直接的に接続しても良い。配線基板１０と接続された端子から接地電位ＶＧ１を供給すれば、接地電位ＶＧ１の供給経路が増えるので、配線経路Ｌｖｇ２の電位を安定化させることができる。
　また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ４は、端子ＰＤ１と端子ＰＤ２の間に配置されている。言い換えれば、外部との間で信号ＳＧ１を伝送する端子ＰＤ１は、端子ＰＤ２および端子ＰＤ４と比較してインタポーザ４０から離れた位置に配置されている。図１に示す例では、信号伝送経路Ｌｓｇ１は、半導体部品３０から離れる方向に向かって引き出されている。これにより、多数の信号伝送経路Ｌｓｇ１を配置するスペースを確保することができる。
　一方、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
　ただし、配線経路Ｌｖｇ１が、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ１と、リファレンス経路としての配線経路Ｌｖｇ１との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ４のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が設けられている場合、複数の端子ＰＤ１の間に複数の端子ＰＤ４のうちの一部が設けられていても良い。
　また、図１に示す例では、半導体部品２０の主面２０ｔには、外部（図１に示す例では電位供給部ＰＳ１）から電源電位ＶＤ１が供給可能な端子ＰＤ６が配置されている。半導体部品２０には、外部から電源電位ＶＤ１が供給可能な配線経路Ｌｖｄ１が接続されている。半導体部品２０の端子ＰＤ６は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ６を介して配線基板１０と電気的に接続される。
　電源電位ＶＤ１は、例えば、半導体部品２０の外部インタフェース回路ＳＩＦ１、あるいは半導体部品２０の内部インタフェース回路ＳＩＦ２、あるいはこれらの両方を駆動する駆動電源用の電位である。図１に示すように、インタポーザ４０を介さずに、配線基板１０から直接的に電源電位ＶＤ１を供給することで、配線経路Ｌｖｄ１のインピーダンスを低減することができるので、電源電位ＶＤ１を安定化させることができる。
　また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ６は、端子ＰＤ１と端子ＰＤ２の間に配置されている。言い換えれば、外部との間で信号ＳＧ１を伝送する端子ＰＤ１は、端子ＰＤ２および端子ＰＤ６と比較してインタポーザ４０から離れた位置に配置されている。図１に示す例では、信号伝送経路Ｌｓｇ１は、半導体部品３０から離れる方向に向かって引き出されている。これにより、多数の信号伝送経路Ｌｓｇ１を配置するスペースを確保することができる。
　また、図１に示す例では、主面２０ｔにおいて、半導体部品２０の端子ＰＤ６は、端子ＰＤ１と端子ＰＤ４の間に配置されている。言い換えれば、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４は、端子ＰＤ１および端子ＰＤ６と比較してインタポーザ４０に接続される端子ＰＤ５に近い位置に配置されている。このように半導体部品２０に電源電位ＶＤ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
　また、半導体部品３０のコア回路ＳＣＲ１は、上記したように半導体部品２０の外部インタフェース回路ＳＩＦ１を介して外部と通信するので、半導体部品３０がインタポーザ４０を介さずに配線基板１０と電気的に接続されているかどうかは限定されない。例えば、図１に示す例では、半導体部品３０には、外部（図１に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な端子ＰＤ７および電源電位ＶＤ２が供給可能な端子ＰＤ８が配置されている。半導体部品３０には、外部から電源電位ＶＤ１が供給可能な配線経路Ｌｖｄ２、および外部から電源電位ＶＤ２が供給可能な配線経路Ｌｖｄ２が接続されている。半導体部品３０の端子ＰＤ７は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ７を介して配線基板１０と電気的に接続される。また、半導体部品３０の端子ＰＤ８は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ８を介して配線基板１０と電気的に接続される。電源電位ＶＤ２は、例えば、半導体部品３０のコア回路ＳＣＲ１、あるいは半導体部品３０の内部インタフェース回路ＳＩＦ２、あるいはこれらの両方を駆動する駆動電源用の電位である。図１に示すように、インタポーザ４０を介さずに、配線基板１０から電源電位ＶＤ２を直接的に供給することで、配線経路Ｌｖｄ２のインピーダンスを低減することができるので、電源電位ＶＤ２を安定化させることができる。
　また例えば、図１に対する変形例として、半導体部品３０と配線基板１０とを直接的に接続せず、電源電位ＶＤ２や接地電位ＶＧ１がインタポーザ４０を介して供給されていても良い。
　また、図１に示す例では、半導体部品は、インタポーザ４０に接続され、かつ、接地電位ＶＧ１が供給可能な端子ＰＤ９が配置されている。端子ＰＤ９は、半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２の一部を構成する。半導体部品２０と半導体部品３０との間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、配線経路Ｌｖｇ２は、信号伝送経路Ｌｓｇ２から発生するノイズ、あるいは信号伝送経路Ｌｓｇ２に対するノイズの伝搬を抑制するシールド導体として利用することができる。
　＜半導体装置の構造＞
　次に、図１に示す半導体装置ＰＫＧ１の構造例について説明する。図２は図１に示す半導体装置の上面図、図３は、図２に示す半導体装置の下面図である。また、図４は、図２のＡ－Ａ線に沿った断面図である。また、図５は、図４に示す半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。図６は、図４に示す複数の半導体部品のうち、図５に示す半導体部品とは別の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
　図３以降の各平面図および断面図では、見易さのため、端子数を少なくして示している。しかし、端子の数は図３以降の各図に示す態様の他、種々の変形例がある。例えば、図３に示す半田ボール１１の数は、図３に示す数より多くても良い。また例えば、図１を用いて説明したように、半導体部品２０に１５０対の差動対の信号伝送経路Ｌｓｇ１を設ける場合、信号ＳＧ１を伝送する端子ＰＤ１および半田ボール１１は６００個以上必要になる。さらに、４２００本の信号伝送経路Ｌｓｇ２を設ける場合、信号ＳＧ２を伝送する端子ＰＤ２は４２００個以上必要になる。さらに、上記に加え、接地電位ＶＧ１が供給可能な端子ＰＤ４や電源電位ＶＤ１が供給可能な端子ＰＤ５をそれぞれ複数個ずつ設けても良い。また、図４では、配線基板１０およびインタポーザ４０のそれぞれが有する複数の配線のうちの一部を代表的に示している。
　図２に示すように、本実施の形態の半導体装置ＰＫＧ１が有する半導体部品２０および半導体部品３０は、それぞれ配線基板１０の上面１０ｔ上に搭載されている。図２に示す例では、半導体部品２０と半導体部品３０は、それぞれ四角形を成し、平面視において互いに対向するように、並んで配置されている。また、図２に示す例では、配線基板１０は平面視において四角形を成す。
　図２や図４に示す例では、半導体部品２０および半導体部品３０は、例えばシリコンなどの半導体材料から成る半導体基板、半導体基板の主面に形成された複数の半導体素子、半導体基板の主面上に積層された配線層、および配線層を介して複数の半導体素子と電気的に接続されている複数の端子を備える半導体チップである。しかし、半導体部品２０および半導体部品３０は、半導体チップには限定されず、種々の変形例がある。例えば、複数の半導体チップが積層された半導体チップ積層体、あるいは、半導体チップが配線基板などの配線材に搭載された半導体パッケージを、図２や図４に示す半導体部品２０、あるいは半導体部品３０として用いても良い。また、変形例として後述する図１３に示す半導体装置ＰＫＧ３のように、半導体部品２０および半導体部品３０Ｂに加えて、半導体部品６０をさらに有していても良い。
　また、平面視において、半導体部品２０と半導体部品３０の間には、インタポーザ４０が配置されている。詳しくは、半導体部品２０と半導体部品３０の間には、インタポーザ４０のうちの一部分が配置されており、インタポーザ４０の他の一部分は半導体部品２０と重なり、インタポーザ４０のさらに他の一部分は半導体部品３０と重なっている。インタポーザ４０と半導体部品２０とが重なっている部分において、インタポーザ４０と半導体部品２０とが電気的に接続され、インタポーザ４０と半導体部品３０とが重なっている部分において、インタポーザ４０と半導体部品３０とが電気的に接続されている。
　また、図２に示す例では、半導体部品２０の平面積（裏面２０ｂの面積）は、半導体部品３０の平面積（裏面３０ｂの面積）より小さい。図１を用いて説明したように、半導体部品３０は、演算処理回路を含むコア回路ＳＣＲ１を備えている。コア回路ＳＣＲ１には、演算処理回路の他、半導体装置ＰＫＧ１が備える機能を実行するために必要な様々な回路が含まれる。例えば、受信したデータや送信前のデータを一時的に記憶する記憶回路などを有していても良い。あるいは、半導体部品２０の外部インタフェース回路ＳＩＦ１とは別に、半導体部品２０を介さずに外部との間で信号を伝送する外部インタフェース回路を有していても良い。また、様々な回路を駆動するための電力を供給する回路を有していても良い。このように、ある装置やシステムの動作に必要な回路が一つの半導体チップに集約して形成された半導体装置を、ＳｏＣ（System on a Chip）と呼ぶ。半導体部品３０のコア回路ＳＣＲ１には、複数の回路が含まれているので、回路の専有面積が大きくなる。このため、図２に示す例では、半導体部品３０の平面積が大きくなっている。
　一方、半導体部品２０には、外部インタフェース回路ＳＩＦ１が形成されており、主に外部機器ＥＸ１と半導体部品２０との間の信号伝送を中継する中継部品として機能する。接続される信号伝送経路Ｌｓｇ１の数にもよるが、外部インタフェース回路ＳＩＦ１の専有面積は、半導体部品３０のコア回路ＳＣＲ１の専有面積より小さい。このため、図２に示す例では、半導体部品２０の平面積は半導体部品３０の平面積より小さくなっている。
　ただし、半導体部品２０および半導体部品３０の平面積には種々の変形例がある。例えば、半導体部品２０にコア回路ＳＣＲ１を形成しても良い。この場合、半導体部品２０の平面積が大きくなる。また、半導体部品３０に必要な回路の種類が少ない場合、半導体部品３０の平面積を小さくすることができる。このような場合、半導体部品２０および半導体部品３０のそれぞれの平面積が同じになる場合もある。あるいは、半導体部品２０の平面積の方が半導体部品３０の平面積より大きくなる場合もある。
　また、図２に示す例では、インタポーザ４０の平面積は、半導体部品２０の平面積および半導体部品３０の平面積より小さい。上記したように、パラレル通信方式の場合、半導体部品２０と半導体部品３０とを接続する信号伝送経路Ｌｓｇ２（図１参照）の伝送経路距離を短くすることが好ましい。図２に示すようにインタポーザ４０の平面積が小さい場合、半導体部品２０と半導体部品３０とを接続する配線経路の経路距離が短くなる。したがって、信号伝送距離を短くする観点からは、インタポーザ４０の平面積は、半導体部品２０の平面積および半導体部品３０の平面積より小さいことが好ましい。
　ただし、インタポーザ４０の平面積には、インタポーザ４０に形成される信号伝送経路の数やレイアウトに応じて種々の変形例がある。例えば、配線を引き回すスペースが増大すれば、インタポーザ４０の平面積が大きくなる場合もある。この場合、インタポーザ４０の平面積が半導体部品２０や半導体装置３０の平面積よりも大きくなる場合もある。インタポーザ４０の平面積が半導体部品２０や半導体装置３０の平面積よりも大きい場合でも、半導体部品２０が、平面視において、インタポーザ４０と重ならない部分を有していることが好ましい。
　また、図４に示すように、半導体部品２０と配線基板１０とは、複数のバンプ電極（導電性部材）５１を介して電気的に接続されている。複数のバンプ電極５１のそれぞれは、半導体部品２０と配線基板１０とを電気的に接続する導電性部材であって、半導体部品２０と配線基板１０の間に配置されている。複数のバンプ電極５１には、図１に示す端子ＰＤ１に接続されるバンプ電極ＢＰ１が含まれる。また、複数のバンプ電極５１には、図１に示す端子ＰＤ４に接続されるバンプ電極ＢＰ４が含まれる。また、複数のバンプ電極５１には、図１に示す端子ＰＤ６に接続されるバンプ電極ＢＰ６が含まれる。
　また、半導体部品３０と配線基板１０とは、複数のバンプ電極（導電性部材）５２を介して電気的に接続されている。複数のバンプ電極５２のそれぞれは、半導体部品３０と配線基板１０とを電気的に接続する導電性部材であって、半導体部品３０と配線基板１０の間に配置されている。また、複数のバンプ電極５２には、図１に示す端子ＰＤ７に接続されるバンプ電極ＢＰ７が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ８に接続されるバンプ電極ＢＰ８が含まれる。
　本実施の形態では、半導体部品２０は、半導体部品２０の主面２０ｔと配線基板１０の上面１０ｔとが対向した状態で、所謂フェイスダウン実装方式により配線基板１０上に搭載されている。また、半導体部品３０は、半導体部品３０の主面３０ｔと配線基板１０の上面１０ｔとが対向した状態で、所謂フェイスダウン実装方式により配線基板１０上に搭載されている。また、図４に示すバンプ電極５１およびバンプ電極５２のそれぞれは、例えば、半田ボール、あるいは柱状に形成された金属部材である。バンプ電極５１やバンプ電極５２は、半導体部品２０、３０と配線基板１０との間の狭い隙間（例えば１００μｍ程度）に狭ピッチ（例えば中心間距離が１５０μｍ～２００μｍ程度）で配列することができる。
　図４に示す例では、互いに対向するように配置されている半導体部品２０の端子２１と配線基板１０のボンディングパッド１６とは、バンプ電極５１を介して電気的に接続されている。また、互いに対向するように配置されている半導体部品の端子３１と配線基板１０のボンディングパッド１６とは、バンプ電極５２を介して電気的に接続されている。このように互いに対向した端子間を、バンプ電極を介して電気的に接続する方法をフリップチップ接続方式と呼ぶ。
　また、図４に示すように、半導体部品２０とインタポーザ４０、および半導体部品３０とインタポーザ４０のそれぞれは、複数のバンプ電極（導電性部材）５３を介して電気的に接続されている。複数のバンプ電極５３のそれぞれは、インタポーザ４０と、半導体部品２０または半導体部品３０を電気的に接続する導電性部材であって、インタポーザ４０と半導体部品２０の間、およびインタポーザ４０と半導体部品３０の間に、それぞれ配置されている。複数のバンプ電極５３には、図１に示す端子ＰＤ２に接続されるバンプ電極ＢＰ２が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ３に接続されるバンプ電極ＢＰ３が含まれる。また、複数のバンプ電極５３には、図１に示す端子ＰＤ５に接続されるバンプ電極ＢＰ５が含まれる。また、バンプ電極５３は、半田ボール、あるいは柱状に形成された金属部材である。
　本実施の形態では、半導体部品２０とインタポーザ４０、および半導体部品３０とインタポーザ４０は、それぞれフリップチップ接続方式により電気的に接続さている。すなわち、図５に示すように、互いに対向するように配置されている半導体部品２０の端子２２とインタポーザ４０のボンディングパッド（端子、中継基板端子）４１とは、バンプ電極５３を介して電気的に接続されている。また、図６に示すように、互いに対向するように配置されている半導体部品の端子３２とインタポーザ４０のボンディングパッド（端子、中継基板端子）４２とは、バンプ電極５３を介して電気的に接続されている。なお、インタポーザ４０が有する複数のボンディングパッド（端子、中継基板端子）のうち、図５に示すように半導体部品２０と厚さ方向に重なる位置に配置されるものをボンディングパッド４１と呼び、図６に示すように、半導体部品３０と厚さ方向に重なる位置に配置されるものをボンディングパッド４２と呼ぶ。
　また、図５に示すボンディングパッド４１と図６に示すボンディングパッド４２とは、インタポーザ４０が有する配線４３を介して互いに電気的に接続されている。つまり、図４に示す半導体部品２０と半導体部品３０は、インタポーザ４０の配線４３を介して電気的に接続されている。
　また、本実施の形態では、厚さ方向（すなわち、配線基板１０の上面１０ｔに直交するＺ方向）において、インタポーザ４０は、半導体部品２０と配線基板１０との間に位置する部分、および半導体部品３０と配線基板１０との間に位置する部分を有している。また、図５に示すように、インタポーザ４０の下面４０ｂと配線基板１０の上面１０ｔとの間には隙間が空いており、隙間には、樹脂体５５が配置されている。このように、半導体部品２０、３０と配線基板１０との間にインタポーザ４０の一部分が配置されている場合、バンプ電極５３の高さ（図４に示すＺ方向の長さ）は、バンプ電極５１およびバンプ電極５２の高さ（図４に示すＺ方向の長さ）より小さい。例えば、バンプ電極５１およびバンプ電極５２のそれぞれの高さ（厚さ）は、１００μｍ程度である。一方、複数のバンプ電極５３のそれぞれの高さ（厚さ）は、３０μｍ程度である。
　また、複数のバンプ電極５３のそれぞれは、図１を用いて説明した信号伝送経路Ｌｓｇ２の一部を構成するので、多数のバンプ電極５３が高密度で配置される。複数のバンプ電極５３のそれぞれは、例えば中心間距離が１０μｍ～３０μｍ程度のピッチで配列されている。このため、バンプ電極５３の幅、すなわち図５および図６に示すＺ方向に直交するＸ方向における長さは、５μｍ～２０μｍ程度である。このため、バンプ電極５３の体積は、バンプ電極５１（図５参照）およびバンプ電極５２（図６参照）の体積より小さい。
　また、図４に示すように、複数のバンプ電極５１、複数のバンプ電極５２、および複数のバンプ電極５３のそれぞれは、樹脂体により封止されている。詳しくは、本実施の形態では、複数のバンプ電極５１および複数のバンプ電極５２のそれぞれは、樹脂体５５により封止されている。また、複数のバンプ電極５３のそれぞれは、樹脂体５５とは別の樹脂体５６により封止されている。樹脂体５５および樹脂体５６のそれぞれは、バンプ電極５１、バンプ電極５２、およびバンプ電極５３より弾性が低い。
　このため、例えば、半導体装置ＰＫＧ１に温度サイクル負荷が印加された場合に、バンプ電極５１、バンプ電極５２、またはバンプ電極５３の近傍に生じる応力が、樹脂体５５または樹脂体５６により緩和される。言い換えれば、樹脂体５５および樹脂体５６は、バンプ電極５１、バンプ電極５２、およびバンプ電極５３のいずれかに対して応力集中が生じることを抑制する応力緩和層として機能する。そして、バンプ電極５１、バンプ電極５２、およびバンプ電極５３のいずれかに対して応力集中が生じることを抑制することにより、図１を用いて説明した信号伝送経路Ｌｓｇ１や信号伝送経路Ｌｓｇ２の特性劣化、あるいは断線を抑制できる。つまり、本実施の形態によれば、信号伝送経路を構成する複数のバンプ電極のそれぞれを樹脂で封止することにより、信号伝送経路の信頼性を向上させることができる。
　また、本実施の形態では、バンプ電極５１およびバンプ電極５２を封止する樹脂体５５とは別の樹脂体５６によりバンプ電極５３を封止している。樹脂体５５および樹脂体５６は、例えば構成成分が互いに相違する。あるいは、樹脂体５５および樹脂体５６は、例えば成分の混合割合が互いに相違する。あるいは、樹脂体５５および樹脂体５６は、例えば形成されたタイミングが異なり、樹脂体５５と樹脂体５６との間に、図５や図６に示すような境界面５６ｓが形成されている。あるいは、樹脂体５５および樹脂体５６は、上記した相違点のうちの複数の相違点を有していても良い。また、本実施の形態に対する変形例としては、樹脂体５５と５６は同一の樹脂材料であっても良い。
　図４に示すように、バンプ電極５３は、高さや体積がバンプ電極５１およびバンプ電極５２とは異なる。このため、バンプ電極５３を樹脂封止するための条件と、バンプ電極５１およびバンプ電極５２を樹脂封止するための条件とが異なっている。このため、本実施の形態のように、バンプ電極５１およびバンプ電極５２を封止する樹脂体５５とは別の樹脂体５６によりバンプ電極５３が封止されていれば、樹脂体５５および樹脂体５６の上記した応力緩和機能を最適化することができる。
　＜各部品の構成＞
　次に、半導体装置ＰＫＧ１を構成する主な部品の詳細な構造について順に説明する。図７は、図４に示す配線基板が備える複数の配線層のうちの一層の配線レイアウトの例を示す拡大平面図である。図８は、図２に示す複数の半導体部品のそれぞれの主面側の端子配列の例を示す平面図である。図８では、半導体部品２０および半導体部品３０とインタポーザ４０との位置関係を示すため、インタポーザ４０の輪郭を二点鎖線で示している。また、図９は、図４～図６に示すインタポーザの上面側の例を示す平面図である。図９では、図５および図６に示す配線層Ｍ２や配線層Ｍ３に配置されている複数の配線４３を二点鎖線で示している。
　＜配線基板＞
　図４に示すように、半導体装置ＰＫＧ１の配線基板１０は、上面（面、チップ搭載面）１０ｔの反対側に位置する下面（面、実装面）１０ｂを備える。図３に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面１０ｂには、半導体装置ＰＫＧ１の外部端子である複数の半田ボール（外部端子）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子）１２（図４参照）に接続されている。
　半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
　また、図４に示すように、配線基板１０は、上面１０ｔと下面１０ｂの間に配置された側面１０ｓを有する。配線基板１０は、半導体装置ＰＫＧ１と実装基板ＭＢ１（図１参照）との間で、電気信号や電位（電源電位、基準電位、あるいは接地電位）を伝送する複数の配線経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側を電気的に接続する複数の配線層（図４に示す例では８層）を有する。各配線層に設けられた、複数の配線１３は、複数の配線１３間、および隣り合う配線層間を絶縁する絶縁層１４に覆われている。
　図４に示す配線基板１０は、積層された複数の配線層を備える、所謂、多層配線基板である。図４に示す例では、配線基板１０は上面１０ｔ側から順に、配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、および配線層Ｌ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線１３などの導体パターンを有し、隣り合う導体パターンは、絶縁層１４により覆われている。ただし、配線基板１０が備える配線層の数は、図４に示す例に限定されず、例えば、８層よりも少なくても良いし、８層よりも多くても良い。
　また、図４に示す例では、配線基板１０は、コア層（コア材、コア絶縁層、絶縁層）１４ｃを基材として、コア層１４ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層１４ｃは、配線基板１０の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。また、コア層１４ｃの上面および下面のそれぞれに積層される絶縁層１４は、例えば熱硬化性樹脂などの有機絶縁材料から成る。また、コア層１４ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。ただし、図４に対する変形例として、コア層１４ｃを有していない、所謂、コアレス基板を用いても良い。
　また、配線基板１０は、各配線層の間に設けられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５ＶＷ、およびコア層１４ｃを厚さ方向に貫通する導電路であるスルーホール配線１５ＴＷを有する。変形例として上記したようにコアレス基板を用いる場合には、スルーホール配線１５ＴＷは有していなくても良い。また、配線基板１０の上面１０ｔには、複数のボンディングパッド（基板端子、半導体部品接続用端子）１６が形成されている。
　配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層Ｌ１）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。
　また、配線基板１０の下面１０ｂには、複数のランド（外部端子、半田ボール接続用パッド）１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図１に示す実装基板ＭＢ１と半導体装置ＰＫＧ１とは、図４に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。
　これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。
　また、図４に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図４に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に例えばメッキ法により形成された金（Ａｕ）膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状（棒状）に形成する場合もある。
　また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜（ソルダレジスト膜）１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。
　また、本実施の形態では、図１に示す信号伝送経路Ｌｓｇ１には、差動信号が伝送される。差動信号は、対を成す二本の配線経路に、互いに反対の位相の信号が伝送される。図７に示すように、信号伝送経路Ｌｓｇ１は、差動対を成す差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎにより構成される。差動対を構成する差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎは、できる限り等間隔であることが好ましい。このため、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎのそれぞれを構成する配線１３は、互いに沿うように延びている。また、差動対を構成する差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎの配線経路距離は等長化することが好ましい。このため、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎのそれぞれを構成するビア配線１５ＶＷおよび配線１３のそれぞれは、差動信号伝送経路ＤＳｐと差動信号伝送経路ＤＳｎの経路距離が等距離になるようにレイアウトされている。
　また、図７に示す例では、信号伝送経路Ｌｓｇ１を構成する導体パターン（配線１３およびビア配線１５ＶＷ）の周囲は、平面視において、接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ１に囲まれている。配線経路Ｌｖｇ１は配線１３よりも面積が大きい、導体パターンである、導体プレーン１３Ｐにより構成されている。このように、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１の一部である導体プレーン１３Ｐは、信号伝送経路Ｌｓｇ１から発生するノイズ、あるいは信号伝送経路Ｌｓｇ１に対するノイズの伝搬を抑制するシールド導体として利用することができる。また、信号伝送経路Ｌｓｇ１の配線経路に沿って、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１が設けられている。このため、信号伝送経路Ｌｓｇ１の周囲に接地電位が供給される配線経路Ｌｖｇ１の一部である導体プレーン１３Ｐは、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。
　＜半導体部品＞
　図５に示すように、半導体部品２０は、主面２３ｔを有する半導体基板（基材）２３と、主面２３ｔと主面２０ｔとの間に配置された配線層２４とを有する。また、図６に示すように、半導体部品３０は、主面３３ｔを有する半導体基板（基材）３３と、主面３３ｔと主面３０ｔとの間に配置された配線層３４とを有する。なお、図５および図６では、見易さのため、一層の配線層２４、３４を示しているが、配線層２４、３４には、インタポーザ４０の配線層Ｍ１、Ｍ２、Ｍ３と同程度以下の厚さを備える複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層２４、３４のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
　また、複数の半導体部品２０、３０のそれぞれが備える半導体基板２３、３３の主面２３ｔ、３３ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。図５に示す半導体部品２０では、複数の半導体素子は、配線層２４の複数の配線を介して主面２０ｔ側に形成された複数の端子２１および複数の端子２２と電気的に接続されている。また、図６に示す半導体部品３０では、複数の半導体素子は、配線層３４の複数の配線を介して主面３０ｔ側に形成された複数の端子３１および複数の端子３２と電気的に接続されている。
　また、図５に示す半導体部品２０の配線層２４上には、複数の端子（電極、部品電極、パッド）２１および複数の端子（電極、部品電極、パッド）２２が形成されている。複数の端子２１のそれぞれは、バンプ電極５１を介して配線基板１０のボンディングパッド１６と電気的に接続される端子である。また複数の端子２２のそれぞれはバンプ電極５３を介してインタポーザ４０のボンディングパッド４１と電気的に接続される端子である。複数の端子２１および複数の端子２２のそれぞれの一部分は、半導体部品２０の主面２０ｔにおいて、保護絶縁膜であるパッシベーション膜２５から露出している。バンプ電極５１は、端子２１のうち、パッシベーション膜２５から露出する部分に接合されている。
　また、図６に示す半導体部品３０の配線層３４上には、複数の端子（電極、部品電極、パッド）３１および複数の端子（電極、部品電極、パッド）３２が形成されている。複数の端子３１のそれぞれは、バンプ電極５２を介して配線基板１０のボンディングパッド１６と電気的に接続される端子である。また複数の端子３２のそれぞれはバンプ電極５３を介してインタポーザ４０のボンディングパッド４２と電気的に接続される端子である。複数の端子３１および複数の端子３２のそれぞれの一部分は、半導体部品３０の主面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３５から露出している。バンプ電極５２は、端子３１のうち、パッシベーション膜３５から露出する部分に接合されている。
　図８に示すように、複数の端子２２のそれぞれは、複数の端子２１より、半導体部品３０の端子３２に近い位置に配置されている。また、複数の端子３２のそれぞれは、複数の端子３１より、半導体部品２０の端子２２に近い位置に配置されている。インタポーザ４０を介して電気的に接続される端子２２と端子３２の離間距離を小さくすることで、インタポーザ４０内での伝送経路距離を低減できる。
　図８に示す例では、半導体部品２０が有する複数の端子２１には、図１を用いて説明した端子ＰＤ１、端子ＰＤ４、および端子ＰＤ６がそれぞれ複数個ずつ含まれる。また、半導体部品２０が有する複数の端子２２には、図１を用いて説明した端子ＰＤ２および端子ＰＤ５がそれぞれ複数個ずつ含まれる。また、半導体部品３０が有する複数の端子３１には、図１を用いて説明した端子ＰＤ７、および端子ＰＤ８がそれぞれ複数個ずつ含まれる。また、半導体部品３０が有する複数の端子３２には、図１を用いて説明した複数の端子ＰＤ２が含まれる。
　端子ＰＤ１は、外部（図１に示す外部機器ＥＸ１）との間で信号を伝送する端子である。複数の端子ＰＤ１は、図８に示すように、半導体部品２０の主面２０ｔにおいて、半導体部品３０、あるいはインタポーザ４０までの距離が、他の端子と比較して相対的に遠くなる位置に配置されている。言い換えれば、半導体部品２０の主面２０ｔは、半導体部品３０と対向する辺２０ｓ１および辺２０ｓ１の反対側の辺２０ｓ２を有し、複数の端子ＰＤ１のそれぞれは、辺２０ｓ１より辺２０ｓ２の近くに配置されている。これにより、図１を用いて説明した通り、複数の端子ＰＤ１のそれぞれに接続される信号伝送経路Ｌｓｇ１を配置するスペースが確保されるので、信号伝送経路Ｌｓｇ１の配線レイアウトが容易になる。
　また、端子ＰＤ２は、半導体部品３０との間で信号を伝送する端子である。複数の端子ＰＤ２は、図８に示すように、半導体部品２０の主面２０ｔにおいて、半導体部品３０までの距離が、他の端子と比較して相対的に近くなる位置に配置されている。言い換えれば、複数の端子ＰＤ１のそれぞれは、半導体部品２０の主面２０ｔの辺２０ｓ２より辺２０ｓ１の近くに配置されている。図８に示す例では、平面視において、複数の端子ＰＤ２のそれぞれは、半導体部品２０の複数の端子ＰＤ１と、半導体部品３０の複数の端子ＰＤ３との間に配置されている。これにより、図１を用いて説明した通り、複数の端子ＰＤ２のそれぞれに接続される信号伝送経路Ｌｓｇ２の伝送距離を短くすることができる。そして、パラレル通信方式で信号が伝送される信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
　また、図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ２のそれぞれは、半導体部品２０の複数の端子ＰＤ１より半導体部品２０の複数の端子ＰＤ３に近い位置に配置されている。半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離が小さくなる程、図１に示す信号伝送経路Ｌｓｇ２の伝送距離を短くすることができる。そして、信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
　また端子ＰＤ４および端子ＰＤ５のそれぞれは、接地電位ＶＧ１が供給可能な端子である。図８に示す例では、平面視において、複数の端子ＰＤ４のそれぞれは、複数の端子ＰＤ１と複数の端子ＰＤ５の間に配置されている。図１を用いて説明したように、半導体部品２０に接地電位ＶＧ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
　ただし、図１を用いて説明したように、配線経路Ｌｖｇ１が、信号伝送経路Ｌｓｇ１の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ１と、リファレンス経路としての配線経路Ｌｖｇ１との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ４のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が設けられている場合、複数の端子ＰＤ１の間に複数の端子ＰＤ４のうちの一部が設けられていても良い。
　また、図８に示す例では、半導体部品２０の主面２０ｔにおいて、辺２０ｓ２側からＸ方向に沿って、順に、複数の端子ＰＤ５および複数の端子ＰＤ２が配置されている。この場合、複数の端子ＰＤ２を辺２０ｓ１に近づけて配置できるので、図１に示す信号伝送経路Ｌｓｇ２の伝送距離を短くできる。
　ただし、図１に示す配線経路Ｌｖｇ２が、信号伝送経路Ｌｓｇ２の信号波形に対する参照電位が伝送されるリファレンス経路として利用される場合、信号伝送経路Ｌｓｇ２と、リファレンス経路としての配線経路Ｌｖｇ２との離間距離が一定であることが好ましい。したがって、複数の端子ＰＤ５のうちの一部が複数の端子ＰＤ２の近傍に設けられていても良い。例えば、半導体部品２０の主面２０ｔに複数の端子ＰＤ２が設けられている場合、複数の端子ＰＤ２の間に複数の端子ＰＤ５のうちの一部が設けられていても良い。
　また、端子ＰＤ６は、電源電位ＶＤ１が供給可能な端子である。図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ６は、複数の端子ＰＤ１と複数の端子ＰＤ２の間に配置されている。このように、複数の端子ＰＤ６が複数の端子ＰＤ１と複数の端子ＰＤ２の間に配置されている場合、主面２０ｔの辺２０ｓ２側には端子ＰＤ１を優先的に配置でき、主面２０ｔの辺２０ｓ１側には端子ＰＤ２を優先的に配置できる。
　また、図８に示す例では、平面視において、半導体部品２０の複数の端子ＰＤ６は、複数の端子ＰＤ１と複数の端子ＰＤ４の間に配置されている。図１を用いて説明したように半導体部品２０に電源電位ＶＤ１を供給する端子ＰＤ４が端子ＰＤ５の近くに配置されている場合、端子ＰＤ４を経由して端子ＰＤ５に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ２の電位を安定させることができる。
　なお、図８では、端子２１、端子２２、端子３１、および端子３２のそれぞれの配列について例示的に示している。図４に示すように、バンプ電極５１は端子２１と対向する位置に接続される。また、バンプ電極５２は端子３１と対向する位置に接続される。また、バンプ電極５３は、端子２２（図５参照）または端子３２（図６参照）と対向する位置に接続される。したがって、図８に示す端子２１、端子２２、端子３１、および端子３２のレイアウトは、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３の平面視におけるレイアウトと見做すことができる。
　＜インタポーザ＞
　図４に示すように、インタポーザ４０は、半導体部品２０に接続される複数のボンディングパッド４１（図５参照）および半導体部品３０に接続される複数のボンディングパッド４２（図６参照）が配置された上面（面、中継端子配置面）４０ｔ、上面４０ｔとは反対側の下面（面、裏面）４０ｂ、および上面４０ｔと下面４０ｂの間に配置された側面４０ｓ（図５および図６参照）を有する。また、インタポーザ４０は、図２および図８に示すように平面視において四角形の外形形状を成す。
　図５および図６に示すように、インタポーザ４０は、主面４４ｔを有する半導体基板（基材）４４と、主面４４ｔと上面４０ｔとの間に配置された複数の配線層とを有する。図５および図６に示す例では、インタポーザ４０は上面４０ｔ側から順に、配線層Ｍ１、Ｍ２、および配線層Ｍ３の合計３層の配線層を備える。ただし、インタポーザ４０が備える配線層の数は、図５に示す例に限定されず、例えば、３層よりも少なくても良いし、３層より多くても良い。
　複数の配線層のそれぞれは、配線４３などの複数の導体パターンを有し、導体パターンのそれぞれは、複数の配線間、および隣り合う配線層間を絶縁する絶縁層４５により覆われている。絶縁層４５は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。また、複数の配線層のうち、最上層（上面４０ｔに最も近い層）に設けられた配線層Ｍ１には、複数のボンディングパッド４１（図５参照）および複数のボンディングパッド４２（図６参照）が配置されている。配線層Ｍ１は、絶縁層４５上に設けられ、保護絶縁膜であるパッシベーション膜４６に覆われている。
　図９に示すように、複数のボンディングパッド４１および複数のボンディングパッド４２のそれぞれの一部分は、パッシベーション膜４６に形成された開口部においてパッシベーション膜４６から露出している。図５および図６に示すバンプ電極５２は、ボンディングパッド４１（図５参照）およびボンディングパッド４２（図６参照）のそれぞれにおいて、パッシベーション膜４６から露出する部分に接合されている。
　また、複数のボンディングパッド４１と複数のボンディングパッド４２とは、複数の配線４３を介してそれぞれ電気的に接続されている。複数のボンディングパッド４１、複数のボンディングパッド４２およびこれらを電気的に接続する複数の配線４３により構成される、複数の配線経路には、図１を用いて説明した複数の信号伝送経路Ｌｓｇ２が含まれる。また、複数のボンディングパッド４１、複数のボンディングパッド４２およびこれらを電気的に接続する複数の配線４３により構成される、複数の配線経路には、図１を用いて説明した配線経路Ｌｖｇ２が含まれる。
　本実施の形態のように、半導体基板４４の主面４４ｔ上に設けた配線層に複数の導体パターンを形成する技術は、半導体ウエハに集積回路を形成する技術を利用できるので、複数の配線４３の配線幅や配置間隔を容易に小さくすることができる。また、半導体ウエハを利用してインタポーザ４０を形成すれば、多数のインタポーザ４０を一括して製造できるので、製造効率が良い。
　＜バンプ電極＞
　図１０は、図５および図６に示す半導体部品とインタポーザとを電気的に接続するバンプ電極の拡大断面図である。また、図１１は、図５および図６に示す半導体部品と配線基板とを電気的に接続するバンプ電極の拡大断面図である。
　本実施の形態の例では、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３のうち、半導体部品２０または半導体部品３０と、インタポーザ４０とを電気的に接続するバンプ電極５３は、例えば、図１０に示すように、導体柱５３Ａと、半田層５３Ｂとを有している。導体柱５３Ａは、例えば銅（Ｃｕ）やニッケル（Ｎｉ）などの金属材料を主成分とするバンプ電極５３の一部分であって、ピラーバンプと呼ばれる。導体柱５３Ａの幅（主面２０ｔまたは主面３０ｔの延在方向に沿った平面方向（図１０ではＸ方向）における長さ）は、導体柱５３Ａの高さ（平面方向に直交する厚さ方向（図１０ではＺ方向）の長さ）より小さい。導体柱５３Ａは、例えば図示しないマスクに形成された開口部内に導体を成膜、めっき、あるいは印刷等の方法により形成される。このため、例えば、半導体ウエハに集積回路を形成する際に利用するフォトリソグラフィ技術を利用すれば、狭い配置間隔で多数の導体柱５３Ａを形成できる。
　また、半田層５３Ｂは、導体柱５３Ａと接続対象の端子（図１０では、端子２２または端子２３）とを電気的に接続する導電性の接続部材であって、導体柱５３Ａの上面５３ｔおよび下面５３ｂのうち、少なくとも一方に接続されている。図１０に示す例では、半田層５３Ｂは、導体柱５３Ａの上面５３ｔに接合され、導体柱５３Ａの下面５３ｂは、ボンディングパッド４１（またはボンディングパッド４２）に接合されている。インタポーザ４０にバンプ電極５３を形成した後、インタポーザ４０に形成されたバンプ電極５３と半導体部品２０（または半導体部品３０）とを接続すると、図１０に示す形状になる。
　また、バンプ電極５３の構造には、種々の変形例が適用可能である。例えば、半田層５３Ｂが、導体柱５３Ａの下面５３ｂに接合され、導体柱５３Ａの上面５３ｔが、端子２２（または端子３２）に接合されていても良い。また、例えば、図１１に示すバンプ電極５１、５２のように、バンプ電極５３が半田材料により形成されていても良い。
　また、本実施の形態の例では、図４に示すバンプ電極５１、バンプ電極５２、およびバンプ電極５３のうち、半導体部品２０または半導体部品３０と、配線基板１０とを電気的に接続するバンプ電極５１およびバンプ電極５２は、例えば、図１１に示すように、ボール状に形成された半田材料から成る。半田材料から成るバンプ電極５１およびバンプ電極５２は、半田ボールと呼ばれる。
　半田ボールで形成されたバンプ電極５１およびバンプ電極５２は、導体柱５３Ａと比較して、加熱した時に変形し易い特性を備えている。このため、複数の端子２１と複数のボンディングパッド１６との離間距離にバラつきがあっても、半田ボールが変形することで、複数の端子２１と複数のボンディングパッド１６のそれぞれを接続させることができる。言い換えれば、半田ボールから成るバンプ電極は、導体柱からなるバンプ電極と比較して、複数の端子間距離にバラつきに対する許容マージンが大きい。本実施の形態では、図５および図６に示すように、厚さ方向において、半導体部品２０と配線基板１０の間、および半導体部品３０と配線基板１０の間、のそれぞれに、インタポーザ４０の一部分が配置されている。このため、図１１に示す端子２１とボンディングパッド１６の離間距離、あるいは端子３１とボンディングパッド１６の離間距離は、インタポーザ４０の厚さよりは大きく。そして、端子間の離間距離が大きくなると、複数の端子間距離にバラつきが生じやすいので、半田ボールから成るバンプ電極５１およびバンプ電極５２を介して、半導体部品２０または半導体部品３０と、配線基板１０とを電気的に接続する方法が有効である。
　ただし、バンプ電極５１およびバンプ電極５２の構造には、種々の変形例が適用可能である。例えば、図１０に示すバンプ電極５３と同様に、導体柱５３Ａと半田層５３Ｂとを備えた構造にしても良い。この場合、半田ボールを利用する場合と比較して、多数のバンプ電極５１、５２を小さい配置間隔で配列できる。このため、バンプ電極５１およびバンプ電極５２の数を増やしても、半導体装置ＰＫＧ１（図４参照）の大型化を抑制できる。
　＜変形例＞
　本実施の形態では、実施の形態の説明中にも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。
　＜変形例１＞
　図１２は、図１に対する変形例である半導体装置の構成例を模式的に示す説明図である。図１２に示す半導体装置ＰＫＧ２は、図１に示す半導体部品３０に対する変形例である半導体部品３０Ａが、コア回路ＳＣＲ１に加えて、外部インタフェース回路ＳＩＦ３を有している点で、図１に示す半導体装置ＰＫＧ１と相違する。
　図１では、半導体部品３０のコア回路ＳＣＲ１に含まれる演算処理回路が、半導体部品２０の外部インタフェース回路ＳＩＦ１を介して外部と通信する例について説明した。しかし、図１２に示す半導体装置ＰＫＧ２のように、半導体部品３０Ａが外部インタフェース回路ＳＩＦ３を備えていても良い。例えば、コア回路ＳＣＲ１には演算処理回路を含む複数の回路が含まれているので、複数の演算処理回路を備えていても良い。この場合、図１２に示すように、複数のコア回路ＳＣＲ１が備える複数の演算処理回路のうちの一部は、半導体部品３０Ａの主面３０ｔに配置された端子ＰＤ９を介して、外部（図１に示す例では外部機器ＥＸ２）との間で信号ＳＧ３を伝送しても良い。
　信号伝送経路Ｌｓｇ３を利用して外部機器ＥＸ２と外部インタフェース回路ＳＩＦ３との間で信号ＳＧ３を伝送する方式は、信号伝送経路Ｌｓｇ１と同様に、シリアル通信方式が好ましい。この場合、信号ＳＧ３は信号ＳＧ２より高い周波数（高い伝送速度）で伝送される。したがって、また、半導体部品３０Ａの端子ＰＤ９は、インタポーザ４０を介さず、かつ、バンプ電極ＢＰ９を介して配線基板１０と電気的に接続される。ことが好ましい。これにより、高速伝送経路である信号伝送経路Ｌｓｇ３での信号損失を低減できる。
　また、信号伝送経路Ｌｓｇ３の数が増加すると、外部インタフェース回路ＳＩＦ３の専有面積が増加することになり、半導体部品３０の面積が増大する。したがって、半導体装置ＰＫＧ２に複数の信号伝送経路Ｌｓｇ１と複数の信号伝送経路Ｌｓｇ３とが接続されている場合、信号伝送経路Ｌｓｇ３の数は信号伝送経路Ｌｓｇ１の数より少ないことが好ましい。言い換えれば、半導体部品２０の主面２０ｔに複数の端子ＰＤ１が配置され、半導体部品３０Ａの主面３０ｔに複数の端子ＰＤ９が配置されている場合、端子ＰＤ９の数は端子ＰＤ１の数より少ないことが好ましい。これにより、半導体装置ＰＫＧ２の大型化を抑制できる。
　図１２に示す半導体装置ＰＫＧ２は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１２に示す半導体部品３０Ａは、上記した相違点を除き、図１～図１１を用いて説明した半導体部品３０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ａに置き換えて適用可能であり、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ２に置き換えて適用可能なので、重複する説明は省略する。
　＜変形例２＞
　また、図１では、配線基板１０に搭載される半導体部品の数が２個の場合の実施態様について説明したが、配線基板１０上に搭載される半導体部品の数は、３個以上でも良い。例えば、図１３に示す半導体装置ＰＫＧ３は、配線基板１０の上面１０ｔ上には、半導体部品２０、半導体部品３０Ｂおよび半導体部品６０が搭載されている。図１３は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。また、図１４は、図１３に示すメモリパッケージに接続されたインタポーザの周辺を拡大して示す説明図である。
　図１３に示す例では、半導体部品６０は、メモリ回路（主記憶回路）を備えるメモリパッケージであり、半導体部品３０Ｂは、上記メモリ回路を制御する制御回路を備えている。制御回路は、例えば図１３に示すコア回路ＳＣＲ１に含まれている。
　また、本実施の形態の例では、半導体部品６０および半導体部品３０Ｂのそれぞれは、インタポーザ４０と同様の配線部材であるインタポーザ４０Ａを介して電気的に接続されている。言い換えれば、半導体装置ＰＫＧ３は、半導体部品３０Ｂと半導体部品６０との間で信号を伝送することによって動作するシステムを備えている。
　半導体部品６０は、半導体部品３０Ｂとの間で通信するデータを記憶するメモリ回路（主記憶回路、記憶回路）ＳＭＥ１を備えている。また、半導体部品３０Ｂには、半導体部品６０の主記憶回路の動作を制御する制御回路を備えている。また、半導体部品３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図１３では、一例として演算処理回路や制御回路などの主要な回路を、コア回路ＳＣＲ１として示している。ただし、コア回路ＳＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。例えば、半導体部品３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、半導体部品６０の主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。
　また、半導体部品３０Ｂは、半導体部品２０との間で信号ＳＧ２を伝送する内部インタフェース回路ＳＩＦ２の他、半導体部品６０との間で信号ＳＧ４を伝送する内部インタフェース回路ＳＩＦ４を備えている。また半導体部品６０は、メモリ回路ＳＭＥ１の他、半導体部品３０Ｂとの間で信号ＳＧ４を伝送する内部インタフェース回路ＳＩＦ４を備えている。半導体部品３０Ｂの制御回路は、内部インタフェース回路ＳＩＦ４、および内部インタフェース回路ＳＩＦ４に接続されるインタポーザ４０Ａ（詳しくはインタポーザ４０Ａが備える複数の信号伝送経路Ｌｓｇ４）を介して、半導体部品６０との間で信号を伝送することができる。
　図１３に示すメモリ回路ＳＭＥ１を半導体部品３０Ｂのコア回路ＳＣＲ１に形成することもできるが、メモリ回路ＳＭＥ１を半導体部品３０Ｂとは別の半導体部品６０に形成すれば、以下の点で好ましい。すなわち、メモリ回路ＳＭＥ１は記憶容量に比例して専有面積が大きくなる。このため、半導体部品３０Ｂにメモリ回路ＳＭＥ１を形成する場合、必要な記憶容量に応じて半導体部品３０Ｂの平面積（主面３０ｔの面積）が大きく変化する。一方、半導体装置ＰＫＧ３のように、半導体部品６０にメモリ回路ＳＭＥ１が形成された構成の場合、半導体部品３０Ｂの平面積は、システムに必要な記憶容量によらず、ほぼ一定にすることができる。また、メモリ回路ＳＭＥ１が形成された半導体部品６０は、メモリ回路ＳＭＥ１、内部インタフェース回路ＳＩＦ４、電源回路の他には、例えば演算処理回路のような複雑な回路を有していない。この場合、メモリ回路ＳＭＥ１のレイアウトの自由度が高いので、記憶容量に比例した半導体部品６０の平面積（主面６０ｔの面積）の増大を抑制できる。例えば、図２７に示す半導体部品６１のように、メモリ回路ＳＭＥ１をそれぞれ有するメモリチップＭＣが複数枚積層された構造の場合、半導体部品６１の平面積の増大を抑制しつつ、かつ、記憶容量を大きくできる。図２７は、図１４に示すメモリパッケージに対する変形例を示す説明図である。
　信号伝送経路Ｌｓｇ４は、信号伝送経路Ｌｓｇ２と同様に、例えばパラレル通信方式により信号ＳＧ４を伝送する配線経路である。このため、インタポーザ４０Ａはインタポーザ４０と同様の構造にすることができる。図１３および図１４に示す例では、半導体部品３０Ｂの主面３０ｔには、半導体部品２０（図１３参照）との間で信号ＳＧ２（図１３参照）を伝送する端子ＰＤ３（図１３参照）の他、半導体部品６０との間で信号ＳＧ４を伝送する端子ＰＤ１０（図１４参照）が配置されている。また、図１４に示すように、半導体部品６０は、半導体部品３０Ｂとの間で信号ＳＧ４を伝送する端子ＰＤ１１が配置された主面６０ｔを有している。
　また、半導体部品６０に接続される配線経路は、信号伝送経路Ｌｓｇ４以外の伝送経路が接続されていても良い。例えば、図１４に示す例では、半導体部品６０の主面６０ｔには、接地電位ＶＧ１が供給可能な端子ＰＤ１２および端子ＰＤ１３が配置されている。半導体部品６０には、外部（図１４に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ４、および半導体部品６０と半導体部品３０Ｂとの間で接地電位ＶＧ１を伝送可能な配線経路Ｌｖｇ５が接続されている。図１４に示す例では、電位供給部ＰＳ１から端子ＰＤ１２を介してメモリ回路ＳＭＥ１および内部インタフェース回路ＳＩＦ４に接地電位ＶＧ１が供給可能である。また、端子ＰＤ１３は内部インタフェース回路ＳＩＦ４に接続されており、接地電位ＶＧ１は、内部インタフェース回路ＳＩＦ４を介して端子ＰＤ１３に供給される。
　接地電位ＶＧ１が供給可能な配線経路Ｌｖｇ５は、信号伝送経路Ｌｓｇ４の信号波形に対する参照電位が伝送されるリファレンス経路として利用することができる。また、信号伝送経路Ｌｓｇ４の周囲に接地電位が供給される配線経路Ｌｖｇ５が配置されている場合、信号伝送経路Ｌｓｇ４から発生するノイズ、あるいは信号伝送経路Ｌｓｇ４に対するノイズの伝搬を抑制するシールド導体として利用することができる。
　また、半導体部品６０の端子ＰＤ１２は、インタポーザ４０Ａを介さず、かつ、バンプ電極ＢＰ１２を介して配線基板１０と電気的に接続される。また、半導体部品６０の端子ＰＤ１３は、バンプ電極ＢＰ１３を介してインタポーザ４０Ａと電気的に接続されている。図１４に示す例では、インタポーザ４０Ａの配線経路Ｌｖｇ５は、半導体部品３０Ｂおよび半導体部品６０を介して配線基板１０と接続されており、配線基板１０とは直接的には接続されていない。この場合、インタポーザ４０Ａの下面４０ｂ側に端子を設けなくても良い。
　ただし、インタポーザ４０Ａの配線経路Ｌｖｇ５に接地電位ＶＧ１を供給する方法の変形例として、インタポーザ４０Ａと配線基板１０との間、すなわちインタポーザ４０Ａの下面４０ｂ側に端子を設け、該端子を介して配線基板１０と配線経路Ｌｖｇ５とを直接的に接続しても良い。配線基板１０と接続された端子から接地電位ＶＧ１を供給すれば、接地電位ＶＧ１の供給経路が増えるので、配線経路Ｌｖｇ５の電位を安定化させることができる。
　また、図１４に示す例では、半導体部品６０の主面６０ｔには、外部（図１３に示す例では電位供給部ＰＳ１）から電源電位ＶＤ１が供給可能な端子ＰＤ１４が配置されている。半導体部品６０には、外部から電源電位ＶＤ３が供給可能な配線経路Ｌｖｄ３が接続されている。半導体部品６０の端子ＰＤ１４は、インタポーザ４０Ａを介さず、かつ、バンプ電極ＢＰ１４を介して配線基板１０と電気的に接続される。電源電位ＶＤ３は、例えば、半導体部品６０のメモリ回路ＳＭＥ１、あるいは半導体部品６０の内部インタフェース回路ＳＩＦ４、あるいはこれらの両方を駆動する駆動電源用の電位である。図１４に示すように、インタポーザ４０Ａを介さずに、配線基板１０から直接的に電源電位ＶＤ３を供給することで、配線経路Ｌｖｄ３のインピーダンスを低減することができるので、電源電位ＶＤ３を安定化させることができる。
　また、図１４に示す例では、主面２０ｔにおいて、半導体部品６０の端子ＰＤ１２は、端子ＰＤ１４と端子ＰＤ１３の間に配置されている。半導体部品６０に接地電位ＶＧ１を供給する端子ＰＤ１２が端子ＰＤ１３の近くに配置されている場合、端子ＰＤ１２を経由して端子ＰＤ１３に接地電位ＶＧ１を供給する際に接地電位ＶＧ１の供給経路距離が短くなる。これにより、配線経路Ｌｖｇ５の電位を安定させることができる。
　図１３に示す半導体装置ＰＫＧ３は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１３に示す半導体部品３０Ｂは、上記した相違点を除き、図１～図１１を用いて説明した半導体部品３０と同様である。また、図１３に示すインタポーザ４０Ａは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ａに、インタポーザ４０をインタポーザ４０Ａに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ３に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例３＞
　また、図１に対する変形例として、信号伝送経路Ｌｓｇ２の配線経路距離をさらに短くしても良い。図１５は、図１に示すインタポーザの周辺を拡大して示す説明図である。図１６は、図１５に対する変形例であるインタポーザの周辺を拡大して示す説明図である。
　図１５に示すように、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１は、半導体部品２０の端子ＰＤ２と端子ＰＤ４との離間距離Ｄ２以上である。半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１を長くすれば、信号伝送経路Ｌｓｇ２を構成する配線を引き回すスペースを増大させることができる。
　一方、図１６に示す半導体装置ＰＫＧ４の場合、半導体部品２０の端子ＰＤ２と半導体部品３０の端子ＰＤ３との離間距離Ｄ１は、半導体部品２０の端子ＰＤ２と端子ＰＤ４との離間距離Ｄ２より小さい。言い換えれば、図１６に示す半導体装置ＰＫＧ４が有するインタポーザ４０Ｂの信号伝送経路Ｌｓｇ２の伝送経路距離は、図１５に示す半導体装置ＰＫＧ１が有するインタポーザ４０の信号伝送経路Ｌｓｇ２の伝送経路距離より短い。そして、パラレル通信方式で信号が伝送される信号伝送経路Ｌｓｇ２の伝送距離を短くすることで、スキューによる同期の問題、伝送損失増加の問題、あるいはクロストークノイズの問題などを抑制できる。
　図１６に示す半導体装置ＰＫＧ４は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１６に示すインタポーザ４０Ｂは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｂに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ４に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例４＞
　また、図５に示す例では、インタポーザ４０の下面４０ｂと配線基板１０の上面１０ｔの間に隙間があり、この隙間に樹脂体５５が配置されている実施態様について説明した。しかし、インタポーザ４０の厚さ、あるいはバンプ電極５３の高さによっては、半導体部品２０と配線基板１０との隙間にインタポーザ４０の一部分を配置することが難しい場合もある。その場合には、図１７に示す半導体装置ＰＫＧ５のように、配線基板１０の上面１０ｔ側の一部分に、キャビティ（開口部、段差部）１０ｃが設けられ、キャビティ１０ｃ内にインタポーザ４０Ｃの一部分が配置されていても良い。図１７は、図５に対する変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
　図１７に示す半導体装置ＰＫＧ５は、配線基板１０Ａの上面１０ｔ側の一部にキャビティ１０ｃが形成されている点で、図５に示す半導体装置ＰＫＧ１と相違する。また、図１７に示すインタポーザ４０Ｃが有する半導体基板４４の厚さは、図５に示すインタポーザ４０が有する半導体基板４４の厚さより厚い。この場合、インタポーザ４０Ｃの強度は、インタポーザ４０の強度より高い。このため、インタポーザ４０Ｃの厚さおよびバンプ電極５３の高さの合計値は配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きい。しかし、配線基板１０Ａのように、キャビティ１０ｃが設けられていれば、インタポーザ４０Ｃの一部分（少なくとも下面４０ｂを含む一部分）をキャビティ１０ｃ内に配置することで、インタポーザ４０Ｃと半導体部品２０とを接続することができる。
　図１７に示すようにインタポーザ４０Ｃの厚さおよびバンプ電極５３の高さの合計値が、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きくなる要因は、半導体基板４４の厚さには限定されない。例えばインタポーザ４０の配線層数が増加したことにより、インタポーザ４０の厚さが厚くなる場合もある。また例えば、バンプ電極５３の高さが図５に示す例より高くなる場合もある。また、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離が図５に示す例より小さくなった場合にも、インタポーザ４０の厚さおよびバンプ電極５３の高さの合計値が、配線基板１０の上面１０ｔと半導体部品２０の主面２０ｔとの離間距離より大きくなる。これらの場合のいずれにおいても、図１７に示す半導体装置ＰＫＧ５と同様に、配線基板１０Ａの上面１０ｔ側の一部にキャビティ１０ｃが設けられていれば、インタポーザ４０の一部分が配線基板１０と半導体部品２０の間に配置された構造にすることができる。
　なお、図１７は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
　また、図１７に示す半導体装置ＰＫＧ５は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１７に示すインタポーザ４０Ｃは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｃに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ５に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例５＞
　図５および図６に示す例では、インタポーザ４０の下面４０ｂには端子や電極などは、設けられていない。インタポーザ４０の端子は全て上面４０ｔ側に配置されている。しかし、図５および図６に対する変形例として、図１８に示す半導体装置ＰＫＧ６が有するインタポーザ４０Ｄのように、下面４０ｂ側に端子４７を設けても良い。図１８は、図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
　インタポーザ４０Ｄは、半導体基板４４を厚さ方向（主面４４ｔおよび下面４０ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極４８を備えている。複数の貫通電極４８は、半導体基板４４を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。貫通電極４８は、一方の端部が下面４０ｂに形成された端子４７に接続され、他方の端部が配線層Ｍ３の配線４３に接続されている。インタポーザ４０Ｄの場合、下面４０ｂに配置された端子、４７および端子４７に接続されるバンプ電極５４を介して、例えば図１に示す電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１などを供給することができる。この場合、端子４７を介して供給される電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１を安定化させることができる。バンプ電極５４は、例えば図１１を用いて説明した半田ボール、あるいは図１０を用いて説明した導体柱である。
　ただし、この場合であっても、図１に示す信号伝送経路Ｌｓｇ１は、端子ＰＤ１に接続される。すなわち、インタポーザ４０Ｄを介さずに、半導体部品２０に接続されていることが好ましい。シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０Ｄを経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されていれば、高速伝送経路の信号損失を低減できる。
　なお、図１８は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
　また、図１８に示す半導体装置ＰＫＧ６は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１８に示すインタポーザ４０Ｄは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｄに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ６に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例６＞
　また、インタポーザの下面側に端子が設けられている実施態様には、図１８を用いて説明したインタポーザ４０Ｄの他の変形例がある。図１９は、図５に対する他の変形例である半導体装置の半導体部品とインタポーザとの接続部分の周辺を示す拡大断面図である。
　図１９に示半導体装置ＰＫＧ７が有するインタポーザ４０Ｅは、積層された複数の配線層を備える、所謂、多層配線基板である。図１９に示す例では、インタポーザ４０Ｅは上面４０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、および配線層Ｍ５の合計５層の配線層を備える。複数の配線層のそれぞれは、配線４３などの導体パターンを有し、隣り合う導体パターンは、絶縁層４５により覆われている。ただし、インタポーザ４０Ｅが備える配線層の数は、図４に示す例に限定されず、例えば、５層よりも少なくても良いし、５層よりも多くても良い。また、インタポーザ４０Ｅが備える複数の配線層は、層間導電路である、ビア配線を介して電気的に接続されている。
　絶縁層４５は、例えば熱硬化性樹脂などの有機絶縁材料から成る。あるいは、絶縁層４５は、例えば二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）で形成されていても良い。無機絶縁材料で絶縁層４５を形成した場合、各配線層の下地を構成する絶縁層４５の平坦性を向上させることができるので、複数の配線４３の配線幅を小さくしたり、複数の配線４３の配置密度を配線基板１０の配線１３の配置密度より高くしたりできる。
　また、インタポーザ４０Ｅの上面４０ｔには、複数のボンディングパッド４１が形成されている。図１９では図示を省略するが、インタポーザ４０の上面４０ｔには、図６およい図９を用いて説明したボンディングパッド４２も形成されている。そして、複数のボンディングパッド４１（およびボンディングパッド４２）のそれぞれは、バンプ電極５３を介して半導体部品２０と電気的に接続されている。また、インタポーザ４０Ｅの下面４０ｂには、複数の端子４７が形成されている。そして、複数の端子４７のそれぞれは、バンプ電極５４を介して配線基板１０と電気的に接続されている。ボンディングパッド４１（およびボンディングパッド４２）と端子４７とは、インタポーザ４０Ｅの複数の配線層を介して互いに電気的に接続されている。つまり、半導体装置ＰＫＧ７は、配線基板１０と半導体部品２０とが、インタポーザ４０Ｅを介して電気的に接続される配線経路を有している。
　インタポーザ４０Ｅの場合、下面４０ｂに配置された端子、４７および端子４７に接続されるバンプ電極５４を介して、例えば図１に示す電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１などを供給することができる。この場合、端子４７を介して供給される電源電位ＶＤ１、ＶＤ２、あるいは接地電位ＶＧ１を安定化させることができる。
　ただし、上記した変形例５と同様に、図１に示す信号伝送経路Ｌｓｇ１は、端子ＰＤ１に接続される。すなわち、インタポーザ４０Ｄを介さずに、半導体部品２０に接続されていることが好ましい。シリアル通信方式を利用して高速（高周波）で信号ＳＧ１を伝送する信号伝送経路Ｌｓｇ１がインタポーザ４０Ｄを経由せず、バンプ電極ＢＰ１を介して配線基板１０に接続されていれば、高速伝送経路の信号損失を低減できる。
　また、図示は省略するが、図１９に示す半導体装置ＰＫＧ７に対しては、種々の変形例がある。例えば、図１９に示す複数の配線層の間に、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成るコア絶縁層が配置されていても良い。この場合、インタポーザ４０Ｅの強度を向上させることができる。また、コア絶縁層が配置されている場合、ボンディングパッド４１と端子４７は、コア絶縁層を貫通するスルーホール配線を介して電気的に接続される。
　なお、図１９は、図５に対する変形例として説明したが、図６に示す半導体部品３０との関係においても同様である。すなわち、本変形例において、半導体部品２０として説明した部分を半導体部品３０と読み替えて適用すれば良い。
　また、図１９に示す半導体装置ＰＫＧ７は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図１９に示すインタポーザ４０Ｅは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、インタポーザ４０をインタポーザ４０Ｅに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ７に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例７＞
　また、上記変形例５で説明したインタポーザ４０Ｄや上記変形例６で説明したインタポーザ４０Ｅのように、インタポーザの下面４０ｂ側に端子４７を配置する技術を用いれば、図２０に示す半導体装置ＰＫＧ８のように、半導体部品３０に接続される全ての配線経路がインタポーザ４０Ｆを介して接続された構造にすることができる。図２０は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。
　図２０に示す半導体装置ＰＫＧ８は、半導体部品３０の複数の端子ＰＤ７Ａおよび端子ＰＤ８Ａのそれぞれが、インタポーザ４０Ｆを介して配線基板１０と電気的に接続されている点で、図１に示す半導体装置ＰＫＧ１と相違する。
　インタポーザ４０Ｆが有する下面４０ｂには、複数の端子４７が配置されている。複数の端子４７の詳細な構造は、図１８を用いて説明したインタポーザ４０Ｄの構造、あるいは図１９を用いて説明したインタポーザ４０Ｅの構造を適用できるので、重複する説明は省略する。
　また、半導体部品３０Ｃには、外部（図２０に示す例では電位供給部ＰＳ１）から接地電位ＶＧ１が供給可能な端子ＰＤ７Ａおよび電源電位ＶＤ２が供給可能な端子ＰＤ８Ａが配置されている。半導体部品３０の端子ＰＤ７Ａは、バンプ電極ＢＰ７Ａを介してインタポーザ４０Ｆと電気的に接続されている。また、端子ＰＤ７Ａは、インタポーザ４０Ｆの端子４７を介して配線基板１０と電気的に接続されている。また、半導体部品３０Ｃの端子ＰＤ８Ａは、バンプ電極ＢＰ８Ａを介してインタポーザ４０Ｆと電気的に接続されている。また、端子ＰＤ８Ａは、インタポーザ４０Ｆの端子４７を介して配線基板１０と電気的に接続されている。
　図２０に示す半導体装置ＰＫＧ８は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図２０に示す半導体部品３０Ｃは、上記した相違点を除き、図１～図１１を用いて説明した半導体部品３０と同様である。また、図２０に示すインタポーザ４０Ｆは、上記した相違点を除き、図１～図１１を用いて説明したインタポーザ４０と同様である。このため、上記相違点以外は、上記半導体部品３０を半導体部品３０Ｃに、インタポーザ４０をインタポーザ４０Ｆに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ８に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例８＞
　図２１は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。図１では、半導体部品２０と半導体部品３０とを電気的に接続する配線部材として、互いに絶縁された複数の配線を有する配線基板であるインタポーザを取り上げて説明した。半導体部品２０と半導体部品３０とを電気的に接続する配線部材としては、図２１に示す半導体装置ＰＫＧ９が有する配線部材４０Ｇのように、一方の端部が半導体部品の端子ＰＤ２（または端子ＰＤ５）に接続され、他方の端部が半導体部品３０の端子ＰＤ３（または端子ＰＤ９）に接続された複数のワイヤ４０Ｗにより構成されていても良い。この場合、複数のワイヤ４０Ｗが互いに接触することを抑制するため、複数のワイヤ４０Ｗは樹脂体（例えば図４に示す樹脂体５６を参照）で封止されていることが好ましい。
　＜変形例９＞
　図２２は、図１に対する他の変形例である半導体装置の構成例を模式的に示す説明図である。また、図２３は、図２２に対する変形例である半導体装置の構成例を模式的に示す説明図である。図１では、半導体部品３０に電源電位ＶＤ２を供給可能な端子ＰＤ８と配線基板１０とをインタポーザ４０を介さずに接続することで、電源電位ＶＤ２を安定化させる実施態様について説明した。図２２に示す半導体装置ＰＫＧ１０のように、配線基板１０Ｂの上面１０ｔと下面１０ｂとの間において、半導体部品３０と厚さ方向に重なる位置に、コンデンサＣ１を配置しても良い。
　図２２に示すコンデンサＣ１は、配線基板１０Ｂの上面１０ｔと下面１０ｂとの間に配置された基板内蔵型のコンデンサである。コンデンサＣ１の一方の電極は、配線経路Ｌｖｄ２に接続され、他方の電極は、配線経路Ｌｖｇ３に接続されている。言い換えれば、コンデンサＣ１は、コア回路ＳＣＲ１（例えば演算処理回路）の駆動電源を供給する配線経路中に並列接続で配置されている。この場合、コンデンサＣ１は、配線経路Ｌｖｄ２に含まれるノイズ（信号）を配線経路Ｌｖｇ３側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサＣ１は、半導体部品３０のコア回路ＳＣＲ１に流れる電流のループ（経路距離）を小さくすることで、配線経路Ｌｖｄ２および配線経路Ｌｖｇ３に含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサＣ１を接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
　また、図２２に対する更なる変形例として、図２３に示す半導体装置ＰＫＧ１１が有するコンデンサＣ１のように、半導体部品３０と厚さ方向に重なる位置に配置されているコンデンサＣ１は、配線基板１０の下面１０ｂ側に搭載された、表面実装型のコンデンサであっても良い。表面実装型のコンデンサの場合、配線基板１０が完成した後で、コンデンサＣ１を実装すれば良いので、図２２に示す基板内蔵型のコンデンサと比較して、製造工程を簡単にできる。一方、図２２に示す基板内蔵型のコンデンサＣ１を用いれば、表面実装型のコンデンサと比較して、コンデンサＣ１とコア回路ＳＣＲ１との配線経路距離を短くできる。
　このように、半導体部品３０と厚さ方向に重なる位置に、コンデンサＣ１が配置されている半導体装置ＰＫＧ１０は、半導体装置ＰＫＧ１と比較して、コア回路ＳＣＲ１に供給される電源電位ＶＤ２をさらに安定化させることができる。
　また、コア回路ＳＣＲ１とコンデンサＣ１との経路距離を短くする観点からは、図２２に示すように、コンデンサＣ１は厚さ方向において、コア回路ＳＣＲ１と重なっていることが特に好ましい。
　図２２に示す半導体装置ＰＫＧ１０は、上記した相違点以外は図１～図１１を用いて説明した半導体装置ＰＫＧ１と同様である。また、図２０に示す配線基板１０Ｂは、上記した相違点を除き、図１～図１１を用いて説明した配線基板１０と同様である。このため、上記相違点以外は、上記配線基板１０を配線基板１０Ｂに、上記半導体装置ＰＫＧ１を半導体装置ＰＫＧ１０に、それぞれ置き換えて適用可能なので、重複する説明は省略する。
　＜変形例１０＞
　図２４は、図４に対する変形例である半導体装置の構成例を模式的に示す説明図である。図２や図４では、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂが露出する実施態様について説明した。しかし、図２４に示す半導体装置ＰＫＧ１２のように、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに放熱板７０が取り付けられていても良い。
　図２４に示す例では、放熱部品７０は金属板であって、接着材７１を介して半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに接着固定されている。接着材７１は、樹脂製の接着材であっても良いが、放熱性を向上させる観点から、樹脂材料中に金属粒子やカーボン粒子など、母材よりも熱伝導率が高い放熱材料からなる複数の粒子が含有されていることが好ましい。
　図２４に示す例では、配線基板１０の上面１０ｔから半導体部品２０の裏面２０ｂまでの高さと、配線基板１０の上面１０ｔから半導体部品３０の裏面３０ｂまでの高さが同程度である。このため、半導体部品２０の裏面２０ｂおよび半導体部品３０の裏面３０ｂに放熱板７０が取り付けられている。図示は省略するが、配線基板１０の上面１０ｔから半導体部品２０の裏面２０ｂまでの高さと、配線基板１０の上面１０ｔから半導体部品３０の裏面３０ｂまでの高さが異なる場合もある。この場合、少なくとも半導体部品３０の裏面３０ｂには、放熱部品７０が取り付けられていることが好ましい。図１を用いて説明したように、半導体部品３０はコア回路ＳＣＲ１を有し、半導体部品２０と比較して発熱し易い。したがって、相対的に発熱量が大きい半導体部品３０に放熱部品７０を取り付けることで、半導体装置ＰＫＧ１２の放熱性を向上させることができる。
　＜変形例１１＞
　図２５および図２６は、図１１に示す半導体部品と配線基板とを電気的に接続するバンプ電極に対する変形例を示す拡大断面図である。
　図１１に示す例では、半導体部品２０の端子２１と配線基板１０のボンディングパッド１６とが半田材料から成るバンプ電極５１を介して電気的に接続され、半導体部品３０の端子３１と配線基板１０のボンディングパッド１６とが半田材料から成るバンプ電極５１を介して電気的に接続されている例について説明した。バンプ電極５１およびバンプ電極５２の構造には、種々の変形例が適用可能である。
　例えば、図２５に示すバンプ電極５７のように、導体柱５７Ａと半田層５７Ｂとを備えたバンプ電極５７を介して端子２１（または端子３１）とボンディングパッド１６とが電気的に接続された構造であっても良い。
　また、図２５に示す例では、ボンディングパッド１６のうちの一部分が絶縁膜１７に覆われた、ＳＭＤ（solder mask defined）構造である実施態様を例示的に示している。しかし、図２６に示す変形例のように、ボンディングパッド１６が絶縁膜１７（図２５参照）から露出する、ＮＳＭＤ（non solder mask defined）構造である実施態様であっても良い。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
　その他、上記実施の形態に記載された内容の一部を以下に記載する。
　〔付記１〕
　第１面、および前記第１面の反対側に位置する第２面を備える配線基板と、
　第１主面および前記第１主面の反対側に位置する第１裏面を備え、前記第１主面と前記配線基板との前記第１面とが対向した状態で前記配線基板の前記第１面上に搭載される第１半導体部品と、
　第２主面および前記第２主面の反対側に位置する第２裏面を備え、前記第２主面と前記配線基板との前記第１面とが対向した状態で前記配線基板の前記第１面上に搭載される第２半導体部品と、
　前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の配線経路を備える第１配線部材と、
　を有し、
　前記第１半導体部品の前記第１主面には、前記第１配線部材を介さず、かつ、第１バンプ電極を介して前記配線基板と電気的に接続される第１端子、および第２バンプ電極を介して前記第１配線部材と電気的に接続される第２端子が配置され、
　前記第２半導体部品の前記第２主面には、第３バンプ電極を介して前記第１配線部材と電気的に接続される第３端子、および前記第１配線部材を介さず、かつ、第３バンプ電極を介して前記配線基板と電気的に接続される第４端子が配置され、
　前記第１バンプ電極、前記第２バンプ電極、および前記第３バンプ電極のそれぞれは、樹脂で封止されている、半導体装置。
　〔付記２〕
　付記１において、
　前記第２バンプ電極および前記第３バンプ電極の体積は、前記第１バンプ電極の体積より小さい、半導体装置。
　〔付記３〕
　付記２において、
　前記第２バンプ電極および前記第３バンプ電極は、第１の樹脂体により封止され、前記第１バンプ電極は、前記第１の樹脂体とは別の第２の樹脂体により封止されている、半導体装置。
１０，１０Ａ，１０Ｂ　配線基板
１０ｂ　下面（面、実装面）
１０ｃ　キャビティ（開口部、段差部）
１０ｓ　側面
１０ｔ　上面（面、チップ搭載面）
１１　半田ボール（外部端子）
１２　ランド（外部端子、半田ボール接続用パッド）
１３　配線
１３Ｐ　導体プレーン
１４　絶縁層
１４ｃ　コア層（コア材、コア絶縁層、絶縁層）
１５ＴＷ　スルーホール配線
１５ＶＷ　ビア配線
１６　ボンディングパッド（基板端子、半導体部品接続用端子）
１７　絶縁膜（ソルダレジスト膜）
２０，３０，３０Ａ，３０Ｂ，３０Ｃ，６０，６１　半導体部品
２０ｂ，３０ｂ　裏面
２０ｓ１，２０ｓ２　辺
２０ｔ，３０ｔ，６０ｔ　主面
２１，２２，３１，３２，ＰＤ１，ＰＤ２，ＯＤ３，ＰＤ４，ＰＤ５，ＰＤ６，ＰＤ７，ＰＤ７Ａ，ＰＤ８，ＰＤ８Ａ，ＰＤ９，ＰＤ１０，ＰＤ１１，ＰＤ１２，ＰＤ１３，ＰＤ１４　端子（電極、部品電極、パッド）
２３，３３　半導体基板（基材）
２３ｔ，３３ｔ　主面
２４，３４　配線層
２５，３５　パッシベーション膜
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４０Ｅ，４０Ｆ，４０ｈ　インタポーザ
４０ｂ　下面（面、裏面）
４０Ｇ　配線部材
４０ｓ　側面
４０ｔ　上面（面、中継端子配置面）
４０Ｗ　ワイヤ
４１，４２　ボンディングパッド（端子、中継基板端子）
４３　配線
４４　半導体基板（基材）
４４ｔ　主面
４５　絶縁層
４６　パッシベーション膜
４７　端子
４８　貫通電極
５１，５２，５３，５４，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５，ＢＰ６，ＢＰ７，ＢＰ８，ＢＰ９，ＢＰ１２，ＢＰ１３，ＢＰ１４，ＢＰｈ１　バンプ電極（導電性部材）
５３Ａ　導体柱
５３ｂ　下面
５３Ｂ　半田層
５３ｔ　上面
５５，５６　樹脂体
５６ｓ　境界面
７０　放熱板
７０　放熱部品
７１　接着材
Ｃ１　コンデンサ
Ｄ１，Ｄ２　離間距離
ＤＳｎ，ＤＳｐ　差動信号伝送経路
ＥＸ１，ＥＸ２　外部機器
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５　配線層
Ｌｓｇ１，Ｌｓｇ２，Ｌｓｇ３，Ｌｓｇ４　信号伝送経路（配線経路）
Ｌｖｄ１，Ｌｖｄ２，Ｌｖｄ３，Ｌｖｇ１，Ｌｖｇ２，Ｌｖｇ３，Ｌｖｇ４，Ｌｖｇ５　配線経路
ＭＢ１　実装基板（マザーボード）
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４，ＰＫＧ５，ＰＫＧ６，ＰＫＧ７，ＰＫＧ８，ＰＫＧ９，ＰＫＧ１０，ＰＫＧ１１，ＰＫＧ１２，ＰＫＧｈ１　半導体装置
ＰＳ１　電位供給部
ＳＣＲ１　コア回路（主回路）
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４　信号
ＳＩＦ１　外部インタフェース回路（外部入出力回路）
ＳＩＦ２，ＳＩＦ３，ＳＩＦ４　内部インタフェース回路（内部入出力回路）
ＳＭＥ１　メモリ回路（主記憶回路、記憶回路）
ＶＤ１，ＶＤ２，ＶＤ３　電源電位
ＶＧ１　接地電位

Claims (15)

  1. 　第１半導体部品と、
    　第２半導体部品と、
    　前記第１半導体部品および前記第２半導体部品のそれぞれが搭載された配線基板と、
    　前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の配線経路を備える第１配線部材と、
    　を有し、
    　前記第１半導体部品は、外部との間で第１信号を伝送する第１端子、および前記第２半導体部品との間で第２信号を伝送する第２端子が配置された第１主面を備え、
    　前記第２半導体部品は、前記第１半導体部品との間で前記第２信号を伝送する第３端子が配置された第２主面を備え、
    　前記第１信号は前記第２信号より高い周波数で伝送され、
    　前記第１半導体部品の前記第１端子は、前記第１配線部材を介さず、かつ、第１バンプ電極を介して前記配線基板と電気的に接続され、
    　前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子は、前記第１配線部材を介して電気的に接続されている、半導体装置。
  2. 　請求項１において、
    　前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第１端子と前記第２半導体部品の前記第３端子との離間距離より小さい、半導体装置。
  3. 　請求項２において、
    　前記第２端子は、第２バンプ電極を介して前記第１配線部材と電気的に接続され、
    　前記第３端子は、第３バンプ電極を介して前記第１配線部材と電気的に接続されている、半導体装置。
  4. 　請求項３において、
    　前記第１半導体部品の前記第１主面には、接地電位が供給可能な第４端子および第５端子が配置され、
    　前記第４端子は、前記第１配線部材を介さず、かつ、第４バンプ電極を介して前記配線基板と電気的に接続され、
    　前記第５端子は、第５バンプ電極を介して前記第１配線部材と電気的に接続されている、半導体装置。
  5. 　請求項４において、
    　前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第２端子と前記第３端子との離間距離より小さい、半導体装置。
  6. 　請求項５において、
    　前記第４端子は、前記第１端子と前記第２端子の間に配置されている、半導体装置。
  7. 　請求項６において、
    　前記第１半導体部品の前記第２端子と前記第２半導体部品の前記第３端子との離間距離は、前記第１半導体部品の前記第４端子と前記第２端子との離間距離より小さい、半導体装置。
  8. 　請求項６において、
    　前記第１半導体部品の前記第１主面には、電源電位が供給可能な第６端子が配置され、
    　前記第６端子は、前記第１配線部材を介さず、かつ、第６バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  9. 　請求項８において、
    　前記第６端子は、前記第１端子と前記第２端子の間に配置されている、半導体装置。
  10. 　請求項３において、
    　前記第２半導体部品の前記第２主面には、接地電位が供給可能な第７端子が配置され、
    　前記第７端子は、前記第１配線部材を介さず、かつ、第７バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  11. 　請求項１０において、
    　前記第２半導体部品の前記第２主面には、電源電位が供給可能な第８端子が配置され、
    　前記第８端子は、前記第１配線部材を介さず、かつ、第８バンプ電極を介して前記配線基板と電気的に接続されている、半導体装置。
  12. 　請求項３において、
    　前記配線基板の厚さ方向において、前記第１配線部材は、前記第１半導体部品と前記配線基板との間に位置する部分、および前記第２半導体部品と前記配線基板との間に位置する部分を有している、半導体装置。
  13. 　請求項３において、
    　前記第１バンプ電極、前記第２バンプ電極、および前記第３バンプ電極のそれぞれは、樹脂により封止されている、半導体装置。
  14. 　請求項１３において、
    　前記第２バンプ電極および前記第３バンプ電極の体積は、前記第１バンプ電極の体積より小さい、半導体装置。
  15. 　請求項１４において、
    　前記第２バンプ電極および前記第３バンプ電極は、第１の樹脂体により封止され、前記第１バンプ電極は、前記第１の樹脂体とは別の第２の樹脂体により封止されている、半導体装置。
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