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WO2017122550A1 - 固体撮像素子、駆動方法、および電子装置 - Google Patents

固体撮像素子、駆動方法、および電子装置 Download PDF

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WO2017122550A1
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solid
drive
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    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • the present disclosure relates to a solid-state imaging device, a driving method, and an electronic device, and in particular, based on a high voltage level power source and a low voltage level power source used for charge transfer or the like, an arbitrary voltage between a high voltage level and a low voltage level
  • the present invention relates to a solid-state imaging device, a driving method, and an electronic device that can generate a voltage level.
  • any intermediate voltage level between the high voltage level and the low voltage level could not be generated.
  • the present disclosure has been made in view of such a situation, and enables generation of an arbitrary intermediate voltage level between a high voltage level and a low voltage level.
  • the solid-state imaging device includes a first voltage level output from a first power supply or a second voltage lower than the first voltage level output from a second power supply. Formed between a first drive wiring for selectively supplying a level to a subsequent stage, a second drive wiring different from the first drive wiring, and the first drive wiring and the second drive wiring And a floating setting unit that sets the first drive wiring in a floating state.
  • the first drive wiring that is in a floating state is connected to a third voltage level between the first voltage level and the second voltage level according to a voltage change supplied to the second drive wiring by capacitive coupling.
  • the voltage level can be supplied to the subsequent stage.
  • the floating setting unit is a first switch that connects the first power supply and the first drive wiring, and a second switch that connects the second power supply and the first drive wiring. be able to.
  • the capacitance formed between the first drive wiring and the second drive wiring can be a parasitic capacitance.
  • the capacitor formed between the first drive wiring and the second drive wiring can be a real capacitor intentionally formed.
  • the first drive wiring and the second drive wiring may be pixel drive wirings arranged adjacent to each other in the row direction.
  • the second drive wiring can be a dedicated wiring for a capacitive cup link.
  • a plurality of the first drive wirings and the second drive wirings may be provided.
  • the first drive wiring can supply any one of the first voltage level, the second voltage level, and the third voltage level to the transfer gate electrode in the subsequent stage.
  • the driving method includes a first voltage level output from a first power supply or a second voltage level lower than the first voltage level output from a second power supply. Between the first drive wiring and the second drive wiring, the first drive wiring for selectively supplying the first drive wiring to the subsequent stage, the second drive wiring different from the first drive wiring, and the first drive wiring.
  • the first drive wiring that supplies the first voltage level to the subsequent stage is provided. A floating state is set, the voltage level supplied to the second drive wiring is lowered, and a third between the first voltage level and the second voltage level is supplied from the first drive wiring by capacitive coupling. After the voltage level Comprising the step of supplying to.
  • An electronic device is an electronic device in which a solid-state image sensor is mounted, in which the solid-state image sensor is output from a first voltage level output from a first power source or a second power source.
  • a first drive wiring for selectively supplying a second voltage level lower than the output first voltage level to a subsequent stage; a second drive wiring different from the first drive wiring;
  • the first drive wiring that supplies the first voltage level to the subsequent stage is set in a floating state, and the voltage level supplied to the second drive wiring is lowered. Due to the capacitive coupling, the third voltage level between the first voltage level and the second voltage level is supplied to the subsequent stage from the first drive wiring.
  • an arbitrary intermediate voltage level can be generated based on the high voltage level and the low voltage level, and the charge read can be performed efficiently.
  • FIG. 1 is a circuit diagram illustrating a first embodiment of the present disclosure.
  • 8 is a timing chart corresponding to FIG.
  • FIG. 8 is a circuit diagram illustrating a configuration in which the drive wiring of FIG. 7 is in a floating state. It is a figure which shows the specific arrangement
  • FIG. 8 is a three-dimensional perspective view corresponding to FIG. 7.
  • 10 is a timing chart corresponding to FIG. 9.
  • It is a circuit diagram showing a 2nd embodiment of this indication.
  • FIG. 6 is a circuit diagram illustrating a third embodiment of the present disclosure. It is a circuit diagram which shows the specific example of FIG. It is a timing chart corresponding to FIG. It is a figure for demonstrating the case where an intermediate voltage level is used for the charge transfer of a solid-state image sensor. It is a figure showing an example of use of an electronic device to which this indication is applied.
  • FIG. 1 is a circuit diagram for explaining the basic principle of the present disclosure.
  • a capacitor C 1 and a capacitor C 2 connected in series are formed.
  • One end of the capacitor C 1 is connected to the pulse power source A via the wiring V 1 , and the other end is connected to the capacitor C 2 via the wiring V 2 .
  • one end of the capacitor C 2 to which the capacitor C 1 is not connected is grounded.
  • a pulse power source B is connected to the wiring V 2 via a switch SW.
  • the capacitance C 1 and the capacitance C 2 are not actually formed, and the capacitance C 1 is a parasitic capacitance generated between the wiring V 1 and the wiring V 2 .
  • the capacitor C 2 is a combined capacitor of all capacitors connected to the wiring V 2 .
  • Pulse power sources A and B are ideal power sources that can change the voltage in a pulsed manner.
  • FIG. 2 shows the voltage change of the pulse power supplies A and B and the ON / OFF timing of the switch SW, and the voltage (referred to as voltage V 1 ) generated in the wiring V 1 and the voltage generated in the wiring V 2 in response thereto ( The voltage V 2 ).
  • the voltage V 1 generated in the wiring V 1 varies in synchronization with the pulse power source A regardless of whether the switch SW is on or off.
  • the voltage V 2 generated in the wiring V 2 varies in synchronization with the pulse power source B when the switch SW is on.
  • the wiring V 2 is in a floating state (also referred to as a high impedance (High-Z) state), and coupling between the capacitors C 1 and C 2 occurs.
  • the voltage V 2 is the influence of the voltages V 1 for driving a capacitance C 1, decreases by a voltage [Delta] V 2 is pulled to the reduction in voltages V 1.
  • the relationship between the voltage ⁇ V 2 and the voltage V 1 is as shown in the following equation (1).
  • ⁇ V 1 is the fluctuation range of the voltage V 1 .
  • the voltage V 2 generated in line V 2 if the wiring V 2 in the floating state, so that can be controlled by using a pulse power source A.
  • the change in the voltage V 1 generated in the wiring V 1 and the voltage V 2 generated in the wiring V 2 does not end instantaneously as shown in FIG. 2, but requires a certain amount of time (transition time).
  • FIG. 3 is a circuit diagram for explaining a time (transition time) required for a change in the voltage V 1 generated in the wiring V 1 and the voltage V 2 generated in the wiring V 2 .
  • FIG. 3 a capacitor C 3 having one end grounded is added to the wiring V 1 of the circuit diagram shown in FIG. 1, and the voltage change of the pulse power source B and the ON / OFF of the switch SW
  • the relationship between the off timing, that is, the timing at which the wiring V 2 is brought into a floating state is also shown. That is, the pulse power source B is assumed to change from the high voltage level V High to the low voltage level V Low while the wiring V 2 is in the flowchart state.
  • the voltage V 1 generated in the wiring V 1 starts to decrease simultaneously with the decrease of the pulse power source A from the state of V high and decreases to V Low according to the following equation (2).
  • the capacitance C 12 in the equation (2) is a combined capacitance of the capacitance C 1 and the capacitance C 2 and is as shown in the following equation (3).
  • the voltage V 2 generated in the wiring V 2 is changed by being pulled by the change in the voltage V 1 in the floating state. Therefore, the change of the voltage V 2 is never overtake the change in the voltages V 1, it is possible to transition the voltages V 1 simultaneously the voltage V 2.
  • FIG. 5 shows the voltage change of the pulse power supply B and the on / off state of the switch SW when the transition of the voltage V 2 generated in the wiring V 2 is executed more smoothly than the transition shown in B of FIG.
  • the off timing (that is, the floating state timing) is shown.
  • the voltage of the pulse power supply B is changed to an intermediate voltage level V Mid2 between the high voltage level V High and the low voltage level V Low .
  • the voltage of the pulse power source B may be changed from the intermediate voltage level V Mid2 to the low voltage level V Low .
  • FIG. 6 shows changes in the voltage V 1 generated in the wiring V 1 and the voltage V 2 generated in the wiring V 2 corresponding to FIG.
  • the voltage V 1 generated in the wiring V 1 starts decreasing at the same time when the pulse power source A decreases, as shown in FIG. 4A, and from V high to V Low according to equation (2). descend.
  • the voltage of the pulse power source B can be set to the intermediate voltage level V Mid2 between the high voltage level V High and the low voltage level V Low , the transition of the voltage V 2 generated in the wiring V 2 is shown in FIG. Compared to the case, it can be performed smoothly.
  • the voltage V 2 can be set to two kinds of intermediate voltage levels V Mid1 and V Mid2 , if this is used for charge transfer of the solid-state imaging device, the transfer efficiency can be further improved.
  • FIG. 7 shows a circuit diagram of the first embodiment of the present disclosure in which the basic principle described above is applied to a solid-state imaging device.
  • driving wirings 14 to 16 connected to the three transfer gate electrodes TG11 to TG13 formed in the solid-state imaging device are shown. That is, the drive pulse TG11 is applied to the transfer gate electrode TG11 via the drive wiring 14. Similarly, a drive pulse TG12 is applied to the transfer gate electrode TG12 via the drive wiring 15, and a drive pulse TG13 is applied to the transfer gate electrode TG13 via the drive wiring 16.
  • the drive wirings 14 to 16 can be in a floating state at an arbitrary timing.
  • the drive wirings 14 to 16 are arranged adjacent to each other. Accordingly, a parasitic capacitance is generated between the drive wirings 14 to 16. Similarly, parasitic capacitance is generated between the transfer gate electrodes TG11 to TG13 arranged adjacent to each other. If these parasitic capacitances are used as the capacitors C 1 and C 2 in the basic principle described above, the same action as the basic principle can be obtained.
  • a purposely designed capacitance may be formed on the circuit.
  • FIG. 8 shows drive pulses TG11 to TG13 supplied to the drive wirings 14 to 16 in FIG. 7 and voltage changes of the drive wirings 14 to 16.
  • the drive pulse TG11 when the drive pulse TG11 is applied to the transfer gate electrode TG11 via the drive wiring 14, the drive wirings 15 and 16 are brought into a floating state, whereby the transfer gate electrodes TG12 and 13 have an intermediate voltage. Can be applied.
  • the drive pulse TG12 is applied to the transfer gate electrode TG12 via the drive wiring 15, if the floating state of the drive wiring 16 is maintained, the transfer gate electrode TG13 has an intermediate voltage whose level is different from the previous level. Can be applied.
  • FIG. 9 to FIG. 12 show the first embodiment shown in FIG. 7 more specifically. That is, FIG. 9 shows a circuit configuration for focusing on two of the three drive wirings 14 to 16 shown in FIG. 7 and bringing them into a floating state.
  • FIG. 10 shows a specific arrangement of the two drive wirings shown in FIG. 9 in the solid-state imaging device, and the vertical driver in the figure has the circuit configuration of FIG.
  • FIG. 11 shows the arrangement of the transfer gate electrodes arranged in the lower layer of the drive wiring in the line segment AA ′ in FIG. 10.
  • FIG. 12 shows the arrangement of the drive wiring and the transfer gate electrode in three dimensions.
  • the drive wiring V OUT1 shown in FIG. 9 corresponds to the drive wiring 14 in FIG.
  • a drive pulse at a high voltage level V High is supplied to the drive wiring V OUT1 through a PMOS switch ⁇ 1, and a drive pulse at a low voltage level V Low is supplied through an NMOS switch ⁇ 2.
  • the PMOS switch ⁇ 1 is turned on when the input ⁇ 1 to the gate is low, outputs a voltage of the high voltage level V High to the drive wiring V OUT1 , and is turned off when the input ⁇ 1 to the gate is high.
  • the NMOS switch ⁇ 2 is turned on when the input ⁇ 2 to the gate is high and outputs a voltage of the low voltage level V Low to the drive wiring V OUT1 , and is turned off when the input ⁇ 2 to the gate is low.
  • the drive wiring V OUT2 corresponds to the drive wiring 15 in FIG.
  • a drive pulse at a high voltage level V High is supplied to the drive wiring V OUT2 through a PMOS switch ⁇ 3, and a drive pulse at a low voltage level V Low is supplied through an NMOS switch ⁇ 4.
  • the PMOS switch ⁇ 3 is turned on when the input ⁇ 3 to the gate is low, outputs a voltage of the high voltage level V High to the drive wiring VOUT2 , and is turned off when the input ⁇ 3 to the gate is high.
  • the NMOS switch ⁇ 4 is turned on when the input ⁇ 4 to the gate is high and outputs a voltage of the low voltage level V Low to the drive wiring V OUT2 , and is turned off when the input ⁇ 4 to the gate is low.
  • the capacitance C para is a parasitic capacitance generated between the drive wiring V OUT1 and the drive wiring V OUT2 .
  • FIG. 13 is a timing chart showing voltage changes in the drive wirings V OUT1 and V OUT2 of FIG.
  • the drive wiring V OUT2 can be in a floating state by setting the input ⁇ 3 to the gate of the PMOS switch ⁇ 3 to High and the input ⁇ 4 to the gate of the NMOS switch ⁇ 4 to Low. At this time, the voltage V OUT2 of the driving wiring V OUT2 is parasitic capacitance C capa since pulled to the voltage V OUT1 of the driving wiring V OUT1 by capacitive coupling drive via the intermediate voltage level to the voltage V OUT2 of the driving wiring V OUT2 Can be generated.
  • FIG. 14 illustrates a circuit diagram of the second embodiment of the present disclosure.
  • an intentionally designed capacitor C design is added between the drive wiring V OUT1 and the drive wiring V OUT2 in the configuration shown in FIG.
  • FIG. 15 three-dimensionally shows the arrangement of the drive wiring and the transfer gate electrode when the capacitor C design is added between the drive wirings.
  • the type of the capacitor C design an arbitrary one such as a MEM capacitor or a MOS capacitor can be used.
  • the size of the capacitance C design is determined by calculating the potential change due to the capacitance division ratio.
  • FIG. 16 illustrates a circuit diagram of a vertical driver according to the third embodiment of the present disclosure.
  • the vertical driver according to the third embodiment has a pixel drive wiring 21 that can output an intermediate voltage level in addition to the high voltage level V High and the low voltage level V Low .
  • a switch 22A for turning on / off the voltage supply at the high voltage level V High
  • a switch 23B for turning on / off the voltage supply at the low voltage level V Low .
  • a coupling drive wiring 24C is connected to the pixel drive wiring 21 via a coupling capacitor 25 and a switch 26D connected in series.
  • the pixel drive wiring 21 can be brought into a floating state by turning off the switches 22A and 23B.
  • FIG. 17 shows a circuit configuration when the switch 22A, the switch 23B, and the switch 26D of FIG. 16 are realized by a PMOS gate electrode, an NMOS gate electrode, and an NMOS gate electrode formed on the diffusion layer, respectively. Yes.
  • FIG. 18 shows a timing chart when an intermediate voltage level is outputted from the pixel drive wiring 21 of FIG.
  • the pixel drive wiring 21 After the switch 26D is turned on, the pixel drive wiring 21 enters a floating state by turning off the switches 22A and 23B. At this time, if the voltage of the coupling drive wiring 24C is changed from V High to V Low , an intermediate voltage level can be generated in the pixel drive wiring 21 by using capacitive coupling.
  • the switch 26D that connects the pixel drive wiring 21 and the coupling capacitor 25 is turned on and off, and the voltage of the coupling drive wiring 24C is changed at least once, so that an intermediate voltage level is applied to the pixel drive wiring 21. Can be generated.
  • the coupling drive wiring 24C may be shared by the plurality of pixel drive wirings 21.
  • FIG. 19 shows an effect when the intermediate voltage level obtained by the first to third embodiments described above is used for charge transfer of the solid-state imaging device.
  • the transition of the pixel drive wiring that is temporally driven earlier due to capacitive coupling causes the intermediate potential to be generated in the pixel drive wiring that is temporally next driven. There is no overtaking of the previous transition and potential state. Therefore, even if the transition to the intermediate potential of the next wiring starts simultaneously with the previously driven wiring, the pulse interval can be shortened while reliably transferring charges to the subsequent stage. Therefore, improvement in charge transfer efficiency and transfer speed can be expected, and further improvement in the operation speed of the entire solid-state imaging device can be expected.
  • FIG. 20 is a diagram illustrating a usage example in which the image sensor to which the present disclosure is applied is used.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • a first drive wiring that selectively supplies a first voltage level output from a first power supply or a second voltage level lower than the first voltage level output from a second power supply to a subsequent stage.
  • a second drive wiring different from the first drive wiring A capacitor formed between the first drive wiring and the second drive wiring;
  • a solid-state imaging device comprising: a floating setting unit that sets the first drive wiring in a floating state.
  • the first drive wiring that is in a floating state is connected to a third voltage level between the first voltage level and the second voltage level according to a voltage change supplied to the second drive wiring by capacitive coupling.
  • the floating setting unit is a first switch that connects the first power supply and the first drive wiring, and a second switch that connects the second power supply and the first drive wiring.
  • capacitance formed between the said 1st drive wiring and the said 2nd drive wiring is an actual capacity
  • the solid-state imaging device according to any one of (1) to (5), wherein the first drive wiring and the second drive wiring are pixel drive wirings arranged adjacent to each other in a row direction.
  • the solid-state imaging device according to any one of (1) to (5), wherein the second drive wiring is a dedicated wiring for a capacitive cup link.
  • the solid-state imaging device according to any one of (1) to (7), wherein a plurality of the first drive wirings and the second drive wirings are provided.
  • the first drive wiring supplies any one of the first voltage level, the second voltage level, and the third voltage level to a transfer gate electrode in the subsequent stage.
  • the solid-state image sensor in any one.
  • a first drive wiring that selectively supplies a first voltage level output from a first power supply or a second voltage level lower than the first voltage level output from a second power supply to a subsequent stage.
  • a second drive wiring different from the first drive wiring A capacitor formed between the first drive wiring and the second drive wiring;
  • a solid-state imaging device driving method comprising: a floating setting unit that sets the first drive wiring in a floating state; The first drive wiring supplying the first voltage level to the subsequent stage is set in a floating state, A voltage level supplied to the second drive wiring is lowered, and a third voltage level between the first voltage level and the second voltage level is reduced from the first drive wiring by capacitive coupling.
  • a driving method including a step of supplying to a subsequent stage.
  • the solid-state imaging device is A first drive wiring that selectively supplies a first voltage level output from a first power supply or a second voltage level lower than the first voltage level output from a second power supply to a subsequent stage.
  • a second drive wiring different from the first drive wiring A capacitor formed between the first drive wiring and the second drive wiring;
  • An electronic device comprising: a floating setting unit that sets the first drive wiring in a floating state.

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Abstract

本開示は、高電圧レベルと低電圧レベルの間の任意の中間電圧レベルを生成することができるようにする固体撮像素子、駆動方法、および電子装置に関する。 本開示の第１の側面である固体撮像素子は、第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、前記第１の駆動配線とは異なる第２の駆動配線と、前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と前記第１の駆動配線をフローティング状態に設定するフローティング設定部とを備える。本開示は、例えば、CMOSイメージセンサに適用できる。

Description

固体撮像素子、駆動方法、および電子装置
　本開示は、固体撮像素子、駆動方法、および電子装置に関し、特に、電荷転送などに用いる高電圧レベルの電源と低電圧レベルの電源に基づいて、高電圧レベルと低電圧レベルの間の任意の電圧レベルを生成できるようにした固体撮像素子、駆動方法、および電子装置に関する。
　従来、固体撮像素子における電荷の転送効率の改善やホットキャリア低減を目的とし画素駆動配線から高電圧レベルの電源と低電圧レベルの電源に追加して、高電圧レベルと低電圧レベルの間に位置する１以上の中間電圧レベルの電源を用いる方法が知られている（例えば、特許文献１参照）。
特開平１０－２００８１７
　特許文献１に記載の発明の場合、高電圧レベルと低電圧レベルと各中間電圧レベルのそれぞれを供給するための電源と電源配線と各電源配線をオン、オフさせるためのスイッチが必要であり、回路設計に制限が生じたり、回路規模縮小の妨げとなっていたりした。
　また、高電圧レベルと低電圧レベルの間の任意の中間電圧レベルを生成することができなかった。
　本開示はこのような状況に鑑みてなされたものであり、高電圧レベルと低電圧レベルの間の任意の中間電圧レベルを生成できるようにするものである。
　本開示の第１の側面である固体撮像素子は、第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、前記第１の駆動配線とは異なる第２の駆動配線と、前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、前記第１の駆動配線をフローティング状態に設定するフローティング設定部とを備える。
　フローティング状態とされた前記第１の駆動配線は、容量カップリングにより前記第２の駆動配線に供給される電圧変化に従い、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給することができる。
　前記フローティング設定部は、前記第１の電源と前記第１の駆動配線とを接続する第１のスイッチ、および前記第２の電源と前記第１の駆動配線とを接続する第２のスイッチとすることができる。
　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、寄生容量とすることができる。
　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、意図的に形成された実在の容量とすることができる。
　前記第１の駆動配線と前記第２の駆動配線は、行方向に隣接して配置された画素駆動配線とすることができる。
　前記第２の駆動配線は、容量カップリンク用の専用配線とすることができる。
　前記第１の駆動配線と前記第２の駆動配線は、それぞれ複数本設置されているようにすることができる。
　前記第１の駆動配線は、前記第１の電圧レベル、前記第２の電圧レベル、または前記第３の電圧レベルのいずれかを後段の転送ゲート電極に供給することができる。
　本開示の第１の側面である駆動方法は、第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、前記第１の駆動配線とは異なる第２の駆動配線と、前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、前記第１の駆動配線をフローティング状態に設定するフローティング設定部とを備える固体撮像素子の駆動方法において、前記第１の電圧レベルを後段に供給している前記第１の駆動配線をフローティング状態とし、前記第２の駆動配線に供給される電圧レベルを下げ、容量カップリングにより、前記第１の駆動配線から、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給させるステップを含む。
　本開示の第２の側面である電子装置は、固体撮像素子が搭載された電子装置において、前記固体撮像素子は、第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、前記第１の駆動配線とは異なる第２の駆動配線と、前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、前記第１の駆動配線をフローティング状態に設定するフローティング設定部とを備える。
　本開示の第１および第２の側面においては、第１の電圧レベルを後段に供給している第１の駆動配線がフローティング状態とされ、第２の駆動配線に供給される電圧レベルが下げられ、容量カップリングにより、第１の駆動配線から、第１の電圧レベルと第２の電圧レベルの間の第３の電圧レベルが後段に供給される。
　本開示の第１の側面によれば、高電圧レベルと低電圧レベルに基づいて任意の中間電圧レベルを生成することができ、電荷読み出しを効率的に行うことができる。
　本開示の第２の側面によれば、固体撮像素子において効率的に電荷を読み出すことができる。
本開示の基本原理を説明するための回路図である。 図１に対応するタイミングチャートである。 図１の回路における遷移時間を説明するための図である。 図３に対応するタイミングチャートである。 中間電圧レベルを滑らかに遷移させる方法を説明するための図である。 図５に対応するタイミングチャートである。 本開示の第１の実施の形態を示す回路図である。 図７に対応するタイミングチャートである。 図７の駆動配線をフローティング状態とする構成を示す回路図である。 図９に示される２本の駆動配線の固体撮像素子における具体的な配置を示す図である。 駆動配線と転送ゲート電極の配置を示す平面図である。 図７に対応する立体斜視図である。 図９に対応するタイミングチャートである。 本開示の第２の実施の形態を示す回路図である。 図１４に対応する立体斜視図である。 本開示の第３の実施の形態を示す回路図である。 図１６の具体例を示す回路図である。 図１６に対応するタイミングチャートである。 中間電圧レベルを固体撮像素子の電荷転送に使用した場合について説明するための図である。 本開示を適用した電子装置の使用例を示す図である。
　以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明するが、始めに本開示の基本原理について説明する。
　＜基本原理＞
　図１は、本開示の基本原理を説明するための回路図である。
　同図に示される回路には、直列に接続された容量Ｃ1と容量Ｃ2が形成されている。容量Ｃ1は、一端が配線Ｖ1を介してパルス電源Ａに接続されており、他端が配線Ｖ2を介して容量Ｃ2に接続されている。一方、容量Ｃ2は、容量Ｃ1が接続されていない方の一端が接地されている。配線Ｖ2には、スイッチＳＷを介してパルス電源Ｂが接続されている。
　なお、容量Ｃ1と容量Ｃ2は、実際に形成されているものではなく、容量Ｃ1は配線Ｖ1と配線Ｖ2との間に生じる寄生容量である。容量Ｃ2は、配線Ｖ2に接続されている全ての容量の合成容量である。
　パルス電源Ａ，Ｂは、それぞれ電圧をパルス状に変化させることができる理想電源とする。
　図２は、パルス電源Ａ，Ｂの電圧変化と、スイッチＳＷのオン・オフのタイミングを示すとともに、それに応じて配線Ｖ1に生じる電圧（電圧Ｖ1と称する）と配線Ｖ2に生じる電圧（電圧Ｖ2と称する）の変化を示している。
　同図に示されるように、配線Ｖ1に生じる電圧Ｖ1は、スイッチＳＷのオン・オフに拘わりなく、パルス電源Ａに同期して変動する。
　一方、配線Ｖ2に生じる電圧Ｖ2は、スイッチＳＷがオンの場合、パルス電源Ｂに同期して変動する。しかしながら、スイッチＳＷがオフの場合、配線Ｖ2は、フローティング状態（高インピーダンス(High-Z)状態とも称する）となって、容量Ｃ1と容量Ｃ2のカップリングが生じる。このとき、電圧Ｖ2は、容量Ｃ1を駆動する電圧Ｖ1の影響により、電圧Ｖ1に低下に引っ張られて電圧ΔＶ2だけ低下することになる。ここで、電圧ΔＶ2と電圧Ｖ1の関係は、次式（１）のとおりである。ただし、ΔＶ1は電圧Ｖ1の変動幅である。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　換言すれば、配線Ｖ2に生じる電圧Ｖ2は、配線Ｖ2をフローティング状態とすれば、パルス電源Ａを用いて制御できることになる。
　ただし、配線Ｖ1に生じる電圧Ｖ1と、配線Ｖ2に生じる電圧Ｖ2の変化は図２に示すように瞬時に終わるわけではなく、ある程度の時間（遷移時間）を要する。
　次に、図３は、配線Ｖ1に生じる電圧Ｖ1と、配線Ｖ2に生じる電圧Ｖ2の変化に要する時間（遷移時間）について説明するための回路図である。
　図３には、図１に示された回路図の配線Ｖ1に対して、一端が接地された容量Ｃ3が追加されており、また、パルス電源Ｂの電圧変化と、スイッチＳＷのオン・オフのタイミング、すなわち、配線Ｖ2をフローティング状態とするタイミングの関係も示している。すなわち、パルス電源Ｂは、配線Ｖ2がフローチャート状態である間に、高電圧レベルＶHighから低電圧レベルＶLowに変化しているものとする。
　図４は、図３に対応する配線Ｖ1に生じる電圧Ｖ1と、配線Ｖ2に生じる電圧Ｖ2の変化を示している。
　配線Ｖ1に生じる電圧Ｖ1は、同図Ａに示されるように、Ｖhighの状態から、パルス電源Ａの低下と同時に低下を開始し、次式（２）に従ってＶLowまで低下する。
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　ただし、式（２）における容量Ｃ12は、容量Ｃ1と容量Ｃ2の合成容量であって次式（３）に示すとおりである。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　一方、配線Ｖ2に生じる電圧Ｖ2は、同図Ｂに示されるように、タイミング０にスイッチＳＷがオフとされて配線Ｖ2がフローティング状態になると、電圧Ｖ1の低下に引っ張られて、次式（４）に従い、Ｖhighから低下を開始する。
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）
　そしてタイミングｔ1にスイッチＳＷがオンとされて配線Ｖ2がフローティング状態から解除されると、そのときの電圧Ｖ2＝ＶMidは、次式（５）となる。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５）
　配線Ｖ2がフローティング状態から解除されたとき、すでにパルス電源ＢはＶLowに低下しているので、配線Ｖ2に生じる電圧Ｖ2は、次式（６）に従い、ＶMidからＶLowまで低下する。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　上述したように、配線Ｖ2に生じる電圧Ｖ2は、フローティング状態の場合、電圧Ｖ1の変化に引っ張られて変化する。したがって、電圧Ｖ2の変化が電圧Ｖ1の変化を追い越すことはなく、電圧Ｖ1と同時に電圧Ｖ2を遷移させることが可能となる。また、電圧Ｖ2がＶLowになる前に配線Ｖ2のフローティング状態を解除すれば、電圧Ｖ2を高電圧レベルＶHighと低電圧レベルＶLowの間の任意の中間電圧レベルＶMidに設定することができる。
　次に、図５は、配線Ｖ2に生じる電圧Ｖ2の遷移を、図４のＢに示された遷移よりもより滑らか実行させる場合の、パルス電源Ｂの電圧変化と、スイッチＳＷのオン・オフのタイミング（すなわち、フローティング状態のタイミング）を示している。
　すなわち、配線Ｖ2がフローティング状態である間に、パルス電源Ｂの電圧を高電圧レベルＶHighと低電圧レベルＶLowの間の中間電圧レベルＶMid2に変化させる。次に、フローティング状態が解除された後、パルス電源Ｂの電圧を中間電圧レベルＶMid2から低電圧レベルＶLowに変化させればよい。
　図６は、図５に対応する配線Ｖ1に生じる電圧Ｖ1と、配線Ｖ2に生じる電圧Ｖ2の変化を示している。
　配線Ｖ1に生じる電圧Ｖ1は、同図Ａに示されるように、図４のＡと同様、パルス電源Ａの低下と同時に低下を開始し、式（２）に従い、ＶhighからＶLowまで低下する。
　一方、配線Ｖ2に生じる電圧Ｖ2は、同図Ｂに示されるように、タイミング０にスイッチＳＷがオフとされて配線Ｖ2がフローティング状態になると、電圧Ｖ１の低下に引っ張られて、式（４）に従い、Ｖhighから低下する。
　その後、タイミングｔ1にスイッチＳＷがオンとされて配線Ｖ2がフローティング状態から解除されたときの電圧をＶMid1とすれば、配線Ｖ2がフローティング状態から解除されたとき、パルス電源Ｂの電圧はＶMid2に低下しているので、電圧Ｖ2は、次式（７）に従い、ＶMid1からＶMid2まで低下する。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
　さらに、タイミングｔ2にパルス電源Ｂの電圧がＶMid2からＶLowに低下されると、電圧Ｖ2は、次式（８）に従い、ＶMid2からＶLowまで低下する。
Figure JPOXMLDOC01-appb-M000008
 　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（８）
　上述したように、パルス電源Ｂの電圧を、高電圧レベルＶHighと低電圧レベルＶLowの間の中間電圧レベルＶMid2に設定できれば、配線Ｖ2に生じる電圧Ｖ2の遷移を図４のＢの場合に比較して滑らかに行うことができる。また、この場合、電圧Ｖ2を２種類の中間電圧レベルＶMid1，ＶMid2に設定できることになるので、これを固体撮像素子の電荷転送に用いれば、転送効率をより改善できる。
　＜第１の実施の形態＞
　次に、図７は、上述した基本原理を固体撮像素子に適用した本開示の第１の実施の形態の回路図を示している。
　同図においては、固体撮像素子における形成された３つの転送ゲート電極ＴＧ１１乃至１３とそれぞれに接続されている駆動配線１４乃至１６が示されている。すなわち、転送ゲート電極ＴＧ１１には、駆動配線１４を介して駆動パルスＴＧ１１が印可される。同様に、転送ゲート電極ＴＧ１２には、駆動配線１５を介して駆動パルスＴＧ１２が印可され、転送ゲート電極ＴＧ１３には、駆動配線１６を介して駆動パルスＴＧ１３が印可される。
　駆動配線１４乃至１６は、任意のタイミングでフローティング状態とすることが可能である。また、駆動配線１４乃至１６は、互いに隣接して配置されている。したがって、駆動配線１４乃至１６の間には寄生容量が生じる。同様に、隣接して配置されている転送ゲート電極ＴＧ１１乃至１３の間にも寄生容量が生じる。これらの寄生容量を、上述した基本原理における容量Ｃ1，Ｃ2として利用すれば、基本原理と同様の作用を得ることができる。
　なお、駆動配線１４乃至１６の間や転送ゲート電極ＴＧ１１乃至１３の間に生じる寄生容量に追加して、回路上に意図的に設計した容量を形成するようにしてもよい。
　図８は、図７の駆動配線１４乃至１６に供給される駆動パルスＴＧ１１乃至ＴＧ１３と、駆動配線１４乃至１６の電圧変化を示している。
　同図に示されるように、転送ゲート電極ＴＧ１１に駆動配線１４を介して駆動パルスＴＧ１１を印可するとき、駆動配線１５および１６をフローティング状態とすることにより、転送ゲート電極ＴＧ１２および１３には中間電圧を印可することができる。次に、転送ゲート電極ＴＧ１２に駆動配線１５を介して駆動パルスＴＧ１２を印可するとき、駆動配線１６のフローティング状態を維持したままにすれば、転送ゲート電極ＴＧ１３には先ほどとはレベルが異なる中間電圧を印可することができる。
　次に、図９乃至図１２は、図７に示された第１の実施の形態をより具体的に示している。すなわち、図９は、図７に示された３本の駆動配線１４乃至１６のうちの２本に注目して、それらをフローティング状態にするための回路構成を示している。
　図１０は、図９に示される２本の駆動配線の固体撮像素子における具体的な配置を示しており、図中の垂直ドライバが図９の回路構成を有している。図１１は、図１０中の線分ＡＡ’における駆動配線の下層に配置される転送ゲート電極の配置を示している。図１２は、駆動配線と転送ゲート電極の配置を立体的に示している。
　図９に示す駆動配線ＶOUT1は、図７の駆動配線１４に相当する。駆動配線ＶOUT1には、PMOSスイッチφ１を介して高電圧レベルＶHighの駆動パルスが供給され、NMOSスイッチφ２を介して低電圧レベルＶLowの駆動パルスが供給される。PMOSスイッチφ１は、そのゲートに対する入力φ１がLowのときにオンとなって高電圧レベルＶHighの電圧を駆動配線ＶOUT1に出力し、そのゲートに対する入力φ１がHighのときにオフとなる。NMOSスイッチφ２は、そのゲートに対する入力φ２がHighのときにオンとなって低電圧レベルＶLowの電圧を駆動配線ＶOUT1に出力し、そのゲートに対する入力φ２がLowのときにオフとなる。
　駆動配線ＶOUT2は、図７の駆動配線１５に相当する。駆動配線ＶOUT2には、PMOSスイッチφ３を介して高電圧レベルＶHighの駆動パルスが供給され、NMOSスイッチφ４を介して低電圧レベルＶLowの駆動パルスが供給される。PMOSスイッチφ３は、そのゲートに対する入力φ３がLowのときにオンとなって高電圧レベルＶHighの電圧を駆動配線ＶOUT2に出力し、そのゲートに対する入力φ３がHighのときにオフとなる。NMOSスイッチφ４は、そのゲートに対する入力φ４がHighのときにオンとなって低電圧レベルＶLowの電圧を駆動配線ＶOUT2に出力し、そのゲートに対する入力φ４がLowのときにオフとなる。
　容量Ｃparaは、駆動配線ＶOUT1と駆動配線ＶOUT2との間に生じている寄生容量である。
　図１３は、図９の駆動配線ＶOUT1,ＶOUT2における電圧変化を示すタイミングチャートである。
　駆動配線ＶOUT2は、PMOSスイッチφ３のゲートに対する入力φ３をHighとし、且つ、NMOSスイッチφ４のゲートに対する入力φ４をLowとすることによってフローティング状態とすることができる。このとき、駆動配線ＶOUT2の電圧ＶOUT2は、寄生容量Ｃcapaを介した容量カップリング駆動によって駆動配線ＶOUT1の電圧ＶOUT1に引っ張られるので、駆動配線ＶOUT2の電圧ＶOUT2に中間電圧レベルを発生させることができる。
　＜第２の実施の形態＞
　次に、図１４は、本開示の第２の実施の形態の回路図を示している。第２の実施の形態は、図９に示された構成に対して、駆動配線ＶOUT1と駆動配線ＶOUT2との間に、意図的に設計した容量Ｃdesignを追加したものである。
　図１５は、駆動配線間に容量Ｃdesignを追加した場合、駆動配線と転送ゲート電極の配置を立体的に示している。
　なお、容量Ｃdesignの種類は、MEM容量やMOS容量など任意のものを使用できる。容量Ｃdesignのサイズは、容量分割比による電位変化を計算することによって決定するものとする。
　＜第３の実施の形態＞
　次に、図１６は、本開示の第３の実施の形態である垂直ドライバの回路図を示している。
　第３の実施の形態である垂直ドライバは、高電圧レベルＶHighおよび低電圧レベルＶLowに追加して中間電圧レベルも出力できる画素駆動配線２１を有している。画素駆動配線２１には、高電圧レベルＶHighの電圧供給をオン・オフするスイッチ２２Ａと、低電圧レベルＶLowの電圧供給をオン・オフするスイッチ２３Ｂが接続されている。さらに、画素駆動配線２１には、直列接続されたカップリング容量２５およびスイッチ２６Ｄを介してカップリング駆動配線２４Ｃが接続されている。画素駆動配線２１は、スイッチ２２Ａ，２３Ｂをオフとすることによってフローティング状態とすることができる。
　図１７は、図１６のスイッチ２２Ａ、スイッチ２３Ｂ、およびスイッチ２６Ｄを、それぞれ、拡散層の上に形成されたPMOSゲート電極、NMOSゲート電極、およびNMOSゲート電極で実現した場合の回路構成を示している。
　図１８は、図１６の画素駆動配線２１から中間電圧レベルを出力させる場合のタイミングチャートを示している。
　スイッチ２６Ｄをオンにした後、スイッチ２２Ａ，２３Ｂをオフとすることによって画素駆動配線２１はフローティング状態となる。このとき、カップリング駆動配線２４Ｃの電圧をＶHighからＶLowに変化させれば、容量カップリングを用いて画素駆動配線２１に中間電圧レベルを生じさせることができる。
　その後、スイッチ２６Ｄをオフとした後、カップリング駆動配線２４Ｃの電圧をＶHighに戻し、再びスイッチ２６Ｄをオンにしてカップリング駆動配線２４Ｃの電圧をＶHighからＶLowに変化させれば、画素駆動配線２１に先ほどとは異なる中間電圧レベルを生じさせることができる。
　上述したように、画素駆動配線２１とカップリング容量２５とを繋ぐスイッチ２６Ｄのオン・オフと、カップリング駆動配線２４Ｃの電圧変化を少なくとも１回以上行うことで、画素駆動配線２１に中間電圧レベルを生じさせることができる。
　なお、画素駆動配線２１とカップリング駆動配線２４Ｃとを接続するスイッチと容量の組み合わせを複数個並列に接続し、オン・オフさせるスイッチ数を調整することで、カップリングする容量値を変え、電位変動量を調節することも可能である。
　また、カップリング駆動配線２４Ｃは、複数の画素駆動配線２１で共有するようにしてもよい。
　＜中間電圧レベルの利用例＞
　図１９は、上述した第１乃至第３の実施の形態によって得られる中間電圧レベルを固体撮像素子の電荷転送に使用した場合の効果を示している。
　中間電圧レベルを電荷転送に使用する場合、容量カップリングによって時間的に前に駆動する画素駆動配線の遷移が時間的に次に駆動する画素駆動配線に中間電位を生じさせるので、後段の遷移が前段の遷移および電位状態を追い抜くことが無い。よって、前に駆動する配線と同時に次の配線の中間電位への遷移が同時に開始したとしても、確実に電荷を後段へ転送しつつ、パルス間隔を早めることができる。したがって、電荷の転送効率の向上と転送速度の向上が期待でき、さらに、固体撮像素子全体の動作速度向上が期待できる。
　＜イメージセンサの使用例＞
　図２０は、本開示の適用したイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　本開示は以下のような構成も取ることができる。
（１）
　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
　前記第１の駆動配線とは異なる第２の駆動配線と、
　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
　を備える固体撮像素子。
（２）
　フローティング状態とされた前記第１の駆動配線は、容量カップリングにより前記第２の駆動配線に供給される電圧変化に従い、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給する
　前記（１）に記載の固体撮像素子。
（３）
　前記フローティング設定部は、前記第１の電源と前記第１の駆動配線とを接続する第１のスイッチ、および前記第２の電源と前記第１の駆動配線とを接続する第２のスイッチである
　前記（１）または（２）に記載の固体撮像素子。
（４）
　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、寄生容量である
　前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）
　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、意図的に形成された実在の容量である
　前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）
　前記第１の駆動配線と前記第２の駆動配線は、行方向に隣接して配置された画素駆動配線である
　前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）
　前記第２の駆動配線は、容量カップリンク用の専用配線である
　前記（１）から（５）のいずれかに記載の固体撮像素子。
（８）
　前記第１の駆動配線と前記第２の駆動配線は、それぞれ複数本設置されている
　前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）
　前記第１の駆動配線は、前記第１の電圧レベル、前記第２の電圧レベル、または前記第３の電圧レベルのいずれかを後段の転送ゲート電極に供給する
　前記（２）から（８）のいずれかに記載の固体撮像素子。
（１０）
　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
　前記第１の駆動配線とは異なる第２の駆動配線と、
　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
　を備える固体撮像素子の駆動方法において、
　前記第１の電圧レベルを後段に供給している前記第１の駆動配線をフローティング状態とし、
　前記第２の駆動配線に供給される電圧レベルを下げ、容量カップリングにより、前記第１の駆動配線から、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給させる
　ステップを含む駆動方法。
（１１）
　固体撮像素子が搭載された電子装置において、
　前記固体撮像素子は、
　　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
　　前記第１の駆動配線とは異なる第２の駆動配線と、
　　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
　　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
　を備える
　電子装置。
　１１乃至１３　転送ゲート電極，　１４乃至１６　駆動配線，　２２Ａ　スイッチ，　２３Ｂ　スイッチ，　２４Ｃ　カップリング駆動配線，　２５　カップリング容量，　２６Ｄ　スイッチ

Claims (11)

  1. 　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
    　前記第１の駆動配線とは異なる第２の駆動配線と、
    　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
    　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
    　を備える固体撮像素子。
  2. 　フローティング状態とされた前記第１の駆動配線は、容量カップリングにより前記第２の駆動配線に供給される電圧変化に従い、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給する
    　請求項１に記載の固体撮像素子。
  3. 　前記フローティング設定部は、前記第１の電源と前記第１の駆動配線とを接続する第１のスイッチ、および前記第２の電源と前記第１の駆動配線とを接続する第２のスイッチである
    　請求項１に記載の固体撮像素子。
  4. 　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、寄生容量である
    　請求項２に記載の固体撮像素子。
  5. 　前記第１の駆動配線と前記第２の駆動配線との間に形成された前記容量は、意図的に形成された実在の容量である
    　請求項２に記載の固体撮像素子。
  6. 　前記第１の駆動配線と前記第２の駆動配線は、行方向に隣接して配置された画素駆動配線である
    　請求項２に記載の固体撮像素子。
  7. 　前記第２の駆動配線は、容量カップリンク用の専用配線である
    　請求項２に記載の固体撮像素子。
  8. 　前記第１の駆動配線と前記第２の駆動配線は、それぞれ複数本設置されている
    　請求項２に記載の固体撮像素子。
  9. 　前記第１の駆動配線は、前記第１の電圧レベル、前記第２の電圧レベル、または前記第３の電圧レベルのいずれかを後段の転送ゲート電極に供給する
    　請求項２に記載の固体撮像素子。
  10. 　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
    　前記第１の駆動配線とは異なる第２の駆動配線と、
    　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
    　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
    　を備える固体撮像素子の駆動方法において、
    　前記第１の電圧レベルを後段に供給している前記第１の駆動配線をフローティング状態とし、
    　前記第２の駆動配線に供給される電圧レベルを下げ、容量カップリングにより、前記第１の駆動配線から、前記第１の電圧レベルと前記第２の電圧レベルの間の第３の電圧レベルを後段に供給させる
    　ステップを含む駆動方法。
  11. 　固体撮像素子が搭載された電子装置において、
    　前記固体撮像素子は、
    　　第１の電源から出力される第１の電圧レベル、または第２の電源から出力される前記第１の電圧レベルよりも低い第２の電圧レベルを選択的に後段に供給する第１の駆動配線と、
    　　前記第１の駆動配線とは異なる第２の駆動配線と、
    　　前記第１の駆動配線と前記第２の駆動配線との間に形成された容量と、
    　　前記第１の駆動配線をフローティング状態に設定するフローティング設定部と
    　を備える
    　電子装置。
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