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WO2017056287A1 - 線形チャープ信号発生器 - Google Patents

線形チャープ信号発生器 Download PDF

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WO2017056287A1
WO2017056287A1 PCT/JP2015/077927 JP2015077927W WO2017056287A1 WO 2017056287 A1 WO2017056287 A1 WO 2017056287A1 JP 2015077927 W JP2015077927 W JP 2015077927W WO 2017056287 A1 WO2017056287 A1 WO 2017056287A1
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WO
WIPO (PCT)
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frequency
signal
pll circuit
circuit
output
Prior art date
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Ceased
Application number
PCT/JP2015/077927
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English (en)
French (fr)
Inventor
平 和田
浩之 水谷
田島　賢一
檜枝　護重
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to DE112015006867.8T priority patent/DE112015006867B4/de
Priority to US15/761,337 priority patent/US20180267159A1/en
Priority to JP2016517576A priority patent/JP6066015B1/ja
Priority to PCT/JP2015/077927 priority patent/WO2017056287A1/ja
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    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Definitions

  • This invention relates to a signal generator which is a circuit for generating a signal waveform.
  • the signal generator is a circuit that can generate an arbitrary signal waveform or an arbitrary frequency signal.
  • the signal generator is configured using a PLL (Phase Locked Loop) circuit or a DDS (Direct Digital Synthesizer).
  • PLL Phase Locked Loop
  • DDS Direct Digital Synthesizer
  • the PLL circuit includes a voltage-controlled oscillator (VCO: Voltage Controlled Oscillator), a frequency divider, an LF (Loop Filter), a phase frequency comparator (PFD: Phase Frequency Detector), a reference signal source, and a divided VCO (Voltage).
  • VCO Voltage Controlled Oscillator
  • LF Loop Filter
  • PFD Phase Frequency Detector
  • reference signal source and a divided VCO (Voltage).
  • VCO Voltage Controlled Oscillator
  • This compares the phase of the output signal of Controlled Oscillator) with the phase of the reference signal source and feeds back a current or voltage corresponding to the error to the VCO through LF, thereby stabilizing the oscillation frequency of the VCO.
  • an FMCW (Frequency Modulated Continuous-Wave Radar) radar apparatus a chirp signal transmitted by a transmitter is reflected by an object to be detected, and the reflected wave is received by a receiver.
  • the mixer mixes the reception signal with the transmission signal transmitted by the transmitter during reception. Since the frequency of the output signal of the mixer is determined by the time difference between the reception signal and the transmission signal, the distance, relative speed, and the like from the output signal of the mixer are calculated.
  • a chirp signal for such radar use a signal whose time-frequency characteristic is a triangular wave or a sawtooth wave is used, but the change in frequency with respect to time is linear (the frequency sweeps linearly with respect to time). Be required).
  • Non-Patent Document 1 When a chirp signal is generated by a PLL circuit, for example, as described in Non-Patent Document 1, it is known that linearity deteriorates in the vicinity of the maximum point and the minimum point of a triangular wave-shaped chirp signal. ing.
  • FIG. 16 is a diagram illustrating an example of time-frequency characteristics of an output signal when a triangular wave chirp signal is generated by a PLL circuit.
  • the horizontal axis is time, and the vertical axis is frequency. Since the PLL circuit has a closed loop configuration and has an LF in the loop, the response is delayed due to the time constant. Due to the delay, overshoot and undershoot occur in the chirp signal output from the PLL circuit, and the linearity deteriorates. At this time, the chirp signal output from the PLL circuit is shifted in the time axis direction and the frequency axis direction with respect to the desired chirp signal due to a delay in response.
  • Patent Document 1 discloses a configuration of a signal generator using a PLL circuit and a frequency detector as a conventional technique for compensating for the degradation of linearity of a chirp signal output from a PLL circuit.
  • This signal generator inputs the time-frequency characteristics of the DAC output signal as a triangular wave to the PLL circuit, and the PFD compares the phase of the DAC output signal with the phase of the divided VCO output signal. Generate a signal.
  • the linearity of the chirp signal is improved by detecting the control voltage and output frequency of the VCO, measuring the VF characteristics, and controlling the time-frequency characteristics of the DAC output signal to compensate for the nonlinearity.
  • this signal generator has a drawback that even if the non-linear VF characteristics of the VCO are compensated, it is not possible to compensate for the deterioration of linearity due to the closed loop configuration of the PLL circuit or the time constant of the LF.
  • Non-Patent Document 2 as a conventional technique for compensating the linearity of the chirp signal output from the PLL circuit, the phase of the output signal of the PLL circuit, the divided VCO, and the output signal of the reference signal source are measured.
  • the configuration of a signal generator using a control unit for controlling the frequency divider is shown.
  • the transfer function of the PLL circuit is estimated, and the phase of the output signal of the VCO is predicted from the phase of the measured output signal of the VCO.
  • the frequency divider is controlled using a transfer function so as to cancel the difference between the phase of the predicted output signal of the VCO and the phase of the desired output signal of the VCO.
  • This signal generator can compensate for the deterioration of the linearity of the chirp signal due to the closed loop configuration of the PLL circuit and the time constant of LF.
  • Non-Patent Document 2 the transfer function of the PLL circuit changes due to temperature change or aging deterioration, so that the chirp signal increases as the difference between the estimated transfer function and the actual transfer function increases.
  • the linearity of is degraded. For this reason, it is necessary to continuously estimate a transfer function that changes from moment to moment with a high frequency, and the radar system must be paused during estimation.
  • the conventional technique has a problem that it is difficult to compensate for the linearity degradation of the chirp signal including the effect of the closed loop configuration of the PLL circuit and the time constant of the LF during actual operation of the radar.
  • the present invention has been made in order to solve the above-described problems, and avoids the pause of the radar system, while reducing the linearity of the chirp signal including the effect of the closed loop configuration of the PLL circuit and the time constant of the LF.
  • An object is to provide a signal generator that compensates.
  • a signal generator includes a reference signal source that outputs a clock signal, a PLL (Phase Locked Loop) circuit that generates a chirp signal by a feedback loop type circuit including a frequency divider, using the clock signal, The frequency of the chirp signal generated in the Mth cycle (M is an integer equal to or greater than 1) generated by the PLL circuit is detected, and the frequency of the chirp signal generated in the M + 1th and subsequent cycles by the PLL circuit and a desired frequency And a linearity improving processor that controls the frequency division number of the frequency divider so that the difference between the detected frequency and the desired frequency becomes smaller.
  • M Phase Locked Loop
  • the present invention it is possible to compensate for the linearity degradation of the chirp signal including the influence of the closed loop configuration of the PLL circuit and the time constant of the LF while avoiding the suspension of the radar system.
  • FIG. 3 is a configuration diagram illustrating a configuration example of a signal generator 30 according to the first embodiment.
  • FIG. 3 is a configuration diagram showing a configuration example of a linearity improvement processor 20 according to the first embodiment.
  • 5 is a flowchart showing an example of a calculation procedure of a frequency division number in the linearity improvement processor 20 according to the first embodiment.
  • FIG. FIG. 4 is a configuration diagram illustrating a configuration example of a signal generator 31 according to a second embodiment.
  • FIG. 9 is a flowchart illustrating an example of a calculation procedure of frequency data in the linearity improvement processor 21 according to the second embodiment.
  • FIG. 6 is a configuration diagram illustrating a configuration example of a signal generator 32 according to a third embodiment.
  • FIG. 9 is a flowchart showing an example of a calculation procedure of frequency data in the linearity improvement processor 22 according to the third embodiment.
  • FIG. 1 The figure which shows hM + 1 (t + D) calculated in f LO calculation part 107.
  • FIG. The figure which shows an example of the time-frequency characteristic of an output signal when a triangular wave-shaped chirp signal is produced
  • Embodiment 1 FIG. Embodiment 1 of the present invention will be described below.
  • FIG. 1 is a configuration diagram illustrating a configuration example of the signal generator 30 according to the first embodiment.
  • the signal generator 30 includes a reference signal source 1, a PLL circuit 10, and a linearity improvement processor 20, and the PLL circuit 10 includes a VCO 2, a variable frequency divider 3, PFD 4, and LF 5.
  • f CLK represents the frequency of the clock signal output from the reference signal source 1.
  • the reference signal source 1 is an oscillator that outputs a clock signal of the signal generator 30.
  • the reference signal source 1 is a crystal oscillator or a PLL circuit that can output an accurate frequency.
  • the reference signal source 1 may be an oscillator having any configuration as long as it is an oscillator that can output an accurate frequency.
  • the output terminal of the reference signal source 1 is connected to the reference signal input terminal of the PLL circuit 10.
  • the reference signal source 1 oscillates at f CLK and outputs the output signal to the PLL circuit 10.
  • the VCO 2 is an oscillator that controls the oscillation frequency by voltage.
  • the VCO 2 for example, an oscillator that changes the oscillation frequency with a variable capacitance diode is used.
  • the variable capacitance diode changes its capacitance according to the applied voltage.
  • the resonance frequency of the resonance circuit including the variable capacitance diode changes, and the oscillation frequency changes.
  • an oscillator having any configuration may be used as long as the oscillation frequency varies depending on the voltage.
  • the input terminal of VCO 2 is connected to the output terminal of LF 5, and the output terminal of VCO 2 is connected to the input terminal of variable frequency divider 3 and the output terminal of PLL circuit 10.
  • the variable frequency divider 3 divides the frequency of the signal input from the VCO 2 by N according to the signal indicating the frequency division number input from the linearity improvement processor 20 and outputs the frequency-divided signal to the PFD 4 It is.
  • N is a real number.
  • an FPGA Field Programmable Gate Array
  • the variable frequency divider 3 can output a signal having a frequency 1 / N of the frequency of the input signal, any configuration may be used. Further, it may be an integer frequency divider or a fractional frequency divider.
  • the input terminal of the variable frequency divider 3 is connected to the output terminal of the VCO 2, the control terminal of the variable frequency divider 3 is connected to the control terminal of the PLL circuit 10, and the output terminal of the variable frequency divider 3 is the comparison signal input of the PFD 4. Connected to the terminal.
  • the PFD 4 is a circuit that compares the phase of the clock signal output from the reference signal source 1 and the signal output from the variable frequency divider 3 and outputs a signal having a pulse width corresponding to the phase difference to the LF 5.
  • the reference signal input terminal of PFD4 is connected to the reference signal input terminal of PLL circuit 10, the comparison signal input terminal of PFD4 is connected to the output terminal of variable frequency divider 3, and the output terminal of PFD4 is connected to the input terminal of LF5.
  • LF5 is a filter that smoothes the pulse-like signal output from the PFD 4 and outputs it to the VCO 2 as a control voltage for the VCO 2.
  • the LF 5 uses a low-pass filter composed of a capacitor and a resistor.
  • the input terminal of LF5 is connected to the output terminal of PFD4, and the output terminal of LF5 is connected to the input terminal of VCO2.
  • the PLL circuit 10 is a circuit that generates a chirp signal using a signal indicating the frequency division number output from the linearity improvement processor 20 in synchronization with the clock signal output from the reference signal source 1.
  • the PLL circuit 10 includes a VCO 2, a variable frequency divider 3, PFD 4, and LF 5.
  • the reference signal input terminal of the PLL circuit 10 is connected to the output terminal of the reference signal source 1 and the reference signal input terminal of the PFD 4, and the control terminal of the PLL circuit 10 is the control terminal of the variable frequency divider 3 and the linearity improving processor 20.
  • the output terminal of the PLL circuit 10 is connected to the output terminal of the VCO 2 and the input terminal of the linearity improving processor 20.
  • the linearity improvement processor 20 is a circuit that detects the frequency of the signal output from the PLL circuit 10, calculates a difference from a desired frequency, and outputs a signal indicating a frequency division number that cancels the difference.
  • the input terminal of the linearity improvement processor 20 is connected to the output terminal of the PLL circuit 10, and the output terminal of the linearity improvement processor 20 is connected to the control terminal of the PLL circuit 10.
  • the feedback loop of the PLL circuit 10 is for reducing the frequency of the signal output from the VCO 2 and inputting it to the PFD 4.
  • a frequency conversion circuit that can reduce the frequency may be used.
  • a mixer or the like can be used as the frequency conversion circuit.
  • FIG. 2 is a configuration diagram illustrating a configuration example of the linearity improvement processor 20 according to the first embodiment.
  • the linearity improvement processor 20 includes a frequency detection unit 101, a peak delay time calculation unit 102, a frequency difference calculation unit 103, a frequency subtraction processing unit 104, and a frequency division number calculation unit 105.
  • the frequency detector 101 detects the frequency of the M-th chirp signal output from the PLL circuit 10 at time t (hereinafter referred to as f M (t)), and calculates digital delay data for the peak delay time. It is a circuit that outputs to the unit 102 and the frequency difference calculation unit 103. M is a positive integer.
  • the input terminal of the frequency detection unit 101 is connected to the output terminal of the PLL circuit 10, and the output terminal of the frequency detection unit 101 is connected to the input terminal of the peak delay time calculation unit 102 and the input terminal of the frequency difference calculation unit 103.
  • the frequency detection unit 101 for example, an ADC (Analog to Digital Converter) that converts an analog signal into a digital signal and an FPGA that can perform digital signal arithmetic processing at high speed are used in combination.
  • a quadrature demodulation circuit and FPGA may be used in combination.
  • the frequency detector 101 may use any configuration as long as it can detect the frequency f M (t) of the M-th chirp signal and output digital data indicating f M (t).
  • the peak delay time calculation unit 102 calculates a shift in the time axis direction (hereinafter referred to as ⁇ ) between the peak in the time-frequency characteristic of the signal output from the PLL circuit 10 and the peak in the time-frequency characteristic of the desired chirp signal.
  • An arithmetic circuit that outputs digital data indicating ⁇ .
  • the peak delay time calculation unit 102 has a memory for storing a desired output frequency (hereinafter referred to as f ideal (t)) and ⁇ .
  • the input terminal of the peak delay time calculation unit 102 is connected to the output terminal of the frequency detection unit 101, and the output terminal of the peak delay time calculation unit 102 is connected to the time data input terminal of the frequency subtraction processing unit 104.
  • an FPGA capable of performing digital signal arithmetic processing at high speed is used. Any configuration may be used as long as the peak delay time calculation unit 102 can calculate ⁇ and output digital data indicating ⁇ .
  • the frequency difference calculation unit 103 calculates a difference (hereinafter referred to as ⁇ f (t)) between the frequency of the signal output from the PLL circuit 10 at a certain time t and f ideal (t), and represents a digital value indicating ⁇ f (t).
  • An arithmetic circuit that outputs data.
  • the frequency difference calculation unit 103 includes a memory that stores f ideal (t) and ⁇ f (t).
  • the input terminal of the frequency difference calculation unit 103 is connected to the output terminal of the frequency detection unit 101, and the output terminal of the frequency difference calculation unit 103 is connected to the frequency difference data input terminal of the frequency subtraction processing unit 104.
  • the frequency difference calculation unit 103 for example, an FPGA capable of performing digital signal arithmetic processing at high speed is used.
  • the frequency difference calculation unit 103 may use any configuration as long as it can calculate ⁇ f (t) and output digital data indicating ⁇ f (t).
  • the frequency subtraction processing unit 104 uses the digital data indicating ⁇ output from the peak delay time calculating unit 102 and the digital data indicating f (t) output from the frequency difference calculating unit 103, from f ideal (t) to time t + ⁇ . Is an arithmetic circuit for subtracting the frequency difference ⁇ f (t + ⁇ ).
  • the frequency obtained by subtracting ⁇ f (t + ⁇ ) from f ideal (t) is referred to as f ′ M (t).
  • the time data input terminal of the frequency subtraction processing unit 104 is connected to the output terminal of the peak delay time calculation unit 102, and the frequency difference data input terminal of the frequency subtraction processing unit 104 is connected to the output terminal of the frequency difference calculation unit 103.
  • the output terminal of the processing unit 104 is connected to the input terminal of the frequency division number calculation unit 105.
  • an FPGA capable of performing digital signal arithmetic processing at high speed is used.
  • Frequency subtraction processing unit 104 'calculates the M (t), f' f if outputting digital data indicating the M (t), may be used any structure.
  • the frequency division number calculation unit 105 is an arithmetic circuit that calculates the frequency division number of (M + 1) periods from the digital data indicating f ′ M (t) output from the frequency subtraction processing unit 104 and the frequency division number of the M period. is there.
  • the frequency division number of (M + 1) period is called N M + 1 (t + D). At this time, D is the time of one cycle of the chirp signal.
  • the frequency division number calculation unit 105 includes a memory that stores N M + 1 (t + D) and a memory that stores f CLK .
  • An input terminal of the frequency division number calculation unit 105 is connected to an output terminal of the frequency subtraction processing unit 104, and an output terminal of the frequency division number calculation unit 105 is connected to a control terminal of the PLL circuit 10.
  • an FPGA capable of performing digital signal arithmetic processing at high speed is used.
  • the frequency division number calculation unit 105 may calculate N M + 1 (t + D) from data indicating f ′ M (t) and output any digital data indicating N M + 1 (t + D).
  • FIG. 3 is a flowchart illustrating an example of a calculation procedure of the frequency division number in the linearity improvement processor 20 according to the first embodiment.
  • L is a cycle at which the arithmetic processing in the linearity improvement processor 20 is started, and is a positive integer.
  • the frequency division number in the (M + 1) period is calculated from the M period chirp signal output from the PLL circuit 10, and 1 ⁇ L ⁇ M. It is assumed that the variable frequency divider 3 is the only circuit that converts the frequency in the feedback loop of the PLL circuit 10.
  • step S101 f M (t) is input to the frequency detection unit 101, and its value is detected.
  • step S103 the peak delay time calculation unit 102 calculates ⁇ , and the frequency difference calculation unit 103 calculates ⁇ f (t) using Equation (1).
  • step 104 the frequency subtraction processing unit 104 calculates f ′ M (t) by the equation (2) using ⁇ and ⁇ f (t) calculated in step S103.
  • step S105 the frequency division number calculation unit 105 calculates N M + 1 (t + D) by the equation (3) using f ′ M (t) calculated in step S104.
  • the frequency division number calculation unit 105 outputs the calculated data to the PLL circuit 10 and ends the flow.
  • step S106 the frequency difference calculation unit 103 calculates ⁇ f (t) using equation (1).
  • the clock signal output from the reference signal source 1 is input to the PLL circuit 10 and further input to the PFD 4.
  • a signal of a certain frequency output from the VCO 2 is input to the variable frequency divider 3 and the linearity improvement processor 20.
  • the variable frequency divider 3 divides the signal output from the VCO 2 based on the data indicating the frequency division number in the Mth cycle, and inputs it to the PFD 4.
  • the PFD 4 compares the phase of the signal output from the variable frequency divider 3 and the signal output from the reference signal source 1 and inputs a signal based on the difference to the VCO 2 via the LF 5.
  • FIG. 4 is a diagram illustrating the frequency division number of the variable frequency divider 3 in the M-th chirp signal.
  • the horizontal axis is time, and the vertical axis is the frequency division number.
  • the chirp signal is assumed to have a triangular wave shape in which up-chirp and down-chirp are alternately repeated, and so on.
  • the variable frequency divider 3 is controlled by setting the frequency division number to a triangular wave. Note that one period of the chirp is from when the frequency becomes minimum until the frequency becomes higher and becomes maximum with time, and until the frequency becomes lower and becomes minimum.
  • the M period is from time M ⁇ D to (M + 1) D.
  • FIG. 5 is a diagram showing the time-frequency characteristics of the M-th chirp signal output from the PLL circuit 10.
  • the horizontal axis is time, and the vertical axis is frequency.
  • a broken line indicates f ideal (t), and a solid line indicates f M (t). Since the PLL circuit 10 has a closed loop configuration and the LF 5, the response is delayed due to the time constant. As a result, f M (t) is shifted in the time axis direction and the frequency axis direction with respect to f ideal (t).
  • the peak delay time calculation unit 102 reads f ideal (t) from a memory that stores f ideal (t), and calculates a time-axis shift ⁇ between the peak of f ideal (t) and the peak of f M (t). Calculate and store in a memory that stores ⁇ .
  • the time difference between the maximum point of f ideal (t) and the maximum point of f M (t) is calculated as ⁇ , but the minimum point of f ideal (t) and the minimum point of f M (t) are calculated.
  • the time difference of ⁇ may be ⁇ .
  • the calculated data is stored in a memory that stores ⁇ f (t).
  • the frequency difference calculation unit 103 performs this operation every time t x from the time M ⁇ D.
  • A is a positive integer.
  • FIG. 5 only ⁇ f (t) at times M ⁇ D and M ⁇ D + n ⁇ t x is shown for convenience of explanation, but the frequency difference calculation unit 103 calculates ⁇ f (t) every time t x. calculate.
  • the frequency subtraction processing unit 104 subtracts ⁇ f (M ⁇ D + ⁇ ) at time M ⁇ D + ⁇ from f ideal (M ⁇ D) at time M ⁇ D.
  • the frequency obtained by this subtraction is f ′ M (M ⁇ D).
  • the frequency subtraction processing unit 104 reads ⁇ from the memory storing ⁇ and ⁇ f (M ⁇ D) from the memory storing ⁇ f (t).
  • the frequency subtraction processing unit 104 performs this operation every time t x from time M ⁇ D.
  • FIG. 5 shows the behavior of subtraction at times M ⁇ D and M ⁇ D + n ⁇ t x .
  • FIG. 6 is a diagram illustrating N M + 1 (t + D) calculated by the frequency dividing number calculator 105.
  • the vertical axis is the frequency division number, and the horizontal axis is the time.
  • Dividing number calculating section 105 reads out the f CLK from the memory for storing the f CLK, calculated in the frequency subtraction processing section 104 f 'M (t) of is divided by f CLK, N M + 1 ( t + D) Is calculated and stored in the memory. At this time, N M + 1 (t + D) is calculated at intervals of t x .
  • the frequency division number in the time period is calculated using linear approximation from the frequency division numbers at adjacent times apart by t x , for example, M ⁇ D + (n ⁇ 1) t x and M ⁇ D + n ⁇ t x .
  • the PLL circuit 10 reads N M + 1 (t + D) from a memory that stores the frequency division number and uses it as the frequency division number in the (M + 1) period.
  • the frequency division number in the M period is a triangular wave shape, but the frequency division number in the (M + 1) period is not a triangular wave shape to compensate for the delay in response due to the time constant of the PLL circuit, and has a distorted shape. .
  • the PLL circuit 10 operates using a predistorted frequency division number, thereby improving the linearity of the chirp signal output from the PLL circuit 10.
  • the PLL circuit 10 may be controlled using the same N M + 1 (t + D) after the (M + 1) period.
  • the linearity improvement processor 20 may continue to operate after the L period, or a circuit for calculating a frequency error between the chirp signal output from the PLL circuit 10 and a desired chirp signal is provided, and the linearity improvement processing is performed. After the device 20 starts operating, the operation may be stopped when a certain error or less is reached. In the latter case, after the operation of the linearity improvement processor 20 is stopped, the PLL circuit 10 is controlled using the frequency division number of the last calculated period during the operation.
  • ⁇ calculated in the L period continues to be used in the calculation after the (L + 1) period, but a counter circuit for counting the period of the chirp signal output from the PLL circuit 10 is provided, and some arbitrary ⁇ may be recalculated by returning the frequency division number to a triangular wave shape once per period.
  • a circuit for calculating the frequency error between the chirp signal output from the PLL circuit 10 and a desired chirp signal is provided, and when the error exceeds a certain arbitrary error, the frequency division number is returned to a triangular wave to calculate ⁇ . You may fix it.
  • the linearity improvement processor 20 detects the M-th period chirp signal f M (t) output from the PLL circuit 10. Specifically, a frequency f ′ M obtained by calculating a time-axis direction deviation ⁇ and a frequency-axis direction deviation ⁇ f (t) and subtracting a frequency difference ⁇ f (t + ⁇ ) from a desired frequency f ideal (t) at time t. (T) is calculated, and f ′ M (t) is divided by the output frequency f CLK of the reference signal source 1 to calculate the frequency division number N M + 1 (t + D).
  • the PLL circuit 10 is controlled by applying the frequency division number calculated by the linearity improvement processor 20 to the frequency divider 3.
  • the PLL circuit 10 has a delay in response due to the closed loop configuration and the time constant of LF5, the chirp signal has deteriorated linearity, and a deviation occurs in the time axis direction and the frequency axis direction.
  • the linearity improving processor 20 detects both the time-axis direction deviation ⁇ and the frequency-axis direction deviation ⁇ f (t), and calculates N M + 1 (t + D) using the frequency-direction deviation at the previous time by ⁇ . . In the (M + 1) period, the linearity is improved by the frequency divider 3 operating with the PLL circuit 10 using the frequency division number N M + 1 (t + D).
  • the linearity improvement processor 20 improves the linearity of the chirp signal, and the linearity deteriorated due to the closed loop configuration and the time constant of LF 5 without stopping the operation of the radar. Can be improved.
  • the signal generator 30 includes a reference signal source 1 that outputs a clock signal and a PLL (Phase) that generates a chirp signal using a feedback loop circuit including the frequency divider 3 using the clock signal.
  • the frequency of the chirp signal of the Mth (M is an integer greater than or equal to 1) period generated by the Locked Loop circuit 10 and the PLL circuit 10 is detected, and the chirp signal generated by the PLL circuit 10 in the M + 1 and subsequent periods
  • a linearity improving processor 20 that controls the frequency division number of the frequency divider so that the difference between the frequency of the frequency and the desired frequency is smaller than the difference between the detected frequency and the desired frequency. It is characterized by. With this configuration, it is possible to improve the linearity deteriorated by the closed loop configuration and the time constant of LF5 without stopping the operation of the radar.
  • the first embodiment is characterized in that the linearity improvement processor 20 controls the frequency division number of the frequency divider 3 in accordance with the difference between the detected frequency and a desired frequency.
  • the linearity improvement processor 20 reduces the frequency division number of the frequency divider 3 when the difference between the detected frequency and the desired frequency is positive, and the detected frequency and the desired frequency are reduced.
  • control is performed to increase the frequency dividing number of the frequency divider 3.
  • the linearity improvement processor 20 calculates the delay ⁇ from the time when the peak occurs at the desired frequency to the time when the peak occurs at the detected frequency, and the M + 1 and subsequent cycles.
  • the frequency dividing number of the frequency divider 3 is controlled at a specific time, a difference between the frequency of the signal at the time point ahead of the specific time of the Lth cycle generated by the PLL 10 circuit and the desired frequency It is characterized by using. With such a configuration, it is possible to improve the linearity deteriorated by the closed loop configuration and the time constant of LF5 in consideration of the influence of the delay caused by the closed loop configuration and the time constant of LF5.
  • Embodiment 2 since the chirp signal is generated by the PLL circuit 10, the time-frequency characteristic of the signal input to the comparison signal input terminal of the PFD 4 is obtained by setting the frequency dividing number of the variable frequency divider 3 to a triangular wave shape. It was triangular.
  • the time-frequency characteristic of the signal input to the reference signal input terminal of the PFD 4 is controlled in a triangular wave shape.
  • FIG. 7 is a configuration diagram illustrating a configuration example of the signal generator 31 according to the second embodiment. 7, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • the DDS 6 is used to control the time-frequency characteristics of the signal input to the reference signal input terminal of the PFD 4 in a triangular wave shape.
  • the DDS 6 is a circuit that generates an analog signal corresponding to the frequency data output from the linearity improvement processor 21 in synchronization with the signal output from the reference signal source 1.
  • the DDS 6 includes an adder, a latch, a ROM (Read Only Memory), and a DAC (Digital to Analog Converter).
  • the input terminal of the DDS 6 is connected to the output terminal of the linearity improving processor 21, the clock terminal of the DDS 6 is connected to the output terminal of the reference signal source 1, and the output terminal of the DDS 6 is connected to the input terminal of the PLL circuit 11.
  • the frequency conversion circuit 7 is a circuit that lowers the frequency of the signal output from the VCO 2 and inputs the signal to the PFD 4.
  • a frequency divider, a mixer, or a sample and hold circuit is used as the frequency conversion circuit 7, for example, a frequency divider, a mixer, or a sample and hold circuit is used.
  • the frequency conversion circuit 7 may use any configuration as long as it can reduce the frequency of the input signal and output the signal. Further, the frequency conversion circuit 7 may be used by combining a plurality of types of circuits, for example, a combination of a frequency divider and a mixer.
  • the input terminal of the frequency conversion circuit 7 is connected to the output terminal of the VCO 2, and the output terminal of the frequency conversion circuit 7 is connected to the comparison signal input terminal of the PFD 4.
  • the PLL circuit 11 is a circuit that generates a chirp signal in synchronization with the signal output from the DDS 6.
  • the PLL circuit 11 includes a VCO 2, a frequency conversion circuit 7, PFD 4, and LF 5.
  • the input terminal of the PLL circuit 11 is connected to the output terminal of the DDS 6 and the reference signal input terminal of the PFD 4, and the output terminal of the PLL circuit 11 is connected to the output terminal of the VCO 2 and the input terminal of the linearity improving processor 21.
  • the linearity improvement processor 21 is a circuit that detects the frequency of the signal output from the PLL circuit 11, calculates a difference with a desired frequency, and outputs frequency data that cancels the difference to the DDS 6.
  • the input terminal of the linearity improvement processor 21 is connected to the output terminal of the PLL circuit 11, and the output terminal of the linearity improvement processor 21 is connected to the input terminal of the DDS 6.
  • FIG. 8 is a configuration diagram illustrating a configuration example of the linearity improvement processor 21 according to the second embodiment.
  • the linearity improvement processor 21 includes a frequency detector 101, a peak delay time calculator 102, a frequency difference calculator 103, a frequency subtraction processor 104, and a frequency data calculator 106.
  • the frequency conversion circuit 7 is a frequency divider that converts the frequency of an input signal to 1 / R and outputs the converted signal.
  • R is a real number and a fixed value.
  • the frequency data calculation unit 106 is an arithmetic circuit that calculates (M + 1) cycle frequency data from the digital data indicating f ′ M (t) output from the frequency subtraction processing unit 104 and the Mth cycle frequency data.
  • the frequency data of (M + 1) period is called k M + 1 (t + D).
  • D is the time of one cycle of the chirp signal.
  • the frequency data calculation unit 106 includes a memory that stores k M + 1 (t + D), B, R, and f CLK .
  • the input terminal of the frequency data calculation unit 106 is connected to the output terminal of the frequency subtraction processing unit 104, and the output terminal of the frequency data calculation unit 106 is connected to the input terminal of the DDS6.
  • an FPGA capable of performing digital signal arithmetic processing at high speed is used.
  • the frequency data calculation unit 106 may use any configuration as long as it can calculate k M + 1 (t + D) from data indicating f ′ M (t) and output digital data indicating k M + 1 (t + D).
  • FIG. 9 is a flowchart showing an example of a calculation procedure of frequency data in the linearity improvement processor 21 according to the second embodiment. Since FIG. 9 is the same as the flowchart described in the first embodiment except for step S110, only step S110 will be described.
  • step S110 the frequency data calculation unit 106 calculates k M + 1 (t + D) according to equation (5) using f ′ M (t) calculated in step S104.
  • the frequency data calculation unit 106 outputs the calculated data to the DDS 6 and ends the flow.
  • B is the word length (bit) of the DDS and is a constant.
  • fCLK is the frequency of the clock signal.
  • the clock signal output from the reference signal source 1 is input to the DDS 6, and the DDS 6 generates an analog signal from the frequency data output from the linearity improvement processor 21 in synchronization with the signal.
  • the time-frequency characteristics of the output signal of the Mth cycle DDS 6 are triangular waves.
  • the signal output from the DDS 6 is input to the PLL circuit 11 and further input to the PFD 4.
  • a signal of a certain frequency output from the VCO 2 is input to the frequency conversion circuit 7 and the linearity improvement processor 21.
  • the frequency conversion circuit 7 converts the frequency of the signal output from the VCO 2 into 1 / R and inputs it to the PFD 4.
  • the PFD 4 compares the phase of the signal output from the frequency conversion circuit 7 and the signal output from the DDS 6, and inputs a signal based on the difference to the VCO 2 via the LF 5.
  • FIG. 10 is a diagram illustrating frequency data input to the DDS 6 in the M-th chirp signal.
  • the horizontal axis is time, and the vertical axis is frequency data.
  • the DDS 6 is controlled with the frequency data as a triangular wave.
  • the time-frequency characteristic of the M-th chirp signal output from the PLL circuit 11 is the same as that of the first embodiment, so that the peak delay time calculation unit 102, the frequency difference calculation unit 103, the frequency The description of the subtraction processing unit 104 is omitted.
  • FIG. 11 is a diagram illustrating k M + 1 (t + D) calculated by the frequency data calculator 106.
  • the vertical axis is frequency data, and the horizontal axis is time.
  • the frequency data calculator 106 reads out each of the B, R, and f CLK from the memory, uses f ′ M (t) calculated by the frequency subtraction processing unit 104, and calculates k M + 1 ( t + D) is calculated.
  • the calculated frequency data is stored in a memory.
  • k M + 1 (t + D) is calculated at intervals of t x .
  • the frequency data in the time period is calculated using linear approximation from the frequency data at adjacent times separated by t x , for example, M ⁇ D + (n ⁇ 1) t x and M ⁇ D + n ⁇ t x .
  • the DDS 6 reads k M + 1 (t + D) from the memory storing the frequency data and uses it as frequency data in the (M + 1) period.
  • the frequency data of the M period is triangular, but the frequency data of the (M + 1) period is not distorted to compensate for the delay in response due to the time constant of the PLL circuit, but is distorted.
  • operating the DDS6 using predistorted frequency data also distorts the time-frequency characteristics of the output signal of the DDS6, and the PLL circuit 11 operates with the distorted signal. As a result, the linearity of the chirp signal output from the PLL circuit 11 is improved.
  • the DDS 6 may be controlled using the same k M + 1 (t + D) after the (M + 1) period.
  • the linearity improvement processor 21 may continue to operate after the L period, or a circuit for calculating a frequency error between the chirp signal output from the PLL circuit 11 and a desired chirp signal is provided, and the linearity improvement processing is performed. After the device 21 starts operating, the operation may be stopped when a certain error or less is reached. In the latter case, after the operation of the linearity improving processor 21 is stopped, the DDS 6 is controlled using the frequency data calculated last during the operation.
  • ⁇ calculated in the L period continues to be used in the calculation after the (L + 1) period, but a counter circuit for counting the period of the chirp signal output from the PLL circuit 11 is provided, and some arbitrary The frequency data may be returned to a triangular wave once per period and ⁇ may be recalculated.
  • a circuit for calculating the frequency error between the chirp signal output from the PLL circuit 11 and a desired chirp signal is provided, and when the error exceeds a certain arbitrary error, the frequency data is returned to a triangular waveform and ⁇ is recalculated. May be.
  • the time-frequency characteristic of the signal input to the reference signal input terminal of the PFD 4 is controlled using the DDS 6 in a triangular wave shape. Since the frequency resolution of the output signal of the PLL circuit 11 is improved by using the DDS 6 having a high frequency resolution, the signal generator 31 of the second embodiment can output a signal with finer frequency steps.
  • the signal generator 31 uses the reference signal source 1 that outputs a clock signal, the DDS (Direct Digital Synthesizer) 6 that generates an analog signal from the clock signal, and the analog signal generated by the DDS 6.
  • the PLL circuit 11 that generates a chirp signal by a feedback loop type circuit, and the frequency of the M-th chirp signal (M is an integer equal to or greater than 1) generated by the PLL circuit 11 are detected.
  • Embodiment 3 In the first embodiment, since the chirp signal is generated by the PLL circuit 10, the time-frequency characteristic of the signal input to the comparison signal input terminal of the PFD 4 is obtained by setting the frequency dividing number of the variable frequency divider 3 to a triangular wave shape. It was triangular.
  • a mixer is used in the feedback loop of the PLL circuit, and the time-frequency characteristics of the LO signal, which is a local signal input to the mixer, are controlled in a triangular waveform.
  • FIG. 12 is a configuration diagram illustrating a configuration example of the signal generator 32 according to the third embodiment. 12, the same reference numerals as those in FIG. 1 or FIG. 7 represent the same or corresponding parts.
  • f LO is the frequency of the local signal output from the DDS 9.
  • the DDS 9 is used to control the time-frequency characteristics of the LO signal input to the mixer 8 in a triangular wave shape.
  • the DDS 9 is a circuit that generates an analog signal corresponding to the frequency data output from the linearity improvement processor 22 in synchronization with the clock signal output from the reference signal source 1.
  • the DDS 9 includes an adder, a latch, a ROM, and a DAC.
  • the input terminal of the DDS 9 is connected to the output terminal of the linearity improving processor 22, the clock terminal of the DDS 9 is connected to the output terminal of the reference signal source 1, and the output terminal of the DDS 9 is connected to the control terminal of the PLL circuit 12.
  • the mixer 8 is a mixer that mixes two input signals and outputs the mixed signal.
  • the mixer 8 is a diode mixer that performs mixing using the nonlinearity of the diode.
  • the RF terminal of the mixer 8 is connected to the output terminal of the VCO 2
  • the LO terminal of the mixer 8 is connected to the output terminal of the DDS 9
  • the IF terminal of the mixer 8 is connected to the comparison signal input terminal of the PFD 4.
  • the mixer 8 mixes the signal output from the VCO 2 and the signal output from the DDS 9 and outputs the mixed signal to the PFD 4.
  • the feedback loop of the PLL circuit 12 is for lowering the frequency of the signal output from the VCO 2 and inputting the signal to the PFD 4.
  • a frequency conversion circuit that can lower the frequency may be used.
  • a frequency divider can be used for the frequency conversion circuit.
  • a CLK variable circuit that varies the frequency of the clock signal output from the reference signal source 1 may be used between the reference signal source 1 and the DDS 9. Since the frequency of a signal that can be output by the DDS 9 is limited by f CLK , a signal having a higher frequency can be output by increasing the frequency of the clock signal input to the DDS 9 using the CLK variable circuit.
  • a PLL circuit can be used as the CLK variable circuit.
  • the linearity improving processor 22 is a circuit that detects the frequency of the signal output from the PLL circuit 12, calculates a difference from a desired frequency, and outputs frequency data that cancels the difference to the DDS 9.
  • the input terminal of the linearity improvement processor 22 is connected to the output terminal of the PLL circuit 12, and the output terminal of the linearity improvement processor 22 is connected to the input terminal of the DDS 9.
  • FIG. 13 is a configuration diagram illustrating a configuration example of the linearity improvement processor 22 according to the third embodiment. 13, the same reference numerals as those in FIG. 2 or FIG. 8 represent the same or corresponding parts.
  • the linearity improvement processor 22 includes a frequency detector 101, a peak delay time calculator 102, a frequency difference calculator 103, a frequency subtraction processor 104, and an fLO calculator 107.
  • the f LO calculation unit 107 is an arithmetic circuit that calculates (M + 1) cycle frequency data from the digital data indicating f ′ M (t) output from the frequency subtraction processing unit 104 and the Mth cycle frequency data.
  • frequency data of (M + 1) period is referred to as h M + 1 (t + D).
  • D is the time of one period of the chirp signal.
  • the f LO calculation unit 107 includes a memory that stores h M + 1 (t + D), B, and f CLK .
  • the input terminal of the f LO calculation unit 107 is connected to the output terminal of the frequency subtraction processing unit 104, and the output terminal of the f LO calculation unit 107 is connected to the input terminal of the DDS 9.
  • the f LO calculation unit 107 for example, an FPGA capable of performing digital signal arithmetic processing at high speed is used.
  • the f LO calculation unit 107 may use any configuration as long as it can calculate h M + 1 (t + D) from data indicating f ′ M (t) and output digital data indicating h M + 1 (t + D).
  • FIG. 14 is a flowchart illustrating an example of a frequency data calculation procedure in the linearity improvement processor 22 according to the third embodiment. Since FIG. 14 is the same as the flowchart described in the first embodiment except for step S111, only step S111 will be described.
  • step S111 the f LO calculation unit 107 calculates h M + 1 (t + D) by using equation (6) using f ′ M (t) calculated in step S104.
  • f The LO calculation unit 107 outputs the calculated data to the DDS 9 and ends the flow.
  • B is the word length (bit) of the DDS and is a constant.
  • fCLK is the frequency of the clock signal.
  • the clock signal output from the reference signal source 1 is input to the DDS 9, and the DDS 9 generates an analog signal from the frequency data output from the linearity improvement processor 22 in synchronization with the signal.
  • the time-frequency characteristic of the output signal of the DDS9 in the Mth cycle is triangular.
  • the signal output from the DDS 9 is input to the PLL circuit 12 and further input to the mixer 8.
  • the VCO 2 outputs a signal having a certain frequency and inputs it to the mixer 8 and the linearity improvement processor 22.
  • the signal of the frequency f LO output from the DDS 9 is converted into an LO signal, the signal output from the VCO 2 is frequency-converted to a low frequency, and input to the PFD 4.
  • the PFD 4 compares the phase of the signal output from the mixer 8 and the signal output from the reference signal source 1 and inputs a signal based on the difference to the VCO 2 via the LF 5.
  • the time-frequency characteristics of the M-th chirp signal output from the PLL circuit 12 are the same as those in the first embodiment, so that the peak delay time calculation unit 102, the frequency difference calculation unit 103, the frequency The description of the subtraction processing unit 104 is omitted.
  • FIG. 15 is a diagram illustrating h M + 1 (t + D) calculated by the f LO calculation unit 107.
  • the vertical axis is frequency data, and the horizontal axis is time.
  • the f LO calculation unit 107 reads out each of B and f CLK from the memory, and uses f ′ M (t) calculated by the frequency subtraction processing unit 104, and h M + 1 ( t + D) is calculated and stored in the memory.
  • Frequency data at this time (M + 1) th cycle is calculated at intervals of t x.
  • the frequency data in the time period is calculated using linear approximation from the frequency data at adjacent times separated by t x , for example, M ⁇ D + (n ⁇ 1) t x and M ⁇ D + n ⁇ t x .
  • the DDS 9 reads h M + 1 (t + D) from the memory storing the frequency data and uses it as frequency data in the (M + 1) period.
  • the frequency data of the Mth cycle is triangular, but the frequency data of the (M + 1) th cycle is not a triangular waveform but compensates for a delay in response due to the time constant of the PLL circuit 12.
  • operating the DDS9 using predistorted frequency data also distorts the time-frequency characteristics of the output signal of the DDS9, and the PLL circuit 12 operates with the distorted signal. By doing so, the linearity of the chirp signal output from the PLL circuit 12 is improved.
  • the DDS 9 may be controlled using h M + 1 (t + D) after the first eye.
  • the linearity improvement processor 22 may continue to operate after the L period, or a circuit for calculating a frequency error between the chirp signal output from the PLL circuit 12 and a desired chirp signal is provided, and the linearity improvement processing is performed. After the device 22 starts operating, the operation may be stopped when a certain error or less is reached. In the latter case, after the operation of the linearity improvement processor 22 is stopped, the DDS 9 is controlled using the frequency data calculated last during the operation.
  • ⁇ calculated in the L period continues to be used in the calculation after the (L + 1) period, but a counter circuit for counting the period of the chirp signal output from the PLL circuit 12 is provided.
  • the frequency data may be returned to a triangular wave once per period and ⁇ may be recalculated.
  • a circuit for calculating the frequency error between the chirp signal output from the PLL circuit 12 and a desired chirp signal is provided, and when the error exceeds a certain arbitrary error, the frequency data is returned to a triangular waveform and ⁇ is recalculated. May be.
  • the mixer 8 is used in the feedback loop of the PLL circuit 12, and the time-frequency characteristics of the LO signal input to the mixer 8 are controlled in a triangular wave shape using the DDS 9.
  • the phase noise of the output signal of the PLL circuit 12 is lower than when the frequency divider is used. Therefore, the signal generator 32 of the third embodiment outputs a signal having a lower phase noise. it can.
  • the signal generator 32 includes a reference signal source 1 that outputs a clock signal, a PLL circuit 12 that generates a chirp signal by a feedback loop type circuit including the mixer 8 using the clock signal, and a mixer 8 detects the frequency of the DDS 9 that generates a local signal to be input to 8 and the M-th (M is an integer equal to or greater than 1) period chirp signal generated by the PLL circuit 12.
  • a signal generator comprising:
  • 1 reference signal source
  • 2 VCO
  • 3 variable frequency divider
  • 4 PFD
  • 5 LF
  • 6, 9 DDS
  • 7 frequency conversion circuit
  • 8 mixer
  • 10, 11, 12 PLL circuit, 20, 21, 22: linearity improvement processor, 30, 31, 32: signal generator
  • 106 Frequency data calculation unit
  • 107 f LO calculation unit

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Abstract

この発明に係る信号発生器は、クロック信号を出力する基準信号源と、前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路と、前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、を備えたことを特徴とする。この構成によって、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することができる。

Description

[規則37.2に基づきISAが決定した発明の名称]　線形チャープ信号発生器
　この発明は、信号波形を発生させる回路である信号発生器に関する。
 信号発生器は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば、信号発生器は、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路またはＤＤＳ（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ）などを用いて構成される。
ＰＬＬ回路は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器、ＬＦ（Ｌｏｏｐ　Ｆｉｌｔｅｒ）、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）、基準信号源を備え、分周されたＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）の出力信号の位相と基準信号源の位相とを比較し、その誤差に相当する電流もしくは電圧を、ＬＦを通してＶＣＯにフィードバックすることで、ＶＣＯの発振周波数を安定させる回路である。
ＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌａｔｅｄ　Ｃｏｎｔｉｎｕｏｕｓ－Ｗａｖｅ　Ｒａｄａｒ）レーダ装置では、送信機が送信したチャープ信号が検知対象物体により反射され、その反射波を受信機で受信する。受信機では、ミキサで受信信号と受信時に送信機が送信した送信信号との混合を行う。ミキサの出力信号の周波数は、受信信号と送信信号の時間差により決定されるため、ミキサの出力信号から検知対象物体との距離や相対速度などの算出を行う。このようなレーダ用途のチャープ信号としては、時間－周波数特性が三角波状やのこぎり波である信号が用いられるが、時間に対して周波数の変化が線形である（時間に対し直線的に周波数が掃引される）ことが要求される。
ＰＬＬ回路でチャープ信号を生成する場合、例えば、非特許文献１において記載されているように、三角波状のチャープ信号の極大点と極小点の付近では、線形性が劣化してしまうことが知られている。
図１６はＰＬＬ回路で三角波状のチャープ信号を生成した場合における出力信号の時間－周波数特性の一例を示す図である。横軸は時間、縦軸は周波数である。ＰＬＬ回路は閉ループ構成であることとループ内にＬＦを有することによって、時定数により応答性に遅れが生じる。遅れが生じることによってＰＬＬ回路が出力するチャープ信号においてオーバーシュートやアンダーシュートが発生し、線形性が劣化する。このとき、ＰＬＬ回路が出力したチャープ信号は、応答性の遅れによって、所望のチャープ信号に対して、時間軸方向と周波数軸方向にずれが生じる。
例えば、ＰＬＬ回路が出力するチャープ信号の線形性の劣化を補償する従来技術として、特許文献１において、ＰＬＬ回路と周波数検出器を用いた信号発生器の構成が示されている。この信号発生器は、ＤＡＣの出力信号の時間－周波数特性を三角波状としてＰＬＬ回路に入力し、ＰＦＤがＤＡＣの出力信号の位相と分周されたＶＣＯの出力信号の位相を比較する構成によってチャープ信号を生成する。更にＶＣＯの制御電圧と出力周波数を検出してＶ－Ｆ特性を測定し、その非線形性を補償するようにＤＡＣの出力信号の時間－周波数特性を制御することで、チャープ信号の線形性を向上させる。
しかしながら、本信号発生器においては、ＶＣＯの非線形なＶ－Ｆ特性を補償しても、ＰＬＬ回路の閉ループ構成やＬＦの時定数によって線形性が劣化することは補償ができないという欠点を有する。
非特許文献２においては、ＰＬＬ回路が出力するチャープ信号の線形性を補償する従来技術として、ＰＬＬ回路と、分周されたＶＣＯの出力信号の位相と基準信号源の出力信号の位相を測定して分周器を制御する制御部を用いた信号発生器の構成が示されている。この信号発生器では、ＰＬＬ回路の伝達関数を推定しておき、測定した分周されたＶＣＯの出力信号の位相からＶＣＯの出力信号の位相を予測する。更に、予測したＶＣＯの出力信号の位相と所望のＶＣＯの出力信号の位相の差分を打ち消すように、伝達関数を用いて分周器を制御する。この信号発生器では、ＰＬＬ回路の閉ループ構成やＬＦの時定数によってチャープ信号の線形性が劣化することを補償することができる。
特開２０１４－６２８２４号公報．
Ｓ．Ａｙｈａｎ，他，「ＦＰＧＡ　Ｃｏｎｔｒｏｌｌｅｄ　ＤＤＳ　Ｂａｓｅｄ　Ｆｒｅｑｕｅｎｃｙ　Ｓｗｅｅｐ　Ｇｅｎｅｒａｔｉｏｎ　ｏｆ　Ｈｉｇｈ　Ｌｉｎｅａｒｉｔｙ　ｆｏｒ　ＦＭＣＷ　Ｒａｄａｒ　Ｓｙｓｔｅｍｓ」,　Ｍｉｃｒｏｗａｖｅ　Ｃｏｎｆｅｒｅｎｃｅ　２０１２　Ｔｈｅ　７ｔｈ　Ｇｅｒｍａｎ． Ｍ．Ｐｉｃｈｌｅｒ，他，「Ｐｈａｓｅ－ｅｒｒｏｒ　Ｍｅａｓｕｒｅｍｅｎｔ　ａｎｄ　Ｃｏｍｐｅｎｓａｔｉｏｎ　ｉｎ　ＰＬＬ　Ｆｒｅｑｕｅｎｃｙ　Ｓｙｎｔｈｅｓｉｚｅｒｓ　ｆｏｒ　ＦＭＣＷ　Ｓｅｎｓｏｒｓ－II：Ｔｈｅｏｒｙ」, ＩＥＥＥ Ｔａｎｓａｃｔｉｏｎ ｏｎ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ－Ｉ：Ｒｅｇｕｌａｒ　Ｐａｐｅｒｓ．
しかしながら、非特許文献２に見られる従来技術の信号発生器では、ＰＬＬ回路の伝達関数は温度変化や経年劣化により変化するため、推定した伝達関数と実際の伝達関数の差が大きくなるにつれてチャープ信号の線形性が劣化する。そのため、時々刻々と変化する伝達関数を高頻度に推定し続ける必要があり、推定を行っている間はレーダシステムを休止しなければならないという欠点を有する。このように、従来技術では、レーダの実運用中にＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することが困難であるという課題があった。
　本発明は、上記のような課題を解決するためになされたもので、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償する信号発生器を提供することを目的とする。
　この発明に係る信号発生器は、クロック信号を出力する基準信号源と、前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路と、前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、を備えたことを特徴とする。
この発明によれば、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することができる。
実施の形態１に係る信号発生器３０の一構成例を示す構成図。 実施の形態１に係る線形性向上処理器２０の一構成例を示す構成図。 実施の形態１に係る線形性向上処理器２０における分周数の演算手順の一例を示すフローチャート。 Ｍ周期目のチャープ信号における可変分周器３の分周数を示す図。 ＰＬＬ回路１０が出力するＭ周期目のチャープ信号の時間―周波数特性を示す図。 分周数算出器１０５で算出したＮＭ＋１（ｔ＋Ｄ）を示す図。 実施の形態２に係る信号発生器３１の一構成例を示す構成図。 実施の形態２に係る線形性向上処理器２１の一構成例を示す構成図。 実施の形態２に係る線形性向上処理器２１における周波数データの演算手順の一例を示すフローチャート。 Ｍ周期目のチャープ信号におけるＤＤＳ６に入力される周波数データを示す図。 周波数データ算出器１０６で算出したｋＭ＋１（ｔ＋Ｄ）を示す図。 実施の形態３に係る信号発生器３２の一構成例を示す構成図。 実施の形態３に係る線形性向上処理器２２の一構成例を示す構成図。 実施の形態３に係る線形性向上処理器２２における周波数データの演算手順の一例を示すフローチャート。 ｆＬＯ算出部１０７で算出したｈＭ＋１（ｔ＋Ｄ）を示す図。 ＰＬＬ回路で三角波状のチャープ信号を生成した場合における出力信号の時間－周波数特性の一例を示す図。
　実施の形態１．
　以下、この発明の実施の形態１について説明する。
図１は、実施の形態１に係る信号発生器３０の一構成例を示す構成図である。本信号発生器３０は、基準信号源１、ＰＬＬ回路１０、線形性向上処理器２０を備えており、ＰＬＬ回路１０はＶＣＯ２、可変分周器３、ＰＦＤ４、ＬＦ５から構成される。ｆＣＬＫは基準信号源１が出力するクロック信号の周波数を示す。
基準信号源１は、本信号発生器３０のクロック信号を出力する発振器である。例えば、基準信号源１には、正確な周波数を出力できる水晶発振器、ＰＬＬ回路などが用いられる。基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。基準信号源１の出力端子は、ＰＬＬ回路１０の基準信号入力端子に接続される。基準信号源１は、ｆＣＬＫにて発振し、その出力信号をＰＬＬ回路１０に出力する。
ＶＣＯ２は、電圧により発振周波数を制御する発振器である。ＶＣＯ２には、例えば、可変容量ダイオードで発振周波数を変化させる発振器が用いられる。可変容量ダイオードは、印加する電圧によって容量を変化させる。これによって、可変容量ダイオードを含む共振回路の共振周波数が変化し、発振周波数が変化する。ＶＣＯ２には、電圧により発振周波数が変化する発振器であればどんな構成の発振器を用いても良い。ＶＣＯ２の入力端子はＬＦ５の出力端子に接続され、ＶＣＯ２の出力端子は可変分周器３の入力端子とＰＬＬ回路１０の出力端子に接続される。
可変分周器３は、線形性向上処理器２０から入力された分周数を示す信号にしたがって、ＶＣＯ２から入力される信号の周波数をＮ分周し、分周した信号をＰＦＤ４に出力する回路である。ただし、Ｎは実数である。可変分周器３には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）を用いることができる。可変分周器３は入力された信号の周波数の１／Ｎの周波数をもつ信号を出力できれば、どのような構成を用いてもよい。また、整数分周器であっても、小数分周器であってもよい。可変分周器３の入力端子はＶＣＯ２の出力端子に接続され、可変分周器３の制御端子はＰＬＬ回路１０の制御端子に接続され、可変分周器３の出力端子はＰＦＤ４の比較信号入力端子に接続される。
ＰＦＤ４は、基準信号源１が出力するクロック信号と、可変分周器３が出力する信号との位相を比較し、その位相差に対応するパルス幅をもつ信号をＬＦ５に出力する回路である。ＰＦＤ４の基準信号入力端子はＰＬＬ回路１０の基準信号入力端子に接続され、ＰＦＤ４の比較信号入力端子は可変分周器３の出力端子に接続され、ＰＦＤ４の出力端子はＬＦ５の入力端子に接続される。
ＬＦ５は、ＰＦＤ４が出力したパルス状の信号を平滑化し、ＶＣＯ２の制御電圧としてＶＣＯ２に出力するフィルタである。例えば、ＬＦ５は、容量と抵抗などから構成されるローパスフィルタが用いられる。ＬＦ５の入力端子はＰＦＤ４の出力端子に接続され、ＬＦ５の出力端子はＶＣＯ２の入力端子に接続される。
ＰＬＬ回路１０は、基準信号源１が出力したクロック信号に同期し、線形性向上処理器２０が出力した分周数を示す信号によってチャープ信号を生成する回路である。ＰＬＬ回路１０はＶＣＯ２、可変分周器３、ＰＦＤ４、ＬＦ５から構成される。ＰＬＬ回路１０の基準信号入力端子は基準信号源１の出力端子とＰＦＤ４の基準信号入力端子に接続され、ＰＬＬ回路１０の制御端子は可変分周器３の制御端子と線形性向上処理器２０の出力端子に接続され、ＰＬＬ回路１０の出力端子はＶＣＯ２の出力端子と線形性向上処理器２０の入力端子に接続される。
線形性向上処理器２０はＰＬＬ回路１０が出力した信号の周波数を検出して、所望の周波数との差を算出し、その差を打ち消すような分周数を示す信号を出力する回路である。線形性向上処理器２０の入力端子はＰＬＬ回路１０の出力端子に接続され、線形性向上処理器２０の出力端子はＰＬＬ回路１０の制御端子に接続される。
図１には記載していないが、ＰＬＬ回路１０のフィードバックループはＶＣＯ２が出力する信号の周波数を下げてＰＦＤ４に入力するためのものであるため、フィードバックループ内には可変分周器３の他に、周波数を下げることができる周波数変換回路を用いてもよい。周波数変換回路は、例えばミキサなどを用いることができる。
図２は、実施の形態１に係る線形性向上処理器２０の一構成例を示す構成図である。線形性向上処理器２０は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、分周数算出部１０５を備える。
周波数検出部１０１は、時刻ｔにおけるＰＬＬ回路１０が出力したＭ周期目のチャープ信号の周波数（以下、ｆＭ（ｔ）と呼ぶ）を検出して、その周波数を示すディジタルデータをピーク遅延時間算出部１０２と周波数差算出部１０３に出力する回路である。なお、Ｍは正の整数である。周波数検出部１０１の入力端子はＰＬＬ回路１０の出力端子に接続され、周波数検出部１０１の出力端子はピーク遅延時間算出部１０２の入力端子と周波数差算出部１０３の入力端子に接続される。周波数検出部１０１には、例えばアナログ信号をディジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）と、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが組み合わせて用いられる。また、直交復調回路とＦＰＧAを組み合わせて用いてもよい。周波数検出部１０１はＭ周期目のチャープ信号の周波数ｆＭ（ｔ）を検出し、ｆＭ（ｔ）を示すディジタルデータを出力できればどのような構成を用いてもよい。
ピーク遅延時間算出部１０２はＰＬＬ回路１０が出力する信号の時間－周波数特性におけるピークと所望のチャープ信号の時間－周波数特性におけるピークの時間軸方向のずれ（以下、τと呼ぶ）を算出し、τを示すディジタルデータを出力する演算回路である。ピーク遅延時間算出部１０２は所望の出力周波数（以下、ｆｉｄｅａｌ（ｔ）と呼ぶ）とτを記憶しておくメモリを有する。ピーク遅延時間算出部１０２の入力端子は周波数検出部１０１の出力端子に接続され、ピーク遅延時間算出部１０２の出力端子は周波数減算処理部１０４の時間データ入力端子に接続される。ピーク遅延時間算出部１０２には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。ピーク遅延時間算出部１０２にはτを算出し、τを示すディジタルデータを出力できれば、どのような構成を用いてもよい。
周波数差算出部１０３は、ある時刻ｔにおいてＰＬＬ回路１０が出力する信号の周波数とｆｉｄｅａｌ（ｔ）との差分（以下、Δｆ（ｔ）と呼ぶ）を算出し、Δｆ（ｔ）を示すディジタルデータを出力する演算回路である。周波数差算出部１０３は、ｆｉｄｅａｌ（ｔ）とΔｆ（ｔ）を記憶するメモリを有する。周波数差算出部１０３の入力端子は周波数検出部１０１の出力端子に接続され、周波数差算出部１０３の出力端子は周波数減算処理部１０４の周波数差データ入力端子に接続される。周波数差算出部１０３には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数差算出部１０３は、Δｆ（ｔ）を算出し、Δｆ（ｔ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
周波数減算処理部１０４は、ピーク遅延時間算出部１０２が出力したτを示すディジタルデータと周波数差算出部１０３が出力したｆ（ｔ）を示すディジタルデータを用いて、ｆｉｄｅａｌ（ｔ）から時刻ｔ＋τにおける周波数差Δｆ（ｔ＋τ）を減算する演算回路である。以降、ｆｉｄｅａｌ（ｔ）からΔｆ（ｔ＋τ）を減算した周波数をｆ’Ｍ（ｔ）と呼ぶ。
周波数減算処理部１０４の時間データ入力端子はピーク遅延時間算出部１０２の出力端子に接続され、周波数減算処理部１０４の周波数差データ入力端子は周波数差算出部１０３の出力端子に接続され、周波数減算処理部１０４の出力端子は分周数算出部１０５の入力端子に接続される。周波数減算処理部１０４には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数減算処理部１０４は、ｆ’Ｍ（ｔ）を算出し、ｆ’Ｍ（ｔ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
分周数算出部１０５は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の分周数から，（Ｍ＋１）周期の分周数を算出する演算回路である。（Ｍ＋１）周期の分周数をＮＭ＋１（ｔ＋Ｄ）と呼ぶ。このときＤはチャープ信号の１周期の時間である。
分周数算出部１０５は、ＮＭ＋１（ｔ＋Ｄ）を記憶するメモリとｆＣＬＫを記憶するメモリを有する。分周数算出部１０５の入力端子は周波数減算処理部１０４の出力端子に接続され、分周数算出部１０５の出力端子はＰＬＬ回路１０の制御端子に接続される。分周数算出部１０５には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。分周数算出部１０５は、ｆ’Ｍ（ｔ）を示すデータからＮＭ＋１（ｔ＋Ｄ）を算出し、ＮＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
図３は、実施の形態１に係る線形性向上処理器２０における分周数の演算手順の一例を示すフローチャートである。Ｌは線形性向上処理器２０での演算処理が開始された周期であり、正の整数である。なお、これ以降の説明においては、ＰＬＬ回路１０が出力するＭ周期目のチャ―プ信号から（Ｍ＋１）周期目の分周数の算出を行うことし、１＜Ｌ≦Ｍとする。また、ＰＬＬ回路１０のフィードバックループ内において周波数を変換する回路は、可変分周器３のみであるとする。
まず、ステップＳ１０１において周波数検出部１０１にｆＭ（ｔ）が入力され、その値を検出する。次に、ステップＳ１０２において、周波数検出部１０１は線形性向上処理器２０で分周数を算出する処理が１回目（Ｍ－Ｌ＝０）かどうかを判断する。Ｍ－Ｌ＝０の場合はステップＳ１０３に進み、Ｍ－Ｌ＞０の場合はステップＳ１０６に進む。
　次に、ステップＳ１０３において、ピーク遅延時間算出部１０２はτを算出し、周波数差算出部１０３は式（１）を用いてΔｆ（ｔ）を算出する。
Figure JPOXMLDOC01-appb-I000001
　次に、ステップ１０４において、周波数減算処理部１０４はステップＳ１０３で算出したτとΔｆ（ｔ）を用いて、式（２）によってｆ’Ｍ（ｔ）を算出する。
Figure JPOXMLDOC01-appb-I000002
次に、ステップＳ１０５において、分周数算出部１０５はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（３）によりＮＭ＋１（ｔ＋Ｄ）を算出する。分周数算出部１０５は算出したデータをＰＬＬ回路１０に出力し、フローを終了する。
Figure JPOXMLDOC01-appb-I000003
前記のステップＳ１０２において、周波数検出部１０１がＭ－Ｌ＞０と判断した場合は、ステップＳ１０６に進む。ステップＳ１０６では、周波数差算出部１０３が式（１）を用いてΔｆ（ｔ）を算出する。
次に、ステップＳ１０７において、周波数減算処理部１０４はＭ－Ｌ＝０のときにステップＳ１０３で算出したτを用いて式（４）によりｆ’Ｍ（ｔ）を算出する。その後、ステップＳ１０５に進むが、ステップＳ１０５の処理は上述した通りなので、説明を省略する。
Figure JPOXMLDOC01-appb-I000004
　次に、実施の形態１に係る信号発生器３０の動作について説明する。基準信号源１が出力したクロック信号はＰＬＬ回路１０へ入力され、さらにＰＦＤ４入力へされる。また、ＶＣＯ２が出力したある周波数の信号は可変分周器３と線形性向上処理器２０へ入力される。可変分周器３は、Ｍ周期目の分周数を示すデータに基づいて、ＶＣＯ２が出力した信号を分周し、ＰＦＤ４に入力する。ＰＦＤ４は、可変分周器３が出力した信号と、基準信号源１が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
図４は、Ｍ周期目のチャープ信号における可変分周器３の分周数を示す図である。横軸は時間、縦軸は分周数である。図４においては説明を簡単にするため、チャープ信号はアップチャープとダウンチャープを交互に繰り返す三角波状であるとし、以降も同様とする。ＰＬＬ回路１０にてチャープ信号を生成するため、分周数を三角波状として可変分周器３を制御する。なお、チャープの１周期は、周波数が最小となるときから、時間とともに周波数が高くなって最大となり、また周波数が低くなって最小となるまでとする。図４において、Ｍ周期目は時刻Ｍ・Ｄから（Ｍ＋１）Ｄまでである。
図５は、ＰＬＬ回路１０が出力するＭ周期目のチャープ信号の時間―周波数特性を示す図である。横軸は時間、縦軸は周波数である。破線はｆｉｄｅａｌ（ｔ）、実線はｆＭ（ｔ）を示す。ＰＬＬ回路１０は閉ループ構成であることとＬＦ５を有することによって、時定数により応答性に遅れが生じる。これにより、ｆＭ（ｔ）はｆｉｄｅａｌ（ｔ）に対して、時間軸方向と周波数軸方向にずれが生じる。
ピーク遅延時間算出部１０２はｆｉｄｅａｌ（ｔ）を記憶しておくメモリからｆｉｄｅａｌ（ｔ）を読み出し、ｆｉｄｅａｌ（ｔ）のピークとｆＭ（ｔ）のピークの時間軸方向のずれτを算出し、τを記憶するメモリに格納する。なお、図５ではｆｉｄｅａｌ（ｔ）の極大点とｆＭ（ｔ）の極大点の時間差をτとして算出しているが、ｆｉｄｅａｌ（ｔ）の極小点とｆＭ（ｔ）の極小点の時間差をτとしてもよい。
周波数差算出部１０３は、時刻Ｍ・Ｄにおける周波数軸方向のずれｆｉｄｅａｌ（Ｍ・Ｄ）－ｆＭ（Ｍ・Ｄ）＝Δｆ（Ｍ・Ｄ）を算出する。算出したデータはΔｆ（ｔ）を記憶するメモリに格納する。周波数差算出部１０３はこの動作を時刻Ｍ・Ｄから時間ｔｘおきに行う。ここで、ｔｘは実数でありｔｘ＞０かつｔｘ≪ＤかつＡ・ｔｘ＝Ｄを満たすこととする。ただしＡは正の整数である。なお、図５では、説明の都合上、時刻Ｍ・ＤとＭ・Ｄ＋ｎ・ｔｘにおけるΔｆ（ｔ）のみを示しているが、周波数差算出部１０３は時間ｔｘおきにΔｆ（ｔ）を算出する。
周波数減算処理部１０４は、時刻Ｍ・Ｄにおけるｆｉｄｅａｌ（Ｍ・Ｄ）から、時刻Ｍ・Ｄ＋τにおけるΔｆ（Ｍ・Ｄ＋τ）を減算する。この減算によって得られた周波数がｆ’Ｍ（Ｍ・Ｄ）である。このとき周波数減算処理部１０４は、上記のτを記憶するメモリからτを、Δｆ（ｔ）を記憶するメモリからΔｆ（Ｍ・Ｄ）を読み出す。周波数減算処理部１０４はこの動作を時刻Ｍ・Ｄから時間ｔｘおきに行う。図５には、時刻Ｍ・ＤとＭ・Ｄ＋ｎ・ｔｘにおける減算のふるまいを示している。なお、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＜ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＞ｆ’Ｍ（ｔ）であり、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＞ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＜ｆ’Ｍ（ｔ）であり、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＝ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＝ｆ’Ｍ（ｔ）である。
図６は分周数算出器１０５が算出したＮＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は分周数、横軸は時間である。分周数算出部１０５は、ｆＣＬＫを記憶しておくメモリからｆＣＬＫを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）をｆＣＬＫで除算することで、ＮＭ＋１（ｔ＋Ｄ）を算出し、メモリに記憶しておく。なお、このときＮＭ＋１（ｔ＋Ｄ）は、ｔｘの間隔で算出されている。その間の時間における分周数はｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ－１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける分周数から直線近似を用いて算出する。
ＰＬＬ回路１０は分周数を記憶しておくメモリからＮＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の分周数として使用する。Ｍ周期目の分周数は三角波状であるが、（Ｍ＋１）周期目の分周数はＰＬＬ回路の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ分周数を用いてＰＬＬ回路１０が動作することによって、ＰＬＬ回路１０が出力するチャープ信号の線形性を向上させる。
　ここで、時間軸方向のずれを考慮せず、周波数軸方向のずれのみを考慮して、線形性向上処理器２０での演算を行った場合、ｆＭ（ｔ）とｆｉｄｅａｌ（ｔ）の誤差よりもｆＭ＋１（ｔ）とｆｉｄｅａｌ（ｔ）の誤差のほうが大きくなり、線形性は劣化してしまう。ゆえに、時間軸方向のずれも考慮して分周数を決定しなければ、線形性は向上しない。
上記の説明では、ＰＬＬ回路１０が出力するＭ周期目のチャープ信号を線形性向上処理器２０が検出して演算することで（Ｍ＋１）周期目の分周数を算出する過程を説明したが、（Ｍ＋１）周期目以降も同じＮＭ＋１（ｔ＋Ｄ）を用いてＰＬＬ回路１０を制御してもよい。
なお、線形性向上処理器２０はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１０が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２０が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２０の動作が停止した後は、動作中において最後に算出した周期の分周数を用いてＰＬＬ回路１０を制御する。
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１０が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、分周数を三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１０が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で分周数を三角波状に戻してτを算出し直してもよい。
　以上のように実施の形態１によれば、ＰＬＬ回路１０が出力するＭ周期目チャープ信号ｆＭ（ｔ）を線形性向上処理器２０で検出する。具体的には、時間軸方向のずれτと周波数軸方向のずれΔｆ（ｔ）を算出し、時刻ｔにおける所望の周波数ｆｉｄｅａｌ（ｔ）から周波数差Δｆ（ｔ＋τ）を減算した周波数ｆ’Ｍ（ｔ）を算出し、ｆ’Ｍ（ｔ）を基準信号源１の出力周波数ｆＣＬＫで除算して分周数ＮＭ＋１（ｔ＋Ｄ）を算出する。線形性向上処理器２０で算出された分周数を分周器３に適用することでＰＬＬ回路１０を制御する。ＰＬＬ回路１０は閉ループ構成とＬＦ５の時定数によって応答性に遅れが生じ、チャープ信号は線形性が劣化しており、時間軸方向と周波数軸方向にずれが生じている。線形性向上処理器２０では時間軸方向のずれτと周波数軸方向のずれΔｆ（ｔ）の両方を検出し、τだけ先の時刻における周波数方向のずれを用いてＮＭ＋１（ｔ＋Ｄ）を算出する。
（Ｍ＋１）周期目は分周器３が分周数ＮＭ＋１（ｔ＋Ｄ）を用いてＰＬＬ回路１０が動作することにより、線形性が向上する。ＰＬＬ回路１０でチャープ信号を生成しながらも、線形性向上処理器２０によりチャープ信号の線形性の向上を行うことによって、レーダの運用を止めることなく、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
　すなわち、実施の形態１の信号発生器３０は、クロック信号を出力する基準信号源１と、前記クロック信号を用いて、分周器３を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路１０と、ＰＬＬ回路１０で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１０でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器２０と、を備えたことを特徴とする。この構成によって、レーダの運用を止めることなく、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
　また、実施の形態１では、線形性向上処理器２０は、検出された周波数と所望の周波数との差に応じて、分周器３の分周数を制御することを特徴とする。また、実施の形態１では、線形性向上処理器２０は、検出された周波数と所望の周波数との差が正であるとき分周器３の分周数を低減し、検出された周波数と所望の周波数との差が負であるとき分周器３の分周数を増加する制御を行うことを特徴とする。この構成によって、ＰＬＬ回路１０でＭ＋１番目以降の周期において生成されるチャープ信号の周波数を所望の周波数に適切に近づけることができる。
　また、実施の形態１では、線形性向上処理器２０は、所望の周波数でピークが発生する時点から検出された周波数でピークが発生する時点までの遅延τを算出するとともに、Ｍ＋１番目以降の周期の特定の時点で分周器３の分周数を制御するにあたり、ＰＬＬ１０回路で生成されたＬ番目の周期の特定の時点より遅延τだけ先の時点の信号の周波数と所望の周波数との差分を用いる、ことを特徴とする。このような構成によって、閉ループ構成とＬＦ５の時定数によって生じる遅延の影響を考慮して、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
実施の形態２．
　実施の形態１では、ＰＬＬ回路１０でチャープ信号を生成するため、可変分周器３の分周数を三角波状とすることで、ＰＦＤ４の比較信号入力端子に入力する信号の時間－周波数特性を三角波状としていた。これに対し、実施の形態２では、ＰＦＤ４の基準信号入力端子に入力する信号の時間－周波数特性を三角波状に制御する。
図７は実施の形態２に係る信号発生器３１の一構成例を示す構成図である。図７において図１と同一の符号は、同一または相当の部分を表している。実施の形態２では、ＤＤＳ６を用いて、ＰＦＤ４の基準信号入力端子に入力する信号の時間－周波数特性を三角波状に制御する。
ＤＤＳ６は基準信号源１が出力した信号に同期して、線形性向上処理器２１が出力した周波数データに対応するアナログ信号を生成する回路である。例えば、ＤＤＳ６は、加算器、ラッチ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタルアナログ変換回路）から構成される。ＤＤＳ６の入力端子は線形性向上処理器２１の出力端子に接続され、ＤＤＳ６のクロック端子は基準信号源１の出力端子に接続され、ＤＤＳ６の出力端子はＰＬＬ回路１１の入力端子に接続される。
周波数変換回路７はＶＣＯ２が出力した信号の周波数を下げて、ＰＦＤ４に入力する回路である。周波数変換回路７は、例えば、分周器やミキサ、サンプル＆ホールド回路が用いられる。周波数変換回路７は、入力された信号の周波数を下げ、その信号を出力することができれば、どのような構成を用いてもよい。更に、周波数変換回路７には、例えば分周器とミキサを組み合わせるなど、複数の種類の回路を組み合わせて用いてもよい。周波数変換回路７の入力端子はＶＣＯ２の出力端子に接続され、周波数変換回路７の出力端子はＰＦＤ４の比較信号入力端子に接続される。
ＰＬＬ回路１１はＤＤＳ６が出力した信号に同期して、チャープ信号を生成する回路である。ＰＬＬ回路１１はＶＣＯ２、周波数変換回路７、ＰＦＤ４、ＬＦ５から構成される。ＰＬＬ回路１１の入力端子はＤＤＳ６の出力端子とＰＦＤ４の基準信号入力端子に接続され、ＰＬＬ回路１１の出力端子はＶＣＯ２の出力端子と線形性向上処理器２１の入力端子に接続される。
線形性向上処理器２１はＰＬＬ回路１１が出力した信号の周波数を検出して、所望の周波数との差を計算し、その差を打ち消すような周波数データをＤＤＳ６に出力する回路である。線形性向上処理器２１の入力端子はＰＬＬ回路１１の出力端子に接続され、線形性向上処理器２１の出力端子はＤＤＳ６の入力端子に接続される。
図８は、実施の形態２に係る線形性向上処理器２１の一構成例を示す構成図である。図８において、図２と同一の符号は、同一または相当の部分を表している。線形性向上処理器２１は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、周波数データ算出部１０６を備える。なお、以降の説明においては、周波数変換回路７は、入力された信号の周波数を１／Ｒに変換して出力する分周器であるとする。ただし、Ｒは実数であり固定の値である。
周波数データ算出部１０６は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の周波数データから、（Ｍ＋１）周期の周波数データを算出する演算回路である。（Ｍ＋１）周期の周波数データをｋＭ＋１（ｔ＋Ｄ）と呼ぶ。このときＤはチャープ信号の１周期の時間である。
周波数データ算出部１０６は、ｋＭ＋１（ｔ＋Ｄ）、Ｂ、Ｒ、ｆＣＬＫを記憶するメモリを有する。周波数データ算出部１０６の入力端子は周波数減算処理部１０４の出力端子に接続され、周波数データ算出部１０６の出力端子はＤＤＳ６の入力端子に接続される。周波数データ算出部１０６には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数データ算出部１０６は、ｆ’Ｍ（ｔ）を示すデータからｋＭ＋１（ｔ＋Ｄ）を算出し、ｋＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
図９は実施の形態２に係る線形性向上処理器２１における周波数データの演算手順の一例を示すフローチャートである。図９については、ステップＳ１１０以外は実施の形態１にて説明したフローチャートと同一であるので、ステップＳ１１０のみ説明する。
ステップＳ１１０では、周波数データ算出部１０６はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（５）によりｋＭ＋１（ｔ＋Ｄ）を算出する。周波数データ算出部１０６は算出したデータをＤＤＳ６に出力し、フローを終了する。
Figure JPOXMLDOC01-appb-I000005
ここで、ＢはＤＤＳのワード長（ビット）であり、定数である。ｆＣＬＫはクロック信号の周波数である。
次に、実施の形態２の動作について説明する。基準信号源１が出力したクロック信号はＤＤＳ６に入力され、ＤＤＳ６はその信号に同期して、線形性向上処理器２１から出力された周波数データからアナログ信号を生成する。Ｍ周期目のＤＤＳ６の出力信号の時間－周波数特性は三角波状である。
ＤＤＳ６が出力した信号はＰＬＬ回路１１に入力され、さらにＰＦＤ４入力へされる。また、ＶＣＯ２が出力したある周波数の信号は、周波数変換回路７と線形性向上処理器２１へ入力される。周波数変換回路７は、ＶＣＯ２が出力した信号の周波数を１／Ｒに変換し、ＰＦＤ４に入力する。ＰＦＤ４では周波数変換回路７が出力した信号と、ＤＤＳ６が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
図１０は、Ｍ周期目のチャープ信号におけるＤＤＳ６に入力される周波数データを示す図である。横軸は時間、縦軸は周波数データである。ＰＬＬ回路１１にてチャープ信号を生成するため、周波数データを三角波状としてＤＤＳ６を制御する。
実施の形態２の動作において、ＰＬＬ回路１１が出力するＭ周期目のチャープ信号の時間―周波数特性は実施の形態１と同様になるため、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４の説明は省略する。
図１１は周波数データ算出器１０６で算出したｋＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は周波数データ、横軸は時間である。周波数データ算出器１０６は、Ｂ、Ｒ、ｆＣＬＫを記憶するメモリからそれぞれを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）を用い、式（５）に示す数式によってｋＭ＋１（ｔ＋Ｄ）を算出する。算出した周波数データはメモリに記憶しておく。なお、このときｋＭ＋１（ｔ＋Ｄ）は、ｔｘの間隔で算出されている。その間の時間における周波数データはｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ－１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける周波数データから直線近似を用いて算出する。
ＤＤＳ６は周波数データを記憶しておくメモリからｋＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の周波数データとして使用する。Ｍ周期目の周波数データは三角波状であるが、（Ｍ＋１）周期目の周波数データはＰＬＬ回路の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ周波数データを用いてＤＤＳ６を動作させることでＤＤＳ６の出力信号の時間－周波数特性も歪み、歪んだ信号でＰＬＬ回路１１が動作することによって、ＰＬＬ回路１１が出力するチャープ信号の線形性を向上させる。
上記の説明では、ＰＬＬ回路１１が出力するＭ周期目のチャープ信号を線形性向上処理器２１が検出して演算することで（Ｍ＋１）周期目の周波数データを算出する過程を説明したが、（Ｍ＋１）周期目以降も同じｋＭ＋１（ｔ＋Ｄ）を用いてＤＤＳ６を制御してもよい。
なお、線形性向上処理器２１はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１１が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２１が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２１の動作が停止した後は、動作中において最後に算出した周波数データを用いてＤＤＳ６を制御する。
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１１が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、周波数データを三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１１が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で周波数データを三角波状に戻してτを算出し直してもよい。
以上のように、実施の形態２によれば、ＤＤＳ６を用いてＰＦＤ４の基準信号入力端子に入力する信号の時間－周波数特性を三角波状に制御する。高い周波数分解能をもつＤＤＳ６を用いることでＰＬＬ回路１１の出力信号の周波数分解能が向上するため、実施の形態２の信号発生器３１は、より細かい周波数ステップの信号を出力できる。
すなわち、実施の形態２の信号発生器３１は、クロック信号を出力する基準信号源１と、クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ）６と、ＤＤＳ６で生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路１１と、ＰＬＬ回路１１で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１１でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるようにＤＤＳ６を制御する線形性向上処理器２１と、を備えたことを特徴とする。この構成によって、高い周波数分解能をもつＤＤＳ６を用いることでＰＬＬ回路１１の出力信号の周波数分解能が向上するため、実施の形態２の信号発生器３１は、より細かい周波数ステップの信号を出力できる。
実施の形態３．
実施の形態１では、ＰＬＬ回路１０でチャープ信号を生成するため、可変分周器３の分周数を三角波状とすることで、ＰＦＤ４の比較信号入力端子に入力する信号の時間－周波数特性を三角波状としていた。これに対して、実施の形態３では、ＰＬＬ回路のフィードバックループ内にミキサを用い、ミキサに入力する局所信号であるＬＯ信号の時間－周波数特性を三角波状に制御する。
図１２は実施の形態３に係る信号発生器３２の一構成例を示す構成図である。図１２において図１または図７と同一の符号は、同一または相当の部分を表している。ｆＬＯはＤＤＳ９が出力する局所信号の周波数である。実施の形態３では、ＤＤＳ９を用いて、ミキサ８に入力するＬＯ信号の時間－周波数特性を三角波状に制御する。
ＤＤＳ９は基準信号源１が出力したクロック信号に同期して、線形性向上処理器２２が出力した周波数データに対応するアナログ信号を生成する回路である。例えば、ＤＤＳ９は、加算器、ラッチ、ＲＯＭ、ＤＡＣから構成される。ＤＤＳ９の入力端子は線形性向上処理器２２の出力端子に接続され、ＤＤＳ９のクロック端子は基準信号源１の出力端子に接続され、ＤＤＳ９の出力端子はＰＬＬ回路１２の制御端子に接続される。
ミキサ８は、入力された２つの信号を混合し、その混合信号を出力する混合器である。例えば、ミキサ８は、ダイオードの非線形性を利用して混合を行うダイオードミキサが用いられる。ミキサ８のＲＦ端子はＶＣＯ２の出力端子に接続され、ミキサ８のＬＯ端子はＤＤＳ９の出力端子に接続され、ミキサ８のＩＦ端子はＰＦＤ４の比較信号入力端子に接続される。ミキサ８は、ＶＣＯ２が出力した信号とＤＤＳ９が出力した信号とを混合し、その混合信号をＰＦＤ４に出力する。
図１２には記載していないが、ＰＬＬ回路１２のフィードバックループはＶＣＯ２が出力する信号の周波数を下げてＰＦＤ４に入力するためのものであるため、フィードバックループ内にはミキサ８の他に、周波数を下げることができる周波数変換回路を用いてもよい。周波数変換回路には、例えば分周器などを用いることができる。
また、図１２には記載していないが、基準信号源１とＤＤＳ９の間には、基準信号源１が出力するクロック信号の周波数を可変するＣＬＫ可変回路を用いてもよい。ＤＤＳ９が出力可能な信号の周波数はｆＣＬＫによって制限されるため、ＣＬＫ可変回路を用いてＤＤＳ９に入力するクロック信号の周波数を上げることで、より高い周波数の信号が出力できるようになる。ＣＬＫ可変回路には例えば、ＰＬＬ回路を用いることができる。
線形性向上処理器２２はＰＬＬ回路１２が出力した信号の周波数を検出して、所望の周波数との差を計算し、その差を打ち消すような周波数データをＤＤＳ９に出力する回路である。線形性向上処理器２２の入力端子はＰＬＬ回路１２の出力端子に接続され、線形性向上処理器２２の出力端子はＤＤＳ９の入力端子に接続される。
図１３は、実施の形態３に係る線形性向上処理器２２の一構成例を示す構成図である。図１３において図２または図８と同一の符号は、同一または相当の部分を表している。
線形性向上処理器２２は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、ｆＬＯ算出部１０７を備える。
ｆＬＯ算出部１０７は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の周波数データから、（Ｍ＋１）周期の周波数データを算出する演算回路である。本実施の形態では、（Ｍ＋１）周期の周波数データをｈＭ＋１（ｔ＋Ｄ）と呼ぶ。Ｄはチャープ信号の１周期の時間である。ｆＬＯ算出部１０７は、ｈＭ＋１（ｔ＋Ｄ）、Ｂ、ｆＣＬＫを記憶するメモリを有する。ｆＬＯ算出部１０７の入力端子は周波数減算処理部１０４の出力端子に接続され、ｆＬＯ算出部１０７の出力端子はＤＤＳ９の入力端子に接続される。ｆＬＯ算出部１０７には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。ｆＬＯ算出部１０７は、ｆ’Ｍ（ｔ）を示すデータからｈＭ＋１（ｔ＋Ｄ）を算出し、ｈＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
図１４は、実施の形態３に係る線形性向上処理器２２における周波数データの演算手順の一例を示すフローチャートである。図１４については、ステップＳ１１１以外は実施の形態１にて説明したフローチャートと同一であるので、ステップＳ１１１のみ説明する。
Figure JPOXMLDOC01-appb-I000006

ステップＳ１１１では、ｆＬＯ算出部１０７はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（６）によりｈＭ＋１（ｔ＋Ｄ）を算出する。ｆＬＯ算出部１０７は算出したデータをＤＤＳ９に出力し、フローを終了する。
ここで、Ｂは、ＤＤＳのワード長（ビット）であり、定数である。ｆＣＬＫはクロック信号の周波数である。
次に、実施の形態３の動作について説明する。基準信号源１が出力したクロック信号はＤＤＳ９に入力され、ＤＤＳ９はその信号に同期して、線形性向上処理器２２から出力された周波数データからアナログ信号を生成する。Ｍ周期目のＤＤＳ９の出力信号の時間－周波数特性は三角波状である。
ＤＤＳ９が出力した信号はＰＬＬ回路１２に入力され、さらにミキサ８へ入力される。また、ＶＣＯ２はある周波数の信号を出力し、ミキサ８と線形性向上処理器２２へ入力する。ミキサ８ではＤＤＳ９が出力した周波数ｆＬＯの信号をＬＯ信号として、ＶＣＯ２が出力した信号を低い周波数に周波数変換し、ＰＦＤ４に入力する。ＰＦＤ４ではミキサ８が出力した信号と、基準信号源１が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
実施の形態３の動作において、ＰＬＬ回路１２が出力するＭ周期目のチャープ信号の時間―周波数特性は実施の形態１と同様になるため、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４の説明は省略する。
図１５はｆＬＯ算出部１０７で算出したｈＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は周波数データ、横軸は時間である。ｆＬＯ算出部１０７は、Ｂ、ｆＣＬＫを記憶しておくメモリからそれぞれを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）を用い、式（６）に示す数式によってｈＭ＋１（ｔ＋Ｄ）を算出し、メモリに記憶しておく。このとき（Ｍ＋１）周期目の周波数データは、ｔｘの間隔で算出されている。その間の時間における周波数データはｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ－１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける周波数データから直線近似を用いて算出する。
ＤＤＳ９は周波数データを記憶しておくメモリからｈＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の周波数データとして使用する。Ｍ周期目の周波数データは三角波状であるが、（Ｍ＋１）周期目の周波数データはＰＬＬ回路１２の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ周波数データを用いてＤＤＳ９を動作させることでＤＤＳ９の出力信号の時間－周波数特性も歪み、歪んだ信号でＰＬＬ回路１２が動作することによって、ＰＬＬ回路１２が出力するチャープ信号の線形性を向上させる。
上記の説明では、ＰＬＬ回路１２が出力するＭ周期目のチャープ信号を線形性向上処理器２２が検出して演算することでｈＭ＋１（ｔ＋Ｄ）を算出する過程を説明したが、（Ｍ＋１）周期目以降もｈＭ＋１（ｔ＋Ｄ）を用いてＤＤＳ９を制御してもよい。
なお、線形性向上処理器２２はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１２が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２２が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２２の動作が停止した後は、動作中において最後に算出した周波数データを用いてＤＤＳ９を制御する。
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１２が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、周波数データを三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１２が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で周波数データを三角波状に戻してτを算出し直してもよい。
以上のように、実施の形態３によれば、ＰＬＬ回路１２のフィードバックループにミキサ８を用い、ＤＤＳ９を用いてミキサ８に入力するＬＯ信号の時間－周波数特性を三角波状に制御する。フィードバックループにミキサ８を用いることで、分周器を用いる場合よりもＰＬＬ回路１２の出力信号の位相雑音が下がるため、実施の形態３の信号発生器３２は、より低位相雑音な信号を出力できる。
すなわち、実施の形態３の信号発生器３２は、クロック信号を出力する基準信号源１と、クロック信号を用いて、ミキサ８を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路１２と、ミキサ８に入力する局所信号を生成するＤＤＳ９と、ＰＬＬ回路１２で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１２でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が検出された周波数と所望の周波数との差より小さくなるようにＤＤＳ９が生成する局所信号の周波数を制御する線形性向上処理器２２と、を備えたことを特徴とする信号発生器。この構成によって、フィードバックループにミキサ８を用いることで、分周器を用いる場合よりもＰＬＬ回路１２の出力信号の位相雑音が下がるため、実施の形態３の信号発生器３２は、より低位相雑音な信号を出力できる。
１：基準信号源、２：ＶＣＯ、３：可変分周器、４：ＰＦＤ、５：ＬＦ、６、９：ＤＤＳ、７：周波数変換回路、８：ミキサ、１０、１１、１２：ＰＬＬ回路、２０、２１、２２：線形性向上処理器、３０、３１、３２：信号発生器、１０１：周波数検出部、１０２：ピーク遅延時間算出部、１０３：周波数差算出部、１０４：周波数減算処理部、１０５：分周数算出部、１０６：周波数データ算出部、１０７：ｆＬＯ算出部

Claims (6)

  1. 　クロック信号を出力する基準信号源と、
    　前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路と、
    　前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、
    を備えたことを特徴とする信号発生器。
  2. 　前記線形性向上処理器は前記検出された周波数と前記所望の周波数との差に応じて、前記分周器の分周数を制御することを特徴とする請求項１に記載の信号発生器。
  3. 　前記線形性向上処理器は、前記検出された周波数と前記所望の周波数との差が正であるとき前記分周器の分周数を低減し、前記検出された周波数と前記所望の周波数との差が負であるとき前記分周器の分周数を増加する制御を行う
    ことを特徴とする請求項１または請求項２に記載の信号発生器。
  4. 　前記線形性向上処理器は、前記所望の周波数でピークが発生する時点から前記検出された周波数でピークが発生する時点までの遅延を算出するとともに、Ｍ＋１番目以降の周期の特定の時点での前記分周器の分周数を制御するにあたり、前記ＰＬＬ回路で生成されたＬ番目の周期の前記特定の時点より前記遅延だけ先の時点の信号の周波数と前記所望の周波数との差分を用いる、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の信号発生器。
  5. 　クロック信号を出力する基準信号源と、
    　前記クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ）と、
    　前記ＤＤＳで生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
    　前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期の前記チャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成される前記チャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記ＤＤＳを制御する線形性向上処理器と、
    を備えたことを特徴とする信号発生器。
  6. 　クロック信号を出力する基準信号源と、
    　前記クロック信号を用いて、ミキサを含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
    　前記ミキサに入力する局所信号を生成するＤＤＳと、
    　前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記ＤＤＳが生成する局所信号の周波数を制御する線形性向上処理器と、
    を備えたことを特徴とする信号発生器。
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