WO2016208414A1

WO2016208414A1 - 素子基板および素子基板の製造方法ならびに表示装置

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Publication number: WO2016208414A1
Application number: PCT/JP2016/067259
Authority: WO
Inventors: 僚佐々木; 真央勝原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2015-06-23
Filing date: 2016-06-09
Publication date: 2016-12-29
Anticipated expiration: 2017-12-23

Abstract

この素子基板は、第１電極と、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、薄膜トランジスタ上に形成された第２の絶縁膜と、第２の絶縁膜上に設けられると共に、第２電極と電気的に接続された第３電極と、第１電極と同層に形成された第１配線層とを備え、第１配線層と第２電極とが第３電極を介して電気的に接続されているものである。

Description

素子基板および素子基板の製造方法ならびに表示装置

　本開示は、例えば表示装置のバックプレーンとして用いられ、有機薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を備えた素子基板および素子基板の製造方法ならびに表示装置に関する。

　表示装置のバックプレーンやセンサーアレイ等の高度に集積化された半導体素子では、絶縁膜によって隔てられた複数層（例えば３層以上）にわたって配線が形成され、これらの配線同士が層間接続される（層間配線が形成される）。これにより、高密度に素子を配置し、かつ素子間の相互作用を低減することで電気的に優れた機能を発揮させることができる。これまでにも、様々な層間接続に関する手法が提案されている（例えば、特許文献１，２）。特許文献１では、トップゲート型のＴＦＴの素子構造において、層間接続を利用してインバータ素子が形成されている。特許文献２では、導電膜を用いた層間接続の形成方法が提案されている。

　一方、有機薄膜トランジスタ（有機ＴＦＴ）は、フレキシブルな集積回路やディスプレイの駆動回路素子として期待されている。この有機ＴＦＴを含む電子デバイスを作製する際には、有機半導体がパターニングされる（例えば、特許文献３）。有機半導体のパターニング方法としては、インクジェットや反転オフセット印刷等の印刷技術を始め、レーザーアブレーションによるパターニング、隔壁を用いたパターニング等が挙げられる。

特開２０１１－１４７２４号公報特開２００８－１４７６１４号公報国際公開２０１０／０６１８２３号パンフレット

　上記のようなパターニング手法は、量産性、大面積化する際の均一性、およびトップコンタクト型構造への適応性において、改善の余地がある。そこで、特許文献３には、無機膜（無機レジスト膜）をエッチングレジストとして用いる手法が提案されている。この手法では、例えば半導体層上に無機レジスト膜を形成した後、その無機レジスト膜上において通常のフォトリソグラフィとエッチングを行うことで、無機レジスト膜と半導体層とをパターニングする。この無機レジスト膜は、フォトリソグラフィ後に除去される。

　しかしながら、製造時のコストやプロセスの容易性、成膜装置中のコンタミネーション等を考慮すると、配線部分が損傷を受け易い。これは、層間接続不良につながる。

　層間接続不良を抑制して信頼性を向上させることが可能な素子基板および素子基板の製造方法ならびに表示装置を提供することが望ましい。

　本開示の一実施の形態の第１の素子基板は、第１電極と、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、薄膜トランジスタ上に形成された第２の絶縁膜と、第２の絶縁膜上に設けられると共に、第２電極と電気的に接続された第３電極と、第１電極と同層に形成された第１配線層とを備え、第１配線層と第２電極とが第３電極を介して電気的に接続されているものである。

　本開示の一実施の形態の第１の素子基板の製造方法は、第１電極と、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第２電極とを有する薄膜トランジスタを形成し、薄膜トランジスタ上に第２の絶縁膜を形成し、第２の絶縁膜上に、前記第２電極と電気的に接続された第３電極を形成し、第１電極と共に第１配線層を形成し、かつ第１配線層と第２電極とを第３電極を介して電気的に接続するものである。

　本開示の一実施の形態の第１の表示装置は、上記本開示の一実施の形態の第１の素子基板を備えたものである。

　本開示の一実施の形態の第１の素子基板、第１の素子基板の製造方法および第１の表示装置では、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、薄膜トランジスタ上に形成された第２の絶縁膜と、第２の絶縁膜上に設けられると共に、第２電極と電気的に接続された第３電極と、第１電極と同層に形成された第１配線層とを備える。第１配線層と第２電極とが第３電極を介して電気的に接続されることで、製造プロセス時における第１配線層の損傷が抑制される。

　本開示の一実施の形態の第２の素子基板は、第１電極と、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、第１電極と同層に形成された第１配線層と、第１の絶縁膜の第１配線層に対向する部分に設けられた第２の貫通孔と、第１の絶縁膜上の第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層とを備え、第２電極は、第２の貫通孔を通じて第１配線層に電気的に接続されると共に、第２の半導体層を覆って形成されているものである。

　本開示の一実施の形態の第２の素子基板の製造方法は、第１電極と、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタを形成し、第１電極と共に第１配線層を形成し、第１の半導体層を形成後、第１配線層上に、第１の絶縁膜と第１の半導体層とを貫通する第２の貫通孔を形成し、第１の半導体層を、第２の貫通孔を保護しつつパターニングするものである。

　本開示の一実施の形態の第２の表示装置は、上記本開示の一実施の形態の第２の素子基板を備えたものである。

　本開示の一実施の形態の第２の素子基板、第２の素子基板の製造方法および第２の表示装置では、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、第１電極と同層に形成された第１配線層と、第１の絶縁膜の第１配線層に対向する部分に設けられた第２の貫通孔と、第１の絶縁膜上の第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層とを備える。第２電極は、第２の貫通孔を通じて第１配線層に電気的に接続されると共に、第２の半導体層を覆って形成されている。このような構成により、製造プロセスにおいて、第１配線層の損傷が抑制される。

　本開示の一実施の形態の第１の素子基板、第１の素子基板の製造方法および第１の表示装置では、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、薄膜トランジスタ上に形成された第２の絶縁膜と、第２の絶縁膜上に設けられると共に、第２電極と電気的に接続された第３電極と、第１電極と同層に形成された第１配線層とを備える。第１配線層と第２電極とが第３電極を介して電気的に接続されることで、製造プロセス時における第１配線層の損傷を抑制することができる。よって、層間接続不良を抑制して信頼性を向上させることが可能となる。

　本開示の一実施の形態の第２の素子基板、第２の素子基板の製造方法および第２の表示装置では、第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、第１電極と同層に形成された第１配線層と、第１の絶縁膜の第１配線層に対向する部分に設けられた第２の貫通孔と、第１の絶縁膜上の第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層とを備える。第２電極は、第２の貫通孔を通じて第１配線層に電気的に接続されると共に、第２の半導体層を覆って形成されている。このような構成により、製造プロセスにおいて、第１配線層の損傷を抑制することができる。よって、層間接続不良を抑制して信頼性を向上させることが可能となる。

　尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。

本開示の第１の実施の形態に係る素子基板の要部構成を表す断面図である。図１に示した素子基板の製造方法を説明するための断面図である。図２Ａに続く工程を表す断面図である。図２Ｂに続く工程を表す断面図である。図２Ｃに続く工程を表す断面図である。図２Ｄに続く工程を表す断面図である。図２Ｅに続く工程を表す断面図である。図２Ｅに続く工程を表す断面図である。比較例に係る素子基板の製造方法を説明するための断面図である。図４Ａに続く工程を表す断面図である。図４Ｂに続く工程を表す断面図である。図４Ｃに続く工程を表す断面図である。図４Ｄに続く工程を表す断面図である。図４Ｅに続く工程を表す断面図である。図４Ｆに続く工程を表す断面図である。本開示の第２の実施の形態に係る素子基板の要部構成を表す断面図である。図５に示した素子基板の製造方法を説明するための断面図である。図６に続く工程を表す断面図である。図７Ａに続く工程を表す断面図である。変形例１に係る素子基板の要部構成を表す断面図である。図８に示した素子基板の製造方法を説明するための断面図である。図９に続く工程を表す断面図である。図１０Ａに続く工程を表す断面図である。変形例２－１に係る素子基板の要部構成を表す断面図である。変形例２－２に係る素子基板の要部構成を表す断面図である。変形例２－３に係る素子基板の要部構成を表す断面図である。変形例２－４に係る素子基板の要部構成を表す断面図である。変形例３－１に係る素子基板の要部構成を表す断面図である。変形例３－２に係る素子基板の要部構成を表す断面図である。変形例３－３に係る素子基板の要部構成を表す断面図である。変形例３－４に係る素子基板の要部構成を表す断面図である。本開示の第３の実施の形態に係る素子基板の要部構成を表す断面図および平面図である。図１３に示した素子基板の製造方法を説明するための断面図である。図１４Ａに続く工程を表す断面図である。図１４Ｂに続く工程を表す断面図である。図１４Ｃに続く工程を表す断面図である。図１５Ａに続く工程を表す断面図である。図１５Ｂに続く工程を表す断面図である。変形例４に係る素子基板の要部構成を表す断面図および平面図である。上記実施の形態等の素子基板の適用例に係る表示駆動回路を表す模式図である。

　以下、本開示における実施形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（有機ＴＦＴの第２電極と、第１配線層とを第３電極を介して接続した素子基板の例）
２．第２の実施の形態（貫通孔の他の形成手法の例）
３．変形例１（第１絶縁膜の他のパターニング手法の例）
４．変形例２－１～２－４（第１絶縁膜の他の例）
５．変形例３－１～３－４（保護膜の他の例）
６．第３の実施の形態（貫通孔を保護しつつ半導体層をパターニングする場合の例）
７．変形例４（貫通孔の周囲（４辺）を覆って保護した場合の例）
８．適用例（素子基板をバックプレーンとして備えた表示装置の例）

＜第１の実施の形態＞
［構成］
　図１は、本開示の第１の実施の形態に係る素子基板（素子基板１０Ａ）の概略構成を表す断面図である。素子基板１０Ａは、例えばバックプレーン等の表示駆動用に用いられる回路基板であり、例えば複数のＴＦＴ１０Ａ１および配線層等の回路要素が多層にわたって形成されたものである。各層に形成された回路要素が層間接続されることで、高密度の集積化が可能となる。ここでは、素子基板１０Ａの一部である１つのＴＦＴ１０Ａ１と１つの層間接続部１０Ａ２とを示している。

　ＴＦＴ１０Ａ１は、例えばいわゆるボトムゲート型およびトップコンタクト構造を有する有機ＴＦＴである。ＴＦＴ１０Ａ１は、基板１１上の選択的な領域に第１電極（ゲート電極）１２ａを有しており、この第１電極１２ａ上には、第１絶縁膜１３を挟んで半導体層１４が設けられている。半導体層１４は、第１絶縁膜１３上において、第１電極１２ａと対向する選択的な領域にパターン形成されている。この半導体層１４上には、一対の第２電極（ソース電極およびドレイン電極）１５ａ，１５ｂが半導体層１４と電気的に接続されて配設されている。

　基板１１は、例えばポリイミド（ＰＩ），ポリエチレンテレフタレート（ＰＥＴ），ポリエーテルサルフォン（ＰＥＳ），ポリエチレンナフタレート（ＰＥＮ），ポリカーボネート（ＰＣ），液晶ポリマーなどのフレキシブルなプラスチックシートからなる。あるいは、基板１１には、表面に絶縁処理が施されたステンレス（ＳＵＳ），アルミニウム（Ａｌ），銅（Ｃｕ）等のフレキシブルな金属シートが用いられてもよい。但し、基板１１は、このようなフレキシブル性を発揮し得るものの他にも、ガラス基板等のリジット性を有するものであってもよい。

　第１電極１２ａは、ＴＦＴ１０Ａ１に印加されるゲート電圧（Ｖｇ）によって半導体層１４中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。この第１電極１２ａは、例えばアルミニウム（Ａｌ），チタン（Ｔｉ），白金（Ｐｔ），金（Ａｕ），パラジウム（Ｐｄ），クロム（Ｃｒ），ニッケル（Ｎｉ），モリブデン（Ｍｏ），ニオブ（Ｎｂ），ネオジム（Ｎｄ），ルビジウム（Ｒｂ），ロジウム（Ｒｈ），銀（Ａｇ），タンタル（Ｔａ），タングステン（Ｗ），銅、インジウム（Ｉｎ）および錫（Ｓｎ）のうちの１種からなる単層膜、もしくはこれらのうちの２種以上からなる積層膜から構成されている。

　第１絶縁膜１３は、例えばポリビニルフェノール（ＰＶＰ），ジアリルフタレート，ポリイミド，ポリメタクリル酸メチル，ポリビニルアルコール（ＰＶＡ），ポリエステル，ポリエチレン，ポリカーボネート，ポリアミド，ポリアミドイミド，ポリエーテルイミド，ポリシロキサン，ポリメタクリルアミド，ポリウレタン，ポリブタジエン，ポリスチレン，ポリ塩化ビニル，ニトリルゴム，アクリルゴム，ブチルゴム，シリコーン樹脂，エポキシ樹脂，フェノール樹脂，メラミン樹脂，ウレア樹脂，ノボラック樹脂，フッ素系樹脂などのうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜である。第１絶縁膜１３は、塗布形成後にエッチングによってパターニングされるが、材料によっては、インクジェット印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の印刷技術によってパターン形成してもよい。また、但し、第１絶縁膜１３としては、このような有機絶縁膜の他にも、酸化シリコン（ＳｉＯ₂），窒化シリコン（ＳｉＮ_x），酸化アルミニウム（Ａｌ₂Ｏ₃），酸化タンタル（Ｔａ₂Ｏ₅）などの無機絶縁膜が用いられていてもよい。

　半導体層１４は、ゲート電圧の印加によりチャネルを形成するものであり、例えばペンタセン、ナフタセン、ヘキサセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、ルブレン、ポリチオフェン、ポリアセン、ポリフェニレンビニレン、ポリピロール、ポルフィリン、カーボンナノチューブ、フラーレン、グラフェンおよび金属フタロシアニンのうちのいずれか１種または２種以上の混合物等が挙げられる。

　第２電極１５ａ，１５ｂは、ソース電極またはドレイン電極として機能するものである。これらの第２電極１５ａ，１５ｂの構成材料としては、上記第１電極１２ａにおいて列挙したものと同様のものが挙げられるが、第１電極１２ａと同一の材料から構成されることが、量産性やプロセス容易性の点において望ましい。これらの第２電極１５ａ，１５ｂはそれぞれ、半導体層１４に電気的に接続されると共に、半導体層１４上において互いに電気的に分離した状態で（離隔して）配設されている。

　ＴＦＴ１０Ａ１では、半導体層１４上に保護膜１６が設けられている。この保護膜１６は、半導体層１４の上面のうち第２電極１５ａ，１５ｂから露出した部分を覆うように形成されている。

　本実施の形態では、このＴＦＴ１０Ａ１の上に層間絶縁膜として第２絶縁膜１７が形成されている。この第２絶縁膜１７上には、第２電極１５ａ，１５ｂに電気的に接続された第３電極１８ａ，１８ｂが形成されている。第３電極１８ａ，１８ｂの構成材料としては、上記第１電極１２ａにおいて列挙したものと同様のものが挙げられるが、これらの第３電極１８ａ，１８ｂは、第１電極１２ａと同一の材料から構成されることが、量産性やプロセス容易性の点において望ましい。第２絶縁膜１７としては、上記第１絶縁膜１３において列挙したものと同様の材料を用いることができる。

　層間接続部１０Ａ２は、互いに異なる層に配置された第２電極１５ｂと第１配線層１２ｂとを電気的に接続する部分である。第１配線層１２ｂは、ＴＦＴ１０Ａ１の第１電極１２ａと同層に配置されている。これらの第１電極１２ａおよび第１配線層１２ｂは、例えば同一材料により構成され、同一工程においてパターン形成されるものである。

　本実施の形態では、この層間接続部１０Ａ２において、第３電極１８ｂが、第１配線層１２ｂに接続されている。即ち、第２電極１５ｂと第１配線層１２ｂとが、第３電極１８ｂを介して電気的に接続されている。

　第３電極１８ｂは、第１絶縁膜１３と第２絶縁膜１７との両方に接して形成されている。また、第１絶縁膜１３の上端位置と第２絶縁膜１７の下端位置とは一致している（位置ｅ１）。即ち、本実施の形態では、第１絶縁膜１３と第２絶縁膜１７とを貫通する貫通孔Ｈ１が形成されている。この素子構造は、後述するように、第２絶縁膜１７をマスクとして第１絶縁膜１３をエッチングすることで形成される。第３電極１８ｂは、貫通孔Ｈ１を埋め込むようにして形成され、これにより、第３電極１８ｂと第１配線層１２ｂとが電気的に接続される。

　貫通孔Ｈ１の側壁のうちの第２絶縁膜１７に対応する部分ｓ２は、第１絶縁膜１３に対応する部分ｓ１よりも大きなテーパ角を有している。詳細には、基板１１の主面に垂直な方向に対する傾斜角が、部分ｓ２において部分ｓ１よりも大きくなっている。

　第３電極１８ａは、例えば素子基板１０Ａが表示駆動用に用いられる場合には、例えば画素毎に設けられる画素電極として機能するものである。

［製造方法］
　図２Ａ～図３Ｂは、素子基板１０Ａの製造方法を説明するための断面図である。素子基板１０Ａは、例えば次のようにして製造することができる。

　まず、図２Ａに示したように、基板１１上の選択的な領域に第１電極１２ａおよび第１配線層１２ｂを形成する。具体的には、まず、基板１１上の全面に、上述した導電膜材料（例えば厚み５０ｎｍのアルミニウムと厚み３０ｎｍのモリブデンとの積層膜）を、例えばスパッタ法により成膜する。この後、例えばフォトリソグラフィ法を用いたウェットエッチングにより、所定の形状にパターニングする。

　続いて、図２Ｂに示したように、基板１１上に第１絶縁膜１３を形成する。具体的には、基板１１上の全面にわたって、例えばスピンコート法により、上述した材料（例えばシリコーン樹脂）を成膜した後、加熱して硬化させる。

　次いで、図２Ｃに示したように、第１絶縁膜１３上に半導体層１４をパターン形成する。具体的には、まず、基板１１の全面にわたって、上述したような有機半導体、例えば膜厚２０ｎｍのＤＮＴＴ（dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene：ジナフトチエノチオフェン）を、例えば真空蒸着法により成膜する。この後、図示はしないが、例えば第１電極１２ａと同一材料からなる無機レジスト膜を成膜した後、例えばフォトリソグラフィ法を用いたエッチングにより、半導体層１４を所定の形状にパターニングする。無機レジスト膜を用いたパターニングを行うことで、低コストで、微細なパターニングが可能となる。

　続いて、図２Ｄに示したように、第２電極１５ａ，１５ｂを形成する。具体的には、まず、基板１１上の全面にわたって、上述した導電膜材料（例えば、第１電極１２ａと同一材料）を、例えばスパッタ法により成膜した後、例えばフォトリソグラフィ法を用いたウェットエッチングにより、所定の形状にパターニングする。

　続いて、図２Ｅに示したように、上述した材料等からなる保護膜１６をパターン形成する。このようにして、ＴＦＴ１０Ａ１を形成することができる。

　次いで、図３Ａに示したように、形成したＴＦＴ１０Ａ１上に第２絶縁膜１７を形成する。具体的には、基板１１上の全面にわたって、例えばスピンコート法により、絶縁材料を成膜した後、加熱して硬化させる。この後、例えばフォトリソグラフィ法を用いたエッチングにより、第２絶縁膜１７をパターニングする。この際、第２絶縁膜１７のうちの第２電極１５ａ，１５ｂに対向する部分に貫通孔Ｈ２ａを、第１配線層１２ｂに対向する部分に、貫通孔Ｈ１ａをそれぞれ形成する。

　続いて、図３Ｂに示したように、第２絶縁膜１７をマスクとしてエッチングを行うことにより、第１絶縁膜１３のうちの貫通孔Ｈ１ａにおいて露出した部分を選択的にエッチングする。このようにして、第１絶縁膜１３と第２絶縁膜１７とを貫通する（第１絶縁膜１３と第２絶縁膜１７との両方に接する）貫通孔Ｈ１を形成する。貫通孔Ｈ１により第１配線層１２ｂの上面が露出する。

　最後に、第３電極１８ａ，１８ｂをパターン形成することにより、図１に示した素子基板１０Ａを完成する。これにより、第３電極１８ｂが、貫通孔Ｈ１を埋め込むように、かつ第１配線層１２ｂの上面と接して形成され、層間接続部１０Ａ２が形成される。

［効果］
　本実施の形態の素子基板１０Ａでは、例えばＴＦＴ１０Ａ１において、第１電極１２ａに所定の電位が供給されると、半導体層１４に電界が生じ（チャネルが形成され）、第２電極１５ａ，１５ｂ間が導通する。この結果、例えば層間接続部１０Ａ２を通じて第２電極１５ｂへ印加された信号電圧が、第３電極１８ａに供給される。これにより、例えば第３電極１８ａを用いた表示駆動がなされる。

　本実施の形態の素子基板１０Ａでは、半導体層１４に有機半導体が用いられている。このような有機半導体を用いたＴＦＴでは、製造時のコストやプロセスの容易性、成膜装置中のコンタミネーション等を考慮すると、トランジスタの各層に用いられる導電材料は同一であることが望ましい。これは電極および配線に用いられる導電膜だけでなく、無機レジスト膜においても同様である。

　ここで、図４Ａ～図４Ｇは、比較例に係る素子基板の製造方法（半導体層のパターニング方法）を説明するための断面図である。この比較例の手法では、まず、図４Ａに示したように、基板１０１上に第１電極１０２ａと第１配線層１０２ｂとをパターン形成する。この後、図４Ｂに示したように、第１絶縁膜１０３を形成する。この際、第１絶縁膜１０３の第１配線層１０２ｂに対向する部分に貫通孔Ｈ１０１を形成する。

　続いて、図４Ｃに示したように、基板１０１の全面にわたって、有機半導体を含む半導体層１０４を成膜する。この後、図４Ｄに示したように、半導体層１０４上に、無機レジスト膜１０５を成膜する。この無機レジスト膜１０５は、例えば第１電極１０２ａ等と同一材料から構成されている。続いて、図４Ｅに示したように、無機レジスト膜１０５上の第１電極１０２ａに対向する領域に、例えばポジ型のフォトレジスト膜１０６をパターン形成する。この後、図４Ｆに示したように、フォトレジスト膜１０６をマスクとして無機レジスト膜１０５を選択的にエッチングする。最後に、図４Ｇに示したように、無機レジスト膜１０５およびフォトレジスト膜１０６をマスクとしてエッチングを行うことで、半導体層１０４をパターニングする。このパターニングの後、フォトレジスト膜を除去する。このようにして、比較例では、半導体層１０４を形成することができる。

　ところが、第１配線層１０２ｂに無機レジスト膜１０５と同じ材料を用いた場合、例えば無機レジスト膜１０５のエッチング時、あるいは無機レジスト膜１０５の除去時において、第１配線層１０２ｂのうちの貫通孔Ｈ１０１から露出した部分もエッチングされてしまう（損傷を受け易い）。これは、層間接続不良につながる。

　これに対し、本実施の形態では、ＴＦＴ１０Ａ１の上に第２絶縁膜１７を介して第３電極１８ｂを形成し、この第３電極１８ｂを用いて第２電極１５ｂと第１配線層１２ｂとを電気的に接続させている。このような構成により、製造プロセスにおいて貫通孔Ｈ１から露出する第１配線層１２ｂの一部が損傷することを抑制できる。貫通孔Ｈ１を用いた層間接続部１０Ａ２において、接続不良の発生を抑制することができる。よって、層間接続不良を抑制して信頼性を向上させることが可能となる。

　以上説明したように、本実施の形態では、第１電極１２ａ上に第１絶縁膜１３を介して形成されると共に有機半導体を含む半導体層１４と、半導体層１４に電気的に接続された第２電極１５ａ，１５ｂとを有するＴＦＴ１０Ａ１と、このＴＦＴ１０Ａ１上に形成された第２絶縁膜１７と、第２絶縁膜１７上に設けられると共に、第２電極１５ｂと電気的に接続された第３電極１８ｂと、第１電極１２ａと同層に形成された第１配線層１２ｂとを備える。第１配線層１２ｂと第２電極１５ｂとが第３電極１８ｂを介して電気的に接続されることで、製造プロセス時における第１配線層１２ｂの損傷を抑制することができる。よって、層間接続不良を抑制して信頼性を向上させることが可能となる。また、低コスト化および製造プロセスの容易化を実現できることから、量産性を向上させることができる。

　次に、上記実施の形態の他の実施の形態および変形例について説明する。尚、以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。

＜第２の実施の形態＞
［構成］
　図５は、本開示の第２の実施の形態に係る素子基板（素子基板１０Ｂ）の概略構成を表す断面図である。素子基板１０Ｂは、上記第１の実施の形態の素子基板１０Ａと同様、例えばバックプレーン等の表示駆動用に用いられる回路基板であり、例えば複数のＴＦＴおよび配線層等の回路要素が多層にわたって形成されたものである。各層に形成された回路要素が層間接続されることで、高密度での集積化が可能となる。ここでは、素子基板１０Ｂの一部である１つのＴＦＴ１０Ａ１と１つの層間接続部１０Ｂ２とを示している。

　本実施の形態においても、ＴＦＴ１０Ａ１の上に層間絶縁膜として第２絶縁膜１７が形成されている。この第２絶縁膜１７上には、第２電極１５ａ，１５ｂに電気的に接続された第３電極１８ａ，１８ｂが形成されている。

　層間接続部１０Ｂ２は、上記第１の実施の形態の層間接続部１０Ａ２と同様、互いに異なる層に配置された第２電極１５ｂと第１配線層１２ｂとを電気的に接続する部分である。また、この層間接続部１０Ｂ２では、第３電極１８ｂが、第１配線層１２ｂと電気的に接続されている。即ち、第２電極１５ｂと第１配線層１２ｂとが、第３電極１８ｂを介して電気的に接続されている。

　但し、本実施の形態では、上記第１の実施の形態と異なり、第３電極１８ｂが、第１絶縁膜１３と第２絶縁膜１７とのうちの第２絶縁膜１７にのみ接して形成されている。また、第１絶縁膜１３の上端位置（ｅ２）と第２絶縁膜１７の下端位置（ｅ３）とは異なっており、第１絶縁膜１３の上端位置（ｅ２）が、第２絶縁膜１７の下端位置（ｅ３）よりも内側に配置されている。即ち、本実施の形態では、第２絶縁膜１７のみに貫通孔Ｈ３が形成されている。第３電極１８ｂは、この貫通孔Ｈ３を埋め込むようにして形成され、これにより、第３電極１８ｂと第１配線層１２ｂとが電気的に接続されている。

［製造方法］
　図６，図７Ａおよび図７Ｂは、素子基板１０Ｂの製造方法を説明するための図である。素子基板１０Ｂは、例えば次のようにして製造することができる。

　まず、図６に示したように、上記第１の実施の形態と同様にして、基板１１上に第１電極１２ａおよび第１配線層１２ｂ、第１絶縁膜１３、半導体層１４、第２電極１５ａ，１５ｂおよび保護膜１６をパターン形成することにより、ＴＦＴ１０Ａ１を形成する。

　次いで、図７Ａに示したように、例えばフォトリソグラフィ法を用いたエッチングにより、第１絶縁膜１３に貫通孔Ｈ３ａを形成する。

　続いて、図７Ｂに示したように、ＴＦＴ１０Ａ１上に第２絶縁膜１７を形成する。具体的には、基板１１上の全面にわたって、例えばスピンコート法により、絶縁材料を成膜した後、加熱して硬化させる。この後、例えばフォトリソグラフィ法を用いたエッチングにより、絶縁材料をパターニングすることにより、第２絶縁膜１７を形成する。この際、第２絶縁膜１７のうちの第２電極１５ａ，１５ｂに対向する部分に貫通孔Ｈ２ａを、第１配線層１２ｂに対向する部分に、貫通孔Ｈ３をそれぞれ形成する。貫通孔Ｈ３により第１配線層１２ｂの上面が露出する。

　最後に、第３電極１８ａ，１８ｂをパターン形成することにより、図５に示した素子基板１０Ｂを完成する。これにより、第３電極１８ｂが、貫通孔Ｈ３を埋め込むように、かつ第１配線層１２ｂの上面と接して形成され、層間接続部１０Ｂ２が形成される。

［効果］
　本実施の形態の素子基板１０Ｂでは、例えばＴＦＴ１０Ａ１において、第１電極１２ａに所定の電位が供給されると、半導体層１４に電界が生じ（チャネルが形成され）、第２電極１５ａ，１５ｂ間が導通する。この結果、例えば層間接続部１０Ｂ２を通じて第２電極１５ｂへ印加された信号電圧が、第３電極１８ａに供給される。これにより、例えば第３電極１８ａを用いた表示駆動がなされる。

　本実施の形態の素子基板１０Ｂにおいても、上記第１の実施の形態と同様、ＴＦＴ１０Ａ１の上に第２絶縁膜１７を介して第３電極１８ｂを形成し、この第３電極１８ｂを用いて第２電極１５ｂと第１配線層１２ｂとを電気的に接続させている。このような構成により、製造プロセスにおいて貫通孔Ｈ３（Ｈ３ａ）から露出する第１配線層１２ｂの一部が損傷することを抑制できる。貫通孔Ｈ３を用いた層間接続部１０Ｂ２において、接続不良の発生を抑制することができる。よって、上記第１の実施の形態同等の効果を得ることができる。

＜変形例１＞
　図８は、変形例１に係る素子基板（素子基板１０Ｃ）の要部構成を表したものである。上記第１および第２実施の形態のように、第３電極１８ｂを介して第２電極１５ｂと第１配線層１２ｂとを電気的に接続させる構成において、本変形例のように、第１配線層１２ｂ上において、第１絶縁膜１３の端部位置と第２電極１５ｂの端部位置とが一致していてもよい（ｅ４）。

　この素子基板１０Ｃは、例えば次のようにして製造することができる。即ち、例えば、図９に示したように、上記第１の実施の形態と同様にして、基板１１上に第１電極１２ａおよび第１配線層１２ｂ、第１絶縁膜１３、半導体層１４、第２電極１５ａ，１５ｂおよび保護膜１６をパターン形成することにより、ＴＦＴ１０Ａ１を形成する。続いて、図１０Ａに示したように、保護膜１６および第２電極１５ｂをマスクとして、第１絶縁膜１３をエッチングすることにより、第１配線層１２ｂに対向する部分に貫通孔Ｈ３ｂを形成する。この後、図１０Ｂに示したように、上記第２の実施の形態と同様にして、第２絶縁膜１７をパターン形成することにより、貫通孔Ｈ２ａ，Ｈ３を形成する。最後に、これらの貫通孔Ｈ２ａ，Ｈ３を埋め込むように第３電極１８ａ，１８ｂを形成することで、図８に示した素子基板１０Ｃを完成する。

　本変形例のように、第１絶縁膜１３のうちの第１配線層１２ｂに対向する部分を除去する際に、第２電極１５ｂをマスクとして用いてもよい。この場合であっても、上記第１および第２の実施の形態と同等の効果を得ることができる。

＜変形例２－１～２－４＞
　図１１Ａ～１１Ｄは、変形例２－１～２－４に係る素子基板の要部構成を表したものである。上記第１および第２の実施の形態では、第１絶縁膜１３が単層膜からなる場合を例示したが、第１絶縁膜１３は、絶縁膜１３ａ，１３ｂを含む積層膜であっても構わない。例えば、図１１Ａ，１１Ｂに示したように、第１電極１２ａの表面を囲むように絶縁膜１３ｂが形成され、それらを覆うように絶縁膜１３ａが形成されていてもよい。また、図１１Ｃ，１１Ｄに示したように、第１絶縁膜１３のうちの下層側に絶縁膜１３ａが、上層側に絶縁膜１３ｂがそれぞれ配置された構成であってもよい。また、第１絶縁膜１３は、基板１１の全面にわたって（連続的に）形成されていてもよいし、ＴＦＴ１０Ａ１毎に分離して形成されていても構わない。

＜変形例３－１～３－４＞
　図１２Ａ～１２Ｄは、変形例３－１～３－４に係る素子基板の要部構成を表したものである。上記第１および第２の実施の形態では、保護膜１６を半導体層１４上の選択的な領域に形成したが、この保護膜１６の形成箇所は特に限定されない。例えば、図１２Ａ，１２Ｂに示した保護膜１６ａのように、ＴＦＴ１０Ａ１の全体を覆うように形成されていてもよい。また、図１２Ｃ，１２Ｄに示したように、保護膜１６が形成されていない構成であっても構わない。保護膜１６は、必要に応じて設けられていればよい。

＜第３の実施の形態＞
［構成］
　図１３は、本開示の第３の実施の形態に係る素子基板（素子基板２０Ａ）の概略構成を表す断面図である。素子基板２０Ａは、上記第１の実施の形態の素子基板１０Ａと同様、例えばバックプレーン等の表示駆動用に用いられる回路基板であり、例えば複数のＴＦＴおよび配線層等の回路要素が多層にわたって形成されたものである。各層に形成された各回路要素が層間接続されることで、高密度での集積化が可能となる。ここでは、素子基板２０Ａの一部である１つのＴＦＴ２０Ａ１と１つの層間接続部２０Ａ２とを示している。

　ＴＦＴ２０Ａ１は、上記第１の実施の形態のＴＦＴ１０Ａ１と同様、例えばいわゆるボトムゲート型およびトップコンタクト構造を有する有機ＴＦＴである。ＴＦＴ２０Ａ１は、基板１１上の選択的な領域に第１電極（ゲート電極）２２ａを有している。この第１電極２２ａ上には、第１絶縁膜２３を挟んで半導体層２４が設けられている。半導体層２４は、第１絶縁膜２３上において、第１電極２２ａと対向する選択的な領域にパターン形成されている。この半導体層２４に電気的に接続されるように、一対の第２電極（ソース電極およびドレイン電極）２６ａ，２６ｂが配設されている。第１絶縁膜２３の第１配線層２２ｂに対向する部分には、貫通孔Ｈ４（第２の貫通孔）が設けられている。

　層間接続部２０Ａ２は、互いに異なる層に配置された第２電極２６ｂと第１配線層２２ｂとを電気的に接続する部分である。層間接続部２０Ａ２では、第１絶縁膜２３の貫通孔Ｈ４を通じて、第２電極２６ｂと第１配線層２２ｂとが電気的に接続されている。第１配線層２２ｂは、ＴＦＴ２０Ａ１の第１電極２２ａと同層に配置されている。これらの第１電極２２ａおよび第１配線層２２ｂは、例えば同一材料により構成され、同一工程においてパターン形成されるものである。尚、第１電極２２ａ，第１配線層２２ｂ，第２電極２６ａ，２６ｂの構成材料としては、上記第１の実施の形態の第１電極１２ａにおいて列挙した材料と同様のものが挙げられる。また、第１絶縁膜２３は、第１絶縁膜１３と同様の材料から構成され、半導体層２４は半導体層１４と同様の材料から構成される。

　このように、本実施の形態では、第２電極２６ｂが、第１絶縁膜２３に設けられた貫通孔Ｈ４まで延設されており、この貫通孔Ｈ４において第１配線層２２ｂと第２電極２６ｂとが接している。

　第１絶縁膜１３上の貫通孔Ｈ４の周囲の少なくとも一部には、半導体層２４ａ（第２の半導体層）が形成されている。半導体層２４ａは、ＴＦＴ２０Ａ１の半導体層２４（第１の半導体層）と同一の材料および厚みにより構成されている。第２電極２６ｂは、半導体層２４の一部に重畳して形成されると共に、貫通孔Ｈ４の周囲において、半導体層２４ａを覆って形成されている。本実施の形態では、更に、半導体層２４，２４ａと第２電極２６ａ，２６ｂとの間に、無機膜２５，２５ａ（無機レジスト膜）が介在する。即ち、ＴＦＴ２０Ａ１における半導体層２４と第２電極２６ａ，２６ｂとの間に無機膜２５（第１の無機膜）が形成されている。一方で、貫通孔Ｈ４の周囲においても、半導体層２４ａと第２電極２６ｂとの間に無機膜２５ａ（第２の無機膜）が形成されている。第１絶縁膜１３と第２電極２６ｂとの間において、半導体層２４および無機膜２５を含む積層構造（Ａ１）と、貫通孔Ｈ４の周囲における半導体層２４ａおよび無機膜２５ａを含む積層構造（Ａ２）とにおける各層の材料および厚みは同一である。この構成は、後述するように、製造プロセスにおいて、貫通孔Ｈ４を保護しつつ半導体層２４をパターニングすることで形成される。但し、無機膜２５，２５ａは、半導体層２４，２４ａ上に積層されていなくともよい。即ち、第１絶縁膜１３と第２電極２６ｂとの間に、半導体層２４または半導体層２４ａの単層膜が形成されていてもよい。

　本実施の形態では、第１絶縁膜１３上において、半導体層２４ａおよび無機膜２５ａからなる積層構造Ａ２が、貫通孔Ｈ４を間にして対向配置されている。詳細には、貫通孔Ｈ４の開口形状は、例えば矩形状であり、積層構造Ａ２は、貫通孔Ｈ４の開口形状のうち対向する２辺に隣接する領域に形成されている。但し、図１３に示した構成は一例であり、貫通孔Ｈ４の開口形状は、図示した矩形状に限定されず、例えば円形状、楕円形状あるいは多角形状などの任意の形状とすることができる。また、積層構造Ａ２の形成箇所、大きさ、形状等も特に限定されるものではない。積層構造Ａ２は、貫通孔Ｈ４の少なくとも一部に隣接して形成されていればよい。

［製造方法］
　図１４Ａ～図１５Ｃは、素子基板２０Ａの製造方法を説明するための図である。素子基板２０ＡＢは、例えば次のようにして製造することができる。

　まず、図１４Ａに示したように、基板１１上の選択的な領域に第１電極１２ａおよび第１配線層１２ｂを形成する。具体的には、まず、基板１１上の全面に、上述した導電膜材料（例えば厚み５０ｎｍのアルミニウムと厚み３０ｎｍのモリブデンとの積層膜）を、例えばスパッタ法により成膜した後、例えばフォトリソグラフィ法を用いたウェットエッチングにより、所定の形状にパターニングする。続いて、基板１１上の全面にわたって、例えばスピンコート法により、上述した材料（例えばシリコーン樹脂）を成膜した後、加熱して硬化させる。この後、基板１１の全面にわたって、上述したような有機半導体、例えば膜厚２０ｎｍのＤＮＴＴを、例えば真空蒸着法により成膜する。

　次いで、図１４Ｂに示したように、例えば第１電極２２ａと同一材料からなる無機膜２５を成膜する。

　続いて、図１４Ｃに示したように、例えばフォトリソグラフィ法を用いたエッチングにより、無機膜２５、半導体層２４および第１絶縁膜２３のうちの第１配線層２２ｂに対向する部分を選択的に除去する。これにより、貫通孔Ｈ４を形成する。

　次いで、半導体層２４をパターニングする。具体的には、まず、図１５Ａに示したように、無機膜２５上の第１電極２２ａに対向する領域と、貫通孔Ｈ４および貫通孔Ｈ４の周囲の少なくとも一部とのそれぞれに、フォトレジスト膜３１，３２を形成する。フォトレジスト膜３２は、貫通孔Ｈ４の開口形状よりも大きな領域を覆うように形成されることが望ましい。成膜マージンを確保できると共に、第１配線層２２ｂが損傷しにくくなるためである。この後、図１５Ｂに示したように、半導体層２４および無機膜２５をエッチングする。その後、フォトレジスト膜３１，３２を除去する。これにより、上述したように、ＴＦＴ２０Ａ１に半導体層２４および無機膜２５の積層構造Ａ１が、貫通孔Ｈ４の周囲には、半導体層２４ａおよび無機膜２５ａの積層構造Ａ２が形成される。

　続いて、図１５Ｃに示したように、第２電極２６ａ，２６ｂを形成する。具体的には、まず、基板１１上の全面にわたって、上述した導電膜材料（例えば、第１電極１２ａと同一材料）を、例えばスパッタ法により成膜した後、例えばフォトリソグラフィ法を用いたウェットエッチングにより、所定の形状にパターニングする。尚、ここでは図示していないが、上記第１の実施の形態のように保護膜１６を形成してもよい。このようにして、ＴＦＴ２０Ａ１を形成することができる。また、第２電極２６ｂが、貫通孔Ｈ４において第１配線層２２ｂと接して、かつ積層構造Ａ２を覆うように形成され、層間接続部２０Ａ２が形成される。

［効果］
　本実施の形態の素子基板２０Ａでは、例えばＴＦＴ２０Ａ１において、第１電極２２ａに所定の電位が供給されると、半導体層２４に電界が生じ（チャネルが形成され）、第２電極２６ａ，２６ｂ間が導通する。本実施の形態の素子基板２０Ａでは、第１電極２２ａ上に第１絶縁膜２３を介して形成されると共に有機半導体を含む半導体層２４と、半導体層２４に電気的に接続された第２電極２６ａ，２６ｂとを有するＴＦＴ２０Ａ１と、第１電極２２ａと同層に形成された第１配線層２２ｂと、第１絶縁膜２３の第１配線層２２ｂに対向する部分に設けられた貫通孔Ｈ４と、第１絶縁膜２３上の貫通孔Ｈ４の周囲の少なくとも一部に形成された半導体層２４ａとを備える。第２電極２６ｂは、貫通孔Ｈ４を通じて第１配線層２２ｂに電気的に接続されると共に、半導体層２４ａを覆って形成されている。このような構成により、製造プロセスにおいて、第１配線層２２ｂの損傷が抑制される。貫通孔Ｈ４を用いた層間接続部２０Ａ２において、接続不良の発生を抑制することができる。よって、上記第１の実施の形態同等の効果を得ることができる。

＜変形例４＞
　図１６は、変形例４に係る素子基板の要部構成を表したものである。上記第３実施の形態のように、貫通孔Ｈ４を通じて第２電極２６ｂと第１配線層２２ｂとを電気的に接続させる構成において、本変形例のように、貫通孔Ｈ４を囲むように半導体層２４ａおよび無機膜２５ａが形成されていてもよい。換言すると、貫通孔Ｈ４の４辺に隣接して半導体層２４ａおよび無機膜２５ａが形成されていてもよい。これにより、上記第３の実施の形態と同等の効果を得ることができると共に、成膜マージンが確保され、半導体層２４のパターニングの際に、第１配線層２２ｂの損傷をより効果的に抑制することができる。

　尚、上記第３の実施の形態および変形例４では、貫通孔Ｈ４を保護しつつ半導体層２４をパターニングする手法について述べたが、貫通孔Ｈ４を覆うフォトレジスト膜３２の形状や大きさは特に限定されない。即ち、半導体層２４ａおよび無機膜２５ａの積層構造の形成領域は、図１３および図１６に図示したもの（貫通孔Ｈ４の開口形状の２辺または４辺に隣接するもの）に限定されない。フォトレジスト膜３２は、貫通孔Ｈ４の開口形状の全域を覆って形成されてもよいし、選択的な領域のみを覆っていてもよい（貫通孔Ｈ４のうちの一部の領域がフォトレジスト膜３２から露出していてもよい）。即ち、第１配線層２２ｂの一部が除去されていても問題はない。この場合であっても、第１配線層２２ｂと第２電極２６ｂとは貫通孔Ｈ４において接触することから、両者の電気的接続は確保される。

＜適用例＞
　上記実施の形態等で説明した素子基板１０Ａ（素子基板１０Ｂ，１０Ｃ，２０Ａも同様）は、表示駆動回路に使用される回路基板として好適に用いられる。尚、表示装置としては、例えば液晶表示装置、有機ＥＬ表示装置、電子ペーパーディスプレイ等が挙げられる。図１７に、表示駆動回路の一例について模式的に示す。

　この表示駆動回路は、基板１１上に設けられ、表示領域Ｓに画素駆動回路１４０を有すると共に、表示領域Ｓの周辺には、映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０を有している。

　画素駆動回路１４０は、例えばアクティブマトリクス方式により駆動される駆動回路である。この画素駆動回路１４０では、列方向に沿って信号線１２０Ａ、行方向に沿って走査線１３０Ａがそれぞれ複数配置されている。各信号線１２０Ａと各走査線１３０Ａとの交差部が、各画素ＰＸＬに対応している。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介して各画素ＰＸＬに画像信号が供給されるようになっている。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介して各画素ＰＸＬに走査信号が順次供給されるようになっている。

　以上、実施の形態、変形例および適用例を挙げて説明したが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層以外にも図示しない他の層や膜を備えていてもよい。また、本開示の半導体装置の適用例としては、上述したような表示装置に限らず、光電変換素子を備えたセンサおよびタッチセンサ等のセンサデバイス、ＲＦＩＤ（Radio Frequency IDentification）タグ、ＩＣ（Integrated Circuit）、メモリ等にも適用可能である。

　また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。

　尚、本開示は、以下のような構成であってもよい。
（１）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記薄膜トランジスタ上に形成された第２の絶縁膜と、
　前記第２の絶縁膜上に設けられると共に、前記第２電極と電気的に接続された第３電極と、
　前記第１電極と同層に形成された第１配線層と
　を備え、
　前記第１配線層と前記第２電極とが前記第３電極を介して電気的に接続されている
　素子基板。
（２）
　前記第３電極は、前記第１および第２の絶縁膜の両方に接して形成されている
　上記（１）に記載の素子基板。
（３）
　前記第１の絶縁膜の上端位置と前記第２の絶縁膜の下端位置とが一致している
　上記（２）に記載の素子基板。
（４）
　前記第３電極は、前記第１および第２の絶縁膜を貫通する第１の貫通孔を埋め込んで形成され、
　前記第１の貫通孔の側壁のうちの前記第２の絶縁膜に対応する部分は、前記第１の絶縁膜に対応する部分よりも大きなテーパ角を有する
　上記（３）に記載の素子基板。
（５）
　前記第３電極は、前記第１および第２の絶縁膜のうちの前記第２の絶縁膜のみに接して形成されている
　上記（１）に記載の素子基板。
（６）
　前記第１の絶縁膜の上端位置は、前記第２の絶縁膜の下端位置よりも内側に配置されている
　上記（１）または（５）に記載の素子基板。
（７）
　前記第１配線層上において、前記第１の絶縁膜の端部位置と前記第２電極の端部位置とが一致している
　上記（１）に記載の素子基板。
（８）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記第１電極と同層に形成された第１配線層と、
　前記第１の絶縁膜の前記第１配線層に対向する部分に設けられた第２の貫通孔と、
　前記第１の絶縁膜上の前記第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層と
　を備え、
　前記第２電極は、前記第２の貫通孔を通じて前記第１配線層に電気的に接続されると共に、前記第２の半導体層を覆って形成されている
　素子基板。
（９）
　前記第２電極は前記第１の半導体層の一部に重畳して設けられ、
　前記第１の半導体層と前記第２電極との間に形成された第１の無機膜と、
　前記第２の半導体層と前記第２電極との間に形成された第２の無機膜と
　を更に備えた
　上記（８）に記載の素子基板。
（１０）
　前記第２電極は前記第１の半導体層の一部に重畳して設けられ、
　前記第２電極と前記第１の絶縁膜との間では、前記第１の半導体層または前記第１の半導体層を含む積層構造と、前記第２の半導体層または前記第２の半導体層を含む層構造とにおいて、各層の材料および厚みが同一である
　上記（８）または（９）に記載の素子基板。
（１１）
　前記第２の半導体層は、前記第１の絶縁膜上において、前記第２の貫通孔を間にして対向配置され、または前記第２の貫通孔を囲んで配置されている
　上記（８）～（１０）のいずれか１つに記載の素子基板。
（１２）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタ
を形成し、
　前記薄膜トランジスタ上に第２の絶縁膜を形成し、
　前記第２の絶縁膜上に、前記第２電極と電気的に接続された第３電極を形成し、
　前記第１電極と共に第１配線層を形成し、かつ
　前記第１配線層と前記第２電極とを前記第３電極を介して電気的に接続する
　素子基板の製造方法。
（１３）
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去した後、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１配線層上に、前記第１および第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　上記（１２）に記載の素子基板の製造方法。
（１４）
　前記薄膜トランジスタを形成した後、前記第２の絶縁膜を形成する前に、前記第１の絶縁膜の前記第１配線層に対向する部分を選択的に除去し、
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去することにより、前記第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　上記（１２）に記載の素子基板の製造方法。
（１５）
　前記第２電極を形成した後、前記第２電極をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜の前記第１配線層に対向する部分を選択的に除去し、
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去することにより、前記第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　上記（１２）に記載の素子基板の製造方法。
（１６）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタを形成する際に、
　前記第１電極と共に第１配線層を形成し、
　前記第１の半導体層を形成後、前記第１配線層上に、前記第１の絶縁膜と前記第１の半導体層とを貫通する第２の貫通孔を形成し、
　前記第１の半導体層を、前記第２の貫通孔を保護しつつパターニングする
　素子基板の製造方法。
（１７）
　前記第１の半導体層をパターニングする際に、前記第２の貫通孔および前記第２の貫通孔の周囲の少なくとも一部と、前記第１の半導体層の一部とのそれぞれを覆ってフォトレジスト膜を形成した後、エッチングを行う
　上記（１６）に記載の素子基板の製造方法。
（１８）
　前記第１の半導体層を形成した後、前記第２の貫通孔を形成する前に、無機膜を形成する
　上記（１６）に記載の素子基板の製造方法。
（１９）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記薄膜トランジスタ上に形成された第２の絶縁膜と、
　前記第２の絶縁膜上に設けられると共に、前記第２電極と電気的に接続された第３電極と、
　前記第１電極と同層に形成された第１配線層と
　を備え、
　前記第１配線層と前記第２電極とが前記第３電極を介して電気的に接続されている
　素子基板を有する表示装置。
（２０）
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記第１電極と同層に形成された第１配線層と、
　前記第１の絶縁膜の前記第１配線層に対向する部分に設けられた第２の貫通孔と、
　前記第１の絶縁膜上の前記貫通孔の周囲の少なくとも一部に形成された第２の半導体層と
　を備え、
　前記第２電極は、前記第２の貫通孔を通じて前記第１配線層に電気的に接続されると共に、前記第２の半導体層を覆って形成されている
　素子基板を有する表示装置。

　本出願は、日本国特許庁において２０１５年６月２３日に出願された日本特許出願番号第２０１５－１２５４６１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims

　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記薄膜トランジスタ上に形成された第２の絶縁膜と、
　前記第２の絶縁膜上に設けられると共に、前記第２電極と電気的に接続された第３電極と、
　前記第１電極と同層に形成された第１配線層と
　を備え、
　前記第１配線層と前記第２電極とが前記第３電極を介して電気的に接続されている
　素子基板。
　前記第３電極は、前記第１および第２の絶縁膜の両方に接して形成されている
　請求項１に記載の素子基板。
　前記第１の絶縁膜の上端位置と前記第２の絶縁膜の下端位置とが一致している
　請求項２に記載の素子基板。
　前記第３電極は、前記第１および第２の絶縁膜を貫通する第１の貫通孔を埋め込んで形成され、
　前記第１の貫通孔の側壁のうちの前記第２の絶縁膜に対応する部分は、前記第１の絶縁膜に対応する部分よりも大きなテーパ角を有する
　請求項３に記載の素子基板。
　前記第３電極は、前記第１および第２の絶縁膜のうちの前記第２の絶縁膜のみに接して形成されている
　請求項１に記載の素子基板。
　前記第１の絶縁膜の上端位置は、前記第２の絶縁膜の下端位置よりも内側に配置されている
　請求項１に記載の素子基板。
　前記第１配線層上において、前記第１の絶縁膜の端部位置と前記第２電極の端部位置とが一致している
　請求項１に記載の素子基板。
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記第１電極と同層に形成された第１配線層と、
　前記第１の絶縁膜の前記第１配線層に対向する部分に設けられた第２の貫通孔と、
　前記第１の絶縁膜上の前記第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層と
　を備え、
　前記第２電極は、前記第２の貫通孔を通じて前記第１配線層に電気的に接続されると共に、前記第２の半導体層を覆って形成されている
　素子基板。
　前記第２電極は前記第１の半導体層の一部に重畳して設けられ、
　前記第１の半導体層と前記第２電極との間に形成された第１の無機膜と、
　前記第２の半導体層と前記第２電極との間に形成された第２の無機膜と
　を更に備えた
　請求項８に記載の素子基板。
　前記第２電極は前記第１の半導体層の一部に重畳して設けられ、
　前記第２電極と前記第１の絶縁膜との間では、前記第１の半導体層または前記第１の半導体層を含む積層構造と、前記第２の半導体層または前記第２の半導体層を含む層構造とにおいて、各層の材料および厚みが同一である
　請求項８に記載の素子基板。
　前記第２の半導体層は、前記第１の絶縁膜上において、前記第２の貫通孔を間にして対向配置され、または前記第２の貫通孔を囲んで配置されている
　請求項８に記載の素子基板。
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタを形成し、
　前記薄膜トランジスタ上に第２の絶縁膜を形成し、
　前記第２の絶縁膜上に、前記第２電極と電気的に接続された第３電極を形成し、
　前記第１電極と共に第１配線層を形成し、かつ
　前記第１配線層と前記第２電極とを前記第３電極を介して電気的に接続する
　素子基板の製造方法。
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去した後、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１配線層上に、前記第１および第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　請求項１２に記載の素子基板の製造方法。
　前記薄膜トランジスタを形成した後、前記第２の絶縁膜を形成する前に、前記第１の絶縁膜の前記第１配線層に対向する部分を選択的に除去し、
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去することにより、前記第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　請求項１２に記載の素子基板の製造方法。
　前記第２電極を形成した後、前記第２電極をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜の前記第１配線層に対向する部分を選択的に除去し、
　前記第２の絶縁膜の前記第１配線層に対向する部分を選択的に除去することにより、前記第２の絶縁膜を貫通する第１の貫通孔を形成し、
　前記第１の貫通孔を埋め込むように前記第３電極を形成する
　請求項１２に記載の素子基板の製造方法。
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタを形成する際に、
　前記第１電極と共に第１配線層を形成し、
　前記第１の半導体層を形成後、前記第１配線層上に、前記第１の絶縁膜と前記第１の半導体層とを貫通する第２の貫通孔を形成し、
　前記第１の半導体層を、前記第２の貫通孔を保護しつつパターニングする
　素子基板の製造方法。
　前記第１の半導体層をパターニングする際に、前記第２の貫通孔および前記第２の貫通孔の周囲の少なくとも一部と、前記第１の半導体層の一部とのそれぞれを覆ってフォトレジスト膜を形成した後、エッチングを行う
　請求項１６に記載の素子基板の製造方法。
　前記第１の半導体層を形成した後、前記第２の貫通孔を形成する前に、無機膜を形成する
　請求項１６に記載の素子基板の製造方法。
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む半導体層と、前記半導体層に電気的に接続された第２電極とを有する薄膜トランジスタ
と、
　前記薄膜トランジスタ上に形成された第２の絶縁膜と、
　前記第２の絶縁膜上に設けられると共に、前記第２電極と電気的に接続された第３電極と、
　前記第１電極と同層に形成された第１配線層と
　を備え、
　前記第１配線層と前記第２電極とが前記第３電極を介して電気的に接続されている
　素子基板
　を有する表示装置。
　第１電極と、前記第１電極上に第１の絶縁膜を介して形成されると共に有機半導体を含む第１の半導体層と、前記第１の半導体層に電気的に接続された第２電極とを有する薄膜トランジスタと、
　前記第１電極と同層に形成された第１配線層と、
　前記第１の絶縁膜の前記第１配線層に対向する部分に設けられた第２の貫通孔と、
　前記第１の絶縁膜上の前記第２の貫通孔の周囲の少なくとも一部に形成された第２の半導体層と
　を備え、
　前記第２電極は、前記第２の貫通孔を通じて前記第１配線層に電気的に接続されると共に、前記第２の半導体層を覆って形成されている
　素子基板
　を有する表示装置。