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WO2016021413A1 - 固体撮像素子および固体撮像装置 - Google Patents

固体撮像素子および固体撮像装置 Download PDF

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WO2016021413A1
WO2016021413A1 PCT/JP2015/070925 JP2015070925W WO2016021413A1 WO 2016021413 A1 WO2016021413 A1 WO 2016021413A1 JP 2015070925 W JP2015070925 W JP 2015070925W WO 2016021413 A1 WO2016021413 A1 WO 2016021413A1
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WO
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counter
solid
imaging device
circuit
state imaging
Prior art date
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Application number
PCT/JP2015/070925
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English (en)
French (fr)
Inventor
直史 大西
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Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of WO2016021413A1 publication Critical patent/WO2016021413A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a solid-state imaging device and a solid-state imaging device, and more particularly, to a solid-state imaging device and a solid-state imaging device that can suppress unintended data output with minimal circuit changes.
  • a counter that continues to count during the AD period is provided to convert an analog value, which is a signal from the pixel array unit, into a digital value.
  • the counter data space necessary for this counter is determined by the counter mounting bit, and it is assumed that the counter is used in a range that fits in the data space.
  • Patent Document 1 and the like have been proposed as a technique related to the counter.
  • the present disclosure has been made in view of such a situation, and can suppress unintended data output with a minimum circuit change.
  • a solid-state imaging device performs a logical calculation based on a counter that counts during an AD period and a threshold of the counter data space defined by the output of the upper 2 bits of the counter, and outputs a result.
  • a controller that outputs the control pulse to the logic circuit in a predetermined period; the logic circuit performs a logic calculation based on a threshold of the data space of the counter and the control pulse input in the predetermined period; The result can be output.
  • the logic circuit includes a register for changing the threshold value of the data section of the counter.
  • a solid-state imaging device performs a logical calculation based on a counter that counts during an AD period and a threshold of the counter data space defined by the output of the upper 2 bits of the counter, and outputs the result.
  • a solid-state image sensor comprising a logic circuit and a counter stop circuit that outputs a signal for stopping the counter based on a result output from the logic circuit, and a signal for processing an output signal output from the solid-state image sensor A processing circuit; and an optical system that makes incident light incident on the solid-state imaging device.
  • a controller that outputs the control pulse to the logic circuit in a predetermined period; the logic circuit performs a logic calculation based on a threshold of the data space of the counter and the control pulse input in the predetermined period; The result can be output.
  • the logic circuit includes a register for changing the threshold value of the data section of the counter.
  • a logical calculation is performed based on a threshold of the counter data space defined by the output of the upper 2 bits of the counter that counts during the AD period, and the result is output. Based on the output result, a signal for stopping the counter is output.
  • This technology can suppress unintended data output with minimal circuit changes.
  • FIG. 1 shows a schematic configuration example of an example of a CMOS (Complementary Metal Oxide Semiconductor) solid-state imaging device applied to each embodiment of the present technology.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device (image sensor) 1 mainly includes a pixel array unit 11, a low current circuit 12, a comparator (comparator) 13, a counter circuit 14, a DA converter 15, an address decoder 16, It comprises a pixel drive timing drive circuit 17 and a sensor controller 18.
  • the pixel array unit 11 is configured by regularly and two-dimensionally arranging pixels including a plurality of photoelectric conversion elements, and the photoelectrically converted charges propagate through the vertical signal lines.
  • the pixel includes a photoelectric conversion element (for example, a photodiode) and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplifying transistor, and can further be constituted by four transistors by adding a selection transistor. Since the equivalent circuit of each pixel 2 (unit pixel) is the same as a general one, detailed description thereof is omitted here.
  • the pixels can have a pixel sharing structure.
  • the pixel sharing structure includes a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one other pixel transistor that is shared.
  • the low current circuit 12 forms a load MOS portion of the source follower circuit.
  • the comparator 13 compares the vertical signal line potential with the potential of the DA converter 15.
  • the counter circuit 14 continues to count during the AD period in order to convert the analog value into a digital value.
  • the DA converter 15 is, for example, a single slope type DA converter for analog-digital conversion of the vertical signal line potential.
  • the address decoder 16 outputs a control signal for controlling access to the pixel array unit 11 in the vertical direction to the pixel drive timing drive circuit 17.
  • the pixel drive timing drive circuit 17 drives the pixels of the pixel array unit 11 from the logical sum of the control signal from the address decoder 16 and the pixel drive pulse.
  • the sensor controller 18 controls driving of the entire solid-state imaging device 1.
  • FIG. 2 is a diagram showing an outline of overflow driving in the counter circuit 14. Normal drive is P phase and D phase once, but as shown in Fig. 2, when driving P phase and D phase twice each, the intended data (white in the example of Fig. 2) is not output There is.
  • FIG. 2 an example of driving P phase and D phase twice is shown, and below that, a counter level diagram (data space that the counter circuit 14 can take) is shown.
  • the P phase is driven once (counted), driven twice (counted), and then simultaneously reversed.
  • the D phase is driven (counted), the D phase is driven twice (counted), and then simultaneously reversed. Since it is white before inversion, it should be white data even if it is inverted. However, if the counter circuit 14 is rotated too much, it becomes black as shown in FIG. 2 depending on the position where the counter is stopped. May have.
  • FIG. 3 is a diagram illustrating an example of counter data during D-phase counting.
  • 7FFFh is the counter value at the timing canceled for the P-phase, and outputs black data.
  • 5FFFh is an approximate boundary between black data and white data, and white data is output when the count is around 5FFFh.
  • 3FFFh 14-bit MAX
  • 1FFFh 1FFFh among 5FFFh and later are areas that you want to stick to white because the counting operation will be strange if black appears during D-phase counting. , Defined as a clip area.
  • [hex] and [bin] at the end of the D-phase count and their inversion (that is, counter final data) [bin] are shown.
  • the clip area described above is 3FFFh (100000000000000) to 1FFFh (101111111111111) after inversion, and indicates 4000h (011111111111111) to 5FFFh (010000000000000) before inversion, that is, at the end of the D-phase count.
  • FIG. 4 is a diagram illustrating a configuration example of the counter circuit. This counter circuit is an example of a 15-bit counter.
  • the counter circuit 14 is configured to include a counter 51, a logic circuit 52, and a count operation enable control circuit 53.
  • the counter 51 performs counting in order to convert an analog value into a digital value. Further, the counter 51 outputs to the logic circuit 52 the counter bit of the bit required as a threshold value, and in the case of the example of FIG. 4, the upper 2 bits (the 13th bit and the 14th bit).
  • the logic circuit 52 performs logic calculation using the counter output from the counter 51 and the control pulse from the sensor controller 18, and outputs a counter stop signal to the count operation enable control circuit 53 when the output is 1.
  • the count operation enable control circuit 53 stops the count operation of the counter 51.
  • FIG. 5 is a diagram illustrating a configuration example of a logic circuit.
  • the logic circuit 52 includes a NOT gate 71, a NAND gate 72, and an OR gate 73.
  • the 14th bit output from the counter 51 is input to the NOT gate 71.
  • the 13th bit output (for example, 1) from the counter 51 is input to the NAND gate 72. Further, since it is determined by the count number of the D phase before inversion from the sensor controller 18, a control pulse as shown in FIG. 7 is input to the OR gate 73 only in the last (second) D phase period.
  • the NOT gate 71 inverts the 14th bit output (for example, 0) from the counter 51 and outputs it to the NAND gate 72.
  • the NAND gate 72 inputs an inversion of the 14th bit output (for example, 1) and an output of the 13th bit (for example, 1), calculates a logical product, and inverts the result (for example, 1) , And output to the OR gate 73.
  • the upper 2 bits of the logic threshold value are defined, and the count is stopped when the threshold value is exceeded during the last one count period of the D phase.
  • the operation stops even if the threshold is exceeded during the P-phase period. Therefore, the count is stopped in the period intended by the logic of the upper 2 bits and the control pulse.
  • the driving is not limited to P phase and D phase twice. That is, the present technology is also applied to the case of driving three times for the P phase and the D phase, and driving the P phase and the D phase for a plurality of times. Also in these cases, the control pulse is inputted three times for the D phase three times, and every n times for the D phase (n-1) time, that is, the last D phase.
  • FIG. 8 is a diagram illustrating another example of the configuration of the counter circuit.
  • This counter circuit is an example of an n-bit counter.
  • a threshold setting register signal for enabling the threshold to be changed is input from the sensor controller 18 to the counter circuit in the example of FIG.
  • the counter circuit 14 of FIG. 8 is common to the counter circuit 14 of FIG. 4 in that it includes a count operation enable control circuit 53.
  • the counter circuit 14 of FIG. 8 is different from the counter circuit 14 of FIG. 4 in that the counter 51 is replaced with a counter 101 that is an n-bit counter and the logic circuit 52 is replaced with a logic circuit 102.
  • the counter 101 performs counting in order to convert an analog value into a digital value. Further, the counter 101 outputs to the logic circuit 102 a counter output of at least two bits among the 0th to (n-1) th bits.
  • the logic circuit 102 includes a register 111 for changing the threshold value.
  • the register 111 uses the threshold setting register signal from the sensor controller 18 to set a threshold for stopping counting.
  • the logic circuit 102 performs logic calculation based on the counter output from the counter 101 and the threshold set by the register 111, and outputs a counter stop signal to the count operation enable control circuit 53 when the output is 1.
  • the count operation enable control circuit 53 stops the count operation of the counter 101.
  • the logic circuit 102 is configured according to a threshold set by a threshold setting register signal.
  • versatility can be expanded by using a circuit configuration in which the threshold value can be changed by a register.
  • the present technology may be applied to a solid-state imaging device such as a CCD (Charge Coupled Device) solid-state imaging device.
  • CCD Charge Coupled Device
  • the present technology can be applied to any back-illuminated type or front-illuminated type CMOS solid-state image sensor as long as it is a CMOS solid-state image sensor.
  • the present technology is not limited to application to a solid-state imaging device, but can also be applied to a solid-state imaging device.
  • the solid-state imaging device refers to a camera system such as a digital still camera or a digital video camera, or an electronic device having an imaging function such as a mobile phone.
  • a module form mounted on an electronic device, that is, a camera module is a solid-state imaging device.
  • FIG. 9 is a block diagram illustrating a configuration example of a camera device (solid-state imaging device) as an electronic apparatus to which the present technology is applied.
  • the camera device 600 includes an optical unit 601 including a lens group, a solid-state imaging device (imaging device) 602 employing each structure of the present technology, and a DSP circuit 603 that is a camera signal processing circuit.
  • the camera device 600 also includes a frame memory 604, a display unit 605, a recording unit 606, an operation unit 607, and a power supply unit 608.
  • the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, the operation unit 607, and the power supply unit 608 are connected to each other via a bus line 609.
  • the optical unit 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602.
  • the solid-state imaging device 602 converts the amount of incident light imaged on the imaging surface by the optical unit 601 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the solid-state imaging device 602 the solid-state imaging device 1 according to the above-described embodiment can be used.
  • the display unit 605 includes, for example, a panel type display device such as a liquid crystal panel or an organic El (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 602.
  • the recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation unit 607 issues operation commands for various functions of the camera device 600 under the operation of the user.
  • the power supply unit 608 appropriately supplies various power sources serving as operation power sources for the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, and the operation unit 607 to these supply targets.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). . That is, the present technology is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • a counter that counts during the AD period;
  • a logic circuit that performs a logical calculation based on a threshold of the data space of the counter defined by the output of the upper 2 bits of the counter and outputs a result;
  • a solid-state imaging device comprising: a counter stop circuit that outputs a signal for stopping the counter based on a result output by the logic circuit.
  • a controller for outputting the control pulse to the logic circuit during a predetermined period;
  • the solid-state imaging device according to (1) or (2), wherein the logic circuit includes a register for changing a threshold value of a data section of the counter. (4) a counter that counts during the AD period; A logic circuit that performs a logical calculation based on a threshold of the data space of the counter defined by the output of the upper 2 bits of the counter and outputs a result; A solid-state imaging device comprising: a counter stop circuit that outputs a signal for stopping the counter based on a result output by the logic circuit; A signal processing circuit for processing an output signal output from the solid-state imaging device; A solid-state imaging device comprising: an optical system that makes incident light incident on the solid-state imaging device.
  • a controller for outputting the control pulse to the logic circuit during a predetermined period a controller for outputting the control pulse to the logic circuit during a predetermined period;
  • the logic circuit includes a register for changing a threshold value of a data section of the counter.
  • 1 solid-state imaging device 11 pixel array section, 14 counter circuit, 18 sensor controller, 51 counter, 52 logic circuit, 53 count operation enable control circuit, 71 NOT gate, 72 NAND gate, 73 OR gate, 101 counter, 102 logic circuit , 111 registers, 600 electronic devices, 601 solid-state imaging device

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  • Signal Processing (AREA)
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Abstract

　本開示は、最小限の回路変更で、意図しないデータの出力を抑制することができるようにする固体撮像素子および固体撮像装置に関する。 カウンタは、論理回路に、上位２ビット（例えば、13ビット目と14ビット目）のカウンタ出力を行う。論理回路は、カウンタからのカウンタ出力とセンサコントローラからの制御パルスとを用いて、論理計算を行い、出力が１のときにカウンタ停止信号を、カウント動作イネーブル制御回路に出力する。本開示は、例えば、カメラなどの固体撮像装置に適用することができる。

Description

固体撮像素子および固体撮像装置
　本開示は、固体撮像素子および固体撮像装置に関し、特に、最小限の回路変更で、意図しないデータの出力を抑制することができるようにした固体撮像素子および固体撮像装置に関する。
　固体撮像素子において、画素アレイ部からの信号であるアナログ値を、デジタル値に変換するためにAD期間にカウントし続けるカウンタが備えられている。このカウンタの必要なカウンタデータ空間は、カウンタの搭載bitで決まっており、データ空間に収まる範囲で使用することが前提となっている。
　ただし、駆動方法によっては、データ空間を超えるケースがあり、その際、意図しないデータ（例えば、白のはずが黒）が出力されてしまう。カウンタがカウントをし過ぎるためであり、対策としては以下が考えられる。
　対策１：駆動方法を制限する
　対策２：ビットシフト機能を搭載する
　対策３：ビットを増加する
　なお、カウンタに関する技術としては、特許文献１などが提案されている。
特開２００７－３１６９６１号公報
　しかしながら、対策１の場合、顧客要求を満たさない。対策２の場合、回路面積が増大してしまう。対策３の場合、回路面積増大に加えて、消費電流が増してしまう。以上のように、何れの場合もデメリットが大きく、また、大幅な変更なく、それらのデメリットへの対策を考えることは困難であった。
　本開示は、このような状況に鑑みてなされたものであり、最小限の回路変更で、意図しないデータの出力を抑制することができるものである。
　本技術の一側面の固体撮像素子は、AD期間にカウントを行うカウンタと、前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路とを備える。
　所定の期間に前記制御パルスを前記論理回路に出力するコントローラをさらに備え、前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力することができる。
　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを備える。
　本技術の一側面の固体撮像装置は、AD期間にカウントを行うカウンタと、前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路とを備える固体撮像素子と、前記固体撮像素子から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像素子に入射する光学系とを有する。
　所定の期間に前記制御パルスを前記論理回路に出力するコントローラをさらに備え、前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力することができる。
　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを備える。
　本技術の一側面においては、AD期間にカウントを行うカウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算が行われて、結果が出力される。そして、出力される結果に基づいて、前記カウンタを停止する信号が出力される。
　本技術によれば、最小限の回路変更で、意図しないデータの出力を抑制することができる。
  なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 オーバフロー駆動の概略を説明する図である。 D相カウント中のカウンタデータの例を示す図である。 カウンタ回路の構成例を示すブロック図である。 論理回路の構成例を示す図である。 閾値の例を示す図である。 制御パルスの例を示す図である。 カウンタ回路の構成の他の例を示すブロック図である。 本技術を適用した電子機器の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。
＜固体撮像装置の概略構成例＞
　図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の一例の概略構成例を示している。
　図１に示されるように、固体撮像素子（イメージセンサ）１は、主に、画素アレイ部１１、低電流回路１２、比較器（コンパレータ）１３、カウンタ回路１４、DAコンバータ１５、アドレスデコーダ１６、画素駆動タイミング駆動回路１７、およびセンサコントローラ１８から構成される。
　画素アレイ部１１は、複数の光電変換素子を含む画素が規則的に２次元的に配列されて構成されており、光電変換した電荷が垂直信号線を介して信号伝搬する。
　なお、画素は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
　また、画素は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
　低電流回路１２は、ソースフォロア回路の負荷MOS部を形成する。比較器１３は、垂直信号線電位とDAコンバータ１５の電位を比較する。カウンタ回路１４は、アナログ値をデジタル値に変換するためにAD期間にカウントし続ける。DAコンバータ１５は、垂直信号線電位をアナログデジタル変換するための、例えば、シングルスロープ型のDAコンバータである。
　アドレスデコーダ１６は、垂直方向の画素アレイ部１１のアクセスを制御する制御信号を、画素駆動タイミング駆動回路１７に出力する。画素駆動タイミング駆動回路１７は、アドレスデコーダ１６からの制御信号と画素駆動パルスの論理和から、画素アレイ部１１の画素を駆動する。センサコントローラ１８は、固体撮像素子１全体の駆動を制御する。
　＜カウンタ回路のオーバフロー駆動の説明＞
　図２は、カウンタ回路１４におけるオーバフロー駆動の概略を示す図である。通常の駆動は、P相D相１回であるが、図２に示されるように、P相D相２回ずつ駆動した場合、意図したデータ（図２の例では、白）が出力されないケースがある。
　図２の例においては、P相D相２回ずつの駆動の例が示されており、その下には、カウンタレベルダイヤ（カウンタ回路１４が取り得るデータ空間）が示されている。P相を１回駆動（カウント）し、２回駆動（カウント）した後、一斉反転する。次にD相を駆動（カウント）し、D相を２回駆動（カウント）した後、一斉反転する。反転前は白なので、本来、反転しても白データになっているはずが、カウンタ回路１４が回り過ぎていると、カウンタが止まっている位置によっては、図２に示されるように黒になっていることがある。
　＜回路変更概要＞
　図３は、D相カウント中のカウンタデータの例を示す図である。D相カウント中のカウンタデータにおいて、7FFFhは、P相分キャンセルしたタイミングのカウンタ値であり、黒データを出力する。5FFFhは、黒データと白データのおおよその境界であり、5FFFh辺り以降のカウントのとき白データを出力するが、図２を参照して上述したようにカウンタ回路１４が回り過ぎていると、黒になってしまうことがあり得る。
　ここで、5FFFh以降のうち、3FFFh（14ビットMAX）乃至1FFFhは、D相カウント中に、黒がでるとカウント動作がおかしくなってしまうため、白に貼りつかせたい領域であり、その領域を、クリップ領域と定義する。
　なお、図中下には、D相カウント終了時の[hex]と[bin]およびそれの反転後（すなわち、カウンタ最終データ）[bin]が示されている。上述したクリップ領域は、反転後、3FFFh(100000000000000)乃至1FFFh(101111111111111)であり、反転前、すなわち、D相のカウント終了時では、4000h(011111111111111)乃至5FFFh(010000000000000)を示す。
　すなわち、クリップ領域は、D相カウント終了時では、14ビット目（最上位）＝０、13ビット目＝１の範囲であり、カウンタ回路１４の上位２ビットで判別することができる。したがって、D相カウント中に、上位２ビットがどういう出力になるかを閾値に設定して、設定した閾値を超えた場合、カウンタ回路１４の動作を止めるようにすればよい。
　特に、D相の２回目のところが数えすぎるため、D相の２回目のタイミングで、センサコントローラ１８からの制御パルスをかぶせてあげることで、この区間で閾値を超えたら、カウントをとめることが可能になる。この区間で閾値を超えたらカウントをとめるので、反転しても白の領域にいるという動きになる。
　以上のことより、本技術においては、CDS(Correlated　Double Sampling/相関二重サンプリング)時、すなわち、D相時に、カウントデータが14bitを超えたら、すなわち、14ビット目（最上位）＝０、13ビット目＝１となったら、カウンタ回路１４のカウントが停止される。
　すなわち、本技術においては、カウントデータが、14ビット目（最上位）＝０、13ビット目＝１となったら、カラム毎にカウントを止める機能が設けられる。
　ただし、P相カウント中にも、カウントデータがこの領域に入る可能性があるので、次に後述するように、D相に立つ制御パルスとイネーブル（信号の生成）の機能も設けられる。
　＜カウンタ回路の構成例＞
　図４は、カウンタ回路の構成例を示す図である。なお、このカウンタ回路は、15ビットカウンタの例である。
　図４の例において、カウンタ回路１４は、カウンタ５１、論理回路５２、およびカウント動作イネーブル制御回路５３を含むように構成されている。
　カウンタ５１は、アナログ値をデジタル値に変換するためにカウントを行う。また、カウンタ５１は、論理回路５２に、閾値として必要なビット目、図４の例の場合、上位２ビット（13ビット目と14ビット目）のカウンタ出力を行う。
　論理回路５２は、カウンタ５１からのカウンタ出力とセンサコントローラ１８からの制御パルスとを用いて、論理計算を行い、出力が１のときにカウンタ停止信号を、カウント動作イネーブル制御回路５３に出力する。カウント動作イネーブル制御回路５３は、論理回路５２からカウンタ停止信号を受けたら、カウンタ５１のカウント動作を停止させる。
　＜論理回路の構成例＞
　図５は、論理回路の構成例を示す図である。D相カウント中に、図６に示されるカウント、すなわち、上述したクリップ領域である010000000000000h(8192)乃至01111111111111h(16383)になったら、カウンタ５１を停止させる。このとき、カウンタ５１からの0乃至12ビット目の出力は不問であり、13ビット目の出力は１であり、14ビット目の出力は0である。
　論理回路５２は、NOTゲート７１、NANDゲート７２、およびORゲート７３により構成されている。
　カウンタ５１からの14ビット目の出力がNOTゲート７１に入力される。カウンタ５１からの13ビット目の出力（例えば、1）がNANDゲート７２に入力される。また、センサコントローラ１８からは、反転前のD相のカウント数で決まるので、最後（２度目）のD相期間のみに、図７に示されるような制御パルスがORゲート７３に入力される。
　NOTゲート７１は、カウンタ５１からの14ビット目の出力（例えば、0）を反転して、NANDゲート７２に出力する。
　NANDゲート７２は、14ビット目の出力の反転（例えば、1）と13ビット目の出力（例えば、1）とを入力し、論理積を計算し、その結果（例えば、1）を反転して、ORゲート７３に出力する。
　ORゲート７３は、NANDゲート７２の計算結果の反転（例えば、0）と、制御パルスとを入力し、論理和を計算し、その結果を、カウント動作イネーブル制御回路５３に出力する。すなわち、２度目（最後の１回）のD相期間のみ、図７に示されるような制御パルス（＝1）がORゲート７３に入力される。このとき、図６に示される閾値（条件）で、NANDゲート７２の計算結果の反転（例えば、0）となると、ORゲート７３の出力は１となり、カウント動作イネーブル制御回路５３に、カウンタ停止信号が出力される。
　なお、実際には、内部遅延の影響でカウンタ停止信号が出力されてもカウンタ５１が即座に止まらないため、期待値に対し＋αとなるが、白が認識できればよいこととする。
　以上のように、カウント回路１４においては、上位2ビットの論理の閾値を定義し、D相の最後の１回のカウント期間中に閾値を超えたらカウントを停止させるようにした。また、上位2ビットの論理だけでは、D相のカウント数で決まるので、P相期間中に閾値を超えた場合にも停止してしまう。したがって、上位2ビットと制御パルスの論理で意図した期間にカウントが停止されるようにした。
　以上により、本技術によれば、データ空間を超える駆動であってもbit追加やビットシフトなど大幅な回路修正の必要がなく、意図しないデータの出力を抑制することができる。また、本技術の場合、最小限の回路変更で対応可能なため、面積・消費電流増の影響が少なく、今後のタイプへの展開も容易である。
　なお、上記説明においては、P相D相２回ずつの駆動の例を説明したが、P相D相２回ずつの駆動に限らない。すなわち、本技術は、P相D相３回ずつの駆動やP相D相その他複数回の駆動の場合にも適用される。それらの場合も、制御パルスが入力されるのは、３回ずつならD相３回目、ｎ回ずつならD相（ｎ－１）回目に、つまり、D相最後の１回目となる。
　また、上記説明においては、上位2ビットを論理の閾値としたため、閾値を変更するには、回路変更が伴ってしまう。
　＜カウンタ回路の構成例＞
　図８は、カウンタ回路の構成の他の例を示す図である。なお、このカウンタ回路は、nビットカウンタの例である。また、図８の例のカウンタ回路には、例えばセンサコントローラ１８から、閾値を変更可能とするための閾値設定レジスタ信号が入力される。
　図８のカウンタ回路１４は、カウント動作イネーブル制御回路５３を含む点が、図４のカウンタ回路１４と共通している。図８のカウンタ回路１４は、カウンタ５１がnビットカウンタであるカウンタ１０１に入れ替わった点と、論理回路５２が論理回路１０２に入れ替わった点が、図４のカウンタ回路１４と異なっている。
　カウンタ１０１は、アナログ値をデジタル値に変換するためにカウントを行う。また、カウンタ１０１は、論理回路１０２に、0乃至n-1ビット目のうち少なくとも2つの何ビット目かのカウンタ出力を行う。
　論理回路１０２は、閾値を変更するためのレジスタ１１１を含むようになされている。レジスタ１１１は、センサコントローラ１８からの閾値設定レジスタ信号を用いて、カウント停止のための閾値を設定する。論理回路１０２は、カウンタ１０１からのカウンタ出力とレジスタ１１１により設定された閾値に基づいて、論理計算を行い、出力が１のときにカウンタ停止信号を、カウント動作イネーブル制御回路５３に出力する。カウント動作イネーブル制御回路５３は、論理回路５２からカウンタ停止信号を受けたら、カウンタ１０１のカウント動作を停止させる。
　なお、論理回路１０２は、閾値設定レジスタ信号により設定される閾値に応じて構成される。
　以上のように、レジスタで閾値を変更できるような回路構成を用いることで、汎用性を広げることができる。
　なお、以上においては、本技術を、CMOS固体撮像素子に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像素子といった固体撮像素子に適用するようにしてもよい。
　また、本技術は、CMOS固体撮像素子であれば、裏面照射型または表面照射型いずれのCMOS固体撮像素子であっても適用することができる。
　また、本技術は、固体撮像素子への適用に限られるものではなく、固体撮像装置にも適用可能である。ここで、固体撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを固体撮像装置とする場合もある。
　＜電子機器の構成例＞
　図９は、本技術を適用した電子機器としての、カメラ装置（固体撮像装置）の構成例を示すブロック図である。
　図９のカメラ装置６００は、レンズ群などからなる光学部６０１、本技術の各構造が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。 DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係る固体撮像素子１を用いることができる。
　表示部６０５は、例えば、液晶パネルや有機El(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　なお、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
　（１）　AD期間にカウントを行うカウンタと、
　前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、
　前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路と
　を備える固体撮像素子。
　（２）　所定の期間に前記制御パルスを前記論理回路に出力するコントローラを
　さらに備え、
　前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力する
　前記（１）に記載の固体撮像素子。
　（３）　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを
　備える前記（１）または（２）に記載の固体撮像素子。
　（４）　AD期間にカウントを行うカウンタと、
　前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、
　前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路と
　を備える固体撮像素子と、
　前記固体撮像素子から出力される出力信号を処理する信号処理回路と、
　入射光を前記固体撮像素子に入射する光学系と
　を有する固体撮像装置。
　（５）　所定の期間に前記制御パルスを前記論理回路に出力するコントローラを
　さらに備え、
　前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力する
　前記（４）に記載の固体撮像装置。
　（６）　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを
　備える前記（４）または（５）に記載の固体撮像装置。
　　１　固体撮像素子，　１１　画素アレイ部，　１４　カウンタ回路，　１８　センサコントローラ，　５１　カウンタ，　５２　論理回路，　５３　カウント動作イネーブル制御回路，　７１　NOTゲート，　７２　NANDゲート，　７３　ORゲート，　１０１　カウンタ，　１０２　論理回路，　１１１　レジスタ，　６００　電子機器，　６０１　固体撮像素子

Claims (6)

  1. 　AD期間にカウントを行うカウンタと、
    　前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、
    　前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路と
    　を備える固体撮像素子。
  2. 　所定の期間に前記制御パルスを前記論理回路に出力するコントローラを
    　さらに備え、
    　前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力する
    　請求項１に記載の固体撮像素子。
  3. 　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを
    　備える請求項１に記載の固体撮像素子。
  4. 　AD期間にカウントを行うカウンタと、
    　前記カウンタの上位２ビットの出力で定義される前記カウンタのデータ空間の閾値に基づく論理計算を行い、結果を出力する論理回路と、
    　前記論理回路により出力される結果に基づいて、前記カウンタを停止する信号を出力するカウンタ停止回路と
    　を備える固体撮像素子と、
    　前記固体撮像素子から出力される出力信号を処理する信号処理回路と、
    　入射光を前記固体撮像素子に入射する光学系と
    　を有する固体撮像装置。
  5. 　所定の期間に前記制御パルスを前記論理回路に出力するコントローラを
    　さらに備え、
    　前記論理回路は、前記カウンタのデータ空間の閾値と前記所定の期間に入力される制御パルスとに基づく論理計算を行い、結果を出力する
    　請求項４に記載の固体撮像装置。
  6. 　前記論理回路は、前記カウンタのデータ区間の閾値変更を行うためのレジスタを
    　備える請求項４に記載の固体撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN119729247A (zh) * 2024-12-03 2025-03-28 武汉北极芯微电子有限公司 图像传感器、图像传感电路以及图像处理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203497A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置
JP2007316961A (ja) * 2006-05-26 2007-12-06 Renesas Technology Corp 半導体集積回路装置
JP2009159331A (ja) * 2007-12-26 2009-07-16 Panasonic Corp 固体撮像装置、その駆動方法およびカメラ
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
JP2013062584A (ja) * 2011-09-12 2013-04-04 Olympus Corp Ａｄ変換回路および撮像装置
JP2014138364A (ja) * 2013-01-18 2014-07-28 Canon Inc 撮像素子及び撮像装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203497A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置
JP2007316961A (ja) * 2006-05-26 2007-12-06 Renesas Technology Corp 半導体集積回路装置
JP2009159331A (ja) * 2007-12-26 2009-07-16 Panasonic Corp 固体撮像装置、その駆動方法およびカメラ
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
JP2013062584A (ja) * 2011-09-12 2013-04-04 Olympus Corp Ａｄ変換回路および撮像装置
JP2014138364A (ja) * 2013-01-18 2014-07-28 Canon Inc 撮像素子及び撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN119729247A (zh) * 2024-12-03 2025-03-28 武汉北极芯微电子有限公司 图像传感器、图像传感电路以及图像处理方法

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